WO2016087374A1 - Halbleiterchip, verfahren zur herstellung einer vielzahl an halbleiterchips und verfahren zur herstellung eines elektronischen oder optoelektronischen bauelements und elektronisches oder optoelektronisches bauelement - Google Patents

Halbleiterchip, verfahren zur herstellung einer vielzahl an halbleiterchips und verfahren zur herstellung eines elektronischen oder optoelektronischen bauelements und elektronisches oder optoelektronisches bauelement Download PDF

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layer
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Bernd Barchmann
Fabian Eigenmann
Andreas PLÖSSL
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Osram Opto Semiconductors Gmbh
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Definitions

  • the invention relates to a semiconductor chip, to a method for producing a plurality of semiconductor chips, and to a method for producing an electronic or optoelectronic component and such a component.
  • One task is to provide a simplified procedure for
  • a semiconductor chip is to be specified, which can be produced by a simplified method.
  • a wafer with a multiplicity of semiconductor bodies is provided on a foil.
  • the film is expandable
  • the dividing lines are preferably initially only imaginary lines along which the later semiconductor chips are to be separated from one another.
  • Contact layer can be done for example by sputtering or vapor deposition. Particularly preferred is the
  • the contact layer preferably has one of the following
  • Gold can only be recommended to a limited extent as the material for the contact layer, since this only works
  • the contact layer therefore particularly preferably comprises platinum, rhodium or palladium or consists of one of these materials.
  • the contact layer preferably has a thickness of between 8 nanometers and 250 nanometers inclusive. Most preferably, the contact layer is no thicker than 100 nanometers, no thicker than 64 nanometers, no thicker than 32 nanometers, or no thicker than 20 nanometers.
  • the contact layer is no thinner than 8 nanometers, no thinner than 20 nanometers or no thinner than 32 nanometers.
  • the wafer is in vertical
  • Divider trenches preferably extend to the
  • the separation trenches can be generated for example by means of plasma etching or scribing.
  • the scribing is preferably carried out with a laser
  • Material removal takes place in the vertical direction. Furthermore, it is also possible for a scratching process to be carried out first, for example with a laser, and then for a
  • the dividing lines need not necessarily run perpendicular to each other in a checkerboard pattern. For example It is also possible that the dividing lines
  • the separation trenches preferably have a comparatively small width.
  • the ratio of the width of the separation trench to the thickness of the wafer is not greater than 1: 2.
  • the width of the separation trench is no greater than 60 microns with a wafer thickness of approximately 120 microns.
  • the ratio of the width of the separation trench to the thickness of the wafer is not greater than 1: 3 or 1: 4. More preferably, the ratio of the width of the separation trench to the thickness of the wafer is not greater than 1: 5.
  • the separation trench is therefore particularly preferably no wider than 24 micrometers.
  • Breaking nuclei are introduced into the wafer along the parting lines.
  • the introduction of breakage germs inside the wafer can be done for example by means of stealth dicing.
  • Plasma etching refers to plasma-enhanced dry etching processes in which a material removal from a workpiece is caused both by a chemical reaction and by a chemical reaction
  • Plasma etching processes can be the proportion of material removal due to the chemical reaction, the so-called chemical component, and the material removal due to the physical mechanism, the so-called physical component, to be adjusted as needed. Furthermore, it is also possible to use a plasma etching process of several
  • the chemical component of a plasma etching process leads to an isotropic material removal, which usually
  • the plasma etching processes include, for example, the
  • a patterned photoresist layer is applied to the wafer for severing along the parting lines, which surface forms the later
  • the scribing along the parting lines can be done in the present case in a mechanical manner, that is, with a
  • Breakage nuclei in the material of the wafer are induced by the laser.
  • the wafer can be broken along the dividing lines, so that a spatial separation of the semiconductor chips takes place, whereby the contact layer is separated.
  • the film to which the wafer is applied can also be expanded, so that a spatial separation of the semiconductor chips likewise takes place, whereby the contact layer is also separated.
  • the wafer is particularly preferably completely severed along the dividing lines in the vertical direction, starting from the first main surface of the wafer up to the contact layer.
  • Plasma etching particularly preferably the entire semiconductor body in the vertical direction severed, so that the
  • Semiconductor body are held together only by the, preferably applied over the entire surface contact layer.
  • the final spatial separation of the semiconductor chips is then particularly preferably via the expansion of the film.
  • the surface of the wafer to which the contact layer is applied before deposition cleaned for example wet-chemically. Does that exist?
  • Oxide layer can be removed in this case before the introduction of the wafer into the system for depositing the contact layer (ex situ) or directly in the system for depositing the
  • a further contact layer is applied to a surface of the semiconductor body facing away from the contact layer and the further one
  • Dividing dividing lines wherein the breaking nuclei arise along the dividing lines in the interior of the wafer.
  • the further contact layer is provided for the front-side contacting of the later semiconductor chips.
  • the present method has the advantage that no additional separate separation process must be used to sever the contact layer. Due to the small thickness of the metallic contact layer, the weak mechanical stresses on the contact layer when breaking or expanding the film are sufficient to completely separate the contact layer along the parting lines. Even if projections of the contact layer remain on the semiconductor chip, which protrude laterally beyond flanks of the semiconductor chip, they are generally of little hindrance in later assembly due to the small thickness of the contact layer. Furthermore, the supernatants are usually relatively small, since the present method is very narrow
  • a semiconductor chip the separation of which was completely dispensed with the application of a laser, usually has side surfaces which are free of metal entrainment.
  • the side surfaces of the semiconductor chip in this case not more than 1 at% of a metallic element.
  • the contact layer is not separated by means of a laser, for example by means of a laser scribing method.
  • a semiconductor chip whose contact layer has not been separated with a laser has side surfaces whose halves adjacent to the contact layer are free of metal carryover.
  • each semiconductor body has a
  • Semiconductor surface which is formed by a semiconductor material. On this semiconductor surface is the
  • the contact layer alone forms an electrical contact of the semiconductor chip.
  • the contact layer is not part of a layer stack which consists predominantly or completely of metallic layers and for electrical
  • Contact layer applied in direct contact on the semiconductor body and further has a main surface which faces away from the semiconductor body and in the finished
  • the semiconductor body and / or the semiconductor surface preferably comprises one of the following materials or is formed from one of the following materials: silicon,
  • a semiconductor chip which can be produced by the present method has, in particular
  • Semiconductor body on which a contact layer is applied wherein the material of the contact layer is selected from the following group: platinum, rhodium, palladium, gold.
  • the contact layer preferably has a thickness of between 8 nanometers and 250 nanometers inclusive.
  • a contact layer forms an ohmic contact with the semiconductor surface.
  • the above-mentioned materials, platinum, rhodium, palladium and gold are suitable for having a semiconductor surface comprising silicon or germanium or silicon or silicon
  • Germanium consists of forming an ohmic contact.
  • the contact layer can be tempered to the
  • the Contact layer at about 200 ° C for about one hour in a nitrogen atmosphere annealed.
  • the contact layer With a thin platinum layer as the contact layer, it is possible in particular to achieve good ohmic contact both on silicon and on a germanium surface. In this case, it is advantageously possible to dispense with a tempering of the contact layer.
  • the semiconductor chip is the
  • the semiconductor chip has an edge length which is not greater than 5 millimeters.
  • the edge length is not greater than 2 millimeters, not greater than 1.5 millimeters, not greater than 1.2
  • Separation methods are, can be manufactured with the method described here advantageously with little space.
  • the largest possible proportion of the wafer surface is utilized in the method.
  • the method offers the advantage of a
  • the semiconductor chip has a semiconductor body, which comprises an epitaxial layer sequence with an active zone, which is in operation
  • Layer sequence is preferably mechanically stabilized by a carrier.
  • a mirror layer is preferably arranged between the epitaxial semiconductor layer sequence and the carrier, which directs radiation from the active zone to a radiation exit area of the semiconductor chip.
  • the mirror layer may be, for example, a
  • the mirror layer may have one or more metallic individual layers or one or more metallic ones
  • a solder applied to the carrier.
  • a joining layer such as a solder layer, is preferably located between the mirror layer and the carrier.
  • the solder layer is preferably formed from a metal or a metal alloy.
  • the contact layer is particularly preferably applied to a main surface of the carrier, which lies opposite the radiation exit surface.
  • the support is particularly preferably made of silicon or
  • Germanium doped so that the specific electric
  • Such an optoelectronic semiconductor chip which is suitable for emitting electromagnetic radiation and in which the epitaxial semiconductor layer sequence is stabilized by a carrier, wherein a mirror is arranged between the carrier and the epitaxial semiconductor layer sequence, is also referred to as a thin-film semiconductor chip.
  • the carrier of the thin-film semiconductor chip is different from a growth substrate on which the epitaxial semiconductor layer sequence has been grown epitaxially.
  • solder layer is located between the mirror layer and the carrier, then the solder layer is preferably cut through during the cutting through of the wafer, likewise again particularly preferably completely. Particular preference is given to this
  • a laser scribing process is used to cut through the epitaxial semiconductor layer sequence together with the mirror layer and, if appropriate, the wafer
  • the carrier is then preferably at least partially and preferably completely severed up to the contact layer by means of a plasma etching process.
  • Semiconductor layer sequence and the carrier such as a metallic mirror layer and / or a metallic joining layer by means of the laser scribing process to cut.
  • Plasma etching process is very difficult in this case.
  • a semiconductor chip described here can be applied to a chip carrier by means of one of the following methods, for example or mounted in a component housing: soldering, gluing with an electrically conductive adhesive, silver sintering.
  • Contact layer and the component housing are particularly preferred.
  • an ohmic contact is particularly preferred.
  • the contact layer of the semiconductor chip preferably has a substantially homogeneous thickness over its entire thickness
  • the contact layer is a metallic layer having a substantially homogeneous material composition.
  • a multilayer zone can arise from this substantially pure metallic contact layer.
  • the metal of the contact layer for example, in the adjacent material of the semiconductor chip, such as
  • the contact layer is formed of platinum and in direct contact with a semiconductor surface
  • the germanium or silicon has, so can form from a substantially pure contact layer of platinum, a sub-layer of platinum, or platinum silicide, which usually provides a very good adhesion.
  • a tin-containing solder for mounting the semiconductor chip
  • a silver-containing compound such as a solder or a silver paste for silver sintering, so can on the
  • Fugue-facing side form thin, laterally contiguous mixed crystal layers of platinum and silver.
  • a contact layer that is made Palladium or rhodium is formed or one of these
  • an adhesive filled with silver particles also couples electrically well to a platinum-containing contact layer.
  • FIG. 7 shows an optoelectronic component according to FIG.
  • FIG. 11 shows an optoelectronic component in accordance with FIG. 11
  • FIG. 16 shows a schematic sectional representation of an optoelectronic component according to a further exemplary embodiment.
  • FIG. 16 shows a schematic sectional representation of an optoelectronic component according to a further exemplary embodiment.
  • FIG. 20 shows a further sectional view of a
  • Figure 21 shows Weibullperzentilen for various parameters
  • a wafer 1 is provided (FIG. 1).
  • the wafer 1 comprises a multiplicity of semiconductor bodies 2 with an epitaxial layer sequence 3 comprising an active zone 4, which generates electromagnetic radiation during operation.
  • the electromagnetic radiation is from a
  • the active zone 4 generates blue light during operation.
  • the epitaxial layer sequence 3 is based on a nitride compound semiconductor material. Nitride compound semiconductor materials
  • Compound semiconductor materials containing nitrogen like the materials of the system In x Al y Gai x - y N with 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1 and x + y ⁇ 1.
  • the epitaxial semiconductor layer sequence 3 is mechanically stabilized by a carrier 6.
  • the carrier 6 is made
  • epitaxial semiconductor layer sequence 3 is a
  • Mirror layer 7 is arranged, which direct radiation of the later semiconductor chips generated in the active zone 4, the radiation exit surface 5 radiation.
  • Mirror layer is formed, for example, metallic.
  • a further metallic contact layer 8 is applied, the front-side contacting of the
  • the further metallic layer 8 has already been removed in the regions of the parting lines 9, for example by a laser scribing process or photolithographically.
  • the carrier 6 in the present case has silicon.
  • the natural silicon dioxide layer which is located on the
  • the platinum layer 10 has a thickness of approximately 48 nanometers.
  • Silicon carrier 6 along the parting lines 9 generated ( Figure 4). Furthermore, it is also possible that already in the
  • the film is laterally expanded, as the
  • the semiconductor chips 13 have an edge length of approximately 350 micrometers.
  • the semiconductor chips 13 preferably have a base area of approximately 350 microns by approximately 350 microns.
  • a semiconductor chip 13 according to FIG. 6 is inserted into a recess 14 in FIG. 7
  • Component housing 15 mounted. The assembly takes place
  • a joining layer 16 which consists of a
  • Silver particles filled silicone adhesive is made and generates an electrically conductive connection between the semiconductor chip 13 and the device housing 15.
  • a wafer 1 which has a plurality Semiconductor bodies 2 comprises.
  • the semiconductor bodies 2 have a carrier 6, which is formed from germanium. Furthermore, the semiconductor body 1 has an epitaxial
  • Semiconductor layer sequence 3 which is capable of infrared radiation from a
  • Such an epitaxial semiconductor layer sequence 3 is preferably formed from an arsenide compound semiconductor material.
  • Compound semiconductor materials containing arsenic such as the materials from the system In x Al y Gai x - y As with 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1 and x + y ⁇ 1.
  • the wafer 1 is set to a
  • a photoresist layer 17 is applied to the first main surface of the wafer 1, which protects the later radiation exit surfaces 5 of the finished semiconductor chips 13 from the plasma attack.
  • the separation trenches that result in the wafer 1 have a width of approximately 9 micrometers.
  • the finished semiconductor chips 13 have a base area of approximately 200 microns by 200 microns.
  • the solar cells 20 are inverted metamorphically deposited and on a silicon substrate. 6
  • breaking germs 12 are introduced inside the wafer 1 along dividing lines 12 by means of a stealth dicing process (FIG. 13).
  • Silicon carrier 6 over the entire surface with a contact layer 10 which is formed of platinum and has a thickness of about 17 nanometers (Figure 14).
  • a contact layer 10 which is formed of platinum and has a thickness of about 17 nanometers ( Figure 14).
  • the break germs 12 are first generated inside the wafer 1 and then the contact layer 10 is deposited.
  • the semiconductor chips 13 are spatially separated from one another by breaking (FIG. 15).
  • finished semiconductor chips 13 have a footprint of approximately 3 millimeters x 3 millimeters.
  • Embodiment of Figure 16 has a
  • Optoelectronic semiconductor chip 13 as it is generated in the method according to the embodiment of Figures 12 to 15.
  • the semiconductor chip 13 is mounted by means of silver sintering on a chip carrier 21, which has a silver layer 22.
  • Semiconductor bodies 2 are provided which comprise silicon or consist of silicon.
  • On the wafer 1 is a
  • Contact layer 10 deposited by sputtering the one Thickness of about 65 nanometers and is made of platinum (Figure 17).
  • the contact layer 10 is suitable for grounding and cooling the finished electronic semiconductor chip 13.
  • a contact layer 10 made of platinum which has a thickness of approximately 38 nanometers, is also suitable for this purpose. If the contact layer 10 is to be suitable for electrically contacting the semiconductor chip 13, then, for example, a platinum layer 10 having a thickness of approximately 15 nanometers is suitable for this purpose.
  • the wafer 1 is applied to a film 11 and it is by means of mechanical scribing cracking 12 along the
  • a bonding layer 16 made of a lead-free solder alloy of tin, silver and copper (“SAC solder”) is soldered onto a chip carrier 21.
  • SAC solder solder
  • a silver-filled epoxy resin as joining material for connecting the semiconductor chip 13 to the chip carrier 21
  • the electronic semiconductor chip 13 with a mixture of predominantly nanoscale
  • Silver particles on a mating surface of platinum, which is applied to the chip carrier 21, are firmly sintered.
  • Figure 21 represents Weibullperzentilen W (y-axis) for
  • the curve Co indicates the Weibullperzentile for a bonding layer 16, which is formed from a silver paste of a first manufacturer and a silicon semiconductor body 1 with a
  • Silicon semiconductor surface connects.
  • no contact surface 10 of platinum is arranged between the semiconductor chip 13 and the semiconductor surface.
  • the shear strength ⁇ of the compound can be determined.
  • the values m and ⁇ together characterize the quality of the connection. The smaller ⁇ , the lower the shear strength of the respective compound. The smaller the value of m, the greater the likelihood of connection failure under low-stress loads
  • the curve C3 represents the Weibullperzentile for a
  • the curve C4 is the Weibullperzentile for a bonding layer 16 made of an SAC solder.
  • Shear strength ⁇ as a compound of a semiconductor chip 13, which is applied without a contact layer of platinum on a silicon semiconductor surface.

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Abstract

Es wird ein Verfahren zur Herstellung einer Vielzahl an Halbleiterchips (13) mit den folgenden Schritten angegeben: -Bereitstellen eines Wafers (1) mit einer Vielzahl an Halbleiterkörpern (2), wobei zwischen den Halbleiterkörpern (2) Trennlinien (9) angeordnet sind, -Abscheiden einer Kontaktschicht (10) auf dem Wafer (1), wobei das Material der Kontaktschicht (10) aus der folgenden Gruppe gewählt ist: Platin, Rhodium, Palladium, Gold, und die Kontaktschicht (10) eine Dicke zwischen einschließlich 8 Nanometer und einschließlich 250 Nanometer aufweist, -Aufbringen des Wafers (1) auf eine Folie (11), -zumindest teilweises Durchtrennen des Wafers(1) in vertikaler Richtung entlang der Trennlinien (9) oder Einbringen von Bruchkeimen (12) in den Wafer (1) entlang der Trennlinien (9), und -Brechen des Wafers (1) entlang der Trennlinien (9) oder Expandieren der Folie (11),so dass eine räumliche Trennung der Halbleiterchips (13) erfolgt, wobei auch die Kontaktschicht (10) getrennt wird. Weiterhin werden ein Halbleiterchip, ein Bauelement und ein Verfahren zu dessen Herstellung angegeben.

Description

Beschreibung
Halbleiterchip, Verfahren zur Herstellung einer Vielzahl an Halbleiterchips und Verfahren zur Herstellung eines
elektronischen oder optoelektronischen Bauelements und elektronisches oder optoelektronisches Bauelement
Es wird ein Halbleiterchip, ein Verfahren zur Herstellung einer Vielzahl an Halbleiterchips sowie ein Verfahren zur Herstellung eines elektronischen oder optoelektronischen Bauelements und ein solches Bauelement angegeben.
Die Druckschrift US 2012/322238 AI gibt ein Verfahren zur Herstellung einer Vielzahl von Halbleiterchips an.
Eine Aufgabe ist es, ein vereinfachtes Verfahren zur
Herstellung einer Vielzahl an Halbleiterchips anzugeben.
Insbesondere soll das Verfahren eine vereinfachte
Vereinzelung der Halbleiterchips möglich machen.
Weiterhin soll ein Halbleiterchip angegeben werden, der mit einem vereinfachten Verfahren hergestellt werden kann.
Außerdem soll ein Verfahren zur Montage derartiger
Halbleiterchips angegeben werden, bei dem ein
optoelektronischer oder elektronischer Halbleiterchip erzeugt wird .
Diese Aufgaben werden durch ein Verfahren mit den Schritten des Patentanspruches 1, durch einen Halbleiterchip mit den Merkmalen des Patentanspruches 7, durch ein Verfahren zur Herstellung eines elektronischen oder optoelektronischen Bauelements mit den Schritten des Patentanspruches 14 und durch ein Bauelement mit den Merkmalen des Anspruchs 15 gelöst .
Vorteilhafte Weiterbildungen und Ausführungen der beiden Verfahren sowie des Halbleiterchips sind jeweils in den abhängigen Ansprüchen angegeben.
Zur Herstellung einer Vielzahl an Halbleiterchips wird ein Wafer mit einer Vielzahl an Halbleiterkörpern auf einer Folie bereitgestellt. Bevorzugt ist die Folie expandierbar
ausgeführt. Zwischen den Halbleiterkörpern sind hierbei
Trennlinien angeordnet, entlang denen die fertigen
Halbleiterchips vereinzelt werden sollen. Die Trennlinien sind hierbei bevorzugt zunächst lediglich gedachte Linien, entlang derer die späteren Halbleiterchips voneinander getrennt werden sollen.
Auf dem Wafer wird in einem nächsten Schritt eine
Kontaktschicht abgeschieden. Das Abscheiden der
Kontaktschicht kann beispielsweise mittels Sputtern oder Aufdampfen erfolgen. Besonders bevorzugt wird die
Kontaktschicht vollflächig über den gesamten Wafer
aufgebracht . Die Kontaktschicht weist bevorzugt eines der folgenden
Materialien auf oder besteht aus einem der folgenden
Materialien: Platin, Rhodium, Palladium, Gold.
Gold kann hierbei nur eingeschränkt als Material für die Kontaktschicht empfohlen werden, da dieses sich nur
eingeschränkt für zur Montage mittels Löten eignet. Besonders bevorzugt weist die Kontaktschicht daher Platin, Rhodium oder Palladium auf oder besteht aus einem dieser Materialien. Die Kontaktschicht weist bevorzugt eine Dicke zwischen einschließlich 8 Nanometer und einschließlich 250 Nanometer auf . Besonders bevorzugt ist die Kontaktschicht nicht dicker als 100 Nanometer, nicht dicker als 64 Nanometer, nicht dicker als 32 Nanometer oder nicht dicker als 20 Nanometer.
Besonders bevorzugt ist die Kontaktschicht nicht dünner als 8 Nanometer, nicht dünner als 20 Nanometer oder nicht dünner als 32 Nanometer.
In einem weiteren Schritt wird der Wafer in vertikaler
Richtung, das heißt ausgehend von einer ersten Hauptfläche des Wafers hin zu einer zweiten Hauptfläche des Wafers entlang der Trennlinien zumindest teilweise, das heißt ganz oder teilweise, durchtrennt. Bei dem Durchtrennen des Wafers entstehen entlang den Trennlinien Trenngräben. Die
Trenngräben erstrecken sich bevorzugt bis zu der
Kontaktschicht, das heißt, der Wafer ist vollständig
durchtrennt und wird lediglich durch die Kontaktschicht zusammengehalten. Die Trenngräben können beispielsweise mittels Plasmaätzen oder Ritzen erzeugt werden. Das Ritzen wird bevorzugt mit einem Laser durchgeführt
(Laserritzprozess ) . Es ist jedoch auch ein mechanischer
Ritzprozess denkbar, bei dem jedoch nur ein geringer
Materialabtrag in vertikaler Richtung erfolgt. Weiterhin ist es auch möglich, dass zuerst ein Ritzprozess, beispielsweise mit einem Laser durchgeführt wird und anschließend ein
Plasmaätzprozess .
Die Trennlinien müssen hierbei nicht zwingend senkrecht zu einander in einem Schachbrettmuster verlaufen. Beispielsweise ist es auch möglich, dass die Trennlinien ein
Bienenwabenmuster ausbilden. Hierdurch können Halbleiterchips mit einer hexagonalen Grundfläche erzeugt werden.
Insbesondere bei der Verwendung von Plasmaätzen zur
Durchtrennung des Wafers sind Trennlinien möglich, die nicht senkrecht zueinander, sondern beispielsweise in Form eines Bienenwabenmusters verlaufen.
Die Trenngräben weisen bevorzugt eine vergleichsweise geringe Breite auf. Gemäß einer Ausführungsform ist das Verhältnis der Breite des Trenngrabens zu der Dicke des Wafers nicht größer als 1:2. Beispielsweise ist die Breite des Trenngrabens nicht größer als 60 Mikrometer bei einer Dicke des Wafers von zirka 120 Mikrometer. Bevorzugt ist das Verhältnis der Breite des Trenngrabens zu der Dicke des Wafers nicht größer als 1:3 oder 1:4. Besonders bevorzugt ist das Verhältnis der Breite des Trenngrabens zu der Dicke des Wafers nicht größer als 1:5. Bei einer Dicke des Wafers von zirka 120 Mikrometer ist der Trenngraben also besonders bevorzugt nicht breiter als 24 Mikrometer.
Alternativ zu der Erzeugung von Trenngräben können auch
Bruchkeime in den Wafer entlang der Trennlinien eingebracht werden. Das Einbringen von Bruchkeimen im Inneren des Wafers kann beispielsweise mittels Stealth-Dicing erfolgen.
Mit Plasmaätzen werden plasmaunterstützte Trockenätzverfahren bezeichnet, bei denen ein Materialabtrag von einem Werkstück sowohl durch eine chemische Reaktion als auch einen
physikalischen Mechanismus erfolgen kann. Bei einem
Plasmaätzverfahren können der Anteil an Materialabtrag aufgrund der chemischen Reaktion, die sogenannte chemische Komponente, und der Materialabtrag aufgrund des physikalischen Mechanismus, der sogenannten physikalischen Komponente, je nach Bedarf angepasst werden. Weiterhin ist es auch möglich, einen Plasmaätzprozess aus mehreren
Teilprozessen zusammenzusetzten, die ihrerseits
unterschiedliche Anteile der chemischen und der
physikalischen Komponente aufweisen.
Die chemische Komponente eines Plasmaätzprozesses führt zu einem isotropen Materialabtrag, der in der Regel
materialselektiv ist, während die physikalische Komponente zu einem gerichteten Materialabtrag führt.
Zu den Plasmaätzverfahren gehört beispielsweise das
plasmaunterstützte reaktive Ionenätzen ("Reactive Ion
Etching", kurz RIE) . Hierbei erfolgt der Materialabtrag im Wesentlichen physikalisch mit einer geringen chemischen
Komponente .
Bevorzugt wird vor dem Plasmaätzen zum Durchtrennen entlang der Trennlinien eine strukturierte Fotolackschicht auf den Wafer aufgebracht, die die Oberflächen der späteren
Halbleiterchips abdeckt und nur die Trennlinien freilässt.
Das Ritzen entlang der Trennlinien kann vorliegend auf mechanische Art und Weise erfolgen, das heißt mit einem
Schneider. Beim Ritzen wird entweder ein teilweises
Durchtrennen des Wafers erzeugt, das heißt, es erfolgt bereits ein gewisser Materialabtrag entlang der Trennlinien in vertikaler Richtung, oder es werden zumindest Bruchkeime in den Wafer entlang der Trennlinien eingebracht. Weiterhin kann das Ritzen auch mit einem Laser erfolgen, wobei
ebenfalls entweder ein Materialabtrag oder die Induzierung von Bruchkeimen im Inneren des Wafers erfolgt. Der Materialabtrag ist bei einem Laserritzverfahren in der Regel deutlich größer als beim mechanischen Ritzen, bei dem nur ein geringer Materialabtrag erfolgt. Beim Stealth-Dicing werden mittels eines fokussierten Lasers innerhalb des Wafers Bruchkeime erzeugt. Im Unterschied zu einem Laserritzverfahren, bei dem ein Materialabtrag von einer Vorderseite hin zu einer Rückseite des Wafers durch den Laser erfolgt, werden beim Stealth-Dicing lediglich
Bruchkeime im Material des Wafers durch den Laser induziert.
Nach dem teilweisen Durchtrennen des Wafers oder der
Induktion von Bruchkeimen im Inneren des Wafers kann der Wafer entlang der Trennlinien gebrochen werden, so dass eine räumliche Trennung der Halbleiterchips erfolgt, wobei auch die Kontaktschicht getrennt wird. Alternativ kann auch die Folie, auf die der Wafer aufgebracht ist, expandiert werden, sodass ebenfalls eine räumliche Trennung der Halbleiterchips erfolgt, wobei auch die Kontaktschicht getrennt wird.
Beim Plasmaätzen wird der Wafer besonders bevorzugt entlang der Trennlinien in vertikaler Richtung ausgehend von der ersten Hauptfläche des Wafers bis zu der Kontaktschicht vollständig durchtrennt. Mit anderen Worten wird beim
Plasmaätzen besonders bevorzugt der gesamte Halbleiterkörper in vertikaler Richtung durchtrennt, sodass die
Halbleiterkörper lediglich durch die, bevorzugt vollflächig aufgebrachte, Kontaktschicht zusammengehalten werden. Die endgültige räumliche Trennung der Halbleiterchips erfolgt dann besonders bevorzugt über das Expandieren der Folie.
Besonders bevorzugt wird die Oberfläche des Wafers, auf die die Kontaktschicht aufgebracht wird, vor dem Abscheiden gereinigt, beispielsweise nasschemisch. Besteht die
Oberfläche, auf die die Kontaktschicht aufgebracht wird, aus Silizium oder weist die Oberfläche Silizium auf, so wird besonders bevorzugt vor dem Abscheiden der Kontaktschicht die natürliche Oxidschicht auf der Oberfläche entfernt. Die
Oxidschicht kann hierbei vor dem Einbringen des Wafers in die Anlage zur Abscheidung der Kontaktschicht entfernt werden (ex situ) oder direkt in der Anlage zur Abscheidung der
Kontaktschicht (in situ) .
Gemäß einer Ausführungsform des Verfahrens wird auf eine von der Kontaktschicht abgewandten Fläche der Halbleiterkörper eine weitere Kontaktschicht aufgebracht und die weitere
Kontaktschicht durch ein Trennverfahren entlang der
Trennlinien durchtrennt, wobei die Bruchkeime entlang der Trennlinien im Inneren des Wafers entstehen. Die weitere Kontaktschicht ist zur vorderseitigen Kontaktierung der späteren Halbleiterchips vorgesehen. Diese Ausführungsform weist den Vorteil auf, dass gleichzeitig mit dem Trennen der vorderseitigen Kontakte Bruchkeime im Wafer erzeugt werden und hierfür kein weiterer Verfahrensschritt notwendig ist.
Das vorliegende Verfahren weist den Vorteil auf, dass kein zusätzlicher separater Trennprozess zum Durchtrennen der Kontaktschicht verwendet werden muss. Aufgrund der geringen Dicke der metallischen Kontaktschicht reichen die schwachen mechanischen Belastungen auf die Kontaktschicht beim Brechen oder Expandieren der Folie aus, um die Kontaktschicht entlang der Trennlinien vollständig zu trennen. Selbst wenn von der Kontaktschicht Überstände an dem Halbleiterchip verbleiben, die seitlich über Flanken des Halbleiterchips hinausragen, so sind diese in der Regel wenig hinderlich bei einer späteren Montage aufgrund der geringen Dicke der Kontaktschicht. Weiterhin sind die Überstände in der Regel vergleichsweise klein, da das vorliegende Verfahren nur sehr schmale
Trenngräben erzeugt und die Überstände nicht größer als ein Trenngraben sind.
Gemäß einer Ausführungsform des Verfahrens wird bei der
Trennung der Halbleiterchips auf die Anwendung eines Lasers gänzlich verzichtet. Ein Halbleiterchip, bei dessen Trennung auf die Anwendung eines Lasers gänzlich verzichtet wurde, weist in der Regel Seitenflächen auf, die frei sind von einer Metallverschleppung. Bevorzugt weisen die Seitenflächen des Halbleiterchips in diesem Fall nicht mehr als 1 at% eines metallischen Elements auf. Besonders bevorzugt ist es vorgesehen, die Kontaktschicht nicht mittels eines Lasers, beispielsweise mittels eines Laserritzverfahrens, zu trennen. Ein Halbleiterchip, dessen Kontaktschicht nicht mit einem Laser getrennt wurde, weist Seitenflächen auf, dessen an die Kontaktschicht angrenzende Hälften frei sind von einer Metallverschleppung. Bevorzugt weist die an die Kontaktschicht angrenzende Hälfte der
Seitenfläche des Halbleiterchips in diese Fall nicht mehr als 1 at% eines metallischen Elements auf. Besonders bevorzugt weist jeder Halbleiterkörper eine
Halbleiteroberfläche auf, die durch ein Halbleitermaterial gebildet ist. Auf diese Halbleiteroberfläche ist die
Kontaktschicht bevorzugt in direktem Kontakt abgeschieden. Es sei an dieser Stelle darauf hingewiesen, dass die Oberfläche des Wafers in der Regel zumindest teilweise durch die
Oberfläche der Halbleiterkörper gebildet ist. Besonders bevorzugt bildet die Kontaktschicht alleine einen elektrischen Kontakt des Halbleiterchips aus. Hiermit ist insbesondere gemeint, dass die Kontaktschicht nicht Teil eines Schichtstapels ist, der überwiegend oder vollständig aus metallischen Schichten besteht und zur elektrischen
Kontaktierung beiträgt. Mit anderen Worten ist die
Kontaktschicht in direktem Kontakt auf den Halbleiterkörper aufgebracht und weist weiterhin eine Hauptfläche auf, die von dem Halbleiterkörper abgewandt ist und bei dem fertigen
Halbleiterchip frei zugänglich ist.
Der Halbleiterkörper und/oder die Halbleiteroberfläche weist bevorzugt eines der folgenden Materialien auf oder ist aus einem der folgenden Materialien gebildet: Silizium,
Germanium.
Ein Halbleiterchip, der mit dem vorliegenden Verfahren hergestellt werden kann, weist insbesondere einen
Halbleiterkörper auf, auf dem eine Kontaktschicht aufgebracht ist, wobei das Material der Kontaktschicht aus der folgenden Gruppe gewählt ist: Platin, Rhodium, Palladium, Gold.
Weiterhin weist die Kontaktschicht bevorzugt eine Dicke zwischen einschließlich 8 Nanometer und einschließlich 250 Nanometer auf.
Besonders bevorzugt bildet eine Kontaktschicht einen ohmschen Kontakt mit der Halbleiteroberfläche aus. Insbesondere die oben genannten Materialien, Platin, Rhodium, Palladium und Gold, sind dazu geeignet, mit einer Halbleiteroberfläche, die Silizium oder Germanium aufweist oder aus Silizium oder
Germanium besteht, einen ohmschen Kontakt zu bilden. Die Kontaktschicht kann getempert werden, um die
Prozesssicherheit zu erhöhen. Beispielsweise kann die Kontaktschicht bei zirka 200 °C über etwa eine Stunde in einer Stickstoffatmosphäre getempert werden. Alternativ ist es auch möglich die Kontaktschicht bei zirka 300 °C über etwa fünf Minuten in einer Argonatmosphäre zu tempern. Bei vergleichsweise dünnen Wafern ist es in der Regel gewünscht, möglichst wenig Prozessschritte bei der Herstellung der
Halbleiterchips einsetzten zu müssen, um die
Wahrscheinlichkeit für einen Bruch des Wafers zu vermindern. Mit einer dünnen Platinschicht als Kontaktschicht lässt sich insbesondere ein guter ohmscher Kontakt sowohl auf Silizium als auch auf einer Germaniumoberfläche erzielen. Hierbei kann mit Vorteil auf ein Tempern der Kontaktschicht verzichtet werden . Gemäß einer Ausführungsform des Halbleiterchips ist die
Kontaktschicht vollflächig auf einer Hauptfläche des
Halbleiterkörpers aufgebracht.
Besonders bevorzugt weist der Halbleiterchip eine Kantenlänge auf, die nicht größer als 5 Millimeter ist. Besonders bevorzugt ist die Kantenlänge nicht größer als 2 Millimeter, nicht größer als 1,5 Millimeter, nicht größer als 1,2
Millimeter oder nicht größer als 1,0 Millimeter. Insbesondere kleine Halbleiterchips, für die Ritzen und Brechen sowie Plasmaätzen wegen des geringen Platzbedarfs bevorzugte
Trennverfahren sind, lassen sich mit dem hier beschriebenen Verfahren vorteilhafterweise mit geringem Platzbedarf fertigen. Bei dem Verfahren wird mit Vorteil insbesondere ein möglichst großer Anteil der Waferfläche ausgenutzt.
Weiterhin bietet das Verfahren den Vorteil, auf eine
aufwändige Strukturierung der Kontaktschicht vor dem Trennen mittels Fotolithografie verzichten zu können. Besonders bevorzugt weist der Halbleiterchip einen Halbleiterkörper auf, der eine epitaktische Schichtenfolge mit einer aktiven Zone umfasst, die im Betrieb
elektromagnetische Strahlung erzeugt. Die epitaktische
Schichtenfolge ist bevorzugt durch einen Träger mechanisch stabilisiert. Weiterhin ist bevorzugt eine Spiegelschicht zwischen der epitaktischen Halbleiterschichtenfolge und dem Träger angeordnet, die Strahlung aus der aktiven Zone zu einer Strahlungsaustrittsfläche des Halbleiterchips lenkt. Bei der Spiegelschicht kann es sich beispielsweise um einen
Braggspiegel handeln. Weiterhin ist es auch möglich, dass die Spiegelschicht eine oder mehrere metallische Einzelschichten aufweist oder aus einer oder mehreren metallischen
Einzelschichten besteht.
Gemäß einer Ausführungsform ist die epitaktische
Halbleiterschichtenfolge mittels einem Fügematerial,
beispielsweise einem Lot, auf den Träger aufgebracht. Mit anderen Worten befindet sich bevorzugt eine Fügeschicht, wie eine Lotschicht, zwischen der Spiegelschicht und dem Träger. Die Lotschicht ist bevorzugt aus einem Metall oder einer Metalllegierung gebildet. Die Kontaktschicht ist hierbei besonders bevorzugt auf einer Hauptfläche des Trägers, die der Strahlungsaustrittsfläche gegenüberliegt, aufgebracht.
Der Träger ist besonders bevorzugt aus Silizium oder
Germanium gebildet oder weist Silizium oder Germanium auf. Gemäß einer Ausführungsform ist das Silizium oder das
Germanium dotiert, so dass der spezifische elektrische
Widerstand bevorzugt nicht größer ist als 100 mO*cm,
bevorzugt nicht größer ist als 50 mD*cm und besonders bevorzugt nicht größer ist als 25 mD*cm. Ein derartiger optoelektronischer Halbleiterchip, der dazu geeignet ist, elektromagnetische Strahlung auszusenden, und bei dem die epitaktische Halbleiterschichtenfolge durch einen Träger stabilisiert ist, wobei zwischen dem Träger und der epitaktischen Halbleiterschichtenfolge ein Spiegel angeordnet ist, wird auch als Dünnfilmhalbleiterchip bezeichnet.
Insbesondere ist der Träger des Dünnfilmhalbleiterchips von einem Aufwachssubstrat verschieden, auf dem die epitaktische Halbleiterschichtenfolge epitaktisch gewachsen wurde.
Gemäß einer Ausführungsform des Verfahrens wird bei dem
Durchtrennen des Wafers ebenfalls die Spiegelschicht
durchtrennt, besonders bevorzugt vollständig. Befindet sich eine Lotschicht zwischen der Spiegelschicht und dem Träger, so wird auch die Lotschicht bevorzugt bei dem Durchtrennen des Wafers durchtrennt, ebenfalls wieder besonders bevorzugt vollständig. Besonders bevorzugt wird hierbei beim
Durchtrennen des Wafers zunächst ein Laserritzprozess eingesetzt, um die epitaktische Halbleiterschichtenfolge zusammen mit der Spiegelschicht und gegebenenfalls der
Lotschicht zu durchtrennen. Der Träger wird dann bevorzugt mittels einem Plasmaätzprozess zumindest teilweise und bevorzugt vollständig bis zur Kontaktschicht durchtrennt. Diese Ausführungsform des Verfahrens bietet den Vorteil, die metallischen Schichten zwischen der epitaktischen
Halbleiterschichtenfolge und dem Träger, wie eine metallische Spiegelschicht und/oder eine metallische Fügeschicht mittels des Laserritzprozesses durchtrennen zu können. Eine
Durchtrennung der metallischen Schichten mittels eines
Plasmaätzprozesses ist hierbei nur sehr schwer möglich.
Ein hier beschriebener Halbleiterchip kann beispielsweise mittels einem der folgenden Verfahren auf einen Chipträger oder in ein Bauelementgehäuse montiert werden: Löten, Kleben mit einem elektrisch leitenden Klebstoff, Silbersintern.
Hierbei entsteht eine elektrisch leitende Verbindung zwischen der Kontaktschicht und dem Chipträger oder zwischen der
Kontaktschicht und dem Bauelementgehäuse. Besonders bevorzugt entsteht ein ohmscher Kontakt.
Die Kontaktschicht des Halbleiterchips weist bevorzugt über ihre gesamte Dicke eine im Wesentlichen homogene
Materialzusammensetzung auf. Beispielsweise handelt es sich bei der Kontaktschicht um eine metallische Schicht mit einer im Wesentlichen homogenen Materialzusammensetzung. Bei der Montage des Halbleiterchips auf einen Chipträger oder in ein Bauelementgehäuse kann eine mehrschichtige Zone aus dieser im Wesentlichen reinen metallischen Kontaktschicht entstehen.
Hierbei kann das Metall der Kontaktschicht beispielsweise in das angrenzende Material des Halbleiterchips, wie dem
Material der Halbleiteroberfläche, eindiffundieren. Ist die Kontaktschicht beispielsweise aus Platin gebildet und auf eine Halbleiteroberfläche in direktem Kontakt
aufgebracht, die Germanium oder Silizium aufweist, so kann sich aus einer im Wesentlichen reinen Kontaktschicht aus Platin eine Teilschicht aus Platingermanid oder Platinsilizid bilden, die in der Regel eine sehr gute Haftung gewährt. Wird ein zinnhaltiges Lot zur Montage des Halbleiterchips
verwendet, so können sich auf der dem Fügestoff zugewandten Seite der Kontaktschicht Platinstannide bilden. Wird ein silberhaltiger Fügestoff verwendet, etwa ein Lot oder eine Silberpaste zum Silbersintern, so können sich auf der dem
Fügestoff zugewandten Seite dünne, lateral zusammenhängende Mischkristallschichten aus Platin und Silber ausbilden. Das gleiche gilt entsprechend für eine Kontaktschicht, die aus Palladium oder Rhodium gebildet ist oder eines dieser
Materialien aufweist.
Bei der Verwendung eines mit Silberpartikeln gefüllten leitenden Klebers als Fügematerial können sich beispielsweise lokale Mischkristalle bilden.
Die Bildung von Stanniden bei dem Fügeprozess zur Montage des Halbleiterchips führt einerseits zu einer guten Haftung und behindert andererseits den kompletten Verzehr der
Kontaktschicht. Auf diese Art und Weise wird eine mechanisch stabile und weiterhin elektrisch und thermisch gut leitende Ankopplung des Halbleiterchips an den Chipträger oder das Bauelementgehäuse erzielt.
Insbesondere eine platinhaltige Kontaktschicht ist
vorteilhafterweise vor Oxidation geschützt. Aus diesem Grund koppelt auch ein mit Silberpartikeln gefüllter Klebstoff an eine platinhaltige Kontaktschicht besonders gut elektrisch an. Auch mikrometer- oder nanometerskalige Silberpartikel, wie sie in den Pasten zum Silbersintern Verwendung finden, können besonders gut an eine platinhaltige Kontaktschicht aus aufgrund deren edlen Charakters ankoppeln. Wird eine goldhaltige Kontaktschicht verwendet, so findet halbleiterseitig lediglich überwiegend Interdiffusion
zwischen der Kontaktschicht und dem Halbleitermaterial des Halbleiterkörpers statt. Daher ist die Verwendung von Gold für die Kontaktschicht nur eingeschränkt zu empfehlen. Bei der Verwendung zinnhaltiger Lote zur Montage des
Halbleiterchips kann es in Verbindung mit einer goldhaltigen Kontaktschicht zur Bildung von Goldstanniden kommen. Weitere vorteilhafte Ausführungsformen und Weiterbildungen der Erfindung ergeben sich aus den im Folgenden in Verbindung mit den Figuren beschriebenen Ausführungsbeispielen. Anhand der schematischen Schnittdarstellungen der Figuren 1 bis 6 wird ein Verfahren zur Herstellung einer Vielzahl an Halbleiterchips gemäß einem
Ausführungsbeispiel beschrieben. Die schematische Schnittdarstellung gemäß der Figur 7 zeigt ein optoelektronisches Bauelement gemäß einem
Ausführungsbeispiel .
Anhand der schematischen Schnittdarstellungen der Figuren 8 bis 10 wird ein Verfahren gemäß einem weiteren
Ausführungsbeispiel näher erläutert.
Die schematische Schnittdarstellung gemäß der Figur 11 zeigt ein optoelektronisches Bauelement gemäß einem
Ausführungsbeispiel.
Anhand der schematischen Schnittdarstellungen der Figuren 12 bis 15 wird ein Verfahren gemäß einem weiteren Ausführungsbeispiel näher erläutert.
Figur 16 zeigt eine schematische Schnittdarstellung eines optoelektronischen Bauelements gemäß einem weiteren Ausführungsbeispiel . Anhand der schematischen Schnittdarstellungen der Figuren 17 bis 19 wird ein weiteres Ausführungsbeispiel eines Verfahrens zur Herstellung einer Vielzahl an
Halbleiterchips beschrieben. Figur 20 zeigt eine weitere Schnittdarstellung eines
elektronischen Bauelements gemäß einem weiteren Ausführungsbeispiel . Figur 21 zeigt Weibullperzentilen für verschiedene
Fügeschichten, mit denen ein Halbleiterchip auf einem Chipträger oder einem Bauelementgehäuse aufgebracht ist. Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu
betrachten. Vielmehr können einzelne Elemente, insbesondere Schichtdicken, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein.
Bei dem Verfahren gemäß dem Ausführungsbeispiel der Figuren 1 bis 6 wird ein Wafer 1 bereitgestellt (Figur 1) . Der Wafer 1 umfasst eine Vielzahl an Halbleiterkörpern 2 mit einer epitaktischen Schichtenfolge 3 umfassend eine aktive Zone 4, die im Betrieb elektromagnetische Strahlung erzeugt. Die elektromagnetische Strahlung wird von einer
Strahlungsaustrittsfläche 5 der späteren Halbleiterchips ausgesendet. Besonders bevorzugt erzeugt die aktive Zone 4 im Betrieb blaues Licht. Zwischen den Halbleiterkörpern 1 sind Trennlinien 9 angeordnet, entlang derer die Halbleiterchips später vereinzelt werden sollen. Die epitaktische Schichtenfolge 3 basiert auf einem Nitrid- Verbindungshalbleitermaterial . Nitrid- Verbindungshalbleitermaterialien sind
Verbindungshalbleitermaterialien, die Stickstoff enthalten, wie die Materialien aus dem System InxAlyGai-x-yN mit 0 < x < 1, 0 < y < 1 und x+y < 1.
Die epitaktische Halbleiterschichtenfolge 3 wird durch einen Träger 6 mechanisch stabilisiert. Der Träger 6 ist aus
Silizium gebildet. Zwischen dem Träger 6 und der
epitaktischen Halbleiterschichtenfolge 3 ist eine
Spiegelschicht 7 angeordnet, die im Betrieb der späteren Halbleiterchips Strahlung, die in der aktiven Zone 4 erzeugt wird, zur Strahlungsaustrittsfläche 5 lenken. Die
Spiegelschicht ist beispielsweise metallisch ausgebildet.
Auf einer Strahlungsaustrittsfläche 5 der späteren
Halbleiterchips ist eine weitere metallische Kontaktschicht 8 aufgebracht, die der vorderseitigen Kontaktierung der
späteren Halbleiterchips dienen. Die weitere metallische Schicht 8 ist in den Bereichen der Trennlinien 9 bereits entfernt worden, beispielsweise durch einen Laserritzprozess oder fotolithographisch.
Der Träger 6 weist vorliegend Silizium auf. Zunächst wird die natürliche Siliziumdioxidschicht, die sich auf der
Halbleiteroberfläche des Trägers 6 gebildet hat, entfernt, beispielsweise mittels eines Zerstäubungsprozesses (nicht dargestellt). Anschließend wird eine Kontaktschicht 10, die
Platin aufweist oder aus Platin besteht, mittels Sputtern auf der Halbleiteroberfläche des Trägers 6 abgeschieden (Figur 2) . Die Platinschicht 10 weist vorliegend eine Dicke von zirka 48 Nanometer auf.
In einem nächsten Schritt wird der Wafer 1 mit der
Kontaktschicht 10 auf eine expandierbare Folie 11 aufgebracht, wobei die Kontaktschicht 10 der Folie 11 zugewandt ist (Figur 3) .
Nun werden durch einen Stealth-Dicing-Prozess Bruchkeime 12 im Inneren des Wafers 1, vorliegend im Inneren des
Siliziumträgers 6, entlang der Trennlinien 9 erzeugt (Figur 4) . Weiterhin ist es auch möglich, dass bereits bei dem
Laserritzprozess zum Durchtrennen der vorderseitigen
Kontaktschichten 8 Bruchkeime 12 im Inneren des Wafers 1 erzeugt wurden.
Anschließend wird die Folie lateral expandiert, wie die
Pfeile in Figur 5 andeuten. Hierbei findet eine räumliche Trennung der Halbleiterchips 13 voneinander und insbesondere eine vollständige Durchtrennung der Kontaktschicht 10 statt, sodass die Halbleiterchips 13 anschließend separiert auf der expandierten Folie 11 vorliegen, wie in Figur 6 dargestellt. Die Halbleiterchips 13 weisen eine Kantenlänge von zirka 350 Mikrometer auf. Bevorzugt weisen die Halbleiterchips 13 eine Grundfläche von zirka 350 Mikrometer mal zirka 350 Mikrometer auf .
Zur Herstellung des optoelektronischen Bauelements gemäß dem Ausführungsbeispiel der Figur 7 wird ein Halbleiterchip 13 gemäß der Figur 6 in eine Ausnehmung 14 eines
Bauelementgehäuses 15 montiert. Die Montage erfolgt
vorliegend über eine Fügeschicht 16, die aus einem mit
Silberpartikeln gefüllten Silikonklebstoff besteht und eine elektrisch leitende Verbindung zwischen dem Halbleiterchip 13 und dem Bauelementgehäuse 15 erzeugt.
Bei dem Ausführungsbeispiel gemäß der Figuren 8 bis 10 wird ein Wafer 1 bereitgestellt, der eine Vielzahl an Halbleiterkörpern 2 umfasst. Die Halbleiterkörper 2 weisen einen Träger 6 auf, der aus Germanium gebildet ist. Weiterhin weist der Halbleiterkörper 1 eine epitaktische
Halbleiterschichtenfolge 3 auf, die dazu geeignet ist, im Betrieb infrarote Strahlung von einer
Strahlungsaustrittsfläche 5 auszusenden. Eine derartige epitaktische Halbleiterschichtenfolge 3 ist bevorzugt aus einem Arsenid- Verbindungshalbleitermaterial gebildet.
Arsenid-Verbindungshalbleitermaterialien sind
Verbindungshalbleitermaterialien, die Arsen enthalten, wie die Materialien aus dem System InxAlyGai-x-yAs mit 0 < x < 1, 0 < y < 1 und x+y < 1.
Zwischen der epitaktischen Halbleiterschichtenfolge 3 und dem Germaniumträger 6 ist wiederum eine Spiegelschicht 7
angeordnet, die dazu geeignet ist, Strahlung der aktiven Zone 4 in Richtung der Strahlungsaustrittsfläche 5 der fertigen Halbleiterchips zu lenken. Auf die Halbleiteroberfläche des Trägers 6 wird nach einer nasschemischen Vorreinigung mit einer wässrigen
Ammoniaklösung eine zirka 27 Nanometer dicke Kontaktschicht 10 aufgedampft, die aus Platin besteht oder Platin aufweist (nicht dargestellt) .
In einem nächsten Schritt wird der Wafer 1 auf eine
expandierbare Folie 11 aufgebracht. Anschließend wird, wie in Figur 8 dargestellt, der Wafer 1 entlang seiner Trennlinien 9 mittels Plasmaätzen bis hin zu der Kontaktschicht 10 in vertikaler Richtung, also ausgehend von einer ersten
Hauptfläche des Wafers hin zu einer zweiten Hauptfläche des Wafers, getrennt. Vor dem Plasmaätzen wird auf die erste Hauptfläche des Wafers 1 eine Fotolackschicht 17 aufgebracht, die die späteren Strahlungsaustrittsflächen 5 der fertigen Halbleiterchips 13 vor dem Plasmaangriff schützt.
Die hierbei in dem Wafer 1 entstehenden Trenngräben weisen eine Breite von zirka 9 Mikrometer auf. Innerhalb der
Trenngräben verbleibt nach dem Plasmaätzprozess die
Kontaktschicht 10.
In einem nächsten Schritt wird die Folie 11 expandiert, wie die Pfeile in Figur 9 symbolisieren sollen. Hierbei reißt die Kontaktschicht 10 innerhalb der durch das Plasmaätzen
gebildeten Trenngräben an einer beliebigen Stelle, sodass räumlich getrennte Halbleiterchips 13 entstehen (Figur 10). Bei dem Ausführungsbeispiel gemäß der Figuren 8 bis 10 weisen die fertigen Halbleiterchips 13 eine Grundfläche von zirka 200 Mikrometer mal 200 Mikrometer auf.
Zur Herstellung des optoelektronischen Bauelements gemäß dem Ausführungsbeispiel der Figur 11 wird einer der fertigen Halbleiterchips 13 gemäß Figur 10 mit einem mit
Silberpartikeln gefüllten Epoxidklebstoff in
Leiterbahnstreifen 18 eingeklebt, die mit einem Kunststoff 19 umspritzt sind (Figur 11) .
Bei dem Verfahren gemäß dem Ausführungsbeispiel der Figuren 12 bis 15 wird ein Wafer 1 mit Halbleiterkörpern 2
bereitgestellt, die jeweils drei übereinander angeordnete Solarzellen 20 aufweisen. Die Solarzellen 20 sind invertiert metamorph abgeschieden und auf einen Siliziumträger 6
transferiert (Figur 12) . Der Wafer 1 wird so auf eine expandierbare Folie 11
aufgebracht, dass der Siliziumträger 6 von der Folie 11 abgewandt ist. In einem nächsten Schritt werden innerhalb des Wafers 1 entlang von Trennlinien 9 Bruchkeime 12 mittels eines Stealth-Dicing-Prozesses eingebracht (Figur 13) .
Anschließend wird die freiliegende Hauptfläche des
Siliziumträgers 6 vollflächig mit einer Kontaktschicht 10 versehen, die aus Platin gebildet ist und eine Dicke von zirka 17 Nanometer aufweist (Figur 14) . Bei diesem
Ausführungsbeispiel werden also im Unterschied zu den bereits beschriebenen Ausführungsbeispielen zuerst die Bruchkeime 12 innerhalb des Wafers 1 erzeugt und dann die Kontaktschicht 10 abgeschieden .
In einem nächsten Schritt werden die Halbleiterchips 13 durch Brechen räumlich voneinander getrennt (Figur 15) . Die
fertigen Halbleiterchips 13 weisen eine Grundfläche von zirka 3 Millimeter x 3 Millimeter auf.
Das optoelektronische Bauelement gemäß dem
Ausführungsbeispiel der Figur 16 weist einen
optoelektronischen Halbleiterchip 13 auf, wie er bei dem Verfahren gemäß dem Ausführungsbeispiel der Figuren 12 bis 15 erzeugt wird. Der Halbleiterchip 13 ist mittels Silbersintern auf einen Chipträger 21 montiert, der eine Silberschicht 22 aufweist .
Bei dem Verfahren gemäß dem Ausführungsbeispiel der Figuren 17 bis 19 wird ein Wafer 1 mit elektronischen
Halbleiterkörpern 2 bereitgestellt, die Silizium aufweisen oder aus Silizium bestehen. Auf dem Wafer 1 wird eine
Kontaktschicht 10 mittels Sputtern abgeschieden, die eine Dicke von zirka 65 Nanometer aufweist und aus Platin gebildet ist (Figur 17) . Die Kontaktschicht 10 ist dazu geeignet, den fertigen elektronischen Halbleiterchip 13 zu erden und zu kühlen. Alternativ ist hierzu auch eine Kontaktschicht 10 aus Platin geeignet, die eine Dicke von zirka 38 Nanometer aufweist. Soll die Kontaktschicht 10 dazu geeignet sein, den Halbleiterchip 13 elektrisch zu kontaktieren, so ist hierfür beispielsweise eine Platinschicht 10 mit einer Dicke von zirka 15 Nanometer geeignet.
Der Wafer 1 wird auf eine Folie 11 aufgebracht und es werden mittels mechanischem Ritzen Bruchkeime 12 entlang der
Trennlinien 9 innerhalb des Halbleiterwafers 1 induziert (Figur 18) . Dann wird die Folie 11 expandiert, sodass eine räumliche Trennung der Halbleiterchips 13 erfolgt, wobei auch die Kontaktschicht getrennt wird (Figur 19) . Die fertigen elektronischen Halbleiterchips 13 weisen eine Grundfläche von 1 Millimeter x 1 Millimeter auf. Die elektronischen Halbleiterchips 13, die bei den Verfahren gemäß den Figuren 17 bis 19 werden erzeugt, können
beispielsweise mit einer Fügeschicht 16 aus einer bleifreien Lotlegierung aus Zinn, Silber und Kupfer („SAC-Lot") auf einen Chipträger 21 aufgelötet werden (Figur 20) . Weiterhin ist auch ein silbergefülltes Epoxidharz als Fügematerial zur Verbindung des Halbleiterchips 13 mit dem Chipträger 21 geeignet. Ebenso könnte der elektronische Halbleiterchip 13 mit einer Mischung aus vorwiegend nanoskaligen
Silberpartikeln auf einer Gegenkontaktfläche aus Platin, die auf den Chipträger 21 aufgebracht ist, festgesintert werden.
Figur 21 stellt Weibullperzentilen W (y-Achse) für
verschiedene Fügeverbindungen in Abhängigkeit der Scherfestigkeit σ (x-Achse) dar. Die Kurve Co gibt hierbei die Weibullperzentile für eine Fügeschicht 16 an, die aus einer Silberpaste eines ersten Herstellers gebildet ist und einen Silizium-Halbleiterkörper 1 mit einer
Halbleiteroberfläche aus Silizium verbindet. Hierbei ist keine Kontaktfläche 10 aus Platin zwischen dem Halbleiterchip 13 und der Halbleiteroberfläche angeordnet.
Die gestrichelte Linie durch die Werte der Kurve Co ist eine Anpassung der Funktion P=l-exp { -σ/σο) m} an die Kurve Co. Aus der Anpassung kann der Wert m bestimmt werden, der bei der Kurve Co m=12,5 beträgt. Aus dem Schnittpunkt der parallel zur x-Achse eingetragenen Waagrechten 1-1/e und der
angepassten Kurve kann weiterhin die Scherfestigkeit σο der Verbindung bestimmt werden. Die Werte m und σο zusammen charakterisieren die Qualität der Verbindung. Je kleiner σο ist, umso geringer ist die Scherfestigkeit der jeweiligen Verbindung. Je kleiner weiterhin der Wert m ist, umso größer ist die Wahrscheinlichkeit, für ein Versagen der Verbindung bei Belastungen, die gering sind im Vergleich zu der
charakteristischen Belastung σο . Ein kleiner Wert m ist somit ein Indikator für ein höheres Risiko von Frühausfällen der Verbindung . Die Kurven Ci, C2, C3 und C4 sind Weibullperzentilen, für
Verbindungen, bei denen ein Silizium-Halbleiterkörper 2 mit einer 40 Nanometer dicken Kontaktschicht 10 aus Platin auf eine Halbleiteroberfläche aus Silizium aufgebracht ist.
Lediglich die Fügematerialien unterscheiden sich bei den Kurven Ci, C2, C3 und C4. Bei der Kurve Ci ist die Verbindung zwischen dem Halbleiterchip 13 und der Halbleiteroberfläche mittels
Silbersinterns unter Verwendung einer Silberpaste eines zweiten Herstellers erzeugt. Die Gerade durch die Kurve Ci stellt wiederum eine Anpassung der Funktion P=l-exp { -σ/σο) m} dar. Der Wert m ergibt sich hieraus zu m=9,8.
Die Kurve C2 stellt schließlich die Weibullperzentile für eine Fügeschicht 16 dar, die mittels Silbersintern mit einer Silberpaste des ersten Herstellers erzielt wurde. Aus der angepassten Funktion P=l-exp { -σ/σο ) m} (gestrichelte Linie) ergibt sich m=9,l.
Die Kurve C3 stellt die Weibullperzentile für eine
Fügeschicht 16 aus einem silbergefüllten Leitkleber dar. Aus der angepassten Funktion P=l-exp { -σ/σο) m} (gestrichelte
Linie) ergibt sich m=9,6.
Bei der Kurve C4 handelt es sich um die Weibullperzentile für eine Fügeschicht 16 aus einem SAC-Lot. Aus der angepassten Funktion P=l-exp { -σ/σο) m} (gestrichelte Linie) ergibt sich m=12, 4.
Der Figur 21 kann entnommen werden, dass sämtliche
Verbindungen, bei denen der Halbleiterchip 13 eine
Kontaktschicht 10 aus Platin aufweist, eine höhere
Scherfestigkeit σο aufweisen, als eine Verbindung eines Halbleiterchips 13, der ohne eine Kontaktschicht aus Platin auf eine Siliziumhalbleiteroberfläche aufgebracht ist.
Weiterhin weist eine Lotverbindung die höchste
Scherfestigkeit auf (siehe Kurve C4) . Weiterhin kann den Werten m der verschiedenen Kurven
entnommen werden, dass die Bruchwahrscheinlichkeit aller Verbindungen eher gering ist. Die vorliegende Anmeldung beansprucht die Priorität der deutschen Anmeldung DE 10 2014 117 591.3, die hiermit durch Rückbezug aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Vielzahl an
Halbleiterchips (13) mit den folgenden Schritten:
- Bereitstellen eines Wafers (1) mit einer Vielzahl an
Halbleiterkörpern (2), wobei zwischen den Halbleiterkörpern (2) Trennlinien (9) angeordnet sind,
- Abscheiden einer Kontaktschicht (10) auf dem Wafer (1), wobei
- das Material der Kontaktschicht (10) aus der folgenden
Gruppe gewählt ist: Platin, Rhodium, Palladium, Gold, und
- die Kontaktschicht (10) eine Dicke zwischen
einschließlich 8 Nanometer und einschließlich 250
Nanometer aufweist,
- Aufbringen des Wafers (1) auf eine Folie (11),
- zumindest teilweises Durchtrennen des Wafers (1) in
vertikaler Richtung entlang der Trennlinien (9) oder
Einbringen von Bruchkeimen (12) in den Wafer (1) entlang der Trennlinien (9), und
- Brechen des Wafers (1) entlang der Trennlinien (9) oder Expandieren der Folie (11), so dass eine räumliche Trennung der Halbleiterchips (13) erfolgt, wobei auch die
Kontaktschicht (10) getrennt wird.
2. Verfahren nach dem vorherigen Anspruch,
bei dem der Wafer (1) mittels Plasmaätzen oder Ritzen
teilweise durchtrennt wird oder das Einbringen von
Bruchkeimen (12) mittels Stealth-Dicing oder Ritzen erfolgt.
3. Verfahren nach einem der obigen Ansprüche,
bei dem die Kontaktschicht (10) vollflächig über den gesamten Wafer (1) aufgebracht wird.
4. Verfahren nach einem der obigen Ansprüche, bei dem beim Durchtrennen entlang der Trennlinien (9) Trenngräben in dem Wafer (1) entstehen, wobei das Verhältnis aus der Breite der Trenngräben zu einer Dicke des Wafers jeweils nicht größer ist als 1:3.
5. Verfahren nach einem der obigen Ansprüche,
wobei
- jeder Halbleiterkörper (2) eine Halbleiteroberfläche aufweist, die durch ein Halbleitermaterial gebildet ist, und
- die Kontaktschicht (10) in direktem Kontakt auf der
Halbleiteroberfläche abgeschieden wird.
6. Verfahren nach einem der obigen Ansprüche,
bei dem der Halbleiterkörper (2) und/oder die
Halbleiteroberfläche eines der folgenden Materialien
aufweist: Silizium, Germanium.
7. Verfahren nach einem der obigen Ansprüche, bei dem
- jeder Halbleiterkörper umfasst:
- eine epitaktische Halbleiterschichtenfolge (3) mit einer aktiven Zone (4), die im Betrieb
elektromagnetische Strahlung erzeugt,
- einen Träger (6), der die epitaktische
Halbleiterschichtenfolge (3) mechanisch stabilisiert,
- eine metallische Spiegelschicht (7) zwischen der epitaktischen Halbleiterschichtenfolge (3) und dem
Träger (6), die Strahlung aus der aktiven Zone (4) zu einer Strahlungsaustrittsfläche (5) des Halbleiterchips
(13) lenkt, und
- der Wafer nur teilweise in vertikaler Richtung mit einem
Laserritzprozess durchtrennt wird, wobei die metallische Spiegelschicht (7) bei dem Durchtrennen des Wafers ebenfalls durchtrennt wird, und
- der Wafer in vertikaler Richtung mit einem Laserritzprozess vollständig bis zu der Kontaktschicht durchtrennt wird.
8. Halbleiterchip (13) mit einem Halbleiterkörper (2), auf den eine Kontaktschicht (10) aufgebracht ist, wobei
- das Material der Kontaktschicht (10) aus der folgenden Gruppe gewählt ist: Platin, Rhodium, Palladium, Gold, und - die Kontaktschicht (10) eine Dicke zwischen einschließlich 8 Nanometer und einschließlich 250 Nanometer aufweist.
9. Halbleiterchip (13) nach dem vorherigen Anspruch,
der eine Halbleiteroberfläche aufweist, auf der in direktem Kontakt die Kontaktschicht (10) aufgebracht ist.
10. Halbleiterchip (13) nach einem der Ansprüche 8 bis 9, bei dem die Kontaktschicht (10) einen ohmschen Kontakt mit der Halbleiteroberfläche ausbildet.
11. Halbleiterchip (13) nach einem der Ansprüche 8 bis 10, bei dem die Kontaktschicht (10) vollflächig auf eine
Hauptfläche des Halbleiterkörpers (2) aufgebracht ist.
12. Halbleiterchip (13) nach einem der Ansprüche 8 bis 11, der eine Kantenlänge aufweist, die nicht größer als 5
Millimeter ist.
13. Halbleiterchip (13) nach einem der Ansprüche 8 bis 12, bei dem der Halbleiterkörper (2) umfasst:
- eine epitaktische Halbleiterschichtenfolge (3) mit einer aktiven Zone (4), die im Betrieb elektromagnetische Strahlung erzeugt, - einen Träger (6), der die epitaktische
Halbleiterschichtenfolge (3) mechanisch stabilisiert,
- eine Spiegelschicht (7) zwischen der epitaktischen
Halbleiterschichtenfolge (3) und dem Träger (6), die
Strahlung aus der aktiven Zone (4) zu einer
Strahlungsaustrittsfläche (5) des Halbleiterchips (13) lenkt, wobei
- die Kontaktschicht (10) auf eine Hauptfläche des Trägers (6), die der Strahlungsaustrittsfläche (5) gegenüberliegt, aufgebracht ist.
14. Halbleiterchip (13) nach einem der Ansprüche 8 bis 13, bei dem die Kontaktschicht (10) alleine einen elektrischen Kontakt des Halbleiterchips (13) ausbildet.
15. Halbleiterchip nach einem der Ansprüche 9 bis 14, bei dem die Halbleiteroberfläche und/oder der Träger aus Silizium oder Germanium gebildet sind.
16. Verfahren zur Herstellung eines elektronischen oder optoelektronischen Bauelements, bei dem ein Halbleiterchip (13) nach einem der Ansprüche 8 bis 15 mittels einem der folgenden Verfahren auf einen Chipträger (21) oder in ein Bauelementgehäuse (15) montiert wird: Löten, Kleben mit einem elektrisch leitenden Klebstoff, Silbersintern, wobei
eine elektrisch leitende Verbindung zwischen der
Kontaktschicht (10) und dem Chipträger (21) oder dem
Bauelementgehäuse (15) entsteht.
17. Bauelement, das mit einem Verfahren nach dem vorherigen Anspruch hergestellt ist.
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