WO2016039184A1 - 表示装置 - Google Patents

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WO2016039184A1
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tft
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仲西　洋平
昌行 兼弘
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シャープ株式会社
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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to a display device, and more particularly to a display device having a plurality of non-display portions in a pixel region.
  • Japanese Patent Application Laid-Open No. 2012-103335 discloses a display device having a deformed hexagonal display area in which a rectangular corner portion is cut.
  • a gate driver and a source driver are arranged in a frame region of two adjacent sides.
  • a plurality of scanning lines extend in the horizontal direction from one side where the gate driver is arranged, and a plurality of video signal lines extend in the vertical direction from one side where the source driver is arranged. ing.
  • Each scanning line is connected to the gate driver via a wiring formed along the frame region of the TFT substrate.
  • a non-display portion for example, a hole
  • the signal line source line and gate line
  • the non-display portion is divided by the non-display portion. Therefore, a signal cannot be supplied to the entire pixel region.
  • the signal may not be supplied to the entire pixel region. That is, when the non-display areas are aligned, a signal cannot be supplied to the portion sandwiched between the non-display portions.
  • An object of the present invention is to obtain a configuration of a display device that can display an image on the entire pixel area excluding the non-display part even when a plurality of non-display parts are formed in the pixel area. is there.
  • a display device disclosed herein includes a substrate having a plurality of non-display portions in a pixel region for displaying an image, a plurality of source lines to which a data signal is supplied from the outside, and a plurality of intersections with the plurality of source lines
  • a plurality of gate line driving circuits for controlling the potential of the gate line.
  • the data signal is supplied from both ends of at least one of the plurality of source lines which is divided by any of the plurality of non-display portions, and each of the plurality of source lines is not connected to the plurality of non-displays. It is formed so as not to be divided by two or more of the parts.
  • the present invention it is possible to obtain a configuration of a display device that can display an image on the entire pixel region excluding the non-display portion even when a plurality of non-display portions are formed in the pixel region.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a display device according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a functional configuration of the display device of FIG.
  • FIG. 3 is an equivalent circuit diagram of the gate line driving circuit.
  • FIG. 4 is a schematic diagram showing an example of the arrangement of the gate line driving circuit.
  • FIG. 5 is a timing chart showing the operation of the gate line driving circuit.
  • FIG. 6 is a plan view schematically showing the configuration of the pixel electrode.
  • FIG. 7 is a plan view showing a more specific configuration of the pixel electrode.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG. FIG.
  • FIG. 9 is a block diagram illustrating a functional configuration of a display device according to a comparative example.
  • FIG. 10 is a block diagram showing a functional configuration of the display device of FIG.
  • FIG. 11 is a block diagram showing a functional configuration of a display device according to a modification of the display device of FIG.
  • FIG. 12 is a plan view schematically showing the configuration of the pixel electrode.
  • FIG. 13 is a plan view showing a more specific configuration of the pixel electrode.
  • 14 is a cross-sectional view taken along line XIV-XIV in FIG.
  • FIG. 15 shows an example in which the angle formed by the source line and the gate is set to arctan (3/2) ⁇ 56.31 °.
  • FIG. 10 is a block diagram showing a functional configuration of the display device of FIG.
  • FIG. 11 is a block diagram showing a functional configuration of a display device according to a modification of the display device of FIG.
  • FIG. 12 is a plan view schematically showing the configuration
  • FIG. 17 is a plan view schematically showing an example of the configuration of the pixel electrode in the MVA (Multi Domain Vertical Alignment) mode. 18 is a cross-sectional view taken along line XVIII-XVIII in FIG.
  • FIG. 19 is a plan view schematically showing an example of the configuration of a pixel electrode in a PVA (Patterned Vertical Alignment) mode. 20 is a cross-sectional view taken along line XX-XX in FIG.
  • FIG. 21 is a plan view schematically showing an example of the configuration of the pixel electrode in the PSA (Polymer Sustained Alignment) mode.
  • FIG. 17 is a plan view schematically showing an example of the configuration of the pixel electrode in the MVA (Multi Domain Vertical Alignment) mode. 18 is a cross-sectional view taken along line XVIII-XVIII in
  • FIG. 22 is a plan view schematically showing the configuration of the pixel electrode.
  • FIG. 23 is a block diagram showing a functional configuration of a display device according to the fourth embodiment of the present invention.
  • FIG. 24 is a block diagram showing a functional configuration of a display device according to the fifth embodiment of the present invention.
  • FIG. 25 is a block diagram showing a functional configuration of a display device according to Embodiment 6 of the present invention.
  • a display device includes a substrate having a plurality of non-display portions in a pixel region for displaying an image, a plurality of source lines to which a data signal is supplied from the outside, and the plurality of source lines.
  • a plurality of gate line driver circuits which control the potential of the gate line.
  • the data signal is supplied from both ends of at least one of the plurality of source lines which is divided by any of the plurality of non-display portions, and each of the plurality of source lines is not connected to the plurality of non-displays. It is formed so as not to be divided by two or more of the parts (first configuration).
  • a plurality of gate line driving circuits are formed in the pixel region, and a plurality of gate line driving circuits are connected to each of the gate lines. Therefore, even when the gate line is divided by the non-display portion, a signal can be supplied to the entire gate line.
  • the plurality of source lines are formed so as not to be divided by two or more non-display portions.
  • the data signal is supplied from both ends of the source line that is divided by at least one of the plurality of non-display portions among the plurality of source lines. Therefore, even if the source line is divided by one of the non-display portions, a source signal can be supplied to the entire source line.
  • the non-display portion may be a hole (second configuration).
  • the plurality of gate lines are preferably formed so that each of the plurality of gate lines is not divided by two or more of the plurality of non-display portions (third configuration).
  • a signal can be supplied to the entire gate line even if there are a plurality of non-display portions between the gate line driving circuits.
  • the substrate may have a non-rectangular shape (fourth configuration).
  • Any one of the first to fourth configurations may further include a counter substrate disposed to face the substrate and a liquid crystal layer sandwiched between the substrate and the counter substrate (fifth) Constitution).
  • an angle formed by the plurality of gate lines and the plurality of source lines is 45 ° to 89 °, and a transparent electrode is provided on the gate line or the source line in the pixel region. It is preferable to adopt a configuration (sixth configuration).
  • the gate line and the source line are arranged so as to be inclined with respect to each other, these bus lines may cross the pixel. In this case, the electric field of the bus line disturbs the alignment of the liquid crystal molecules, and the display quality is lowered. According to said structure, it has a transparent electrode on a gate line or a source line. By disposing a transparent electrode on the bus line, an unnecessary electric field can be shielded, and deterioration of display quality can be suppressed.
  • an angle formed by the plurality of gate lines and the plurality of source lines may be 45 °, and a driving mode of the display device may be a vertical alignment mode (seventh configuration). ).
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a display device 1 according to a first embodiment of the present invention.
  • the display device 1 includes an active matrix substrate (substrate) 10, a counter substrate 20, a liquid crystal layer 30, and polarizing plates 31 and 32.
  • the active matrix substrate 10 and the counter substrate 20 are arranged to face each other.
  • the liquid crystal layer 30 is sandwiched between the active matrix substrate 10 and the counter substrate 20.
  • the polarizing plate 31 is attached to the active matrix substrate 10, and the polarizing plate 32 is attached to the counter substrate 20.
  • the active matrix substrate 10 includes a plurality of pixel electrodes.
  • the display device 1 displays an arbitrary image by controlling the orientation of the liquid crystal molecules in the liquid crystal layer 30 by controlling the potential of each pixel electrode.
  • FIG. 2 is a block diagram showing a functional configuration of the display device 1.
  • the display device 1 further includes a power source 41, a display control circuit 42, and source drivers 43A and 43B.
  • the power supply 41 supplies power to the display control circuit 42 and the source drivers 43A and 43B.
  • the active matrix substrate 10 includes m source lines SL 1 , SL 2 ,... SL m , n gate lines GL 1 , GL 2 ,... GL n, and a plurality of pixel electrodes (not shown). ) And a plurality of signal lines 11 are formed.
  • the source lines SL 1 , SL 2 ,... SL m may be simply referred to as source lines SL without being distinguished from each other.
  • the gate lines GL 1 , GL 2 ,... GL n may be simply referred to as gate lines GL without being distinguished from each other.
  • the source lines SL 1 , SL 2 ,... SL m are formed in parallel with each other at approximately equal intervals.
  • the gate lines GL 1, GL 2, ⁇ GL n , the source lines SL 1, SL 2, in a direction intersecting the ⁇ ⁇ ⁇ SL m, parallel to each other, are formed in the outline equidistant.
  • Each of the plurality of pixel electrodes, source lines SL 1, SL 2, ⁇ SL m and the gate lines GL 1, GL 2, is formed at the intersection of the ⁇ ⁇ ⁇ GL n.
  • the display device 1 displays an image by controlling the potential of the pixel electrode. That is, the display device 1 displays an image in a region where the pixel electrode is formed. Hereinafter, this region will be referred to as a pixel region P.
  • the horizontal direction (x direction) and the vertical direction (y direction) are defined on the basis of the image displayed in the pixel region P. More specifically, the horizontal direction of the image is a direction in which the left and right eyes of the observer are connected when the observer faces the display device.
  • the vertical direction of the image is an in-plane direction of the display device and a direction orthogonal to the horizontal direction.
  • the gate lines GL 1 , GL 2 ,... GL n are formed in parallel with the horizontal direction. However, the gate lines GL 1 , GL 2 ,... GL n may not be parallel to the horizontal direction.
  • the outer shape of the active matrix substrate 10 is formed along the vertical direction and the horizontal direction. However, the outer shape of the active matrix substrate 10 may be inclined from the vertical direction and the horizontal direction.
  • the active matrix substrate 10 has a plurality of non-display portions in the pixel region P.
  • a non-display part is a hole, a notch, etc., for example.
  • the holes may penetrate through the active matrix substrate 10 or may not penetrate therethrough. Further, even when the active matrix substrate 10 has a complicated outer shape such as a wave shape, a clover, or a heart, for example, the present technology can be applied with the divided portion as a “non-display portion”.
  • holes H 1 and H 2 are formed in the active matrix substrate 10.
  • a part of the source lines SL 1 , SL 2 ,... SL m and a part of the gate lines GL 1 , GL 2 ,... GL n are separated by holes H1 and H2.
  • the hole H1 and the hole H2 are aligned in the vertical direction. In other words, the hole H1 and the hole H2 are arranged so as to overlap each other when projected onto the x-axis.
  • Each of the source lines SL 1 , SL 2 ,... SL m is formed so as not to be divided by two or more non-display portions. More specifically, the source lines SL 1 , SL 2 ,... SL m are formed to be inclined at a predetermined angle from the vertical direction so that none of the source lines is divided by both the holes H1 and H2. .
  • Each of the source lines SL 1 , SL 2 ,... SL m has one end connected to the source driver 43A and the other end connected to the source driver 43B. Data signals are supplied to the source lines SL 1 , SL 2 ,... SL m from the source drivers 43A and 43B, respectively.
  • a plurality of gate line driving circuits are connected to each of the gate lines GL 1 , GL 2 ,... GL n . More specifically, a plurality of gate line driving circuits GD K are connected to the gate line GL K (1 ⁇ k ⁇ n). Each of the plurality of gate line driver circuits GD k, is formed in the pixel region P. Each of the plurality of gate line driver circuits GD k, along the extending direction of the gate line GL k, are arranged schematically regular intervals.
  • Each of the plurality of gate line driving circuits GD K controls the potential of the gate line GL k based on a control signal supplied from the display control circuit 42 via the signal line 11, and also controls the next gate line driving circuit GD.
  • a signal is supplied to k + 1 (where 1 ⁇ k ⁇ n ⁇ 1).
  • one signal line 11 is shown connected. However, as described later, usually to one gate line driver circuit GD k, a plurality of signal lines are connected.
  • FIG. 3 is an equivalent circuit diagram of the gate line driving circuit GD k.
  • the gate line driving circuit GD k includes a plurality of thin film transistors TFT-A to TFT-J, a capacitor Cbst, and wirings netA and netB.
  • TFT-A to TFT-J are indicated by alphabets A to J.
  • the gate line drive circuit GD k, the display control circuit 42 via the signal line 11 (FIG. 2) (Fig. 2), the clock signal CKA and CKB, a reset signal CLR, and the power supply voltage VSS is supplied.
  • the clock signals CKA and CKB are signals that have opposite phases to each other and whose phases are inverted every horizontal scanning period (1H) (see FIG. 5).
  • the reset signal CLR is a signal that becomes high level for a predetermined time every vertical period (1V).
  • gate line drive circuit GD K previous gate line drive circuit GD k-1 (however, 2 ⁇ k ⁇ n) from the set signal SS is supplied.
  • the reset signal CLR is supplied to the gate of the TFT-A, and the power supply voltage VSS is supplied to the source.
  • the drain of the TFT-A is connected to the wiring netA.
  • the set signal SS is supplied to the gate and source of TFT-B.
  • the drain of the TFT-B is connected to the wiring netA.
  • the gate of TFT-C is connected to the wiring netB, and the drain is connected to the wiring netA.
  • a power supply voltage VSS is supplied to the source of the TFT-C.
  • the clock signal CKB is supplied to the gate of the TFT-D, and the power supply voltage VSS is supplied to the source.
  • the drain of the TFT-D is connected to the gate line GL k .
  • the reset signal CLR is supplied to the gate of the TFT-E, and the power supply voltage VSS is supplied to the source.
  • the drain of the TFT-E is connected to the gate line GL k .
  • the gate of the TFT-F is connected to the wiring netA, a drain is connected to the gate line GL k.
  • a clock signal CKA is supplied to the source of the TFT-F.
  • the clock signal CKB is supplied to the gate and source of the TFT-G.
  • the drain of the TFT-G is connected to the wiring netB.
  • the clock signal CKA is supplied to the gate of the TFT-H, and the power supply voltage VSS is supplied to the source.
  • the drain of the TFT-H is connected to the wiring netB.
  • the reset signal CLR is supplied to the gate of the TFT-I, and the power supply voltage VSS is supplied to the source.
  • the drain of the TFT-I is connected to the wiring netB.
  • the set signal SS is supplied to the gate of the TFT-J, and the power supply voltage VSS is supplied to the source.
  • the drain of the TFT-J is connected to the wiring netB.
  • TFT-J The capability of TFT-J is set larger than that of TFT-G. For example, one of the following (1) to (3). (1) The channel width of TFT-J is larger than the channel width of TFT-G. (2) The channel length of TFT-J is shorter than the channel length of TFT-G. (3) The channel width of TFT-J is larger than the channel width of TFT-G, and the TFT-J channel length is shorter than the channel length of TFT-G.
  • One electrode of the capacitor Cbst is connected to the wiring netA, and the other electrode is connected to the gate line GL k.
  • the wiring netA connects the drain of the TFT-A, the drain of the TFT-B, the drain of the TFT-C, one electrode of the capacitor Cbt, and the gate of the TFT-F.
  • the wiring netB connects the gate of TFT-C, the drain of TFT-G, the drain of TFT-H, the drain of TFT-I, and the drain of TFT-J.
  • the gate line drive circuits GD 1 to GD n have substantially the same configuration. However, the clock signal CKA and the clock CKB supplied for each line are interchanged. Specifically, the gate line drive circuit adjacent to the gate line drive circuit GD k, i.e., the gate line drive circuit GD k-1 or GD k + 1, the clock signal supplied to the gate of the TFT-D to the clock signal CKA Become. Similarly, the clock signal supplied to the source of the TFT-F becomes the clock signal CKB. The clock signal supplied to the source and gate of the TFT-G becomes the clock signal CKA. The clock signal supplied to the gate of the TFT-H becomes the clock signal CKB.
  • FIG. 4 is a schematic diagram showing an example of the arrangement of the gate line driving circuit.
  • the gate lines GL 1 , GL 2 ,... GL n and the source line SL are illustrated as being orthogonal to each other.
  • Alphabets A to J in FIG. 4 correspond to TFT-A to TFT-J.
  • the TFT-A to TFT-J, the capacitor CBst, and the wirings netA and netB that constitute the gate line driving circuit GD k are dispersed between the gate line GL k ⁇ 1 and the gate line GL k.
  • the signal wiring 11, the source line SL, and the wirings netA and netB are formed in different layers through an insulating film, for example, and are configured not to be short-circuited.
  • FIG. 5 is a timing chart showing the operation of the gate line drive circuit GD k. As shown in FIG. 5, it is assumed that the set signal SS is at a high level during a period between time t2 and time t3. Although not shown in FIG. 5, the gate line driving circuit is supplied with a reset signal CLR that becomes a high level for a predetermined time every horizontal period. By the reset signal CLR becomes high, wire netA and netB, and the potential of the gate line GL k, it becomes a low level.
  • the clock signal CKA is at a low level and the clock signal CKB is at a high level.
  • TFT-G is on and TFT-H, TFT-I, and TFT-J are off. Therefore, the potential of the wiring netB is at a high level, and the TFT-C is on. Therefore, the potential of the wiring netA is at a low level.
  • TFT-D is turned on, the potential of the gate line GL k is at a low level.
  • the clock signal CKA is at a high level and the clock signal CKB is at a low level.
  • TFT-H is on, and TFT-G, TFT-I, and TFT-J are off. Therefore, the potential of the wiring netB is at a low level, and the TFT-C is off. In this period, the potential of the potential and the gate line GL k wiring netA is maintained at the low level.
  • the clock signal CKA is at a low level and the clock signal CKB is at a high level.
  • TFT-J and TFT-G are on, and TFT-H and TFT-I are off. Since the TFT-J has a higher capacity than the TFT-G, the potential of the wiring netB is maintained at a low level, and the TFT-C is off.
  • the set signal SS turns on the TFT-B, and the potential of the wiring netA becomes a level obtained by subtracting the threshold voltage Vth of the TFT-B from the high level of the set signal SS.
  • TFT-D is turned on, the potential of the gate line GL k goes low.
  • the clock signal CKA is at a high level and the clock signal CKB is at a low level.
  • TFT-H is on and TFT-G, TFT-I, and TFT-J are off. Therefore, the wiring netB is at a low level and the TFT-C is off. Also during this period, TFT-F is on and TFT-D is off. Therefore, the potential of the gate line GL k goes high. Further, the potential of the wiring netA is raised.
  • the clock signal CKA is at a low level and the clock signal CKB is at a high level.
  • TFT-G is on and TFT-H, TFT-I, and TFT-J are off. Therefore, the potential of the wiring netB is at a high level, and the TFT-C is on. Therefore, the potential of the wiring netA becomes low level again.
  • TFT-D is turned on, the potential of the gate line GL k is low again.
  • the gate lines GL 1 to GL n become high level one by one in one horizontal period.
  • FIG. 6 is a plan view schematically showing the configuration of the pixel electrode 12 in the present embodiment.
  • the plurality of pixel electrodes 12 are arranged in a matrix along the vertical direction and the horizontal direction.
  • Each of the plurality of pixel electrodes 12 is connected to the source line SL and the gate line SL via the TFT-PX.
  • the pixel electrode 12 is connected to the drain of the TFT-PX, the source line SL is connected to the source of the TFT-PX, and the gate line GL is connected to the gate of the TFT-PX.
  • the source line SL is formed so as to pass through the diagonal line of the pixel electrode 12.
  • the pixel electrode 12 has an aspect ratio of about 1: 3. Therefore, the source line SL is arranged to intersect the gate line GL at an angle of arctan (3/1) ⁇ 71.565 °.
  • FIG. 7 is a plan view showing a more specific configuration of the pixel electrode 12.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • the active matrix substrate 10 is formed with a common electrode 121 (FIG. 8) formed over the entire pixel region.
  • An interlayer insulating film 131 (FIG. 8) is formed between the pixel electrode 12 and the common electrode 121, and an interlayer insulating film 132 (FIG. 8) is formed between the common electrode 121 and the source line SL.
  • Contact holes (not shown) are formed in the interlayer insulating films 131 and 132 and the common electrode 121.
  • the pixel electrode 12 and the source line SL are electrically connected through the contact hole.
  • FIG. 7 and FIG. 8 show an example of the configuration of the pixel electrode in the FFS (Fringe Field Switching) mode. 7 and 8 are examples, and the configuration of the pixel electrode of the display device 1 is not limited to this. A driving mode other than the FFS mode may be employed.
  • FFS Ringe Field Switching
  • the driving mode is not limited to this, but an FFS mode, a TN (Twisted Nematic) mode, an ECB (Electrically Controlled Birefringence) mode, and a UV 2 A (registered trademark) mode are preferable.
  • the source line SL crosses the pixel electrode 12 as shown in FIGS.
  • the electric field of the bus line disturbs the alignment of the liquid crystal molecules, thereby degrading the display quality.
  • a transparent electrode can be disposed on the bus line. Thereby, an unnecessary electric field can be shielded.
  • the FFS mode is particularly preferable because the transparent electrode can be formed so as to cover the entire substrate.
  • FIG. 9 is a block diagram illustrating a functional configuration of the display device 9 according to the comparative example.
  • the display device 9 includes an active matrix substrate 90 instead of the active matrix substrate 10 (FIG. 2).
  • the display device 9 further includes a gate driver 44 disposed outside the pixel region P.
  • the source lines SL 1 , SL 2 ,..., SL m are formed in parallel to the vertical direction. Further, signals are supplied from the gate driver 44 to the gate lines GL 1 , GL 2 ,..., GL n .
  • the active matrix substrate 90 also has holes H1 and H2 aligned in the vertical direction. A part of the source lines SL 1 , SL 2 ,... SL m and a part of the gate lines GL 1 , GL 2 ,... GL n are separated by holes H1 and H2. In FIG. 9, the signal blocked by the holes H1 and H2 is schematically shown by arrows.
  • FIG. 10 is a block diagram showing a functional configuration of the display device 1 according to the present embodiment.
  • signals blocked by the holes H1 and H2 are schematically shown by arrows.
  • a plurality of gate line driving circuits are formed in the pixel region P, and a plurality of gate line driving circuits are connected to each of the gate lines GL. Therefore, even if the gate line GL is divided by the hole H1 or the hole H2, a signal can be supplied to the entire gate line GL.
  • Each source line SL is formed so as not to be divided by two or more non-display portions. Therefore, even if the source line SL is divided by the hole H1 or the hole H2, a source signal can be supplied to the entire source line SL.
  • an image can be displayed on the entire pixel region P excluding the non-display portion.
  • an image can be displayed even when the non-display portions are arranged in the vertical direction or the horizontal direction.
  • FIG. 11 is a block diagram illustrating a functional configuration of a display device 1 ⁇ / b> A according to a modification of the display device 1.
  • the display device 1 (FIG. 2), data signals are supplied to both ends of the source lines SL 1 , SL 2 ,..., SL m using two source drivers 43A and 43B.
  • this modification lead wires from one source driver 43A, the source lines SL 1, SL 2, ⁇ ⁇ ⁇ , and supplies the data signals to the opposite ends of the SL m.
  • FIG. 12 is a plan view schematically showing the configuration of the pixel electrode 14 in the present embodiment.
  • the source line SL and the pixel electrode 12 overlap in plan view.
  • the pixel electrode 14 is a parallelogram. More specifically, the left and right edges of the pixel electrode 14 are formed in parallel with the source line SL.
  • FIG. 13 is a plan view showing a more specific configuration of the pixel electrode 14.
  • 14 is a cross-sectional view taken along line XIV-XIV in FIG.
  • FIG. 13 is an example of a pixel configuration diagram in the FFS mode (Fringe Field Switching Mode) as in FIG. 7.
  • the parallelogrammatic pixel electrode 14 is realized by shifting the connection of the comb electrodes facing two different directions.
  • the pixel electrode 14 and the source line SL can be prevented from overlapping in plan view.
  • the aperture ratio can be improved as compared with the configuration of FIG.
  • the angle of the source line SL can be set variously.
  • FIG. 15 shows an example in which the angle formed by the source line SL and the gate GL is set to be arctan (3/2) ⁇ 56.31 °.
  • the configuration of the pixel electrode when the source line SL and the gate line GL intersect at 45 ° particularly the configuration of the pixel electrode in the vertical alignment mode will be described.
  • the configuration in which the source line SL and the gate line GL intersect at 45 ° is compatible with the vertical alignment mode.
  • FIG. 17 is a plan view schematically showing an example of the configuration of the pixel electrode in the MVA (Multi Domain Vertical Alignment) mode, which is one of the vertical alignment modes.
  • 18 is a cross-sectional view taken along line XVIII-XVIII in FIG.
  • the pixel electrode 15 is formed on the active matrix substrate 10
  • the counter electrode 16 FIG. 18
  • ribs 151A and 151B made of an insulator are formed on the counter substrate 20.
  • the ribs 151A and 151B are hatched for easy understanding.
  • the pixel electrode 15 is formed with a slit 15a perpendicular to the source line SL.
  • the rib 151A is formed in parallel with the source line SL, and the rib 151B is formed in a direction perpendicular to the source line SL.
  • a vertical alignment film (not shown) is applied to the active matrix substrate 10 and the counter substrate 20, and the liquid crystal molecules of the liquid crystal layer 30 are aligned in the vertical direction (z direction) when no voltage is applied.
  • a signal is supplied to the pixel electrode 15
  • an electric field is formed in the liquid crystal layer 30, and liquid crystal molecules are tilted in a direction perpendicular to the ribs or electrode slits.
  • two directions of 135 ° and 315 ° are formed between the side in the oblique 45 ° direction of the pixel electrode 15 and the rib 151A, and 45 ° and 225 ° are formed between the slit provided in the pixel electrode 15 and the rib 151B.
  • Liquid crystal molecules tilt in two directions, for a total of four directions. By tilting the liquid crystal molecules in four directions, a wide viewing angle can be realized in the vertical alignment mode.
  • the alignment direction can be divided into four directions.
  • FIG. 19 is a plan view schematically showing an example of the configuration of the pixel electrode in a PVA (Patterned Vertical Alignment) mode, which is one of the vertical alignment modes.
  • 20 is a cross-sectional view taken along line XX-XX in FIG.
  • the counter electrode 16 (FIG. 20) is formed on the counter substrate 20 instead of the ribs 151A and 151B (FIG. 17) in the MVA mode.
  • slits 16a and 16b are formed at positions corresponding to the ribs 151A and 151B.
  • the alignment direction of the liquid crystal molecules can also divide the alignment direction of the liquid crystal molecules into four directions. Also in this configuration, the slit 15a and the slit 16b are formed perpendicular to the source line SL, and the slit 16a is formed parallel to the source line SL. Therefore, even in the case of high definition, the alignment direction can be divided into four directions.
  • FIG. 21 is a plan view schematically showing an example of the configuration of the pixel electrode in a PSA (Polymer Sustained Alignment) mode which is one of the vertical alignment modes.
  • the pixel electrode 17 is formed on the active matrix substrate 10.
  • a fine slit 17a is formed perpendicular to the source line SL
  • a fine slit 17b is formed in parallel to the source line SL.
  • the electrode has a fine comb shape.
  • the slits 17a and 17b are narrower than the slits of MVA and PVA and the electrodes sandwiched between the slits are also narrow. Tilt in the direction of.
  • fine comb electrodes are formed in four directions as shown in FIG. 21, the liquid crystal molecules are inclined in four directions according to the direction of the comb electrodes.
  • the alignment direction of the liquid crystal molecules can be divided into four directions also by the configuration of FIG. Also in this configuration, the fine slit 17a is formed perpendicular to the source line SL, and the fine slit 17b is formed parallel to the source line SL. Therefore, even in the case of high definition, the fine electrodes can be arranged long and the alignment direction can be divided into four directions.
  • FIG. 22 is a plan view schematically showing the configuration of the pixel electrode 18 in the present embodiment.
  • the pixel electrodes 18 are arranged with a 1 ⁇ 2 pitch shift in the horizontal direction for each gate line GL. Accordingly, the source line SL is formed in a staircase shape so as not to overlap with the pixel electrode 18.
  • the pixel electrode 18 and the source line SL can be prevented from overlapping in plan view.
  • the aperture ratio can be improved as compared with the case of FIG.
  • FIG. 23 is a block diagram showing a functional configuration of the display device 4 according to the fourth embodiment of the present invention.
  • the display device 4 includes an active matrix substrate 50 instead of the active matrix substrate 10 (FIG. 2) of the display device 1.
  • the display device 4 also includes source drivers 43C to 43F instead of the source drivers 43A and 43B of the display device 1.
  • the power supply 41 and the display control circuit 42 both of which are shown in FIG. 2) having the same configuration as the display device 1 are not shown.
  • a plurality of source lines SL and a plurality of gate lines GL are also formed on the active matrix substrate 50.
  • Data signals are supplied from the source drivers 43C to 43F to the plurality of source lines SL.
  • a data signal is supplied to each of the plurality of source lines SL from both ends thereof.
  • the active matrix substrate 50 has notches R1 and R2 as non-display portions.
  • the notch R1 is formed at the end of the active matrix substrate 50 on the y direction minus side, and the notch R2 is formed at the end of the y direction plus side.
  • the notch R1 and the notch R2 are aligned in the vertical direction. In other words, the notch R1 and the notch R2 are arranged so as to overlap each other when projected on the x-axis.
  • a plurality of gate line driving circuits GD are formed in the pixel region, and a plurality of gate line driving circuits GD are connected to each of the gate lines GL. Therefore, even if the gate line GL is divided by the notch R1 or R2, a signal can be supplied to the entire gate line GL.
  • the plurality of source lines SL are formed so as not to be divided by two or more non-display portions. Therefore, even if the source line SL is divided by the notch R1 or R2, a source signal can be supplied to the entire source line SL.
  • FIG. 24 is a block diagram showing a functional configuration of the display device 5 according to the fifth embodiment of the present invention.
  • the display device 5 includes an active matrix substrate 60 in place of the active matrix substrate 10 (FIG. 2) of the display device 1.
  • the power supply 41 and the display control circuit 42 both of which are shown in FIG. 2) having the same configuration as the display device 1 are not shown.
  • a plurality of source lines SL and a plurality of gate lines GL are also formed on the active matrix substrate 60.
  • a data signal is supplied to each of the plurality of source lines SL from both ends thereof.
  • holes H3 and H4 are further formed as non-display parts in addition to the holes H1 and H2.
  • the holes H1 to H4 are formed in a cross shape. That is, the hole H1 and the hole H2 are aligned in the vertical direction, and the hole H3 and the hole H4 are aligned in the horizontal direction.
  • the hole H1 and the hole H2 are formed so as to overlap each other when projected onto the x axis, and the hole H3 and the hole H4 are formed so as to overlap each other when projected onto the y axis.
  • the plurality of source lines SL are formed so that each is not divided by two or more non-display portions. Therefore, even if the source line SL is divided by one of the holes H1 to H4, a source signal can be supplied to the entire source line SL.
  • the gate line GL is also formed inclined from the lateral direction. More specifically, the plurality of gate lines GL are formed so as not to be divided by two or more non-display portions.
  • a plurality of gate line driving circuits GD are formed in the pixel region, and a plurality of gate line driving circuits GD are connected to each of the gate lines GL. Therefore, even if the gate line GL is divided by one of the holes H1 to H4, a signal can be supplied to the entire gate line GL. Further, in the present embodiment, the plurality of gate lines GL are formed so as not to be divided by two or more non-display portions. Therefore, even if there are a plurality of non-display portions between the gate line driving circuits GD, a signal can be supplied to the entire gate line GL.
  • FIG. 25 is a block diagram showing a functional configuration of the display device 6 according to the sixth embodiment of the present invention.
  • the display device 6 includes an active matrix substrate 70 instead of the active matrix substrate 10 (FIG. 2) of the display device 1.
  • the display device 6 also includes a source driver 43G instead of the source driver 43B (FIG. 2) of the display device 1.
  • the power supply 41 and the display control circuit 42 both of which are shown in FIG. 2) having the same configuration as the display device 1 are not shown.
  • the display device 6 has a non-rectangular outer shape. Accordingly, the active matrix substrate 70 also has a non-rectangular outer shape. Specifically, in the active matrix substrate 70, both ends of one end in the vertical direction are formed in an arc shape. The source driver 43G is arranged along a straight line portion of this edge of the active matrix substrate 70.
  • a plurality of source lines SL and a plurality of gate lines GL are formed on the active matrix substrate 70 as well.
  • Data signals are supplied from the source drivers 43A and 43G to the plurality of source lines SL.
  • a data signal is supplied from only the source driver 43A to some of the source lines SL, and no data signal is supplied from the source driver 43G.
  • the active matrix substrate 70 has holes H1 and H2 aligned in the vertical direction as non-display portions. Also in the present embodiment, the plurality of source lines SL are formed so that each is not divided by two or more non-display portions.
  • the holes H1 and H2 are formed in a region where a data signal is supplied from the source driver 43G. That is, the data signal is supplied from both ends of the source line SL divided by the hole H1 or the hole H2. In other words, a data signal is supplied from both ends of the source line SL that is divided by at least one of the non-display portions among the plurality of source lines SL.
  • a plurality of gate line driving circuits GD are formed in the pixel region, and a plurality of gate line driving circuits GD are connected to each of the gate lines GL. Therefore, even if the gate line GL is divided by the hole H1 or H2, a signal can be supplied to the entire gate line GL.
  • a data signal is supplied from both ends of the source line SL which is divided by at least one of the non-display portions among the plurality of source lines SL.
  • the plurality of source lines SL are formed so as not to be divided by two or more non-display portions. Therefore, even if the source line SL is divided by the holes H1 or H2, a source signal can be supplied to the entire source line SL.
  • each of the plurality of non-display portions is circular
  • the non-display portion does not have to be circular, and can take any shape.
  • the plurality of non-display portions may be different from each other in size and shape.

Abstract

　画素領域に複数の非表示部が形成されている場合であっても、非表示部を除く画素領域の全体に画像を表示させることができる表示装置の構成を得る。表示装置１は、画素領域（Ｐ）内に複数の非表示部を有する基板（１０）と、複数のソース線（ＳＬ１），（ＳＬ２），…，（ＳＬｍ）と、複数のゲート線（ＧＬ１），（ＧＬ２），…，（ＧＬｍ）と、複数の画素電極と、画素領域（Ｐ）内に形成され、ゲート線（ＧＬ１），（ＧＬ２），…，（ＧＬｍ）の各々に複数接続され、当該ゲート線（ＧＬｋ）の電位を制御する複数のゲート線駆動回路（ＧＤｋ）とを備える。ソース線（ＳＬ１），（ＳＬ２），…，（ＳＬｍ）のうち少なくとも複数の非表示部のいずれかによって分断されるソース線には、その両端からデータ信号が供給され、ソース線（ＳＬ１），（ＳＬ２），…，（ＳＬｍ）は、各々が複数の非表示部の２以上によって分断されないように形成される。

Description

表示装置
　本発明は、表示装置に関し、より詳しくは画素領域に複数の非表示部を有する表示装置に関する。
　従来、アクティブマトリクス基板の隣接する２つの辺にゲートドライバとソースドライバとが形成された表示装置が知られている。特開２０１２－１０３３３５号公報には、矩形のコーナー部がカットされた異形６角形の表示領域を有する表示装置が開示されている。この表示装置のＴＦＴ基板において隣接する２つの辺の額縁領域に、ゲートドライバとソースドライバとが配置されている。ＴＦＴ基板において、ゲートドライバが配置された１辺の側から横方向に複数の走査線が延在し、ソースドライバが配置された１辺の側から縦方向に複数の映像信号線が延在している。各走査線は、ＴＦＴ基板の額縁領域に沿うように形成された配線を介してゲートドライバと接続されている。
　上記特許文献に記載されているような表示装置では、表示領域（画素領域）に非表示部（例えば穴など）を形成すると、非表示部によって信号線（ソース線およびゲート線）が分断されるため、画素領域の全体に信号を供給することができない。特に、画素領域内に複数の非表示部が形成されているとき、信号線の両端から信号を供給しても、画素領域の全体に信号を供給することができない場合がある。すなわち、非表示領域が整列している場合、非表示部で挟まれた部分に信号を供給することができない。一方、例えば画素領域内に穴（非表示部）を形成してボタン等を配置する際、意匠性または操作性の観点等から、穴を整列させた方が好ましい場合がある。
　本発明の目的は、画素領域に複数の非表示部が形成されている場合であっても、非表示部を除く画素領域の全体に画像を表示させることができる表示装置の構成を得ることである。
　ここに開示する表示装置は、画像を表示する画素領域内に複数の非表示部を有する基板と、外部からデータ信号が供給される複数のソース線と、前記複数のソース線と交差する複数のゲート線と、各々が前記複数のソース線および前記複数のゲート線の交点に形成された複数の画素電極と、前記画素領域内に形成され、前記複数のゲート線の各々に複数接続され、当該ゲート線の電位を制御する複数のゲート線駆動回路とを備える。前記複数のソース線のうち少なくとも前記複数の非表示部のいずれかによって分断されるソース線には、その両端から前記データ信号が供給され、前記複数のソース線は、各々が前記複数の非表示部の２以上によって分断されないように形成される。
　本発明によれば、画素領域に複数の非表示部が形成されている場合であっても、非表示部を除く画素領域の全体に画像を表示させることができる表示装置の構成が得られる。
図１は、本発明の第１の実施形態にかかる表示装置の概略構成を示す断面図である。 図２は、図１の表示装置の機能的構成を示すブロック図である。 図３は、ゲート線駆動回路の等価回路図である。 図４は、ゲート線駆動回路の配置の一例を示す模式図である。 図５は、ゲート線駆動回路の動作を示すタイミングチャートである。 図６は、画素電極の構成を模式的に示す平面図である。 図７は、画素電極のより具体的な構成を示す平面図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。 図９は、比較例にかかる表示装置の機能的構成を示すブロック図である。 図１０は、図１の表示装置の機能的構成を示すブロック図である。 図１１は、図１の表示装置の変形例にかかる表示装置の機能的構成を示すブロック図である。 図１２は、画素電極の構成を模式的に示す平面図である。 図１３は、画素電極のより具体的な構成を示す平面図である。 図１４は、図１３のＸＩＶ－ＸＩＶ線に沿った断面図である。 図１５は、ソース線とゲートとのなす角度が、ａｒｃｔａｎ（３／２）≒５６．３１°となるように設定した例である。 図１６は、ソース線とゲートとのなす角度が、ａｒｃｔａｎ（３／３）＝４５°となるように設定した例である。 図１７は、ＭＶＡ（Ｍｕｌｔｉ　Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードにおける画素電極の構成の一例を模式的に示す平面図である。 図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った断面図である。 図１９は、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードにおける画素電極の構成の一例を模式的に示す平面図である。 図２０は、図１９のＸＸ－ＸＸ線に沿った断面図である。 図２１は、ＰＳＡ（Ｐｏｌｙｍｅｒ　Ｓｕｓｔａｉｎｅｄ　Ａｌｉｇｎｍｅｎｔ）モードにおける画素電極の構成の一例を模式的に示す平面図である。 図２２は、画素電極の構成を模式的に示す平面図である。 図２３は、本発明の第４の実施形態にかかる表示装置の機能的構成を示すブロック図である。 図２４は、本発明の第５の実施形態にかかる表示装置の機能的構成を示すブロック図である。 図２５は、本発明の第６の実施形態にかかる表示装置の機能的構成を示すブロック図である。
　本発明の一実施形態にかかる表示装置は、画像を表示する画素領域内に複数の非表示部を有する基板と、外部からデータ信号が供給される複数のソース線と、前記複数のソース線と交差する複数のゲート線と、各々が前記複数のソース線および前記複数のゲート線の交点に形成された複数の画素電極と、前記画素領域内に形成され、前記複数のゲート線の各々に複数接続され、当該ゲート線の電位を制御する複数のゲート線駆動回路とを備える。前記複数のソース線のうち少なくとも前記複数の非表示部のいずれかによって分断されるソース線には、その両端から前記データ信号が供給され、前記複数のソース線は、各々が前記複数の非表示部の２以上によって分断されないように形成される（第１の構成）。
　上記の構成によれば、複数のゲート線駆動回路が画素領域内に形成され、ゲート線のそれぞれに複数接続されている。そのため、ゲート線が非表示部によって分断されていても、ゲート線の全体に信号を供給することができる。
　複数のソース線は、それぞれが２つ以上の非表示部によって分断されないように形成される。複数のソース線のうち少なくとも複数の非表示部のいずれかによって分断されるソース線には、その両端から前記データ信号が供給される。そのため、ソース線が非表示部の一つによって分断されていても、ソース線の全体にソース信号を供給することができる。
　これによって、画素領域に複数の非表示部が形成されている場合であっても、非表示部を除く画素領域の全体に画像を表示させることができる。
　上記第１の構成において、前記非表示部は穴である構成としても良い（第２の構成）。
　上記第１または第２の構成において、前記複数のゲート線は、各々が前記複数の非表示部の２以上によって分断されないように形成されることが好ましい（第３の構成）。
　上記の構成によれば、ゲート線駆動回路の間に非表示部が複数存在しても、ゲート線全体に信号を供給することができる。
　上記第１～第３のいずれかの構成において、前記基板は、非矩形の形状を有する構成としても良い（第４の構成）。
　上記第１～第４のいずれかの構成において、前記基板に対向して配置される対向基板と、前記基板および前記対向基板に挟持される液晶層とをさらに備える構成としても良い（第５の構成）。
　上記第５の構成において、前記複数のゲート線と前記複数のソース線とのなす角度は４５°から８９°であり、前記画素領域の前記ゲート線または前記ソース線の上には透明電極を有する構成とすることが好ましい（第６の構成）。
　ゲート線とソース線とを互いに傾けて配置すると、これらのバスラインが画素を横切る場合がある。この場合、バスラインの電界が液晶分子の配向を乱し、表示品位を低下させる。上記の構成によれば、ゲート線またはソース線の上には透明電極を有する。バスラインの上に透明電極を配置することによって、不要な電界を遮蔽でき、表示品位の低下を抑制することができる。
　上記第５の構成において、前記複数のゲート線と前記複数のソース線とのなす角度は４５°であり、前記表示装置の駆動モードは、垂直配向モードである構成としても良い（第７の構成）。
　上記の構成によれば、高精細の場合でも、液晶分子を４方向に配向させるための画素の設計が容易になる。すなわち、画素電極の一部をソース線と平行に形成し、他の一部をソース線と垂直に形成することによって、液晶層の液晶分子を４方向に配向させることができる。
　［実施の形態］
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
　［第１の実施形態]
　［全体の構成］
　図１は、本発明の第１の実施形態にかかる表示装置１の概略構成を示す断面図である。表示装置１は、アクティブマトリクス基板（基板）１０と、対向基板２０と、液晶層３０と、偏光板３１および３２とを備えている。
　アクティブマトリクス基板１０と対向基板２０とは、互いに対向するように配置されている。液晶層３０は、アクティブマトリクス基板１０と対向基板２０とに挟持されている。偏光板３１は、アクティブマトリクス基板１０に取り付けられ、偏光板３２は、対向基板２０に取り付けられている。
　アクティブマトリクス基板１０は、複数の画素電極を備えている。表示装置１は、画素電極の各々の電位を制御することで、液晶層３０の液晶分子の配向を制御して、任意の画像を表示する。
　図２は、表示装置１の機能的構成を示すブロック図である。表示装置１は、電源４１と、表示制御回路４２と、ソースドライバ４３Ａおよび４３Ｂをさらに備えている。電源４１は、表示制御回路４２と、ソースドライバ４３Ａおよび４３Ｂとに電力を供給する。
　アクティブマトリクス基板１０には、ｍ本のソース線ＳＬ１、ＳＬ２、・・・ＳＬｍと、ｎ本のゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎと、複数の画素電極（不図示）と、複数の信号線１１とが形成されている。なお、以下の説明において、ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍのそれぞれを区別せず単にソース線ＳＬと呼ぶ場合がある。同様に、ゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎのそれぞれを区別せず単にゲート線ＧＬと呼ぶ場合がある。
　ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍは、互いに平行に、概略等間隔で形成されている。ゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎは、ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍと交差する方向に、互いに平行に、概略等間隔で形成されている。
　複数の画素電極のそれぞれは、ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍとゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎとの交点に形成されている。上述のとおり、表示装置１は、画素電極の電位を制御することで画像を表示する。すなわち、表示装置１は、画素電極が形成されている領域に画像を表示する。以下、この領域を画素領域Ｐと呼んで参照する。
　ここで、画素領域Ｐに表示される画像を基準として、横方向（ｘ方向）、縦方向（ｙ方向）を定義する。画像の横方向とは、より具体的には、観察者が表示装置と正対したときに、観察者の左右の目を結ぶ方向である。画像の縦方向とは、表示装置の面内方向であって、横方向と直交する方向である。
　なお、本実施形態では、ゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎは、横方向と平行に形成されている。しかし、ゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎは、横方向と平行でなくても良い。また、本実施形態では、アクティブマトリクス基板１０の外形は、縦方向および横方向に沿うように形成されている。しかし、アクティブマトリクス基板１０の外形は、縦方向および横方向から傾いていても良い。
　アクティブマトリクス基板１０は、画素領域Ｐ内に、複数の非表示部を有している。ここで非表示部とは、ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍおよびゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎの少なくとも一つが分断され、画像が表示されない部分である。非表示部は、例えば、穴、切欠き等である。なお、穴は、アクティブマトリクス基板１０を貫通していても良いし、貫通していなくても良い。また、アクティブマトリクス基板１０が例えば、波型、クローバーやハートのような複雑な外形を有する場合にも、分断された部分を「非表示部」として、本技術を適用することができる。
　具体的には、アクティブマトリクス基板１０には、穴Ｈ１およびＨ２が形成されている。ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍの一部、およびゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎの一部は、穴Ｈ１およびＨ２によって分断されている。
　穴Ｈ１と穴Ｈ２とは、縦方向に整列している。換言すれば、穴Ｈ１と穴Ｈ２とは、ｘ軸上に投影したとき、互いに重なり合うように配置されている。
　ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍは、それぞれが、２つ以上の非表示部によって分断されないように形成されている。より具体的には、ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍは、どのソース線も穴Ｈ１およびＨ２の両方によって分断されないように、縦方向から所定の角度だけ傾けて形成されている。
　ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍのそれぞれは、一端がソースドライバ４３Ａに接続され、他端がソースドライバ４３Ｂに接続されている。ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍのそれぞれには、ソースドライバ４３Ａおよび４３Ｂから、データ信号が供給される。
　ゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎのそれぞれには、複数のゲート線駆動回路が接続されている。より具体的には、ゲート線ＧＬＫ（１≦ｋ≦ｎ）には、複数のゲート線駆動回路ＧＤＫが接続されている。複数のゲート線駆動回路ＧＤｋのそれぞれは、画素領域Ｐ内に形成されている。複数のゲート線駆動回路ＧＤｋのそれぞれは、ゲート線ＧＬｋの延伸方向に沿って、概略等間隔に配置されている。
　複数のゲート線駆動回路ＧＤＫのそれぞれは、表示制御回路４２から信号線１１を介して供給される制御信号に基づいてゲート線ＧＬｋの電位を制御するともに、次段のゲート線駆動回路ＧＤｋ＋１（ただし、１≦ｋ≦ｎ－１）に信号を供給する。図２では、一つのゲート線駆動回路ＧＤｋに対して、一つの信号線１１が接続されているように図示している。しかし後述するように、通常は一つのゲート線駆動回路ＧＤｋに対して、複数の信号線が接続される。
　［ゲート線駆動回路の構成］
　以下、ゲート線駆動回路ＧＤｋの構成の一例を説明する。図３は、ゲート線駆動回路ＧＤｋの等価回路図である。ゲート線駆動回路ＧＤｋは、複数の薄膜トランジスタＴＦＴ－Ａ～ＴＦＴ－Ｊと、キャパシタＣｂｓｔと、配線ｎｅｔＡおよびｎｅｔＢとを含んでいる。図３では、ＴＦＴ－Ａ～ＴＦＴ－Ｊを、アルファベットＡ～Ｊによって示している。
　ゲート線駆動回路ＧＤｋには、表示制御回路４２（図２）から信号線１１（図２）を介して、クロック信ＣＫＡおよびＣＫＢ、リセット信号ＣＬＲ、および電源電圧ＶＳＳが供給される。クロック信号ＣＫＡおよびＣＫＢは、互いに逆位相で、かつ一水平走査期間（１Ｈ）毎に位相が反転する信号である（図５参照）。リセット信号ＣＬＲは、一垂直期間（１Ｖ）毎に所定の時間だけハイレベルになる信号である。
　ゲート線駆動回路ＧＤＫにはさらに、前段のゲート線駆動回路ＧＤｋ－１（ただし、２≦ｋ≦ｎ）から、セット信号ＳＳが供給される。ｋ＝１の場合、すなわち、ゲート線駆動回路ＧＤ１には、表示制御回路４２からセット信号ＳＳとしてゲートスタートパルス信号が供給される。
　ＴＦＴ－Ａのゲートにはリセット信号ＣＬＲが供給され、ソースには電源電圧ＶＳＳが供給される。ＴＦＴ－Ａのドレインは、配線ｎｅｔＡに接続されている。
　ＴＦＴ－Ｂのゲートおよびソースにはセット信号ＳＳが供給される。ＴＦＴ－Ｂのドレインは、配線ｎｅｔＡに接続されている。
　ＴＦＴ－Ｃのゲートは配線ｎｅｔＢに接続され、ドレインは配線ｎｅｔＡに接続されている。ＴＦＴ－Ｃのソースには、電源電圧ＶＳＳが供給される。
　ＴＦＴ－Ｄのゲートにはクロック信号ＣＫＢが供給され、ソースには電源電圧ＶＳＳが供給される。ＴＦＴ－Ｄのドレインは、ゲート線ＧＬｋに接続されている。
　ＴＦＴ－Ｅのゲートにはリセット信号ＣＬＲが供給され、ソースには電源電圧ＶＳＳが供給される。ＴＦＴ－Ｅのドレインは、ゲート線ＧＬｋに接続されている。
　ＴＦＴ－Ｆのゲートは、配線ｎｅｔＡに接続され、ドレインはゲート線ＧＬｋに接続されている。ＴＦＴ－Ｆのソースには、クロック信号ＣＫＡが供給される。
　ＴＦＴ－Ｇのゲートおよびソースには、クロック信号ＣＫＢが供給される。ＴＦＴ－Ｇのドレインは、配線ｎｅｔＢに接続されている。
　ＴＦＴ－Ｈのゲートにはクロック信号ＣＫＡが供給され、ソースには電源電圧ＶＳＳが供給される。ＴＦＴ－Ｈのドレインは、配線ｎｅｔＢに接続されている。
　ＴＦＴ－Ｉのゲートにはリセット信号ＣＬＲが供給され、ソースには電源電圧ＶＳＳが供給される。ＴＦＴ－Ｉのドレインは、配線ｎｅｔＢに接続されている。
　ＴＦＴ－Ｊのゲートにはセット信号ＳＳが供給され、ソースには電源電圧ＶＳＳが供給される。ＴＦＴ－Ｊのドレインは、配線ｎｅｔＢに接続されている。
　ＴＦＴ－Ｊは、ＴＦＴ－Ｇよりも能力が大きく設定されている。例えば、以下の（１）～（３）のいずれかである。
　（１）ＴＦＴ－Ｊのチャネル幅がＴＦＴ－Ｇのチャネル幅よりも大きい。
　（２）ＴＦＴ－Ｊのチャネル長がＴＦＴ－Ｇのチャネル長よりも短い。
　（３）ＴＦＴ－Ｊのチャネル幅がＴＦＴ－Ｇのチャネル幅よりも大きく、かつ、ＴＦＴ－Ｊチャネル長がＴＦＴ－Ｇのチャネル長よりも短い。
　キャパシタＣｂｓｔの一方の電極は配線ｎｅｔＡに接続され、他方の電極はゲート線ＧＬｋに接続されている。
　配線ｎｅｔＡは、ＴＦＴ－Ａのドレイン、ＴＦＴ－Ｂのドレイン、ＴＦＴ－Ｃのドレイン、キャパシタＣｂｔの一方の電極、およびＴＦＴ－Ｆのゲートを接続する。
　配線ｎｅｔＢは、ＴＦＴ－Ｃのゲート、ＴＦＴ－Ｇのドレイン、ＴＦＴ－Ｈのドレイン、ＴＦＴ－Ｉのドレイン、およびＴＦＴ－Ｊのドレインを接続する。
　ゲート線駆動回路ＧＤ１～ＧＤｎは、互いにほぼ同じ構成である。ただし、１ライン毎に供給されるクロック信号ＣＫＡとクロックＣＫＢとが入れ替わっている。具体的には、ゲート線駆動回路ＧＤｋに隣接するゲート線駆動回路、すなわち、ゲート線駆動回路ＧＤｋー１またはＧＤｋ＋１では、ＴＦＴ－Ｄのゲートに供給されるクロック信号はクロック信号ＣＫＡになる。同様に、ＴＦＴ－Ｆのソースに供給されるクロック信号はクロック信号ＣＫＢになる。ＴＦＴ－Ｇのソースおよびゲートに供給されるクロック信号はクロック信号ＣＫＡになる。ＴＦＴ－Ｈのゲートに供給されるクロック信号はクロック信号ＣＫＢになる。
　図４は、ゲート線駆動回路の配置の一例を示す模式図である。図４では、簡単のためゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎとソース線ＳＬとが直交しているものとして図示している。図４中のアルファベットＡ～Ｊは、ＴＦＴ－Ａ～ＴＦＴ－Ｊに対応している。
　図４に示すように、ゲート線駆動回路ＧＤｋを構成するＴＦＴ－Ａ～ＴＦＴ－Ｊ、キャパシタＣＢｓｔ、配線ｎｅｔＡおよびｎｅｔＢは、ゲート線ＧＬｋ－１とゲート線ＧＬｋとの間に分散して配置されている。なお、信号配線１１、ソース線ＳＬ、ならびに配線ｎｅｔＡおよびｎｅｔＢは、例えば絶縁膜を介して互いに異なる層に形成され、短絡しないように構成されている。
　［ゲート線駆動回路の動作］
　図５は、ゲート線駆動回路ＧＤｋの動作を示すタイミングチャートである。図５に示すように、セット信号ＳＳは、時刻ｔ２と時刻ｔ３との間の期間にハイレベルになるものとする。図５には図示していないが、ゲート線駆動回路には、一水平期間毎に所定の時間だけハイレベルになるリセット信号ＣＬＲが供給される。リセット信号ＣＬＲがハイレベルになることにより、配線ｎｅｔＡおよびｎｅｔＢ、ならびにゲート線ＧＬｋの電位が、ローレベルになる。
　時刻ｔ０と時刻ｔ１との間の期間では、クロック信号ＣＫＡはローレベルであり、クロック信号ＣＫＢはハイレベルである。この期間では、ＴＦＴ－Ｇはオンであり、ＴＦＴ－Ｈ、ＴＦＴ－Ｉ、およびＴＦＴ－Ｊはオフである。そのため、配線ｎｅｔＢの電位はハイレベルであり、ＴＦＴ－Ｃはオンである。そのため、配線ｎｅｔＡの電位はローレベルである。ＴＦＴ－Ｄはオンであり、ゲート線ＧＬｋの電位はローレベルである。
　時刻ｔ１と時刻ｔ２との間の期間では、クロック信号ＣＫＡはハイレベルであり、クロック信号ＣＫＢはローレベルである。この期間では、ＴＦＴ－Ｈはオンであり、ＴＦＴ－Ｇ、ＴＦＴ－Ｉ、およびＴＦＴ－Ｊはオフである。そのため、配線ｎｅｔＢの電位はローレベルであり、ＴＦＴ－Ｃはオフである。この期間では、配線ｎｅｔＡの電位およびゲート線ＧＬｋの電位はローレベルのまま維持される。
　時刻ｔ２と時刻ｔ３との間の期間では、クロック信号ＣＫＡはローレベルであり、クロック信号ＣＫＢはハイレベルである。この期間では、ＴＦＴ－ＪおよびＴＦＴ－Ｇはオンであり、ＴＦＴ－ＨおよびＴＦＴ－Ｉはオフである。ＴＦＴ－ＪはＴＦＴ－Ｇよりも能力が大きいため、配線ｎｅｔＢの電位はローレベルに維持され、ＴＦＴ－Ｃはオフである。セット信号ＳＳによってＴＦＴ－Ｂがオンになり、配線ｎｅｔＡの電位がセット信号ＳＳのハイレベルからＴＦＴ－Ｂの閾値電圧Ｖｔｈを引いたレベルになる。ＴＦＴ－Ｄはオンであり、ゲート線ＧＬｋの電位はローレベルになる。
　時刻ｔ３と時刻ｔ４との間の期間では、クロック信号ＣＫＡはハイレベルであり、クロック信号ＣＫＢはローレベルである。この期間では、ＴＦＴ－Ｈはオンであり、ＴＦＴ－Ｇ、ＴＦＴ－Ｉ、ＴＦＴ－Ｊはオフである。そのため、配線ｎｅｔＢはローレベルであり、ＴＦＴ－Ｃはオフである。この期間ではまた、ＴＦＴ－Ｆはオンであり、ＴＦＴ－Ｄはオフである。そのため、ゲート線ＧＬｋの電位はハイレベルになる。また、配線ｎｅｔＡの電位が引き上げられる。
　時刻ｔ４と時刻ｔ５との間の期間では、クロック信号ＣＫＡはローレベルであり、クロック信号ＣＫＢはハイレベルである。この期間では、ＴＦＴ－Ｇはオンであり、ＴＦＴ－Ｈ、ＴＦＴ－Ｉ、およびＴＦＴ－Ｊはオフである。そのため、配線ｎｅｔＢの電位はハイレベルであり、ＴＦＴ－Ｃはオンである。そのため、配線ｎｅｔＡの電位は再びローレベルになる。ＴＦＴ－Ｄはオンであり、ゲート線ＧＬｋの電位は再びローレベルになる。
　このようにして、ゲート線ＧＬ１～ゲート線ＧＬｎが一水平期間に一つずつハイレベルになる。
　［画素電極の構成］
　以下、画素電極の構成の一例を説明する。図６は、本実施形態における画素電極１２の構成を模式的に示す平面図である。複数の画素電極１２は、縦方向および横方向に沿って、マトリクス状に配置されている。
　複数の画素電極１２のそれぞれは、ソース線ＳＬおよびゲート線ＳＬと、ＴＦＴ－ＰＸを介して接続されている。画素電極１２はＴＦＴ－ＰＸのドレインに接続され、ソース線ＳＬはＴＦＴ－ＰＸのソースに接続され、ゲート線ＧＬはＴＦＴ－ＰＸのゲートに接続されている。
　ソース線ＳＬは、画素電極１２の対角線を通るように形成されている。画素電極１２は、約１：３のアスペクト比を有している。したがって、ソース線ＳＬは、ゲート線ＧＬとａｒｃｔａｎ（３／１）≒７１．５６５°の角度で交差するように配置されている。
　図７は、画素電極１２のより具体的な構成を示す平面図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。アクティブマトリクス基板１０には、画素電極１２に加えて、画素領域の概略全体にわたって形成された共通電極１２１（図８）が形成されている。画素電極１２と共通電極１２１との間には層間絶縁膜１３１（図８）が形成され、共通電極１２１とソース線ＳＬとの間には層間絶縁膜１３２（図８）が形成されている。層間絶縁膜１３１および１３２、ならびに共通電極１２１にはコンタクトホール（不図示）が形成されている。画素電極１２とソース線ＳＬとは、当該コンタクトホールを通じて導通している。
　この例では、画素電極１２と共通電極１２１との間の電位差によって、液晶層３０（図１）に電界が形成される。すなわち、図７および図８は、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードにおける画素電極の構成の例を示している。なお、図７および図８は例示であって、表示装置１の画素電極の構成はこれに限定されない。また、ＦＦＳモード以外の駆動モードを採用しても良い。
　駆動モードは、これに限定されないが、ＦＦＳモード、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＵＶ２Ａ（登録商標）モードが好ましい。本実施形態では、図６および図７に示すように、ソース線ＳＬが画素電極１２を横切っている。ＭＶＡ（Ｍｕｌｔｉ　Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードやＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）モードのように画素電極にスリットがある場合、バスラインの電界が液晶分子の配向を乱し、表示品位を低下させる。一方、ＦＦＳモード、ＴＮモード、ＥＣＢモード、ＵＶ２Ａモードでは、バスラインの上に透明電極を配置することができる。これによって、不要な電界を遮蔽することができる。ＦＦＳモードは、基板全体を覆うように透明電極を形成することができるので、特に好ましい。
　［表示装置１の効果］
　以上、表示装置１の構成を説明した。ここで、表示装置１の効果を説明するために、仮想的な比較例を説明する。図９は、比較例にかかる表示装置９の機能的構成を示すブロック図である。表示装置９は、アクティブマトリクス基板１０（図２）に代えて、アクティブマトリクス基板９０を備えている。表示装置９は、画素領域Ｐの外側に配置されたゲートドライバ４４をさらに備えている。
　アクティブマトリクス基板９０では、アクティブマトリクス基板１０の場合と異なり、ソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍは、縦方向と平行に形成されている。また、ゲート線ＧＬ１、ＧＬ２、・・・、ＧＬｎには、ゲートドライバ４４から信号が供給される。アクティブマトリクス基板９０にも、縦方向に整列した穴Ｈ１およびＨ２が形成されている。ソース線ＳＬ１、ＳＬ２、・・・ＳＬｍの一部、およびゲート線ＧＬ１、ＧＬ２、・・・ＧＬｎの一部は、穴Ｈ１およびＨ２によって分断されている。図９には、穴Ｈ１およびＨ２によって遮られている信号を矢印で模式的に示している。
　表示装置９の場合、ゲート信号およびソース信号のいずれかを供給できない領域が存在する。具体的には、穴Ｈ１または穴Ｈ２によって分断されたゲート線のうち、ゲートドライバ４４から遠い側には、信号を供給することができない。また、ソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍにはその両端からデータ信号を供給しているものの、穴Ｈ１と穴Ｈ２とが整列しているため、穴Ｈ１と穴Ｈ２とに挟まれた領域には、データ信号を供給することができない。
　図１０は、本実施形態にかかる表示装置１の機能的構成を示すブロック図である。図１０には、図９と同様に、穴Ｈ１およびＨ２によって遮られている信号を矢印で模式的に示している。
　本実施形態では、複数のゲート線駆動回路が画素領域Ｐ内に形成され、ゲート線ＧＬのそれぞれに複数接続されている。そのため、ゲート線ＧＬが穴Ｈ１または穴Ｈ２によって分断されていても、ゲート線ＧＬの全体に信号を供給することができる。また、ソース線ＳＬは、それぞれが２つ以上の非表示部によって分断されないように形成されている。そのため、ソース線ＳＬが穴Ｈ１または穴Ｈ２によって分断されていても、ソース線ＳＬの全体にソース信号を供給することができる。
　本実施形態の構成によれば、画素領域Ｐに複数の非表示部が形成されている場合であっても、非表示部を除く画素領域Ｐの全体に画像を表示させることができる。特に、非表示部が縦方向または横方向に並んでいる場合であっても、画像を表示させることができる。
　［第１の実施形態の変形例］
　図１１は、表示装置１の変形例にかかる表示装置１Ａの機能的構成を示すブロック図である。表示装置１（図２）では、２つのソースドライバ４３Ａおよび４３Ｂを用いて、ソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍの両端にデータ信号を供給している。一方、本変形例では、一つのソースドライバ４３Ａから配線を引き回して、ソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍの両端にデータ信号を供給している。
　本変形例によっても、表示装置１と同様の効果が得られる。
　［第２の実施形態］
　本発明の第２の実施形態にかかる表示装置は、表示装置１と比較して、画素電極の構成が異なっている。図１２は、本実施形態における画素電極１４の構成を模式的に示す平面図である。
　表示装置１（図６）では、ソース線ＳＬと画素電極１２とが平面視で重なっている。本実施形態では、画素電極１４は平行四辺形である。より具体的には、画素電極１４の左右の端辺がソース線ＳＬと平行に形成されている。
　図１３は、画素電極１４のより具体的な構成を示す平面図である。図１４は、図１３のＸＩＶ－ＸＩＶ線に沿った断面図である。図１３は図７同様、ＦＦＳモード（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ　Ｍｏｄｅ）の画素構成図の一例である。この例では、２つの異なる方向を向く櫛歯電極の接続をずらすことによって平行四辺形の画素電極１４を実現している。
　本実施形態によれば、画素電極１４とソース線ＳＬとが平面視で重ならないようにすることができる。これによって、図６の構成よりも開口率を向上させることができる。
　［第２の実施形態の変形例］
　ソース線ＳＬの角度は、様々に設定することができる。図１５は、ソース線ＳＬとゲートＧＬとのなす角度が、ａｒｃｔａｎ（３／２）≒５６．３１°となるように設定した例である。図１６は、ソース線ＳＬとゲートＧＬとのなす角度が、ａｒｃｔａｎ（３／３）＝４５°となるように設定した例である。
　以下では、ソース線ＳＬとゲート線ＧＬとが４５°で交わる場合における画素電極の構成、特に垂直配向モードにおける画素電極の構成の具体例を説明する。以下に説明するように、ソース線ＳＬとゲート線ＧＬとが４５°で交わる構成は、垂直配向モードと相性が良い。
　図１７は、垂直配向モードの一つであるＭＶＡ（Ｍｕｌｔｉ　Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードにおける画素電極の構成の一例を模式的に示す平面図である。図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った断面図である。この例では、アクティブマトリクス基板１０に画素電極１５が形成され、対向基板２０に対向電極１６（図１８）および絶縁物からなるリブ１５１Ａおよび１５１Ｂが形成されている。なお、図１７では分かりやすくするため、リブ１５１Ａおよび１５１Ｂにハッチングを付して示している。
　画素電極１５には、ソース線ＳＬと垂直にスリット１５ａが形成されている。リブ１５１Ａはソース線ＳＬと平行に形成され、リブ１５１Ｂはソース線ＳＬと垂直な方向に形成されている。
　垂直配向モードでは、アクティブマトリクス基板１０および対向基板２０に垂直配向膜（不図示）が塗布されており、電圧無印加状態では、液晶層３０の液晶分子は垂直方向（ｚ方向）に配向する。一方、画素電極１５に信号が供給されると、液晶層３０に電界が形成され、リブ、もしくは電極スリットと垂直な方向に向かって液晶分子が傾く。このとき、画素電極１５の斜め４５°方向の辺とリブ１５１Ａとの間で１３５°、３１５°の２方向、画素電極１５に設けられたスリットとリブ１５１Ｂとの間で４５°、２２５°の２方向、計４方向に液晶分子が傾く。液晶分子を４方向に傾けることによって、垂直配向モードで広い視野角を実現することができる。
　上記のとおり、ソース線ＳＬとゲート線ＧＬとが４５°で交わる場合、スリット１５ａはソース線ＳＬと垂直に形成される。リブ１５１Ａはソース線ＳＬと平行に形成され、リブ１５１Ｂはソース線ＳＬと垂直に形成される。そのため、高精細の場合でも、配向方向を４方向に分割することができる。
　図１９は、垂直配向モードの一つであるＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードにおける画素電極の構成の一例を模式的に示す平面図である。図２０は、図１９のＸＸ－ＸＸ線に沿った断面図である。この例では、ＭＶＡモードにおけるリブ１５１Ａおよび１５１Ｂ（図１７）に代えて、対向基板２０に対向電極１６（図２０）が形成されている。対向電極１６には、リブ１５１Ａおよび１５１Ｂに相当する位置に、スリット１６ａおよび１６ｂが形成されている。
　図１９の構成によっても、液晶分子の配向方向を４方向に分割することができる。また、この構成においても、スリット１５ａおよびスリット１６ｂはソース線ＳＬと垂直に形成され、スリット１６ａはソース線ＳＬと平行に形成される。そのため、高精細の場合でも、配向方向を４方向に分割することができる。
　図２１は、垂直配向モードの一つであるＰＳＡ（Ｐｏｌｙｍｅｒ　Ｓｕｓｔａｉｎｅｄ　Ａｌｉｇｎｍｅｎｔ）モードにおける画素電極の構成の一例を模式的に示す平面図である。この例では、アクティブマトリクス基板１０に画素電極１７が形成されている。画素電極１７には、ソース線ＳＬと垂直に微細スリット１７ａが形成され、ソース線ＳＬと平行に微細スリット１７ｂが形成されていて、電極は微細な櫛歯状となっている。スリット１７ａ、１７ｂはＭＶＡ、ＰＶＡのスリットよりも狭く、スリットに挟まれた電極も狭いので、対向基板上の対向電極と画素電極の間に電圧を印加すると、液晶分子は微細電極（微細スリット）の方向に傾斜する。図２１のように４方向に微細櫛歯電極が形成されている場合は、液晶分子は櫛歯電極の方向に従って４方向に傾斜する。
　そのため、図２１の構成によっても、液晶分子の配向方向を４方向に分割することができる。また、この構成においても、微細スリット１７ａはソース線ＳＬと垂直に形成され、微細スリット１７ｂはソース線ＳＬと平行に形成される。そのため、高精細の場合でも、微細電極を長く配置することができ、配向方向を４方向に分割することができる。
　［第３の実施形態］
　本発明の第３の実施形態にかかる表示装置は、表示装置１と比較して、画素電極の構成が異なっている。図２２は、本実施形態における画素電極１８の構成を模式的に示す平面図である。画素電極１８は、ゲート線ＧＬ毎に、横方向に１／２ピッチずらして配置されている。これに伴って、ソース線ＳＬは、画素電極１８と重ならないように階段状に形成されている。
　本実施形態によっても、第２の実施形態と同様に、画素電極１８とソース線ＳＬとが平面視で重ならないようにすることができる。これによって、図６の場合と比較して、開口率を向上させることができる。
　［第４の実施形態］
　図２３は、本発明の第４の実施形態にかかる表示装置４の機能的構成を示すブロック図である。表示装置４は、表示装置１のアクティブマトリクス基板１０（図２）に代えて、アクティブマトリクス基板５０を備えている。表示装置４はまた、表示装置１のソースドライバ４３Ａおよび４３Ｂに代えて、ソースドライバ４３Ｃ～４３Ｆを備えている。図２３では、表示装置１と共通の構成である電源４１および表示制御回路４２（いずれも図２を参照）の図示を省略している。
　アクティブマトリクス基板１０と同様に、アクティブマトリクス基板５０にも、複数のソース線ＳＬおよび複数のゲート線ＧＬが形成されている。複数のソース線ＳＬには、ソースドライバ４３Ｃ～４３Ｆからデータ信号が供給される。複数のソース線ＳＬのそれぞれには、その両端からデータ信号が供給される。
　アクティブマトリクス基板５０には、非表示部として切欠きＲ１およびＲ２を有している。切欠きＲ１はアクティブマトリクス基板５０のｙ方向マイナス側の端辺に形成され、切欠きＲ２はｙ方向プラス側の端辺に形成されている。切欠きＲ１と切欠きＲ２とは、縦方向に整列している。換言すれば、切欠きＲ１と切欠きＲ２とは、ｘ軸上に投影したとき、互いに重なり合うように配置されている。
　本実施形態においても、複数のゲート線駆動回路ＧＤが画素領域内に形成され、ゲート線ＧＬのそれぞれに複数接続されている。そのため、ゲート線ＧＬが切欠きＲ１またはＲ２によって分断されていても、ゲート線ＧＬの全体に信号を供給することができる。また、複数のソース線ＳＬは、各々が２つ以上の非表示部によって分断されないように形成されている。そのため、ソース線ＳＬが切欠きＲ１またはＲ２によって分断されていても、ソース線ＳＬの全体にソース信号を供給することができる。
　［第５の実施形態］
　図２４は、本発明の第５の実施形態にかかる表示装置５の機能的構成を示すブロック図である。表示装置５は、表示装置１のアクティブマトリクス基板１０（図２）に代えて、アクティブマトリクス基板６０を備えている。図２４では、表示装置１と共通の構成である電源４１および表示制御回路４２（いずれも図２を参照）の図示を省略している。
　アクティブマトリクス基板１０と同様に、アクティブマトリクス基板６０にも、複数のソース線ＳＬおよび複数のゲート線ＧＬが形成されている。複数のソース線ＳＬのそれぞれには、その両端からデータ信号が供給される。
　アクティブマトリクス基板６０には、非表示部として穴Ｈ１およびＨ２に加えて、さらに穴Ｈ３およびＨ４が形成されている。穴Ｈ１～Ｈ４は、十字に形成されている。すなわち、穴Ｈ１と穴Ｈ２とは縦方向に整列しており、穴Ｈ３と穴Ｈ４とは横方向に整列している。換言すれば、穴Ｈ１および穴Ｈ２はｘ軸上に投影したときに互いに重なるように形成され、穴Ｈ３と穴Ｈ４とはｙ軸上に投影したときに互いに重なるように形成されている。
　本実施形態においても、複数のソース線ＳＬは、各々が２つ以上の非表示部によって分断されないように形成されている。そのため、ソース線ＳＬが穴Ｈ１～Ｈ４の一つによって分断されていても、ソース線ＳＬの全体にソース信号を供給することができる。本実施形態ではさらに、ゲート線ＧＬも、横方向から傾いて形成されている。より具体的には、複数のゲート線ＧＬは、各々が２つ以上の非表示部によって分断されないように形成されている。
　本実施形態においても、複数のゲート線駆動回路ＧＤが画素領域内に形成され、ゲート線ＧＬのそれぞれに複数接続されている。そのため、ゲート線ＧＬが穴Ｈ１～Ｈ４の一つによって分断されていても、ゲート線ＧＬの全体に信号を供給することができる。本実施形態ではさらに、複数のゲート線ＧＬは、各々が２つ以上の非表示部によって分断されないように形成されている。そのため、ゲート線駆動回路ＧＤの間に非表示部が複数存在しても、ゲート線ＧＬの全体に信号を供給することができる。
　［第６の実施形態］
　図２５は、本発明の第６の実施形態にかかる表示装置６の機能的構成を示すブロック図である。表示装置６は、表示装置１のアクティブマトリクス基板１０（図２）に代えて、アクティブマトリクス基板７０を備えている。表示装置６はまた、表示装置１のソースドライバ４３Ｂ（図２）に代えて、ソースドライバ４３Ｇを備えている。図２５では、表示装置１と共通の構成である電源４１および表示制御回路４２（いずれも図２を参照）の図示を省略している。
　表示装置６は、非矩形の外形を有している。それに伴って、アクティブマトリクス基板７０も、非矩形の外形を有している。アクティブマトリクス基板７０は、具体的には、縦方向における一方側の端辺の両端が円弧状に形成されている。ソースドライバ４３Ｇは、アクティブマトリクス基板７０のこの端辺の直線部分に沿うように配置されている。
　アクティブマトリクス基板１０と同様に、アクティブマトリクス基板７０にも、複数のソース線ＳＬおよび複数のゲート線ＧＬが形成されている。複数のソース線ＳＬには、ソースドライバ４３Ａおよび４３Ｇからデータ信号が供給される。ただし、図２５に示すように、一部のソース線ＳＬには、ソースドライバ４３Ａのみからデータ信号が供給され、ソースドライバ４３Ｇからはデータ信号が供給されない。
　アクティブマトリクス基板７０には、非表示部として縦方向に整列した穴Ｈ１およびＨ２が形成されている。本実施形態においても、複数のソース線ＳＬは、各々が２つ以上の非表示部によって分断されないように形成されている。
　穴Ｈ１およびＨ２は、ソースドライバ４３Ｇからデータ信号が供給される領域に形成されている。すなわち、穴Ｈ１または穴Ｈ２によって分断されるソース線ＳＬには、その両端からデータ信号が供給される。換言すれば、複数のソース線ＳＬのうち少なくとも非表示部のいずれかによって分断されるソース線ＳＬには、その両端からデータ信号が供給される。
　本実施形態においても、複数のゲート線駆動回路ＧＤが画素領域内に形成され、ゲート線ＧＬのそれぞれに複数接続されている。そのため、ゲート線ＧＬが穴Ｈ１またはＨ２によって分断されていても、ゲート線ＧＬの全体に信号を供給することができる。また、複数のソース線ＳＬのうち少なくとも非表示部のいずれかによって分断されるソース線ＳＬには、その両端からデータ信号が供給される。複数のソース線ＳＬは、各々が２つ以上の非表示部によって分断されないように形成されている。そのため、ソース線ＳＬが穴Ｈ１またはＨ２によって分断されていても、ソース線ＳＬの全体にソース信号を供給することができる。
　［その他の実施形態］
　以上、本発明についての実施形態を説明したが、本発明は上述の各実施形態のみに限定されず、発明の範囲内で種々の変更が可能である。また、各実施形態は、適宜組み合わせて実施することが可能である。
　上記の各実施例では、複数の非表示部がそれぞれ円形の場合を説明した。しかし、非表示部は円形でなくても良く、任意の形状を取り得る。また、複数の非表示部は、それぞれ大きさおよび形状が互いに異なっていても良い。

Claims (7)

  1. 　画像を表示する画素領域内に複数の非表示部を有する基板と、
    　外部からデータ信号が供給される複数のソース線と、
    　前記複数のソース線と交差する複数のゲート線と、
    　各々が前記複数のソース線および前記複数のゲート線の交点に形成された複数の画素電極と、
    　前記画素領域内に形成され、前記複数のゲート線の各々に複数接続され、当該ゲート線の電位を制御する複数のゲート線駆動回路とを備え、
    　前記複数のソース線のうち少なくとも前記複数の非表示部のいずれかによって分断されるソース線には、その両端から前記データ信号が供給され、
    　前記複数のソース線は、各々が前記複数の非表示部の２以上によって分断されないように形成される、表示装置。
  2. 　前記複数の非表示部の各々は、穴である、請求項１に記載の表示装置。
  3. 　前記複数のゲート線は、各々が前記複数の非表示部の２以上によって分断されないように形成される、請求項１または２に記載の表示装置。
  4. 前記基板は、非矩形の形状を有する、請求項１～３のいずれか一項に記載の表示装置。
  5. 　前記基板に対向して配置される対向基板と、
    　前記基板および前記対向基板に挟持される液晶層とをさらに備える、請求項１～４のいずれか一項に記載の表示装置。
  6. 　前記複数のゲート線と前記複数のソース線とのなす角度は４５°から８９°であり、
    　前記画素領域内の前記ゲート線または前記ソース線の上には透明電極を有する、請求項５に記載の表示装置。
  7. 　前記複数のゲート線と前記複数のソース線とのなす角度は４５°であり、
    　前記表示装置の駆動モードは、垂直配向モードである、請求項５に記載の表示装置。
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