WO2016035818A1 - 磁性構造体、インダクタンス素子およびその製造方法、電極内蔵基板およびその製造方法、インターポーザ、シールド基板およびモジュール - Google Patents

磁性構造体、インダクタンス素子およびその製造方法、電極内蔵基板およびその製造方法、インターポーザ、シールド基板およびモジュール Download PDF

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magnetic
slit
layer
coil
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泰 澤井
圭佑 深江
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ローム株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/04—Fixed inductances of the signal type  with magnetic core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • H01F27/36—Electric or magnetic shields or screens
    • H01F27/366—Electric or magnetic shields or screens made of ferromagnetic material

Definitions

  • the present embodiment relates to a magnetic structure, an inductance element and a manufacturing method thereof, an electrode built-in substrate and a manufacturing method thereof, an interposer, a shield substrate, and a module.
  • Recent mobile devices are required to be thinner, lighter, save energy, and extend battery life. For this purpose, it is particularly necessary to make the power supply circuit thinner, lighter, more energy efficient, and to extend the battery life.
  • an inductance element can be cited as one of large components.
  • the wiring structure used in the conventional inductance element includes a wound type, a laminated type, and a thin film type.
  • a copper core is wound around a ferromagnetic core, and there are a toroidal and a solenoid depending on the shape.
  • an inductance element having a toroidal structure formed by making a through hole in a silicon substrate is also disclosed.
  • the present embodiment is to provide a magnetic structure capable of reducing magnetic resistance and eddy current loss and the above-described magnetic structure, and to provide an inductance element with reduced AC resistance and excellent high frequency characteristics. .
  • the present embodiment is to provide an inductance element with reduced magnetic resistance, eddy current loss, AC resistance, high inductance, excellent high frequency characteristics, a method for manufacturing the inductance element, and a module including the inductance element. .
  • the structure is simple and the sticking where the lines contact each other does not easily occur, and the built-in electrode substrate capable of improving the reliability and the manufacturing method thereof, and the inductance element, interposer to which the electrode built-in substrate is applied, It is to provide a shield substrate and a module.
  • a magnetic structure including a layer, a second magnetic layer disposed on the first insulating layer, and a second slit dividing the second magnetic layer into a plurality of portions.
  • the first magnetic layer the first slit that divides the first magnetic layer into a plurality, and the first slit disposed on the first slit and the first magnetic layer.
  • a magnetic structure in which a plurality of laminated structures each including a second insulating layer are laminated.
  • an inductance coil is provided, and the magnetic structure is provided with an inductance element disposed on the front surface, the back surface, or both surfaces of the inductance coil.
  • the apparatus includes a core, a winding coil disposed on the core, and the magnetic structure, and the magnetic structure can be magnetically coupled to the core.
  • An inductor is provided.
  • the magnetic structure includes a core, a primary coil disposed in the core, a secondary coil disposed in the core, and the magnetic structure.
  • the structure is provided with a transformer capable of magnetic coupling with the core.
  • an electromagnetic shielding target object, a cavity surrounding the electromagnetic shielding target object, and the magnetic structure described above are provided, and the magnetic structure is interposed via the cavity.
  • An electromagnetic shielding structure surrounding the electromagnetic shielding target object is provided.
  • the step of forming the first magnetic layer on the substrate, the step of forming the insulating layer on the first magnetic layer, the insulating layer and the first magnetic layer Forming a first slit; filling the first slit with a buried layer; forming a second magnetic layer on the insulating layer and the buried layer; and forming a second slit in the second magnetic layer.
  • a step of forming a first magnetic layer on a substrate, a step of forming a first slit in the first magnetic layer, the first magnetic layer and the first slit There is provided a method for manufacturing a magnetic structure, which includes a step of forming an insulating layer thereon, a step of forming a second magnetic layer on the insulating layer, and a step of forming a second slit in the second magnetic layer.
  • the substrate the upper coil disposed on the surface of the substrate, the lower coil disposed on the back surface facing the surface of the substrate, and from the surface of the substrate to the back surface
  • An inductance element including an upper and lower coil connecting portion that penetrates and connects an end portion of the upper coil and an end portion of the lower coil is provided.
  • the substrate the upper coil disposed on the surface of the substrate, the lower coil disposed on the back surface facing the surface of the substrate, and from the surface of the substrate to the back surface
  • An upper and lower coil connecting portion that penetrates and connects an end portion of the upper coil and an end portion of the lower coil, an upper core disposed on a surface of the upper coil, and the gap between the upper coil and the lower coil
  • a lower core disposed on a substrate, and the upper coil and the lower coil sandwich the substrate to form a solenoid coil, and the upper core and the lower core are ends of the upper coil and the lower coil, respectively.
  • an inductance element having a closed magnetic path that is magnetically coupled at the portion and penetrates the solenoid coil.
  • An upper and lower coil connecting portion that penetrates and connects an end portion of the upper coil and an end portion of the lower coil, an upper core disposed on a surface of the upper coil, and the gap between the upper coil and the lower coil
  • a method of manufacturing an inductance element including a lower core disposed on a substrate, a step of processing the substrate, a step of forming the lower core, the lower coil, and the upper and lower coil connecting portions, and forming the upper coil
  • a method for manufacturing an inductance element comprising a step and a step of forming the upper core.
  • a module including the above inductance element is provided.
  • a substrate a groove formed inside the substrate, a beam disposed on the back surface facing the front surface of the substrate, and a wiring layer embedded in the groove A substrate with a built-in electrode is provided.
  • an inductance element including the above-described electrode-embedded substrate, and the groove and the wiring layer having a coil shape.
  • an interposer including the above electrode-embedded substrate is provided.
  • a shield substrate including the above-mentioned electrode built-in substrate and a back electrode disposed on the back surface facing the surface of the substrate.
  • a module including the above electrode-embedded substrate is provided.
  • a module including the above inductance element is provided.
  • a substrate a groove portion having a coil shape formed inside the substrate, a beam portion disposed on the back surface facing the surface of the substrate, and embedded in the groove portion.
  • a module comprising an integrated circuit and a capacitor is provided.
  • a step of forming a groove portion inside the substrate a step of forming the beam portion on the back surface opposite to the front surface of the substrate, and an embedding formation of the wiring layer in the groove portion
  • a method of manufacturing a substrate with a built-in electrode is provided.
  • a step of forming a coil-shaped groove in the substrate a step of forming a beam on the back surface facing the surface of the substrate, and a wiring layer being embedded in the groove
  • an inductance element manufacturing method including a forming step, a step of forming an upper core on the surface of the substrate, and a step of forming a lower core on the back surface opposite to the surface of the substrate.
  • a method for manufacturing a shield substrate comprising a step of embedding a wiring layer in the groove and a step of forming a back electrode on the back surface facing the front surface of the substrate.
  • a step of forming a coil-shaped groove in the substrate, and a step of forming a through-groove disposed in the coil shape in plan view and penetrating the substrate A step of forming a beam portion on the back surface facing the front surface of the substrate, a step of embedding a wiring layer in the groove portion, a step of embedding a through electrode in the through groove portion, and an upper core on the surface of the substrate Forming an upper surface wiring layer connected to the through electrode on the upper core, forming a lower core on the back surface facing the surface of the substrate, and forming the lower core on the lower core.
  • a module manufacturing method including a step of forming a lower surface wiring layer connected to a through electrode and a step of mounting an integrated circuit and a capacitor on the upper surface wiring layer via a solder layer.
  • a magnetic structure capable of reducing magnetic resistance and eddy current loss and the above-described magnetic structure are applied to provide an inductance element with reduced AC resistance and excellent high-frequency characteristics. Can do.
  • an inductance element with reduced magnetic resistance, eddy current loss, AC resistance, high inductance, and excellent high frequency characteristics, a method for manufacturing the inductance element, and a module including the inductance element are provided. Can do.
  • produces when a magnetic flux is applied to a perpendicular direction.
  • produces when a magnetic flux is applied to a surface normal direction.
  • produces when a magnetic flux is applied to an in-plane direction.
  • FIG. 9A is a schematic cross-sectional structure diagram taken along line 3A-3A in FIG.
  • FIG. 24 is a schematic cross-sectional structure diagram taken along line 9A-9A in FIG. Explanatory drawing of the slit space
  • FIG. 4 is a schematic cross-sectional structure diagram of a process of leaving a mark
  • FIG. 35 (A) In the inductance element which concerns on embodiment, the typical bird's-eye view structure figure which shows an example which formed the groove part in the magnetic metal substrate, (b) In FIG. 35 (a), a mode that the metal wiring layer was formed in the groove part is shown.
  • 4D is a schematic plane pattern configuration diagram in which a metal wiring layer is arranged; and (d) is another inductance element according to the embodiment, and the metal wiring layer is formed in two opposing triangular grooves formed on the magnetic metal substrate.
  • the typical plane pattern block diagram which has arranged. 1 is a configuration example of a power supply circuit to which an inductance element according to an embodiment is applied as a component.
  • 1 is a schematic cross-sectional structure of an inductor (EI core) to which a magnetic structure according to an embodiment is applied, in which (a) a first configuration example, (b) a second configuration example, and (c) a third configuration.
  • EI core inductor
  • FIG. 14 is a detailed configuration of an inductance element according to a fourth embodiment, wherein (a) a schematic bird's-eye view and (b) a schematic cross-sectional structure diagram taken along line 12A-12A in FIG.
  • FIG. 43A is a top view of FIG. 43
  • FIG. 43B is a side view seen from the short side direction of FIG. 43
  • FIG. 43C is a bottom view of FIG.
  • the typical bird's-eye view which shows the internal structure of the inductance element which concerns on 5th Embodiment.
  • FIG. 45A is a top view of FIG. 45
  • FIG. 45B is a side view viewed from the short side direction of FIG. 45
  • FIG. 45C is a bottom view of FIG.
  • the typical bird's-eye view which shows the internal structure of the inductance element which concerns on 5th Embodiment.
  • 47A is a top view of FIG. 47
  • FIG. 47B is a side view seen from the short side direction of FIG. 47
  • FIG. 47C is a bottom view of FIG.
  • the typical bird's-eye view which shows the internal structure of the inductance element which concerns on 5th Embodiment.
  • 49A is a top view of FIG. 49
  • FIG. 49B is a side view seen from the short side direction of FIG. 49
  • 49C is a bottom view of FIG.
  • the typical bird's-eye view which shows the internal structure of the inductance element which concerns on 5th Embodiment.
  • 51A is a top view of FIG. 51
  • FIG. 51B is a side view seen from the short side direction of FIG. 51
  • FIG. 51C is a bottom view of FIG.
  • the side view seen from the long side direction of FIG. It is an inductance element which concerns on 5th Embodiment, Comprising:
  • 54 (a) is an enlarged view of a portion C in FIG. 54
  • (b) is a schematic cross-sectional structure diagram taken along line 13A-13A in FIG.
  • FIG. 15 is a diagram showing a process for manufacturing an inductance element according to a fifth embodiment, in which (a) a schematic plan view of a silicon substrate on which backside wiring etching is performed, and (b) a line 15A-15A in FIG. 57 (a).
  • FIG. FIG. 15 is a diagram showing a process for manufacturing an inductance element according to a fifth embodiment, in which (a) a schematic plan view of a silicon substrate on which backside wiring etching is performed, and (b) a line 15A-15A in FIG. 57 (a).
  • FIG. 16 is a diagram showing a process for manufacturing an inductance element according to the fifth embodiment, wherein (a) a schematic plan view of a silicon substrate subjected to through wiring etching, (b) a line 16A-16A in FIG. 58 (a);
  • FIG. FIG. 19 is a diagram showing a process for manufacturing an inductance element according to the fifth embodiment, wherein (a) a schematic plan view of a silicon substrate on which lower core etching has been performed, and (b) a line 17A-17A in FIG. 59 (a).
  • FIG. 5 is a schematic plan view of a silicon substrate in which seed formation is performed in a through hole, a lower coil formation portion, and a lower core formation portion, which is a step of the inductance element manufacturing method according to the fifth embodiment;
  • B A schematic cross-sectional view taken along the line 18A-18A in FIG.
  • FIG. 61 shows a step of the inductance element manufacturing method according to the fifth embodiment, wherein (a) a schematic plan view of a silicon substrate on which a lower core is formed by performing photolithography and plating, and (b) FIG. Typical sectional drawing which follows the 19A-19A line of (a).
  • FIG. 62A is a schematic plan view of a silicon substrate in which plating is performed on a through hole / lower coil forming portion, which is a step in the method of manufacturing an inductance element according to the fifth embodiment; Typical sectional drawing which follows the 20A-20A line of a). It is one step of the method for manufacturing an inductance element according to the fifth embodiment, (a) a schematic plan view of a silicon substrate subjected to a front and back polishing step, (b) a line 21A-21A in FIG. 63 (a) FIG.
  • FIG. 65A is a schematic plan view of a silicon substrate in which an opening forming step for the surface-side insulating layer is performed, which is one step of the method for manufacturing an inductance element according to the fifth embodiment.
  • FIG. 23 is a schematic cross-sectional view taken along line 23A-23A.
  • FIG. 67A is a schematic plan view of a silicon substrate on which a photolithography process for an upper wiring is performed, which is a process of the inductance element manufacturing method according to the fifth embodiment.
  • FIG. 25 is a schematic cross-sectional view taken along line 25A-25A.
  • FIG. 68A is a schematic plan view of a silicon substrate on which a plating forming process for an upper wiring has been performed, which is a process of an inductance element manufacturing method according to a fifth embodiment
  • FIG. 26 is a schematic cross-sectional view taken along line 26A-26A
  • FIG. 69A is a schematic plan view of a silicon substrate on which a resist stripping process for an upper wiring has been performed, which is a process of an inductance element manufacturing method according to a fifth embodiment
  • FIG. 27 is a schematic cross-sectional view taken along line 27A-27A.
  • FIG. 70A is a schematic plan view of a silicon substrate on which a seed removing process for an upper wiring has been performed, which is a process of an inductance element manufacturing method according to a fifth embodiment
  • FIG. 28 is a schematic cross-sectional view taken along line 28A-28A
  • FIG. 71A is a schematic plan view of a silicon substrate on which an insulating layer forming process for an upper core has been performed, which is a process of the inductance element manufacturing method according to the fifth embodiment.
  • FIG. 29A-29A is a schematic plan view of a silicon substrate on which a seed formation process for an upper core has been performed, which is a process of an inductance element manufacturing method according to a fifth embodiment.
  • FIG. 70A is a schematic plan view of a silicon substrate on which a seed removing process for an upper wiring has been performed, which is a process of an inductance element manufacturing method according to a fifth embodiment
  • FIG. 28 is a schematic cross-sectional view taken along line 28A-
  • FIG. 30 is a schematic cross-sectional view taken along line 30A-30A.
  • FIG. 73A is a schematic plan view of a silicon substrate on which a photolithography process for the upper core has been performed, which is a process of the inductance element manufacturing method according to the fifth embodiment.
  • FIG. 31 is a schematic cross-sectional view taken along line 31A-31A.
  • FIG. 74A is a schematic plan view of a silicon substrate on which a plating process for an upper core has been performed, which is a step in the method of manufacturing an inductance element according to the fifth embodiment.
  • FIG. 32 is a schematic cross-sectional view taken along line 32A-32A.
  • FIG. 75A is a schematic plan view of a silicon substrate in which a resist removing process for the upper core is performed, which is a process of the inductance element manufacturing method according to the fifth embodiment.
  • FIG. 33 is a schematic cross-sectional view taken along line 33A-33A.
  • FIG. 76A is a schematic plan view of a silicon substrate on which a seed removing process for an upper core has been performed, which is a process of the inductance element manufacturing method according to the fifth embodiment.
  • FIG. 34 is a schematic cross-sectional view taken along line 34A-34A.
  • 76 is a schematic cross-sectional view taken along the line 35A-35A in FIG.
  • FIG. 99 is a schematic cross-sectional view taken along line 39A-39A in FIG.
  • the frequency characteristic of the inductance L of the inductance element which concerns on 5th Embodiment (SOL: Solenoid structure which concerns on 5th Embodiment, SPI: Spiral structure which concerns on 4th Embodiment).
  • the frequency characteristic of AC resistance ACR of the inductance element which concerns on 5th Embodiment (SOL: Solenoid structure which concerns on 5th Embodiment, SPI: Spiral structure which concerns on 4th Embodiment).
  • FIG. 1 The top view of the module which concerns on 5th Embodiment which has arrange
  • FIG. 10 is a side view of a module according to a fifth embodiment in which an inductance element according to the fifth embodiment formed on a silicon substrate and a control IC / capacitor and the like are arranged on the silicon substrate (configuration example 2).
  • FIG. 11 is a side view of a module according to a fifth embodiment in which an inductance element according to the fifth embodiment formed on a silicon substrate and a control IC / capacitor are arranged on the silicon substrate (configuration example 3).
  • the connection structural example of the DC / DC converter (DCDC) which applied the inductance element which concerns on 5th Embodiment to an output load circuit, and was entirely mounted in the silicon substrate, and an output load circuit.
  • DCDC DC / DC converter
  • FIG. 91A is a schematic cross-sectional structure diagram taken along the line 40A-40A in FIG. 91
  • FIG. 91B is a schematic cross-sectional structure diagram taken along the line 41A-41A in FIG. FIG.
  • FIG. 10 is a schematic plan pattern configuration diagram of an electrode built-in substrate according to a sixth embodiment, which has a relatively long line and space formed on a silicon wafer.
  • FIG. 94A is a schematic cross-sectional structure diagram taken along line 42A-42A in FIG. 93
  • FIG. 93B is a schematic cross-sectional structure diagram along line 43A-43A in FIG.
  • A Schematic plane pattern configuration diagram of an electrode-embedded substrate according to Comparative Example 5 that has a relatively long line and space formed on a silicon wafer
  • FIG. 10 is a schematic plan pattern configuration diagram of an electrode built-in substrate according to Comparative Example 5 that has a spiral-shaped inductance element formed on a silicon substrate.
  • FIG. 10A is a schematic diagram showing a surface pattern configuration
  • FIG. 97B is a schematic cross-sectional structure diagram taken along line 44A-44A in FIG. 97A
  • FIG. 97C is an electrode built-in substrate according to a sixth embodiment
  • 97 (a) is a schematic cross-sectional structure diagram taken along line 45A-45A in FIG. 97 (d), and a schematic back surface pattern configuration diagram corresponding to FIG. 97 (a).
  • FIG. 99 is a schematic backside pattern configuration diagram corresponding to FIG. 98 (a). It is one process of the manufacturing method of the electrode built-in substrate which concerns on 6th Embodiment, (a) Typical surface pattern block diagram, (b) Typical sectional structure which follows the 47A-47A line
  • FIG. 10C is a schematic backside pattern configuration diagram corresponding to FIG. It is one process of the manufacturing method of the electrode built-in board
  • FIG. 10C is a schematic backside pattern configuration diagram corresponding to FIG. It is one process of the manufacturing method of the electrode built-in substrate which concerns on 6th Embodiment, Comprising: (a) Typical surface pattern block diagram, (b) Typical sectional structure which follows the 49A-49A line of Fig.101 (a) FIG. 10C is a schematic backside pattern configuration diagram corresponding to FIG.
  • FIG. 10C is a schematic cross-sectional structure diagram taken along line 51A-51A in FIG. 102A
  • FIG. 10D is a schematic back surface pattern configuration diagram corresponding to FIG.
  • FIG. 10C is a schematic cross-sectional structure diagram taken along line 51A-51A in FIG. 102A
  • FIG. 10D is a schematic back surface pattern configuration diagram corresponding to FIG.
  • FIG. 10 (c) is a schematic sectional view taken along line 53A-53 in FIG. 103 (a)
  • FIG. 10 (d) is a schematic backside pattern configuration diagram corresponding to FIG. 103 (a). It is one process of the manufacturing method of the electrode built-in substrate which concerns on 6th Embodiment, Comprising: (a) Typical surface pattern block diagram, (b) Typical sectional structure which followed the 54A-54A line of Fig.104 (a)
  • FIG. 10C is a schematic cross-sectional structure diagram taken along line 55A-55A in FIG. 104A
  • FIG. 10D is a schematic back surface pattern configuration diagram corresponding to FIG.
  • FIG. 107 (c) a schematic cross-sectional structure diagram taken along line 59A-59A in FIG. 106 (a), and (d) a schematic back surface pattern configuration diagram corresponding to FIG. 106 (a).
  • FIG. 110 A schematic bird's-eye view configuration diagram of an inductance element formed by applying the electrode built-in substrate according to the sixth embodiment, (b) a schematic cross-sectional configuration diagram along line 60A-60A in FIG. 109 (a) .
  • A) It is an inductance element formed by applying the electrode built-in substrate according to the sixth embodiment, and is a schematic bird's-eye view configuration diagram of a wiring layer portion, (b) a surface configuration diagram of FIG. 110 (a), (C) The back surface block diagram of Fig.110 (a).
  • FIG. 110A is a cross-sectional bird's-eye view taken along line 62A-62A in FIG. 110A
  • FIG. 110B is a cross-sectional view seen from the direction of arrow B2 in FIG. 112A
  • FIG. 110A is a schematic bird's-eye view configuration diagram of the front surface side of only the silicon substrate in FIG. 110A
  • FIG. 110A is a schematic bird's-eye view configuration diagram of the front surface side of only the silicon substrate in FIG. 110A, and FIG.
  • FIG. 10 is a mounting configuration example of a DC / DC converter module according to Comparative Example 7;
  • a schematic planar pattern configuration of a configuration example 1 of a DC / DC converter in which an IC and a capacitor are mounted on an inductance element formed by applying an electrode built-in substrate according to the sixth embodiment corresponding to FIG. 118 is stacked.
  • Composite diagram. 119 is a schematic cross-sectional structure diagram taken along a line 63A-63A in FIG.
  • FIG. 119 is a schematic plan view of the lower surface wiring layer of FIGS. 119 is a schematic plan view of the inductor layer of FIGS. 119 to 121.
  • FIG. 119 is a schematic plan view of the upper surface wiring layer of FIGS. 119 to 121 are schematic plan views of the IC / capacitor layers of FIGS.
  • FIG. 11 is a shield substrate formed by applying the electrode built-in substrate according to the sixth embodiment, wherein (a) a top view of FIG.
  • the magnetic structure 2B according to Comparative Example 1 has a single-layer structure having a single magnetic layer 10 as shown in FIGS.
  • the magnetic structure 2 ⁇ / b> B according to the comparative example 2 has a multilayer structure having an insulating layer 12 between the magnetic layers 10 1 and 10 2 .
  • the magnetic structure 2B according to Comparative Example 3 has a multilayer structure having an insulating layer 12 between the magnetic layers 10 1 and 10 2 , and a magnetic layer 10 1 and insulation by slits SL.
  • a multilayer slit structure in which the layers 12 and 10 2 are divided is provided.
  • the eddy current radius of the eddy current Ie is The eddy current loss Pe is relatively large.
  • the magnetic resistance R m is relatively small because the magnetic layer 10 is single.
  • the magnetoresistance R m is generated in the insulating layer 12 between the magnetic layers 10 1 and 10 2, and is relatively larger than that in the first comparative example.
  • the eddy currents I e1 and I e2 are eddy current radius is determined by the interval of the magnetic layer 10 1, 10 2 thick-insulating layer 12, the eddy current loss P e becomes relatively small.
  • the magnetic resistance R m is relatively small because the magnetic layers 10 1 and 10 2 are each a single layer.
  • the magnetic resistance R m is relatively small with respect to the magnetic flux ⁇ in two directions of the in-layer direction and the perpendicular direction / parallel direction of the magnetic layer. It is difficult to form a magnetic circuit that can achieve both a relatively small eddy current loss P e.
  • FIG. 7A A schematic plane pattern configuration of the magnetic structure 2 according to the first embodiment is expressed as shown in FIG. 7A, and a schematic cross-sectional structure along the line 1A-1A in FIG. It is expressed as shown in FIG.
  • the magnetic structure 2 according to the first embodiment, as shown in FIG. 7 (a) and 7 (b), first dividing the first magnetic layer 10 1, the first magnetic layer 10 1 in more a first slit SL1, a first insulating layer 12, second magnetic layer 10 2, the second magnetic layer disposed on the first insulating layer 12 disposed on the first slit SL1 and the first upper magnetic layer 10 1 And a second slit SL2 that divides 10 2 into a plurality of pieces.
  • the first slit SL1 and the second slit SL2 have stripe patterns parallel to each other in plan view.
  • the first slit SL1 and the second slit SL2 are provided with stripe patterns that are parallel to each other and do not overlap in a plan view.
  • the magnetic structure 2 includes an insulating layer 12 formed between the magnetic layers 10 1 and 10 2 , and the magnetic layer 10 1 are separated from each other through the slit SL1, the magnetic layer 10 2 are separated from each other through the slit SL2.
  • the magnetic layers 10 1 and 10 2 may be formed of a ferromagnetic material.
  • the insulating layer 12 may be formed of a ferromagnetic material, a paramagnetic material, or a diamagnetic material. In particular, when the insulating layer 12 is formed of a ferromagnetic material, it is convenient because the magnetic resistance is reduced. Instead of the insulating layer 12, it may be formed of a semi-insulating semiconductor or a high-resistance semiconductor layer.
  • the slits SL1 and SL2 may be formed by being filled with a ferromagnetic material, a paramagnetic material, or a diamagnetic material.
  • the magnetic resistance can be reduced by using a ferromagnetic material.
  • the slits SL1 and SL2 may be formed by being filled with a semiconductor or an insulator.
  • the eddy current I e generated when the magnetic flux ⁇ is applied horizontally to the inner direction of the magnetic layer is schematically expressed as shown in FIG.
  • the eddy current I e generated when the magnetic flux ⁇ is applied perpendicular to the direction in the magnetic layer is schematically represented as shown in FIG.
  • the magnetic structure 2 when a magnetic flux ⁇ is applied horizontally to the inner direction of the magnetic layer, as shown in FIG. 8A, along the overlapping magnetic layers 10 1 and 10 2 .
  • a magnetic circuit is formed.
  • the radius of the eddy current I e can be controlled by the thickness of the magnetic layers 10 1 and 10 2 and the slit intervals SLP1 and SLP2 of the slits SL1 and SL2.
  • the slit interval SLP1 of the slit SL1 corresponds to the center pitch between the adjacent slits SL1
  • the slit interval SLP2 of the slit SL2 is set to the center pitch between the adjacent slits SL2.
  • the slit widths of the slits SL1 and SL2 are represented by ⁇ SL1 and ⁇ SL2.
  • the slit intervals SLP1 and SLP2 of the slits SL1 and SL2 and The radius of the eddy current I e can be controlled by the thickness of the magnetic layers 10 1 and 10 2 . Moreover, since there is no magnetic flux which passes a slit compared with the multilayer slit structure of the comparative example 3 shown in FIG. 3, magnetic resistance becomes small.
  • the radius of the eddy current generated by the magnetic flux can be controlled by the slit intervals SLP1 and SLP2 and the thickness of the magnetic layer. By reducing the eddy current radius, eddy current loss (the main component of AC resistance) can be suppressed.
  • the formation positions of the first slit SL1 and the second slit SL2 are arranged so as not to overlap between adjacent slits.
  • the amount of magnetic flux in the in-plane direction is determined by the slit intervals SLP1 and SLP2 of the slits SL1 and SL2 and the magnetic layers 10 1 and 10 2. It is controllable by the thickness of.
  • the amount of magnetic flux in the perpendicular direction is set to the thickness of the magnetic layers 10 1 and 10 2 and the slits SL 1 and SL 2. It can be controlled by the slit intervals SLP1 and SLP2.
  • the slit widths ⁇ SL1 and ⁇ SL2 of the slits SL1 and SL2 are equal to the thickness of the first insulating layer 12. It is set larger than this.
  • FIG. 9A A schematic planar pattern configuration of the magnetic structure 2 according to the modification of the first embodiment is expressed as shown in FIG. 9A, and is a schematic cross section taken along line 2A-2A in FIG. 9A.
  • the structure is represented as shown in FIG. 9B, and the schematic cross-sectional structure taken along line 3A-3A in FIG. 9A is represented as shown in FIG. 9C.
  • the magnetic structure 2 according to a modification of the first embodiment, as shown in FIG. 9 (a) ⁇ FIG 9 (c), the plurality of first magnetic layer 10 1, the first magnetic layer 10 1 a first slit SL1 that divides, first an insulation layer 12, second magnetic layer 10 2 that are disposed on the first insulating layer 12 disposed on the first slit SL1 and the first upper magnetic layer 10 1, the and a second slit SL2 that divides the second magnetic layer 10 2 into a plurality.
  • the first slit SL1 and the second slit SL2 have a parallel stripe pattern in plan view.
  • the first slit SL1 and the second slit SL2 intersect at a predetermined angle ⁇ in plan view.
  • the angle ⁇ is not less than 0 degrees and not more than 90 degrees.
  • the first slit SL1 and the second slit SL2 have stripe patterns that are parallel to each other and do not overlap in a plan view.
  • the magnetic structure 2 according to the modification of the first embodiment has an insulating layer 12 formed between the magnetic layers 10 1 and 10 2 , and magnetic layer 10 1 are separated from each other through the slit SL1, the magnetic layer 10 2 are separated from each other through the slit SL2.
  • the magnetic structure 2 according to the modification of the first embodiment has the function of the present embodiment in the portion where the first slit SL1 and the second slit SL2 overlap. Is not expressed, but does not overlap in other parts, so the functions of the embodiment are expressed. Other configurations are the same as those of the first embodiment.
  • the magnetic structure 2 according to the first embodiment is not limited to the stripe pattern described above, and the first magnetic layer 10 1 and the second magnetic layer 10 2 are rectangular patterns parallel to each other in plan view.
  • a parallel triangular pattern, a parallel hexagonal pattern, a parallel octagonal pattern, a parallel polygonal pattern, a parallel circular pattern, or a parallel elliptical pattern may be provided.
  • the first slit SL1 and the second slit SL2 may have a configuration that does not overlap with each other in plan view.
  • the first manufacturing method of the magnetic structure 2 according to the first embodiment is performed on the substrate 8 as shown in FIGS. forming a step of forming a first magnetic layer 10 1 above, forming an insulating layer 12 on a first magnetic layer 10 1, the first slit SL1 in the insulating layer 12 and the first magnetic layer 10 1 A step of filling the first slit SL1 with the buried layer 14, a step of forming the second magnetic layer 10 2 on the insulating layer 12 and the buried layer 14, and a second slit SL2 in the second magnetic layer 10 2 .
  • A First, as shown in FIG.
  • the magnetic layer 10 for example, preparing a silicon substrate 8, on the silicon substrate 8, to form the magnetic layer 10 1, for example made of a ferromagnetic material.
  • the thickness of the silicon substrate 8 is, for example, about 525 ⁇ m.
  • the magnetic layer 10 1, for example, is applicable and Co-Ta-Zr layer. Thickness of the magnetic layer 10 1 is, for example, about 2 [mu] m.
  • sputtering techniques chemical vapor deposition: like (CVD Chemical Vapor Deposition) technique can be used.
  • an insulating substrate made of SiO 2 may be applied instead of the silicon substrate 8.
  • the insulating layer 12 is formed on the magnetic layer 10 1.
  • the insulating layer 12 for example, a silicon oxide film can be applied.
  • a plasma CVD technique can be used.
  • the insulating layer 12 may be formed of a ferromagnetic material, a paramagnetic material, or a diamagnetic material. In particular, when the insulating layer 12 is formed of a ferromagnetic material, it is convenient because the magnetic resistance is reduced. Instead of the insulating layer 12, it may be formed of a semi-insulating semiconductor or a high-resistance semiconductor layer. (C) Next, as shown in FIG. 10 (c), the patterning step, the insulating layer 12 and the magnetic layer 10 1 is etched to form a slit SL1.
  • the width of the slit SL1 is, for example, about 10 ⁇ m.
  • an insulating layer or a magnetic material can be applied.
  • the insulating layer for example, a silicon oxide film, a polyimide resin, or the like can be applied.
  • the magnetic material may be a paramagnetic material or a diamagnetic material. Specifically, ferrite plating or ferrite paste can be used.
  • the buried layer 14 may be formed of a semiconductor. Further, a ferromagnetic material can be applied to the buried layer 14. The magnetic resistance can be reduced by using a ferromagnetic material.
  • a magnetic layer 10 2 for example made of a ferromagnetic material.
  • the magnetic layer 10 2 for example, is applicable and Co-Ta-Zr layer. Thickness of the magnetic layer 10 2 is, for example, about 2 [mu] m. In the formation of the magnetic layer 10 2, it can be used sputtering technique, and CVD techniques.
  • the magnetic layer 10 2 is etched to form a slit SL2.
  • the slit width of the slit SL2 is, for example, about 10 ⁇ m.
  • the slit SL2 may be filled with the buried layer 14 in the same manner as the slit SL1.
  • the second manufacturing method of the magnetic structure according to the first embodiment includes a step of forming a first magnetic layer on a substrate, Forming a first slit in the magnetic layer; forming an insulating layer on the first magnetic layer and the first slit; forming a second magnetic layer on the insulating layer; and forming a second slit on the second magnetic layer. Forming two slits.
  • FIG. 12 (a) First, as shown in FIG. 12 (a), for example, preparing a silicon substrate 8, on the silicon substrate 8, to form the magnetic layer 10 1, for example made of a ferromagnetic material.
  • the magnetic layer 10 1 for example, is applicable and Co-Ta-Zr layer.
  • the magnetic layer 10 1 can be used for sputtering technique, and CVD techniques.
  • an insulating substrate made of SiO 2 may be applied instead of the silicon substrate 8.
  • the magnetic layer 10 1 is etched to form a slit SL1.
  • the insulating layer 12 is formed on the magnetic layer 10 1 and the slit SL1.
  • a silicon oxide film can be applied.
  • a plasma CVD technique can be used.
  • the insulating layer 12 may be formed of a ferromagnetic material, a paramagnetic material, or a diamagnetic material.
  • the insulating layer 12 when the insulating layer 12 is formed of a ferromagnetic material, it is convenient because the magnetic resistance is reduced. Instead of the insulating layer 12, it may be formed of a semi-insulating semiconductor or a high-resistance semiconductor layer.
  • a magnetic layer 10 2 for example made of a ferromagnetic material.
  • the magnetic layer 10 2 for example, is applicable and Co-Ta-Zr layer.
  • it can be used sputtering technique, and CVD techniques.
  • the magnetic layer 10 2 is etched to form a slit SL2.
  • the slit SL2 may be filled with a buried layer.
  • the buried layer may be formed of a paramagnetic material or a diamagnetic material. Further, it may be formed of a semiconductor or an insulator. Further, a ferromagnetic material can be applied to the buried layer. The magnetic resistance can be reduced by using a ferromagnetic material.
  • the first embodiment it is possible to provide a magnetic structure capable of reducing magnetoresistance and eddy current loss.
  • FIG. 13A A schematic planar pattern configuration of the magnetic structure 2 according to the second embodiment is expressed as shown in FIG. 13A, and a schematic cross-sectional structure taken along line 4A-4A in FIG. It is expressed as shown in FIG.
  • the magnetic structure 2 according to the second embodiment, as shown in FIG. 13 (a) and 13 (b), first dividing the first magnetic layer 10 1, the first magnetic layer 10 1 in more a first slit SL1, a first insulating layer 12 1 disposed on the first slit SL1 and the first upper magnetic layer 10 1, second magnetic layer 10 2 disposed on a first insulating layer 12 1, second The second slit SL2 that divides the magnetic layer 10 2 into a plurality of parts, the second insulating layer 12 2 disposed on the second slit SL2 and the second magnetic layer 10 2 , and the second insulating layer 12 2 It comprises a third magnetic layer 10 3, and a third slit SL3 that divides the third magnetic layer into a plurality.
  • the magnetic layer in the magnetic structure 2 has a three-layer structure and is multilayered.
  • the cross-sectional area of the magnetic structure 2 can be substantially increased, so that the magnetoresistance R m can be reduced.
  • the volume of the magnetic structure 2 can be substantially increased by forming the multilayer structure, the magnetic energy that can be stored increases.
  • the first slit SL1 and the second slit SL2 have a lattice pattern parallel to each other in plan view, and the second slit SL2 and the third slit SL3 In a plan view, they may have lattice patterns parallel to each other.
  • the first slit SL1 and the third slit SL3 have a lattice pattern that overlaps with each other in plan view
  • the second slit SL2 and the third slit SL3. May have a lattice pattern parallel to each other in plan view.
  • an insulating layer 12 1 is formed between the magnetic layers 10 1 and 10 2 , and the magnetic layer 10
  • An insulating layer 12 2 is formed between 2 and 10 3, and the magnetic layer 10 1 is divided into each other through the slit SL1, the magnetic layer 10 2 is divided into each other through the slit SL2, and the magnetic layer 10 3 forms the slit SL3.
  • the magnetic layer 10 1 is divided into each other through the slit SL1
  • the magnetic layer 10 2 is divided into each other through the slit SL2
  • the magnetic layer 10 3 forms the slit SL3.
  • the magnetic layers 10 1 , 10 2, and 10 3 may be formed of a ferromagnetic material.
  • the insulating layers 12 1 and 12 2 may be made of a ferromagnetic material, a paramagnetic material, or a diamagnetic material. In particular, when the insulating layers 12 1 and 12 2 are formed of a ferromagnetic material, it is convenient because the magnetoresistance is reduced. Instead of the insulating layers 12 1 and 12 2 2, a semi-insulating semiconductor or a high-resistance semiconductor layer may be used.
  • the slits SL1, SL2, and SL3 may be formed by being filled with a ferromagnetic material, a paramagnetic material, or a diamagnetic material.
  • the magnetic resistance can be reduced by using a ferromagnetic material.
  • the slits SL1, SL2, and SL3 may be formed by being filled with a semiconductor or an insulator.
  • the magnetic structure 2 when the magnetic flux ⁇ is applied horizontally to the inner direction of the magnetic layer, the three-layer structure overlapped as in the two-layer structure of FIG. A magnetic circuit is formed along the magnetic layers 10 1 , 10 2, and 10 3 . Since there is no gap due to the slit SL, the magnetic resistance is reduced. Further, the radius of the eddy current Ie can be controlled by the thickness of the magnetic layers 10 1 , 10 2 , 10 3 and the slit intervals SLP1, SLP2, SLP3 of the slits SL1, SL2, SL3.
  • the slit intervals SLP1 and SLP2 are as shown in FIG. Further, since the slit interval SLP3 is the same, the illustration is omitted.
  • the slit SL1 is also formed in the three-layer structure as in the two-layer structure of FIG. 8B.
  • the radius of the eddy current Ie can be controlled by the slit spacings SLP1, SLP2, SLP3 of SL2 and SL3 and the thickness of the magnetic layers 10 1 , 10 2, and 10 3 . Further, since there is no magnetic flux passing through the slit, the magnetic resistance is reduced as compared with the multilayer slit structure.
  • the amount of magnetic flux in the in-plane direction is the thickness of the slit intervals SLP1, SLP2, and SLP3 of the slits SL1, SL2, and SL3 and the magnetic layers 10 1 , 10 2, and 10 3 . It can be controlled by.
  • the amount of magnetic flux in the direction perpendicular to the plane is also the thickness of the magnetic layers 10 1 , 10 2 , 10 3 and the slit spacings SLP 1, SLP 2 of the slits SL 1, SL 2 , SL 3 -It can be controlled by SLP3.
  • the slit width ⁇ SL1 ⁇ ⁇ SL2 the first slit SL1 and the second slit SL2 is greater than the first thickness of the insulating layer 12 1
  • the second slit SL2 and the slit width ⁇ SL2 ⁇ ⁇ SL3 third slit SL3 is set to be larger than the thickness of the second insulating layer 12 2.
  • the slit widths ⁇ SL1 and ⁇ SL2 are as shown in FIG. Further, since the slit width ⁇ SL3 is the same, the illustration is omitted.
  • the first slit SL1 and the second slit SL2 have a stripe pattern that is parallel and intersects with each other at a predetermined angle ⁇ in plan view
  • the second slit SL2 The third slit SL3 may have a stripe pattern that is parallel and intersects with each other at a predetermined angle ⁇ in plan view.
  • the angle ⁇ is not less than 0 degrees and not more than 90 degrees.
  • the relationship between the slits includes stripe patterns that are parallel to each other and do not overlap in a plan view.
  • the first slit SL1 and the third slit SL3 have a stripe pattern that overlaps with each other in plan view, and the second slit SL2 and the third slit SL3 are planar.
  • stripe patterns that are parallel and intersect each other at a predetermined angle ⁇ may be provided.
  • the angle ⁇ is not less than 0 degrees and not more than 90 degrees.
  • the second slit SL2 and the third slit SL3 have stripe patterns that are parallel to each other and do not overlap in plan view.
  • the first magnetic layer 10 1 , the second magnetic layer 10 2, and the third magnetic layer 10 3 are not limited to the lattice pattern described above.
  • any of a rectangular pattern parallel to each other, a triangular pattern parallel to each other, a hexagonal pattern parallel to each other, an octagonal pattern parallel to each other, a polygonal pattern parallel to each other, a circular pattern parallel to each other, or an elliptical pattern parallel to each other You may have.
  • the first slit SL1 and the second slit SL2 and the second slit SL2 and the third slit SL2 may have a configuration that does not overlap with each other in plan view.
  • the second embodiment it is possible to provide a magnetic structure capable of reducing magnetoresistance and eddy current loss.
  • the magnetic structure 2 according to the third embodiment, as shown in FIG. 14, a first slit SL1 that divides the first magnetic layer 10 1, the first magnetic layer 10 1 into a plurality of first slit SL1
  • the first insulating layer 12 1 disposed on the first magnetic layer 10 1 , the second magnetic layer 10 2 disposed on the first insulating layer 12 1 , and the second magnetic layer 10 2 are divided into a plurality of parts.
  • the magnetic structure 2 the first magnetic layer 10 1, a first slit SL1 for dividing the first magnetic layer 10 1 into a plurality of first slit SL1 and the first magnetic layer A first insulating layer 12 1 disposed on 10 1 , a second magnetic layer 10 2 disposed on the first insulating layer 12 1 , and a second slit SL2 that divides the second magnetic layer 10 2 into a plurality of portions And a configuration in which a plurality of stacked structures including the second slit SL2 and the second insulating layer 12 2 disposed on the second magnetic layer 10 2 are stacked.
  • the magnetic layer in the magnetic structure 2 is multilayered.
  • the cross-sectional area of the magnetic structure 2 can be substantially increased, so that the magnetoresistance R m can be reduced.
  • the volume of the magnetic structure 2 can be substantially increased by forming the multilayer structure, the magnetic energy that can be stored increases.
  • the magnetic layers 10 1 , 10 2 , 10 3 ,..., 10 n + 1 may be formed of a ferromagnetic material.
  • the insulating layers 12 1 , 12 2 ,..., 12 n may be made of a ferromagnetic material, a paramagnetic material, or a diamagnetic material.
  • a semi-insulating semiconductor or a high-resistance semiconductor layer may be used instead of the insulating layers 12 1 , 12 2 ,..., 12 n .
  • the slits SL1, SL2, SL3,..., SLn + 1 may be formed by being filled with a ferromagnetic material, a paramagnetic material, or a diamagnetic material.
  • the magnetic resistance can be reduced by using a ferromagnetic material.
  • the slits SL1, SL2, SL3,..., SLn + 1 may be formed by being filled with a semiconductor or an insulator.
  • the magnetic layers 10 1 , 10 2 , 10 3 In the magnetic structure 2 according to the third embodiment, the magnetic layers 10 1 , 10 2 , 10 3 ,. A magnetic circuit is formed along n + 1 . Since there is no gap due to the slit SL, the magnetic resistance is reduced. Further, the radius of the eddy current Ie is determined based on the thickness of the magnetic layers 10 1 , 10 2 , 10 3 ,... 10 n + 1 and the slit intervals SLP1, SLP2, SLP3, and SLn + 1. .... Controllable with SLPn + 1.
  • the slit intervals SLP1 and SLP2 of the slits SL1, SL2, SL3,. .. SLPn + 1 and the magnetic layers 10 1 , 10 2 , 10 3 ,..., 10 n + 1 can control the radius of the eddy current I e . Further, since there is no magnetic flux passing through the slit, the magnetic resistance is reduced as compared with the multilayer slit structure.
  • the amount of magnetic flux in the perpendicular direction is determined by the thickness of the insulating layers 12 1 , 12 2 ,... 12 n and the slits SL1, SL2, SL3,. .. SLPn + 1 can be controlled by the slit intervals SLP1, SLP2, SLP3,.
  • a magnetic structure capable of reducing magnetoresistance and eddy current loss can be provided.
  • the inductance element 4B according to Comparative Example 4 includes an inductance coil 16, a magnetic layer 10U disposed on the surface of the inductance coil 16, and the back surface of the inductance coil 16. And a magnetic layer 10 ⁇ / b> D disposed on the surface.
  • the magnetic layers 10 ⁇ / b> D and 10 ⁇ / b> U have a single-layer structure as in Comparative Example 1 of FIGS. 1 and 4.
  • the inductance coil 16 is formed by a metal wiring layer 22 formed in the magnetic metal substrate 20.
  • the magnetic layer 10U is disposed on the surface of the inductance coil 16 via the insulating layer 24, and the magnetic layer 10D is disposed on the back surface of the inductance coil 16 via the insulating layer 24.
  • the inductance coil 16 should be indicated by a broken line, but is illustrated by a solid line for easy viewing of the arrangement of the inductance coil 16 on the magnetic layer 10D.
  • the eddy current radius of the eddy current I e is that of the magnetic layers 10D and 10U.
  • the eddy current loss Pe is relatively large depending on the size.
  • the magnetoresistance R m is a single magnetism layer 10D ⁇ 10 U, relatively small.
  • the inductance element 4B according to the comparative example 4 has a relatively large eddy current loss in the magnetic layers 10D and 10U, the AC resistance RAC is also large.
  • FIG. 16A A schematic planar pattern configuration of the inductance element 4 according to the fourth embodiment is expressed as shown in FIG. 16A, and a schematic cross-sectional structure taken along line 6A-6A in FIG. 16 (b).
  • the inductance element 4 includes an inductance coil 16, a magnetic structure 2U arranged on the surface of the inductance coil 16, and an inductance. And a magnetic layer 10 ⁇ / b> D disposed on the back surface of the coil 16.
  • the magnetic structure 2U has a configuration in which three-layer structures of magnetic layers 10 1 U ⁇ 10 2 U ⁇ 10 3 U are laminated. That is, the magnetic structure 2U corresponds to the magnetic structure 2 according to the second embodiment.
  • the magnetic layer 10D has a single layer structure as in the comparative example 4 of FIG.
  • the inductance coil 16 is formed by a metal wiring layer 22 formed in the magnetic metal substrate 20.
  • the widths of the slits SL1, SL2, and SL3 are about 10 ⁇ m.
  • the thickness of the insulating layer is about 1 ⁇ m.
  • the thickness of each magnetic layer 10 1 U ⁇ 10 2 U ⁇ 10 3 U is about 2 ⁇ m, and the thickness of the magnetic metal substrate 20 is about 60 ⁇ m.
  • the magnetic flux passes through a portion having a small gap, so that the magnetoresistance R m is reduced. Can do.
  • the inductance element 4 according to the fourth embodiment when the magnetic flux is parallel to the plane of the magnetic layer, the eddy current radius is controlled by the slit interval and the thickness of the magnetic layer. Even in the case of being perpendicular to the plane of the magnetic layer, it can be controlled by the thickness of the magnetic layer and the slit interval. For this reason, since the inductance element 4 according to the fourth embodiment includes the magnetic structure having a multilayer structure, the eddy current radius can be reduced, and as a result, the eddy current loss can be reduced.
  • relatively reluctance R m is small and relatively eddy current loss P e is small magnetic circuit Is formed.
  • the inductance element 4 according to the fourth embodiment can reduce the eddy current radius of the magnetic structure 2U as shown in FIGS. 16A and 16B, the eddy current loss can be reduced. it can.
  • the inductance element 4 according to the fourth embodiment includes a magnetic structure 2U capable of reducing the magnetic resistance and eddy current loss on the inductance coil 16. Therefore, compared to the inductance element 4B according to the comparative example 4, the eddy current loss is relatively reduced, and the AC resistance RAC can be reduced.
  • the magnetic layer 10 1 close to the inductor 16 is relatively narrower the slit interval SLP1 of the magnetic layer 10 first slit SL1 since the magnetic flux ⁇ is relatively large and, according away from inductor 16, the magnetic flux ⁇ may be relatively wider slit spacing SLP2 of the magnetic layer 10 and second slit SL2 from becoming relatively small.
  • the magnetic layer 10 2 the magnetic flux density is small and the eddy current is small as compared with the magnetic layer 10 1 . For this reason, it is not necessary to set the slit interval SLP2 as finely as the slit interval SLP1.
  • the magnetic layer 10 3 may have a single-layer structure without forming the slit SL3 and may be configured to suppress a leakage magnetic field to the outside.
  • FIG. 17A A schematic plane pattern configuration of the inductance element 4 according to the first modification of the fourth embodiment is expressed as shown in FIG. 17A, and is a schematic cross section taken along line 7A-7A in FIG. The structure is represented as shown in FIG.
  • the inductance element 4 includes an inductance coil 16 and a magnetic structure disposed on the surface of the inductance coil 16. 2U and a magnetic structure 2D disposed on the back surface of the inductance coil 16.
  • the magnetic structure 2U has a configuration in which a three-layer structure of magnetic layers 10 1 U, 10 2 U, and 10 3 U is laminated, and the magnetic structure 2D includes the magnetic layers 10 1 D, 10 2 D, and It has a configuration in which 10 3 D three-layer structures are stacked. That is, the magnetic structures 2U and 2D correspond to the magnetic structure 2 according to the second embodiment.
  • An insulating layer is formed between the magnetic layers 10 1 U and 10 2 U, an insulating layer is formed between the magnetic layers 10 2 U and 10 3 U, and the magnetic layer 10 1 U is separated from each other through the slit SL1 and is magnetic.
  • the layer 10 2 U is divided from each other through the slit SL2, and the magnetic layer 10 3 U is divided from each other through the slit SL3.
  • the slit SL1 and the slit SL3 are provided with a lattice pattern overlapping each other in plan view, and the slit SL2 and the slit SL3 are parallel to each other in plan view. A pattern is provided.
  • the inductance coil 16 is formed by a metal wiring layer 22 formed in the magnetic metal substrate 20.
  • the slit widths ⁇ SL1, ⁇ SL2, and ⁇ SL3 of the slits SL1, SL2, and SL3 are about 10 ⁇ m.
  • the thickness of the insulating layer is about 1 ⁇ m.
  • the thickness of each magnetic layer 10 1 U ⁇ 10 2 U ⁇ 10 3 U ⁇ 10 1 D ⁇ 10 2 D ⁇ 10 3 D is about 2 ⁇ m, and the thickness of the magnetic metal substrate 20 is about 60 ⁇ m. is there.
  • the magnetic flux passes through a small gap portion. reduction of the resistance R m can be achieved.
  • the eddy current radius is controlled by the slit interval and the magnetic layer thickness when the magnetic flux is parallel to the plane of the magnetic layer. Even when the magnetic flux is perpendicular to the plane of the magnetic layer, it can be controlled by the thickness of the magnetic layer and the slit interval. For this reason, since the inductance element 4 according to the first modification of the fourth embodiment includes the magnetic structure having a multilayer structure, the eddy current radius can be reduced, and as a result, the eddy current loss can be reduced. .
  • the magnetic resistance R m is relatively small, and the eddy current loss P e is relatively small.
  • a small magnetic circuit is formed.
  • the inductance element 4 according to the first modification of the fourth embodiment can reduce the eddy current radius of the magnetic structures 2U and 2D as shown in FIGS. Loss can be reduced.
  • the magnetic flux in the in-plane direction of the magnetic layer can be controlled by the slit interval of the magnetic structures 2U and 2D and the film thickness of each magnetic layer.
  • the magnetic flux in the direction perpendicular to the magnetic layer is also the film thickness of each magnetic layer. Further, it can be controlled by the slit interval of the magnetic structures 2U and 2D.
  • the inductance element 4 according to the first modification of the fourth embodiment includes magnetic structures 2U and 2D that can reduce magnetoresistance and eddy current loss. Is provided above and below the inductance coil 16, the eddy current loss is further reduced and the AC resistance R AC can be further reduced as compared with the inductance element 4 according to the fourth embodiment.
  • the magnetic layer 10 1 close to the inductance coil 16 the magnetic flux ⁇ is the slit spacing SLP1 of the magnetic layer 10 first slit SL1 since relatively large relatively narrow form, according away from inductor 16, the magnetic flux ⁇ may be relatively wider slit spacing SLP2 of the magnetic layer 10 and second slit SL2 from becoming relatively small.
  • the magnetic flux density is small and the eddy current is small as compared with the magnetic layer 10 1 . For this reason, it is not necessary to set the slit interval SLP2 as finely as the slit interval SLP1.
  • the magnetic layer 10 3 may have a single-layer structure without forming the slit SL3 and may be configured to suppress a leakage magnetic field to the outside.
  • the inductance element is represented by a series circuit configuration of an inherent inductance L and an AC resistance R AC having frequency characteristics.
  • the AC resistance R AC shows an increasing tendency as the inductance L increases.
  • WS corresponds to the case where the inductance element has a slit structure, that is, corresponds to the fourth embodiment shown in FIGS.
  • FIG. 15 corresponds to the comparative example 4 shown in FIG. 15.
  • the AC resistance R AC shows an increasing tendency as the inductance L increases, the increasing tendency is suppressed as compared with the comparative example 4 in the inductance element according to the fourth embodiment or the modification thereof. That is, the AC resistance R AC can be reduced by providing the slit structure.
  • the experimental results are as shown in FIG.
  • the relationship between the inductance L and the magnetic field H is schematically expressed as shown in FIG. 19A, and the relationship between the magnetic flux density B and the magnetic field H is schematically shown in FIG. 19B. It is expressed in The magnetic field H is proportional to the current through the inductance element.
  • the relationship between the inductance L and the magnetic field H is ideally a constant value L 0 with respect to the increase of the current, that is, the magnetic field H, as indicated by a broken line, but in practice, it is shown in FIG. as shows the decreasing trend as shown by L d exceeds field H 1 threshold. This is because, as shown in FIG.
  • the gradients of the magnetic flux density B and the magnetic field H are reduced when the threshold magnetic field H 1 is exceeded, and as a result, the inductance L is also reduced.
  • the saturation magnetic flux density B s and the gradient of the magnetic field H indicate the magnetic permeability ⁇ .
  • Eddy current loss is a phenomenon in which a current flows in a sample according to the law of electromagnetic induction in accordance with the magnetization change, and the magnetization change is therefore braked.
  • the eddy current loss Pe is given by assuming that the cylinder radius is r 0 , the resistivity is ⁇ , the conduction current is I, and the change with time is dI / dt.
  • P e r 0 2 / (8 ⁇ ) ⁇ (dI / dt) 2 (6) Is established. From (6), a cylinder radius by reducing the r 0, it is possible to suppress the eddy current loss P e.
  • Modification 2 A schematic planar pattern configuration of the inductance element 4 according to the second modification of the fourth embodiment is expressed as shown in FIG. 22A, and is a schematic cross section taken along line 8A-8A in FIG. The structure is represented as shown in FIG.
  • the inductance element 4 includes an inductance coil 16 and a magnetic structure disposed on the surface of the inductance coil 16. 2U and a magnetic structure 2D disposed on the back surface of the inductance coil 16.
  • the magnetic structure 2U has a configuration in which a three-layer structure of magnetic layers 10 1 U, 10 2 U, and 10 3 U is laminated, and the magnetic structure 2D includes the magnetic layers 10 1 D, 10 2 D, and It has a configuration in which 10 3 D three-layer structures are stacked.
  • the magnetic structures 2U and 2D correspond to the magnetic structure 2 according to the second embodiment.
  • An insulating layer 12 1 is formed between the magnetic layers 10 1 U and 10 2 U, an insulating layer 12 2 is formed between the magnetic layers 10 2 U and 10 3 U, and the magnetic layers 10 1 U are mutually connected via the slit SL1.
  • the magnetic layer 10 2 U is divided from each other through the slit SL2, and the magnetic layer 10 3 U is divided from each other through the slit SL3.
  • the slit SL1 and the slit SL3 are provided with a lattice pattern overlapping each other in plan view, and the slit SL2 and the slit SL3 are parallel to each other in plan view. A pattern is provided.
  • the widths of the slits SL1, SL2, and SL3 are about 10 ⁇ m.
  • the film thickness of the insulating layers 12 1 and 12 2 is about 1 ⁇ m.
  • the thickness of each magnetic layer 10 1 U ⁇ 10 2 U ⁇ 10 3 U ⁇ 10 1 D ⁇ 10 2 D ⁇ 10 3 D is about 2 ⁇ m, and the thickness of the magnetic metal substrate 20 is about 60 ⁇ m. is there.
  • the slit width by setting wider than the thickness of the insulating layer, the magnetic flux to pass a small portion of the gap, reducing the magnetic resistance R m Can be achieved.
  • the eddy current radius is controlled by the thickness of the magnetic layer and the slit interval when the magnetic flux is parallel to the plane of the magnetic layer. Even when the magnetic flux is perpendicular to the plane of the magnetic layer, it can be controlled by the slit interval and the thickness of the magnetic layer. Therefore, in the inductance element 4 according to the second modification of the fourth embodiment, since with a magnetic structure of the multilayer structure to reduce eddy current radius, the eddy current loss P e can be reduced as a result It is.
  • the inductance element 4 according to the second modification of the fourth embodiment is the same as the inductance element 4 according to the first modification of the fourth embodiment in that the magnetic structures 2U and 2D have a lattice pattern. .
  • the arrangement structure of the lattice pattern of the magnetic structures 2U and 2D is different from the first modification of the fourth embodiment. Yes.
  • Other configurations are the same as those of the first modification of the fourth embodiment.
  • the inductance element 4 according to the second modification of the fourth embodiment includes a magnetic structure that can reduce magnetoresistance and eddy current loss as an inductance coil. Since 16 are provided above and below, the eddy current loss can be further reduced and the AC resistance R AC can be further reduced as compared with the inductance element 4 according to the fourth embodiment.
  • the search coil 40 is mounted on the magnetic layer in which the slits SL are formed in various shapes, and impedance measurement is performed. went.
  • FIG. 23 (a) Schematic plane pattern configuration of the experimental system arranged search coil 40 on the magnetic layer 10 3 having the slit SL is expressed as shown in FIG. 23 (a), schematic bird's-eye view structure of the search coil 40 is schematically Is represented as shown in FIG.
  • a schematic cross-sectional structure taken along the line 9A-9A in FIG. 23A is represented as shown in FIG.
  • the short side direction of the magnetic layer is the X axis direction
  • the long side direction is the Y axis direction
  • the short side direction of the search coil device is the D X axis direction
  • the long side direction is the D Y axis. The direction.
  • the search coil 40 and the magnetic structure 2 form a closed magnetic circuit (closed magnetic circuit) as shown by a broken line.
  • the resistance R AC can be evaluated.
  • the search coil 40 is disposed on a search coil substrate 42 and connected to the search coil electrode terminals 38 1 and 38 2 .
  • the search coil 40 is arranged on the magnetic layer having the slit SL so that the coil surface of the search coil 40 faces the magnetic layer surface. Therefore, the search coil electrode terminals 38 1 and 38 2 can be taken out from above.
  • the magnetic structure is arranged on the magnetic layer substrate 50.
  • the magnetic structure has the same structure as the magnetic structure 2 (FIG. 12) according to the second embodiment.
  • the slit width of the slit SL is represented by ⁇ SL
  • the slit interval in the X-axis direction is represented by W X
  • the slit interval in the Y-axis direction is represented by W Y.
  • a narrower slit width ⁇ SL of the slit SL is desirable because the magnetic resistance R m decreases.
  • a longer slit interval W X ⁇ W Y of the slit SL is desirable because the magnetic resistance R m decreases.
  • the experimental conditions of the experimental system in which the search coil 40 is arranged on the magnetic layer having the slit SL are expressed as shown in FIG. 26A, and the explanation of the angle ⁇ 2 of the D X axis of the search coil with respect to the X axis is It is expressed as shown in FIG.
  • the description of the slit width ⁇ SL and the slit interval (slit pitch) SLP of the slit SL formed in the magnetic layer 10 is expressed as shown in FIG.
  • the experimental conditions in which FIG. 26A is expanded using the orthogonal table and compressed in nine ways are expressed as shown in FIG.
  • No. 1 shows that the slit interval SLP is in the (D X ⁇ D Y ) direction under the condition that the angle ⁇ 2 is 90 ° and the slit width ⁇ SL is 2 ⁇ m, as shown in FIG. This corresponds to dividing the magnetic layer into a size of / 8) ⁇ (DL / 8).
  • No. 2 is a condition where the angle ⁇ 2 is 45 ° and the slit width ⁇ SL is 6 ⁇ m, and the slit interval SLP is in the (D X ⁇ D Y ) direction, as shown in FIG. 25, (DS / 4) ⁇ (DL / This corresponds to dividing the magnetic layer into the size of 4).
  • FIG. 3 is a condition where the angle ⁇ 2 is 0 ° and the slit width ⁇ SL is 10 ⁇ m, and the slit interval SLP is in the (D X ⁇ D Y ) direction, as shown in FIG. 25, (DS / 2) ⁇ (DL / This corresponds to dividing the magnetic layer into the size of 2). Since the same applies to FIG. 27, the duplicate description is omitted.
  • the angle ⁇ 2 between the search coil and the magnetic layer of 90 ° corresponds to an arrangement relationship in which the short side axis X of the search coil and the short side axis D X of the magnetic layer are perpendicular.
  • the angle ⁇ 2 between the search coil and the magnetic layer of 45 ° corresponds to an arrangement relationship in which the short side axis X of the search coil and the short side axis D X of the magnetic layer have an angle of 45 °.
  • An angle ⁇ 2 between the search coil and the magnetic layer of 0 ° corresponds to an arrangement relationship in which the short side axis X of the search coil and the short side axis D X of the magnetic layer are parallel.
  • FIG. No. 1 is a pair in which the number of magnetic layers is one.
  • No. 2 is a pair in which the number of magnetic layers is two.
  • 3 includes a pair in which the number of magnetic layers is three.
  • FIG. 1-No. No. 3 is a pair in which the number of magnetic layers is one.
  • 4 to No. No. 6 is a pair in which the number of magnetic layers is two.
  • 7-No. 9 includes a pair of three magnetic layers.
  • the slit widths 2 ⁇ m, 6 ⁇ m, and 10 ⁇ m correspond to the conditions that the slit width ⁇ SL of the slit SL is 2 ⁇ m, 6 ⁇ m, and 10 ⁇ m.
  • the thickness of each magnetic layer is 2 ⁇ m.
  • the experimental result of the relationship between the resistance increase amount R 6 MHz -R 100 kHz of the AC resistance R AC and the inductance L is expressed as shown in FIG.
  • WS corresponds to the slit structure
  • experimental data corresponding to the experimental conditions of FIGS. 26 (a) and 27 are indicated by white circle plots and broken lines.
  • the AC resistance R AC of the resistance increase R 6MHz -R 100kHz is the difference AC resistance R AC at a frequency of 6MHz and 100kHz.
  • WOS corresponds to a structure without slits
  • the magnetic layer has a single layer structure, and the thickness of the magnetic layer is changed to 0.25 ⁇ m, 2 ⁇ m, 4 ⁇ m, 6 ⁇ m, 8 ⁇ m, 10 ⁇ m, and 14 ⁇ m. Data are shown as black circle plots and solid lines.
  • the resistance increase amount R 6 MHz -R 100 kHz of the AC resistance R AC shows an increasing tendency as the inductance L increases, but the fourth embodiment in which the magnetic layer has a slit structure or a modification thereof.
  • an increase tendency is suppressed as compared with Comparative Example 4 in which the magnetic layer has a single layer structure. That is, by providing the slit structure, the resistance increase amount of the AC resistance R AC can be reduced. Therefore, the AC resistance R AC can be reduced by providing the magnetic layer with a slit structure.
  • FIG. 29A a schematic bird's-eye view configuration is represented as shown in FIG. 29A, and a schematic cross-sectional structure taken along line 10A-10A in FIG. It is expressed as shown in (b).
  • the device size of the inductance element is 1.9 mm ⁇ 1.1 mm, and the thickness of the magnetic layer having a single layer structure is 6 ⁇ m.
  • a schematic bird's-eye view configuration is represented as shown in FIG. 30 (a), and a schematic cross-sectional structure taken along line 11A-11A in FIG. This is expressed as shown in FIG.
  • the device size of the inductance element is 1.9 mm ⁇ 1.1 mm
  • the magnetic layers 10 1 U ⁇ 10 2 U ⁇ 10 3 U and 10 1 D ⁇ 10 2 D ⁇ 10 have a three-layer structure.
  • the thickness of 3 D are each 2 [mu] m.
  • the film thickness of the insulating layer 12 between the magnetic layers is 1 ⁇ m
  • the slit widths ⁇ SL1, ⁇ SL2, and ⁇ SL3 are each 10 ⁇ m.
  • the experimental result of the frequency characteristic of the inductance L of the inductance element according to the fourth embodiment and the inductance element according to Comparative Example 4 is expressed as shown in FIG. 31, and the experimental result of the frequency characteristic of the AC resistance R AC is shown in FIG. It is expressed as shown in 31 and 32, WS corresponds to the slit structure of the fourth embodiment shown in FIG. 30, and WOS corresponds to the slitless structure of Comparative Example 4 shown in FIG.
  • the frequency characteristic of the inductance L a flat frequency characteristic is obtained in a wide frequency band as shown in FIG.
  • the frequency characteristic of the AC resistance R AC can suppress an increase in AC resistance on the high frequency side as shown in FIG. That is, the magnetic structure having the slit structure can improve the high frequency characteristics of the inductance L and can suppress an increase in AC resistance. As a result, the inductance element according to the fourth embodiment can reduce AC loss.
  • FIGS. 33 (a) to 33 (e) A schematic cross-sectional structure for explaining one step of the method of manufacturing the inductance coil 16 applicable to the inductance element 4 according to the fourth embodiment is as shown in FIGS. 33 (a) to 33 (e). expressed.
  • FIGS. 33 (a) to 33 (e) A schematic cross-sectional structure for explaining one step of the method of manufacturing the inductance coil 16 applicable to the inductance element 4 according to the fourth embodiment is as shown in FIGS. 33 (a) to 33 (e). expressed.
  • FIGS. 34 (a) to 34 (d) Examples in which the groove portion 15 is formed are represented as shown in FIGS. 34 (a) to 34 (d), respectively.
  • PC permalloy (NiFeMoCu) can be applied to the magnetic metal film.
  • the insulating layer 25 is formed.
  • the groove 15 can be formed by, for example, wet etching (using an etching solution containing phosphoric acid), laser processing, or press processing after resist patterning.
  • SiO 2 can be applied as the insulating layer 25, for example.
  • a sputtering technique, a CVD technique, or the like can be used.
  • the magnetic metal substrate 20 and the metal wiring layer 22 can be electrically insulated.
  • CMP chemical mechanical polishing
  • the magnetic metal substrate 20 on the back surface is etched and thinned.
  • wet etching technology, CMP technology, or the like can be applied to the back surface etching.
  • the excess metal wiring layer 22 on the back surface can be removed.
  • the inductance coil 16 applicable to the inductance element 4 according to the fourth embodiment is completed through the above steps.
  • FIG. 1 a schematic bird's-eye view showing a state in which the groove 15 is formed in the magnetic metal substrate 20 is expressed as shown in FIG.
  • FIG. 1 A schematic bird's-eye view showing a state in which the metal wiring layer 22 and the inductance coil terminal electrode 23 are formed in the groove portion 15 is expressed as shown in FIG.
  • FIG. 36B shows a schematic planar pattern configuration in which the metal wiring layer 22 and the inductance coil terminal electrode 23 are arranged in the circular groove portion 15 shown in FIG. 36A. It is expressed in
  • FIG. 36C A schematic planar pattern configuration in which the electrodes 23 are arranged is expressed as shown in FIG. 36C, and a schematic arrangement in which the metal wiring layer 22 and the inductance coil terminal electrode 23 are arranged in two opposing triangular grooves 15 is shown.
  • the planar pattern configuration is expressed as shown in FIG.
  • the metal wiring layer 22 is thus provided with a coil shape, which is rectangular, circular, octagonal, or triangular. Any one of the plane patterns may be provided.
  • the coil shape may have a polygonal shape or an arbitrary plane pattern.
  • FIG. 37 shows an example of a DC-DC step-down converter.
  • the DC-DC step-down converter to which the inductance element 4 according to the fourth embodiment is applied includes a DC input voltage V I , a MOSFET Q, a diode D, a capacitor C, and an inductor L.
  • the inductance element 4 according to the fourth embodiment is applied to the inductor L.
  • the energy stored in the inductor L is switched from the DC input voltage V I by the switching operation of the MOSFET Q, and the DC output voltage V O stepped down from the DC input voltage V I is switched. Can be obtained from both ends of the capacitor C.
  • the application example of the inductance element 4 according to the fourth embodiment is not limited to the above-described DC-DC step-down converter, but is used for a DC-DC step-up converter, a choke coil application for noise removal, and the like. Is also applicable.
  • FIG. 38 is a schematic cross-sectional structure of an inductor (EI core) 300 to which the magnetic structure 240 according to the fourth embodiment is applied, and the first configuration example is represented as shown in FIG.
  • the configuration example of FIG. 38 is expressed as shown in FIG. 38B, the third configuration example is expressed as shown in FIG. 38C, and the fourth configuration example is expressed as shown in FIG. 38D. Is done.
  • An inductor (EI core) 300 to which the magnetic structure 240 according to the fourth embodiment is applied includes a core 200 and windings disposed on the core 200, as shown in FIGS. 38 (a) to 38 (d).
  • a wire coil 220 and a magnetic structure 240 are provided, and the magnetic structure 240 can be magnetically coupled to the core 200.
  • the magnetic structure 240 As the magnetic structure 240, as shown in FIGS. 38 (a) to 38 (d), the magnetic structure according to the second embodiment having a three-layer structure is applied.
  • the magnetic structure 240 according to the first or third embodiment can also be applied to the magnetic structure 240.
  • As the core 200 a ferrite or metal magnetic material can be used.
  • An Fe—Si based silicon rigid plate reactor or the like may be applied.
  • inductor (EI core) 300 to which the magnetic structure 240 according to the fourth embodiment is applied a magnetic circuit with small magnetoresistance and eddy current loss is applied to the inductor, so that the entire inductor (EI core) can be obtained. Magnetic resistance and eddy current loss can be reduced. Also, leakage magnetic flux can be suppressed.
  • (Trance) 39 is a schematic cross-sectional structure of a transformer 300 to which the magnetic structure 240 according to the fourth embodiment is applied, and the first configuration example is arranged in the core 200 and the core 200 as shown in FIG.
  • the primary side coil L1, the secondary side coil L2 disposed on the core 200, and the magnetic structure 240 are provided.
  • the magnetic structure 240 can be magnetically coupled to the core 200.
  • FIG. 39B is a schematic cross-sectional structure of a transformer 300 to which the magnetic structures 240 1 and 240 2 according to the fourth embodiment are applied, and a second configuration example includes a core 200 and a core as shown in FIG. a primary coil L1 placed in 200, the secondary coil L2 disposed in the core 200, and a magnetic structure 240 1-240 2, the magnetic structure 240 1 - 240 2 includes a core 200 Magnetic coupling is possible.
  • the magnetic structure according to the second embodiment having a three-layer structure is applied.
  • the magnetic structure 240, 240 1, 240 2, the magnetic structure according to the first or third embodiment can also be applied.
  • a ferrite or metal magnetic material can be used.
  • An Fe—Si based silicon rigid plate reactor or the like may be applied.
  • the magnetic resistance and eddy current loss of the entire transformer are reduced by applying a magnetic circuit with small magnetoresistance and eddy current loss to the transformer 300. Can be realized. Also, leakage magnetic flux can be suppressed.
  • a schematic cross-sectional structure of an electromagnetic shielding structure 400 to which the magnetic structure 240 according to the fourth embodiment is applied includes an electromagnetic shielding target object 250 and a hollow portion surrounding the electromagnetic shielding target object 250. 260 and a magnetic structure 240, and the magnetic structure 240 surrounds the electromagnetic shielding target object 250 through the cavity 260.
  • the electromagnetic shielding target object 250 is an object that does not want to give an electromagnetic field (E, H) such as a sensor component.
  • the electromagnetic shielding structure 400 is applied by applying a magnetic circuit with small magnetic resistance and eddy current loss to the electromagnetic shielding structure 400.
  • the overall magnetic resistance and eddy current loss can be reduced. Also, leakage magnetic flux can be suppressed.
  • the magnetic structure capable of reducing the magnetoresistance and eddy current loss and the above magnetic structure are applied, the AC resistance is reduced, and the high frequency An inductance element having excellent characteristics can be provided.
  • FIG. 41A is a detailed configuration of the inductance element 4B according to the fourth embodiment, and a schematic bird's-eye view configuration is represented as shown in FIG. 41A, and is a schematic diagram taken along the line 12A-12A in FIG. A typical cross-sectional structure is represented as shown in FIG.
  • the inductance element 4B includes an inductance coil 160, a magnetic structure 2U disposed on the surface of the inductance coil 160, and an inductance.
  • a magnetic structure 2D disposed on the back surface of the coil 160.
  • the magnetic structure 2U has a configuration in which a three-layer structure of magnetic layers 10 1 U, 10 2 U, and 10 3 U is laminated, and the magnetic structure 2D includes the magnetic layers 10 1 D, 10 2 D, and It has a configuration in which 10 3 D three-layer structures are stacked.
  • An insulating layer 122 1 is formed between the magnetic layers 10 1 U and 10 2 U, an insulating layer 122 2 is formed between the magnetic layers 10 2 U and 10 3 U, and the magnetic layers 10 1 U are mutually connected via the slit SL.
  • the magnetic layer 10 2 U is also divided from each other through the slit SL, and the magnetic layer 10 3 U is also divided from each other through the slit SL. The same applies to the magnetic layers 10 1 D ⁇ 10 2 D ⁇ 10 3 D.
  • the magnetic metal substrate 290 is formed by permalloy, for example.
  • the inductance coil 160 is formed by a metal wiring layer formed in the magnetic metal substrate 290.
  • it is formed by embedding a metal wiring layer in a spiral groove formed by etching permalloy.
  • the magnetic structures 2U and 2D having slits are formed as a core to form a closed magnetic circuit structure.
  • an inductance element 4B according to the fourth embodiment includes magnetic structures 2U and 2D that can reduce magnetoresistance and eddy current loss. Since it is provided at the top and bottom, eddy current loss is reduced, and AC resistance can also be reduced.
  • FIG. 42A a schematic bird's-eye view configuration is represented as shown in FIG. 42A, and a side configuration viewed from the direction A in FIG. It is expressed as shown in (b).
  • Partially enlarged structure example 1 between the upper coils is represented as shown in FIG. 42C, and partially enlarged structure example 2 between the upper coils is represented as shown in FIG.
  • the side structure seen from the B direction of Fig.42 (a) is represented as shown in FIG.42 (e).
  • the inductance element 4 includes a substrate 112, an upper coil 126 disposed on the surface of the substrate 112, a lower coil 122 disposed on the back surface facing the surface of the substrate 112, and the substrate 112.
  • An upper and lower coil connecting portion 120 that penetrates from the front surface to the back surface and connects the upper coil 126 and the lower coil 122 is provided.
  • a relatively thick insulating layer 128B may be embedded between the upper coils 126 via the insulating layer 128.
  • the magnetic layer of the upper core 130 may be embedded between the upper coils 126 via the insulating layer 128.
  • the structural example 2 including the relatively thick insulating layer 128B between the upper coils 126 has a width W2 between the coils that is twice or more the thickness D of the magnetic layer of the upper core 130. Applicable to the case.
  • the width W1 between the coils is more than twice the thickness D of the magnetic layer of the upper core 130, as shown in FIG. Applicable when it is small.
  • the upper coil 126 and the lower coil 122 sandwich the substrate 112 and constitute a solenoid coil.
  • a lower core 124 disposed on the substrate 112 between the upper coil 126 and the lower coil 122 may be provided.
  • the upper core 130 includes an upper core 130 disposed on the surface of the upper coil 126, and a lower core 124 disposed on the substrate 112 between the upper coil 126 and the lower coil 122. 126 and the end of the lower coil 122 may be magnetically coupled.
  • the inductance element 4 includes a substrate 112, an upper coil 126 disposed on the surface of the substrate 112, a lower coil 122 disposed on the back surface facing the surface of the substrate 112, and a substrate. 112, the upper and lower coil connecting portions 120 that penetrate from the front surface to the back surface and connect the upper coil 126 and the lower coil 122, the upper core 130 disposed on the surface of the upper coil 126, and between the upper coil 126 and the lower coil 122
  • the lower core 124 disposed on the substrate 112 may be provided.
  • the upper coil 126 and the lower coil 122 sandwich the substrate 112 to form a solenoid coil
  • the upper core 130 and the lower core 124 are magnetically coupled at the end portions of the upper coil 126 and the lower coil 122 to provide a solenoid. You may provide the closed magnetic circuit which penetrates a coil.
  • the substrate may be provided with either a silicon substrate or an insulating substrate such as a glass substrate or a ferrite substrate.
  • the inductance element 4 performs deep etching on the silicon substrate 112, the front and back surfaces of the silicon substrate, and the silicon substrate 112.
  • An upper coil 126 and a lower coil 122 formed of a metal wiring layer disposed in a solenoid-shaped groove portion formed in practice are provided.
  • the inductance element 4 may include an upper core 130 disposed on the surface of the upper coil 126 as shown in FIGS. 42 (a) to 42 (e).
  • the upper core 130 may have a multilayer structure of a magnetic layer and an insulating layer.
  • the magnetic layer constituting the upper core 130 can be formed by a plating technique, a sputtering technique, a vacuum deposition technique, or the like.
  • the inductance element 4 according to the fifth embodiment is arranged on the surface of the silicon substrate 112 as shown in FIGS. 42 (a) to 42 (e), and is a solenoid composed of an upper coil 126 and a lower coil 122.
  • a lower core 124 built in the coil may be provided.
  • the lower core 124 may have a multilayer structure of a magnetic layer and an insulating layer.
  • the magnetic layer constituting the lower core 124 can also be formed by a plating technique, a sputtering technique, a vacuum deposition technique, or the like.
  • the magnetic layers constituting the upper core 130 and the lower core 124 may include a ferromagnetic material.
  • the insulating layer constituting the upper core 130 and the lower core 124 may be provided with any one of a ferromagnetic material, a paramagnetic material, and a diamagnetic material, and may have a resistivity of 10 ⁇ ⁇ cm or more.
  • the eddy current radius in the magnetic layer can be controlled by the thickness of the magnetic layer constituting the upper core 130 and the lower core 124. By forming the magnetic layer thin, the eddy current radius can be reduced, and eddy current loss can be reduced.
  • the inductance element 4 includes an upper core 130 and a lower core 124 at the ends of the upper coil 126 and the lower coil 122, as shown in FIGS. 42 (a) to 42 (e). May be provided.
  • the upper core 130 and the lower core 124 have a multilayer structure of a magnetic layer and an insulating layer, so that the eddy current radius can be reduced, the eddy current loss can be reduced, and the magnetic resistance can be reduced.
  • the upper core and the lower core may be omitted, and the solenoid structure described above may be provided.
  • the lower core may be omitted, and a combined structure of the upper core and the solenoid structure may be provided.
  • the upper core may be omitted and a combined structure of the lower core and the solenoid structure may be provided.
  • the fifth embodiment can provide an inductance element with reduced magnetic resistance, eddy current loss, and AC resistance, high inductance, and excellent high-frequency characteristics.
  • the fifth embodiment it is possible to provide an inductance element having a high inductance while maintaining an AC resistance equivalent to that of the inductance element according to the fourth embodiment.
  • FIG. 43 A schematic bird's-eye view showing the internal structure of the inductance element 4 according to the fifth embodiment is represented as shown in FIG. 43, and a top view of FIG. 43 is represented as shown in FIG. A side view in the short side direction is represented as shown in FIG. 44 (b), and a bottom view of FIG. 43 is represented as shown in FIG. 44 (c).
  • the inductance element 4 performs deep etching on the silicon substrate 112 to start from the surface of the silicon substrate 112.
  • a through hole 114 penetrating the back surface, a lower core forming portion 116 formed on the surface of the silicon substrate 112, and a lower coil forming portion 118 formed on the back surface of the silicon substrate are provided.
  • FIG. 45 A schematic bird's-eye view showing the internal structure of the inductance element 4 according to the fifth embodiment is represented as shown in FIG. 45, and a top view of FIG. 45 is represented as shown in FIG. 46 (a).
  • FIG. 46B A side view in the short side direction is represented as shown in FIG. 46B, and a bottom view of FIG. 45 is represented as shown in FIG.
  • the inductance element 4 As shown in FIGS. 45 and 46 (a) to 46 (c), the inductance element 4 according to the fifth embodiment performs a plating process on the through hole 114 and the lower coil forming portion 118.
  • the upper and lower coil connecting portions 120 and the lower coil 122 are formed.
  • FIG. 47 A schematic bird's-eye view showing the internal structure of the inductance element 4 according to the fifth embodiment is represented as shown in FIG. 47, and a top view of FIG. 47 is represented as shown in FIG. 48 (a).
  • FIG. 48B A side view in the short side direction is represented as shown in FIG. 48B, and a bottom view of FIG. 47 is represented as shown in FIG.
  • the inductance element 4 according to the fifth embodiment is formed by performing a plating process on the lower core forming portion 116.
  • a core 124 is provided.
  • FIG. 49 A schematic bird's-eye view showing the internal structure of the inductance element 4 according to the fifth embodiment is represented as shown in FIG. 49, and a top view of FIG. 49 is represented as shown in FIG. A side view in the short side direction is represented as shown in FIG. 50B, and a bottom view of FIG. 49 is represented as shown in FIG.
  • the inductance element 4 includes upper and lower coils at both ends of the long side via an insulating layer 128 on the lower core 124.
  • An upper coil 126 for connecting the connection parts 120 is provided. In the process of forming the upper coil 126, a photolithography and plating process of a thick film resist can be applied.
  • FIG. 51 A schematic bird's-eye view showing the internal structure of the inductance element 4 according to the fifth embodiment is represented as shown in FIG. 51, and a top view of FIG. 51 is represented as shown in FIG. 52 (a).
  • the side view in the short side direction is represented as shown in FIG. 52 (b), and the bottom view of FIG. 51 is represented as shown in FIG. 52 (c).
  • a side view seen from the long side direction of FIG. 51 is expressed as shown in FIG.
  • the inductance element 4 includes an upper core 130 disposed on the upper coil 126 as shown in FIGS. 51, 52 (a) to 52 (c), and FIG.
  • a closed magnetic circuit 32R is formed between the upper core 130 and the lower core 124 by coupling the upper core 130 and the lower core 124 as shown in FIG. Is done.
  • the upper core 130 has a multilayer structure of, for example, 3 pairs (3P) of magnetic layers and insulating layers
  • the lower core 124 has, for example, 8 pairs of (8P) magnetic layers and insulating layers. It has a multilayer structure.
  • FIG. 55 A schematic cross-sectional structure taken along line 13A-13A in FIG. 55 (a) is represented as shown in FIG. 55 (b).
  • the upper core 130 and the lower core 124 may have a multilayer structure of a magnetic layer and an insulating layer.
  • the inductance element 4 may include an insulating layer 128 disposed on the surface of the substrate 112, and the lower core 124 and the upper core 130 may be stacked with the insulating layer 128 interposed therebetween. .
  • the coupling structure of the upper core and the lower core is disposed in the lower core forming portion 116 of the substrate 112, and the lower core 124 having a multilayer structure of a magnetic layer and an insulating layer, and the lower core 124.
  • the inductance element manufacturing method includes a substrate 112, an upper coil 126 disposed on the surface of the substrate 112, a lower coil 122 disposed on the back surface facing the surface of the substrate 112, and a substrate. 112, the upper and lower coil connecting portions 120 that penetrate from the front surface to the back surface and connect the upper coil 126 and the lower coil 122; the upper core 130 disposed on the surface of the upper coil 126; In the inductance element including the lower core 124 disposed on the substrate 112, the step of processing the substrate 112, the step of forming the lower core 124, the lower coil 126 and the upper and lower coil connecting portions 120, and the upper coil 126 are formed. And a step of forming the upper core 130.
  • the back surface wiring etching is performed on the back surface of the substrate 112, the lower coil forming portion 118 and a part of the through hole 114 are formed, and the through wiring etching is performed on the surface of the substrate 112.
  • the step of forming the through hole 114 and the step of performing the lower core etching on the surface of the substrate 112 to form the lower core forming portion 116 are included.
  • FIG. 56A is a schematic plan view of the silicon substrate 112, which is one step of the method for manufacturing the inductance element 4 according to the fifth embodiment, and is represented by 14A in FIG. 56A.
  • a schematic cross-sectional view along the line -14A is expressed as shown in FIG. 56 (b).
  • FIG. 57A a schematic plan view of the silicon substrate 112 subjected to the back surface wiring etching is represented as shown in FIG. 57A, and a schematic cross-sectional view taken along the line 15A-15A in FIG. It is expressed as shown in (b).
  • FIG. 58 (a) a schematic plan view of the silicon substrate 112 subjected to the through wiring etching is represented as shown in FIG. 58 (a), and a schematic cross-sectional view taken along the line 16A-16A in FIG. 58 (a) is shown in FIG. It is expressed as shown in (b).
  • FIG. 59 (a) a schematic plan view of the silicon substrate 112 subjected to the lower core etching is represented as shown in FIG. 59 (a), and a schematic cross-sectional view taken along line 17A-17A in FIG. 59 (a) is shown in FIG. It is expressed as shown in (b).
  • A1 First, as shown in FIGS. 56A and 56B, a silicon substrate 112 is prepared.
  • A2) Next, as shown in FIGS. 57 (a) and 57 (b), the back surface wiring etching is performed on the back surface of the silicon substrate 112 to form a part of the lower coil forming portion 118 and the through hole 114. To do.
  • A3 Next, as shown in FIGS.
  • through-hole etching is performed on the surface of the silicon substrate 112 to form through-holes 114.
  • A4 Next, as shown in FIGS. 59 (a) and 59 (b), lower core etching is performed on the surface of the silicon substrate 112 to form a lower core forming portion 116.
  • a silicon substrate 112 of 10 ⁇ ⁇ cm or more or an insulating substrate such as glass or ferrite is applied as the substrate
  • the above steps may be used, but a silicon substrate 112 of 10 ⁇ ⁇ cm or less is applied as the substrate.
  • the process of forming the lower core 124, the lower coil 122, and the upper and lower coil connecting portions 120 is performed for the plating process on the through hole 114, the lower coil forming portion 118, and the lower core forming portion 116 after the substrate 112 is processed.
  • forming the upper and lower coil connecting portions 120 and the lower coil 122 by plating the through holes 114 and the lower coil forming portion 118 after removing the first resist 125 or the dry film.
  • FIG. 60 (a) Schematic plan view of a silicon substrate 112 in which a seed is formed in the through hole 114, the lower coil forming portion 118, and the lower core forming portion 116, which is one step of the method for manufacturing an inductance element according to the fifth embodiment. Is represented as shown in FIG. 60 (a), and a schematic cross-sectional view taken along line 18A-18A in FIG. 60 (a) is represented as shown in FIG. 60 (b).
  • FIG. 61A a schematic plan view of a silicon substrate on which the lower core 124 is formed by performing photolithography and plating is represented as shown in FIG. 61A, and is along the line 19A-19A in FIG. 61A.
  • FIG. 61A A schematic cross-sectional view is represented as shown in FIG.
  • FIG. 62A a schematic plan view of the silicon substrate on which the through hole 114 and the lower coil forming portion 118 are plated is expressed as shown in FIG. 62A, and is taken along the line 20A-20A in FIG.
  • a schematic cross-sectional view is represented as shown in FIG. (B1)
  • the through hole 114, the lower coil forming portion 118, and the lower core forming portion 116 are A step of forming a seed 113 for the plating step is performed.
  • B2 Next, as shown in FIGS.
  • a first resist 125 is applied or a dry film is laminated on the surface of the silicon substrate, and patterned by photolithography to form a lower core forming portion.
  • a plating process is performed on 116 to form the lower core 124.
  • the magnetic layer can be formed by a sputtering technique, a vacuum deposition technique or the like in addition to the plating formation technique.
  • plating is performed on the through hole 114 and the lower coil forming portion 118 to connect the upper and lower coils.
  • the part 120 and the lower coil 122 are formed.
  • the step of forming the lower core 124 may include a step of forming a multilayer structure of a magnetic layer and an insulating layer.
  • the step of forming the upper coil 126 includes a step of forming the first insulating layer 128 on the surface side of the substrate 112, a step of forming the first opening 128A for the first insulating layer 128, and the first opening 128A.
  • FIG. 1 A schematic plan view of the silicon substrate, which is one step of the method of manufacturing an inductance element according to the fifth embodiment and has been subjected to the front and back polishing steps, is represented as shown in FIG.
  • a schematic cross-sectional view taken along line 21A-21A in a) is expressed as shown in FIG.
  • FIG. 64A A schematic plan view of the silicon substrate subjected to the surface-side insulating layer forming step is represented as shown in FIG. 64A, and a schematic cross-sectional view taken along the line 22A-22A in FIG. It is expressed as shown in FIG.
  • FIG. 65A A schematic plan view of the silicon substrate that has been subjected to the opening forming process for the surface-side insulating layer is represented as shown in FIG. 65A, and is a schematic cross-sectional view taken along the line 23A-23A in FIG. Is expressed as shown in FIG.
  • FIG. 66 (a) A schematic plan view of the silicon substrate subjected to the upper coil seed formation step is represented as shown in FIG. 66 (a), and a schematic cross-sectional view taken along line 24A-24A of FIG. 66 (a) is shown in FIG. It is expressed as shown in (b).
  • FIG. 67A a schematic plan view of the silicon substrate subjected to the photolithography process for the upper coil is represented as shown in FIG. 67A, and is a schematic cross-sectional view taken along the line 25A-25A in FIG. 67A. Is expressed as shown in FIG.
  • FIG. 68 (a) a schematic plan view of the silicon substrate subjected to the plating forming process for the upper coil is represented as shown in FIG. 68 (a), and is a schematic cross-sectional view taken along the line 26A-26A in FIG. 68 (a). Is expressed as shown in FIG.
  • FIG. 69A A schematic plan view of the silicon substrate on which the resist stripping process for the upper coil has been performed is expressed as shown in FIG. 69A, and is a schematic cross-sectional view taken along line 27A-27A in FIG. 69A. Is expressed as shown in FIG.
  • FIG. 70A a schematic plan view of the silicon substrate subjected to the seed removing process for the upper coil is expressed as shown in FIG. 70A, and is a schematic cross-sectional view taken along line 28A-28A in FIG. Is expressed as shown in FIG. (C1)
  • C1 After the manufacturing process of the lower core 124, the lower coil 122, and the upper and lower coil connecting portions 120, as shown in FIG. 63 (a) and FIG. Layer 22M is removed.
  • C2 Next, as shown in FIGS. 64A and 64B, an insulating layer 128 is formed on the surface side of the silicon substrate 112.
  • C3 Next, as shown in FIGS. 65A and 65B, a step of forming an opening 128A for the insulating layer 128 is performed.
  • a step of forming a seed 129 for the plating process for the upper coil is performed.
  • the seed 129 is formed on the entire surface of the silicon substrate including the opening 128 ⁇ / b> A with respect to the insulating layer 128.
  • C5 Next, as shown in FIGS. 67 (a) and 67 (b), a resist 131 is applied on the seed 129 and patterned by photolithography to open an opening for plating the upper coil 126. Form.
  • C6 Next, as shown in FIGS. 68A and 68B, a plating process is performed on the seed 129 to form the upper coil 126.
  • the resist 131 is removed.
  • FIGS. 70A and 70B the seed 129 used in the plating process of the upper coil 126 is removed, and the insulating layer 128 is exposed.
  • the formation process of the upper core 130 After the formation process of the upper coil 126, a process of forming the second insulating layer 128C on the surfaces of the upper coil 126 and the substrate 112, and a third seed 130S on the second insulating layer 128C. Forming a third resist 133 on the third seed 130S, patterning by photolithography, forming a third opening, and performing a plating process on the third seed 130S, Forming a core 130.
  • FIG. 71 (a) a schematic plan view of a silicon substrate, which is one step of the method of manufacturing an inductance element according to the fifth embodiment and has performed the insulating layer forming step for the upper core, is shown.
  • a schematic sectional view taken along line 29A-29A in FIG. 71A is expressed as shown in FIG. 71B.
  • FIG. 72 (a) A schematic plan view of the silicon substrate that has been subjected to the seed formation process for the upper core is represented as shown in FIG. 72 (a), and is a schematic cross-sectional view taken along the line 30A-30A in FIG. 72 (a). Is expressed as shown in FIG.
  • FIG. 73A a schematic plan view of the silicon substrate subjected to the photolithography process for the upper core is expressed as shown in FIG. 73A, and is a schematic cross-sectional view taken along line 31A-31A in FIG. Is expressed as shown in FIG.
  • FIG. 74A a schematic plan view of the silicon substrate subjected to the plating process for the upper core is represented as shown in FIG. 74A, and is a schematic cross-sectional view taken along the line 32A-32A in FIG. Is represented as shown in FIG.
  • FIG. 75A a schematic plan view of the silicon substrate subjected to the resist removing process for the upper core is represented as shown in FIG. 75A, and is a schematic cross-sectional view taken along line 33A-33A in FIG. Is represented as shown in FIG.
  • FIG. 76 (a) a schematic plan view of the silicon substrate that has been subjected to the seed removal process for the upper core is represented as shown in FIG. 76 (a), and is a schematic cross-sectional view taken along line 34A-34A of FIG. 76 (a). Is represented as shown in FIG. 76 (b), and a schematic sectional view taken along line 35A-35A of FIG. 76 (a) is represented as shown in FIG. (D1)
  • insulation for the upper core (130) is formed on the surface of the upper coil 126 and the silicon substrate 112. Layer 128C is formed.
  • the insulating layer 128C is the same as the relatively thick insulating layer 128B embedded between the upper coils 126 shown in FIG. (D2)
  • a seed 130S for the upper core (130) is formed on the insulating layer 128C.
  • D3 Next, as shown in FIGS. 73 (a) and 73 (b), a resist 133 is applied on the seed 130S and patterned by photolithography to open an opening for the plating process of the upper core 130.
  • a plating process is performed on the seed 130 ⁇ / b> S to form the upper core 130.
  • a multilayer structure of a magnetic layer and an insulating layer may be formed.
  • D5 Next, as shown in FIGS. 75A and 75B, the resist 133 is removed.
  • D6 Next, as shown in FIGS. 76 (a), 76 (b), and 77, the seed 130S used in the plating process of the upper core 130 is removed, and the insulating layer 128C is exposed. As a result of the above steps, a solenoid structure embedded in the silicon substrate 112 is formed.
  • the step of forming the upper core 130 may include a step of forming a multilayer structure of a magnetic layer and an insulating layer.
  • FIG. 78 (a) a schematic plan view showing the upper coil 126 and the lower coil 122 formed on the silicon substrate is expressed as shown in FIG. 78 (a), and FIG. 78 (a).
  • a schematic cross-sectional view taken along line 36A-36A is represented as shown in FIG. 78 (b), and a schematic cross-sectional view taken along line 37A-37A in FIG. 78 (a) is represented as shown in FIG. Is done.
  • the upper coil 126 and the lower coil 122 disposed on the front and back surfaces of the silicon substrate 112 are upper and lower coils formed at the end of the silicon substrate.
  • the connection is made through the connection unit 120.
  • the inductance element according to the fifth embodiment has a solenoid structure.
  • FIG. a schematic plan view showing the upper core 130 and the lower core 124 formed on the silicon substrate 112 is expressed as shown in FIG. ) Is a schematic cross-sectional view taken along line 38A-38A as shown in FIG. 80 (b), and a schematic cross-sectional view taken along line 39A-39A in FIG. 80 (a) is shown in FIG. expressed.
  • the inductance of the inductance element according to the fifth embodiment shows a relatively high value.
  • the frequency characteristic of the inductance L of the inductance element according to the fifth embodiment is expressed as shown in FIG.
  • a curve SOL corresponds to the solenoid structure according to the fifth embodiment
  • a curve SPI corresponds to the spiral structure according to the fourth embodiment.
  • the frequency characteristic of the inductance L of the inductance element according to the fifth embodiment shows a substantially constant value in the measurement range of 100 kHz to 10 MHz, and the inductance value is smaller than that of the spiral structure according to the fourth embodiment.
  • the value is about double.
  • the inductance L is proportional to the square of the number of coil turns N. For this reason, a solenoid structure having a large number of coil turns per unit area is advantageous in increasing the inductance value.
  • the frequency characteristic of the AC resistance ACR of the inductance element according to the fifth embodiment is expressed as shown in FIG.
  • the curve SOL corresponds to the solenoid structure according to the fifth embodiment
  • the curve SPI corresponds to the spiral structure according to the fourth embodiment.
  • the frequency characteristic of the AC resistance ACR of the inductance element according to the fifth embodiment shows substantially the same characteristics as the spiral structure according to the fourth embodiment in the measurement range of 100 kHz to 10 MHz.
  • the AC resistance is due to eddy current loss caused by high-frequency magnetic flux entering the core. Eddy current loss can be reduced by narrowing the eddy current radius. In the solenoid structure, the eddy current radius can be controlled by making the core multi-layered, which is advantageous in suppressing the AC resistance ACR.
  • the inductance value can be increased with the AC resistance ACR substantially equivalent to the spiral structure according to the fourth embodiment.
  • module A fourth in which an inductance element (L1) 130, an integrated circuit for control (IC: 140A), a load capacitor (C1) 150, and a snubber capacitor (CB) 180 are arranged on a printed circuit board (PCB) 100.
  • the module according to the embodiment is schematically represented as shown in FIG.
  • the inductance element L1 according to the fifth embodiment and the module according to the fifth embodiment in which the control IC 140A, the load capacitor (C1) 150, the snubber capacitor (CB) 180, etc. are arranged on the silicon substrate 110.
  • the inductance element L1 according to the fifth embodiment is formed on the silicon substrate 110 (Si) and has a solenoid structure.
  • a module according to the fourth embodiment in which an inductance element (L1) 130, a DC / DC converter IC 140B, a load capacitor (C1) 150, and a snubber capacitor (CB) 180 are arranged on the PCB 100 is schematically shown in FIG. It is expressed in
  • a fifth embodiment in which an inductance element L1 according to the fifth embodiment formed on a silicon substrate, and a DC / DC converter IC 140B, a load capacitor (C1) 150, and a snubber capacitor (CB) 180 are arranged on the silicon substrate 110.
  • a schematic side view (configuration example 1) of the module according to the embodiment is expressed as shown in FIG.
  • the inductance element L1 according to the fifth embodiment is formed on the silicon substrate 110 (Si) and has a solenoid structure. As shown in FIG. 87, the inductance element L1 according to the fifth embodiment is formed in a silicon substrate 110 having a substrate thickness T1, and includes a DC / DC converter IC 140B, a load capacitor (C1) 150, and a snubber capacitor. (CB) 180 is disposed on a relatively thin silicon substrate 110 having a substrate thickness T2. For this reason, the module to which the inductance element according to the fifth embodiment is applied has a configuration advantageous for reducing the height.
  • a schematic side view (configuration example 2) of the module according to FIG. 8 is expressed as shown in FIG.
  • the configuration example 2 in FIG. 88 uses a relatively thin silicon substrate 110 and has a configuration advantageous for reducing the height.
  • the inductance element L1 is built in the silicon substrate 110, the area can be reduced in addition to the reduction in the height of the module.
  • FIG. 89 a schematic diagram of a module according to the fifth embodiment in which the inductance element L1 according to the fifth embodiment formed on the silicon substrate 110 and the control IC 140A and the load capacitor (C1) 150 are arranged on the silicon substrate 110.
  • a schematic side view (Configuration Example 3) is expressed as shown in FIG.
  • the configuration example 3 in FIG. 89 also has a configuration that is advantageous in reducing the height by applying the relatively thin silicon substrate 110.
  • the inductance element L1 is built in the silicon substrate 110, the area can be reduced in addition to the reduction in the height of the module.
  • an example of an output circuit of the DC / DC converter has a complementary circuit configuration including a p-channel MOSFET Q p 1 and an n-channel MOSFET Q n 1.
  • the source of the p-channel MOSFET Q p 1 is connected to the power supply pin P, and the source of the n-channel MOSFET Q n 1 is connected to the GND pin N.
  • the output of the DC / DC converter is taken out from the drain of the p-channel MOSFET Q p 1 and the drain of the n-channel MOSFET Q n 1.
  • the output of the DC / DC converter is connected to the external lead pin P1, and the external lead pin P1 is further connected to one electrode of the inductance L1 via the power wiring LX1. Further, the load capacitor C1 is connected between the other electrode of the inductance L1 and the ground potential, and the output voltage Vout1 is taken out from both ends of the load capacitor C1.
  • a snubber capacitor CB1 is connected between the power supply pin P and the GND pin N of the DC / DC converter.
  • the power wiring LX1 connected to the external lead pin P1 has a parasitic wiring inductance L p1 and a wiring resistance R p1 . Therefore, as shown in FIG. 90, the output load circuit connected to the external lead pin P1 of the DC / DC converter is composed of a wiring inductance L p 1, a wiring resistance R p 1, an inductance L 1, and a load capacitor C 1.
  • the inductance element according to the fifth embodiment is applicable to the inductance L1 constituting the output load circuit and is formed on the silicon substrate 110.
  • DC / DC converter can be mounted on the silicon substrate 110 as shown in FIG.
  • the load capacitor C1 and the snubber capacitor CB1 can also be mounted on the silicon substrate 110 as shown in FIG.
  • an inductance element with reduced magnetic resistance, eddy current loss, AC resistance, high inductance, and excellent high frequency characteristics, a method for manufacturing the inductance element, and a module to which the inductance element is applied are provided. Can be provided.
  • FIG. 91A is a schematic plane pattern configuration diagram of the electrode built-in substrate according to the sixth embodiment, and an example in which the beam portions include stripe patterns parallel to each other in plan view is represented as shown in FIG. An example in which the beam portions are provided with stripe patterns intersecting each other at a predetermined angle ⁇ in plan view is represented as shown in FIG.
  • FIG. 92A a schematic cross-sectional structure taken along line 40A-40A in FIG. 91A is represented as shown in FIG. 92A, and a schematic cross-sectional structure taken along line 41A-41A in FIG. It is expressed as shown in FIG.
  • the electrode built-in substrate 1 includes a substrate 212, grooves 225 1 225 2 225 3 formed inside the substrate 212, and Beam portions 228 1 , 228 2, and 228 3 disposed on the back surface facing the front surface, and wiring layers 226 1 , 226 2, and 226 3 embedded in the groove portions 225 1 , 225 2, and 225 3 are provided.
  • wiring layers 226 1 , 226 2, and 226 3 are formed in the grooves 225 1 , 225 2, and 225 3 formed inside the substrate 212 by embedding a metal such as copper (Cu).
  • the beam portions 228 1 , 228 2, and 228 3 have stripe patterns that are orthogonal to the wiring layers 226 1 , 226 2, and 226 3 in a plan view and are parallel to each other. .
  • the beam portions 228 1 and 228 2 may be provided with a stripe pattern that intersects with each other at a predetermined angle ⁇ in plan view.
  • the thickness TB of the beam portions 228 1 , 228 2, and 228 3 is formed thinner than the depth TD of the groove portion.
  • the beam portions 228 1 , 228 2, and 228 3 have widths W 1, W 2, and W 3, respectively, as shown in FIGS.
  • groove portions 225 1 , 225 2 , 225 3 , the beam portions 228 1 , 228 2 , 228 3 or the wiring layers 226 1 , 226 2 , 226 3 are rectangular, circular, elliptical, octagonal, triangular in plan view. Or may have a polygonal pattern.
  • the substrate 212 may include a silicon substrate or a glass substrate.
  • FIG. 93 a schematic planar pattern of the electrode-embedded substrate 1 according to the sixth embodiment, which has a relatively long line and space (L & S) formed on the silicon wafer 222.
  • the configuration is represented as shown in FIG. 93, and the schematic cross-sectional structure taken along line 42A-42A in FIG. 93 is represented as shown in FIG. 94A, and schematically shown along line 43A-43A in FIG.
  • the cross-sectional structure is expressed as shown in FIG.
  • an electrode built-in substrate 1 includes a silicon wafer 222 and grooves 225 1 225 2 225 3 ... Formed inside the silicon wafer 222. 225 n , wiring portions 226 1 , 226 embedded in the grooves 225 1 , 225 2 , 225 3 ,... 225 n and the beam portions 228 1 , 228 2 disposed on the back surface facing the front surface of the silicon wafer 222. and a 2 ⁇ 226 3 ⁇ ... ⁇ 226 n.
  • the trenches 225 1 , 225 2 , 225 3 ,..., 225 n formed inside the silicon wafer 222 are filled with a metal such as copper (Cu) to thereby form the wiring layers 226 1 , 226 2 , 226. 3 ... 226 n are formed.
  • a metal such as copper (Cu)
  • the beam portions 228 1 and 228 2 have a parallel stripe pattern in plan view.
  • the thickness TB of the beam portion 228 1 is formed thinner than the depth TD of the groove.
  • a schematic planar pattern configuration of an electrode-embedded substrate 1B according to the fourth embodiment, which has a relatively long line and space (L & S) formed on the silicon wafer 222, is as follows. 95 is represented as shown in FIG.
  • the electrode-embedded substrate 1B according to Comparative Example 5 includes a silicon wafer 222 and wiring layers 226 1 226 2 226 3 ... 226 n embedded in through holes formed in the silicon wafer 222. Since having no beam portion structure, as shown in broken line ST portion of FIG. 95 (a), sticking tends to occur where the line between the wiring layers 226 1 ⁇ 226 2 ⁇ 226 3 ⁇ ... ⁇ 226 n are in contact.
  • FIG. 1 a schematic planar pattern configuration of the electrode built-in substrate 1 according to the sixth embodiment and having a relatively long line and space formed on the silicon wafer 222 is shown in FIG. ).
  • the electrode-embedded substrate 1 includes a silicon wafer 222 and wiring layers 226 1 , 226 2 , 226 3 ,... 226 n embedded in through holes formed inside the silicon wafer 222. 95. As shown in FIG. 95 (b), the wiring layers 226 1 , 226 2 , 226 3 ... Are provided with the beam portions 228 1 and 228 2 having stripe patterns that intersect each other at a predetermined angle ⁇ in plan view. -It is possible to suppress the occurrence of sticking where 226 n lines contact each other.
  • FIG. 1 a schematic planar pattern configuration of the electrode built-in substrate 1B according to the comparative example 5 and having the spiral-shaped inductance element formed on the silicon substrate 212 is expressed as shown in FIG. .
  • the silicon substrate 212 is formed in the state where the groove portion of the through hole is formed. Since only the A portion of the circle indicated by the broken line in FIG. 96 is supported, the manufacturing reliability tends to be lowered.
  • the electrode built-in substrate according to the sixth embodiment can be formed, for example, by forming a groove portion in a silicon substrate and embedding copper in the groove portion, so that a spiral coil structure can be easily realized inside the silicon substrate. is there.
  • the electrode built-in substrate according to the sixth embodiment can be applied to a stacked module of LSI, an interposer, an inductance element, a shield substrate, etc., as will be described later.
  • the electrode built-in substrate according to the sixth embodiment can form an electrode built-in substrate structure by two-step etching of the substrate.
  • the back surface is provided with, for example, a lattice-like beam structure, even if the line and space (L & S) of the electrode wiring layer is increased, sticking in which the lines come into contact with each other is difficult to occur.
  • the electrode built-in substrate according to the sixth embodiment has a through structure except for the beam portion, it is easy to fill with metal plating such as copper.
  • the sixth embodiment it is possible to provide a substrate with a built-in electrode that has a simple structure and is unlikely to cause sticking in which lines come into contact with each other and can improve reliability.
  • FIG. 97A shows a schematic surface pattern configuration of the electrode built-in substrate 1 according to the sixth embodiment, and is a schematic cross section taken along the line 44A-44A in FIG. 97A.
  • the structure is represented as shown in FIG. 97 (b), and the schematic sectional view taken along the line 45A-45A in FIG. 97 (a) is represented as shown in FIG. 97 (c).
  • FIG. 97 (b) also corresponds to the schematic cross-sectional structure along the line 44A-44A in FIG. 97 (d).
  • FIG. 97 (c) also corresponds to the schematic cross-sectional structure along the line 45A-45A in FIG. 97 (d).
  • the electrode built-in substrate 1 includes a substrate 212 and groove portions 225 1 225 2 225 formed inside the substrate 212. and 3-225 4-225 5, the beam portions 228 1, 228 2, 228 3 that is disposed on the rear surface opposite to the surface of the substrate 212, embedded in the groove portion 225 1, 225 2, 225 3, 225 4, 225 5 Wiring layers 226 1 226 2 226 3 226 4 226 5 are provided.
  • the trenches 225 1 , 225 2 , 225 3 , 225 4, and 225 5 formed inside the substrate 212 are filled with a metal such as copper (Cu) to thereby form the wiring layers 226 1 , 226 2, and 226. 3 ⁇ 226 4 ⁇ 226 5 are formed.
  • a metal such as copper (Cu)
  • the beam portions 228 1 , 228 2 and 228 3 are connected to the wiring layers 226 1 , 226 2 , 226 3 , 226 4 and 226 5 in a plan view.
  • the stripe pattern is orthogonal and parallel to each other.
  • the beam portion may be provided with a stripe pattern that intersects with each other at a predetermined angle ⁇ in plan view, as in FIG. 91 (b).
  • the thickness TB of the beam portions 228 1 , 228 2 and 228 3 is formed thinner than the depth TD of the groove portion. Further, the thickness T of the substrate 212 is equal to TB + TD.
  • the line widths of the wiring layers 226 1 226 2 226 3 226 4 226 5 are equal to Y, and the space width is equal to X.
  • the manufacturing method of the electrode built-in substrate according to the sixth embodiment includes the step of forming the grooves 225 1 , 225 2 , 225 3 , 225 4, and 225 5 inside the substrate 212 and the back surface facing the surface of the substrate 212. in forming a beam portion 228 1, 228 2, 228 3, a wiring layer 226 1, 226 2, 226 3, 226 4, 226 5 to the groove 225 1-225 2-225 3-225 4-225 5 Embedding and forming.
  • FIG. 98A shows a schematic surface pattern configuration at the start of the process, which is one step in the method of manufacturing the electrode built-in substrate according to the sixth embodiment.
  • a schematic cross-sectional structure along the line 46A-46A is expressed as shown in FIG. 98 (b), and a schematic back surface pattern configuration corresponding to FIG. 98 (a) is expressed as shown in FIG. 98 (c).
  • the FIG. 98 (b) also corresponds to the schematic cross-sectional structure along the line 46A-46A in FIG. 98 (c).
  • FIG. 99 (a) shows a schematic surface pattern configuration in one step of the method of manufacturing the electrode built-in substrate according to the sixth embodiment, in the photolithography process on the upper surface.
  • 99A is represented by a schematic cross-sectional structure taken along line 47A-47A as shown in FIG. 99 (b), and a schematic back surface pattern configuration corresponding to FIG. 99 (a) is shown in FIG. 99 (c).
  • FIG. 99 (b) also corresponds to the schematic cross-sectional structure along the line 47A-47A in FIG. 99 (c).
  • FIG. 100 (a) shows a schematic surface pattern configuration in the upper surface etching process, which is one step of the method for manufacturing the electrode built-in substrate according to the sixth embodiment.
  • a schematic cross-sectional structure taken along line 48A-48A of FIG. 100 is represented as shown in FIG. 100 (b), and a schematic back surface pattern configuration corresponding to FIG. 100 (a) is represented as shown in FIG. 100 (c). Is done.
  • FIG. 100 (b) also corresponds to the schematic cross-sectional structure along the line 48A-48A in FIG. 100 (c).
  • FIG. 101 (a) shows a schematic surface pattern configuration in one step of the method of manufacturing the electrode built-in substrate according to the sixth embodiment in the resist stripping process on the upper surface.
  • FIG. 101 (b) shows a schematic back surface pattern configuration corresponding to FIG. 101 (a) in FIG. 101 (c).
  • FIG. 101 (b) also corresponds to a schematic cross-sectional structure taken along line 49A-49A in FIG. 101 (c).
  • a substrate 212 is prepared.
  • the substrate 212 may include a silicon substrate or a glass substrate.
  • A2 Next, as shown in FIGS. 99 (a) to 99 (c), a resist 214 is applied on the surface of the silicon substrate 212 and patterned by a photolithography process.
  • A3 Next, as shown in FIGS. 100A to 100C, etching is performed on the surface of the silicon substrate 212 to form grooves 225 1 , 225 2 , 225 3 , 225 4, and 225 5 . To do.
  • A4 Next, as shown in FIGS.
  • the resist 214 on the surface of the substrate 212 is removed.
  • the width of the grooves 225 1 , 225 2 , 225 3 , 225 4, and 225 5 is represented by Y, and the grooves 225 1 , 225 2, and 225 are displayed.
  • the width between 3 ⁇ 225 4 ⁇ 225 5 is represented by X.
  • the depths of the groove portions 225 1 , 225 2 , 225 3 , 225 4, and 225 5 are represented by TD.
  • the thickness of the substrate 212 to be a thinned beam portion is represented by TB.
  • the thickness TB is formed thinner than the depth TD of the groove.
  • the above steps may be performed.
  • a silicon substrate is applied as the substrate 212, the grooves 225 1 , 225 2 , 225 3 , After forming 225 4 225 5 , it is necessary to form an insulating layer by thermal oxidation or chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • FIG. 102A shows a schematic surface pattern configuration in a lower surface photolithography process, which is one step of the method for manufacturing the electrode built-in substrate according to the sixth embodiment.
  • a schematic back surface pattern configuration corresponding to FIG. 102 (a) is represented as shown in FIG. 102 (d).
  • FIG. 102 (b) also corresponds to the schematic cross-sectional structure along the line 50A-50A in FIG. 102 (d).
  • FIG. 102 (c) also corresponds to the schematic cross-sectional structure along the line 51A-51A in FIG. 102 (d).
  • FIG. 103 (a) shows a schematic surface pattern configuration in the bottom surface etching step, which is one step of the method for manufacturing the electrode built-in substrate according to the sixth embodiment.
  • a schematic cross-sectional structure taken along the line 52A-52A is represented as shown in FIG. 103 (b)
  • a schematic cross-sectional structure taken along the line 53A-53 in FIG. 103 (a) is shown in FIG. 103 (c).
  • a schematic back surface pattern configuration corresponding to FIG. 103A is represented as shown in FIG. 103D.
  • FIG. 103 (b) also corresponds to the schematic cross-sectional structure along the line 52A-52A in FIG. 103 (d).
  • FIG. 103 (c) also corresponds to the schematic cross-sectional structure along the line 53A-53 in FIG. 103 (d).
  • FIG. 104 (a) shows a schematic surface pattern configuration in one step of the method for manufacturing the electrode built-in substrate according to the sixth embodiment, in the resist removing process on the lower surface.
  • a schematic back surface pattern configuration corresponding to FIG. 104 (a) is represented as shown in FIG. 104 (d).
  • FIG. 104 (b) also corresponds to the schematic cross-sectional structure along the line 54A-54A in FIG. 104 (d).
  • 104 (c) also corresponds to a schematic cross-sectional structure taken along line 55A-55A in FIG. 104 (d).
  • a resist 216 is applied on the back surface of the substrate 212 and patterned by a photolithography process.
  • the opening width Y 2 of the lower resist 216 is relatively smaller than the opening width of the upper resist 214 (corresponding to Y 1 in FIG. 102C). It is desirable to set it narrowly.
  • the opening widths Y 1 and Y 2 are 50 ⁇ m and 30 ⁇ m. This is to suppress the occurrence of a step due to the misalignment.
  • B2 Next, as shown in FIGS.
  • the widths of the groove portions 225 1 , 225 2 , 225 3 , 225 4, and 225 5 are represented by Y, and the groove portions 225 1 , 225 2, and 225 are displayed.
  • the width between 3 ⁇ 225 4 ⁇ 225 5 is represented by X.
  • the depths of the groove portions 225 1 , 225 2 , 225 3 , 225 4, and 225 5 are represented by TD.
  • the thickness of the silicon substrate 212 part used as the beam parts 228 1 228 2 228 3 is represented by TB.
  • the thickness TB is formed thinner than the depth TD of the groove.
  • an insulating layer can be formed on the entire substrate by performing a thermal oxidation process.
  • FIG. 105 (b) A schematic cross-sectional structure taken along line 56A-56A in (a) is represented as shown in FIG. 105 (b), and a schematic cross-sectional structure taken along line 57A-57A in FIG. 105 (a) is shown in FIG. )
  • a schematic back surface pattern configuration corresponding to FIG. 105 (a) is represented as shown in FIG. 105 (d).
  • FIG. 105 (b) also corresponds to the schematic cross-sectional structure along the line 56A-56A in FIG. 105 (d).
  • FIG. 105 (c) also corresponds to the schematic cross-sectional structure along the line 57A-57A in FIG. 105 (d).
  • FIG. 106 (a) shows a schematic surface pattern configuration in one step of the method for manufacturing the electrode built-in substrate according to the sixth embodiment, in the metal (Cu) plating polishing step on the upper surface and the lower surface.
  • a schematic cross-sectional structure taken along line 58A-58A in FIG. 106 (a) is represented as shown in FIG. 106 (b), and a schematic cross-sectional structure taken along line 59A-59A in FIG.
  • a schematic back surface pattern configuration represented as shown in FIG. 106 (c) and corresponding to FIG. 106 (a) is represented as shown in FIG. 106 (d).
  • FIG. 106 (b) also corresponds to a schematic cross-sectional structure along the line 58A-58A in FIG. 106 (d).
  • the metal plating layer 226U is formed from the surface side of the substrate 212 with respect to the grooves 225 1 , 225 2 , 225 3 , 225 4, and 225 5 .
  • the metal plating layers 226U and 226D are formed on the through-groove portions 227 1 , 227 2 , 227 3 , 227 4, and 227 5 from the front surface side and the back surface side of the substrate 212.
  • the metal plating layers 226U and 226D may include, for example, a Cu plating layer.
  • the above steps may be performed.
  • a silicon substrate is applied as the substrate 212
  • the grooves 225 1 , 225 2 , 225 3 , 225 4 225 5 and through-grooves 227 1 227 2 227 3 227 4 227 5 are formed, an insulating layer is formed by thermal oxidation or CVD, and then the metal plating layers 226U 226D are formed.
  • C2 Next, as shown in FIGS.
  • the polishing process of the metal plating layers 226U and 226D is performed on the front surface and the back surface of the substrate 212, and the grooves 225 1 225 2.
  • the wiring layers 226 1 , 226 2 , 226 3 , 226 4, and 226 5 embedded in the 225 3 , 225 4 , 225 5 and the through-groove portions 227 1 , 227 2 , 227 3 , 227 4, and 227 5 are formed.
  • a chemical mechanical polishing (CMP) technique may be applied as the polishing process.
  • FIG. 107 A schematic cross-sectional structure of a silicon substrate type inductance element formed by applying the electrode built-in substrate according to the sixth embodiment is expressed as shown in FIG.
  • FIG. 108 A schematic cross-sectional structure (structure example without back surface polishing) of a permalloy substrate type inductance element according to Comparative Example 6 is represented as shown in FIG. 108 (a), and a structure example with back surface polishing is shown in FIG. It can be expressed as shown in (b).
  • FIG. 107 the beam structure will be described later with reference to FIG.
  • a silicon substrate type inductance element 232 formed by applying the electrode built-in substrate according to the sixth embodiment is embedded in a substrate 212 and a groove formed in the substrate 212 as shown in FIG.
  • a magnetic layer 10D disposed under the insulating layer 230D.
  • the broken line schematically represents the path through which the magnetic flux passes in the operating state of the inductance element 232.
  • a coil having a high density and a large cross-sectional area can be formed by deep etching and through silicon via (TSV) technology. Since the silicon substrate is a non-magnetic substrate, the magnetic resistance is large and the inductance value is relatively small compared to the permalloy method, but magnetic saturation is less likely to occur, which is advantageous for increasing the current.
  • TSV through silicon via
  • FIG. 108 (a) a schematic cross-sectional structure of the permalloy substrate type inductance element according to Comparative Example 6 (structure example without back surface polishing) was formed inside the permalloy substrate 120P and the permalloy substrate 120P.
  • the broken line schematically represents the path through which the magnetic flux passes in the operating state of the inductance element 232.
  • FIG. 108B a schematic cross-sectional structure of the permalloy substrate type inductance element according to Comparative Example 6 (structure example with backside polishing) was formed inside the permalloy substrate 120P and the permalloy substrate 120P.
  • the broken line schematically represents the path through which the magnetic flux passes in the operating state of the inductance element.
  • the permalloy substrate method wet etching is applied to process the permalloy, which is disadvantageous for increasing the density and the cross-sectional area of the coil.
  • the permalloy substrate is a magnetic substrate, the magnetic resistance is small and the inductance value is large.
  • FIG. 109 A schematic bird's-eye view configuration of the inductance element 232 formed by applying the electrode built-in substrate according to the sixth embodiment is expressed as shown in FIG. 109 (a), and 60A-60A in FIG. 109 (a).
  • FIG. 109 (a) A schematic bird's-eye view configuration of the inductance element 232 formed by applying the electrode built-in substrate according to the sixth embodiment is expressed as shown in FIG. 109 (a), and 60A-60A in FIG. 109 (a).
  • FIG. 109 (a) A schematic bird's-eye view configuration of the inductance element 232 formed by applying the electrode built-in substrate according to the sixth embodiment is expressed as shown in FIG. 109 (a), and 60A-60A in FIG. 109 (a).
  • FIG. 109 (a) A schematic cross-sectional structure along the line is represented as shown in FIG.
  • an inductance element 232 formed by applying the electrode built-in substrate according to the sixth embodiment includes a substrate 212 and a wiring layer 226 embedded in a groove formed inside the substrate 212.
  • the insulating layer 230S disposed on the side surface of the wiring layer 226, the insulating layer 230U disposed on the front surface of the wiring layer 226, the insulating layer 230D disposed on the back surface of the wiring layer 226, and the insulating layer 230U.
  • the magnetic layer 10 ⁇ / b> U and the magnetic layer 10 ⁇ / b> D disposed under the insulating layer 230 ⁇ / b> D are provided.
  • the wiring layer 226 embedded in the groove portion may have a coil shape as shown in FIG.
  • an upper core (230U ⁇ 10U) disposed on the surface of the substrate 212 may be provided.
  • a lower core (230D / 10D) disposed on the back surface of the substrate 212 may be provided.
  • the upper core (230U ⁇ 10U) and the lower core (230D ⁇ 10D) may have a multilayer structure of the magnetic layers 10U ⁇ 10D and the insulating layers 230U ⁇ 230D.
  • a slit SL may be provided to divide the upper core (230U ⁇ 10U) and the lower core (230D ⁇ 10D) into a plurality of pieces.
  • the magnetic layers 10U and 10D may include a ferromagnetic material such as permalloy or ferrite.
  • the insulating layers 230U and 230D may include any one of a ferromagnetic material, a paramagnetic material, and a diamagnetic material. Further, the eddy current radius in the magnetic layers 10U and 10D can be controlled by dividing the magnetic layers 10U and 10D by the thickness of the magnetic layers 10U and 10D and the slit SL.
  • the method for manufacturing an inductance element formed by applying the electrode-embedded substrate according to the sixth embodiment is described with reference to FIG. 109 (b), a process of forming an upper core (230U ⁇ 10U) on the surface of the substrate 212, and a process of forming a lower core (230D ⁇ 10D) on the back surface facing the surface of the substrate 212; You may have.
  • D1 As shown in FIGS. 107 and 109 (b), the substrate 212 is formed on the electrode built-in substrate 1 formed by performing the manufacturing process of the electrode built-in substrate 1 according to the sixth embodiment.
  • Insulating layers 230U and 230D are formed on the front surface and back surface.
  • D2 Next, as shown in FIGS. 107 and 109 (b), the magnetic layer 10U is formed on the insulating layer 230U, and the upper core (230U ⁇ 10U) is formed.
  • D3 Next, as shown in FIGS. 107 and 109 (b), the magnetic layer 10D is formed under the insulating layer 230D to form the lower core (230D and 10D).
  • the magnetic layer can be formed by a plating technique, a sputtering technique, a vacuum deposition technique, or the like.
  • the front surface configuration of (a) is represented as shown in FIG. 110 (b)
  • the back surface configuration of FIG. 110 (a) is represented as shown in FIG. 110 (c).
  • FIG. 111 (a) the cross-sectional bird's-eye view configuration along the line 61A-61A in the central portion of FIG. 110 (a) is represented as shown in FIG. 111 (a), and the cross-sectional configuration viewed from the direction of arrow B1 in FIG. 21 (b), and an enlarged view of the portion C1 in FIG. 111 (b) is represented as shown in FIG. 111 (c).
  • FIG. 112 (a) the cross-sectional bird's-eye view configuration along the line 62A-62A in FIG. 110 (a) is represented as shown in FIG. 112 (a), and the cross-sectional configuration viewed from the direction of arrow B2 in FIG. b), and an enlarged view of a portion C2 in FIG. 112 (b) is represented as shown in FIG. 112 (c).
  • FIG. 113 (a) the front-side schematic bird's-eye view configuration of only the silicon substrate of FIG. 110 (a) is represented as shown in FIG. 113 (a), and the rear-side schematic bird's-eye view configuration of FIG. ).
  • the inductance element 232 formed by applying the electrode built-in substrate according to the sixth embodiment is formed by performing two-stage etching and Cu plating technology on the silicon substrate 212.
  • the size of the silicon substrate 212 is represented by LX ⁇ LY.
  • LX and LY are both about 4.2 mm.
  • the inductance element 232 formed by applying the electrode built-in substrate according to the sixth embodiment has a lattice structure beam on the back surface of the silicon substrate 212 as shown in FIGS. 110 (c) and 113 (b). Part 228.
  • the width of the cross portion of the lattice of the beam portion 228 is represented by ⁇ B
  • the width of the frame portion of the lattice is represented by ⁇ EX ⁇ ⁇ EY.
  • ⁇ B, ⁇ EX, and ⁇ EY are all about 100 ⁇ m.
  • the line and space of the wiring layer 226 pattern is represented by Y and X
  • the depth of the wiring layer 226 is represented by TD
  • the thickness of the beam portion 228 is represented by TB. Is done.
  • the line width Y of the wiring layer 226 is about 50 ⁇ m
  • the interval X is about 15 ⁇ m
  • the depth TD of the wiring layer 226 is about 300 ⁇ m
  • the thickness TB of the beam portion 228 is about 50 ⁇ m.
  • the width of the beam portion 228 at the center of the substrate 212 is represented by WB.
  • This WB is equal to ⁇ B in FIGS. 110 (c) and 113 (b) and is about 100 ⁇ m.
  • an inductance element built in the silicon substrate is formed. Therefore, a DC / DC in which an IC or a capacitor is arranged on the electrode built-in substrate. It can be applied to converters. Further, by forming the magnetic layers 10U and 10D above and below the electrode-embedded substrate, it is possible to reduce the influence of noise on the IC and the capacitor.
  • FIG. 14 is a schematic plan view of a structure of a beam portion 228 applicable to an electrode built-in substrate according to a sixth embodiment, and a cross-shaped configuration example is represented as shown in FIG.
  • An example is represented as shown in FIG. 114 (b)
  • a diagonal cross type configuration example is represented as shown in FIG. 114 (c)
  • a circular / cross composite configuration example is shown in FIG. 114 (d). It is expressed as shown in
  • the structure of the beam portion 228 applicable to the electrode built-in substrate according to the sixth embodiment has a cross shape, a lattice type, a diagonal cross type, and a circular / cross composite type in plan view. Any of these patterns may be provided. Furthermore, it may have any pattern such as a rectangle, a circle, an ellipse, an octagon, a triangle, or a polygon.
  • the groove portion or the wiring layer also has a cross shape, a lattice shape, a diagonal cross shape, a circular / cross composite shape, a rectangular shape, a circular shape, and a beam shape. You may have any pattern, such as an ellipse, an octagon, a triangle, or a polygon.
  • the “air core” curve represented by the plot corresponds to the structure including the insulating layers 230U and 230D above and below the electrode-embedded substrate, and the “magnetic layer” represented by the plot ⁇ .
  • the curve corresponds to the structure having the magnetic layers 10U and 10D above and below the insulating layers 230U and 230D, and the “magnetic layer & slit” curve represented by the plot ⁇ further forms a slit SL in the magnetic layers 10U and 10D. It corresponds to the structure.
  • the frequency characteristic of the inductance L of the inductance element according to the sixth embodiment shows a substantially constant value in the measurement range of 100 kHz to 10 MHz.
  • the inductance L can be increased by forming the magnetic layers 10U and 10D.
  • the frequency characteristic of the AC resistance ACR of the inductance element according to the sixth embodiment shows a relatively low value of the AC resistance ACR in the measurement range of 100 kHz to 10 MHz.
  • a relatively low AC resistance ACR can be obtained as compared with the case of only the magnetic layers 10U and 10D.
  • a terminal A1: VIN is a power supply terminal to which the DC / DC converter input voltage VIN of the voltage E is input
  • a terminal A2: EN is an enable terminal
  • a terminal A3: GND is a ground terminal.
  • Terminal B1: LX represents an inductor connection terminal
  • terminal B2: FB represents an output voltage feedback input terminal
  • terminal B3: MODE represents a DE / PFM-PWM mode switching terminal.
  • An input capacitor Ci is connected to the voltage E in parallel.
  • An output capacitor Co is connected to the terminal B1: LX via a reactor L, and a DC / DC converter output voltage VOUT can be obtained from both ends of the output capacitor Co.
  • FIG. 119 a laminated composite diagram of the schematic planar pattern configuration of the configuration example 1 of the DC / DC converter module 3 corresponding to FIG. 118 is represented as shown in FIG. 119, and is a schematic diagram taken along line 63A-63A in FIG. The cross-sectional structure is expressed as shown in FIG.
  • the DC / DC converter module 3 includes a substrate 212, a wiring layer 226 embedded in a groove formed inside the substrate 212, and the surface of the wiring layer 226.
  • Insulating layer 230U 1 / magnetic layer 10U / insulating layer 230U 2 disposed on the upper surface
  • insulating layer 230D 1 / magnetic layer 10D / insulating layer 230D 2 disposed on the back surface of wiring layer 226, and upper surface on insulating layer 230U 2
  • It comprises a IC236-capacitor 340 disposed over the wiring layer 244, a solder layer 245, and a lower surface wiring layer 246, a solder layer 247 disposed on the lower surface of the insulating layer 230D 2.
  • the insulating layer 230S disposed on the side surface of the wiring layer 226, the slit SL formed in the magnetic layers 10U and 10D and the beam portion 228 formed in the substrate 212 are not shown.
  • an IC 236 and a capacitor 340 can be mounted as shown in FIGS. For this reason, the mounting area can be reduced by the lamination technique.
  • the bird's-eye view configuration of the configuration example 1 of the DC / DC converter module 3 according to the sixth embodiment corresponding to FIGS. 119 and 120 is expressed as shown in FIG.
  • an IC 236 and a capacitor 340 can be mounted on an inductance element 232 formed by applying an electrode built-in substrate. For this reason, the mounting area can be reduced as compared with Comparative Example 7 by the lamination technique.
  • a schematic plan configuration of the lower surface wiring layer 246 is expressed as shown in FIG.
  • a VIN electrode pattern for the terminal A1 an EN electrode pattern for the terminal A2, a GND electrode pattern for the terminal A3, a VOUT electrode pattern for the terminal B1, a MODE electrode pattern for the terminal B3, and the like are arranged. ing.
  • FIG. 123 a schematic plan configuration of the inductor layer is expressed as shown in FIG.
  • the wiring layer 226 embedded in the groove formed inside the substrate 212 is arranged in a coil shape.
  • a through electrode 226T for extracting the electrode of the wiring layer 226 is formed at the center of FIG.
  • the through electrode 226 ⁇ / b> T connects the upper surface wiring layer 244 and the lower surface wiring layer 246.
  • FIG. 124 a schematic plan configuration of the upper surface wiring layer 244 is expressed as shown in FIG.
  • power source terminal A1 VIN electrode pattern to which DC / DC converter input voltage VIN of voltage E is input
  • enable terminal A2 EN electrode pattern
  • ground terminal A3 GND electrode pattern
  • inductor connection Terminal B1 LX electrode pattern
  • output voltage feedback input terminal B2 FB electrode pattern
  • DE / PFM-PWM mode switching terminal B3 MODE electrode pattern
  • FIG. 125 the schematic plan configuration of the IC / capacitor layer is expressed as shown in FIG. As shown in FIG. 125, an IC 236, an input capacitor Ci, and an output capacitor Co are arranged.
  • the configuration example 2 of the DC / DC converter module 3 includes a substrate 212, a wiring layer 226 embedded in a groove formed inside the substrate 212, and wiring.
  • Insulating layer 230U 1 / magnetic layer 10U / insulating layer 230U 2 disposed on the surface of layer 226, insulating layer 230D 1 / magnetic layer 10D / insulating layer 230D 2 disposed on the back surface of wiring layer 226, and insulating layer 230U It comprises a IC236-capacitor 340 disposed over the top interconnect layer 244, a solder layer 245 on 2, and a lower surface wiring layer 246, a solder layer 247 disposed on the lower surface of the insulating layer 230D 2.
  • the insulating layer 230S disposed on the side surface of the wiring layer 226, the slit SL formed in the magnetic layers 10U and 10D and the beam portion 228 formed in the substrate 212 are not shown.
  • the substrate 212 is processed into a ship shape. Similar to the configuration example 1, the IC 236 and the capacitor 340 can be mounted on the bottom of the substrate 212 processed into a ship shape. For this reason, the mounting area can be reduced and the height can be reduced by the lamination technique.
  • the area of the DC / DC converter module 3 according to the sixth embodiment can be reduced by the laminated structure. Further, since no IC built-in substrate or ferrite substrate is used, it can be formed at low cost.
  • the DC / DC converter module 3 according to the sixth embodiment can be formed by using a deep etching of a silicon substrate and a copper plating technique as described in the method for manufacturing a substrate with a built-in electrode.
  • FIG. 128 (a) A schematic bird's-eye view configuration of the shield substrate 202 formed by applying the electrode built-in substrate according to the sixth embodiment is expressed as shown in FIG.
  • the top view of FIG. 127 is represented as shown in FIG. 128 (a)
  • the schematic cross-sectional structure taken along the line 64A-64A of FIG. 128 (a) is represented as shown in FIG. 128 (b)
  • a schematic cross-sectional structure taken along the line 65A-65A in FIG. 128 (a) is represented as shown in FIG. 128 (c).
  • a shield substrate 202 formed by applying the electrode-embedded substrate according to the sixth embodiment includes a substrate 212 and an interior of the substrate 212.
  • a wiring layer 226 ⁇ / b> C is formed by embedding a metal such as copper (Cu) in a groove formed in the substrate 212.
  • the beam portion 228 has a cross-shaped pattern in plan view of FIGS. 128 (a) to 128 (c).
  • the structure of the wiring layer 226C embedded in the groove portion having a rectangular pattern in plan view is shown, but the present invention is not limited to this, and the shape is not limited to this, but a circle, an ellipse, an octagon, a triangle, Or you may have any pattern, such as a polygon. Any shape may be used as long as it can exhibit a shielding effect, and any shape pattern may be provided as long as a closed circuit is formed.
  • the structure of the beam portion 228 may have a pattern of a cross shape, a lattice shape, a diagonal cross shape, or a circular / cross composite shape in plan view. Furthermore, it may have any pattern such as a rectangle, a circle, an ellipse, an octagon, a triangle, or a polygon.
  • the substrate 212I surrounded by the wiring layer 226C embedded in the groove portion having a rectangular stripe pattern in plan view is surrounded by the wiring layer 226C and the back electrode 226B. Even if it is placed in the environment of the electromagnetic field EM as shown in c), the influence of noise can be suppressed.
  • the electromagnetic shielding effect can be obtained by digging the substrate 212I and arranging the components.
  • metal is formed on the upper surface of the wiring layer 226C and the substrate 212I, the influence of noise from the upper surface can be suppressed.
  • FIG. 129 (a) A schematic bird's-eye view configuration in which the silicon interposer 251 formed by applying the electrode built-in substrate according to the sixth embodiment is arranged on the package substrate 252 is expressed as shown in FIG. 129 (a), and FIG. A schematic cross-sectional structure taken along line 66A-66A of a) is represented as shown in FIG. 129 (b), and an enlarged view of portion E of FIG. 129 (b) is represented as shown in FIG. 129 (c). Is done.
  • a silicon interposer 251 is used as an intermediate layer.
  • the electrode built-in substrate according to the sixth embodiment can be applied.
  • the silicon interposer 251 formed by applying the electrode built-in substrate according to the sixth embodiment includes a silicon substrate and a wiring layer embedded in a groove formed inside the silicon substrate. Moreover, the beam part is provided similarly to the electrode built-in board
  • the BGA solder balls 254 disposed on the back surface of the package substrate 252 can be connected to the bumps 261 disposed on the surface of the package substrate 252 through through vias. Further, the bump 261 can be connected to a micro bump 256 arranged on the silicon interposer 251 through a through silicon via (CUTSV) 258 and an interposer built-in electrode 226I.
  • the micro bumps 256 are connected to the semiconductor integrated circuit chips 248 1 , 248 2 , 248 3, and 248 4 .
  • a through groove can also be formed by providing a beam portion on the silicon substrate in the same manner as the electrode built-in substrate according to the sixth embodiment, the degree of freedom in designing the silicon interposer 251 increases.
  • the silicon interposer to which the electrode-embedded substrate according to the sixth embodiment is applied it is possible to provide a highly reliable interposer with a simple structure that is unlikely to cause sticking between the lines.
  • an electrode-embedded substrate that has a simple structure, is less likely to cause sticking in which lines come into contact with each other, can be improved in reliability, and a method for manufacturing the same, and this electrode-embedded substrate It is possible to provide an inductance element, an interposer, a shield substrate, and a module to which is applied.
  • the present embodiment includes various embodiments that are not described here.
  • the magnetic structures according to the first to fourth embodiments can be applied to all elements using magnetic flux, and can be applied to inductors, transformer cores, magnetic flux shields, sensors using eddy currents, and the like.
  • the inductance elements to which the magnetic structures of the first to fourth embodiments are applied include all electronic parts using inductance such as inductors, transformers, noise filters, and isolators, sensor parts such as magnetic sensors and position sensors, and other wireless devices.
  • the present invention can be applied to a power supply coil and the like, and is particularly applicable to an electronic device such as an inductor for a mobile device and a DC-DC converter having a built-in inductor.
  • the inductance element according to the fifth embodiment can be applied to all electronic parts using inductance such as inductors, transformers, noise filters, and isolators, sensor parts such as magnetic sensors and position sensors, and other coils for wireless power feeding.
  • inductance such as inductors, transformers, noise filters, and isolators
  • sensor parts such as magnetic sensors and position sensors, and other coils for wireless power feeding.
  • electronic devices such as inductors for mobile devices and DC-DC converters with built-in inductors.
  • the electrode-embedded substrate according to the sixth embodiment can be applied to all electronic parts using inductance such as inductors, transformers, noise filters, and isolators, sensor parts such as magnetic sensors and position sensors, and other coils for wireless power feeding. Furthermore, the present invention can be applied to an interposer, a shield substrate, and the like, and particularly applicable to electronic devices such as an inductor for mobile devices and a DC / DC converter module incorporating the inductor.
  • Search coil 42 Search coil substrate 50 ... Magnetic layer substrate 100 ... Printed circuit board (PCB) 112 ... Substrate 113, 129, 130S ... Seed 114 ... Through hole 116 ... Lower core forming part 118 ... Lower coil forming part 120 ... Upper and lower coil connecting part 120P ... Permalloy substrate 122 ... Lower coil 124 ... Lower core 125, 131, 133 ... Resist 126 ... upper coils 128, 128B, 128C, 122 1 , 122 2 , 242 ... insulating layer 128A ... opening 130 ... upper core 140A ... control integrated circuit (control IC) 140B ... DC / DC converter IC 150 ...
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Abstract

　磁性構造体（２）は、第１磁性層（１０1）と、第１磁性層（１０1）を複数に分割する第１スリット（ＳＬ１）と、第１スリット（ＳＬ１）および第１磁性層（１０1）上に配置された第１絶縁層（１２）と、第１絶縁層（１２）上に配置された第２磁性層（１０2）と、第２磁性層（１０2）を複数に分割する第２スリット（ＳＬ２）とを備える。磁気抵抗および渦電流損を低減化可能な磁性構造体、および上記の磁性構造体を適用し、交流抵抗が低減され、高周波特性に優れたインダクタンス素子を提供する。

Description

磁性構造体、インダクタンス素子およびその製造方法、電極内蔵基板およびその製造方法、インターポーザ、シールド基板およびモジュール
　本実施の形態は、磁性構造体、インダクタンス素子およびその製造方法、電極内蔵基板およびその製造方法、インターポーザ、シールド基板およびモジュールに関する。
　近年のモバイル機器では、薄型化、軽量化、省エネ化、バッテリの長寿命化が要求されている。このためには、特に、電源回路の薄型化・軽量化・省エネ化、バッテリの長寿命化が必要となる。電源回路を構成する部品の内、サイズが大きいものの一つとしてインダクタンス素子が挙げられる。
　従来のインダクタンス素子に用いられる配線構造には、巻き線型、積層型、薄膜型がある。巻き線型は、強磁性体のコアに銅線を巻きつけたものであり、形状によりトロイダル、ソレノイドなどがある。また、シリコン基板に貫通穴を開けて作成したトロイダル構造のインダクタンス素子も開示されている。
特開２００４－１７２３９６号公報 特開２００７－２１４４２４号公報 特開平９－１３９３１３号公報 特開平８－８８１１９号公報 特開２００９－１３５３２５号公報 特開２００９－１３５３２６号公報
　本実施の形態は、磁気抵抗および渦電流損を低減化可能な磁性構造体、および上記の磁性構造体を適用し、交流抵抗が低減され、高周波特性に優れたインダクタンス素子を提供することにある。
　また、本実施の形態は、磁気抵抗、渦電流損、交流抵抗が低減され、インダクタンスが高く、高周波特性に優れたインダクタンス素子およびその製造方法、およびこのインダクタンス素子を備えるモジュールを提供することにある。
　さらにまた、本実施の形態は、構造が簡単でライン同士が接触するスティッキングが起きにくく、信頼性の向上可能な電極内蔵基板およびその製造方法、およびこの電極内蔵基板を適用したインダクタンス素子、インターポーザ、シールド基板およびモジュールを提供することにある。
　本実施の形態の一態様によれば、第１磁性層と、前記第１磁性層を複数に分割する第１スリットと、前記第１スリットおよび前記第１磁性層上に配置された第１絶縁層と、前記第１絶縁層上に配置された第２磁性層と、前記第２磁性層を複数に分割する第２スリットとを備える磁性構造体が提供される。
　本実施の形態の他の態様によれば、第１磁性層と、前記第１磁性層を複数に分割する第１スリットと、前記第１スリットおよび前記第１磁性層上に配置された第１絶縁層と、前記第１絶縁層上に配置された第２磁性層と、前記第２磁性層を複数に分割する第２スリットと、前記第２スリットおよび前記第２磁性層上に配置された第２絶縁層とを備える積層構造を複数積層した磁性構造体が提供される。
　本実施の形態の他の態様によれば、インダクタンスコイルと、上記の磁性構造体とを備え、前記磁性構造体は、前記インダクタンスコイルの表面若しくは裏面若しくは両面に配置されたインダクタンス素子が提供される。
　本実施の形態の他の態様によれば、コアと、前記コアに配置された巻線コイルと、上記の磁性構造体とを備え、前記磁性構造体は、前記コアと磁気結合が可能であるインダクタが提供される。
　本実施の形態の他の態様によれば、コアと、前記コアに配置された１次側コイルと、前記コアに配置された２次側コイルと、上記の磁性構造体とを備え、前記磁性構造体は、前記コアと磁気結合が可能であるトランスが提供される。
　本実施の形態の他の態様によれば、電磁遮蔽対象物体と、前記電磁遮蔽対象物体を取り囲む空洞部と、上記の磁性構造体とを備え、前記磁性構造体は、前記空洞部を介して前記電磁遮蔽対象物体を取り囲む電磁遮蔽構造体が提供される。
　本実施の形態の他の態様によれば、基板上に第１磁性層を形成する工程と、前記第１磁性層上に絶縁層を形成する工程と、前記絶縁層および前記第１磁性層に第１スリットを形成する工程と、前記第１スリットを埋め込み層により埋め込む工程と、前記絶縁層および前記埋め込み層上に第２磁性層を形成する工程と、前記第２磁性層に第２スリットを形成する工程とを有する磁性構造体の製造方法が提供される。
　本実施の形態の他の態様によれば、基板上に第１磁性層を形成する工程と、前記第１磁性層に第１スリットを形成する工程と、前記第１磁性層および前記第１スリット上に絶縁層を形成する工程と、前記絶縁層上に第２磁性層を形成する工程と、前記第２磁性層に第２スリットを形成する工程とを有する磁性構造体の製造方法が提供される。
　本実施の形態の他の態様によれば、基板と、前記基板の表面に配置された上部コイルと、前記基板の表面に対向する裏面に配置された下部コイルと、前記基板の表面から裏面に貫通し、前記上部コイルの端部と前記下部コイルの端部とを接続する上下コイル接続部とを備えるインダクタンス素子が提供される。
　本実施の形態の他の態様によれば、基板と、前記基板の表面に配置された上部コイルと、前記基板の表面に対向する裏面に配置された下部コイルと、前記基板の表面から裏面に貫通し、前記上部コイルの端部と前記下部コイルの端部とを接続する上下コイル接続部と、前記上部コイルの表面に配置された上部コアと、前記上部コイルと前記下部コイルの間の前記基板に配置された下部コアとを備え、前記上部コイルと前記下部コイルは、前記基板を挟み、ソレノイドコイルを構成すると共に、前記上部コアと前記下部コアは、前記上部コイルおよび前記下部コイルの端部で磁気結合して、前記ソレノイドコイルを貫通する閉磁路を備えるインダクタンス素子が提供される。
　本実施の形態の他の態様によれば、基板と、前記基板の表面に配置された上部コイルと、前記基板の表面に対向する裏面に配置された下部コイルと、前記基板の表面から裏面に貫通し、前記上部コイルの端部と前記下部コイルの端部とを接続する上下コイル接続部と、前記上部コイルの表面に配置された上部コアと、前記上部コイルと前記下部コイルの間の前記基板に配置された下部コアとを備えるインダクタンス素子の製造方法において、前記基板を加工する工程と、前記下部コアと前記下部コイルおよび前記上下コイル接続部を形成する工程と、前記上部コイルを形成する工程と、前記上部コアを形成する工程とを有することを特徴とするインダクタンス素子の製造方法が提供される。
　本実施の形態の他の態様によれば、上記のインダクタンス素子を備えるモジュールが提供される。
　本実施の形態の他の態様によれば、基板と、前記基板の内部に形成された溝部と、前記基板の表面に対向する裏面に配置された梁部と、前記溝部に埋め込まれた配線層とを備える電極内蔵基板が提供される。
　本実施の形態の他の態様によれば、上記の電極内蔵基板を備え、前記溝部および前記配線層は、コイル形状を備えるインダクタンス素子が提供される。
　本実施の形態の他の態様によれば、上記の電極内蔵基板を備えるインターポーザが提供される。
　本実施の形態の他の態様によれば、上記の電極内蔵基板と、前記基板の表面に対向する裏面に配置された裏面電極を備えるシールド基板が提供される。
　本実施の形態の他の態様によれば、上記の電極内蔵基板を備えるモジュールが提供される。
　本実施の形態の他の態様によれば、上記のインダクタンス素子を備えるモジュールが提供される。
　本実施の形態の他の態様によれば、基板と、前記基板の内部に形成されたコイル形状を有する溝部と、前記基板の表面に対向する裏面に配置された梁部と、前記溝部に埋め込まれた配線層と、前記基板の表面に配置された上面配線層と、前記基板の表面に対向する裏面に配置された下面配線層と、前記上面配線層上に半田層を介して配置された集積回路およびコンデンサとを備えるモジュールが提供される。
　本実施の形態の他の態様によれば、基板の内部に溝部を形成する工程と、前記基板の表面に対向する裏面に前記梁部を形成する工程と、前記溝部に前記配線層を埋め込み形成する工程とを有する電極内蔵基板の製造方法が提供される。
　本実施の形態の他の態様によれば、基板の内部にコイル形状の溝部を形成する工程と、前記基板の表面に対向する裏面に梁部を形成する工程と、前記溝部に配線層を埋め込み形成する工程と、前記基板の表面に上部コアを形成する工程と、前記基板の表面に対向する裏面に下部コアを形成する工程とを有するインダクタンス素子の製造方法が提供される。
　本実施の形態の他の態様によれば、基板の内部に平面視において閉回路形状のパターンを備える溝部を形成する工程と、前記基板の表面に対向する裏面に梁部を形成する工程と、前記溝部に配線層を埋め込み形成する工程と、前記基板の表面に対向する裏面に裏面電極を形成する工程とを有するシールド基板の製造方法が提供される。
　本実施の形態の他の態様によれば、基板の内部にコイル形状の溝部を形成する工程と、平面視において前記コイル形状の内部に配置され、前記基板を貫通する貫通溝部を形成する工程と、前記基板の表面に対向する裏面に梁部を形成する工程と、前記溝部に配線層を埋め込み形成する工程と、前記貫通溝部に貫通電極を埋め込み形成する工程と、前記基板の表面に上部コアを形成する工程と、前記上部コア上に前記貫通電極と接続される上面配線層を形成する工程と、前記基板の表面に対向する裏面に下部コアを形成する工程と、前記下部コア上に前記貫通電極と接続される下面配線層を形成する工程と、前記上面配線層上に半田層を介して集積回路およびコンデンサを搭載する工程とを有するモジュールの製造方法が提供される。
　本実施の形態によれば、磁気抵抗および渦電流損を低減化可能な磁性構造体、および上記の磁性構造体を適用し、交流抵抗が低減され、高周波特性に優れたインダクタンス素子を提供することができる。
　また、本実施の形態によれば、磁気抵抗、渦電流損、交流抵抗が低減され、インダクタンスが高く、高周波特性に優れたインダクタンス素子およびその製造方法、およびこのインダクタンス素子を備えるモジュールを提供することができる。
　さらにまた、本実施の形態によれば、構造が簡単でライン同士が接触するスティッキングが起きにくく、信頼性の向上可能な電極内蔵基板およびその製造方法、およびこの電極内蔵基板を適用したインダクタンス素子、インターポーザ、シールド基板およびモジュールを提供することができる。
比較例１に係る磁性構造体において、面直方向に磁束を印加した場合に発生する渦電流の模式図。 比較例２に係る磁性構造体において、面直方向に磁束を印加した場合に発生する渦電流の模式図。 比較例３に係る磁性構造体において、面直方向に磁束を印加した場合に発生する渦電流の模式図。 比較例１に係る磁性構造体において、面内方向に磁束を印加した場合に発生する渦電流の模式図。 比較例２に係る磁性構造体において、面内方向に磁束を印加した場合に発生する渦電流の模式図。 比較例３に係る磁性構造体において、面内方向に磁束を印加した場合に発生する渦電流の模式図。 （ａ）第１の実施の形態に係る磁性構造体の模式的平面パターン構成図、（ｂ）図７（ａ）の１Ａ－１Ａ線に沿う模式的断面構造図。 第１の実施の形態に係る磁性構造体において、（ａ）層内方向と水平に磁束を印加した場合に発生する渦電流の模式図、（ｂ）層内方向と垂直に磁束を印加した場合に発生する渦電流の模式図。 （ａ）第１の実施の形態の変形例に係る磁性構造体の模式的平面パターン構成図、（ｂ）図９（ａ）の２Ａ－２Ａ線に沿う模式的断面構造図、（ｃ）図９（ａ）の３Ａ－３Ａ線に沿う模式的断面構造図。 第１の実施の形態に係る磁性構造体の第１の製造方法において、（ａ）Ｓｉ基板上に第１磁性層を形成する工程の模式的断面構造図、（ｂ）第１磁性層上に絶縁層を形成する工程の模式的断面構造図、（ｃ）第１磁性層に第１スリットを形成する工程の模式的断面構造図、（ｄ）埋め込み層により第１スリットを埋め込む工程の模式的断面構造図。 第１の実施の形態に係る磁性構造体の第１の製造方法において、（ａ）絶縁層および埋め込み層上に第２磁性層を形成する工程の模式的断面構造図、（ｂ）第２磁性層に第２スリットを形成する工程の模式的断面構造図。 第１の実施の形態に係る磁性構造体の第２の製造方法において、（ａ）第１磁性層に第１スリットを形成する工程の模式的断面構造図、（ｂ）第１磁性層上および第１スリット内に絶縁層を形成する工程の模式的断面構造図、（ｃ）絶縁層上に第２磁性層を形成する工程の模式的断面構造図、(ｄ)第２磁性層に第２スリットを形成する工程の模式的断面構造図。 （ａ）第２の実施の形態に係る磁性構造体の模式的平面パターン構成図、（ｂ）図１３（ａ）の４Ａ－４Ａ線に沿う模式的断面構造図。 第３の実施の形態に係る磁性構造体の模式的断面構造図。 （ａ）比較例４に係るインダクタンス素子の模式的平面パターン構成図、（ｂ）図１５（ａ）の５Ａ－５Ａ線に沿う模式的断面構造図。 （ａ）実施の形態に係るインダクタンス素子の模式的平面パターン構成図、（ｂ）図１６（ａ）の６Ａ－６Ａ線に沿う模式的断面構造図。 （ａ）実施の形態の変形例１に係るインダクタンス素子の模式的平面パターン構成図、（ｂ）図１７（ａ）の７Ａ－７Ａ線に沿う模式的断面構造図。 （ａ）インダクタンスコイルの回路表現、（ｂ）交流抵抗ＲACとインダクタンスＬと関係を示す模式図（スリット構造ＷＳとスリット無し構造ＷＯＳの比較）。 （ａ）インダクタンスＬと磁界Ｈの関係を示す模式図、（ｂ）磁束密度Ｂと磁界Ｈとの関係を示す模式図。 実施の形態に係る磁性構造体およびインダクタンス素子において、磁束Φは磁気抵抗Ｒmの小さい部分を通過することを説明するための磁気回路の例。 実施の形態に係る磁性構造体およびインダクタンス素子において、円柱半径ｒ0を小さくすることで渦電流損Ｐeの抑制が可能であることを説明するための円柱状試料の例。 （ａ）実施の形態の変形例２に係るインダクタンス素子の模式的平面パターン構成図、（ｂ）図２２（ａ）の８Ａ－８Ａ線に沿う模式的断面構造図。 （ａ）スリットＳＬを備える磁性層上にサーチコイルを配置した実験系の模式的平面パターン構成図、（ｂ）サーチコイルの模式的鳥瞰図。 図２３（ａ）の９Ａ－９Ａ線に沿う模式的断面構造図。 サーチコイルデバイスの寸法を基準としたスリット間隔の説明図。 （ａ）スリットＳＬを備える磁性層上にサーチコイルを配置した実験系の実験条件の説明図、（ｂ）Ｘ軸に対するサーチコイルのＤX軸の角度θ2の説明図、（ｃ）磁性層に形成されるスリットＳＬのスリット幅ΔＳＬおよびスリット間隔（スリットピッチ）ＳＬＰの説明図。 直交表を用いて図２６を拡張し、かつ９通りに圧縮した実験条件の説明図。 スリットＳＬを備える磁性層上にサーチコイルを配置した実験系において、交流抵抗の抵抗増加量とインダクタンスの関係の実験結果（スリット構造ＷＳとスリット無し構造ＷＯＳの比較）。 比較例４に係るインダクタンス素子であって、（ａ）模式的鳥瞰図、（ｂ）図２９（ａ）の１０Ａ－１０Ａ線に沿う模式的断面構造図。 実施の形態に係るインダクタンス素子であって、（ａ）模式的鳥瞰図、（ｂ）図３０（ａ）の１１Ａ－１１Ａ線に沿う模式的断面構造図。 インダクタンスの周波数特性（スリット構造ＷＳとスリット無し構造ＷＯＳの比較）。 交流抵抗の周波数特性（スリット構造ＷＳとスリット無し構造ＷＯＳの比較）。 実施の形態に係るインダクタンス素子に適用可能なインダクタンスコイルの製造方法であって、（ａ）磁性金属基板を準備する工程の模式的断面構造図、（ｂ）磁性金属基板をエッチングして溝部を形成後、絶縁層を形成する工程の模式的断面構造図、（ｃ）金属配線層を形成する工程の模式的断面構造図、（ｄ）金属配線層をＣＭＰなどによって研磨し、溝部に金属配線層を残す工程の模式的断面構造図、（ｅ）磁性金属基板を裏面エッチングして、インダクタンスコイルを形成する工程の模式的断面構造図。 実施の形態に係るインダクタンス素子に適用可能なインダクタンスコイルの製造方法の一工程を説明する模式的断面構造であって、（ａ）矩形状の溝部を形成した例、（ｂ）台形状の溝部を形成した例、（ｃ）三角形状の溝部を形成した例、（ｄ）Ｕ字形状の溝部を形成した例。 （ａ）実施の形態に係るインダクタンス素子において、磁性金属基板に溝部を形成した一例を示す模式的鳥瞰構造図、（ｂ）図３５（ａ）において、溝部に金属配線層を形成した様子を示す模式的鳥瞰構造図。 （ａ）実施の形態に係る別のインダクタンス素子であって、磁性金属基板上に形成された円形状の溝部を形成した例の模式的平面パターン構成図、（ｂ）図３６（ａ）の円形状の溝部に金属配線層を形成した様子を示す模式的平面パターン構成図、（ｃ）実施の形態に係る更に別のインダクタンス素子であって、磁性金属基板上に形成された八角形状の溝部に金属配線層を配置した模式的平面パターン構成図、（ｄ）実施の形態に係る更に別のインダクタンス素子であって、磁性金属基板上に形成された対向する２つの三角形状の溝部に金属配線層を配置した模式的平面パターン構成図。 実施の形態に係るインダクタンス素子を構成部品として適用する電源回路の構成例。 実施の形態に係る磁性構造体を適用したインダクタ（ＥＩコア）の模式的断面構造であって、（ａ）第１の構成例、（ｂ）第２の構成例、（ｃ）第３の構成例、（ｄ）第４の構成例。 実施の形態に係る磁性構造体を適用したトランスの模式的断面構造であって、（ａ）第１の構成例、（ｂ）第２の構成例。 実施の形態に係る磁性構造体を適用した電磁遮蔽構造体の模式的断面構造図。 第４の実施の形態に係るインダクタンス素子の詳細構成であって、（ａ）模式的鳥瞰図、（ｂ）図４１（ａ）の１２Ａ－１２Ａ線に沿う模式的断面構造図。 第５の実施の形態に係るインダクタンス素子であって、（ａ）模式的鳥瞰図、（ｂ）図４２（ａ）のＡ方向から観た側面図、（ｃ）上部コイル間の部分拡大構造例１、（ｄ）上部コイル間の部分拡大構造例２、（ｅ）図４２（ａ）のＢ方向から観た側面図。 第５の実施の形態に係るインダクタンス素子の内部構造を示す模式的鳥瞰図。 （ａ）図４３の上面図、（ｂ）図４３の短辺方向から観た側面図、（ｃ）図４３の下面図。 第５の実施の形態に係るインダクタンス素子の内部構造を示す模式的鳥瞰図。 （ａ）図４５の上面図、（ｂ）図４５の短辺方向から観た側面図、（ｃ）図４５の下面図。 第５の実施の形態に係るインダクタンス素子の内部構造を示す模式的鳥瞰図。 （ａ）図４７の上面図、（ｂ）図４７の短辺方向から観た側面図、（ｃ）図４７の下面図。 第５の実施の形態に係るインダクタンス素子の内部構造を示す模式的鳥瞰図。 （ａ）図４９の上面図、（ｂ）図４９の短辺方向から観た側面図、（ｃ）図４９の下面図。 第５の実施の形態に係るインダクタンス素子の内部構造を示す模式的鳥瞰図。 （ａ）図５１の上面図、（ｂ）図５１の短辺方向から観た側面図、（ｃ）図５１の下面図。 図５１の長辺方向から観た側面図。 第５の実施の形態に係るインダクタンス素子であって、インダクタンスコイル端部で、上部コアと下部コアとを結合した構成の模式的鳥瞰図。 （ａ）図５４のＣ部分の拡大図、（ｂ）図５５（ａ）の１３Ａ－１３Ａ線に沿う模式的断面構造図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）シリコン基板の模式的平面図、（ｂ）図５６（ａ）の１４Ａ－１４Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）裏面配線エッチングを実施したシリコン基板の模式的平面図、（ｂ）図５７（ａ）の１５Ａ－１５Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）貫通配線エッチングを実施したシリコン基板の模式的平面図、（ｂ）図５８（ａ）の１６Ａ－１６Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）下部コアエッチングを実施したシリコン基板の模式的平面図、（ｂ）図５９（ａ）の１７Ａ－１７Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）貫通穴・下部コイル形成部・下部コア形成部へのシード形成を実施したシリコン基板の模式的平面図、（ｂ）図６０（ａ）の１８Ａ－１８Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）フォトリソグラフィーおよびメッキ形成を実施し、下部コアを形成したシリコン基板の模式的平面図、（ｂ）図６１（ａ）の１９Ａ－１９Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）貫通穴・下部コイル形成部に対するメッキ形成を実施したシリコン基板の模式的平面図、（ｂ）図６２（ａ）の２０Ａ－２０Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）表裏研磨工程を実施したシリコン基板の模式的平面図、（ｂ）図６３（ａ）の２１Ａ－２１Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）表面側絶縁層形成工程を実施したシリコン基板の模式的平面図、（ｂ）図６４（ａ）の２２Ａ－２２Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）表面側絶縁層に対する開口形成工程を実施したシリコン基板の模式的平面図、（ｂ）図６５（ａ）の２３Ａ－２３Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部配線用シード形成工程を実施したシリコン基板の模式的平面図、（ｂ）図６６（ａ）の２４Ａ－２４Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部配線のためのフォトリソグラフィー工程を実施したシリコン基板の模式的平面図、（ｂ）図６７（ａ）の２５Ａ－２５Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部配線のためのメッキ形成工程を実施したシリコン基板の模式的平面図、（ｂ）図６８（ａ）の２６Ａ－２６Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部配線のためのレジスト剥離工程を実施したシリコン基板の模式的平面図、（ｂ）図６９（ａ）の２７Ａ－２７Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部配線のためのシード除去工程を実施したシリコン基板の模式的平面図、（ｂ）図７０（ａ）の２８Ａ－２８Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部コアのための絶縁層形成工程を実施したシリコン基板の模式的平面図、（ｂ）図７１（ａ）の２９Ａ－２９Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部コアのためのシード成工程を実施したシリコン基板の模式的平面図、（ｂ）図７２（ａ）の３０Ａ－３０Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部コアのためのフォトリソグラフィー工程を実施したシリコン基板の模式的平面図、（ｂ）図７３（ａ）の３１Ａ－３１Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部コアのためのメッキ形成工程を実施したシリコン基板の模式的平面図、（ｂ）図７４（ａ）の３２Ａ－３２Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部コアのためのレジスト除去工程を実施したシリコン基板の模式的平面図、（ｂ）図７５（ａ）の３３Ａ－３３Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、（ａ）上部コアのためのシード除去工程を実施したシリコン基板の模式的平面図、（ｂ）図７６（ａ）の３４Ａ－３４Ａ線に沿う模式的断面図。 図７６（ａ）の３５Ａ－３５Ａ線に沿う模式的断面図。 （ａ）第５の実施の形態に係るインダクタンス素子において、シリコン基板に形成された上部コイルおよび下部コイルを示す模式的平面図、（ｂ）図７８（ａ）の３６Ａ－３６Ａ線に沿う模式的断面図。 図７８（ａ）の３７Ａ－３７Ａ線に沿う模式的断面図。 （ａ）第５の実施の形態に係るインダクタンス素子において、シリコン基板に形成された上部コアおよび下部コアを示す模式的平面図、（ｂ）図８０（ａ）の３８Ａ－３８Ａ線に沿う模式的断面図。 図８０（ａ）の３９Ａ－３９Ａ線に沿う模式的断面図。 第５の実施の形態に係るインダクタンス素子のインダクタンスＬの周波数特性（ＳＯＬ：第５の実施の形態に係るソレノイド構造、ＳＰＩ：第４の実施の形態に係るスパイラル構造）。 第５の実施の形態に係るインダクタンス素子の交流抵抗ＡＣＲの周波数特性（ＳＯＬ：第５の実施の形態に係るソレノイド構造、ＳＰＩ：第４の実施の形態に係るスパイラル構造）。 プリント回路基板（ＰＣＢ）上にインダクタンス素子・制御用ＩＣ・キャパシタなどを配置した第４の実施の形態に係るモジュールの平面図。 シリコン基板に形成した第５の実施の形態に係るインダクタンス素子およびシリコン基板上にＩＣ・キャパシタなどを配置した第５の実施の形態に係るモジュールの平面図。 ＰＣＢ上にインダクタンス素子・ＤＣ／ＤＣコンバータＩＣ・キャパシタなどを配置した第４の実施の形態に係るモジュールの平面図。 シリコン基板に形成した第５の実施の形態に係るインダクタンス素子と、シリコン基板上に制御用ＩＣ・ＤＣ／ＤＣコンバータＩＣ・キャパシタなどを配置した第５の実施の形態に係るモジュールの側面図（構成例１）。 シリコン基板に形成した第５の実施の形態に係るインダクタンス素子と、シリコン基板上に制御用ＩＣ・キャパシタなどを配置した第５の実施の形態に係るモジュールの側面図（構成例２）。 シリコン基板に形成した第５の実施の形態に係るインダクタンス素子と、シリコン基板上に制御用ＩＣ・キャパシタを配置した第５の実施の形態に係るモジュールの側面図（構成例３）。 第５の実施の形態に係るインダクタンス素子を出力負荷回路に適用し、全体をシリコン基板に搭載したＤＣ／ＤＣコンバータ（ＤＣＤＣ）と出力負荷回路の接続構成例。 第６の実施の形態に係る電極内蔵基板の模式的平面パターン構成図であって、（ａ）梁部が平面視において配線層と直交し、かつ互いに平行なストライプパターンを備える例、（ｂ）梁部が平面視において互いに所定の角度θで交差するストライプパターンを備える例。 （ａ）図９１の４０Ａ－４０Ａ線に沿う模式的断面構造図、（ｂ）図９１の４１Ａ－４１Ａ線に沿う模式的断面構造図。 第６の実施の形態に係る電極内蔵基板であって、シリコンウェハに形成された相対的に長いラインアンドスペースを有する電極内蔵基板の模式的平面パターン構成図。 （ａ）図９３の４２Ａ－４２Ａ線に沿う模式的断面構造図、（ｂ）図９３の４３Ａ－４３Ａ線に沿う模式的断面構造図。 （ａ）比較例５に係る電極内蔵基板であって、シリコンウェハに形成された相対的に長いラインアンドスペースを有する電極内蔵基板の模式的平面パターン構成図、（ｂ）第６の実施の形態に係る電極内蔵基板であって、シリコンウェハに形成された相対的に長いラインアンドスペースを有する電極内蔵基板の模式的平面パターン構成図。 比較例５に係る電極内蔵基板であって、シリコン基板に形成されたスパイラル形状のインダクタンス素子を有する電極内蔵基板の模式的平面パターン構成図。 第６の実施の形態に係る電極内蔵基板であって、（ａ）模式的表面パターン構成図、（ｂ）図９７（ａ）の４４Ａ－４４Ａ線に沿う模式的断面構造図、（ｃ）図９７（ａ）の４５Ａ－４５Ａ線に沿う模式的断面構造図、（ｄ）図９７（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図９８（ａ）の４６Ａ－４６Ａ線に沿う模式的断面構造図、（ｃ）図９８（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図９９（ａ）の４７Ａ－４７Ａ線に沿う模式的断面構造図、（ｃ）図９９（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１００（ａ）の４８Ａ－４８Ａ線に沿う模式的断面構造図、（ｃ）図１００（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１０１（ａ）の４９Ａ－４９Ａ線に沿う模式的断面構造図、（ｃ）図１０１（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１０２（ａ）の５０Ａ－５０Ａ線に沿う模式的断面構造図、（ｃ）図１０２（ａ）の５１Ａ－５１Ａ線に沿う模式的断面構造図、（ｄ）図１０２（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１０３（ａ）の５２Ａ－５２Ａ線に沿う模式的断面構造図、（ｃ）図１０３（ａ）の５３Ａ－５３線に沿う模式的断面構造図、（ｄ）図１０３（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１０４（ａ）の５４Ａ－５４Ａ線に沿う模式的断面構造図、（ｃ）図１０４（ａ）の５５Ａ－５５Ａ線に沿う模式的断面構造図、（ｄ）図１０４（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１０５（ａ）の５６Ａ－５６Ａ線に沿う模式的断面構造図、（ｃ）図１０５（ａ）の５７Ａ－５７Ａ線に沿う模式的断面構造図、（ｄ）図１０５（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１０６（ａ）の５８Ａ－５８Ａ線に沿う模式的断面構造図、（ｃ）図１０６（ａ）の５９Ａ－５９Ａ線に沿う模式的断面構造図、（ｄ）図１０６（ａ）に対応する模式的裏面パターン構成図。 第６の実施の形態に係る電極内蔵基板を適用して形成されたシリコン基板方式のインダクタンス素子の模式的断面構造図。 （ａ）比較例６に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造図（裏面研磨なしの構造例）、（ｂ）比較例６に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造図（裏面研磨有りの構造例）。 （ａ）第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子の模式的鳥瞰構成図、（ｂ）図１０９（ａ）の６０Ａ－６０Ａ線に沿う模式的断面構造図。 （ａ）第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子であって、配線層部分の模式的鳥瞰構成図、（ｂ）図１１０（ａ）の表面構成図、（ｃ）図１１０（ａ）の裏面構成図。 （ａ）図１１０（ａ）の中央部分の６１Ａ－６１Ａ線に沿う断面鳥瞰構成図、（ｂ）図１１１（ａ）の矢印Ｂ１方向から見た断面構成図、（ｃ）図１１１（ｂ）のＣ１部分の拡大図。 （ａ）図１１０（ａ）の６２Ａ－６２Ａ線に沿う断面鳥瞰構成図、（ｂ）図１１２（ａ）の矢印Ｂ２方向から見た断面構成図、（ｃ）図１１２（ｂ）のＣ２部分の拡大図。 （ａ）図１１０（ａ）のシリコン基板のみの表面側模式的鳥瞰構成図、（ｂ）図１１３（ａ）の裏面側模式的鳥瞰構成図。 第６の実施の形態に係る電極内蔵基板に適用可能な梁部構造の模式的平面図であって、（ａ）十字型構成例、（ｂ）格子型構成例、（ｃ）対角方向クロス型構成例、（ｄ）円形・十字複合型構成例。 第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子のインダクタンスＬの周波数特性のシミュレーション結果。 第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子の交流抵抗ＡＣＲの周波数特性のシミュレーション結果。 比較例７に係るＤＣ／ＤＣコンバータモジュールの実装構成例。 第６の実施の形態に係るＤＣ／ＤＣコンバータモジュールの構成例１の集積回路ブロック構成図。 図１１８に対応した第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子上にＩＣ、コンデンサを搭載するＤＣ／ＤＣコンバータの構成例１の模式的平面パターン構成の積層化合成図。 図１１９の６３Ａ－６３Ａ線に沿う模式的断面構造図。 第６の実施の形態に係るＤＣ／ＤＣコンバータモジュールの構成例１の模式的鳥瞰構成図。 図１１９～図１２１の下面配線層の模式的平面図。 図１１９～図１２１のインダクタ層の模式的平面図。 図１１９～図１２１の上面配線層の模式的平面図。 図１１９～図１２１のＩＣ・コンデンサ層の模式的平面図。 第６の実施の形態に係るＤＣ／ＤＣコンバータモジュールの構成例２の模式的断面構造図。 第６の実施の形態に係る電極内蔵基板を適用して形成されたシールド基板の模式的鳥瞰構成図。 第６の実施の形態に係る電極内蔵基板を適用して形成されたシールド基板であって、（ａ）図１２７の上面図、（ｂ）図１２８（ａ）の６４Ａ－６４Ａ線に沿う模式的断面構造図、（ｃ）図１２８（ａ）の６５Ａ－６５Ａ線に沿う模式的断面構造図。 (ａ)第６の実施の形態に係る電極内蔵基板を適用して形成されたインターポーザを備えるパッケージ基板の模式的鳥瞰図、（ｂ）図１２９（ａ）の６６Ａ－６６Ａ線に沿う模式的断面構造図、（ｃ）図１２９（ｂ）のＥ部分の拡大図。
　次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
　[比較例１～３]
　比較例１に係る磁性構造体２Ｂは、図１・図４に示すように、単一の磁性層１０を有する単層構造を有する。比較例２に係る磁性構造体２Ｂは、図２・図５に示すように、磁性層１０1・１０2の層間に絶縁層１２を有する多層構造を備える。比較例３に係る磁性構造体２Ｂは、図３・図６に示すように、磁性層１０1・１０2の層間に絶縁層１２を有する多層構造に加え、スリットＳＬにより磁性層１０1・絶縁層１２・１０2を分断した多層スリット構造を備える。
　比較例１～３に係る磁性構造体２Ｂにおいて、磁束Φの向きが磁性層の層内方向と垂直か平行かで異なる特徴を示す。
　比較例１に係る磁性構造体２Ｂにおいて、磁束Φの向きが磁性層１０の層内方向と面直方向の場合には、図１に示すように、渦電流Ｉeの渦電流半径は磁性層１０のサイズで決まり、渦電流損Ｐeは相対的に大きくなる。一方、磁気抵抗Ｒmは磁性層１０が単一であるため、相対的に小さくなる。
　比較例２に係る磁性構造体２Ｂにおいて、磁束Φの向きが磁性層１０1・１０2の層内方向と面直方向の場合には、図２に示すように、渦電流Ｉe1・Ｉe2の渦電流半径は磁性層１０1・１０2のサイズで決まり、渦電流損Ｐeは相対的に大きくなる。一方、磁気抵抗Ｒmは磁性層１０1・１０2間の絶縁層１２で発生し、比較例１に比べ相対的に大きい。
　比較例３に係る磁性構造体２Ｂにおいて、磁束Φの向きが磁性層１０1・１０2の層内方向と面直方向の場合には、図３に示すように、渦電流ｉe1・ｉe2の渦電流半径は磁性層１０1・１０2を分断するスリットＳＬの間隔で制御可能であるため、渦電流損Ｐeは相対的に小さくなる。一方、磁気抵抗Ｒmは磁性層１０1・１０2間の絶縁層１２で発生し、かつスリットＳＬ部分で磁性層１０1・１０2の断面積が減少するため、比較例２に比べ相対的に大きい。
　比較例１に係る磁性構造体２Ｂにおいて、磁束Φの向きが磁性層１０の層内方向と平行方向の場合には、図４に示すように、渦電流Ｉeの渦電流半径は磁性層１０の厚さで決まり、渦電流損Ｐeは相対的に大きくなる。一方、磁気抵抗Ｒmは磁性層１０が単一層であるため、相対的に小さくなる。
　比較例２に係る磁性構造体２Ｂにおいて、磁束Φの向きが磁性層１０1・１０2の層内方向と平行方向の場合には、図５に示すように、渦電流Ｉe1・Ｉe2の渦電流半径は磁性層１０1・１０2の厚さ・絶縁層１２の間隔で決まり、渦電流損Ｐeは相対的に小さくなる。一方、磁気抵抗Ｒmは磁性層１０1・１０2がそれぞれ単一層であるため、相対的に小さくなる。
　比較例３に係る磁性構造体２Ｂにおいて、磁束Φの向きが磁性層１０1・１０2の層内方向と平行方向の場合には、図６に示すように、渦電流ｉe1・ｉe2の渦電流半径は磁性層１０1・１０2の厚さ・絶縁層１２の間隔で決まり、渦電流損Ｐeは相対的に小さくなる。一方、磁気抵抗ＲmはスリットＳＬ部分で発生するため、相対的に大きい。
　以上説明したように、比較例に係る磁性構造体２Ｂにおいては、磁性層の層内方向と面直方向・平行方向の２つの方向の磁束Φに対して、相対的に小さな磁気抵抗Ｒmと相対的に小さな渦電流損Ｐeを両立可能な磁気回路を形成することが難しい。
　[第１の実施の形態]
　（磁性構造体）
　第１の実施の形態に係る磁性構造体２の模式的平面パターン構成は、図７（ａ）に示すように表され、図７（ａ）の１Ａ－１Ａ線に沿う模式的断面構造は、図７（ｂ）に示すように表される。
　第１の実施の形態に係る磁性構造体２は、図７（ａ）および図７（ｂ）に示すように、第１磁性層１０1と、第１磁性層１０1を複数に分割する第１スリットＳＬ１と、第１スリットＳＬ１および第１磁性層１０1上に配置された第１絶縁層１２と、第１絶縁層１２上に配置された第２磁性層１０2と、第２磁性層１０2を複数に分割する第２スリットＳＬ２と
　を備える。
　また、第１スリットＳＬ１と第２スリットＳＬ２は、図７（ａ）に示すように、平面視において、互いに平行なストライプパターンを備える。
　また、第１スリットＳＬ１と第２スリットＳＬ２は、図７（ａ）に示すように、平面視において、互いに平行でかつ重複しないストライプパターンを備える。
　第１の実施の形態に係る磁性構造体２は、図７（ａ）および図７（ｂ）に示すように、磁性層１０1・１０2間に絶縁層１２が形成され、かつ磁性層１０1はスリットＳＬ１を介して互いに分割され、磁性層１０2はスリットＳＬ２を介して互いに分割されている。
　ここで、磁性層１０1・１０2は、強磁性体で形成されていても良い。
　また、絶縁層１２は、強磁性体、常磁性体若しくは反磁性体で形成されていても良い。特に、絶縁層１２が強磁性体で形成されると、磁気抵抗が小さくなり好都合である。絶縁層１２の代わりに半絶縁性の半導体若しくは高抵抗の半導体層で形成されていても良い。
　また、スリットＳＬ１・ＳＬ２は、強磁性体、常磁性体若しくは反磁性体で充填されて形成されていても良い。強磁性体で形成した方が磁気抵抗を低下させることができる。
　また、スリットＳＬ１・ＳＬ２は、半導体若しくは絶縁体で充填されて形成されていても良い。
　第１の実施の形態に係る磁性構造体２において、磁性層内方向と水平に磁束Φを印加した場合に発生する渦電流Ｉeは、模式的に図８（ａ）に示すように表され、磁性層内方向と垂直に磁束Φを印加した場合に発生する渦電流Ｉeは、模式的に図８（ｂ）に示すように表される。
　第１の実施の形態に係る磁性構造体２においては、磁性層内方向と水平に磁束Φを印加した場合、図８（ａ）に示すように、重なり合った磁性層１０1・１０2に沿って磁気回路が形成されている。図６に示す比較例３と比較してスリットＳＬによるギャップがないため、磁気抵抗が小さくなる。また、渦電流Ｉeの半径は、磁性層１０1・１０2の厚さおよびスリットＳＬ１・ＳＬ２のスリット間隔ＳＬＰ１・ＳＬＰ２で制御可能である。ここで、図８（ａ）に示すように、スリットＳＬ１のスリット間隔ＳＬＰ１は、隣接するスリットＳＬ１間のセンターピッチに対応し、スリットＳＬ２のスリット間隔ＳＬＰ２は、隣接するスリットＳＬ２間のセンターピッチに対応する。また、スリットＳＬ１・ＳＬ２のスリット幅は、ΔＳＬ１・ΔＳＬ２で表される。
　第１の実施の形態に係る磁性構造体２においては、図８（ｂ）に示すように、磁性層内方向と垂直に磁束Φを印加した場合、スリットＳＬ１・ＳＬ２のスリット間隔ＳＬＰ１・ＳＬＰ２および磁性層１０1・１０2の厚さで渦電流Ｉeの半径を制御可能である。また、図３に示す比較例３の多層スリット構造と比較して、スリットを通過する磁束がないため、磁気抵抗が小さくなる。
　スリット間隔ＳＬＰ１・ＳＬＰ２や磁性層の厚さにより、磁束によって発生した渦電流の半径を制御することができる。渦電流半径を低減することで、渦電流損（交流抵抗の主成分）を抑制可能である。
　第１の実施の形態に係る磁性構造体２においては、第１スリットＳＬ１および第２スリットＳＬ２の形成位置を隣り合うスリット間で重ならないように配置している。
　第１の実施の形態に係る磁性構造体２においては、図８（ａ）に示すように、面内方向の磁束量をスリットＳＬ１・ＳＬ２のスリット間隔ＳＬＰ１・ＳＬＰ２および磁性層１０1・１０2の厚さにより制御可能である。
　また、第１の実施の形態に係る磁性構造体２においては、図８（ｂ）に示すように、面直方向の磁束量を磁性層１０1・１０2の厚さおよびスリットＳＬ１・ＳＬ２のスリット間隔ＳＬＰ１・ＳＬＰ２により制御可能である。
　第１の実施の形態に係る磁性構造体２においては、図８（ａ）および図８（ｂ）に示すように、スリットＳＬ１・ＳＬ２のスリット幅ΔＳＬ１・ΔＳＬ２は、第１絶縁層１２の厚さよりも大きく設定されている。
　（変形例）
　第１の実施の形態の変形例に係る磁性構造体２の模式的平面パターン構成は、図９（ａ）に示すように表され、図９（ａ）の２Ａ－２Ａ線に沿う模式的断面構造は、図９（ｂ）に示すように表され、図９（ａ）の３Ａ－３Ａ線に沿う模式的断面構造は、図９（ｃ）に示すように表される。
　第１の実施の形態の変形例に係る磁性構造体２は、図９（ａ）～図９（ｃ）に示すように、第１磁性層１０1と、第１磁性層１０1を複数に分割する第１スリットＳＬ１と、第１スリットＳＬ１および第１磁性層１０1上に配置された第１絶縁層１２と、第１絶縁層１２上に配置された第２磁性層１０2と、第２磁性層１０2を複数に分割する第２スリットＳＬ２とを備える。
　また、第１スリットＳＬ１と第２スリットＳＬ２は、図９（ａ）に示すように、平面視において、平行なストライプパターンを備える。
　また、第１スリットＳＬ１と第２スリットＳＬ２は、図９（ａ）に示すように、平面視において、所定の角度θで交差する。ここで、角度θは、０度以上９０度以下である。
　また、所定の角度θ＝０度の場合には、第１スリットＳＬ１と第２スリットＳＬ２は、平面視において、互いに平行でかつ重複しないストライプパターンを備える。
　第１の実施の形態の変形例に係る磁性構造体２は、図９（ａ）および図９（ｂ）に示すように、磁性層１０1・１０2間に絶縁層１２が形成され、かつ磁性層１０1はスリットＳＬ１を介して互いに分割され、磁性層１０2はスリットＳＬ２を介して互いに分割されている。
　また、第１の実施の形態の変形例に係る磁性構造体２は、図９（ｃ）に示すように、第１スリットＳＬ１と第２スリットＳＬ２が重なる部分においては、本実施の形態の機能は発現しないが、他の部分においては重複しないため、実施の形態の機能は発現する。その他の構成は、第１の実施の形態と同様である。
　なお、第１の実施の形態に係る磁性構造体２においては、上記のストライプパターンに限定されず、第１磁性層１０1、第２磁性層１０2は、平面視において、互いに平行な矩形パターン、互いに平行な三角形パターン、互いに平行な六角形パターン、互いに平行な八角形パターン、互いに平行な多角形パターン、互いに平行な円形パターン、若しくは互いに平行な楕円形パターンのいずれかを備えていても良い。また、第１スリットＳＬ１と第２スリットＳＬ２は、平面視において、互いに一致しては重複しない構成を備えていても良い。
　（磁性構造体の第１の製造方法）
　第１の実施の形態に係る磁性構造体２の第１の製造方法は、図１０（ａ）～図１０（ｄ）および図１１（ａ）～図１１（ｂ）に示すように表される。
　第１の実施の形態に係る磁性構造体２の第１の製造方法は、図１０（ａ）～図１０（ｄ）および図１１（ａ）～図１１（ｂ）に示すように、基板８上に第１磁性層１０1を形成する工程と、第１磁性層１０1上に絶縁層１２を形成する工程と、絶縁層１２および第１磁性層１０1に第１スリットＳＬ１を形成する工程と、第１スリットＳＬ１を埋め込み層１４により埋め込む工程と、絶縁層１２および埋め込み層１４上に第２磁性層１０2を形成する工程と、第２磁性層１０2に第２スリットＳＬ２を形成する工程とを有する。
（ａ）まず、図１０（ａ）に示すように、例えば、シリコン基板８を準備し、シリコン基板８上に、例えば強磁性体からなる磁性層１０1を形成する。ここで、シリコン基板８の厚さは、例えば約５２５μｍである。磁性層１０1としては、例えば、Ｃｏ－Ｔａ－Ｚｒ層などを適用可能である。磁性層１０1の膜厚は、例えば、約２μｍである。磁性層１０1の形成においては、スパッタリング技術、化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）技術などを用いることができる。ここで、シリコン基板８の代わりにＳｉＯ2からなる絶縁基板を適用しても良い。
（ｂ）次に、図１０（ｂ）に示すように、磁性層１０1上に絶縁層１２を形成する。絶縁層１２としては、例えば、シリコン酸化膜などを適用可能である。絶縁層１２の形成においては、例えば、プラズマＣＶＤ技術を用いることができる。絶縁層１２は、強磁性体、常磁性体若しくは反磁性体で形成されていても良い。特に、絶縁層１２が強磁性体で形成されると、磁気抵抗が小さくなり好都合である。絶縁層１２の代わりに半絶縁性の半導体若しくは高抵抗の半導体層で形成されていても良い。
（ｃ）次に、図１０（ｃ）に示すように、パターニング工程により、絶縁層１２および磁性層１０1をエッチングして、スリットＳＬ１を形成する。ここで、スリットＳＬ１の幅は、例えば約１０μｍである。
（ｄ）次に、図１０（ｄ）に示すように、スリットＳＬ１を埋め込み層１４により充填する。埋め込み層１４には、絶縁層若しくは磁性体などを適用可能である。絶縁層としては、例えば、シリコン酸化膜、ポリイミド樹脂などを適用可能である。磁性体としては、常磁性体若しくは反磁性体で形成されていても良い。具体的にはフェライトメッキやフェライトペーストなどを用いることができる。また、埋め込み層１４は、半導体で形成されていても良い。さらに、埋め込み層１４には、強磁性体も適用可能である。強磁性体で形成した方が磁気抵抗を低下させることができる。
（ｅ）次に、図１１（ａ）に示すように、絶縁層１２および埋め込み層１４上に、例えば強磁性体からなる磁性層１０2を形成する。ここで、磁性層１０2としては、例えば、Ｃｏ－Ｔａ－Ｚｒ層などを適用可能である。磁性層１０2の膜厚は、例えば、約２μｍである。磁性層１０2の形成においては、スパッタリング技術、ＣＶＤ技術などを用いることができる。
(ｆ) 次に、図１１（ｂ）に示すように、パターニング工程により、磁性層１０2をエッチングして、スリットＳＬ２を形成する。ここで、スリットＳＬ２のスリット幅は、例えば約１０μｍである。なお、スリットＳＬ２はスリットＳＬ１と同様に、埋め込み層１４により充填されても良い。
　（磁性構造体の第２の製造方法）
　第１の実施の形態に係る磁性構造体の第２の製造方法は、図１２（ａ）～図１２（ｄ）に示すように表される。
　第１の実施の形態に係る磁性構造体の第２の製造方法は、図１２（ａ）～図１２（ｄ）に示すように、基板上に第１磁性層を形成する工程と、第１磁性層に第１スリットを形成する工程と、第１磁性層および第１スリット上に絶縁層を形成する工程と、絶縁層上に第２磁性層を形成する工程と、第２磁性層に第２スリットを形成する工程とを有する。
（ａ）まず、図１２（ａ）に示すように、例えば、シリコン基板８を準備し、シリコン基板８上に、例えば強磁性体からなる磁性層１０1を形成する。ここで、磁性層１０1としては、例えば、Ｃｏ－Ｔａ－Ｚｒ層などを適用可能である。磁性層１０1の形成においては、スパッタリング技術、ＣＶＤ技術などを用いることができる。ここで、シリコン基板８の代わりにＳｉＯ2からなる絶縁基板を適用しても良い。
（ｂ）次に、パターニング工程により、磁性層１０1をエッチングして、スリットＳＬ１を形成する。
（ｃ）次に、図１２（ｂ）に示すように、磁性層１０1およびスリットＳＬ１上に絶縁層１２を形成する。絶縁層１２としては、例えば、シリコン酸化膜などを適用可能である。絶縁層１２の形成においては、例えば、プラズマＣＶＤ技術を用いることができる。絶縁層１２は、強磁性体、常磁性体若しくは反磁性体で形成されていても良い。特に、絶縁層１２が強磁性体で形成されると、磁気抵抗が小さくなり好都合である。絶縁層１２の代わりに半絶縁性の半導体若しくは高抵抗の半導体層で形成されていても良い。
（ｄ）次に、図１２（ｃ）に示すように、絶縁層１２上に、例えば強磁性体からなる磁性層１０2を形成する。ここで、磁性層１０2としては、例えば、Ｃｏ－Ｔａ－Ｚｒ層などを適用可能である。磁性層１０2の形成においては、スパッタリング技術、ＣＶＤ技術などを用いることができる。
(ｅ) 次に、図１２（ｄ）に示すように、パターニング工程により、磁性層１０2をエッチングして、スリットＳＬ２を形成する。なお、スリットＳＬ２は、埋め込み層により充填されても良い。埋め込み層は、常磁性体若しくは反磁性体で形成されていても良い。また、半導体若しくは絶縁体で形成されていても良い。さらに、埋め込み層には、強磁性体も適用可能である。強磁性体で形成した方が磁気抵抗を低下させることができる。
　第１の実施の形態によれば、磁気抵抗および渦電流損を低減化可能な磁性構造体を提供することができる。
　[第２の実施の形態]
　（磁性構造体）
　第２の実施の形態に係る磁性構造体２の模式的平面パターン構成は、図１３（ａ）に示すように表され、図１３（ａ）の４Ａ－４Ａ線に沿う模式的断面構造は、図１３（ｂ）に示すように表される。
　第２の実施の形態に係る磁性構造体２は、図１３（ａ）および図１３（ｂ）に示すように、第１磁性層１０1と、第１磁性層１０1を複数に分割する第１スリットＳＬ１と、第１スリットＳＬ１および第１磁性層１０1上に配置された第１絶縁層１２1と、第１絶縁層１２1上に配置された第２磁性層１０2と、第２磁性層１０2を複数に分割する第２スリットＳＬ２と、第２スリットＳＬ２および第２磁性層１０2上に配置された第２絶縁層１２2と、第２絶縁層１２2上に配置された第３磁性層１０3と、第３磁性層を複数に分割する第３スリットＳＬ３とを備える。
　第２の実施の形態においては、第１の実施の形態に比べて、磁性構造体２における磁性層を３層構造として、多層化している。磁性構造体２を多層化することで、磁性構造体２の断面積が実質的に増加できるため、磁気抵抗Ｒmを低減可能である。また、多層化することで磁性構造体２の体積が実質的に増加できるため、蓄積可能な磁気エネルギーが増加する。
　第１スリットＳＬ１と第２スリットＳＬ２は、図１３（ａ）および図１３（ｂ）に示すように、平面視において、互いに平行な格子状パターンを備え、第２スリットＳＬ２と第３スリットＳＬ３は、平面視において、互いに平行な格子状パターンを備えていても良い。
　また、第１スリットＳＬ１と第３スリットＳＬ３は、図１３（ａ）および図１３（ｂ）に示すように、平面視において、互いに重なる格子状パターンを備え、第２スリットＳＬ２と第３スリットＳＬ３は、平面視において、互いに平行な格子状パターンを備えていても良い。
　第２の実施の形態に係る磁性構造体２は、図１３（ａ）および図１３（ｂ）に示すように、磁性層１０1・１０2間に絶縁層１２1が形成され、磁性層１０2・１０3間に絶縁層１２2が形成されかつ磁性層１０1はスリットＳＬ１を介して互いに分割され、磁性層１０2はスリットＳＬ２を介して互いに分割され、磁性層１０3はスリットＳＬ３を介して互いに分割されている。
　ここで、磁性層１０1・１０2・１０3は、強磁性体で形成されていても良い。
　また、絶縁層１２1・１２2は、強磁性体、常磁性体若しくは反磁性体で形成されていても良い。特に、絶縁層１２1・１２2が強磁性体で形成されると、磁気抵抗が小さくなり好都合である。絶縁層１２1・１２2２の代わりに半絶縁性の半導体若しくは高抵抗の半導体層で形成されていても良い。
　また、スリットＳＬ１・ＳＬ２・ＳＬ３は、強磁性体、常磁性体若しくは反磁性体で充填されて形成されていても良い。強磁性体で形成した方が磁気抵抗を低下させることができる。
　また、スリットＳＬ１・ＳＬ２・ＳＬ３は、半導体若しくは絶縁体で充填されて形成されていても良い。
　第２の実施の形態に係る磁性構造体２においては、磁性層内方向と水平に磁束Φを印加した場合、図８（ａ）の２層構造と同様に、３層構造においても、重なり合った磁性層１０1・１０2・１０3に沿って磁気回路が形成される。スリットＳＬによるギャップがないため、磁気抵抗が小さくなる。また、渦電流Ｉeの半径は、磁性層１０1・１０2・１０3の厚さおよびスリットＳＬ１・ＳＬ２・ＳＬ３のスリット間隔ＳＬＰ１・ＳＬＰ２・ＳＬＰ３で制御可能である。ここで、スリット間隔ＳＬＰ１・ＳＬＰ２は図８（ａ）に示す通りである。また、スリット間隔ＳＬＰ３は同様であるため、図示は省略する。
　第２の実施の形態に係る磁性構造体２においては、磁性層内方向と垂直に磁束Φを印加した場合、図８（ｂ）の２層構造と同様に、３層構造においても、スリットＳＬ１・ＳＬ２・ＳＬ３のスリット間隔ＳＬＰ１・ＳＬＰ２・ＳＬＰ３および磁性層１０1・１０2・１０3の厚さで渦電流Ｉeの半径を制御可能である。また、多層スリット構造と比較して、スリットを通過する磁束がないため、磁気抵抗が小さくなる。
　第２の実施の形態に係る磁性構造体２において、面内方向の磁束量は、スリットＳＬ１・ＳＬ２・ＳＬ３のスリット間隔ＳＬＰ１・ＳＬＰ２・ＳＬＰ３および磁性層１０1・１０2・１０3の厚さにより制御可能である。
　また、第２の実施の形態に係る磁性構造体２において、面直方向の磁束量も、磁性層１０1・１０2・１０3の厚さおよびスリットＳＬ１・ＳＬ２・ＳＬ３のスリット間隔ＳＬＰ１・ＳＬＰ２・ＳＬＰ３により制御可能である。
　また、第２の実施の形態に係る磁性構造体２において、第１スリットＳＬ１および第２スリットＳＬ２のスリット幅ΔＳＬ１・ΔＳＬ２は、第１絶縁層１２1の厚さよりも大きく、かつ第２スリットＳＬ２および第３スリットＳＬ３のスリット幅ΔＳＬ２・ΔＳＬ３は、第２絶縁層１２2の厚さよりも大きく設定されている。ここで、スリット幅ΔＳＬ１・ΔＳＬ２は図８（ａ）に示す通りである。また、スリット幅ΔＳＬ３は同様であるため、図示は省略する。
　また、第２の実施の形態に係る磁性構造体２において、第１スリットＳＬ１と第２スリットＳＬ２は、平面視において、平行かつ互いに所定の角度θで交差するストライプパターンを備え、第２スリットＳＬ２と第３スリットＳＬ３は、平面視において、平行かつ互いに所定の角度θで交差するストライプパターンを備えていても良い。ここで、角度θは、０度以上９０度以下である。また、所定の角度θ＝０度の場合には、各々のスリットの関係は、平面視において、互いに平行でかつ重複しないストライプパターンを備える。
　また、第２の実施の形態に係る磁性構造体２において、第１スリットＳＬ１と第３スリットＳＬ３は、平面視において、互いに重なるストライプパターンを備え、第２スリットＳＬ２と第３スリットＳＬ３は、平面視において、平行かつ互いに所定の角度θで交差するストライプパターンを備えていても良い。ここで、角度θは、０度以上９０度以下である。また、所定の角度θ＝０度の場合には、第２スリットＳＬ２と第３スリットＳＬ３は、平面視において、互いに平行でかつ重複しないストライプパターンを備える。
　なお、第２の実施の形態に係る磁性構造体２において、上記の格子状パターンに限定されず、第１磁性層１０1、第２磁性層１０2および第３磁性層１０3は、平面視において、互いに平行な矩形パターン、互いに平行な三角形パターン、互いに平行な六角形パターン、互いに平行な八角形パターン、互いに平行な多角形パターン、互いに平行な円形パターン、若しくは互いに平行な楕円形パターンのいずれかを備えていても良い。また、第１スリットＳＬ１と第２スリットＳＬ２および第２スリットＳＬ２と第３スリットＳＬ２は、平面視において、互いに一致しては重複しない構成を備えていても良い。
　第２の実施の形態によれば、磁気抵抗および渦電流損を低減化可能な磁性構造体を提供することができる。
　[第３の実施の形態]
　（磁性構造体）
　第３の実施の形態に係る磁性構造体２の模式的断面構造は、図１４に示すように表される。
　第３の実施の形態に係る磁性構造体２は、図１４に示すように、第１磁性層１０1と、第１磁性層１０1を複数に分割する第１スリットＳＬ１と、第１スリットＳＬ１および第１磁性層１０1上に配置された第１絶縁層１２1と、第１絶縁層１２1上に配置された第２磁性層１０2と、第２磁性層１０2を複数に分割する第２スリットＳＬ２と、第２スリットＳＬ２および第２磁性層１０2上に配置された第２絶縁層１２2と、第２絶縁層１２2上に配置された第３磁性層１０3と、第３磁性層１０3を複数に分割する第３スリットＳＬ３と、第３スリットＳＬ３および第３磁性層１０3上に配置された第３絶縁層１２3と、…、第ｎ－１絶縁層１２n-1上に配置された第ｎ磁性層１０nと、第ｎ磁性層１０nを複数に分割する第ｎスリットＳＬｎと、第ｎスリットＳＬｎおよび第ｎ磁性層１０n上に配置された第ｎ＋１絶縁層１２n+1と、第ｎ＋１絶縁層１２n+1上に配置された第ｎ＋１磁性層１０n+1と、第ｎ＋１磁性層１０n+1を複数に分割する第ｎ＋１スリットＳＬｎ+1とを備える。
　すなわち、第３の実施の形態に係る磁性構造体２は、第１磁性層１０1と、第１磁性層１０1を複数に分割する第１スリットＳＬ１と、第１スリットＳＬ１および第１磁性層１０1上に配置された第１絶縁層１２1と、第１絶縁層１２1上に配置された第２磁性層１０2と、第２磁性層１０2を複数に分割する第２スリットＳＬ２と、第２スリットＳＬ２および第２磁性層１０2上に配置された第２絶縁層１２2とを備える積層構造を複数積層した構成を備える。
　第３の実施の形態においては、磁性構造体２における磁性層を多層化している。磁性構造体２を多層化することで、磁性構造体２の断面積が実質的に増加できるため、磁気抵抗Ｒmを低減可能である。また、多層化することで磁性構造体２の体積が実質的に増加できるため、蓄積可能な磁気エネルギーが増加する。
　ここで、磁性層１０1・１０2・１０3・…・１０n+1は、強磁性体で形成されていても良い。
　また、絶縁層１２1・１２2・…・１２nは、強磁性体、常磁性体若しくは反磁性体で形成されていても良い。特に、絶縁層１２1・１２2・…・１２nが強磁性体で形成されると、磁気抵抗が小さくなり好都合である。絶縁層１２1・１２2・…・１２nの代わりに半絶縁性の半導体若しくは高抵抗の半導体層で形成されていても良い。
　また、スリットＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｎ＋１は、強磁性体、常磁性体若しくは反磁性体で充填されて形成されていても良い。強磁性体で形成した方が磁気抵抗を低下させることができる。
　また、スリットＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｎ＋１は、半導体若しくは絶縁体で充填されて形成されていても良い。
　第３の実施の形態に係る磁性構造体２においては、磁性層内方向と水平に磁束Φを印加した場合、多層構造においても、重なり合った磁性層１０1・１０2・１０3・…・１０n+1に沿って磁気回路が形成される。スリットＳＬによるギャップがないため、磁気抵抗が小さくなる。また、渦電流Ｉeの半径は、磁性層１０1・１０2・１０3・…・１０n+1の厚さおよびスリットＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｎ＋１のスリット間隔ＳＬＰ１・ＳＬＰ２・ＳＬＰ３・…・ＳＬＰｎ＋１で制御可能である。
　第３の実施の形態に係る磁性構造体２においては、磁性層内方向と垂直に磁束Φを印加した場合、多層構造においても、スリットＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｎ＋１のスリット間隔ＳＬＰ１・ＳＬＰ２・ＳＬＰ３・…・ＳＬＰｎ＋１および磁性層１０1・１０2・１０3・…・１０n+1の厚さで渦電流Ｉeの半径を制御可能である。また、多層スリット構造と比較して、スリットを通過する磁束がないため、磁気抵抗が小さくなる。
　第３の実施の形態に係る磁性構造体２において、面内方向の磁束量は、スリットＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｎ＋１のスリット間隔ＳＬＰ１・ＳＬＰ２・ＳＬＰ３・…・ＳＬＰｎ＋１および磁性層１０1・１０2・１０3・…・１０n+1の厚さにより制御可能である。
　また、第３の実施の形態に係る磁性構造体２において、面直方向の磁束量は、絶縁層１２1・１２2・…・１２nの厚さおよびスリットＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｎ＋１のスリット間隔ＳＬＰ１・ＳＬＰ２・ＳＬＰ３・…・ＳＬＰｎ＋１により制御可能である。
　第３の実施の形態によれば、磁気抵抗および渦電流損を低減化可能な磁性構造体を提供することができる。
　[比較例４]
　（インダクタンス素子）
　比較例４に係るインダクタンス素子４Ｂの模式的平面パターン構成は、図１５（ａ）に示すように表され、図１５（ａ）の５Ａ－５Ａ線に沿う模式的断面構造は、図１５（ｂ）に示すように表される。
　比較例４に係るインダクタンス素子４Ｂは、図１５（ａ）および図１５（ｂ）に示すように、インダクタンスコイル１６と、インダクタンスコイル１６の表面に配置された磁性層１０Ｕと、インダクタンスコイル１６の裏面に配置された磁性層１０Ｄとを備える。
　ここで、磁性層１０Ｄ・１０Ｕは、図１・図４の比較例１と同様に単層構造を有する。
　また、インダクタンスコイル１６は、磁性金属基板２０内に形成された金属配線層２２によって形成される。
　インダクタンスコイル１６の表面には、絶縁層２４を介して磁性層１０Ｕが配置され、インダクタンスコイル１６の裏面にも絶縁層２４を介して磁性層１０Ｄが配置されている。このため、図１５（ａ）に示す模式的平面パターン構成ではインダクタンスコイル１６は破線で示されるべきであるが、磁性層１０Ｄ上におけるインダクタンスコイル１６配置を見やすくするために実線で図示している。
　比較例１に係る磁性構造体と同様に、磁束Φの向きが磁性層１０Ｄ・１０Ｕの層内方向と面直方向の場合には、渦電流Ｉeの渦電流半径は磁性層１０Ｄ・１０Ｕのサイズで決まり、渦電流損Ｐeは相対的に大きくなる。一方、磁気抵抗Ｒmは磁性層１０Ｄ・１０Ｕが単一であるため、相対的に小さくなる。
　比較例１に係る磁性構造体と同様に、磁束Φの向きが磁性層１０Ｄ・１０Ｕの層内方向と平行方向の場合には、渦電流Ｉeの渦電流半径は磁性層１０Ｄ・１０Ｕの厚さで決まり、渦電流損Ｐeは相対的に大きくなる。一方、磁気抵抗Ｒmは磁性層１０が単一層であるため、相対的に小さくなる。
　比較例４においては、磁性層の層内方向と面直方向・平行方向の２つの方向の磁束Φに対して、相対的に小さな磁気抵抗Ｒmと相対的に小さな渦電流損Ｐeを両立可能な磁気回路を形成することが難しい。
　したがって、比較例４に係るインダクタンス素子４Ｂは、磁性層１０Ｄ・１０Ｕ内における渦電流損が相対的に大きいため、交流抵抗ＲACも大きくなる。
　[第４の実施の形態]
　（インダクタンス素子）
　第４の実施の形態に係るインダクタンス素子４の模式的平面パターン構成は、図１６（ａ）に示すように表され、図１６（ａ）の６Ａ－６Ａ線に沿う模式的断面構造は、図１６（ｂ）に示すように表される。
　第４の実施の形態に係るインダクタンス素子４は、図１６（ａ）および図１６（ｂ）に示すように、インダクタンスコイル１６と、インダクタンスコイル１６の表面に配置された磁性構造体２Ｕと、インダクタンスコイル１６の裏面に配置された磁性層１０Ｄとを備える。
　ここで、磁性構造体２Ｕは、磁性層１０1Ｕ・１０2Ｕ・１０3Ｕの３層構造が積層された構成を備える。すなわち、磁性構造体２Ｕは、第２の実施の形態に係る磁性構造体２に対応している。
　また、磁性層１０Ｄは、図１５の比較例４と同様に単層構造を有する。
　また、インダクタンスコイル１６は、磁性金属基板２０内に形成された金属配線層２２によって形成される。
　ここで、スリットＳＬ１・ＳＬ２・ＳＬ３の幅は、約１０μｍである。絶縁層の膜厚は、約１μｍである。また、各磁性層１０1Ｕ・１０2Ｕ・１０3Ｕの膜厚は、約２μｍであり、磁性金属基板２０の厚さは、約６０μｍである。
　第４の実施の形態に係るインダクタンス素子４においては、スリット幅を絶縁層の厚さよりも広く設定することで、磁束はギャップの小さい部分を通過するため、磁気抵抗Ｒmの低減化を図ることができる。
　また、第４の実施の形態に係るインダクタンス素子４においては、渦電流半径は、磁束が磁性層の面内に並行方向の場合には、スリット間隔および磁性層の厚さで制御され、磁束が磁性層の面内に垂直方向の場合にも、磁性層の厚さおよびスリット間隔で制御可能である。このため、第４の実施の形態に係るインダクタンス素子４においては、多層構造の磁性構造体を備えることから、渦電流半径を低減し、結果として渦電流損を低減化可能である。
　第４の実施の形態に係るインダクタンス素子４においては、図１６（ｂ）の破線で示されるように、相対的に磁気抵抗Ｒmが小さく、かつ相対的に渦電流損Ｐeが小さい磁気回路が形成される。
　第４の実施の形態に係るインダクタンス素子４は、図１６（ａ）および図１６（ｂ）に示すように、磁性構造体２Ｕの渦電流半径を小さくできるため、渦電流損を低減することができる。
　第４の実施の形態に係るインダクタンス素子４は、図１６（ａ）および図１６（ｂ）に示すように、磁気抵抗および渦電流損を低減化可能な磁性構造体２Ｕをインダクタンスコイル１６上に備えるため、比較例４に係るインダクタンス素子４Ｂに比べ、渦電流損が相対的に低減化され、交流抵抗ＲACも低減化可能である。
　第４の実施の形態に係るインダクタンス素子４において、インダクタンスコイル１６に近い磁性層１０1は、磁束Φが相対的に大きいことから磁性層１０1のスリットＳＬ１のスリット間隔ＳＬＰ１を相対的に狭く形成し、インダクタンスコイル１６から離隔するにしたがって、磁束Φが相対的に小さくなることから磁性層１０2のスリットＳＬ２のスリット間隔ＳＬＰ２を相対的に広く形成しても良い。磁性層１０2では、磁性層１０1と比較して、磁束密度が小さく、渦電流も小さい。このため、スリット間隔ＳＬＰ２をスリット間隔ＳＬＰ１ほど細かく設定する必要がなくなる。スリット間隔ＳＬＰ２をスリット間隔ＳＬＰ１よりも広げれば、磁性層１０2における磁気抵抗を低減できる。一方、磁性層１０3はスリットＳＬ３を特に形成せず単層構造として、外部への漏れ磁界を抑制する構成を適用しても良い。
　（変形例１）
　第４の実施の形態の変形例１に係るインダクタンス素子４の模式的平面パターン構成は、図１７（ａ）に示すように表され、図１７（ａ）の７Ａ－７Ａ線に沿う模式的断面構造は、図１７（ｂ）に示すように表される。
　第４の実施の形態の変形例１に係るインダクタンス素子４は、図１７（ａ）および図１７（ｂ）に示すように、インダクタンスコイル１６と、インダクタンスコイル１６の表面に配置された磁性構造体２Ｕと、インダクタンスコイル１６の裏面に配置された磁性構造体２Ｄとを備える。
　ここで、磁性構造体２Ｕは、磁性層１０1Ｕ・１０2Ｕ・１０3Ｕの３層構造が積層された構成を備え、磁性構造体２Ｄは、磁性層１０1Ｄ・１０2Ｄ・１０3Ｄの３層構造が積層された構成を備える。すなわち、磁性構造体２Ｕ・２Ｄは、第２の実施の形態に係る磁性構造体２に対応している。
　磁性層１０1Ｕ・１０2Ｕ間に絶縁層が形成され、磁性層１０2Ｕ・１０3Ｕ間に絶縁層が形成されかつ磁性層１０1ＵはスリットＳＬ１を介して互いに分割され、磁性層１０2ＵはスリットＳＬ２を介して互いに分割され、磁性層１０3ＵはスリットＳＬ３を介して互いに分割されている。磁性層１０1Ｄ・１０2Ｄ・１０3Ｄについても同様である。
　スリットＳＬ１とスリットＳＬ３は、図１７（ａ）および図１７（ｂ）に示すように、平面視において、互いに重なる格子状パターンを備え、スリットＳＬ２とスリットＳＬ３は、平面視において、互いに平行な格子状パターンを備える。
　また、インダクタンスコイル１６は、磁性金属基板２０内に形成された金属配線層２２によって形成される。
　ここで、スリットＳＬ１・ＳＬ２・ＳＬ３のスリット幅ΔＳＬ１・ΔＳＬ２・ΔＳＬ３は、約１０μｍである。絶縁層の膜厚は、約１μｍである。また、各磁性層１０1Ｕ・１０2Ｕ・１０3Ｕ・１０1Ｄ・１０2Ｄ・１０3Ｄの膜厚は、約２μｍであり、磁性金属基板２０の厚さは、約６０μｍである。
　第４の実施の形態の変形例１に係るインダクタンス素子４においては、スリット幅ΔＳＬ１・ΔＳＬ２・ΔＳＬ３を絶縁層の厚さよりも広く設定することで、磁束はギャップの小さい部分を通過するため、磁気抵抗Ｒmの低減化を図ることができる。
　また、第４の実施の形態の変形例１に係るインダクタンス素子４においては、渦電流半径は、磁束が磁性層の面内に並行方向の場合には、スリット間隔および磁性層の厚さで制御され、磁束が磁性層の面内に垂直方向の場合にも、磁性層の厚さおよびスリット間隔で制御可能である。このため、第４の実施の形態の変形例１に係るインダクタンス素子４においては、多層構造の磁性構造体を備えることから、渦電流半径を低減し、結果として渦電流損を低減化可能である。
　第４の実施の形態の変形例１に係るインダクタンス素子４においては、図１７（ｂ）の破線で示されるように、相対的に磁気抵抗Ｒmが小さく、かつ相対的に渦電流損Ｐeが小さい磁気回路が形成される。
　第４の実施の形態の変形例１に係るインダクタンス素子４は、図１７（ａ）および図１７（ｂ）に示すように、磁性構造体２Ｕ・２Ｄの渦電流半径を小さくできるため、渦電流損を低減することができる。また、磁性層の面内方向の磁束は、磁性構造体２Ｕ・２Ｄのスリット間隔および各磁性層の膜厚で制御可能であり、磁性層の面直方向の磁束も、各磁性層の膜厚および磁性構造体２Ｕ・２Ｄのスリット間隔で制御可能である。
　第４の実施の形態の変形例１に係るインダクタンス素子４は、図１７（ａ）および図１７（ｂ）に示すように、磁気抵抗および渦電流損を低減化可能な磁性構造体２Ｕ・２Ｄをインダクタンスコイル１６上下に備えるため、第４の実施の形態に係るインダクタンス素子４に比べ、渦電流損がさらに低減化され、交流抵抗ＲACもさらに低減化可能である。
　第４の実施の形態の変形例１に係るインダクタンス素子４においても、インダクタンスコイル１６に近い磁性層１０1は、磁束Φが相対的に大きいことから磁性層１０1のスリットＳＬ１のスリット間隔ＳＬＰ１を相対的に狭く形成し、インダクタンスコイル１６から離隔するにしたがって、磁束Φが相対的に小さくなることから磁性層１０2のスリットＳＬ２のスリット間隔ＳＬＰ２を相対的に広く形成しても良い。磁性層１０2では、磁性層１０1と比較して、磁束密度が小さく、渦電流も小さい。このため、スリット間隔ＳＬＰ２をスリット間隔ＳＬＰ１ほど細かく設定する必要がなくなる。スリット間隔ＳＬＰ２をスリット間隔ＳＬＰ１よりも広げれば、磁性層１０2における磁気抵抗を低減できる。一方、磁性層１０3はスリットＳＬ３を特に形成せず単層構造として、外部への漏れ磁界を抑制する構成を適用しても良い。
　インダクタンス素子の回路表現は、図１８（ａ）に示すように表される。
　インダクタンス素子は、固有のインダクタンスＬと、周波数特性を有する交流抵抗ＲACの直列回路構成により表される。
　また、交流抵抗ＲACとインダクタンスＬと関係は、図１８（ｂ）に示すように模式的に表される。交流抵抗ＲACは、インダクタンスＬの増加と共に増加傾向を示す。ここで、図１８（ｂ）において、ＷＳはインダクタンス素子がスリット構造を備える場合、すなわち、図１５・図１６に示された第４の実施の形態若しくはその変形例に対応し、ＷＯＳはインダクタンス素子がスリット構造を備えない場合、すなわち、図１５に示された比較例４に対応している。交流抵抗ＲACは、インダクタンスＬの増加と共に増加傾向を示すが、第４の実施の形態若しくはその変形例に係るインダクタンス素子では、比較例４に比べて増加傾向は、抑制されている。すなわち、スリット構造を備えることによって、交流抵抗ＲACは、低減可能である。実験結果については、図３２に示す通りである。
　インダクタンス素子において、インダクタンスＬと磁界Ｈの関係は、模式的に図１９（ａ）に示すように表され、磁束密度Ｂと磁界Ｈとの関係は、模式的に図１９（ｂ）に示すように表される。磁界Ｈは、インダクタンス素子を導通する電流に比例する。インダクタンスＬと磁界Ｈの関係は、破線で示されるように、電流すなわち磁界Ｈの増加に対して一定値Ｌ0となることが理想的であるが、実際上は、図１９（ａ）に示すように、閾値の磁界Ｈ1を超えるとＬdで示すように減少傾向を示す。これは、図１９（ｂ）に示すように、ＢＨ曲線において、磁束密度Ｂと磁界Ｈの傾きが閾値の磁界Ｈ1以上で低下し、その結果インダクタンスＬも低下するからである。ここで、飽和磁束密度Ｂsと磁界Ｈの傾きが透磁率μを示す。
　（磁束と磁気抵抗の関係）
　第４の実施の形態に係る磁性構造体およびインダクタンス素子において、磁束Φは磁気抵抗Ｒmの小さい部分を通過することを説明するための磁気回路の例は、模式的に図２０に示すように表される。
　透磁率μを有する環状の鉄心６中の磁界Ｈは、Ｎを巻数、Ｉを導通電流とすると、アンペアの周回積分の法則により、
Figure JPOXMLDOC01-appb-I000001
　で表される。磁気回路の任意の位置の断面積をＳ（ｍ2）、磁束密度をＢとすれば、Φ＝ＢＳ＝μＨＳであるから、磁気回路中の任意の点の磁界Ｈは、次式で表される。
 
　Ｈ＝Φ／（μＳ）　　　　　　　　　　　　　　　　　　　（２）
 
　磁気回路中の断面積Ｓが変化しても磁束Φは磁気回路中のどこでも一定であるから、（１）式および（２）式から、
Figure JPOXMLDOC01-appb-I000002
　で表される。磁気抵抗Ｒmを用いて、
 
　ＮＩ＝ＲmΦ　　　　　　　　　　　　　　　　　　　　　（４）
 
　Φ＝ＮＩ／Ｒm　　　　　　　　　　　　　　　　　　　　　(５)
 
　が成立する。（５）式より、磁気抵抗Ｒmが小さいほど磁束Φが大きくなり、磁束Φが磁気回路中を通過しやすいことがわかる。したがって、磁束Φは、磁気抵抗Ｒmの小さい部分を通過することがわかる。
　（渦電流損と渦電流半径の関係）
　第４の実施の形態に係る磁性構造体およびインダクタンス素子において、円柱半径ｒ0を小さくすることで渦電流損Ｐeの抑制が可能であることを説明するための円柱状試料の例は模式的に図２１に示すように表される。
　渦電流損失（eddy current loss）は、磁化変化に伴って電磁誘導の法則によって、試料内に電流が流れ、そのために磁化変化が制動を受けるという現象である。
　渦電流損Ｐeは、円柱半径をｒ0、抵抗率をρ、導通電流をＩ、その時間変化をｄＩ／ｄｔとすると、
 
　Ｐe＝ｒ0 2／（８ρ）・（ｄＩ／ｄｔ）2　　　　　　　　　　　（６）
 
　が成立する。（６）式より、円柱半径をｒ0を小さくすることで、渦電流損Ｐeの抑制が可能である。
　（変形例２）
　第４の実施の形態の変形例２に係るインダクタンス素子４の模式的平面パターン構成は、図２２（ａ）に示すように表され、図２２（ａ）の８Ａ－８Ａ線に沿う模式的断面構造は、図２２（ｂ）に示すように表される。
　第４の実施の形態の変形例２に係るインダクタンス素子４は、図２２（ａ）および図２２（ｂ）に示すように、インダクタンスコイル１６と、インダクタンスコイル１６の表面に配置された磁性構造体２Ｕと、インダクタンスコイル１６の裏面に配置された磁性構造体２Ｄとを備える。
　ここで、磁性構造体２Ｕは、磁性層１０1Ｕ・１０2Ｕ・１０3Ｕの３層構造が積層された構成を備え、磁性構造体２Ｄは、磁性層１０1Ｄ・１０2Ｄ・１０3Ｄの３層構造が積層された構成を備える。磁性構造体２Ｕ・２Ｄは、第２の実施の形態に係る磁性構造体２に対応している。
　磁性層１０1Ｕ・１０2Ｕ間に絶縁層１２1が形成され、磁性層１０2Ｕ・１０3Ｕ間に絶縁層１２2が形成されかつ磁性層１０1ＵはスリットＳＬ１を介して互いに分割され、磁性層１０2ＵはスリットＳＬ２を介して互いに分割され、磁性層１０3ＵはスリットＳＬ３を介して互いに分割されている。磁性層１０1Ｄ・１０2Ｄ・１０3Ｄについても同様である。
　スリットＳＬ１とスリットＳＬ３は、図２２（ａ）および図２２（ｂ）に示すように、平面視において、互いに重なる格子状パターンを備え、スリットＳＬ２とスリットＳＬ３は、平面視において、互いに平行な格子状パターンを備える。
　ここで、スリットＳＬ１・ＳＬ２・ＳＬ３の幅は、約１０μｍである。絶縁層１２1・１２2の膜厚は、約１μｍである。また、各磁性層１０1Ｕ・１０2Ｕ・１０3Ｕ・１０1Ｄ・１０2Ｄ・１０3Ｄの膜厚は、約２μｍであり、磁性金属基板２０の厚さは、約６０μｍである。
　第４の実施の形態の変形例２に係るインダクタンス素子４においては、スリット幅を絶縁層の厚さよりも広く設定することで、磁束はギャップの小さい部分を通過するため、磁気抵抗Ｒmの低減化を図ることができる。
　また、第４の実施の形態の変形例２に係るインダクタンス素子４においては、渦電流半径は、磁束が磁性層の面内に並行方向の場合には、磁性層の膜厚およびスリット間隔で制御され、磁束が磁性層の面内に垂直方向の場合にも、スリット間隔および磁性層の膜厚で制御可能である。このため、第４の実施の形態の変形例２に係るインダクタンス素子４においては、多層構造の磁性構造体を備えることから、渦電流半径を低減し、結果として渦電流損Ｐeを低減化可能である。
　第４の実施の形態の変形例２に係るインダクタンス素子４においては、図２２の破線で示されるように、相対的に磁気抵抗Ｒmが小さく、かつ相対的に渦電流損Ｐeが小さい磁気回路が形成される。
　第４の実施の形態の変形例２に係るインダクタンス素子４は、磁性構造体２Ｕ・２Ｄが格子状パターンを備える点では第４の実施の形態の変形例１に係るインダクタンス素子４と同様である。
　第４の実施の形態の変形例２では、図２２（ａ）に示すように、磁性構造体２Ｕ・２Ｄの格子状パターンの配置構造が、第４の実施の形態の変形例１と異なっている。その他の構成は、第４の実施の形態の変形例１と同様である。
　第４の実施の形態の変形例２に係るインダクタンス素子４は、図２２（ａ）および図２２（ｂ）に示すように、磁気抵抗および渦電流損を低減化可能な磁性構造体をインダクタンスコイル１６上下に備えるため、第４の実施の形態に係るインダクタンス素子４に比べ、渦電流損がさらに低減化され、交流抵抗ＲACもさらに低減化可能である。
　（サーチコイルを用いた評価）
　磁性層にスリットを形成することで、交流抵抗ＲACを低減可能か否かを検証するために、様々な形状にスリットＳＬを形成した磁性層にサーチコイル４０を搭載し、インピ－ダンス測定を行った。
　スリットＳＬを備える磁性層１０3上にサーチコイル４０を配置した実験系の模式的平面パターン構成は、図２３（ａ）に示すように表され、サーチコイル４０の模式的鳥瞰構造は、模式的に図２３（ｂ）に示すように表される。また、図２３（ａ）の９Ａ－９Ａ線に沿う模式的断面構造は、図２４に示すように表される。
　図２３（ａ）に示すように、磁性層の短辺方向をＸ軸方向、長辺方向をＹ軸方向とし、サーチコイルデバイスの短辺方向をＤX軸方向、長辺方向をＤY軸方向とした。
　図２４に示すように、サーチコイル４０と磁性構造体２によって、破線で示すように、閉じた磁気回路（閉磁路）が形成されるため、サーチコイル４０のインピーダンス測定によって、磁性構造体の交流抵抗ＲACを評価可能である。
　サーチコイル４０は、図２３（ａ）・図２３（ｂ）に示すように、サーチコイル用基板４２上に配置され、サーチコイル用電極端子３８1・３８2に接続されている。
　サーチコイル４０は、図２３（ａ）および図２４に示すように、スリットＳＬを備える磁性層上にサーチコイル４０のコイル面が磁性層面に対向するように配置される。したがって、サーチコイル用電極端子３８1・３８2が上部から取り出し可能である。
　また、この実験系では、磁性構造体は、磁性層用基板５０上に配置されている。ここで、磁性構造体は、第２の実施の形態に係る磁性構造体２（図１２）と同様の構造を備える。
　図２３（ａ）に示すように、スリットＳＬのスリット幅はΔＳＬで表され、Ｘ軸方向のスリット間隔（スリットＳＬの配置ピッチ）は、ＷXで表され、Ｙ軸方向のスリット間隔（スリットＳＬの配置ピッチ）は、ＷYで表される。
　スリットＳＬのスリット幅ΔＳＬは狭い方が磁気抵抗Ｒmが低下するため望ましい。また、スリットＳＬのスリット間隔ＷX・ＷYは、長い方が磁気抵抗Ｒmが低下するため望ましい。
　サーチコイルデバイスの寸法ＤＳ×ＤＬを基準としたスリット間隔の説明は、模式的に図２５に示すように表される。
　スリットＳＬを備える磁性層上にサーチコイル４０を配置した実験系の実験条件は、図２６（ａ）に示すように表され、Ｘ軸に対するサーチコイルのＤX軸の角度θ2の説明は、図２６（ｂ）に示すように表される。また、磁性層１０に形成されるスリットＳＬのスリット幅ΔＳＬおよびスリット間隔（スリットピッチ）ＳＬＰの説明は、図２６（ｃ）に示すように表される。さらに、直交表を用いて図２６（ａ）を拡張し、かつ９通りに圧縮した実験条件は、図２７に示すように表される。
　図２６（ａ）において、Ｎｏ.１は、角度θ2が９０°・スリット幅ΔＳＬが２μｍの条件で、スリット間隔ＳＬＰが（ＤX・ＤY）方向で、図２５に示すように（ＤＳ／８）×（ＤＬ／８）のサイズに磁性層を分割することに対応している。Ｎｏ.２は、角度θ2が４５°・スリット幅ΔＳＬが６μｍの条件で、スリット間隔ＳＬＰが（ＤX・ＤY）方向で、図２５に示すように（ＤＳ／４）×（ＤＬ／４）のサイズに磁性層を分割することに対応している。Ｎｏ.３は、角度θ2が０°・スリット幅ΔＳＬが１０μｍの条件で、スリット間隔ＳＬＰが（ＤX・ＤY）方向で、図２５に示すように（ＤＳ／２）×（ＤＬ／２）のサイズに磁性層を分割することに対応している。図２７においても同様であるため、重複説明は省略する。
　図２６（ａ）・２７において、サーチコイルと磁性層の角度θ2が９０°とは、サーチコイルの短辺軸Ｘと磁性層の短辺軸ＤXが垂直である配置関係に対応する。サーチコイルと磁性層の角度θ2が４５°とは、サーチコイルの短辺軸Ｘと磁性層の短辺軸ＤXが４５°の角度を有する配置関係に対応する。サーチコイルと磁性層の角度θ2が０°とは、サーチコイルの短辺軸Ｘと磁性層の短辺軸ＤXが平行である配置関係に対応する。
　なお、図２６（ａ）において、Ｎｏ．１は、磁性層の層数が１層のペアであり、Ｎｏ．２は、磁性層の層数が２層のペアであり、Ｎｏ．３は、磁性層の層数が３層のペアを備えている。
　同様に、図２７において、Ｎｏ．１～Ｎｏ．３は、磁性層の層数が１層のペアであり、Ｎｏ．４～Ｎｏ．６は、磁性層の層数が２層のペアであり、Ｎｏ．７～Ｎｏ．９は、磁性層の層数が３層のペアを備えている。
　図２６（ａ）・２７において、スリット幅２μｍ・６μｍ・１０μｍとは、スリットＳＬのスリット幅ΔＳＬが、２μｍ・６μｍ・１０μｍである条件に対応する。また、図２６（ａ）・２７において、各磁性層の膜厚は、２μｍである。
　上記の実験系において、交流抵抗ＲACの抵抗増加量Ｒ6MHz－Ｒ100kHzとインダクタンスＬの関係の実験結果は、図２８に示すように表される。図２８において、ＷＳはスリット構造に対応し、図２６（ａ）・図２７の実験条件に対応した実験データを白丸プロットおよび破線で示している。交流抵抗ＲACの抵抗増加量Ｒ6MHz－Ｒ100kHzとは、周波数６ＭＨｚと１００ｋＨｚにおける交流抵抗ＲACの差分である。一方、ＷＯＳは、スリット無し構造に対応し、磁性層が単一層構造を有し、磁性層の膜厚を０．２５μｍ、２μｍ、４μｍ、６μｍ、８μｍ、１０μｍ、１４μｍと変化させた場合の実験データを黒丸プロットおよび実線で示している。
　図２８に示すように、交流抵抗ＲACの抵抗増加量Ｒ6MHz－Ｒ100kHzは、インダクタンスＬの増加と共に増加傾向を示すが、磁性層にスリット構造を備える第４の実施の形態若しくはその変形例に係るインダクタンス素子では、磁性層が単一層構造の比較例４に比べて増加傾向は抑制される。すなわち、スリット構造を備えることによって、交流抵抗ＲACの抵抗増加量は、低減可能である。したがって、磁性層にスリット構造を備えることによって、交流抵抗ＲACは低減可能である。
　（交流損失の評価）
　第４の実施の形態に係るインダクタンス素子と比較例４に係るインダクタンス素子において、交流損失を比較した。具体的には、磁性層にスリットを形成した磁性構造体を有する第４の実施の形態に係るインダクタンス素子と磁性層が単一層構造の比較例４に係るインダクタンス素子において、インダクタンスＬの周波数特性および交流抵抗ＲACの周波数特性を測定した。
　比較例４に係るインダクタンス素子であって、模式的鳥瞰構成は、図２９（ａ）に示すように表わされ、図２９（ａ）の１０Ａ－１０Ａ線に沿う模式的断面構造は、図２９（ｂ）に示すように表わされる。図２９に示す比較例４では、インダクタンス素子のデバイスサイズは１．９ｍｍ×１．１ｍｍであり、単一層構造の磁性層の厚さは６μｍである。
　第４の実施の形態に係るインダクタンス素子であって、模式的鳥瞰構成は、図３０（ａ）に示すように表わされ、図３０（ａ）の１１Ａ－１１Ａ線に沿う模式的断面構造は、図３０（ｂ）に示すように表わされる。図３０に示す例では、インダクタンス素子のデバイスサイズは１．９ｍｍ×１．１ｍｍであり、３層構造の磁性層１０1Ｕ・１０2Ｕ・１０3Ｕおよび１０1Ｄ・１０2Ｄ・１０3Ｄの厚さは各２μｍである。磁性層間の絶縁層１２の膜厚は、１μｍ、スリット幅ΔＳＬ１・ΔＳＬ２・ΔＳＬ３は、各１０μｍである。スリット間隔は、デバイスサイズの１／４であり、（ＤＬ／４）×（ＤＳ／４）＝４７５μｍ×２７５μｍであり、デバイスサイズを１６分割している。
　第４の実施の形態に係るインダクタンス素子と比較例４に係るインダクタンス素子のインダクタンスＬの周波数特性の実験結果は図３１に示すように表され、交流抵抗ＲACの周波数特性の実験結果は図３２に示すように表される。図３１・図３２において、ＷＳは図３０に示す第４の実施の形態のスリット構造に対応し、ＷＯＳは、図２９に示す比較例４のスリット無し構造に対応する。
　第４の実施の形態に係るインダクタンス素子においては、インダクタンスＬの周波数特性は、図３１に示すように、広い周波数帯域において、フラットな周波数特性が得られる。また、第４の実施の形態に係るインダクタンス素子においては、交流抵抗ＲACの周波数特性は、図３２に示すように、高周波側における交流抵抗の増加を抑制可能である。すなわち、スリット構造を有する磁性構造体は、インダクタンスＬの高周波特性を改善し、かつ交流抵抗の増加を抑制可能である。結果として、第４の実施の形態に係るインダクタンス素子は、交流損失の低減化が可能である。
　（インダクタンスコイルの製造方法）
　また、第４の実施の形態に係るインダクタンス素子４に適用可能なインダクタンスコイル１６の製造方法の一工程を説明する模式的断面構造は、図３３（ａ）～図３３（ｅ）に示すように表される。また、第４の実施の形態に係るインダクタンス素子４に適用可能なインダクタンスコイル１６の製造方法の一工程を説明する模式的断面構造であって、矩形状・台形状・三角形状・Ｕ字形状の溝部１５を形成した例は、それぞれ図３４（ａ）～図３４（ｄ）に示すように表される。
（ａ）まず、図３３（ａ）に示すように、磁性金属基板２０となる磁性金属フィルムを洗浄後、化学研磨する。ここで、磁性金属フィルムには、例えば、ＰＣパーマロイ（ＮｉＦｅＭｏＣｕ）を適用可能である。
（ｂ）次に、図３３（ｂ）に示すように、磁性金属基板２０の表面に対して、Ｕ字構造の溝部１５を形成した後、絶縁層２５を形成する。溝部１５は、例えば、レジストパターニング後、ウェットエッチング（リン酸を含むエッチング液を使用）、レーザ加工、若しくはプレス加工によって形成可能である。絶縁層２５としては、例えば、ＳｉＯ2などを適用可能である。絶縁層２５の形成においては、スパッタリング技術、ＣＶＤ技術などを用いることができる。絶縁層２５を形成することによって、磁性金属基板２０と金属配線層２２との電気的な絶縁をとることができる。
（ｃ）次に、図３３（ｃ）に示すように、絶縁層２５を介して磁性金属基板２０全面に、電解めっきを実施して、金属配線層２２を形成する。金属配線層２２には、Ｃｕを適用可能である。その他の材料としては、Ｐｔ、Ａｕ、Ａｇなども適用可能である。
（ｄ）次に、図３３（ｄ）に示すように、金属配線層２２および平坦部分の絶縁層２５をエッチングし、溝部１５にのみ充填された金属配線層２２を残す。エッチングには、例えば、ドライエッチング技術、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術などを適用可能である。この結果、余分な金属配線層２２を除去することができる。
（ｅ）次に、図３３（ｅ）に示すように、裏面の磁性金属基板２０をエッチングし、薄層化する。裏面エッチングには、例えば、ウェットエッチング技術、ＣＭＰ技術などを適用可能である。この結果、裏面の余分な金属配線層２２を除去することができる。
　以上の工程によって、第４の実施の形態に係るインダクタンス素子４に適用可能なインダクタンスコイル１６が完成する。
　第４の実施の形態に係るインダクタンス素子４に適用可能なインダクタンスコイルにおいて、磁性金属基板２０に溝部１５を形成した様子を示す模式的鳥瞰構造は、図３５（ａ）に示すように表され、溝部１５に金属配線層２２およびインダクタンスコイル用端子電極２３を形成した様子を示す模式的鳥瞰構造は、図３５（ｂ）に示すように表される。
　さらに、第４の実施の形態に係るインダクタンス素子４に適用可能な別のインダクタンスコイルであって、磁性金属基板２０上に形成された円形状の溝部１５の模式的平面パターン構成は、図３６（ａ）に示すように表され、図３６（ａ）の円形状の溝部１５に金属配線層２２およびインダクタンスコイル用端子電極２３を配置した模式的平面パターン構成は、図３６（ｂ）に示すように表される。
　また、第４の実施の形態に係るインダクタンス素子４に適用可能なさらに別のインダクタンスコイルであって、磁性金属基板２０上に形成された八角形状の溝部１５に金属配線層２２およびインダクタンスコイル用端子電極２３を配置した模式的平面パターン構成は、図３６（ｃ）に示すように表され、対向する２つの三角形状の溝部１５に金属配線層２２およびインダクタンスコイル用端子電極２３を配置した模式的平面パターン構成は、図３６（ｄ）に示すように表される。
　第４の実施の形態に係るインダクタンス素子４に適用可能なインダクタンスコイルにおいては、このように、金属配線層２２は、コイル形状を備え、このコイル形状は、矩形、円形、八角形、若しくは三角形の平面パターンのいずれかを有していても良い。また、このコイル形状は、多角形、若しくは任意の平面パターンを有していても良い。
　（電源回路への適用例）
　第４の実施の形態に係るインダクタンス素子４を構成部品として適用する電源回路の構成例は、図３７に示すように表される。図３７においては、ＤＣ－ＤＣ降圧コンバータの例が示されている。
　第４の実施の形態に係るインダクタンス素子４を適用するＤＣ－ＤＣ降圧コンバータは、ＤＣ入力電圧ＶIと、ＭＯＳＦＥＴＱと、ダイオードＤと、キャパシタＣと、インダクタＬとを備える。インダクタＬに第４の実施の形態に係るインダクタンス素子４が適用されている。図３７に示されるＤＣ－ＤＣ降圧コンバータでは、ＭＯＳＦＥＴＱのスイッチ動作によって、ＤＣ入力電圧ＶIからインダクタＬに蓄積されるエネルギーをスイッチングさせて、ＤＣ入力電圧ＶIより降圧されたＤＣ出力電圧ＶOをキャパシタＣの両端から得ることができる。尚、第４の実施の形態に係るインダクタンス素子４の適用例は、上述のＤＣ－ＤＣ降圧コンバータに限定されるものではなく、ＤＣ－ＤＣ昇圧コンバータ、ノイズ除去を目的とするチョークコイル用途などにも適用可能である。
　[応用例]
　（インダクタ）
　第４の実施の形態に係る磁性構造体２４０を適用したインダクタ（ＥＩコア）３００の模式的断面構造であって、第１の構成例は図３８（ａ）に示すように表され、第２の構成例は図３８（ｂ）に示すように表され、第３の構成例は図３８（ｃ）に示すように表され、第４の構成例は図３８（ｄ）に示すように表される。
　第４の実施の形態に係る磁性構造体２４０を適用したインダクタ（ＥＩコア）３００は、図３８（ａ）～図３８（ｄ）に示すように、コア２００と、コア２００に配置された巻線コイル２２０と、磁性構造体２４０とを備え、磁性構造体２４０は、コア２００と磁気結合が可能である。
　磁性構造体２４０としては、図３８（ａ）～図３８（ｄ）に示すように、３層構造の第２の実施の形態に係る磁性構造体が適用されている。磁性構造体２４０には、第１若しくは第３の実施の形態に係る磁性構造体も適用可能である。コア２００としては、フェライト若しくはメタル系の磁性材料を用いることができる。Ｆｅ－Ｓｉ系ケイ素剛板リアクトルなどを適用しても良い。
　第４の実施の形態に係る磁性構造体２４０を適用したインダクタ（ＥＩコア）３００においては、磁気抵抗および渦電流損の小さい磁気回路をインダクタに応用することで、インダクタ（ＥＩコア）の全体の磁気抵抗および渦電流損の低減化が可能となる。また漏れ磁束も抑制可能となる。
　（トランス）
　第４の実施の形態に係る磁性構造体２４０を適用したトランス３００の模式的断面構造であって、第１の構成例は図３９（ａ）に示すように、コア２００と、コア２００に配置された１次側コイルＬ１と、コア２００に配置された２次側コイルＬ２と、磁性構造体２４０と
　を備え、磁性構造体２４０は、コア２００と磁気結合が可能である。
　第４の実施の形態に係る磁性構造体２４０1・２４０2を適用したトランス３００の模式的断面構造であって、第２構成例は図３９（ｂ）に示すように、コア２００と、コア２００に配置された１次側コイルＬ１と、コア２００に配置された２次側コイルＬ２と、磁性構造体２４０1・２４０2とを備え、磁性構造体２４０1・２４０2は、コア２００と磁気結合が可能である。
　磁性構造体２４０・２４０1・２４０2としては、図３９（ａ）・図３９（ｂ）に示すように、３層構造の第２の実施の形態に係る磁性構造体が適用されている。磁性構造体２４０・２４０1・２４０2には、第１若しくは第３の実施の形態に係る磁性構造体も適用可能である。コア２００としては、フェライト若しくはメタル系の磁性材料を用いることができる。Ｆｅ－Ｓｉ系ケイ素剛板リアクトルなどを適用しても良い。
　第４の実施の形態に係る磁性構造体２４０を適用したトランス３００においては、磁気抵抗および渦電流損の小さい磁気回路をトランス３００に応用することで、トランス全体の磁気抵抗および渦電流損の低減化が可能となる。また漏れ磁束も抑制可能となる。
　（電磁遮蔽構造体）
　第４の実施の形態に係る磁性構造体２４０を適用した電磁遮蔽構造体４００の模式的断面構造は、図４０に示すように、電磁遮蔽対象物体２５０と、電磁遮蔽対象物体２５０を取り囲む空洞部２６０と、磁性構造体２４０とを備え、磁性構造体２４０は、空洞部２６０を介して電磁遮蔽対象物体２５０を取り囲む。電磁遮蔽対象物体２５０は、センサ部品などの電磁場（Ｅ，Ｈ）を与えたくない物体である。
　第４の実施の形態に係る磁性構造体２４０を適用した電磁遮蔽構造体４００においては、磁気抵抗および渦電流損の小さい磁気回路を電磁遮蔽構造体４００に応用することで、電磁遮蔽構造体４００全体の磁気抵抗および渦電流損の低減化が可能となる。また漏れ磁束も抑制可能となる。
　以上説明したように、第１～４の実施の形態によれば、磁気抵抗および渦電流損を低減化可能な磁性構造体、および上記の磁性構造体を適用し、交流抵抗が低減され、高周波特性に優れたインダクタンス素子を提供することができる。
　第１～４の実施の形態によれば、上記の磁性構造体を適用可能なインダクタ、トランス、電磁遮蔽構造体を提供することができる。
　（インダクタンス素子の詳細構成）
　第４の実施の形態に係るインダクタンス素子４Ｂの詳細構成であって、模式的鳥瞰構成は、図４１（ａ）に示すように表わされ、図４１（ａ）の１２Ａ－１２Ａ線に沿う模式的断面構造は、図４１（ｂ）に示すように表わされる。
　第４の実施の形態に係るインダクタンス素子４Ｂは、図４１（ａ）および図４１（ｂ）に示すように、インダクタンスコイル１６０と、インダクタンスコイル１６０の表面に配置された磁性構造体２Ｕと、インダクタンスコイル１６０の裏面に配置された磁性構造体２Ｄとを備える。
　ここで、磁性構造体２Ｕは、磁性層１０1Ｕ・１０2Ｕ・１０3Ｕの３層構造が積層された構成を備え、磁性構造体２Ｄは、磁性層１０1Ｄ・１０2Ｄ・１０3Ｄの３層構造が積層された構成を備える。
　磁性層１０1Ｕ・１０2Ｕ間に絶縁層１２２1が形成され、磁性層１０2Ｕ・１０3Ｕ間に絶縁層１２２2が形成されかつ磁性層１０1ＵはスリットＳＬを介して互いに分割され、磁性層１０2ＵもスリットＳＬを介して互いに分割され、磁性層１０3ＵもスリットＳＬを介して互いに分割されている。磁性層１０1Ｄ・１０2Ｄ・１０3Ｄについても同様である。
　磁性金属基板２９０は、例えば、パーマロイによって形成される。
　また、インダクタンスコイル１６０は、磁性金属基板２９０内に形成された金属配線層によって形成される。例えば、パーマロイに対してエッチングを実施して形成されたスパイラル形状の溝部に金属配線層を埋め込むことで形成される。
　第４の実施の形態に係るインダクタンス素子４Ｂにおいては、コアとして、スリットを有する磁性構造体２Ｕ・２Ｄを形成し、閉磁路構造を形成している。
　第４の実施の形態に係るインダクタンス素子４Ｂは、図４１（ａ）および図４１（ｂ）に示すように、磁気抵抗および渦電流損を低減化可能な磁性構造体２Ｕ・２Ｄをインダクタンスコイル１６０上下に備えるため、渦電流損が低減化され、交流抵抗も低減化可能である。
　[第５の実施の形態]
　（インダクタンス素子の構成）
　第５の実施の形態に係るインダクタンス素子４であって、模式的鳥瞰構成は、図４２（ａ）に示すように表され、図４２（ａ）のＡ方向から観た側面構成は、図４２（ｂ）に示すように表される。上部コイル間の部分拡大構造例１は、図４２（ｃ）に示すように表され、上部コイル間の部分拡大構造例２は、図４２（ｄ）に示すように表される。また、図４２（ａ）のＢ方向から観た側面構成は、図４２（ｅ）に示すように表される。
　第５の実施の形態に係るインダクタンス素子４は、基板１１２と、基板１１２の表面に配置された上部コイル１２６と、基板１１２の表面に対向する裏面に配置された下部コイル１２２と、基板１１２の表面から裏面に貫通し、上部コイル１２６と下部コイル１２２とを接続する上下コイル接続部１２０とを備える。
　図４２（ｂ）・図４２（ｄ）に示すように、上部コイル１２６間は、絶縁層１２８を介して、相対的に厚い絶縁層１２８Ｂが埋め込まれていても良い。或いは、図４２（ｃ）に示すように、上部コイル１２６間は、絶縁層１２８を介して、上部コア１３０の磁性層が埋め込まれていても良い。
　上部コイル１２６間に相対的に厚い絶縁層１２８Ｂを備える構造例２は、図４２（ｄ）に示すように、コイル間の幅Ｗ２が上部コア１３０の磁性層の厚さＤの２倍以上の場合に適用される。一方、上部コイル１２６間に上部コア１３０の磁性層を備える構造例１は、図４２（ｃ）に示すように、コイル間の幅Ｗ１が上部コア１３０の磁性層の厚さＤの２倍より小である場合に適用可能である。
　第５の実施の形態に係るインダクタンス素子４は、上部コイル１２６と下部コイル１２２は、基板１１２を挟み、ソレノイドコイルを構成する。
　また、上部コイル１２６と下部コイル１２２の間の基板１１２に配置された下部コア１２４を備えていても良い。
　また、上部コイル１２６の表面に配置された上部コア１３０と、上部コイル１２６と下部コイル１２２の間の基板１１２に配置された下部コア１２４とを備え、上部コア１３０と下部コア１２４は、上部コイル１２６および下部コイル１２２の端部で磁気結合する構成を備えていても良い。
　また、第５の実施の形態に係るインダクタンス素子４は、基板１１２と、基板１１２の表面に配置された上部コイル１２６と、基板１１２の表面に対向する裏面に配置された下部コイル１２２と、基板１１２の表面から裏面に貫通し、上部コイル１２６と下部コイル１２２とを接続する上下コイル接続部１２０と、上部コイル１２６の表面に配置された上部コア１３０と、上部コイル１２６と下部コイル１２２の間の基板１１２に配置された下部コア１２４とを備えても良い。ここで、上部コイル１２６と下部コイル１２２は、基板１１２を挟み、ソレノイドコイルを構成すると共に、上部コア１３０と下部コア１２４は、上部コイル１２６および下部コイル１２２の端部で磁気結合して、ソレノイドコイルを貫通する閉磁路を備えていても良い。
　また、基板は、シリコン基板、若しくはガラス基板・フェライト基板などの絶縁基板のいずれかを備えていても良い。
　第５の実施の形態に係るインダクタンス素子４は、図４２（ａ）～図４２（ｅ）に示すように、シリコン基板１１２と、シリコン基板の表面および裏面とシリコン基板１１２に対して深堀エッチングを実施して形成されたソレノイド形状の溝部に配置された金属配線層で形成される上部コイル１２６および下部コイル１２２とを備える。
　また、第５の実施の形態に係るインダクタンス素子４は、図４２（ａ）～図４２（ｅ）に示すように、上部コイル１２６の表面に配置される上部コア１３０を備えていても良い。上部コア１３０は、磁性層と絶縁層の多層構造を備えていても良い。ここで、上部コア１３０を構成する磁性層は、メッキ形成技術、スパッタリング技術、真空蒸着技術などで形成可能である。
　また、第５の実施の形態に係るインダクタンス素子４は、図４２（ａ）～図４２（ｅ）に示すように、シリコン基板１１２の表面に配置され、上部コイル１２６および下部コイル１２２からなる
ソレノイドコイルに内蔵される下部コア１２４を備えていても良い。下部コア１２４は、磁性層と絶縁層の多層構造を備えていても良い。ここで、下部コア１２４を構成する磁性層も、メッキ形成技術、スパッタリング技術、真空蒸着技術などで形成可能である。
　ここで、上部コア１３０および下部コア１２４を構成する磁性層は、強磁性体を備えていても良い。
　また、上部コア１３０および下部コア１２４を構成する絶縁層は、強磁性体、常磁性体、もしくは反磁性体のいずれかを備え、抵抗率が１０Ω・ｃｍ以上を有していても良い。
　また、上部コア１３０および下部コア１２４を構成する磁性層の厚さにより、磁性層内の渦電流半径を制御可能である。磁性層の厚さを薄く形成することによって、渦電流半径を小さくすることができ、渦電流損を低減可能である。
　また、第５の実施の形態に係るインダクタンス素子４は、図４２（ａ）～図４２（ｅ）に示すように、上部コイル１２６および下部コイル１２２の端部で、上部コア１３０と下部コア１２４とを結合した構成を備えていても良い。
　上部コア１３０および下部コア１２４は、磁性層と絶縁層の多層構造とすることによって、渦電流半径を小さくすることができ、渦電流損を低減し、磁気抵抗を低減化可能である。
　また、上部コイル１２６および下部コイル１２２の端部で、上部コア１３０と下部コア１２４とを結合することで、上部コイル１２６および下部コイル１２２からなるソレノイド構造を貫通する閉磁路を形成することができ、インダクタンス値を相対的に高くすることができる。
　第５の実施の形態に係るインダクタンス素子において、簡単な構成としては、上部コア、下部コアを省略し、上記のソレノイド構造を備えていてもよい。
　また、第５の実施の形態に係るインダクタンス素子において、簡単な構成としては、下部コアを省略し、上部コアとソレノイド構造の組み合わせ構造を備えていてもよい。
　また、第５の実施の形態に係るインダクタンス素子において、簡単な構成としては、上部コアを省略し、下部コアとソレノイド構造の組み合わせ構造を備えていてもよい。
　第５の実施の形態は、磁気抵抗、渦電流損、交流抵抗が低減され、インダクタンスが高く、高周波特性に優れたインダクタンス素子を提供することができる。
　第５の実施の形態によれば、第４の実施の形態に係るインダクタンス素子と同等の交流抵抗のままで、インダクタンスが高いインダクタンス素子を提供することができる。
　（シリコン基板の加工構造）
　第５の実施の形態に係るインダクタンス素子４の内部構造を示す模式的鳥瞰図は図４３に示すように表され、図４３の上面図は図４４（ａ）に示すように表され、図４３の短辺方向の側面図は図４４（ｂ）に示すように表され、図４３の下面図は図４４（ｃ）に示すように表される。
　第５の実施の形態に係るインダクタンス素子４は、図４３および図４４（ａ）～図４４（ｃ）に示すように、シリコン基板１１２に対して深堀エッチングを実施してシリコン基板１１２の表面から裏面に貫通した貫通穴１１４と、シリコン基板１１２の表面に形成された下部コア形成部１１６と、シリコン基板の裏面に形成された下部コイル形成部１１８とを備える。
　（下部コイルおよび上下コイル接続部の構造）
　第５の実施の形態に係るインダクタンス素子４の内部構造を示す模式的鳥瞰図は図４５に示すように表され、図４５の上面図は図４６（ａ）に示すように表され、図４５の短辺方向の側面図は図４６（ｂ）に示すように表され、図４５の下面図は図４６（ｃ）に示すように表される。
　第５の実施の形態に係るインダクタンス素子４は、図４５および図４６（ａ）～図４６（ｃ）に示すように、貫通穴１１４と下部コイル形成部１１８に対してメッキ工程を実施して形成される上下コイル接続部１２０と下部コイル１２２とを備える。
　（下部コアの構造）
　第５の実施の形態に係るインダクタンス素子４の内部構造を示す模式的鳥瞰図は図４７に示すように表され、図４７の上面図は図４８（ａ）に示すように表され、図４７の短辺方向の側面図は図４８（ｂ）に示すように表され、図４７の下面図は図４８（ｃ）に示すように表される。
　第５の実施の形態に係るインダクタンス素子４は、図４７および図４８（ａ）～図４８（ｃ）に示すように、下部コア形成部１１６に対してメッキ工程を実施して形成される下部コア１２４を備える。
　（上部コイルの構造）
　第５の実施の形態に係るインダクタンス素子４の内部構造を示す模式的鳥瞰図は図４９に示すように表され、図４９の上面図は図５０（ａ）に示すように表され、図４９の短辺方向の側面図は図５０（ｂ）に示すように表され、図４９の下面図は図５０（ｃ）に示すように表される。
　第５の実施の形態に係るインダクタンス素子４は、図４９および図５０（ａ）～図５０（ｃ）に示すように、下部コア１２４上に絶縁層１２８を介して、長辺両端の上下コイル接続部１２０間を接続する上部コイル１２６を備える。上部コイル１２６の形成工程では、厚膜レジストのフォトリソグラフィーおよびメッキ工程を適用可能である。
　（上部コアの構造）
　第５の実施の形態に係るインダクタンス素子４の内部構造を示す模式的鳥瞰図は図５１に示すように表され、図５１の上面図は図５２（ａ）に示すように表され、図５１の短辺方向の側面図は図５２（ｂ）に示すように表され、図５１の下面図は図５２（ｃ）に示すように表される。また、図５１の長辺方向から観た側面図は、図５３に示すように表される。
　第５の実施の形態に係るインダクタンス素子４は、図５１、図５２（ａ）～図５２（ｃ）および図５３に示すように、上部コイル１２６上に配置される上部コア１３０を備える。
　（上部コアと下部コアの結合構造）
　第５の実施の形態に係るインダクタンス素子４であって、上部コイル１２６の端部で、上部コア１３０と下部コア１２４とを結合した構成は、図５４に示すように表される。
　第５の実施の形態に係るインダクタンス素子４において、上部コア１３０と下部コア１２４とを結合することによって、上部コア１３０・下部コア１２４間には、図５４に示すように、閉磁路３２Ｒが形成される。
　図５４のＣ部分の拡大図は、図５５（ａ）に示すように表される。図５５（ａ）に示すように、上部コア１３０は、例えば３ペア（３Ｐ）の磁性層と絶縁層の多層構造を備え、下部コア１２４は、例えば８ペア（８Ｐ）の磁性層と絶縁層の多層構造を備える。
　図５５（ａ）の１３Ａ－１３Ａ線に沿う模式的断面構造は、図５５（ｂ）に示すように表される。上部コア１３０および下部コア１２４は、磁性層と絶縁層の多層構造を備えていても良い。
　また、第５の実施の形態に係るインダクタンス素子４は、基板１１２の表面に配置された絶縁層１２８を備え、下部コア１２４と上部コア１３０は、絶縁層１２８を介して積層されていても良い。
　上部コアと下部コアの結合構造は、図５５（ｂ）に示すように、基板１１２の下部コア形成部１１６に配置され、磁性層と絶縁層の多層構造を備える下部コア１２４と、下部コア１２４上に配置された絶縁層１２８と、絶縁層１２８上に配置された上部コイル１２６と、上部コイル１２６の上面および側面と絶縁層１２８上に配置され、磁性層と絶縁層の多層構造を備える上部コア１３０とを備える。
　（製造方法）
　第５の実施の形態に係るインダクタンス素子の製造方法は、基板１１２と、基板１１２の表面に配置された上部コイル１２６と、基板１１２の表面に対向する裏面に配置された下部コイル１２２と、基板１１２の表面から裏面に貫通し、上部コイル１２６と下部コイル１２２とを接続する上下コイル接続部１２０と、上部コイル１２６の表面に配置された上部コア１３０と、上部コイル１２６と下部コイル１２２の間の基板１１２に配置された下部コア１２４とを備えるインダクタンス素子において、基板１１２を加工する工程と、下部コア１２４と下部コイル１２６および上下コイル接続部１２０を形成する工程と、上部コイル１２６を形成する工程と、上部コア１３０を形成する工程とを有する。
　（シリコン基板の加工工程）
　図５６～図５９を参照して、シリコン基板１１２の加工工程を説明する。
　シリコン基板の加工工程は、基板１１２の裏面において、裏面配線エッチングを実施し、下部コイル形成部１１８および貫通穴１１４の一部を形成する工程と、基板１１２の表面において、貫通配線エッチングを実施し、貫通穴１１４を形成する工程と、基板１１２の表面において、下部コアエッチングを実施し、下部コア形成部１１６を形成する工程と有する。
　第５の実施の形態に係るインダクタンス素子４の製造方法の一工程であって、シリコン基板１１２の模式的平面図は、図５６（ａ）に示すように表され、図５６（ａ）の１４Ａ－１４Ａ線に沿う模式的断面図は、図５６（ｂ）に示すように表される。
　また、裏面配線エッチングを実施したシリコン基板１１２の模式的平面図は、図５７（ａ）に示すように表され、図５７（ａ）の１５Ａ－１５Ａ線に沿う模式的断面図は、図５７（ｂ）に示すように表される。
　また、貫通配線エッチングを実施したシリコン基板１１２の模式的平面図は、図５８（ａ）に示すように表され、図５８（ａ）の１６Ａ－１６Ａ線に沿う模式的断面図は、図５８（ｂ）に示すように表される。
　また、下部コアエッチングを実施したシリコン基板１１２の模式的平面図は、図５９（ａ）に示すように表され、図５９（ａ）の１７Ａ－１７Ａ線に沿う模式的断面図は、図５９（ｂ）に示すように表される。
（Ａ１）まず、図５６（ａ）および図５６（ｂ）に示すように、シリコン基板１１２を準備する。
（Ａ２）次に、図５７（ａ）および図５７（ｂ）に示すように、シリコン基板１１２の裏面において、裏面配線エッチングを実施し、下部コイル形成部１１８および貫通穴１１４の一部を形成する。
（Ａ３）次に、図５８（ａ）および図５８（ｂ）に示すように、シリコン基板１１２の表面において、貫通配線エッチングを実施し、貫通穴１１４を形成する。
（Ａ４）次に、図５９（ａ）および図５９（ｂ）に示すように、シリコン基板１１２の表面において、下部コアエッチングを実施し、下部コア形成部１１６を形成する。
　ここで、基板として１０Ω・ｃｍ以上のシリコン基板１１２若しくはガラスやフェライトなどの絶縁基板を適用する場合には、上記の工程のままで良いが、基板として１０Ω・ｃｍ以下のシリコン基板１１２を適用する場合には、下部コイル形成部１１８・貫通穴１１４・下部コア形成部１１６を形成した後、熱酸化やＣＶＤで絶縁層を形成する必要がある。
　（下部コア、下部コイルおよび上下コイル接続部の製造工程）
　図６０～図６２を参照して、下部コア、下部コイルおよび上下コイル接続部の製造工程を説明する。
　下部コア１２４と下部コイル１２２および上下コイル接続部１２０を形成する工程は、基板１１２の加工工程後、貫通穴１１４、下部コイル形成部１１８および下部コア形成部１１６に対して、メッキ工程のための第１シード１１３を形成する工程と、基板１１２表面に第１レジスト１２５を塗布若しくはドライフィルムをラミネートし、フォトリソグラフィーによってパターニングして、下部コア形成部１１６にメッキ形成工程を実施し、下部コア１２４を形成する工程と、第１レジスト１２５若しくはドライフィルムを除去後、貫通穴１１４および下部コイル形成部１１８に対するメッキ形成を実施し、上下コイル接続部１２０および下部コイル１２２を形成する工程とを有する。
　第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、貫通穴１１４・下部コイル形成部１１８・下部コア形成部１１６へのシード形成を実施したシリコン基板１１２の模式的平面図は、図６０（ａ）に示すように表され、図６０（ａ）の１８Ａ－１８Ａ線に沿う模式的断面図は、図６０（ｂ）に示すように表される。
　また、フォトリソグラフィーおよびメッキ形成を実施し、下部コア１２４を形成したシリコン基板の模式的平面図は、図６１（ａ）に示すように表され、図６１（ａ）の１９Ａ－１９Ａ線に沿う模式的断面図は、図６１（ｂ）に示すように表される。
　また、貫通穴１１４・下部コイル形成部１１８に対するメッキ形成を実施したシリコン基板の模式的平面図は、図６２（ａ）に示すように表され、図６２（ａ）の２０Ａ－２０Ａ線に沿う模式的断面図は、図６２（ｂ）に示すように表される。
（Ｂ１）上記のシリコン基板１１２の加工工程後、まず、図６０（ａ）および図６０（ｂ）に示すように、貫通穴１１４・下部コイル形成部１１８・下部コア形成部１１６に対して、メッキ工程のためのシード１１３の形成工程を実施する。
（Ｂ２）次に、図６１（ａ）および図６１（ｂ）に示すように、シリコン基板表面に第１レジスト１２５を塗布若しくはドライフィルムをラミネートし、フォトリソグラフィーによってパターニングして、下部コア形成部１１６にメッキ形成工程を実施し、下部コア１２４を形成する。下部コア１２４の形成においては、磁性層と絶縁層の多層構造を形成しても良い。ここで、磁性層は、メッキ形成技術以外にスパッタリング技術、真空蒸着技術などでも形成可能である。
(Ｂ３)次に、図６２（ａ）および図６２（ｂ）に示すように、レジスト１２５若しくはドライフィルムを除去後、貫通穴１１４・下部コイル形成部１１８に対するメッキ形成を実施し、上下コイル接続部１２０および下部コイル１２２を形成する。
　また、下部コア１２４を形成する工程は、磁性層と絶縁層の多層構造を形成する工程を有していても良い。
　（上部コイルの製造工程）
　図６３～図７０を参照して、上部コイルの製造工程を説明する。
　上部コイル１２６を形成する工程は、基板１１２の表面側に第１絶縁層１２８を形成する工程と、第１絶縁層１２８に対する第１開口部１２８Ａを形成する工程と、第１開口部１２８Ａを含む基板１１２表面全面に第２シード１２９を形成する工程と、第２シード１２９に第２レジスト１３１を塗布し、フォトリソグラフィーによってパターニングして、第２開口部を形成する工程と、第２シード１２９上にメッキ工程を実施して、上部コイル１２６を形成する工程とを有する。
　第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、表裏研磨工程を実施したシリコン基板の模式的平面図は、図６３（ａ）に示すように表され、図６３（ａ）の２１Ａ－２１Ａ線に沿う模式的断面図は、図６３（ｂ）に示すように表される。
　また、表面側絶縁層形成工程を実施したシリコン基板の模式的平面図は、図６４（ａ）に示すように表され、図６４（ａ）の２２Ａ－２２Ａ線に沿う模式的断面図は、図６４（ｂ）に示すように表される。
　また、表面側絶縁層に対する開口形成工程を実施したシリコン基板の模式的平面図は、図６５（ａ）に示すように表され、図６５（ａ）の２３Ａ－２３Ａ線に沿う模式的断面図は、図６５（ｂ）に示すように表される。
　上部コイル用シード形成工程を実施したシリコン基板の模式的平面図は、図６６（ａ）に示すように表され、図６６（ａ）の２４Ａ－２４Ａ線に沿う模式的断面図は、図６６（ｂ）に示すように表される。
　また、上部コイルのためのフォトリソグラフィー工程を実施したシリコン基板の模式的平面図は、図６７（ａ）に示すように表され、図６７（ａ）の２５Ａ－２５Ａ線に沿う模式的断面図は、図６７（ｂ）に示すように表される。
　また、上部コイルのためのメッキ形成工程を実施したシリコン基板の模式的平面図は、図６８（ａ）に示すように表され、図６８（ａ）の２６Ａ－２６Ａ線に沿う模式的断面図は、図６８（ｂ）に示すように表される。
　また、上部コイルのためのレジスト剥離工程を実施したシリコン基板の模式的平面図は、図６９（ａ）に示すように表され、図６９（ａ）の２７Ａ－２７Ａ線に沿う模式的断面図は、図６９（ｂ）に示すように表される。
　また、上部コイルのためのシード除去工程を実施したシリコン基板の模式的平面図は、図７０（ａ）に示すように表され、図７０（ａ）の２８Ａ－２８Ａ線に沿う模式的断面図は、図７０（ｂ）に示すように表される。
（Ｃ１）上記の下部コア１２４、下部コイル１２２および上下コイル接続部１２０の製造工程後、図６３（ａ）および図６３（ｂ）に示すように、表裏研磨工程を実施して、余分なメッキ層２２Ｍを除去する。
（Ｃ２）次に、図６４（ａ）および図６４（ｂ）に示すように、シリコン基板１１２の表面側に絶縁層１２８を形成する。
（Ｃ３）次に、図６５（ａ）および図６５（ｂ）に示すように、絶縁層１２８に対する開口部１２８Ａの形成工程を実施する。
（Ｃ４）次に、図６６（ａ）および図６６（ｂ）に示すように、上部コイル用のメッキ工程のためのシード１２９の形成工程を実施する。ここで、シード１２９は、絶縁層１２８に対する開口部１２８Ａを含むシリコン基板表面全面に形成する。
（Ｃ５）次に、図６７（ａ）および図６７（ｂ）に示すように、シード１２９上にレジスト１３１を塗布し、フォトリソグラフィーによってパターニングして、上部コイル１２６のメッキ工程のための開口部を形成する。
（Ｃ６）次に、図６８（ａ）および図６８（ｂ）に示すように、シード１２９上にメッキ工程を実施して、上部コイル１２６を形成する。
（Ｃ７）次に、図６９（ａ）および図６９（ｂ）に示すように、レジスト１３１を剥離する。
（Ｃ８）次に、図７０（ａ）および図７０（ｂ）に示すように、上部コイル１２６のメッキ工程で使用したシード１２９を除去し、絶縁層１２８を露出する。
　（上部コアの製造工程）
　図７１～図７７を参照して、上部コイルの製造工程を説明する。
　上部コア１３０の形成工程は、上部コイル１２６の形成工程後、上部コイル１２６および基板１１２表面上に、第２絶縁層１２８Ｃを形成する工程と、第２絶縁層１２８Ｃ上に、第３シード１３０Ｓを形成する工程と、第３シード１３０Ｓ上に第３レジスト１３３を塗布し、フォトリソグラフィーによってパターニングして、第３開口部を形成する工程と、第３シード１３０Ｓ上にメッキ工程を実施して、上部コア１３０を形成する工程とを有する。
　第５の実施の形態に係るインダクタンス素子の製造方法の一工程であって、上部コアのための絶縁層形成工程を実施したシリコン基板の模式的平面図は、図７１（ａ）に示すように表され、図７１（ａ）の２９Ａ－２９Ａ線に沿う模式的断面図は、図７１（ｂ）に示すように表される。
　また、上部コアのためのシード成工程を実施したシリコン基板の模式的平面図は、図７２（ａ）に示すように表され、図７２（ａ）の３０Ａ－３０Ａ線に沿う模式的断面図は、図７２（ｂ）に示すように表される。
　また、上部コアのためのフォトリソグラフィー工程を実施したシリコン基板の模式的平面図は、図７３（ａ）に示すように表され、図７３（ａ）の３１Ａ－３１Ａ線に沿う模式的断面図は、図７３（ｂ）に示すように表される。
　また、上部コアのためのメッキ形成工程を実施したシリコン基板の模式的平面図は、図７４（ａ）に示すように表され、図７４（ａ）の３２Ａ－３２Ａ線に沿う模式的断面図は、図７４（ｂ）に示すように表される。
　また、上部コアのためのレジスト除去工程を実施したシリコン基板の模式的平面図は、図７５（ａ）に示すように表され、図７５（ａ）の３３Ａ－３３Ａ線に沿う模式的断面図は、図７５（ｂ）に示すように表される。
　また、上部コアのためのシード除去工程を実施したシリコン基板の模式的平面図は、図７６（ａ）に示すように表され、図７６（ａ）の３４Ａ－３４Ａ線に沿う模式的断面図は、図７６（ｂ）に示すように表され、図７６（ａ）の３５Ａ－３５Ａ線に沿う模式的断面図は、図７７に示すように表される。
（Ｄ１）上記の上部コイル１２６の製造工程の後、図７１（ａ）および図７１（ｂ）に示すように、上部コイル１２６およびシリコン基板１１２表面上に、上部コア（１３０）のための絶縁層１２８Ｃを形成する。ここで、絶縁層１２８Ｃは、図４２（ｂ）に示された上部コイル１２６間に埋め込まれる相対的に厚い絶縁層１２８Ｂと同じものである。
（Ｄ２）次に、図７２（ａ）および図７２（ｂ）に示すように、絶縁層１２８Ｃ上に、上部コア（１３０）のためのシード１３０Ｓを形成する。
（Ｄ３）次に、図７３（ａ）および図７３（ｂ）に示すように、シード１３０Ｓ上にレジスト１３３を塗布し、フォトリソグラフィーによってパターニングして、上部コア１３０のメッキ工程のための開口部を形成する。
（Ｄ４）次に、図７４（ａ）および図７４（ｂ）に示すように、シード１３０Ｓ上にメッキ工程を実施して、上部コア１３０を形成する。上部コア１３０の形成においては、磁性層と絶縁層の多層構造を形成しても良い。
（Ｄ５）次に、図７５（ａ）および図７５（ｂ）に示すように、レジスト１３３を剥離する。
（Ｄ６）次に、図７６（ａ）、図７６（ｂ）および図７７に示すように、上部コア１３０のメッキ工程で使用したシード１３０Ｓを除去し、絶縁層１２８Ｃを露出する。上記の工程によって、結果として、シリコン基板１１２に埋め込まれたソレノイド構造が形成される。
　また、上部コア１３０を形成する工程は、磁性層と絶縁層の多層構造を形成する工程を有していても良い。
　（コイル構成）
　第５の実施の形態に係るインダクタンス素子において、シリコン基板に形成された上部コイル１２６および下部コイル１２２を示す模式的平面図は、図７８（ａ）に示すように表され、図７８（ａ）の３６Ａ－３６Ａ線に沿う模式的断面図は、図７８（ｂ）に示すように表され、図７８（ａ）の３７Ａ－３７Ａ線に沿う模式的断面図は、図７９に示すように表される。
　シリコン基板１１２の表面・裏面に配置された上部コイル１２６・下部コイル１２２は、図７８（ａ）、図７８（ｂ）および図７９に示すように、シリコン基板の端部に形成された上下コイル接続部１２０を介して接続される。このため、第５の実施の形態に係るインダクタンス素子は、ソレノイド構造を備えている。
　(コア構成)
　第５の実施の形態に係るインダクタンス素子において、シリコン基板１１２に形成された上部コア１３０および下部コア１２４を示す模式的平面図は、図８０（ａ）に示すように表され、図８０（ａ）の３８Ａ－３８Ａ線に沿う模式的断面図は、図８０（ｂ）に示すように表され、図８０（ａ）の３９Ａ－３９Ａ線に沿う模式的断面図は、図８１に示すように表される。
　シリコン基板１１２表面に配置された下部コア１２４と、上部コイル１２６上に配置された上部コア１３０は、シリコン基板１１２の端部において磁気結合されるため、閉磁路が形成されている。このため、第５の実施の形態に係るインダクタンス素子のインダクタンスは、相対的に高い値を示すことになる。
　（インダクタンスの周波数特性）
　第５の実施の形態に係るインダクタンス素子のインダクタンスＬの周波数特性は、図８２に示すように表される。図８２において、曲線ＳＯＬは、第５の実施の形態に係るソレノイド構造に対応し、曲線ＳＰＩは、第４の実施の形態に係るスパイラル構造に対応する。
　第５の実施の形態に係るインダクタンス素子のインダクタンスＬの周波数特性は、１００ｋＨｚ～１０ＭＨｚの測定範囲で、略一定値を示し、しかもインダクタンス値は、第４の実施の形態に係るスパイラル構造に比べ、約２倍の値を示す。
　インダクタンスＬは、コイル巻数Ｎの２乗に比例する。このため、単位面積当たりのコイル巻数が多いソレノイド構造は、インダクタンス値の増加に有利である。
　（交流抵抗の周波数特性）
　第５の実施の形態に係るインダクタンス素子の交流抵抗ＡＣＲの周波数特性は、図８３に示すように表される。図８３において、曲線ＳＯＬは、第５の実施の形態に係るソレノイド構造に対応し、曲線ＳＰＩは、第４の実施の形態に係るスパイラル構造に対応する。
　第５の実施の形態に係るインダクタンス素子の交流抵抗ＡＣＲの周波数特性は、１００ｋＨｚ～１０ＭＨｚの測定範囲で、第４の実施の形態に係るスパイラル構造と略同等の特性を示す。
　交流抵抗の大部分は、高周波磁束がコアに侵入することで発生する渦電流損に起因する。渦電流損は渦電流半径を狭くすることで低減可能である。ソレノイド構造では、コアを多層化することで渦電流半径を制御できるため、交流抵抗ＡＣＲの抑制に有利である。
　第５の実施の形態に係るインダクタンス素子においては、第４の実施の形態に係るスパイラル構造と略同等の交流抵抗ＡＣＲのままで、インダクタンス値を増加可能である。
　（モジュール）
　プリント回路基板（ＰＣＢ：Printed Circuit Board）１００上にインダクタンス素子（Ｌ１）１３０・制御用集積回路（ＩＣ：Integrated Circuit）１４０Ａ・負荷キャパシタ（Ｃ１）１５０・スナバキャパシタ（ＣＢ）１８０を配置した第４の実施の形態に係るモジュールは、模式的に図８４に示すように表される。
　一方、第５の実施の形態に係るインダクタンス素子Ｌ１と、シリコン基板１１０上に制御用ＩＣ１４０Ａ・負荷キャパシタ（Ｃ１）１５０・スナバキャパシタ（ＣＢ）１８０などを配置した第５の実施の形態に係るモジュールは、模式的に図８５に示すように表される。ここで、第５の実施の形態に係るインダクタンス素子Ｌ１は、シリコン基板１１０（Ｓｉ）に形成され、ソレノイド構造を備える。
　ＰＣＢ１００上にインダクタンス素子（Ｌ１）１３０・ＤＣ／ＤＣコンバータＩＣ１４０Ｂ・負荷キャパシタ（Ｃ１）１５０・スナバキャパシタ（ＣＢ）１８０を配置した第４の実施の形態に係るモジュールは、模式的に図８６示すように表される。
　一方、シリコン基板に形成した第５の実施の形態に係るインダクタンス素子Ｌ１と、シリコン基板１１０上にＤＣ／ＤＣコンバータＩＣ１４０Ｂ・負荷キャパシタ（Ｃ１）１５０・スナバキャパシタ（ＣＢ）１８０を配置した第５の実施の形態に係るモジュールの模式的側面図（構成例１）は、図８７に示すように表される。
　第５の実施の形態に係るインダクタンス素子Ｌ１は、シリコン基板１１０（Ｓｉ）に形成され、ソレノイド構造を備える。また、図８７に示すように、第５の実施の形態に係るインダクタンス素子Ｌ１は基板厚さＴ１を有するシリコン基板１１０内に形成され、ＤＣ／ＤＣコンバータＩＣ１４０Ｂ・負荷キャパシタ（Ｃ１）１５０・スナバキャパシタ（ＣＢ）１８０は基板厚さＴ２を有する相対的に薄いシリコン基板１１０上に配置である。このため、第５の実施の形態に係るインダクタンス素子を適用したモジュールは、低背化に有利な構成を備えている。
　シリコン基板１１０に形成した第５の実施の形態に係るインダクタンス素子Ｌ１と、シリコン基板１１０上に制御用ＩＣ１４０Ａ・負荷キャパシタ（Ｃ１）１５０・スナバキャパシタ（ＣＢ）１８０を配置した第５の実施の形態に係るモジュールの模式的側面図（構成例２）は、図８８に示すように表される。図８８の構成例２は、相対的に薄いシリコン基板１１０を適用し、低背化に有利な構成を備えている。図８８の構成例２は、インダクタンス素子Ｌ１をシリコン基板１１０に内蔵したため、モジュールの低背化に加え、面積の低減化も可能である。
　また、シリコン基板１１０に形成した第５の実施の形態に係るインダクタンス素子Ｌ１と、シリコン基板１１０上に制御用ＩＣ１４０Ａ・負荷キャパシタ（Ｃ１）１５０を配置した第５の実施の形態に係るモジュールの模式的側面図（構成例３）は、図８９に示すように表される。図８９の構成例３では、スナバキャパシタ（ＣＢ）が省略されている。同様に、図８９の構成例３も、相対的に薄いシリコン基板１１０を適用し、低背化に有利な構成を備えている。図８９の構成例３は、インダクタンス素子Ｌ１をシリコン基板１１０に内蔵したため、モジュールの低背化に加え、面積の低減化も可能である。
　（ＤＣ／ＤＣコンバータと出力負荷回路）
　また、第５の実施の形態に係るインダクタンス素子を出力負荷回路に適用し、全体をシリコン基板１１０に搭載したＤＣ／ＤＣコンバータ（ＤＣＤＣ）と出力負荷回路の接続構成は、図９０に示すように表わされる。
　ＤＣ／ＤＣコンバータ（ＤＣＤＣ）の出力回路の一例は、図９０に示すように、ｐチャネルＭＯＳＦＥＴＱp１・ｎチャネルＭＯＳＦＥＴＱn１からなる相補型回路構成を備える。ｐチャネルＭＯＳＦＥＴＱp１のソースは電源ピンＰに接続され、ｎチャネルＭＯＳＦＥＴＱn１のソースは、ＧＮＤピンＮに接続される。ｐチャネルＭＯＳＦＥＴＱp１のドレインおよびｎチャネルＭＯＳＦＥＴＱn１のドレインからは、ＤＣ／ＤＣコンバータの出力が取り出される。
　ＤＣ／ＤＣコンバータの出力は、外部リードピンＰ１に接続され、さらに外部リードピンＰ１は、パワー用配線ＬＸ１を介して、インダクタンスＬ１の一方の電極に接続される。さらに、インダクタンスＬ１の他方の電極は、接地電位との間に負荷キャパシタＣ１が接続されると共に、負荷キャパシタＣ１の両端からは出力電圧Ｖout１が取り出される。
　また、図９０に示すように、ＤＣ／ＤＣコンバータの電源ピンＰとＧＮＤピンＮ間には、スナバキャパシタＣＢ１が接続される。また、図９０に示すように、外部リードピンＰ１に接続されるパワー用配線ＬＸ１には、寄生的な配線インダクタンスＬp１・配線抵抗Ｒp１が存在する。したがって、ＤＣ／ＤＣコンバータの外部リードピンＰ１に接続される出力負荷回路は、図９０に示すように、配線インダクタンスＬp１・配線抵抗Ｒp１・インダクタンスＬ１・負荷キャパシタＣ１によって構成される。
　第５の実施の形態に係るインダクタンス素子は、出力負荷回路を構成するインダクタンスＬ１に適用可能であり、シリコン基板１１０に形成される。
　また、ＤＣ／ＤＣコンバータ（ＤＣＤＣ）は、図９０に示すように、シリコン基板１１０上に搭載可能である。
　負荷キャパシタＣ１・スナバキャパシタＣＢ１も、図９０に示すように、シリコン基板１１０上に搭載可能である。
　本第５の実施の形態によれば、磁気抵抗、渦電流損、交流抵抗が低減され、インダクタンスが高く、高周波特性に優れたインダクタンス素子およびその製造方法、および上記のインダクタンス素子を適用したモジュールを提供することができる。
　[第６の実施の形態]
　(電極内蔵基板の構成)
　第６の実施の形態に係る電極内蔵基板の模式的平面パターン構成図であって、梁部が平面視において互いに平行なストライプパターンを備える例は、図９１（ａ）に示すように表され、梁部が平面視において互いに所定の角度θで交差するストライプパターンを備える例は、図９１（ｂ）に示すように表される。
　また、図９１（ａ）の４０Ａ－４０Ａ線に沿う模式的断面構造は、図９２（ａ）に示すように表され、図９１（ａ）の４１Ａ－４１Ａ線に沿う模式的断面構造は、図９２（ｂ）に示すように表される。
　第６の実施の形態に係る電極内蔵基板１は、図９１～図９２に示すように、基板２１２と、基板２１２の内部に形成された溝部２２５1・２２５2・２２５3と、基板２１２の表面に対向する裏面に配置された梁部２２８1・２２８2・２２８3と、溝部２２５1・２２５2・２２５3に埋め込まれた配線層２２６1・２２６2・２２６3とを備える。ここで、基板２１２の内部に形成された溝部２２５1・２２５2・２２５3には、銅（Ｃｕ）などの金属を埋め込むことによって、配線層２２６1・２２６2・２２６3が形成される。
　また、梁部２２８1・２２８2・２２８3は、図９１（ａ）に示すように、平面視において配線層２２６1・２２６2・２２６3と直交し、互いに平行なストライプパターンを備えている。
　また、梁部２２８1・２２８2は、図９１（ｂ）に示すように、平面視において互いに所定の角度θで交差するストライプパターンを備えていても良い。
　また、図９２（ａ）に示すように、梁部２２８1・２２８2・２２８3の厚さＴＢは、溝部の深さＴＤよりも薄く形成されている。また、梁部２２８1・２２８2・２２８3は、図９１～図９２に示すように、それぞれ幅Ｗ１・Ｗ２・Ｗ３を備えている。
　また、溝部２２５1・２２５2・２２５3、梁部２２８1・２２８2・２２８3または配線層２２６1・２２６2・２２６3は、平面視において、矩形、円形、楕円形、八角形、三角形、若しくは多角形のいずれかのパターンを有していても良い。
　また、例えば、溝部および配線層が、平面視において平行かつ互いに９０°で交差するストライプパターンを備えている場合には、後述する図１１０に示すようなインダクタンス素子用の電極内蔵基板を形成することができる。
　また、第６の実施の形態に係る電極内蔵基板１において、基板２１２は、シリコン基板もしくはガラス基板を備えていても良い。
　また、第６の実施の形態に係る電極内蔵基板１であって、シリコンウェハ２２２に形成された相対的に長いラインアンドスペース（Ｌ&Ｓ:Line and Space）を有する電極内蔵基板１の模式的平面パターン構成は、図９３に示すように表され、図９３の４２Ａ－４２Ａ線に沿う模式的断面構造は、図９４（ａ）に示すように表され、図９３の４３Ａ－４３Ａ線に沿う模式的断面構造は、図９４（ｂ）に示すように表される。
　第６の実施の形態に係る電極内蔵基板１は、図９３～図９４に示すように、シリコンウェハ２２２と、シリコンウェハ２２２の内部に形成された溝部２２５1・２２５2・２２５3・…・２２５nと、シリコンウェハ２２２の表面に対向する裏面に配置された梁部２２８1・２２８2と、溝部２２５1・２２５2・２２５3・…・２２５nに埋め込まれた配線層２２６1・２２６2・２２６3・…・２２６nとを備える。ここで、シリコンウェハ２２２の内部に形成された溝部２２５1・２２５2・２２５3・…・２２５nには、銅（Ｃｕ）などの金属を埋め込むことによって、配線層２２６1・２２６2・２２６3・…・２２６nが形成される。
　また、梁部２２８1・２２８2は、図９３に示すように、平面視において平行なストライプパターンを備えている。
　また、図９４（ａ）に示すように、梁部２２８1の厚さＴＢは、溝部の深さＴＤよりも薄く形成されている。
　第４の実施の形態に係る電極内蔵基板１Ｂであって、シリコンウェハ２２２に形成された相対的に長いラインアンドスペース（Ｌ&Ｓ:Line and Space）を有する電極内蔵基板１Ｂの模式的平面パターン構成は、図９５（ａ）に示すように表される。
　比較例５に係る電極内蔵基板１Ｂは、シリコンウェハ２２２と、シリコンウェハ２２２の内部に形成された貫通孔に埋め込まれた配線層２２６1・２２６2・２２６3・…・２２６nを備えるが、梁部構造を備えていないため、図９５（ａ）の破線ＳＴ部分に示すように、配線層２２６1・２２６2・２２６3・…・２２６nのライン同士が接触するスティッキングが起きやすい。
　一方、第６の実施の形態に係る電極内蔵基板１であって、シリコンウェハ２２２に形成された相対的に長いラインアンドスペースを有する電極内蔵基板１の模式的平面パターン構成は、図９５（ｂ）に示すように表される。
　第６の実施の形態に係る電極内蔵基板１は、シリコンウェハ２２２と、シリコンウェハ２２２の内部に形成された貫通孔に埋め込まれた配線層２２６1・２２６2・２２６3・…・２２６nと、平面視において互いに所定の角度θで交差するストライプパターンを備える梁部２２８1・２２８2とを備えるため、図９５（ｂ）に示すように、配線層２２６1・２２６2・２２６3・…・２２６nのライン同士が接触するスティッキングの発生を抑制可能である。
　また、比較例５に係る電極内蔵基板１Ｂであって、シリコン基板２１２に形成されたスパイラル形状のインダクタンス素子を有する電極内蔵基板１Ｂの模式的平面パターン構成は、図９６に示すように表される。
　比較例５に係る電極内蔵基板１Ｂは、図９６に示すように、貫通孔に埋め込まれた配線層２２６がコイル状に形成されるため、貫通孔の溝部を形成した状態では、シリコン基板２１２を支えるのは、図９６中の破線で示された丸印のＡ部分のみであるため、製造信頼性が低下し易い。
　第６の実施の形態に係る電極内蔵基板は、例えば、シリコン基板に溝部を形成し、銅を溝部に埋め込むことによって形成可能であるため、シリコン基板内部にスパイラルコイルの構造を容易に実現可能である。
　第６の実施の形態に係る電極内蔵基板は、後述するように、 ＬＳＩの積層化モジュール、インターポーザ、インダクタンス素子、シールド基板などに適用可能である。
　第６の実施の形態に係る電極内蔵基板は、基板の２段階エッチングにより電極内蔵基板構造を形成可能である。また、裏面に例えば、格子状の梁部構造を備えるため、電極配線層のラインアンドスペース（Ｌ&Ｓ:Line and Space）を長くしてもライン同士が接触するスティッキングが起きにくい。
　また、第６の実施の形態に係る電極内蔵基板は、梁部以外の部分は貫通構造を有するため、銅などの金属めっきを充填し易い。
　第６の実施の形態においては、構造が簡単でライン同士が接触するスティッキングが起きにくく、信頼性の向上可能な電極内蔵基板を提供することができる。
　（電極内蔵基板の製造方法）
　第６の実施の形態に係る電極内蔵基板１であって、模式的表面パターン構成は、図９７（ａ）に示すように表され、図９７（ａ）の４４Ａ－４４Ａ線に沿う模式的断面構造は、図９７（ｂ）に示すように表され、図９７（ａ）の４５Ａ－４５Ａ線に沿う模式的断面構造図は、図９７（ｃ）に示すように表され、図９７（ａ）に対応する模式的裏面パターン構成は、図９７（ｄ）に示すように表される。図９７（ｂ）は、図９７（ｄ）の４４Ａ－４４Ａ線に沿う模式的断面構造にも対応している。図９７（ｃ）は、図９７（ｄ）の４５Ａ－４５Ａ線に沿う模式的断面構造にも対応している。
　第６の実施の形態に係る電極内蔵基板１は、図９７（ａ）～図９７（ｄ）に示すように、基板２１２と、基板２１２の内部に形成された溝部２２５1・２２５2・２２５3・２２５4・２２５5と、基板２１２の表面に対向する裏面に配置された梁部２２８1・２２８2・２２８3と、溝部２２５1・２２５2・２２５3・２２５4・２２５5に埋め込まれた配線層２２６1・２２６2・２２６3・２２６4・２２６5とを備える。ここで、基板２１２の内部に形成された溝部２２５1・２２５2・２２５3・２２５4・２２５5には、銅（Ｃｕ）などの金属を埋め込むことによって、配線層２２６1・２２６2・２２６3・２２６4・２２６5が形成される。
　また、梁部２２８1・２２８2・２２８3は、図９７（ａ）・図９７（ｄ）に示すように、平面視において配線層２２６1・２２６2・２２６3・２２６4・２２６5と直交し、かつ互いに平行なストライプパターンを備えている。なお、梁部は、図示は省略するが、図９１（ｂ）と同様に、平面視において互いに所定の角度θで交差するストライプパターンを備えていても良い。
　また、図９７（ｂ）に示すように、梁部２２８1・２２８2・２２８3の厚さＴＢは、溝部の深さＴＤよりも薄く形成されている。また、基板２１２の厚さＴは、ＴＢ＋ＴＤに等しい。
　また、図９７（ｄ）に示すように、配線層２２６1・２２６2・２２６3・２２６4・２２６5のライン幅はＹに等しく、スペース幅は、Ｘに等しい。
　図９８～図１０６を参照して、図９７に示された第６の実施の形態に係る電極内蔵基板の製造方法を説明する。
　第６の実施の形態に係る電極内蔵基板の製造方法は、基板２１２の内部に溝部２２５1・２２５2・２２５3・２２５4・２２５5を形成する工程と、基板２１２の表面に対向する裏面に梁部２２８1・２２８2・２２８3を形成する工程と、溝部２２５1・２２５2・２２５3・２２５4・２２５5に配線層２２６1・２２６2・２２６3・２２６4・２２６5を埋め込み形成する工程とを有する。
　第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、プロセス開始時における模式的表面パターン構成は、図９８（ａ）に示すように表され、図９８（ａ）の４６Ａ－４６Ａ線に沿う模式的断面構造は、図９８（ｂ）に示すように表され、図９８（ａ）に対応する模式的裏面パターン構成は、図９８（ｃ）に示すように表される。図９８（ｂ）は、図９８（ｃ）の４６Ａ－４６Ａ線に沿う模式的断面構造にも対応している。
　第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、上面のフォトリソグラフィー工程における模式的表面パターン構成は、図９９（ａ）に示すように表され、図９９（ａ）の４７Ａ－４７Ａ線に沿う模式的断面構造は、図９９（ｂ）に示すように表され、図９９（ａ）に対応する模式的裏面パターン構成は、図９９（ｃ）に示すように表される。図９９（ｂ）は、図９９（ｃ）の４７Ａ－４７Ａ線に沿う模式的断面構造にも対応している。
　第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、上面のエッチング工程における模式的表面パターン構成は、図１００（ａ）に示すように表され、図１００（ａ）の４８Ａ－４８Ａ線に沿う模式的断面構造は、図１００（ｂ）に示すように表され、図１００（ａ）に対応する模式的裏面パターン構成は、図１００（ｃ）に示すように表される。図１００（ｂ）は、図１００（ｃ）の４８Ａ－４８Ａ線に沿う模式的断面構造にも対応している。
　第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、上面のレジスト剥離工程における模式的表面パターン構成は、図１０１（ａ）に示すように表され、図１０１（ａ）の４９Ａ－４９Ａ線に沿う模式的断面構造は、図１０１（ｂ）に示すように表され、図１０１（ａ）に対応する模式的裏面パターン構成は、図１０１（ｃ）に示すように表される。図１０１（ｂ）は、図１０１（ｃ）の４９Ａ－４９Ａ線に沿う模式的断面構造にも対応している。
　（溝部の形成工程）
（Ａ１）まず、図９８（ａ）～図９８（ｃ）に示すように、基板２１２を準備する。基板２１２は、シリコン基板もしくはガラス基板を備えていても良い。
（Ａ２）次に、図９９（ａ）～図９９（ｃ）に示すように、シリコン基板２１２の表面において、レジスト２１４を塗布し、フォトリソグラフィー工程によって、パターニングする。
（Ａ３）次に、図１００（ａ）～図１００（ｃ）に示すように、シリコン基板２１２の表面においてエッチングを実施し、溝部２２５1・２２５2・２２５3・２２５4・２２５5を形成する。
（Ａ４）次に、図１０１（ａ）～図１０１（ｃ）に示すように、基板２１２の表面のレジスト２１４を剥離する。ここで、図１００（ｂ）・図１０１（ｂ）に示すように、溝部２２５1・２２５2・２２５3・２２５4・２２５5の幅はＹで表され、溝部２２５1・２２５2・２２５3・２２５4・２２５5間の幅はＸで表される。また、溝部２２５1・２２５2・２２５3・２２５4・２２５5の深さは、ＴＤで表される。また、薄層化された梁部となる基板２１２の厚さはＴＢで表される。厚さＴＢは、溝部の深さＴＤよりも薄く形成されている。
　ここで、基板２１２としてガラス基板などの絶縁基板を適用する場合には、上記の工程のままで良いが、基板２１２としてシリコン基板を適用する場合には、溝部２２５1・２２５2・２２５3・２２５4・２２５5を形成した後、熱酸化や化学的気相堆積（ＣＶＤ:Chemical Vapor Deposition）法により絶縁層を形成する必要がある。
　（梁部の形成工程）
　第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、下面のフォトリソグラフィー工程における模式的表面パターン構成は、図１０２（ａ）に示すように表され、図１０２（ａ）の５０Ａ－５０Ａ線に沿う模式的断面構造は、図１０２（ｂ）に示すように表され、図１０２（ａ）の５１Ａ－５１Ａ線に沿う模式的断面構造は、図１０２（ｃ）に示すように表され、図１０２（ａ）に対応する模式的裏面パターン構成は、図１０２（ｄ）に示すように表される。図１０２（ｂ）は、図１０２（ｄ）の５０Ａ－５０Ａ線に沿う模式的断面構造にも対応している。図１０２（ｃ）は、図１０２（ｄ）の５１Ａ－５１Ａ線に沿う模式的断面構造にも対応している。
　第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、下面のエッチング工程における模式的表面パターン構成は、図１０３（ａ）に示すように表され、図１０３（ａ）の５２Ａ－５２Ａ線に沿う模式的断面構造は、図１０３（ｂ）に示すように表され、図１０３（ａ）の５３Ａ－５３線に沿う模式的断面構造は、図１０３（ｃ）に示すように表され、図、図１０３（ａ）に対応する模式的裏面パターン構成は、図１０３（ｄ）に示すように表される。図１０３（ｂ）は、図１０３（ｄ）の５２Ａ－５２Ａ線に沿う模式的断面構造にも対応している。図１０３（ｃ）は、図１０３（ｄ）の５３Ａ－５３線に沿う模式的断面構造にも対応している。
　第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、下面のレジスト除去工程における模式的表面パターン構成は、図１０４（ａ）に示すように表され、図１０４（ａ）の５４Ａ－５４Ａ線に沿う模式的断面構造は、図１０４（ｂ）に示すように表され、図１０４（ａ）の５５Ａ－５５Ａ線に沿う模式的断面構造は、図１０４（ｃ）に示すように表され、図１０４（ａ）に対応する模式的裏面パターン構成は、図１０４（ｄ）に示すように表される。図１０４（ｂ）は、図１０４（ｄ）の５４Ａ－５４Ａ線に沿う模式的断面構造にも対応している。図１０４（ｃ）は、図１０４（ｄ）の５５Ａ－５５Ａ線に沿う模式的断面構造にも対応している。
（Ｂ１）次に、図１０２（ａ）～図１０２（ｄ）に示すように、基板２１２の裏面において、レジスト２１６を塗布し、フォトリソグラフィー工程によって、パターニングする。ここで、図１０２（ｃ）に示すように、上部のレジスト２１４の開口幅（図１０２（ｃ）のＹ1に対応）に比べて、下部のレジスト２１６の開口幅Ｙ2は、相対的に狭く設定することが望ましい。例えば、開口幅Ｙ1・Ｙ2は、５０μｍ・３０μｍとしている。アライメントずれに伴う段差の発生を抑制するためである。
（Ｂ２）次に、図１０３（ａ）～図１０３（ｄ）に示すように、基板２１２の裏面においてエッチングを実施し、貫通溝部２２７1・２２７2・２２７3・２２７4・２２７5を形成して、梁部２２８1・２２８2・２２８3を形成する。下部のレジスト２１６の開口幅Ｙ2を相対的に狭く設定することによって、基板２１２には、図１０３（ｃ）に示すような段差構造が形成されている。以下の工程において、同様の構造が保持される。
（Ｂ３）次に、図１０４（ａ）～図１０４（ｄ）に示すように、基板２１２の裏面のレジスト２１６を除去する。ここで、図１０４（ｂ）・図１０４（ｃ）に示すように、溝部２２５1・２２５2・２２５3・２２５4・２２５5の幅はＹで表され、溝部２２５1・２２５2・２２５3・２２５4・２２５5間の幅はＸで表される。また、溝部２２５1・２２５2・２２５3・２２５4・２２５5の深さは、ＴＤで表される。また、梁部２２８1・２２８2・２２８3となるシリコン基板２１２部分の厚さはＴＢで表される。厚さＴＢは、溝部の深さＴＤよりも薄く形成されている。なお、シリコン基板の場合、さらに、熱酸化工程を実施することによって、基板全体に絶縁層を形成することができる。
　（配線層の埋め込み形成工程）
　第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、金属（Ｃｕ）メッキ埋め込み工程における模式的表面パターン構成は、図１０５（ａ）に示すように表され、図１０５（ａ）の５６Ａ－５６Ａ線に沿う模式的断面構造は、図１０５（ｂ）に示すように表され、図１０５（ａ）の５７Ａ－５７Ａ線に沿う模式的断面構造は、図１０５（ｃ）に示すように表され、図１０５（ａ）に対応する模式的裏面パターン構成は、図１０５（ｄ）に示すように表される。図１０５（ｂ）は、図１０５（ｄ）の５６Ａ－５６Ａ線に沿う模式的断面構造にも対応している。図１０５（ｃ）は、図１０５（ｄ）の５７Ａ－５７Ａ線に沿う模式的断面構造にも対応している。
　第６の実施の形態に係る電極内蔵基板の製造方法の一工程であって、上面および下面の金属（Ｃｕ）メッキ研磨工程における模式的表面パターン構成は、図１０６（ａ）に示すように表され、図１０６（ａ）の５８Ａ－５８Ａ線に沿う模式的断面構造は、図１０６（ｂ）に示すように表され、図１０６（ａ）の５９Ａ－５９Ａ線に沿う模式的断面構造は、図１０６（ｃ）に示すように表され、図１０６（ａ）に対応する模式的裏面パターン構成は、図１０６（ｄ）に示すように表される。図１０６（ｂ）は、図１０６（ｄ）の５８Ａ－５８Ａ線に沿う模式的断面構造にも対応している。図１０６（ｃ）は、図１０６（ｄ）の５９Ａ－５９Ａ線に沿う模式的断面構造にも対応している。
（Ｃ１）次に、図１０５（ａ）～図１０５（ｄ）に示すように、溝部２２５1・２２５2・２２５3・２２５4・２２５5に対して基板２１２の表面側から金属メッキ層２２６Ｕを形成し、貫通溝部２２７1・２２７2・２２７3・２２７4・２２７5に対して基板２１２の表面側および裏面側から金属メッキ層２２６Ｕ・２２６Ｄを形成する。金属メッキ層２２６Ｕ・２２６Ｄは、例えばＣｕメッキ層を備えていても良い。なお、図示は省略するが、金属メッキ層２２６Ｕ・２２６Ｄを形成する工程の前工程として、いずれもメッキ層の形成のためのシード層を形成する工程を実施する。シード層の形成工程では、ＣＶＤ技術、スパッタリング技術、蒸着技術、無電解メッキ技術などを適用可能である。
　ここで、基板２１２としてガラス基板などの絶縁基板を適用する場合には、上記の工程のままで良いが、基板２１２としてシリコン基板を適用する場合には、溝部２２５1・２２５2・２２５3・２２５4・２２５5および貫通溝部２２７1・２２７2・２２７3・２２７4・２２７5を形成した後、熱酸化やＣＶＤで絶縁層を形成した後、上記の金属メッキ層２２６Ｕ・２２６Ｄの形成工程を実施する。
（Ｃ２）次に、図１０６（ａ）～図１０６（ｄ）に示すように、基板２１２の表面および裏面において金属メッキ層２２６Ｕ・２２６Ｄの研磨工程を実施して、溝部２２５1・２２５2・２２５3・２２５4・２２５5および貫通溝部２２７1・２２７2・２２７3・２２７4・２２７5内に埋め込まれた配線層２２６1・２２６2・２２６3・２２６4・２２６5を形成する。ここで、研磨工程としては、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術を適用しても良い。
　(シリコン基板方式とパーマロイ基板方式のインダクタンス素子の比較)
　第６の実施の形態に係る電極内蔵基板を適用して形成されたシリコン基板方式のインダクタンス素子の模式的断面構造は、図１０７に示すように表される。また、比較例６に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造（裏面研磨なしの構造例）は、図１０８（ａ）に示すように表され、裏面研磨有りの構造例は、図１０８（ｂ）に示すように表されえる。なお、図１０７においては、梁部構造については、図１２０などを参照して後述する。
　第６の実施の形態に係る電極内蔵基板を適用して形成されたシリコン基板方式のインダクタンス素子２３２は、図１０７に示すように、基板２１２と、基板２１２の内部に形成された溝部に埋め込まれた配線層２２６と、配線層２２６の側面に配置された絶縁層２３０Ｓ・配線層２２６の表面に配置された絶縁層２３０Ｕ・配線層２２６の裏面に配置された絶縁層２３０Ｄと、絶縁層２３０Ｕ上に配置された磁性層１０Ｕと、絶縁層２３０Ｄ下に配置された磁性層１０Ｄとを備える。破線は、インダクタンス素子２３２の動作状態における磁束が通過する経路を模式的に表している。
　シリコン基板方式では、深堀エッチングとシリコン貫通電極（ＴＳＶ：Through Silicon Via）技術により、高密度かつ大断面積のコイルを形成可能である。シリコン基板は、非磁性の基板であるため、磁気抵抗が大きくインダクタンス値はパーマロイ方式に比べて相対的に小さいが、磁気飽和は起きにくいため、大電流化に有利である。
　比較例６に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造（裏面研磨なしの構造例）は、図１０８（ａ）に示すように、パーマロイ基板１２０Ｐと、パーマロイ基板１２０Ｐの内部に形成された溝部に埋め込まれた配線層２６２と、配線層２６２の側面・底面に配置された絶縁層３２０Ｓ・配線層２６２の表面に配置された絶縁層３２０Ｕと、絶縁層３２０Ｕ上に配置された磁性層１０２Ｕとを備える。破線は、インダクタンス素子２３２の動作状態における磁束が通過する経路を模式的に表している。
　比較例６に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造（裏面研磨有りの構造例）は、図１０８（ｂ）に示すように、パーマロイ基板１２０Ｐと、パーマロイ基板１２０Ｐの内部に形成された溝部に埋め込まれた配線層２６２と、配線層２６２の側面に配置された絶縁層３２０Ｓ・配線層２６２底面に配置された絶縁層３２０Ｄ・配線層２６２の表面に配置された絶縁層３２０Ｕと、絶縁層３２０Ｕ上に配置された磁性層１０２Ｕ・絶縁層３２０Ｄ下に配置された磁性層１０２Ｄとを備える。破線は、インダクタンス素子の動作状態における磁束が通過する経路を模式的に表している。
　パーマロイ基板方式では、ウェットエッチングを適用してパーマロイを加工するため、コイルの高密度化、大断面積化には不利である。一方、パーマロイ基板は、磁性基板であるため、磁気抵抗が小さく、インダクタンス値が大きい。
　（インダクタンス素子の構成）
　第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子２３２の模式的鳥瞰構成は、図１０９（ａ）に示すように表わされ、図１０９（ａ）の６０Ａ－６０Ａ線に沿う模式的断面構造は、図１０９（ｂ）に示すように表わされる。
　第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子２３２は、図１０９に示すように、基板２１２と、基板２１２の内部に形成された溝部に埋め込まれた配線層２２６と、配線層２２６の側面に配置された絶縁層２３０Ｓ・配線層２２６の表面に配置された絶縁層２３０Ｕ・配線層２２６の裏面に配置された絶縁層２３０Ｄと、絶縁層２３０Ｕ上に配置された磁性層１０Ｕと、絶縁層２３０Ｄ下に配置された磁性層１０Ｄとを備える。
　第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子２３２において、溝部に埋め込まれた配線層２２６は、図１０９に示すように、コイル形状を備えていても良い。
　また、図１０９に示すように、基板２１２の表面に配置された上部コア（２３０Ｕ・１０Ｕ）を備えていても良い。
　また、図１０９に示すように、基板２１２の裏面に配置された下部コア（２３０Ｄ・１０Ｄ）を備えていても良い。
　また、上部コア（２３０Ｕ・１０Ｕ）および下部コア（２３０Ｄ・１０Ｄ）は、磁性層１０Ｕ・１０Ｄと絶縁層２３０Ｕ・２３０Ｄの多層構造を備えていても良い。
　さらに、図１０９に示すように、上部コア（２３０Ｕ・１０Ｕ）および下部コア（２３０Ｄ・１０Ｄ）を複数に分割するスリットＳＬを備えていても良い。このスリット構造により、渦電流損を低減可能である。磁性層１０Ｕ・１０Ｄは、パーマロイ、フェライトなどの強磁性体を備えていても良い。
　また、絶縁層２３０Ｕ・２３０Ｄは、強磁性体、常磁性体、もしくは反磁性体のいずれかを備えていても良い。また、磁性層１０Ｕ・１０Ｄの厚さおよびスリットＳＬによる磁性層１０Ｕ・１０Ｄの分割により、磁性層１０Ｕ・１０Ｄ内の渦電流半径を制御可能である。
　（インダクタンス素子の製造方法：上部コア・下部コアの形成工程）
　また、第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子の製造方法は、上記の第６の実施の形態に係る電極内蔵基板１の製造工程に加えて、図１０７・図１０９（ｂ）に示すように、基板２１２の表面に上部コア（２３０Ｕ・１０Ｕ）を形成する工程と、基板２１２の表面に対向する裏面に下部コア（２３０Ｄ・１０Ｄ）を形成する工程とを有していても良い。
（Ｄ１）上記の第６の実施の形態に係る電極内蔵基板１の製造工程を実施して形成された電極内蔵基板１に対して、図１０７・図１０９（ｂ）に示すように、基板２１２の表面および裏面に絶縁層２３０Ｕ・２３０Ｄを形成する。
（Ｄ２）次に、図１０７・図１０９（ｂ）に示すように、絶縁層２３０Ｕ上に磁性層１０Ｕを形成して、上部コア（２３０Ｕ・１０Ｕ）を形成する。
（Ｄ３）次に、図１０７・図１０９（ｂ）に示すように、絶縁層２３０Ｄ下に磁性層１０Ｄを形成して、下部コア（２３０Ｄ・１０Ｄ）を形成する。
　上部コア（２３０Ｕ・１０Ｕ）および下部コア（２３０Ｄ・１０Ｄ）の形成においては、磁性層と絶縁層の多層構造を形成しても良い。ここで、磁性層は、メッキ形成技術、スパッタリング技術、真空蒸着技術などで形成可能である。
　第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子２３２であって、配線層部分の模式的鳥瞰構成は、図１１０（ａ）に示すように表わされ、図１１０（ａ）の表面構成は、図１１０（ｂ）に示すように表わされ、図１１０（ａ）の裏面構成は、図１１０（ｃ）に示すように表わされる。
　さらに、図１１０（ａ）の中央部分の６１Ａ－６１Ａ線に沿う断面鳥瞰構成は、図１１１（ａ）に示すように表わされ、図１１１（ａ）の矢印Ｂ１方向から見た断面構成は、２１（ｂ）に示すように表わされ、図１１１（ｂ）のＣ１部分の拡大図は、図１１１（ｃ）に示すように表わされる。
　また、図１１０（ａ）の６２Ａ－６２Ａ線に沿う断面鳥瞰構成は、図１１２（ａ）に示すように表され、図１１２（ａ）の矢印Ｂ２方向から見た断面構成は、図１１２（ｂ）に示すように表され、図１１２（ｂ）のＣ２部分の拡大図は、図１１２（ｃ）に示すように表わされる。
　さらに、図１１０（ａ）のシリコン基板のみの表面側模式的鳥瞰構成は、図１１３（ａ）に示すように表され、図１１３（ａ）の裏面側模式的鳥瞰構成は、図１１３（ｂ）に示すように表わされる。
　第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子２３２は、シリコン基板２１２に２段エッチングとＣｕメッキ技術を実施して形成される。図１１０（ａ）・図１１３（ａ）に示すように、シリコン基板２１２のサイズは、ＬＸ・ＬＹで表される。具体的な数値例としては、ＬＸ・ＬＹは、共に約４．２ｍｍである。
　また、第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子２３２は図１１０（ｃ）・図１１３（ｂ）に示すように、シリコン基板２１２の裏面に格子構造の梁部２２８を備える。ここで、梁部２２８の格子の十字部分の幅はΔＢ、格子の枠部分の幅はΔＥＸ・ΔＥＹで表される。具体的な数値例としては、ΔＢ・ΔＥＸ・ΔＥＹは、いずれも約１００μｍである。
　また、図１１１（ｃ）に示すように、配線層２２６パターンのラインアンドスペースはＹおよびＸで表され、配線層２２６の深さはＴＤで表され、梁部２２８の厚さはＴＢで表される。具体的な数値例としては、配線層２２６の線幅Ｙは約５０μｍ、間隔Ｘは約１５μｍ、配線層２２６の深さＴＤは約３００μｍ、梁部２２８の厚さＴＢは約５０μｍである。
　また、図１１２（ｃ）に示すように、基板２１２の中央部の梁部２２８の幅はＷＢで表される。このＷＢは、図１１０（ｃ）・図１１３（ｂ）におけるΔＢに等しく、約１００μｍである。
　第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子２３２においては、シリコン基板内蔵のインダクタンス素子が形成されるため、電極内蔵基板上にＩＣやコンデンサを配置したＤＣ／ＤＣコンバータなどに適用可能である。また、電極内蔵基板の上下に磁性層１０Ｕ・１０Ｄを形成することでＩＣやコンデンサに与えるノイズの影響を低減可能である。
　（梁部構造）
　第６の実施の形態に係る電極内蔵基板に適用可能な梁部２２８の構造の模式的平面図であって、十字型構成例は、図１１４（ａ）に示すように表され、格子型構成例は、図１１４（ｂ）に示すように表され、対角方向クロス型構成例は、図１１４（ｃ）に示すように表され、円形・十字複合型構成例は、図１１４（ｄ）に示すように表される。
　第６の実施の形態に係る電極内蔵基板に適用可能な梁部２２８の構造は、図１１４に示すように、平面視において、十字型、格子型、対角方向クロス型、円形・十字複合型のいずれかのパターンを有していても良い。さらに、矩形、円形、楕円形、八角形、三角形、若しくは多角形などのいずれかのパターンを有していても良い。
　また、第６の実施の形態に係る電極内蔵基板において、溝部または配線層も梁部の形状と動揺に、十字型、格子型、対角方向クロス型、円形・十字複合型、矩形、円形、楕円形、八角形、三角形、若しくは多角形などのいずれかのパターンを有していても良い。
　（インダクタンスの周波数特性）
　第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子のインダクタンスＬの周波数特性のシミュレーション結果は、図１１５に示すように表される。
　また、第６の実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子の交流抵抗ＡＣＲの周波数特性のシミュレーション結果は、図１１６に示すように表される。
　図１１５・図１１６において、●プロットで表される「空芯」の曲線は、電極内蔵基板の上下に絶縁層２３０Ｕ・２３０Ｄを備える構造に対応し、▲プロットで表される「磁性層」の曲線は、絶縁層２３０Ｕ・２３０Ｄの上下に磁性層１０Ｕ・１０Ｄを備える構造に対応し、■プロットで表される「磁性層＆スリット」の曲線は、磁性層１０Ｕ・１０ＤにさらにスリットＳＬを形成した構造に対応している。
　第６の実施の形態に係るインダクタンス素子のインダクタンスＬの周波数特性は、１００ｋＨｚ～１０ＭＨｚの測定範囲で、略一定値を示す。磁性層１０Ｕ・１０Ｄを形成することによって、インダクタンスＬを増大可能である。
　第６の実施の形態に係るインダクタンス素子の交流抵抗ＡＣＲの周波数特性は、１００ｋＨｚ～１０ＭＨｚの測定範囲で、相対的に低い交流抵抗ＡＣＲの値を示している。特に、スリットＳＬを形成することによって、磁性層１０Ｕ・１０Ｄのみの場合に比べて、相対的に低い交流抵抗ＡＣＲが得られる。
　（モジュール）
　―比較例７―
　比較例７に係るＤＣ／ＤＣコンバータモジュールの実装構成例は、図１１７に示すように表される。比較例７に係るＤＣ／ＤＣコンバータモジュールにおいては、プリント回路基板２３８上にインダクタンス素子２３４、ＩＣ２３６、コンデンサ３４０1・３４０2を搭載するため、実装面積の低減は困難である。
　―構成例１―
　第６の実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例１の集積回路ブロック構成は、図１１８に示すように表わされる。図１１８において、端子Ａ１：ＶＩＮは、電圧ＥのＤＣ／ＤＣコンバータ入力電圧ＶＩＮが入力される電源端子、端子Ａ２：ＥＮは、イネーブル端子、端子Ａ３：ＧＮＤは、接地端子を表す。また、端子Ｂ１：ＬＸは、インダクタ接続端子、端子Ｂ２：ＦＢは、出力電圧フィードバック入力端子、端子Ｂ３：ＭＯＤＥは、ＤＥ／ＰＦＭ－ＰＷＭモード切り替え用端子を表す。電圧Ｅには、並列に入力コンデンサＣｉが接続される。また、端子Ｂ１：ＬＸにはリアクトルＬを介して出力コンデンサＣｏが接続され、出力コンデンサＣｏの両端からＤＣ／ＤＣコンバータ出力電圧ＶＯＵＴを得ることができる。
　また、図１１８に対応したＤＣ／ＤＣコンバータモジュール３の構成例１の模式的平面パターン構成の積層化合成図は、図１１９に示すように表され、図１１９の６３Ａ－６３Ａ線に沿う模式的断面構造は、図１２０に示すように表される。
　第６の実施の形態に係るＤＣ／ＤＣコンバータモジュール３は、図１２０に示すように、基板２１２と、基板２１２の内部に形成された溝部に埋め込まれた配線層２２６と、配線層２２６の表面に配置された絶縁層２３０Ｕ1／磁性層１０Ｕ／絶縁層２３０Ｕ2と、配線層２２６の裏面に配置された絶縁層２３０Ｄ1／磁性層１０Ｄ／絶縁層２３０Ｄ2と、絶縁層２３０Ｕ2上に上面配線層２４４・半田層２４５を介して配置されたＩＣ２３６・コンデンサ３４０と、絶縁層２３０Ｄ2の下面に配置された下面配線層２４６・半田層２４７とを備える。ここで、配線層２２６の側面に配置された絶縁層２３０Ｓ、磁性層１０Ｕ・１０Ｄに形成されたスリットＳＬおよび基板２１２に形成された梁部２２８は、図示を省略している。
　第６の実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例１においては、図１１９・１２０に示すように、ＩＣ２３６、コンデンサ３４０を搭載することができる。このため、積層技術により、実装面積を低減可能である。
　図１１９・１２０に対応する第６の実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例１の鳥瞰構成は、図１２１に示すように表される。
　図１２１に示すように、電極内蔵基板を適用して形成されたインダクタンス素子２３２上にＩＣ２３６、コンデンサ３４０を搭載することができる。このため、積層技術により、実装面積を比較例７に比べて低減可能である。
　図１１９～図１２１の下面配線層２４６の模式的平面構成は、図１２２に示すように表される。下面配線層２４６には、端子Ａ１用のＶＩＮ電極パターン、端子Ａ２用のＥＮ電極パターン、端子Ａ３用のＧＮＤ電極パターン、端子Ｂ１用のＶＯＵＴ電極パターン、端子Ｂ３用のＭＯＤＥ電極パターンなどが配置されている。
　図１１９～図１２１のインダクタ層の模式的平面構成は、図１２３に示すように表される。図１２３に示すように、基板２１２内部に形成された溝部に埋め込まれた配線層２２６がコイル状に配置されている。図１２３の中央部には、配線層２２６の電極取出し用の貫通電極２２６Ｔが形成されている。ここで、貫通電極２２６Ｔは、上面配線層２４４・下面配線層２４６を接続している。
　図１１９～図１２１の上面配線層２４４の模式的平面構成は、図１２４に示すように表される。図１２４に示すように、電圧ＥのＤＣ／ＤＣコンバータ入力電圧ＶＩＮが入力される電源端子Ａ１：ＶＩＮの電極パターン、イネーブル端子Ａ２：ＥＮの電極パターン、接地端子Ａ３：ＧＮＤの電極パターン、インダクタ接続端子Ｂ１：ＬＸの電極パターン、出力電圧フィードバック入力端子Ｂ２：ＦＢの電極パターン、ＤＥ／ＰＦＭ－ＰＷＭモード切り替え用端子Ｂ３：ＭＯＤＥの電極パターンなどが配置されている。
　図１１９～図１２１のＩＣ・コンデンサ層の模式的平面構成は、図１２５に示すように表される。図１２５に示すように、ＩＣ２３６・入力コンデンサＣｉ・出力コンデンサＣｏが配置されている。
　―構成例２―
　第６の実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例２の模式的断面構造は、図１２６に示すように表される。
　第６の実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例２は、図１２６に示すように、基板２１２と、基板２１２の内部に形成された溝部に埋め込まれた配線層２２６と、配線層２２６の表面に配置された絶縁層２３０Ｕ1／磁性層１０Ｕ／絶縁層２３０Ｕ2と、配線層２２６の裏面に配置された絶縁層２３０Ｄ1／磁性層１０Ｄ／絶縁層２３０Ｄ2と、絶縁層２３０Ｕ2上に上面配線層２４４・半田層２４５を介して配置されたＩＣ２３６・コンデンサ３４０と、絶縁層２３０Ｄ2の下面に配置された下面配線層２４６・半田層２４７とを備える。ここで、配線層２２６の側面に配置された絶縁層２３０Ｓ、磁性層１０Ｕ・１０Ｄに形成されたスリットＳＬおよび基板２１２に形成された梁部２２８は、図示を省略している。
　第６の実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例２においては、図１２６に示すように、基板２１２を船形に加工した構造を備える。基板２１２を船形に加工した底部に構成例１と同様に、ＩＣ２３６、コンデンサ３４０を搭載することができる。このため、積層技術により、実装面積を低減し、かつ低背化可能である。
　第６の実施の形態に係るＤＣ／ＤＣコンバータモジュール３は、積層構造により面積を低減可能である。また、ＩＣ内蔵基板やフェライト基板などを用いないため安価に形成可能である。
　第６の実施の形態に係るＤＣ／ＤＣコンバータモジュール３は、上記の電極内蔵基板の製造方法において説明したように、シリコン基板の深堀エッチングと銅めっき技術を利用して形成可能である。
　（シールド基板）
　第６の実施の形態に係る電極内蔵基板を適用して形成されたシールド基板２０２の模式的鳥瞰構成は、図１２７に示すように表される。また、図１２７の上面図は、図１２８（ａ）に示すように表され、図１２８（ａ）の６４Ａ－６４Ａ線に沿う模式的断面構造は、図１２８（ｂ）に示すように表され、図１２８（ａ）の６５Ａ－６５Ａ線に沿う模式的断面構造は、図１２８（ｃ）に示すように表される。
　第６の実施の形態に係る電極内蔵基板を適用して形成されたシールド基板２０２は、図１２７・図１２８（ａ）～図１２８（ｃ）に示すように、基板２１２と、基板２１２の内部に形成され、平面視において矩形形状のストライプパターンを有する溝部に埋め込まれた配線層２２６Ｃと、基板２１２の表面に対向する裏面に配置された梁部２２８と、基板２１２の表面に対向する裏面に配置された裏面電極２２６Ｂとを備える。ここで、基板２１２の内部に形成された溝部に、銅（Ｃｕ）などの金属を埋め込むことによって、配線層２２６Ｃが形成される。
　また、梁部２２８は、図１２８（ａ）～図１２８（ｃ）平面視において十字型のパターンを備えている。
　なお、上記の構成では、平面視において矩形状のパターンを有する溝部に埋め込まれた配線層２２６Ｃの構造を示したが、これに限定されるものではなく、円形、楕円形、八角形、三角形、若しくは多角形などのいずれかのパターンを有していても良い。シールド効果を発揮できる形状であれば良く、閉回路を形成していればいかなる形状パターンを備えていても良い。
　梁部２２８の構造は、図１１４と同様に、平面視において、十字型、格子型、対角方向クロス型、円形・十字複合型のいずれかのパターンを有していても良い。さらに、矩形、円形、楕円形、八角形、三角形、若しくは多角形などのいずれかのパターンを有していても良い。
　基板２１２の内、平面視において矩形状のストライプパターンを有する溝部に埋め込まれた配線層２２６Ｃに囲まれた基板２１２Ｉは、配線層２２６Ｃおよび裏面電極２２６Ｂで囲われているため、例えば、図１２８（ｃ）に示すような電磁界ＥＭの環境下に配置されたとしてもノイズの影響を抑制可能である。例えば、基板２１２Ｉを掘り込んで部品を配置ことで電磁シールド効果が得られる。さらに、配線層２２６Ｃおよび基板２１２Ｉの上面にメタルを形成すると、上面からのノイズの影響も抑制可能である。
　（インターポーザ）
　第６の実施の形態に係る電極内蔵基板を適用して形成されたシリコンインターポーザ２５１をパッケージ基板２５２上に配置した模式的鳥瞰構成は、図１２９（ａ）に示すように表され、図１２９（ａ）の６６Ａ－６６Ａ線に沿う模式的断面構造は、図１２９（ｂ）に示すように表され、図１２９（ｂ）のＥ部分の拡大図は、図１２９（ｃ）に示すように表される。
　パッケージ基板２５２に複数の半導体集積回路チップ２４８1・２４８2・２４８3・２４８4を搭載する際、中間層としてシリコンインターポーザ２５１が使用される。
　シリコンインターポーザ２５１には、第６の実施の形態に係る電極内蔵基板を適用可能である。
　第６の実施の形態に係る電極内蔵基板を適用して形成されたシリコンインターポーザ２５１は、シリコン基板と、シリコン基板の内部に形成された溝部に埋め込まれた配線層とを備える。また、第６の実施の形態に係る電極内蔵基板と同様に、梁部を備える。シリコン基板と配線層との境界には、絶縁層を形成しても良い点は前述の通りである。
　パッケージ基板２５２の裏面上に配置されたＢＧＡ半田ボール２５４は、貫通ビアを介して、パッケージ基板２５２の表面上に配置されたバンプ２６１と接続可能である。また、バンプ２６１は、シリコン貫通ビア（ＣＵＴＳＶ）２５８およびインターポーザ内蔵電極２２６Ｉを介してシリコンインターポーザ２５１上に配置されるマイクロバンプ２５６と接続可能である。マイクロバンプ２５６は、半導体集積回路チップ２４８1・２４８2・２４８3・２４８4と接続されている。
　シリコン基板に対して、第６の実施の形態に係る電極内蔵基板と同様に、梁部を設けることによって、貫通溝も形成できるため、シリコンインターポーザ２５１は、設計の自由度が増す。
　本第６の実施の形態に係る電極内蔵基板を適用したシリコンインターポーザによれば、構造が簡単でライン同士が接触するスティッキングが起きにくく、信頼性が高いインターポーザを提供することができる。
　以上説明したように、本第６の実施の形態によれば、構造が簡単でライン同士が接触するスティッキングが起きにくく、信頼性の向上可能な電極内蔵基板およびその製造方法、およびこの電極内蔵基板を適用したインダクタンス素子、インターポーザ、シールド基板およびモジュールを提供することができる。
　（その他の実施の形態）
　上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
　このように、本実施の形態はここでは記載していない様々な実施の形態等を含む。
　第１～４の実施の形態の磁性構造体は、磁束を用いる素子全般に適用可能であり、インダクタやトランスのコア、磁束遮蔽体、渦電流を用いるセンサなどに適用可能である。また、この第１～４の実施の形態磁性構造体を適用したインダクタンス素子は、インダクタ・トランス・ノイズフィルタ・アイソレータなどインダクタンスを利用する電子部品全般、磁気センサ・位置センサなどのセンサ部品、その他ワイヤレス給電用のコイルなどに適用可能であり、特にモバイル機器向けインダクタおよびインダクタを内蔵したＤＣ－ＤＣコンバータなどの電子機器に適用可能である。
　第５の実施の形態に係るインダクタンス素子は、インダクタ・トランス・ノイズフィルタ・アイソレータなどインダクタンスを利用する電子部品全般、磁気センサ・位置センサなどのセンサ部品、その他ワイヤレス給電用のコイルなどに適用可能であり、特にモバイル機器向けインダクタおよびインダクタを内蔵したＤＣ－ＤＣコンバータなどの電子機器に適用可能である。
　第６の実施の形態に係る電極内蔵基板は、インダクタ・トランス・ノイズフィルタ・アイソレータなどインダクタンスを利用する電子部品全般、磁気センサ・位置センサなどのセンサ部品、その他ワイヤレス給電用のコイルなどに適用可能であり、さらにインターポーザ、シールド基板などに適用可能であり、特にモバイル機器向けインダクタおよびインダクタを内蔵したＤＣ／ＤＣコンバータモジュールなどの電子機器に適用可能である。
１…電極内蔵基板
２、２Ｂ、２Ｕ、２Ｄ、２４０、２４０1、２４０2…磁性構造体
３…モジュール
４、４Ｂ…インダクタンス素子
６…鉄心
１０、１０1、１０2、１０3、…、１０n、１０n+1、１０1Ｕ、１０2Ｕ、１０3Ｕ、１０1Ｄ、１０2Ｄ、１０3Ｄ、１０Ｕ、１０Ｄ、１０２Ｕ、１０２Ｄ…磁性層
１２、１２1、１２2、…、１２n、２４、２５…絶縁層
１４…埋め込み層
１５…溝部
１６…インダクタンスコイル
２０…磁性金属基板
２２…金属配線層
２３…インダクタンスコイル用端子電極
３８1、３８2…サーチコイル用電極端子
４０…サーチコイル
４２…サーチコイル用基板
５０…磁性層用基板
１００…プリント回路基板（ＰＣＢ）
１１２…基板
１１３、１２９、１３０Ｓ…シード
１１４…貫通穴
１１６…下部コア形成部
１１８…下部コイル形成部
１２０…上下コイル接続部
１２０Ｐ…パーマロイ基板
１２２…下部コイル
１２４…下部コア
１２５、１３１、１３３…レジスト
１２６…上部コイル
１２８、１２８Ｂ、１２８Ｃ、１２２1、１２２2、２４２…絶縁層
１２８Ａ…開口部
１３０…上部コア
１４０Ａ…制御用集積回路（制御用ＩＣ）
１４０Ｂ…ＤＣ／ＤＣコンバータＩＣ
１５０…負荷キャパシタ（Ｃ１）
１６０…インダクタンスコイル
１８０…スナバキャパシタ（ＣＢ）
２００…コア
２０２…シールド基板
２２０…巻線コイル
２１２、２１２Ｉ、１２０…基板（シリコン基板、シリコンウェハ）
２１４、２１６…レジスト
２２５1、２２５2、２２５3、…、２２５n…溝部
２２６、２２６1、２２６2、２２６3、…、２２６n、２６２…電極層（配線層）
２２６Ｂ…裏面電極
２２６Ｃ…シールド電極
２２６Ｉ…インターポーザ内蔵電極
２２６Ｔ…貫通電極
２２６Ｕ、２２６Ｄ…Ｃｕメッキ層
２２７1、２２７2、２２７3、…、２２７n…貫通溝部
２２８、２２８1、２２８2、２２８3、…、２２８…梁部
２３０、２３０Ｕ、２３０Ｕ1、２３０Ｕ2、２３０Ｓ、２３０Ｄ、２３０Ｄ1、２３０Ｄ2、３２０Ｕ、３２０Ｓ、３２０Ｄ…絶縁層
２３２、２３４…インダクタンス素子
２３６…ＩＣ（集積回路）
２３８…プリント回路基板（ＰＣＢ）
２４４…上面配線層
２４５、２４７…半田層
２４６…下面配線層
２４８1、２４８2、２４８3、２４８4…半導体集積回路チップ
２５１…シリコンインターポーザ
２５２…パッケージ基板
２５４…ＢＧＡ半田ボール
２５６…マイクロバンプ
２５８…ＣＵＴＳＶ（シリコン貫通ビア）
２６１…バンプ
２５０…電磁遮蔽対象物体
２６０…空洞部
２９０…磁性金属基板
３００…トランス（変圧器）
３４０、３４０1、３４０2…コンデンサ
４００…電磁場シールド構造
Ｌ１…１次側インダクタンス
Ｌ２…２次側インダクタンス
Ｂ…磁束密度
Ｈ…磁界
ＳＬ、ＳＬ１、ＳＬ２、ＳＬ３…スリット
ΔＳＬ…スリット幅
ＳＬＰ…スリット間隔（スリットピッチ）
Ｉe、Ｉe1、Ｉe2、ｉe1、ｉe2…渦電流
Φ…磁束
θ…角度

Claims (98)

  1. 　第１磁性層と、　
    　前記第１磁性層を複数に分割する第１スリットと、
    　前記第１スリットおよび前記第１磁性層上に配置された第１絶縁層と、
    　前記第１絶縁層上に配置された第２磁性層と、
    　前記第２磁性層を複数に分割する第２スリットと
    　を備えることを特徴とする磁性構造体。
  2. 　前記第１スリットと前記第２スリットは、平面視において、平行かつ互いに所定の角度で交差するストライプパターンを備えることを特徴とする請求項１に記載の磁性構造体。
  3. 　前記第１スリットと前記第２スリットは、平面視において、互いに平行な格子状パターンを備えることを特徴とする請求項１に記載の磁性構造体。
  4. 　前記１磁性層および前記第２磁性層は、平面視において、互いに平行な矩形パターン、互いに平行な三角形パターン、互いに平行な六角形パターン、互いに平行な八角形パターン、互いに平行な多角形パターン、互いに平行な円形パターン、若しくは互いに平行な楕円形パターンのいずれかを備えることを特徴とする請求項１に記載の磁性構造体。
  5. 　前記第１スリットと前記第２スリットは、平面視において、互いに重複しないことを特徴とする請求項２～４のいずれか１項に記載の磁性構造体。
  6. 　前記１磁性層および前記第２磁性層の面内に流れる渦電流の半径を、前記第１スリットおよび前記第２スリットのスリット間隔により制御可能であることを特徴とする請求項１に記載の磁性構造体。
  7. 　前記１磁性層および前記第２磁性層の面と垂直な面内に流れる渦電流の半径を、面直方向の磁束は、前記１磁性層および前記第２磁性層の厚さにより制御可能であることを特徴とする請求項１に記載の磁性構造体。
  8. 　前記第１スリットおよび前記第２スリットのスリット幅は、前記第１絶縁層の厚さよりも大きいことを特徴とする請求項１～７のいずれか１項に記載の磁性構造体。
  9. 　前記第１磁性層および前記第２磁性層は、強磁性体を備えることを特徴とする請求項１～８のいずれか１項に記載の磁性構造体。
  10. 　前記第１絶縁層は、強磁性体、常磁性体若しくは反磁性体を備えることを特徴とする請求項１～９のいずれか１項に記載の磁性構造体。
  11. 　前記第１スリットおよび前記第２スリットは、充填される強磁性体、常磁性体若しくは反磁性体を備えることを特徴とする請求項１～１０のいずれか１項に記載の磁性構造体。
  12. 　前記第１スリットおよび前記第２スリットは、充填される半導体若しくは絶縁体を備えることを特徴とする請求項１～１０のいずれか１項に記載の磁性構造体。
  13. 　前記絶縁層は、半絶縁性の半導体若しくは高抵抗の半導体を備えることを特徴とする請求項１～１２のいずれか１項に記載の磁性構造体。
  14. 　前記第２スリットおよび前記第２磁性層上に配置された第２絶縁層と、
    　前記第２絶縁層上に配置された第３磁性層と、
    　前記第３磁性層を複数に分割する第３スリットと
    　を備えることを特徴とする請求項１に記載の磁性構造体。
  15. 　前記第１スリットと前記第２スリットは、平面視において、平行かつ互いに所定の角度で交差するストライプパターンを備え、
    　前記第２スリットと前記第３スリットは、平面視において、平行かつ互いに所定の角度で交差するストライプパターンを備えることを特徴とする請求項１４に記載の磁性構造体。
  16. 　前記第１スリットと前記第２スリットは、平面視において、互いに平行な格子状パターンを備え、
    　前記第２スリットと前記第３スリットは、平面視において、互いに平行な格子状パターンを備えることを特徴とする請求項１４に記載の磁性構造体。
  17. 　前記第１スリットと前記第３スリットは、平面視において、互いに重なるストライプパターンを備え、
    　前記第２スリットと前記第３スリットは、平面視において、平行かつ互いに所定の角度で交差するストライプパターンを備えることを特徴とする請求項１４に記載の磁性構造体。
  18. 　前記第１スリットと前記第３スリットは、平面視において、互いに重なる格子状パターンを備え、
    　前記第２スリットと前記第３スリットは、平面視において、互いに平行な格子状パターンを備えることを特徴とする請求項１４に記載の磁性構造体。
  19. 　前記１磁性層、前記第２磁性層および前記第３磁性層は、平面視において、互いに平行な矩形パターン、互いに平行な三角形パターン、互いに平行な六角形パターン、互いに平行な八角形パターン、互いに平行な多角形パターン、互いに平行な円形パターン、若しくは互いに平行な楕円形パターンのいずれかを備えることを特徴とする請求項１４に記載の磁性構造体。
  20. 　前記第１スリットと前記第２スリットおよび前記第２スリットと前記第３スリットは、平面視において、互いに重複しないことを特徴とする請求項１９に記載の磁性構造体。
  21. 　前記１磁性層、前記第２磁性層および前記第３磁性層の面内に流れる渦電流の半径を、前記第１スリット、前記第２スリットおよび前記第３スリットのスリット間隔により制御可能であることを特徴とする請求項１４に記載の磁性構造体。
  22. 　前記１磁性層、前記第２磁性層および前記第３磁性層の面と垂直な面内に流れる渦電流の半径を、前記１磁性層、前記第２磁性層および前記第３磁性層の厚さにより制御可能であることを特徴とする請求項１４に記載の磁性構造体。
  23. 　前記第１スリットおよび前記第２スリットのスリット幅は、前記第１絶縁層の厚さよりも大きく、かつ前記第２スリットおよび前記第３スリットのスリット幅は、前記第２絶縁層の厚さよりも大きいことを特徴とする請求項７～１３のいずれか１項に記載の磁性構造体。
  24. 　前記第１磁性層、前記２磁性層および前記３磁性層は、強磁性体を備えることを特徴とする請求項１４～２３のいずれか１項に記載の磁性構造体。
  25. 　前記第１絶縁層および前記第２絶縁層は、強磁性体、常磁性体若しくは反磁性体を備えることを特徴とする請求項１４～２４のいずれか１項に記載の磁性構造体。
  26. 　前記第１スリット、前記第２スリットおよび前記第３スリットは、充填される強磁性体、常磁性体若しくは反磁性体を備えることを特徴とする請求項１４～２５のいずれか１項に記載の磁性構造体。
  27. 　前記第１スリット、前記第２スリットおよび前記第３スリットは、充填される半導体若しくは絶縁体を備えることを特徴とする請求項１４～２５のいずれか１項に記載の磁性構造体。
  28. 　前記絶縁層は、半絶縁性の半導体若しくは半導体を備えることを特徴とする請求項１４～２７のいずれか１項に記載の磁性構造体。
  29. 　第１磁性層と、
    　前記第１磁性層を複数に分割する第１スリットと、
    　前記第１スリットおよび前記第１磁性層上に配置された第１絶縁層と、
    　前記第１絶縁層上に配置された第２磁性層と、
    　前記第２磁性層を複数に分割する第２スリットと、
    　前記第２スリットおよび前記第２磁性層上に配置された第２絶縁層と
    　を備える積層構造を複数積層したことを特徴とする磁性構造体。
  30. 　インダクタンスコイルと、
    　請求項１～２９のいずれか１項に記載の磁性構造体と
    　を備え、前記磁性構造体は、前記インダクタンスコイルの表面若しくは裏面若しくは両面に配置されたことを特徴とするインダクタンス素子。
  31. 　前記インダクタンスコイルのコイル形状は、矩形、円形、八角形、三角形、若しくは多角形のいずれかの平面パターンを有することを特徴とする請求項３０に記載のインダクタンス素子。
  32. 　コアと、
    　前記コアに配置された巻線コイルと、
    　請求項１～２９のいずれか１項に記載の磁性構造体と
    　を備え、前記磁性構造体は、前記コアと磁気結合が可能であることを特徴とするインダクタ。
  33. 　コアと、
    　前記コアに配置された１次側コイルと、
    　前記コアに配置された２次側コイルと、
    　請求項１～２９のいずれか１項に記載の磁性構造体と
    　を備え、前記磁性構造体は、前記コアと磁気結合が可能であることを特徴とするトランス。
  34. 　電磁遮蔽対象物体と、
    　前記電磁遮蔽対象物体を取り囲む空洞部と、
    　請求項１～２９のいずれか１項に記載の磁性構造体と
    　を備え、前記磁性構造体は、前記空洞部を介して前記電磁遮蔽対象物体を取り囲むことを特徴とする電磁遮蔽構造体。
  35. 　基板上に第１磁性層を形成する工程と、
    　前記第１磁性層上に絶縁層を形成する工程と、
    　前記絶縁層および前記第１磁性層に第１スリットを形成する工程と、
    　前記第１スリットを埋め込み層により埋め込む工程と、
    　前記絶縁層および前記埋め込み層上に第２磁性層を形成する工程と、
    　前記第２磁性層に第２スリットを形成する工程と
    　を有することを特徴とする磁性構造体の製造方法。
  36. 　基板上に第１磁性層を形成する工程と、
    　前記第１磁性層に第１スリットを形成する工程と、
    　前記第１磁性層および前記第１スリット上に絶縁層を形成する工程と、
    　前記絶縁層上に第２磁性層を形成する工程と、
    　前記第２磁性層に第２スリットを形成する工程と
    　を有することを特徴とする磁性構造体の製造方法。
  37. 　基板と、
    　前記基板の表面に配置された上部コイルと、
    　前記基板の表面に対向する裏面に配置された下部コイルと、
    　前記基板の表面から裏面に貫通し、前記上部コイルと前記下部コイルとを接続する上下コイル接続部と
    　を備えることを特徴とするインダクタンス素子。
  38. 　前記上部コイルと前記下部コイルは、前記基板を挟み、ソレノイドコイルを構成することを特徴とする請求項３７に記載のインダクタンス素子。
  39. 　前記上部コイルの表面に配置された上部コアを備えることを特徴とする請求項３７または３８に記載のインダクタンス素子。
  40. 　前記上部コアは、磁性層と絶縁層の多層構造を備えることを特徴とする請求項３９に記載のインダクタンス素子。
  41. 　前記上部コイルと前記下部コイルの間の前記基板に配置された下部コアを備えることを特徴とする請求項３７～４０のいずれか１項に記載のインダクタンス素子。
  42. 　前記下部コアは、磁性層と絶縁層の多層構造を備えることを特徴とする請求項４１に記載のインダクタンス素子。
  43. 　前記上部コイルの表面に配置された上部コアと、
    　前記上部コイルと前記下部コイルの間の前記基板に配置された下部コアと
    　を備え、前記上部コアと前記下部コアは、前記上部コイルおよび前記下部コイルの端部で磁気結合することを特徴とする請求項３７または３８に記載のインダクタンス素子。
  44. 　基板と、
    　前記基板の表面に配置された上部コイルと、
    　前記基板の表面に対向する裏面に配置された下部コイルと、
    　前記基板の表面から裏面に貫通し、前記上部コイルと前記下部コイルとを接続する上下コイル接続部と、
    　前記上部コイルの表面に配置された上部コアと、
    　前記上部コイルと前記下部コイルの間の前記基板に配置された下部コアと
    　を備え、
    　前記上部コイルと前記下部コイルは、前記基板を挟み、ソレノイドコイルを構成すると共に、
    　前記上部コアと前記下部コアは、前記上部コイルおよび前記下部コイルの端部で磁気結合して、前記ソレノイドコイルを貫通する閉磁路を備えることを特徴とするインダクタンス素子。
  45. 　前記上部コアおよび前記下部コアは、磁性層と絶縁層の多層構造を備えることを特徴とする請求項４３または４４に記載のインダクタンス素子。
  46. 　前記磁性層は、強磁性体を備えることを特徴とする請求項４５に記載のインダクタンス素子。
  47. 　前記絶縁層は、強磁性体、常磁性体、もしくは反磁性体のいずれかを備え、抵抗率が１０Ω・ｃｍ以上を有することを特徴とする請求項４５または４６に記載のインダクタンス素子。
  48. 　前記磁性層の厚さにより、前記磁性層内の渦電流半径を制御可能であることを特徴とする請求項４５～４７のいずれか１項に記載のインダクタンス素子。
  49. 　前記基板の表面に配置された絶縁層を備え、
    　前記下部コアと前記上部コアは、前記絶縁層を介して積層されることを特徴とする請求項４２に記載のインダクタンス素子。
  50. 　前記基板は、シリコン基板、ガラス基板、もしくはフェライト基板のいずれかを備えることを特徴とする請求項３７～４９のいずれか１項に記載のインダクタンス素子。
  51. 　基板と、前記基板の表面に配置された上部コイルと、前記基板の表面に対向する裏面に配置された下部コイルと、前記基板の表面から裏面に貫通し、前記上部コイルと前記下部コイルとを接続する上下コイル接続部と、前記上部コイルの表面に配置された上部コアと、前記上部コイルと前記下部コイルの間の前記基板に配置された下部コアとを備えるインダクタンス素子の製造方法であって、
    　前記基板を加工する工程と、
    　前記下部コアと前記下部コイルおよび前記上下コイル接続部を形成する工程と、
    　前記上部コイルを形成する工程と、
    　前記上部コアを形成する工程と
    　を有することを特徴とするインダクタンス素子の製造方法。
  52. 　前記基板の加工工程は、
    　前記基板の裏面において、裏面配線エッチングを実施し、下部コイル形成部および貫通穴の一部を形成する工程と、
    　前記基板の表面において、貫通配線エッチングを実施し、前記貫通穴を形成する工程と、
    　前記基板の表面において、下部コアエッチングを実施し、下部コア形成部を形成する工程と
    　を有することを特徴とする請求項５１に記載のインダクタンス素子の製造方法。
  53. 　前記下部コアと前記下部コイルおよび前記上下コイル接続部を形成する工程は、
    　前記貫通穴、前記下部コイル形成部および前記下部コア形成部に対して、メッキ工程のための第１シードを形成する工程と、
    　前記基板表面に第１レジストを塗布若しくはドライフィルムをラミネートし、フォトリソグラフィーによってパターニングして、前記下部コア形成部にメッキ形成工程を実施し、前記下部コアを形成する工程と、
    　前記第１レジスト若しくは前記ドライフィルムを除去後、前記貫通穴および前記下部コイル形成部に対するメッキ形成を実施し、前記上下コイル接続部および前記下部コイルを形成する工程と
    　を有することを特徴とする請求項５２に記載のインダクタンス素子の製造方法。
  54. 　前記上部コイルを形成する工程は、
    　前記基板の表面側に第１絶縁層を形成する工程と、
    　前記第１絶縁層に対する第１開口部を形成する工程と、
    　前記第１開口部を含む前記基板表面全面に第２シードを形成する工程と、
    　前記第２シードに第２レジストを塗布し、フォトリソグラフィーによってパターニングして、第２開口部を形成する工程と、
    　前記第２シード上にメッキ工程を実施して、前記上部コイルを形成する工程と
    　を有することを特徴とする請求項５３に記載のインダクタンス素子の製造方法。
  55. 　前記上部コアの形成工程は、
    　前記上部コイルおよび前記基板表面上に、第２絶縁層を形成する工程と、
    　前記第２絶縁層上に、第３シードを形成する工程と、
    　前記第３シード上に第３レジストを塗布し、フォトリソグラフィーによってパターニングして、第３開口部を形成する工程と、
    　前記第３シード上にメッキ工程を実施して、前記上部コアを形成する工程と
    　を有することを特徴とする請求項５４に記載のインダクタンス素子の製造方法。
  56. 　前記下部コアを形成する工程は、磁性層と絶縁層の多層構造を形成する工程を有することを特徴とする請求項５３～５５のいずれか１項に記載のインダクタンス素子の製造方法。
  57. 　前記上部コアを形成する工程は、磁性層と絶縁層の多層構造を形成する工程を有することを特徴とする請求項５５または５６に記載のインダクタンス素子の製造方法。
  58. 　請求項３７～５０のいずれか１項に記載のインダクタンス素子を備えることを特徴とするモジュール。
  59. 　前記基板上に搭載された集積回路を備え、
    　前記集積回路は、ＤＣ／ＤＣコンバータを備えることを特徴とする請求項５８に記載のモジュール。
  60. 　基板と、
    　前記基板の内部に形成された溝部と、
    　前記基板の表面に対向する裏面に配置された梁部と、
    　前記溝部に埋め込まれた配線層と
    　を備えることを特徴とする電極内蔵基板。
  61. 　前記梁部は、平面視において前記配線層と直交し、かつ互いに平行なストライプパターンを備えることを特徴とする請求項６０に記載の電極内蔵基板。
  62. 　前記梁部は、平面視において互いに所定の角度で交差するストライプパターンを備えることを特徴とする請求項６０に記載の電極内蔵基板。
  63. 　前記溝部、前記梁部または前記配線層は、平面視において、矩形、円形、楕円形、八角形、三角形、若しくは多角形のいずれかのパターンを有することを特徴とする請求項６０に記載の電極内蔵基板。
  64. 　前記梁部の厚さは、前記溝部の深さより薄いことを特徴とする請求項６０～６３のいずれか１項に記載の電極内蔵基板。
  65. 　前記基板は、シリコン基板もしくはガラス基板を備えることを特徴とする請求項６０～６４のいずれか１項に記載の電極内蔵基板。
  66. 　請求項６０～６５のいずれか1項に記載の電極内蔵基板を備え、
    　前記溝部および前記配線層は、コイル形状を有することを特徴とするインダクタンス素子。
  67. 　前記基板の表面に配置された上部コアを備えることを特徴とする請求項６６に記載のインダクタンス素子。
  68. 　前記基板の表面に対向する裏面に配置された下部コアを備えることを特徴とする請求項６７に記載のインダクタンス素子。
  69. 　前記上部コアおよび前記下部コアは、磁性層と絶縁層の多層構造を備えることを特徴とする請求項６８に記載のインダクタンス素子。
  70. 　前記上部コアおよび前記下部コアを複数に分割するスリットを備えることを特徴とする請求項６９に記載のインダクタンス素子。
  71. 　前記磁性層は、強磁性体を備えることを特徴とする請求項６９または７０に記載のインダクタンス素子。
  72. 　前記絶縁層は、強磁性体、常磁性体、もしくは反磁性体のいずれかを備えることを特徴とする請求項６９～７１のいずれか1項に記載のインダクタンス素子。
  73. 　前記磁性層の厚さおよび前記スリットによる前記磁性層の分割により、前記磁性層内の渦電流半径を制御可能であることを特徴とする請求項７０または７１に記載のインダクタンス素子。
  74. 　請求項６０～６５のいずれか1項に記載の電極内蔵基板を備えることを特徴とするインターポーザ。
  75. 　請求項６０～６５のいずれか1項に記載の電極内蔵基板と、
    　前記基板の表面に対向する裏面に配置された裏面電極と
    　を備えることを特徴とするシールド基板。
  76. 　前記基板の表面に配置された上部コアを備えることを特徴とする請求項７５に記載のシールド基板。
  77. 　前記基板の表面に対向する裏面に配置された下部コアを備えることを特徴とする請求項７６に記載のシールド基板。
  78. 　前記上部コアおよび前記下部コアは、磁性層と絶縁層の多層構造を備えることを特徴とする請求項７７に記載のシールド基板。
  79. 　前記上部コアおよび前記下部コアを複数に分割するスリットを備えることを特徴とする請求項７８に記載のシールド基板。
  80. 　前記磁性層は、強磁性体を備えることを特徴とする請求項７８または７９に記載のシールド基板。
  81. 　前記絶縁層は、強磁性体、常磁性体、もしくは反磁性体のいずれかを備えることを特徴とする請求項７８～８０のいずれか1項に記載のシールド基板。
  82. 　前記磁性層の幅により、前記磁性層内の渦電流半径を制御可能であることを特徴とする請求項７８～８１のいずれか１項に記載のシールド基板。
  83. 　請求項６６～７３のいずれか1項に記載のインダクタンス素子を備えることを特徴とするモジュール。
  84. 　基板と、
    　前記基板の内部に形成されたコイル形状を有する溝部と、
    　前記基板の表面に対向する裏面に配置された梁部と、
    　前記溝部に埋め込まれた配線層と、
    　前記基板の表面に配置された上面配線層と、
    　前記基板の表面に対向する裏面に配置された下面配線層と、
    　前記上面配線層上に半田層を介して配置された集積回路およびコンデンサと
    　を備えることを特徴とするモジュール。
  85. 　前記基板の表面に配置された上部コアと、
    　前記基板の表面に対向する裏面に配置された下部コアと
    　を備え、前記上面配線層は、前記上部コア上に配置されると共に、前記下面配線層は、前記下部コア上に配置されることを特徴とする請求項８４に記載のモジュール。
  86. 　平面視において前記コイル形状の内部に配置され、前記基板を貫通し、前記上面配線層と前記下面配線層とを接続する貫通電極を備えることを特徴とする請求項８４または８５に記載のモジュール。
  87. 　前記上部コアおよび前記下部コアは、磁性層と絶縁層の多層構造を備えることを特徴とする請求項８５に記載のモジュール。
  88. 　前記上部コアおよび前記下部コアを複数に分割するスリットを備えることを特徴とする請求項８７に記載のモジュール。
  89. 　前記磁性層は、強磁性体を備えることを特徴とする請求項８７または８８に記載のモジュール。
  90. 　前記絶縁層は、強磁性体、常磁性体、もしくは反磁性体のいずれかを備えることを特徴とする請求項８７～８９のいずれか1項に記載のモジュール。
  91. 　前記磁性層の厚さおよび前記スリットによる前記磁性層の分割により、前記磁性層内の渦電流半径を制御可能であることを特徴とする請求項８８または８９に記載のモジュール。
  92. 　基板の内部に溝部を形成する工程と、
    　前記基板の表面に対向する裏面に前記梁部を形成する工程と、
    　前記溝部に前記配線層を埋め込み形成する工程と
    　を有することを特徴とする電極内蔵基板の製造方法。
  93. 　基板の内部にコイル形状の溝部を形成する工程と、
    　前記基板の表面に対向する裏面に梁部を形成する工程と、
    　前記溝部に配線層を埋め込み形成する工程と、
    　前記基板の表面に上部コアを形成する工程と、
    　前記基板の表面に対向する裏面に下部コアを形成する工程と
    　を有することを特徴とするインダクタンス素子の製造方法。
  94. 　基板の内部に平面視において閉回路形状のパターンを備える溝部を形成する工程と、
    　前記基板の表面に対向する裏面に梁部を形成する工程と、
    　前記溝部に配線層を埋め込み形成する工程と、
    　前記基板の表面に対向する裏面に裏面電極を形成する工程と
    　を有することを特徴とするシールド基板の製造方法。
  95. 　前記基板の表面に上部コアを形成する工程と、
    　前記基板の表面に対向する裏面に下部コアを形成する工程と
    　を有することを特徴とする請求項９４に記載のシールド基板の製造方法。
  96. 　基板の内部にコイル形状の溝部を形成する工程と、
    　平面視において前記コイル形状の内部に配置され、前記基板を貫通する貫通溝部を形成する工程と、
    　前記基板の表面に対向する裏面に梁部を形成する工程と、
    　前記溝部に配線層を埋め込み形成する工程と、
    　前記貫通溝部に貫通電極を埋め込み形成する工程と、
    　前記基板の表面に上部コアを形成する工程と、
    　前記上部コア上に前記貫通電極と接続される上面配線層を形成する工程と、
    　前記基板の表面に対向する裏面に下部コアを形成する工程と、
    　前記下部コア上に前記貫通電極と接続される下面配線層を形成する工程と、
    　前記上面配線層上に半田層を介して集積回路およびコンデンサを搭載する工程と
    　を有することを特徴とするモジュールの製造方法。
  97. 　前記溝部を形成する工程と前記貫通溝部を形成する工程は、同時に実施可能であることを特徴とする請求項９６に記載のモジュールの製造方法。
  98. 　前記配線層を埋め込み形成する工程と、前記貫通電極を埋め込み形成する工程は、同時に実施可能であることを特徴とする請求項９７に記載のモジュールの製造方法。
     
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017005109T5 (de) 2016-10-07 2019-08-14 Semitec Corporation ELEKTRONISCHE KOMPONENTE ZUM SCHWEIßEN, MONTIERTE PLATINE UND TEMPERATURSENSOR

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677055A (ja) * 1992-08-27 1994-03-18 Toshiba Corp 平面磁気素子
JP2003203813A (ja) * 2001-08-29 2003-07-18 Matsushita Electric Ind Co Ltd 磁性素子およびその製造方法、並びにそれを備えた電源モジュール
JP2009135154A (ja) * 2007-11-28 2009-06-18 Sony Corp 電磁波遮蔽具
JP2010212468A (ja) * 2009-03-11 2010-09-24 Shinko Electric Ind Co Ltd インダクタ装置及びその製造方法
JP2011054672A (ja) * 2009-08-31 2011-03-17 Sony Corp 電気磁気素子およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2869590B2 (ja) * 1991-03-28 1999-03-10 日本メクトロン株式会社 回路部品搭載用中間基板及びその製造法
JPH11177234A (ja) * 1997-12-12 1999-07-02 Sumitomo Metal Smi Electron Devices Inc セラミックス基板の製造方法
US20010011948A1 (en) * 2000-02-07 2001-08-09 Rasband Paul B. Method of manufacturing resonant circuit devices
JP2003338577A (ja) * 2002-05-21 2003-11-28 Murata Mfg Co Ltd 回路基板装置
JP4214839B2 (ja) * 2003-06-05 2009-01-28 株式会社村田製作所 セラミック多層回路基板及びその製造方法
JP5046720B2 (ja) * 2006-12-22 2012-10-10 京セラ株式会社 コイル内蔵基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677055A (ja) * 1992-08-27 1994-03-18 Toshiba Corp 平面磁気素子
JP2003203813A (ja) * 2001-08-29 2003-07-18 Matsushita Electric Ind Co Ltd 磁性素子およびその製造方法、並びにそれを備えた電源モジュール
JP2009135154A (ja) * 2007-11-28 2009-06-18 Sony Corp 電磁波遮蔽具
JP2010212468A (ja) * 2009-03-11 2010-09-24 Shinko Electric Ind Co Ltd インダクタ装置及びその製造方法
JP2011054672A (ja) * 2009-08-31 2011-03-17 Sony Corp 電気磁気素子およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017005109T5 (de) 2016-10-07 2019-08-14 Semitec Corporation ELEKTRONISCHE KOMPONENTE ZUM SCHWEIßEN, MONTIERTE PLATINE UND TEMPERATURSENSOR
US11215514B2 (en) 2016-10-07 2022-01-04 Semitec Corporation Electronic component for welding, mounted board and temperature sensor

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