WO2016013076A1 - 情報処理装置、メモリコントローラ、記憶装置の制御プログラム及び記憶装置の制御方法 - Google Patents

情報処理装置、メモリコントローラ、記憶装置の制御プログラム及び記憶装置の制御方法 Download PDF

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control unit
channel
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秀行 酒巻
雅紀 日下田
早坂　和美
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Fujitsu Ltd
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Fujitsu Ltd
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    • G—PHYSICS
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    • G06F13/14—Handling requests for interconnection or transfer
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus

Definitions

  • the present invention relates to an information processing device, a memory controller, a storage device control program, and a storage device control method.
  • a NAND flash memory device which is a kind of nonvolatile memory, is used in various fields as a memory system and a storage system.
  • the NAND flash memory device has an operation speed higher than that of a conventional magnetic disk and can be easily increased in capacity compared to other nonvolatile memories.
  • the NAND flash memory device is referred to as a NAND device.
  • storage using NAND devices there is an SSD (Solid State Drive) having a plurality of NAND devices.
  • the NAND device performs movement related to data writing, reading, and data updating in units of physical pages that are data storage areas, and erases data in units of physical blocks including a plurality of physical pages. For this reason, the NAND device may have a physical block in which pages storing valid data and pages storing invalid data are mixed. In addition, since the device deteriorates when erasing data in the NAND device, the device deteriorates between a physical page in which frequently updated data is written and a physical page in which less frequently updated data is written. Variation occurs in the period.
  • a NAND controller that performs data migration and leveling of deterioration by moving data written to each physical block according to the data write status and data write time for each physical block. It has been.
  • the process of organizing the remaining valid pages so that they can be erased by moving the remaining valid pages to another block when the number of valid pages in a certain physical block decreases is called “garbage collection”.
  • the process of moving data that has not been updated for a long time after writing to another block and leveling the number of erasures in order to suppress variation in the deterioration rate of each block is called “wear leveling”.
  • the process of reading the data, performing error detection, and detecting the error the process of correcting and writing the data to another address is called “scrub” .
  • the NAND controller has, for each physical block, a management information table in which information indicating whether data of each physical page is valid and information indicating the time when the data was last written are stored.
  • the NAND controller performs garbage collection, wear leveling, and scrubbing using the temporary information table.
  • the NAND controller refers to the management information table and determines whether or not to move data for each physical block according to the number of valid data and the time elapsed since the data was written. After that, if the NAND controller determines to move the data, the valid data written in the physical block is moved to the physical page of the spare block, and the new physical data is deleted by deleting the data of the selected physical block. Secure spare blocks and level out deterioration.
  • the NAND controller has an address conversion table for converting a logical address used for designating data by a system executed by the information processing apparatus into a physical address indicating a physical page in which data is stored. Then, when the data is moved, the NAND controller updates the address conversion table using the physical address indicating the data movement source and the data movement destination.
  • NAND device technology there is a conventional technology that schedules each of a plurality of stripes to have different processing states and distributes the competition of each processing.
  • NAND controller there is a conventional technique in which data is read from the NAND controller and written to the movement destination at the same time, and the data is directly moved from the NAND device to another NAND device without being temporarily stored in the NAND controller.
  • the disclosed technology has been made in view of the above, and an object thereof is to provide an information processing device, a memory controller, a storage device control program, and a storage device control method with improved processing efficiency.
  • the information processing device, the memory controller, the storage device control program, and the storage device control method disclosed in the present application are, in one aspect, a plurality of storage units divided into groups having different access paths.
  • the data moving unit reads the stored data to the first storage unit via a first path connected to the first storage unit in the storage unit, and connects to the second storage unit in the storage unit.
  • the stored data read to the second storage unit via two paths is written.
  • the selection unit selects the third storage unit so that the first route and the second route are different from the third route.
  • the processing efficiency is improved.
  • FIG. 1 is a schematic configuration diagram of an information processing apparatus.
  • FIG. 2 is a block diagram of the NAND controller according to the first embodiment.
  • FIG. 3 is a diagram illustrating an example of a management table.
  • FIG. 4 is a diagram illustrating an example of a format of a signal input to the arbitration unit.
  • FIG. 5 is a diagram illustrating the state of the management table and the address conversion table before execution of garbage collection.
  • FIG. 6 is a diagram illustrating the state of the management table and the address conversion table after execution of garbage collection.
  • FIG. 7 is a detailed block diagram relating to data writing in the arbitration unit and the channel switching unit.
  • FIG. 8 is a time chart showing the output from each part of the NAND controller.
  • FIG. 9 is a flowchart of data movement processing and processing of a write command from the CPU.
  • FIG. 10 is a flowchart of the scrub process performed by the NAND controller according to the second embodiment.
  • FIG. 11 is a block diagram of a NAND controller according to the third embodiment.
  • FIG. 1 is a schematic configuration diagram of an information processing apparatus.
  • the information processing apparatus 1 includes a plurality of memories 2a and 2b, a plurality of CPUs (Central Processing Units) 3a and 3b, an I / O (Input Output) hub 4, and a plurality of SSDs (Solid State Drives) 5a and 5b.
  • the SSD 5a includes a NAND controller 6a and a plurality of NAND devices 71a to 78a.
  • the SSD 5b includes a NAND controller 6b and a plurality of NAND devices 71b to 78b.
  • the SSD 5b, the NAND controller 6b, and the plurality of NAND devices 71b to 78b perform the same functions as the SSD 5a, the NAND controller 6a, and the plurality of NAND devices 71a to 78a, and the description thereof is omitted. To do.
  • the memories 2a and 2b are storage devices that store data used by the CPUs 3a and 3b for arithmetic processing.
  • the CPUs 3a and 3b are arithmetic processing devices that perform various arithmetic processes using data stored in the memories 2a and 2b.
  • the CPUs 3a and 3b use NUMA (Non-Uniform Memory Access) technology to acquire data stored in the memories 2a and 2b, and execute arithmetic processing using the acquired data.
  • NUMA Non-Uniform Memory Access
  • the CPUs 3a and 3b acquire data stored in the SSDs 5a and 5b via the I / O hub 4, and execute arithmetic processing using the acquired data. Specifically, the CPU 3a issues a data read request and a write request to the SSD 5a, and reads and writes data from each of the NAND devices 71a to 78a. For example, the CPU 3a issues a read request storing a logical address designating data to be read to the SSD 5a. In addition, the CPU 3a issues a write request in which a logical address that specifies a data write destination and data to be written are stored.
  • the NAND device 71a is a nonvolatile memory that stores various data. More specifically, the NAND device 71a has a plurality of physical pages, which are data storage areas, and writes data in units of physical pages.
  • the NAND device 71a has a plurality of physical blocks each having a plurality of physical pages, and erases data in units of blocks.
  • one physical page has a storage capacity of, for example, 8 kilobytes
  • one physical block has, for example, 128 physical pages.
  • the NAND device 71a is connected to the NAND controller 6a through the transmission path 81a.
  • the transmission path 81a connecting the NAND device 71a and the NAND controller 6a is called a channel.
  • the transmission path 81a is referred to as a channel 81a.
  • the NAND device 72a is connected to the NAND controller 6a through a channel 81a similar to the NAND device 71a.
  • one channel 81a is shared by the NAND devices 71a and 72a.
  • the number of NAND devices sharing one channel may be one or three or more.
  • the channel 82a is shared by the NAND device 73a and the NAND device 74a.
  • the channel 83a is shared by the NAND device 75a and the NAND device 76a.
  • the channel 84a is shared by the NAND device 77a and the NAND device 78a.
  • the NAND devices 71a to 78a are an example of “storage unit”.
  • the NAND controller 6a accesses each of the NAND devices 71a to 78a, and reads and writes data. For example, the NAND controller 6a associates a logical address used when the CPUs 3a and 3b specify a storage area in which data is stored with a physical address indicating a storage area of the NAND devices 71a to 78a in which the data is stored. An address translation table.
  • the NAND controller 6a When the NAND controller 6a receives the logical address together with the read request, the NAND controller 6a uses the address conversion table to identify the physical address associated with the logical address, and reads data from the storage area indicated by the identified physical address. . Thereafter, the NAND controller 6a transmits the read data to the CPU 3a via the I / O hub 4.
  • the logical address that is the start address of each physical page is simply described as a logical address
  • the physical address that is the start address of each physical page is simply described as a physical address.
  • the CPU 3a or 3b issues a read request or a write request for the logical address that is the head address of each physical page.
  • NAND controller 6 when the NAND controllers 6a and 6b are not distinguished, they are simply referred to as “NAND controller 6”. Further, when the NAND devices 71a to 78a and 71b to 78b are not distinguished, they are simply referred to as “NAND device 70”. When the CPUs 3a and 3b are not distinguished, they are simply referred to as “CPU3”. Further, when the channels 81a to 84a and 81b to 84b are not distinguished, they are simply referred to as “channel 80”.
  • FIG. 2 is a block diagram of the NAND controller according to the first embodiment.
  • the NAND controller 6 includes a movement target detection unit 61, a data movement control unit 62, a read / write control unit 63, an arbitration unit 64, a management table control unit 65, a channel switching unit 66, and a NAND-IF (Interface). ) 67a to 67d.
  • NAND-IF67 when the NAND-IFs 67a to 67d are not distinguished, they are simply referred to as “NAND-IF67”.
  • the NAND controller 6 according to the present embodiment has a management table 68 and an address conversion table 69.
  • the management table 68 has a format shown in FIG.
  • FIG. 3 is a diagram illustrating an example of a management table. As shown in FIG. 3, the management table 68 holds, for each block of each channel, information on whether each page included in the block is valid or invalid and the last update time.
  • “PageValid” in the management table 68 is information indicating whether each page included in the block is valid or invalid. In FIG. 3, there are four pages in one block, and each page is represented by four bits. If the bit corresponding to a certain page is 0, it indicates that the page is an invalid page. If the bit corresponding to a certain page is 1, it indicates that the page is a valid page. “TimeStamp” represents the last update time of each page.
  • the management table 68 is used, for example, for garbage collection, wear leveling, or detection of a write destination in a data write command from the CPU.
  • the address conversion table 69 In the address conversion table 69, the correspondence between the logical address designated by the CPU 3 and the physical address in the NAND device 71 is registered.
  • the address conversion table 69 holds, as physical address information, a combination of information on a page having the physical address and information on a block including the page. Further, the address conversion table 69 holds information on the channel 80 for accessing the NAND device 70 including the page having the physical address as information on the physical address.
  • the address conversion table 69 is used when the read / write control unit 63 acquires a physical address corresponding to a logical address designated by the CPU 3.
  • the management table control unit 65 when data is written to the NAND device 70, the logical address designated as the storage location of the data to be written by the management table control unit 65 corresponds to the physical address of the write destination. To be updated. In this case, in the address conversion table 69, the management data control unit 65 deletes the correspondence between the physical address and the logical address in which the data to be written is read.
  • the movement target detection unit 61 transmits a search request for the management table 68 to the management table control unit 65 in response to an instruction from the software or an internal timer. Thereafter, when executing the garbage collection or wear leveling, the movement target detection unit 61 receives, from the management table control unit 65, an input of information on the execution target page as a request response.
  • the movement target detection unit 61 acquires, for example, information on the physical block in which the page exists, information on the physical address of the page, and information on the channel 80 for accessing the page as information on the execution target page. .
  • the movement target detection unit 61 notifies the data movement control unit 62 of information on the execution target page. Furthermore, the movement target detection unit 61 notifies the data movement control unit 62 of information indicating the type of processing to be executed, that is, whether garbage collection or wear leveling is executed. Accordingly, the movement target detection unit 61 instructs the data movement control unit 62 to sequentially move the data of the execution target page to a new physical block. Thereafter, the movement target detection unit 61 receives a garbage collection or wear leveling process completion response from the data movement control unit 62 and ends the garbage collection or wear leveling process.
  • the data movement control unit 62 receives information on the page to be executed and information indicating which process of garbage collection or wear leveling is to be executed from the movement target detection unit 61.
  • the data movement control unit 62 sequentially outputs a data read command from each execution target page notified by the movement target detection unit 61 to the arbitration unit 64. Thereafter, the data movement control unit 62 receives input of data read from the designated page from the arbitration unit 64. Then, the data movement control unit 62 temporarily stores the received data in association with the information of the movement target page that is the reading source.
  • the data movement control unit 62 outputs the temporarily stored data to the arbitration unit 64 together with information on the channel 80 used for reading and a write command.
  • the channel 80 used for reading is the channel 80 for accessing the NAND device 70 having the page to be moved from which data is read.
  • the data movement control unit 62 receives a response of the completion of the garbage collection or wear leveling process from the arbitration unit 64. Then, the data movement control unit 62 transmits a response to the completion of garbage collection or wear leveling processing to the movement target detection unit 61.
  • FIG. 4 is a diagram illustrating an example of a format of a signal input to the arbitration unit.
  • the signal from the data movement control unit 62 but also the signal input from the read / write control unit 63 to the arbitration unit 64 has the format shown in FIG.
  • a signal input from the data movement control unit 62 to the arbitration unit 64 includes an instruction type 101, a logical address 102, a physical address 103, a data movement control instruction number 104, and a management table in the header part.
  • a search channel 105 is stored.
  • the signal input from the data movement control unit 62 to the arbitration unit 64 stores the data 106 and the data error correction bit 107 in the data unit.
  • the instruction type 101 information indicating any one of writing or reading instructed by the CPU 3, garbage collection, or wear leveling writing or reading is stored.
  • the logical address 102 stores a logical address to be processed in the case of a write or read command from the CPU 3.
  • the physical address 103 is empty when it is input to the arbitration unit 64.
  • the data movement control instruction number stores a number indicating any one of garbage collection, wear leveling, and scrubbing.
  • the search channel 105 of the management table stores the number of the channel 80 used when searching for a page to be processed.
  • the data 106 stores data to be written.
  • the data error correction bit 107 stores information for error correction of data to be written.
  • the information for error correction is, for example, an error detection code of ECC (Error Check and Correct).
  • the data movement control unit 62 stores information indicating either garbage collection or wear leveling in the command type 101. Further, the data movement control unit 62 stores the physical address of the movement target page in the physical address 103. The data movement control unit 62 stores a number indicating either garbage collection or wear leveling in the number 104 of the data movement control instruction. Further, the data movement control unit 62 stores information of the channel 80 for accessing the NAND device 70 having the page to be moved in the search channel 105 of the management table. In this case, the data movement control unit 62 stores nothing in the logical address 102, the data 106, and the error correction bit 107 of the data.
  • the data movement control unit 62 stores information indicating either garbage collection or wear leveling in the command type 101. In this case, the data movement control unit 62 leaves the logical address 102 empty. At this time, the page to which data is written has not been determined, so the data movement control unit 62 leaves the physical address 103 empty.
  • the data movement control unit 62 stores a number indicating either garbage collection or wear leveling in the number 104 of the data movement control instruction. Further, the data movement control unit 62 stores the information of the channel 80 used for reading in the search channel 105 of the management table. Further, the data movement control unit 62 stores data to be written in the data 106. Further, the data movement control unit 62 calculates information for error correction of the data to be written, and stores the calculated error correction information in the error correction bit 107 of the data.
  • the data movement control unit 62 is an example of a “data movement unit”.
  • the read / write control unit 63 receives an input of a data write command for the NAND device 70 from the CPU 3. Then, the read / write control unit 63 acquires a physical address corresponding to the logical address designated by the write command from the address conversion table 69. Then, the read / write unit 63 outputs a write command using the acquired physical address as a read address to the arbitrating unit 64.
  • the read / write control unit 63 outputs a write command to the arbitration unit 64 without specifying a read address.
  • the read / write control unit 63 receives a write completion response from the arbitration unit 64. Then, the read / write control unit 63 returns a write completion response to the CPU 3.
  • the read / write control unit 63 receives an input of a read command for the NAND device 70 from the CPU 3. Then, the read / write control unit 63 acquires from the address conversion table 69 a physical address corresponding to the logical address designated by the read command. Then, the read / write control unit 63 outputs a read command using the acquired physical address as a read address to the arbitration unit 64.
  • the read / write control unit 63 receives input of the read data from the arbitration unit 64. Then, the read / write control unit 63 returns the received response to the CPU 3 as a response to the read command.
  • the read / write control unit 63 also sends a write command or a read command to the arbitration unit 64 using a signal having the format shown in FIG.
  • the read / write control unit 63 stores information indicating that it is a write command from the CPU 3 in the command type 101. Further, the read / write control unit 63 stores the logical address designated by the write command in the logical address 102. Further, the read / write control unit 63 stores, in the physical address 103, the physical address of the page from which data is read when the write command is data update. On the other hand, when the write command is not the data update but the first write, the read / write control unit 63 leaves the physical address 103 empty. Furthermore, the read / write control unit 63 leaves the command number for data movement control empty.
  • the read / write control unit 63 since the channel 80 for searching for the write destination page is not determined, the read / write control unit 63 leaves the search channel 105 of the management table empty. Further, the read / write control unit 63 stores data to be written in the data 106. Further, the read / write control unit 63 calculates error correction information from the data, and stores the calculated error correction information in the error correction bit 107 of the data.
  • the read / write control unit 63 stores information indicating that it is a read command from the CPU 3 in the command type 101. Further, the read / write control unit 63 stores the logical address designated by the read command in the logical address 102. The read / write control unit 63 stores the physical address of the page from which data is read out in the physical address 103. In this case, the read / write control unit 63 leaves the command number for data movement control empty. Further, the read / write control unit 63 stores the channel 80 used for reading in the search channel 105 of the management table. In the case of a read command, the read / write control unit 63 stores nothing in the data 106 and the error correction bit 107 of the data. The read / write control unit 63 is an example of a “write execution unit”.
  • the arbitration unit 64 arbitrates the read command and the write command from the data movement control unit 62 and the read / write control unit 63, and outputs them to the management table control unit and the switch element 662.
  • the arbitration unit 64 sequentially receives a page read command using a signal having the format of FIG. 4 from the data movement control unit 62 when performing garbage collection or wear leveling. Then, the arbitrating unit 64 instructs the channel switching unit 66 to read data from the page specified by the read command. Thereafter, the arbitrating unit 64 receives the read data from the channel switching unit 66. Next, the arbitrating unit 64 outputs the read data to the data movement control unit 62.
  • the arbitration unit 64 receives a write command using a signal having the format of FIG. 4 from the data control unit 62. As a result, the arbitration unit 64 acquires the information about the channel 80 used for reading and the data to be written together with the write instruction.
  • the arbitrating unit 64 instructs the management table control unit 65 to specify a block having a spare block that exists in the NAND device 70 connected to the channel 80 used for reading. Further, the arbitrating unit 64 outputs the data to be written to the channel switching unit 66. After that, the arbitrating unit 64 receives a data write completion response from the channel switching unit 66.
  • the arbitration unit 64 performs the above processing on all the instructed pages read by the data movement control unit 62. Thereafter, the arbitration unit 64 notifies the data movement control unit 62 of a response of completion of garbage collection or wear leveling processing.
  • the arbitration unit 64 receives a data write command or read command using a signal having a format shown in FIG. 4 from the read / write control unit 63.
  • the arbitration unit 64 instructs the channel switching unit 66 to read data from the physical address specified by the write command. Thereafter, the arbitrating unit 64 acquires the read data from the channel switching unit 66. Then, the arbitrating unit 64 merges the read data and the data received from the read / write control unit 63 to update the data.
  • the arbitration unit 64 determines whether or not an execution command for garbage collection or wear leveling has been received.
  • garbage collection and the wear leveling are not distinguished, they are referred to as “data movement processing”.
  • the arbitration unit 64 acquires, from the write command, the channel 80 for accessing the NAND device 70 having the page to be moved in the data movement process command. Then, the arbitrating unit 64 notifies the management table control unit 65 of an instruction to select a free page from the channel 80 other than the acquired channel 80. Further, the arbitrating unit 64 outputs the data to the channel switching unit 66. After that, the arbitrating unit 64 receives a data write completion response from the channel switching unit 66. Then, the arbitrating unit 64 transmits a data write completion response to the read / write control unit 63.
  • the arbitrating unit 64 notifies the management table control unit 65 of an instruction to select an empty page from all the channels 80. Further, the arbitrating unit 64 outputs the data to the channel switching unit 66. Thereafter, the arbitrating unit 64 transmits a write completion response to the read / write control unit 63. After that, the arbitrating unit 64 receives a data write completion response from the channel switching unit 66. Then, the arbitrating unit 64 transmits a data write completion response to the read / write control unit 63.
  • the arbitration unit 64 instructs the channel switching unit 66 to read data from the physical address specified by the read command. Thereafter, the arbitrating unit 64 acquires the read data from the channel switching unit 66. Then, the arbitration unit 64 transmits the read data to the read / write control unit 63 as a response.
  • the management table control unit 65 sends, from the arbitration unit 64, a specific instruction for a block having a spare block that exists in the NAND device 70 connected to the channel 80 used for reading at the time of data writing. receive. Then, the management table control unit 65 searches the management table 68 and identifies a block having a spare block from the NAND device 70 connected to the channel 80 used for reading. Further, the management table control unit 65 acquires the physical address of the page to which data is written in the specified physical block from the management table 68. Then, the management table control unit 65 outputs information on the channel 80 used for reading and the acquired physical address to the channel switching unit 66.
  • the management table control unit 65 specifies a block having a spare block from among the blocks included in the channel 80 whose identification number is 1. That is, the management table control unit 65 searches the range P and identifies a block having a spare block.
  • the management table control unit 65 updates the address conversion table 69 so that the logical address of the movement target page corresponds to the physical address of the movement destination page.
  • the management table control unit 65 selects a free page from a channel 80 other than the channel 80 used in the data movement processing when writing data.
  • An instruction to perform is received from the arbitration unit 64. Then, using the management table 68, the management table control unit 65 selects a free page from the management table 68 from among the NAND devices 70 connected to the channels 80 other than the channel 80 used in the data movement process.
  • the management table control unit 65 selects a free page from the blocks included in the channel 80 other than the channel 80 whose identification number is 1. In other words, the management table control unit 65 searches outside the range P and selects an empty page.
  • the management table control unit 65 outputs information on the channel 80 used for writing and the physical address of the page to be written to the channel switching unit 66 other than the channel 80 used in the data movement process.
  • management table control unit 65 updates the address conversion table 69 so that the logical address indicating the page in which the written data is stored corresponds to the physical address of the write destination page.
  • FIG. 5 is a diagram illustrating the state of the management table and the address conversion table before execution of garbage collection.
  • FIG. 6 is a diagram illustrating the state of the management table and the address conversion table after execution of garbage collection.
  • the management table 68 and the address conversion table 69 in FIG. 5 represent the state before execution of garbage collection.
  • a table 701 represents the state of a page included in the NAND device 70 connected to the channels # 0 and # 1.
  • a crossed page in the table 701 represents an invalid page.
  • the management table control unit 65 receives a search request for the management table 68 from the movement target detection unit 61 and detects the state of invalid pages from the first block to the last block for each channel of the management table 68. Then, the management table control unit 65 selects a block that satisfies a predetermined condition as a target block for garbage collection. In FIG. 5, the management table control unit 65 selects the block P2 of the channel # 0 represented by the row 681 as a garbage collection target block.
  • the management table control unit 65 selects a block having a spare block from the channel # 0, which is the same channel 80 as the channel 80 used for reading, as a writing destination block when writing data. That is, the management table control unit 65 searches for a block included in the range Q of the management table 68 and selects a block having a spare block. In this embodiment, the management table control unit 65 selects the block P8 of channel # 0. As described above, in this embodiment, when searching for a write destination block, only the range of one channel 80 is set as a search target.
  • the management table control unit 65 selects the page 711 of the block P2 of the channel # 0 as a movement target.
  • the physical address of each page is represented by a combination of a block number and a page number.
  • the physical address of page 711 is P2-3.
  • a page 711 corresponds to the logical address L3.
  • the management table control unit 65 moves the data of the page 711 to the page 712 of the selected block P8.
  • the physical address of page 712 is P8-0.
  • the management table control unit 65 invalidates the page 711 of the block P2 in the row 681 of the management table 68. Furthermore, the management table control unit 65 updates the update date and time of the block P2 in the row 681 of the management table 68.
  • the management table control unit 65 changes the information of the physical address 691 corresponding to the logical address L3 of the address conversion table 69 to the information of the write destination page 712. Specifically, the management table control unit 65 sets the channel 80 corresponding to the logical address L3 to channel # 0, and sets the block and page information representing the physical address to P8-0. Thus, the update of the management table 68 and the address conversion table 69 at the time of writing in the data movement process is completed.
  • the management table control unit 65 receives an instruction to select an empty page from all the channels 80 from the arbitration unit 64 when writing data. . Then, the management table control unit 65 uses the management table 68 to select a free page from the NAND devices 70 connected to all the channels 80. Thereafter, the management table control unit 65 outputs the channel 80 information used for writing and the physical address of the write destination page to the channel switching unit 66.
  • management table control unit 65 updates the address conversion table 69 so that the logical address indicating the page in which the written data is stored corresponds to the physical address of the write destination page.
  • the management table control unit 65 is an example of a “selection unit”.
  • the channel switching unit 66 first receives a data read command from the arbitration unit 64. Next, the channel switching unit 66 switches the path to the NAND-IF 67 connected to the channel 80 for accessing the NAND device 70 having the page specified by the read command. Then, the channel switching unit 66 outputs a read command including the data received from the arbitration unit 64 and information on the page to be moved to the NAND-IF 67.
  • the channel switching unit 66 receives the read data input from the NAND-IF 67. Then, the channel switching unit 66 transmits the received data to the arbitration unit 64.
  • the channel switching unit 66 receives input of data to be written from the arbitrating unit 64. Further, the channel switching unit 66 receives from the management table control unit 65 the information of the channel 80 used for reading and the physical address of the write destination page. The channel switching unit 66 switches the path to the NAND-IF 67 connected to the channel 80 used for reading. Then, the channel switching unit 66 outputs a write command including the data received from the arbitration unit 64 and information on the write destination page to the NAND-IF 67.
  • the channel switching unit 66 receives a data write completion response from the NAND-IF 67.
  • the channel switching unit 66 then transmits a data write completion response to the arbitration unit 64.
  • the channel switching unit 66 receives input of data to be written from the arbitration unit 64. Further, the channel switching unit 66 receives from the management table control unit 65 the input of the channel 80 information used for writing and the physical address of the page to be written. Here, if a data movement processing command has been received, the channel switching unit 66 acquires information on channels 80 other than the channel 80 used for data movement processing as information on the channel 80 used for writing. Then, the channel switching unit 66 switches the path to the NAND-IF 67 connected to the channel 80 used for writing. Thereafter, the channel switching unit 66 outputs a write command including the data received from the arbitration unit 64 and information of the write destination page to the NAND-IF 67.
  • the channel switching unit 66 receives a data write completion response from the NAND-IF 67.
  • the channel switching unit 66 then transmits a data write completion response to the arbitration unit 64.
  • the channel switching unit 66 receives input of data to be read from the arbitration unit 64. Further, the channel switching unit 66 receives from the management table control unit 65 the information of the channel 80 used for reading and the physical address of the page to be read. Then, the channel switching unit 66 switches the path to the NAND-IF 67 connected to the channel 80 used for reading. After that, the channel switching unit 66 outputs a read command including information on the page to be read to the NAND-IF 67.
  • the channel switching unit 66 receives the read data from the NAND-IF 67. Then, the channel switching unit 66 outputs the read data to the arbitration unit 64.
  • NAND-IFs 67 are connected to different channels 80, respectively. That is, the NAND-IF 67 performs writing and reading with respect to different NAND devices 70.
  • the NAND-IF 67 receives an input of a data read command including the physical address of the page to be read from the channel switching unit 66. Next, the NAND-IF 67 reads data from the page at the physical address specified by the read command. Then, the NAND-IF 67 outputs the read data to the arbitration unit 64.
  • the NAND-IF 67 receives from the channel switching unit 66 an input of a data write command including the data to be written and the physical address of the write destination page. Next, the NAND-IF 67 writes the received data to the page at the physical address specified by the write command. Then, the NAND-IF 67 outputs a write completion response to the arbitration unit 64.
  • the NAND-IF 67 writes data using the channel 80 connected to the NAND device 70 having the page to be moved. That is, in the garbage collection or wear leveling, the read data is written to another block using the same channel 80 as the channel 80 used for reading. That is, in this embodiment, the channel 80 used for reading and the channel 80 used for writing coincide in garbage collection or wear leveling.
  • the NAND-IF 67 When the NAND-IF 67 receives a write command from the CPU 3 while receiving an execution command for data movement processing, the NAND-IF 67 uses a channel 80 other than the channel 80 used for the data movement processing. Write. When the write instruction from the CPU 3 is received without receiving the execution instruction for the data movement process, the NAND-IF 67 selects an empty page without the limitation of the channel 80 and writes the data.
  • the NAND-IF 67 writes data instructed to be written by the CPU 3 using a channel 80 other than the channel 80 used for data movement processing. That is, the channel 80 used for writing data instructed to be written by the CPU 3 does not compete with the channel 80 used for data movement processing.
  • FIG. 7 is a detailed block diagram relating to data writing in the arbitration unit and the channel switching unit.
  • the arbitration unit 64 includes an output source selection unit 641, a search channel selection unit 642, FIFO (Fast In Fast Out) buffers 643 and 644, and a switch element 645.
  • the channel switching unit 66 includes a switching control unit 661, a switch element 662, and FIFO buffers 663a to 663d.
  • the FIFO buffer 643 has a FIFO queue.
  • the FIFO buffer 643 receives an input of a data write command in the data movement process from the data movement control unit 62.
  • channel 80 information used for reading is stored as channel information used for writing.
  • the FIFO buffer 643 outputs a write destination page selection instruction to the management table control unit 65 via the switch element 645 in order from the oldest write command, together with information on the channel 80 used for reading. At the same time, the FIFO buffer 643 outputs the data to be written to the channel switching unit 66 via the switch element 645.
  • the FIFO buffer 644 has a FIFO queue.
  • the FIFO buffer 644 receives an input of a data write command from the CPU 3 from the read / write control unit 63. Furthermore, the FIFO buffer 644 receives from the search channel selection unit 642 an input of search channel information to be searched for the write destination page.
  • This search channel information is information indicating a channel 80 other than the channel 80 used for writing in the data movement processing performed in parallel.
  • the FIFO buffer 644 outputs a selection instruction of a page to be written to the management table control unit 65 via the switch element 645 in order from the oldest write command, together with search channel information. At the same time, the FIFO buffer 644 outputs data to be written to the channel switching unit 66 via the switch element 645.
  • the search channel selection unit 642 acquires information on the channel 80 used for writing, that is, information on the channel 80 used for reading, from the data write command in the leading data movement process stored in the FIFO buffer 643. Then, the search channel selection unit 642 outputs information on the channel 80 used for writing data in the migration process to the FIFO buffer 644 as information on the search channel to be searched for the write destination page.
  • the output source selection unit 641 switches the switch elements 645 in a predetermined order so that the output from the data movement control unit 62 and the output from the read / write control unit 63 are evenly output from the switch element 645.
  • the output source selection unit 641 alternately selects the output of the FIFO buffer 643 and the output of the FIFO buffer 644 and switches them in order so as to be output from the switch element 645.
  • the switch element 645 receives the switching control from the switching control unit 661, and switches the path so that any one of the outputs from the FIFO buffers 643 and 644 is output from the management table control unit 65 and the switching element 662.
  • the management table control unit 65 receives, from the FIFO buffer 643 via the switch element 645, an input of a write destination page selection instruction together with information on the channel 80 used for reading. Next, the management table control unit 65 extracts a spare block from the NAND device 70 connected to the channel 80 used for reading, and selects an empty page of the extracted spare block as a write destination page. Then, the management table control unit 65 outputs information on the selected write destination page to the switching control unit 661. Further, the management table control unit 65 outputs the information of the selected write destination page to the switch element 645.
  • the management table control unit 65 receives an input of a selection instruction of a write destination page from the FIFO buffer 644 through the switch element 645 together with the search channel information. Specifically, the management table control unit 65 acquires information on channels 80 other than the channel 80 used for writing in the data movement processing performed in parallel as information on search channels.
  • the management table control unit 65 selects a free page as a write destination page from the NAND devices 70 connected to the channels 80 other than the channel 80 used for writing in the data movement processing performed in parallel. Then, the management table control unit 65 outputs information on the selected write destination page to the switching control unit 661. Further, the management table control unit 65 outputs the information of the selected write destination page to the switch element 645.
  • the switching control unit 661 receives from the management table control unit 65 an input of information of a write destination page in the data movement process. Then, the switching control unit 661 switches the switch element 643 so that the output from the management table control unit 65 and the switch element 645 is sent to the channel 80 connected to the NAND device 70 having the received write destination page.
  • the switching control unit 661 receives from the management table control unit 65 input of information on the write destination page in the write command from the CPU 3. Then, the switching control unit 661 switches the switch element 662 so that the output from the management table control unit 65 and the switch element 645 is sent to the channel 80 connected to the NAND device 70 having the received write destination page.
  • the switch element 645 receives the switching control from the switching control unit 661, and switches the path so that the output from the management table control unit 65 and the switch element 645 is input to any of the FIFO buffers 663a to 663d.
  • the FIFO buffers 663a to 663d have a FIFO queue.
  • the FIFO buffers 663a to 663d are connected to the NAND-IFs 67a to 67d, respectively. Since all of the FIFO buffers 663a to 663d have the same function, the FIFO buffers 663a to 663d are hereinafter referred to as “FIFO buffers 663” without distinction.
  • the FIFO buffer 663 receives input of information and data of a write destination page via the switch element 662 when the switch element 662 switches the path to connect to itself. Specifically, the FIFO buffer 663 receives input of information of a write destination page from the management table control unit 65. In the case of data movement processing, the FIFO buffer 663 receives data input from the data movement control unit 62. In the case of a write command from the CPU 3, the FIFO buffer 663 receives data input from the read / write control unit 63.
  • the FIFO buffer 663 outputs the received write destination page information and write target data to the connection destination NAND-IF 67.
  • FIG. 8 is a time chart showing the output from each part of the NAND controller.
  • the case where there are four channels # 0 to # 3 as the channel 80 will be described.
  • the case where the data stored in the page of the NAND device 70 connected to channel # 0 is the data to be moved will be described as the data movement process.
  • a chart 201 in FIG. 8 represents an output from the data movement control unit 62 to the arbitration unit 64.
  • a chart 202 represents an output from the read / write control unit 63 to the arbitration unit 64.
  • a chart 203 represents an output from the arbitration unit 64 to the management table control unit 65.
  • a chart 204 represents an output from the management table control unit 65 to the channel switching unit 66.
  • a chart 205 represents an output from the channel switching unit 66 to the NAND-IF 67 connected to the channel # 0.
  • a chart 206 represents an output from the channel switching unit 66 to the NAND-IF 67 connected to the channel # 1.
  • a chart 207 represents an output from the channel switching unit 66 to the NAND-IF 67 connected to the channel # 2.
  • a chart 208 represents an output from the channel switching unit 66 to the NAND-IF 67 connected to the channel # 3.
  • the horizontal axis in FIG. 8 represents the passage of time.
  • Each square described in each of the charts 201 to 208 represents an output signal, and a signal generation source is described in the upper part of the output signal.
  • a generation source here, there is a garbage collection (GC) or CPU3.
  • GC garbage collection
  • the contents of processing and the order of processing are described in the middle of the output signal.
  • the contents of the process include a read process (Read) and a write process (Write).
  • the order of processing is represented by the order of numbers in parentheses following the content of the processing.
  • the number of the channel 80 to be processed is described in the lower part of the output signal. For example, “ch0” represents channel # 0.
  • the data movement control unit 62 outputs to the arbitration unit 64 a signal 211 in which the processing target channel 80 is channel # 0 in response to the garbage collection zeroth read command.
  • the data movement control unit 62 outputs to the arbitration unit 64 a signal 212 in which the channel 80 to be processed is channel # 0 in response to the first garbage collection read command.
  • the data movement control unit 62 outputs a signal 213, which is the zeroth write command for garbage collection, to the arbitration unit 64.
  • the data movement control unit 62 sets the processing target channel 80 in the garbage collection writing to be the same as the channel 80 used for reading. Therefore, the processing target channel 80 in the signal 211 is channel # 0.
  • the data movement control unit 62 outputs to the arbitration unit 64 a signal 214 that is the first garbage collection write command and the processing target channel 80 is channel # 0.
  • the arbitration unit 64 outputs the signal 211 received from the data movement control unit 62 to the management table control unit 65.
  • the arbitrating unit 64 outputs the signal 212 received from the data movement control unit 62 to the management table control unit 65.
  • the management table control unit 65 outputs the signal 211 received from the arbitration unit 64 to the channel switching unit 66.
  • the management table control unit 65 outputs the signal 212 received from the arbitration unit 64 to the channel switching unit 66.
  • the channel switching unit 66 outputs to the NAND-IF 67 connected to the channel # 0 that is the processing target channel 80 indicated by the signal 211 received from the management table control unit 65. Thereafter, the NAND-IF 67 writes the data corresponding to the signal 211 to the NAND device 70 via the channel # 0. Further, the channel switching unit 66 outputs to the NAND-IF 67 connected to the channel # 0 that is the channel 80 to be processed indicated by the signal 212 received from the management table control unit 65. Thereafter, the NAND-IF 67 writes the data corresponding to the signal 212 to the NAND device 70 via the channel # 0.
  • the read / write control unit 63 outputs to the arbitration unit 64 a signal 221 in which the channel 80 to be processed is channel # 0 in response to the 0th read command from the CPU 3.
  • the read / write control unit 63 outputs to the arbitration unit 64 a signal 212 in which the channel 80 to be processed is channel # 1 in response to the first read command from the CPU 3.
  • the data movement control unit 62 outputs to the arbitration unit 64 a signal 213 in which the channel 80 to be processed is channel # 0 in response to the 0th write command for garbage collection.
  • the read / write control unit 63 outputs to the arbitration unit 64 a signal 223 in which the channel 80 to be processed is not determined by the 0th write command from the CPU 3.
  • the data movement control unit 62 outputs to the arbitration unit 64 a signal 214 in which the processing target channel 80 is channel # 0 in response to the first garbage collection write command.
  • the read / write control unit 63 outputs to the arbitration unit 64 a signal 224 in which the channel 80 to be processed is undecided by the first write command from the CPU 3.
  • the read / write control unit 63 outputs to the arbitration unit 64 a signal 225 in which the channel 80 to be processed is channel # 1 by the second write command from the CPU 3.
  • the arbitration unit 64 outputs the signal 221 received from the read / write control unit 63 to the management table control unit 65 and the channel switching unit 66 as shown in the chart 203. Thereafter, the arbitrating unit 64 alternately outputs signals 222 to 225 that are outputs from the read / write control unit 63 and signals 213 to 214 that are output from the data movement control unit 62 to the management table control unit 65.
  • the arbitration unit 64 selects the channel 80 for searching for the page to which the signal 223 is written from the channels 80 other than the channel # 0, which is the channel 80 to be processed by the signal 213 output immediately before.
  • the arbitrating unit 64 selects channel # 1 as the channel 80 to be processed by the signal 223.
  • the arbitration unit 64 selects the channel 80 for searching for the page to which the signal 224 is written from the channels 80 other than the channel # 0 that is the channel 80 to be processed by the signal 214 output immediately before.
  • the arbitrating unit 64 selects channel # 1 as the channel 80 to be processed by the signal 224.
  • the management table control unit 68 receives the signals 222 to 225 and 213 to 214 from the arbitration unit 64 as shown in the chart 204. Then, the management table control unit 68 selects an empty page from the NAND devices 70 connected to the processing target channel 80 indicated by each signal. Then, the management table control unit 68 outputs signals 222 to 225 and 213 to 214 to the channel switching unit 66 together with information on the selected empty page.
  • the channel switching unit 66 outputs the signal received from the management table control unit 65 to the NAND-IF 67 connected to the processing target channel 80 of the signal. Specifically, as shown in chart 205, channel switching unit 66 outputs signals 211, 213, and 214 to NAND-IF 67 connected to channel # 0. Further, as shown in chart 206, channel switching unit 66 outputs signals 222 to 225 to NAND-IF 67 connected to channel # 1.
  • the channel switching unit 66 does not output signals to the NAND-IF 67 connected to the channels # 2 and # 3.
  • the information processing apparatus 1 can reduce the waiting time of the data movement process and the process for the write command from the CPU 3, and can improve the processing efficiency.
  • FIG. 9 is a flowchart of data movement processing and processing of a write command from the CPU.
  • a write command is input from the CPU 3 in parallel with the data movement process.
  • the management table control unit 65 receives the request from the movement target detection unit 61, searches the management table 68, and selects the physical address of the page to be moved. Then, the data movement control unit 62 acquires the physical address of the page to be moved selected by the management table control unit 65 (step S1).
  • the data movement control unit 62 outputs a data read command from the movement target page to the arbitration unit 64.
  • the arbitration unit 64 reads data from the NAND device 70 based on the physical address to be moved, and outputs the data to the data movement control unit 62.
  • the data movement control unit 62 temporarily stores the read data (step S2).
  • the data movement control unit 62 instructs the arbitration unit 64 to write the read data.
  • the arbitration unit 64 notifies the management table control unit 65 of the channel 80 from which the data has been read as a search channel used for searching for the write destination page (step S3).
  • the arbitration unit 64 receives an input of a write command from the CPU 3 from the read / write control unit 63. Then, the arbitrating unit 64 notifies the management table control unit 65 of channels 80 other than the channel 80 used for writing data movement processing as the channel 80 used for writing data designated by the CPU 3 (step S4).
  • the management table control unit 65 searches the management table 68 for a spare block using the channel 80 notified from the arbitration unit 64 as a search channel, and sets the spare block of the search result as a write destination page (step S5).
  • the channel switching unit 66 transmits the data temporarily stored by the data movement control unit 62 to the NAND-IF 67 connected to the page selected by the arbitration unit 64.
  • the NAND-IF 67 writes data in the spare block of the search result of the NAND device 70 using the channel 80 used for reading (step S6).
  • the management table control unit 65 updates the management table 68 and the address conversion table 69 (step S7).
  • the management table control unit 65 searches for a page to which data is written in response to a write command from the CPU 3, using a channel 80 other than the channel 80 used for writing in the data movement process as a search channel. Then, the channel switching unit 66 transmits data to the NAND-IF 67 connected to the write destination page selected by the management table control unit 65. The NAND-IF 67 writes data to the search result page of the NAND device 70 using the channel 80 other than the channel 80 used for writing the data movement process (step S8).
  • the movement target detection unit 61 determines whether or not the data movement process has been executed for all the blocks in the management table 68 (step S9). If there is a block for which the data movement process has not been completed (No at Step S9), the movement target detection unit 61 returns to Step S1.
  • step S9 Yes
  • the NAND controller 6 ends the data movement process.
  • the NAND controller uses a channel different from the channel used in the data movement process for processing the write command from the CPU. Therefore, the competition between the channel used in the data movement process and the channel used for the write command from the CPU can be suppressed, and the processing efficiency can be improved.
  • the channel used for reading and the channel used for writing are matched in the data movement processing, and the other channels are used for processing of the CPU write command.
  • the channel selection method is not limited to this as long as the channel used for data movement processing is different from the channel used for CPU write instruction processing. For example, if the number of channels is sufficient, a channel used for writing in the data movement process may be appropriately selected, and a channel other than the channel used for the data movement process may be used for processing the CPU write command.
  • Example 2 will be described.
  • the channel used for reading data and the channel used for writing are different in executing scrub for error detection and correction. Therefore, the function of each part in the scrub will be mainly described below.
  • An information processing apparatus and a NAND controller according to this embodiment are also shown in FIGS. In the following, description of the same functions as those of the first embodiment will be omitted.
  • the movement target detection unit 61 transmits a search request for the management table 68 to the management table control unit 65 in response to an instruction from the software or an internal timer. Thereafter, when executing the scrub, the movement target detection unit 61 receives an input of information on the execution target page from the management table control unit 65 as a request response. The movement target detection unit 61 notifies the data movement control unit 62 of the physical address of the page to be scrubbed. Further, the movement target detection unit 61 notifies the data movement control unit 62 of a scrub execution instruction.
  • the data movement control unit 62 receives an input of a physical address of a page on which scrubbing is performed from the movement target detection unit 61. Then, the data movement control unit 62 outputs a data read command together with the physical address to the arbitration unit 64. Thereafter, the data movement control unit 62 receives the read data from the arbitration unit 64. Then, the data movement control unit 62 temporarily stores the read data.
  • the data movement control unit 62 detects an error in the stored data. If no error is detected, the data movement control unit 62 discards the read data and reads data from the next physical address.
  • the data movement control unit 62 performs error correction on the data in which the error is detected. Next, the data movement control unit 62 selects a channel 80 other than the channel 80 used for reading from the management table 68. Then, the data movement control unit 62 outputs a data write command after error correction to the selected channel 80 to the arbitration unit 64.
  • the arbitration unit 64 outputs the physical address and data read command received from the data movement control unit 62 to the channel switching unit 66. Thereafter, the arbitrating unit 64 receives the read data from the channel switching unit 66. Then, the arbitration unit 64 outputs the read data to the data movement control unit 62.
  • the arbitration unit 64 receives an input of a data write command after error correction to the channel 80 selected by the data movement control unit 62. Then, the arbitrating unit 64 outputs to the management table control unit 65 a command to write data after error correction to the channel 80 selected by the data movement control unit 62. Further, the arbitrating unit 64 outputs the data after error correction to the channel switching unit 66.
  • the management table control unit 65 receives from the arbitration unit 64 an input of a data write command after error correction to the channel 80 selected by the data movement control unit 62. Then, the management table control unit 65 selects a write destination page from the pages of the NAND device 70 connected to the designated channel 80. Next, the management table control unit 65 notifies the channel switching unit 66 of the physical address of the selected page. Thereafter, the management table control unit 65 updates the management table 68 and the address conversion table 69.
  • the channel switching unit 66 outputs a physical address and data read command to the NAND-IF 67 connected to the physical address designated by the arbitration unit 64. Thereafter, the channel switching unit 66 receives the read data from the NAND-IF 67. Then, the channel switching unit 66 outputs the read data to the arbitration unit 64.
  • the channel switching unit 66 receives from the management table control unit 65 the input of the physical address of the page to which the error-corrected data is written. Further, the channel switching unit 66 receives data input after error correction from the arbitrating unit 64. Then, the channel switching unit 66 writes the write command to the physical address received from the management table control unit 65 of the data after error correction to the NAND device 70 connected to the page having the physical address.
  • the NAND-IF 67 receives a read command from the channel switching unit 66, reads data from the designated physical address of the NAND device 70, and outputs the data to the channel switching unit 66.
  • the NAND-IF 67 receives a write command from the channel switching unit 66 and writes data to a designated physical address of the NAND device 70.
  • the NAND-IF 67 for writing data is connected to a channel 80 different from the channel 80 used for reading. Therefore, data writing is performed using a channel 80 different from data reading.
  • FIG. 10 is a flowchart of the scrub process performed by the NAND controller according to the second embodiment.
  • the management table control unit 65 receives the request from the movement target detection unit 61, searches the management table 68, and selects the physical address of the scrub execution target page. Then, the data movement control unit 62 acquires the physical address of the execution target page selected by the management table control unit 65 (step S11).
  • the data movement control unit 62 reads and temporarily stores data from the designated physical address in the NAND device 70 via the arbitration unit 64, the channel switching unit 66, and the NAND-IF 67 (step S12).
  • the data movement control unit 62 performs error detection on the stored data (step S13).
  • the data movement control unit 62 determines whether or not an error has occurred in the read data (step S14). When no error has occurred (No at Step S14), the NAND controller 6 proceeds to Step S19.
  • step S14 when an error has occurred (step S14: affirmative), the data movement control unit 62 selects a channel 80 different from the channel 80 from which the data was read from the management table 68 as a search channel (step S15). Then, the data movement control unit 62 performs error correction and notifies the arbitration unit 64 of a data write command after error correction using the search channel 80.
  • the arbitration unit 64 instructs the management table control unit 65 to select a spare block from the search channel.
  • the management table control unit 65 searches for a spare block in the search channel from the management table 68, and obtains the physical address of the page to be written (step S16). Then, the management table control unit 65 notifies the acquired physical address to the channel switching unit 66.
  • the channel switching unit 66 outputs the error correction data write command received from the arbitration unit 64 to the NAND-IF 67 connected to the page having the physical address designated by the management table control unit 65.
  • the NAND-IF 67 writes the data after error correction to the physical address of the spare block of the search result (step S17).
  • the management table control unit 65 updates the management table 68 and the address conversion table 69 (step S18).
  • the movement target detection unit 61 determines whether scrubbing has been executed up to the final address in the management table 68 (step S19). If scrubbing has not been completed up to the final address (No at Step S19), the movement target detection unit 61 returns to Step S11.
  • step S19: Yes the movement target detection unit 61 ends the scrub process.
  • the NAND controller uses different channels for reading data and writing data after error correction in scrubbing.
  • the error-corrected data can be stored in a channel different from the channel connected to the page where the error has occurred, and safe storage of data and improvement in reliability can be achieved.
  • FIG. 11 is a block diagram of the NAND controller according to the third embodiment.
  • the NAND controller 6 according to the present embodiment realizes each function by executing software by the CPU 601.
  • parts having the same reference numerals as those in FIG. 2 have the same functions unless otherwise specified.
  • the NAND controller 6 includes a CPU 601 and a device access control unit 602.
  • the CPU 601 and the device access control unit 602 are connected by a bus.
  • the CPU 601 is connected to the CPU 3 of the information processing apparatus 1.
  • the CPU 601 is connected to the memory device 8.
  • the device access control unit 602 is connected to the NAND device 70.
  • the memory device 8 stores various programs including programs that realize the functions of the movement target detection unit 61, the data movement control unit 62, the arbitration unit 64, the management table control unit 65, and the read / write control unit 63.
  • the memory device 8 stores an address conversion table 69 and a management table 68.
  • the CPU 601 reads various programs stored in the memory device 8 and performs a process for realizing the functions of the movement target detection unit 61, the data movement control unit 62, the arbitration unit 64, the management table control unit 65, and the read / write control unit 63. expand. Then, the CPU 601 executes each expanded process using the address conversion table 69 and the management table 68, thereby moving the movement target detection unit 61, the data movement control unit 62, the arbitration unit 64, the management table control unit 65, and the read / write. Each function of the control unit 63 is realized.
  • the device access control unit 602 mediates data exchange between the CPU 601 and the NAND device 70.
  • the device access control unit 602 realizes the functions of the channel switching unit 66 and the NAND-IFs 67A to 67D illustrated in FIG.
  • control can be performed in the same manner as in the first embodiment. Contention with the channel used for the write command can be suppressed, and the processing efficiency can be improved.

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Abstract

　複数の記憶部（７０）は、アクセスする経路が異なるグループに分けられる。データ移動制御部（６２）は、記憶部の中の第１記憶部へ接続する第１経路を経由して第１記憶部へ格納データを読み出し、記憶部の中の第２記憶部へ接続する第２経路を経由して第２記憶部へ読み出した前記格納データを書き込む。リードライト制御部（６３）は、データの書込命令を受けて、記憶部（７０）の中の第３記憶部に接続する第３経路を経由して第３記憶部に書込命令で指定されたデータを書き込む。管理テーブル制御部（６５）は、第１経路及び第２経路と、第３経路とが異なるように第３記憶部を選択する。

Description

情報処理装置、メモリコントローラ、記憶装置の制御プログラム及び記憶装置の制御方法
　本発明は、情報処理装置、メモリコントローラ、記憶装置の制御プログラム及び記憶装置の制御方法に関する。
　近年、磁気ディスクよりも高速に動作する不揮発性メモリを用いた情報処理装置が知られている。このような情報処理システムの一例として、不揮発性メモリの一種であるＮＡＮＤフラッシュメモリデバイスがメモリシステムやストレージシステムとして様々な分野で利用されている。ＮＡＮＤフラッシュメモリデバイスは従来の磁気ディスクに比べて動作速度が高速で、かつ他の不揮発性メモリよりも大容量化が容易である。以下の説明では、ＮＡＮＤフラッシュメモリデバイスをＮＡＮＤデバイスと記載する。さらに、ＮＡＮＤデバイスを用いたストレージとしては、複数のＮＡＮＤデバイスを有するＳＳＤ（Solid　State　Drive）といったものがある。
　ここで、ＮＡＮＤデバイスは、データの記憶領域である物理ページ単位でデータの書込み、読出し、データの更新に係る移動を行い、複数の物理ページを含む物理ブロック単位でデータの消去を行う。このため、ＮＡＮＤデバイスは、有効なデータを格納するページと無効なデータを格納するページとが混在した物理ブロックを有する場合がある。また、ＮＡＮＤデバイスは、データを消去する際に素子が劣化するので、頻繁に更新されるデータが書込まれた物理ページと、あまり更新されないデータが書込まれた物理ページとでは素子が劣化する期間にばらつきが発生する。
　このため、各物理ブロックに対するデータの書込み状況やデータの書込時刻に応じて、各物理ブロックに書込まれたデータの移動を実行し、データの整理や劣化の平準化を行うＮＡＮＤコントローラが知られている。ある物理ブロック内の有効ページが少なくなったときに、残っている有効ページを他のブロックに移動してブロックを消去できるように整理する処理は、「ガベージコレクション」と呼ばれる。また、ブロック毎の劣化速度のばらつきを抑えるために、書き込まれてから長時間更新のないデータを別のブロックに移動して消去回数を平準化する処理は、「ウェアレベリング」と呼ばれる。さらに、データが正常に保管されていることを確認するために、データを読み出し、エラー検出を行い、エラーを検出した場合、他のアドレスにデータを訂正して書き込む処理は、「スクラブ」と呼ばれる。
　ＮＡＮＤコントローラは、物理ブロック毎に、各物理ページのデータが有効であるか否かを示す情報と、最後にデータが書き込まれた時刻を示す情報とが格納された管理情報テーブルを有する。そして、ＮＡＮＤコントローラは、仮情報テーブルを用いてガベージコレクション、ウェアレベリング及びスクラブを行う。
　例えば、ＮＡＮＤコントローラは、管理情報テーブルを参照し、物理ブロック毎に、有効なデータの数やデータが書込まれてから経過した時間に応じて、データを移動させるか否かを判定する。その後、ＮＡＮＤコントローラは、データを移動させると判定した場合は、物理ブロックに書込まれた有効なデータを、予備ブロックの物理ページに移動し、選択した物理ブロックのデータを消去することで、新たな予備ブロックの確保や、劣化の平準化を行う。
　また、ＮＡＮＤコントローラは、情報処理装置が実行するシステムがデータの指定に用いる論理アドレスを、データが格納された物理ページを示す物理アドレスに変換するアドレス変換テーブルを有する。そして、ＮＡＮＤコントローラは、データの移動を行った場合は、データの移動元、および、データの移動先を示す物理アドレスを用いて、アドレス変換テーブルの更新を行う。
　例えば、ＮＡＮＤデバイスの技術として、複数のストライプの各々が異なる処理状態となるようにスケジューリングし、各処理の競合を分散する従来技術が有る。また、ＮＡＮＤコントローラからデータの読み出しと移動先への書き込みを同時に行い、データをＮＡＮＤコントローラに一時保管せずに、直接ＮＡＮＤデバイスから他のＮＡＮＤデバイスへ移動させる従来技術がある。
特表２０１３－５１３８８１号公報 特開２０１２－２３０６２１号公報
　しかしながら、ガベージコレクションにおいて、ＮＡＮＤデバイスから読み出した移動対象のデータを、ＮＡＮＤデバイスに書き込む場合、書き込みを行っているチャネルに対するＣＰＵによるデータの読み出しや書き込みが妨げられてしまう。これにより処理効率が低下してしまう。これは、ウェアレベリングの場合も同じである。
　また、ストライプ毎に状態を異ならせる従来技術を用いた場合、複数のチャネルをまたぐデータ移動が多くなり、処理能力が低下するおそれがある。また、データのＮＡＮＤデバイスへの一時保管を行わずにＮＡＮＤデバイス間でデータの移動を行う従来技術を用いても、ＣＰＵからの命令とガベージコレクションなどの処理との競合を取り除くことは困難である。
　開示の技術は、上記に鑑みてなされたものであって、処理効率を向上させた情報処理装置、メモリコントローラ、記憶装置の制御プログラム及び記憶装置の制御方法を提供することを目的とする。
　本願の開示する情報処理装置、メモリコントローラ、記憶装置の制御プログラム及び記憶装置の制御方法は、一つの態様において、複数の記憶部は、アクセスする経路が異なるグループに分けられる。データ移動部は、前記記憶部の中の第１記憶部へ接続する第１経路を経由して前記第１記憶部へ格納データを読み出し、前記記憶部の中の第２記憶部へ接続する第２経路を経由して前記第２記憶部へ読み出した前記格納データを書き込む。書込実行部と、データの書込命令を受けて、前記記憶部の中の第３記憶部に接続する第３経路を経由して前記第３記憶部に前記書込命令で指定されたデータを書き込む。選択部は、前記第１経路及び前記第２経路と、前記第３経路とが異なるように前記第３記憶部を選択する。
　本願の開示する情報処理装置、メモリコントローラ、記憶装置の制御プログラム及び記憶装置の制御方法の一つの態様によれば、処理効率が向上するという効果を奏する。
図１は、情報処理装置の概略構成図である。 図２は、実施例１に係るＮＡＮＤコントローラのブロック図である。 図３は、管理テーブルの一例を表す図である。 図４は、調停部へ入力される信号のフォーマットの一例の図である。 図５は、ガベージコレクション実行前の管理テーブル及びアドレス変換テーブルの状態を表す図である。 図６は、ガベージコレクション実行後の管理テーブル及びアドレス変換テーブルの状態を表す図である。 図７は、調停部及びチャネル切替部のデータの書き込みに関する詳細なブロック図である。 図８は、ＮＡＮＤコントローラの各部からの出力を表すタイムチャートである。 図９は、データ移動処理及びＣＰＵからの書込命令の処理のフローチャートである。 図１０は、実施例２に係るＮＡＮＤコントローラによるスクラブの処理のフローチャートである。 図１１は、実施例３に係るＮＡＮＤコントローラのブロック図である。
　以下に、本願の開示する情報処理装置、メモリコントローラ、記憶装置の制御プログラム及び記憶装置の制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する情報処理装置、メモリコントローラ、記憶装置の制御プログラム及び記憶装置の制御方法が限定されるものではない。
　図１は、情報処理装置の概略構成図である。情報処理装置１は、複数のメモリ２ａ及び２ｂ、複数のＣＰＵ（Central　Processing　Unit）３ａ及び３ｂ、Ｉ／Ｏ（Input　Output）ハブ４、並びに、複数のＳＳＤ（Solid　State　Drive）５ａ及び５ｂを有する。また、ＳＳＤ５ａは、ＮＡＮＤコントローラ６ａ及び複数のＮＡＮＤデバイス７１ａ～７８ａを有する。
　また、ＳＳＤ５ｂは、ＮＡＮＤコントローラ６ｂ及び複数のＮＡＮＤデバイス７１ｂ～７８ｂを有する。なお、以下の説明では、ＳＳＤ５ｂ、ＮＡＮＤコントローラ６ｂ、及び複数のＮＡＮＤデバイス７１ｂ～７８ｂは、ＳＳＤ５ａ、ＮＡＮＤコントローラ６ａ、及び複数のＮＡＮＤデバイス７１ａ～７８ａと同様の機能を発揮するものとして、説明を省略する。
　各メモリ２ａ及び２ｂは、各ＣＰＵ３ａ及び３ｂが演算処理に用いるデータを記憶する記憶装置である。また、各ＣＰＵ３ａ及び３ｂは、メモリ２ａ及び２ｂが記憶するデータを用いて、各種演算処理を行う演算処理装置である。例えば、ＣＰＵ３ａ及び３ｂは、ＮＵＭＡ（Non-Uniform　Memory　Access）の技術を用いて、メモリ２ａ及び２ｂが記憶するデータを取得し、取得したデータを用いて演算処理を実行する。
　また、ＣＰＵ３ａ及び３ｂは、Ｉ／Ｏハブ４を介して、各ＳＳＤ５ａ及び５ｂが記憶するデータを取得し、取得したデータを用いて演算処理を実行する。詳細には、ＣＰＵ３ａは、ＳＳＤ５ａに対し、データの読出し要求や書込み要求を発行し、各ＮＡＮＤデバイス７１ａ～７８ａからデータの読出しや書込みを行う。例えば、ＣＰＵ３ａは、ＳＳＤ５ａに対し、読出し対象となるデータを指定する論理アドレスが格納された読出し要求を発行する。また、ＣＰＵ３ａは、データの書込み先を指定する論理アドレスと、書込み対象となるデータとが格納された書込み要求を発行する。
　ＮＡＮＤデバイス７１ａは、各種データを記憶する不揮発性メモリである。詳細には、ＮＡＮＤデバイス７１ａは、データの記憶領域である物理ページを複数有し、物理ページ単位でデータの書込みを行う。また、ＮＡＮＤデバイス７１ａは、複数の物理ページを有する物理ブロックを複数有し、ブロック単位でデータの消去を行う。ここで、１つの物理ページは、例えば、８キロバイトの記憶容量を有し、１つの物理ブロックは、例えば、１２８の物理ページを有する。
　また、ＮＡＮＤデバイス７１ａは、ＮＡＮＤコントローラ６ａと伝送路８１ａで接続されている。このＮＡＮＤデバイス７１ａとＮＡＮＤコントローラ６ａとを結ぶ伝送路８１ａは、チャネルと呼ばれる。以下では、伝送路８１ａを、チャネル８１ａと呼ぶ。同様に、ＮＡＮＤデバイス７２ａも、ＮＡＮＤデバイス７１ａと同様のチャネル８１ａによりＮＡＮＤコントローラ６ａに接続される。このように、１つのチャネル８１ａは、ＮＡＮＤデバイス７１ａ及び７２ａにより共有される。ここで、１つのチャネルを共有するＮＡＮＤデバイスの数は１つでも又３以上であってもよい。
　同様に、図１では、チャネル８２ａは、ＮＡＮＤデバイス７３ａ及びＮＡＮＤデバイス７４ａにより共有される。また、チャネル８３ａは、ＮＡＮＤデバイス７５ａ及びＮＡＮＤデバイス７６ａにより共有される。チャネル８４ａは、ＮＡＮＤデバイス７７ａ及びＮＡＮＤデバイス７８ａにより共有される。このＮＡＮＤデバイス７１ａ～７８ａが、「記憶部」の一例にあたる。
　ＮＡＮＤコントローラ６ａは、各ＮＡＮＤデバイス７１ａ～７８ａに対してアクセスし、データの読出しや書込みを行う。例えば、ＮＡＮＤコントローラ６ａは、データが記憶された記憶領域を各ＣＰＵ３ａ及び３ｂが指定する際に用いる論理アドレスと、データが格納されたＮＡＮＤデバイス７１ａ～７８ａの記憶領域を示す物理アドレスとを対応付けたアドレス変換テーブルを有する。
　そして、ＮＡＮＤコントローラ６ａは、読出し要求とともに論理アドレスを受信すると、アドレス変換テーブルを用いて、論理アドレスと対応付けられた物理アドレスを識別し、識別した物理アドレスが示す記憶領域からデータの読出しを行う。その後、ＮＡＮＤコントローラ６ａは、Ｉ／Ｏハブ４を介して、読出したデータをＣＰＵ３ａに送信する。
　なお、以下の説明では、理解を容易にするため、各物理ページの先頭アドレスとなる論理アドレスを単に論理アドレスと記載し、各物理ページの先頭アドレスとなる物理アドレスを単に物理アドレスと記載する。また、ＣＰＵ３ａ又は３ｂは、各物理ページの先頭アドレスとなる論理アドレスに対する読出し要求や書込み要求を発行するものとする。
　また、以下では、ＮＡＮＤコントローラ６ａ及び６ｂを区別しない場合、単に「ＮＡＮＤコントローラ６」という。また、ＮＡＮＤデバイス７１ａ～７８ａ及び７１ｂ～７８ｂを区別しない場合、単に「ＮＡＮＤデバイス７０」という。また、ＣＰＵ３ａ及び３ｂを区別しない場合、単に「ＣＰＵ３」という。さらに、チャネル８１ａ～８４ａ及び８１ｂ～８４ｂを区別しない場合、単に「チャネル８０」という。
　図２を参照して、ＮＡＮＤコントローラ６について説明する。図２は、実施例１に係るＮＡＮＤコントローラのブロック図である。図２に示すように、ＮＡＮＤコントローラ６は、移動対象検出部６１、データ移動制御部６２、リードライト制御部６３、調停部６４、管理テーブル制御部６５、チャネル切替部６６及びＮＡＮＤ－ＩＦ（Interface）６７ａ～６７ｄを有している。以下では、ＮＡＮＤ－ＩＦ６７ａ～６７ｄを区別しない場合、単に「ＮＡＮＤ－ＩＦ６７」という。また、本実施例に係るＮＡＮＤコントローラ６は、管理テーブル６８及びアドレス変換テーブル６９を有している。
　本実施例に係る管理テーブル６８は、図３に示すフォーマットを有している。図３は、管理テーブルの一例を表す図である。図３に示すように、管理テーブル６８は、各チャネルのブロック毎に、そのブロックが有する各ページが有効であるか無効であるかの情報及び最終の更新時刻を保持している。
　管理テーブル６８における「ＰａｇｅＶａｌｉｄ」は、ブロックが有する各ページが有効であるか無効であるかの情報である。図３では、１つのブロックに４つのページが有る場合であり、各ページを４つのビットで表している。そして、あるページに対応するビットが０であれば、そのページが無効ページであることを表す。また、あるページに対応するビットが１であれば、そのページが有効ページであることを表している。また、「ＴｉｍｅＳｔａｍｐ」は、各ページの最終の更新時刻を表している。
　管理テーブル６８は、例えば、ガベージコレクションやウェアレベリング、又はＣＰＵからのデータの書込命令における書き込み先の検出に用いられる。
　アドレス変換テーブル６９は、ＣＰＵ３によって指定される論理アドレスと、ＮＡＮＤデバイス７１における物理アドレスとの対応関係が登録されている。アドレス変換テーブル６９は、物理アドレスの情報として、その物理アドレスを有するページの情報とそのページを含むブロックの情報との組み合わせを保持している。さらに、アドレス変換テーブル６９は、物理アドレスの情報として、その物理アドレスを有するページを含むＮＡＮＤデバイス７０にアクセスするためのチャネル８０の情報を保持している。
　例えば、アドレス変換テーブル６９は、リードライト制御部６３がＣＰＵ３により指定された論理アドレスに対応する物理アドレスを取得する場合に用いられる。
　さらに、アドレス変換テーブル６９は、ＮＡＮＤデバイス７０に対してデータの書き込みが行われた場合、管理テーブル制御部６５により、書き込むデータの格納場所として指定された論理アドレスと書き込み先の物理アドレスとが対応するように更新される。また、その場合、アドレス変換テーブル６９は、管理データ制御部６５により、書き込むデータの読み出し元のデータが格納されていた物理アドレスと論理アドレスとの対応が削除される。
　移動対象検出部６１は、ソフトウェアからの指示や内部タイマーを契機として、管理テーブル６８の検索リクエストを管理テーブル制御部６５へ送信する。その後、移動対象検出部６１は、ガベージコレクション又はウェアレベリングを実行する場合、実行対象のページの情報の入力をリクエスト応答として管理テーブル制御部６５から受ける。ここで、移動対象検出部６１は、実行対象のページの情報として、例えば、そのページが存在する物理ブロックの情報、そのページの物理アドレス及びそのページにアクセスするためのチャネル８０の情報を取得する。
　そして、移動対象検出部６１は、実行対象のページの情報をデータ移動制御部６２に通知する。さらに、移動対象検出部６１は、実行する処理の種類、すなわち、ガベージコレクション又はウェアレベリングのいずれの処理を実行するかを表す情報をデータ移動制御部６２に通知する。これにより、移動対象検出部６１は、実行対象のページのデータを新たな物理ブロックに順次移動することをデータ移動制御部６２に指示する。その後、移動対象検出部６１は、ガベージコレクション又はウェアレベリングの処理完了の応答をデータ移動制御部６２から受信して、ガベージコレクション又はウェアレベリングの処理を終了する。
　データ移動制御部６２は、実行対象のページの情報、及びガベージコレクション又はウェアレベリングのいずれの処理を実行するかを表す情報を移動対象検出部６１から受信する。
　そして、データ移動制御部６２は、移動対象検出部６１により通知された各実行対象のページからのデータの読出命令を調停部６４へ順次出力する。その後、データ移動制御部６２は、指定したページから読み出したデータの入力を調停部６４から受ける。そして、データ移動制御部６２は、受信したデータを読み出し元である移動対象のページの情報と対応させて一時保管する。
　次に、データ移動制御部６２は、一次保管したデータを、読み出しに使用したチャネル８０の情報及び書込命令とともに調停部６４へ出力する。ここで、読み出しに使用したチャネル８０とは、データの読み出し元である移動対象のページを有するＮＡＮＤデバイス７０へアクセスするためのチャネル８０である。
　その後、データ移動制御部６２は、ガベージコレクション又はウェアレベリングの処理完了の応答を調停部６４から受信する。そして、データ移動制御部６２は、ガベージコレクション又はウェアレベリングの処理完了の応答を移動対象検出部６１へ送信する。
　ここで、図４を参照して、データ移動制御部６２から調停部６４へ入力される信号について説明する。図４は、調停部へ入力される信号のフォーマットの一例の図である。ただし、データ移動制御部６２からの信号だけでではなく、リードライト制御部６３から調停部６４に入力される信号も、図４に示すフォーマットを有する。
　図４に示すように、データ移動制御部６２から調停部６４へ入力される信号は、ヘッダ部に命令種１０１、論理アドレス１０２、物理アドレス１０３、データ移動制御の命令の番号１０４及び管理テーブルの検索チャネル１０５が格納される。また、データ移動制御部６２から調停部６４へ入力される信号は、データ部にデータ１０６及びデータのエラー訂正ビット１０７が格納される。
　命令種１０１には、ＣＰＵ３から指示された書き込み又は読み出し、ガベージコレクション又はウェアレベリングの書き込み又は読み出しのいずれかを示す情報が格納される。論理アドレス１０２には、ＣＰＵ３からの書き込み又は読み出し命令の場合に処理の対象とする論理アドレスが格納される。物理アドレス１０３には、調停部６４へ入力される時点では空である。データ移動制御の命令の番号は、ガベージコレクション、ウェアレベリング又はスクラブのいずれかを表す番号が格納される。管理テーブルの検索チャネル１０５には、処理対象とするページを検索する場合に用いるチャネル８０の番号が格納される。
　また、データ１０６には、書き込み対象のデータが格納される。また、データのエラー訂正ビット１０７には、書き込み対象のデータの誤り訂正用の情報が格納される。誤り訂正用の情報は、例えばＥＣＣ（Error　Check　and　Correct）の誤り検出符号である。
　読出命令の場合、データ移動制御部６２は、ガベージコレクション又はウェアレベリングのいずれかを示す情報を命令種１０１に格納する。また、データ移動制御部６２は、移動対象のページの物理アドレスを物理アドレス１０３に格納する。また、データ移動制御部６２は、ガベージコレクション又はウェアレベリングのいずれかを示す番号をデータ移動制御の命令の番号１０４に格納する。さらに、データ移動制御部６２は、移動対象のページを有するＮＡＮＤデバイス７０にアクセスするためのチャネル８０の情報を管理テーブルの検索チャネル１０５に格納する。この場合、データ移動制御部６２は、論理アドレス１０２、データ１０６及びデータのエラー訂正ビット１０７には何も格納しない。
　書込命令の場合、データ移動制御部６２は、ガベージコレクション又はウェアレベリングのいずれかを示す情報を命令種１０１に格納する。この場合、データ移動制御部６２は、論理アドレス１０２を空のままとする。また、この時点では書き込み先のページは決まっていないので、データ移動制御部６２は、物理アドレス１０３を空のままとする。また、データ移動制御部６２は、ガベージコレクション又はウェアレベリングのいずれかを示す番号をデータ移動制御の命令の番号１０４に格納する。さらに、データ移動制御部６２は、読み出しに使用したチャネル８０の情報を管理テーブルの検索チャネル１０５に格納する。また、データ移動制御部６２は、書き込み対象のデータをデータ１０６に格納する。さらに、データ移動制御部６２は、書き込み対象のデータのエラー訂正用の情報を算出し、算出したエラー訂正用の情報をデータのエラー訂正ビット１０７に格納する。このデータ移動制御部６２が、「データ移動部」の一例にあたる。
　リードライト制御部６３は、ＮＡＮＤデバイス７０に対するデータの書込命令の入力をＣＰＵ３から受ける。そして、リードライト制御部６３は、書込命令で指示された論理アドレスに対応する物理アドレスをアドレス変換テーブル６９から取得する。そして、リードライト部６３は、取得した物理アドレスを読出アドレスとする書込命令を調停部６４へ出力する。
　ただし、書き込むデータが初めてＮＡＮＤデバイス７０に格納される場合、そのデータの格納場所として指定された論理アドレスに物理アドレスは割り当てられていない。その場合、リードライト制御部６３は、読出アドレスを指定せずに書込命令を調停部６４へ出力する。
　その後、データの書き込みが完了すると、リードライト制御部６３は、書き込み完了の応答を調停部６４から受信する。そして、リードライト制御部６３は、書き込み完了の応答をＣＰＵ３へ返す。
　また、リードライト制御部６３は、ＮＡＮＤデバイス７０に対する読出命令の入力をＣＰＵ３から受ける。そして、リードライト制御部６３は、読出命令で指示された論理アドレスに対応する物理アドレスをアドレス変換テーブル６９から取得する。そして、リードライト制御部６３は、取得した物理アドレスを読出アドレスとする読出命令を調停部６４へ出力する。
　その後、リードライト制御部６３は、読み出されたデータの入力を調停部６４から受ける。そして、リードライト制御部６３は、受信した応答を読出命令の応答としてＣＰＵ３へ返す。
　リードライト制御部６３も、図４に示すフォーマットを有する信号を用いて、調停部６４に対して書込命令又は読出命令を送る。
　書込命令の場合、リードライト制御部６３は、ＣＰＵ３からの書込命令であることを表す情報を命令種１０１に格納する。さらに、リードライト制御部６３は、書込命令で指示された論理アドレスを論理アドレス１０２に格納する。また、リードライト制御部６３は、書込命令がデータの更新の場合、データの読み出し元となるページの物理アドレスを物理アドレス１０３に格納する。これに対して、書込命令がデータの更新でなく初めての書き込みの場合、リードライト制御部６３は、物理アドレス１０３を空のままとする。さらに、リードライト制御部６３は、データ移動制御の命令番号を空のままとする。また、書き込み先のページを検索するチャネル８０も決まっていないので、リードライト制御部６３は、管理テーブルの検索チャネル１０５を空のままとする。また、リードライト制御部６３は、書き込むデータをデータ１０６に格納する。さらに、リードライト制御部６３は、データから誤り訂正用の情報を算出し、算出した誤り訂正用の情報をデータのエラー訂正ビット１０７に格納する。
　読出命令の場合、リードライト制御部６３は、ＣＰＵ３からの読出命令であることを表す情報を命令種１０１に格納する。さらに、リードライト制御部６３は、読出命令で指示された論理アドレスを論理アドレス１０２に格納する。また、リードライト制御部６３は、データの読み出し元となるページの物理アドレスを物理アドレス１０３に格納する。この場合、リードライト制御部６３は、データ移動制御の命令番号は空のままとする。また、リードライト制御部６３は、読み出しに使用するチャネル８０を管理テーブルの検索チャネル１０５に格納する。また、読出命令の場合、リードライト制御部６３は、データ１０６及びデータのエラー訂正ビット１０７には何も格納しない。このリードライト制御部６３が、「書込実行部」の一例にあたる。
　調停部６４は、データ移動制御部６２及びリードライト制御部６３からの読出命令及び書込命令の調停を行い、管理テーブル制御部及びスイッチ素子６６２に出力する。
　調停部６４は、ガベージコレクション又はウェアレベリングを実施する場合、図４のフォーマットを有する信号を用いたページの読出命令をデータ移動制御部６２から順次受信する。そして、調停部６４は、読出命令で指定されたページからのデータの読み出しをチャネル切替部６６に指示する。その後、調停部６４は、読み出されたデータをチャネル切替部６６から受信する。次に、調停部６４は、読み出したデータをデータ移動制御部６２へ出力する。
　その後、調停部６４は、図４のフォーマットを有する信号を用いた書込命令をデータ制御部６２から受信する。これにより、調停部６４は、書き込み指示とともに、読み出しに使用したチャネル８０の情報及び書き込むデータを取得する。
　次に、調停部６４は、読み出しに使用したチャネル８０に接続されているＮＡＮＤデバイス７０に存在する、予備ブロックを有するブロックの特定を管理テーブル制御部６５に指示する。さらに、調停部６４は、書き込み対象のデータをチャネル切替部６６へ出力する。その後、調停部６４は、データの書き込み完了の応答をチャネル切替部６６から受信する。
　調停部６４は、以上の処理を、データ移動制御部６２により読み出した指示された全てのページに対して実施する。その後、調停部６４は、ガベージコレクション又はウェアレベリングの処理完了の応答をデータ移動制御部６２に通知する。
　一方、ＣＰＵ３からデータの書き込み又は読み出しの指示があった場合、調停部６４は、図４に示すフォーマットを有する信号を用いたデータの書込命令又は読出命令をリードライト制御部６３から受ける。
　書込命令の場合、調停部６４は、書込命令で指定された物理アドレスからのデータの読み出しをチャネル切替部６６に指示する。その後、調停部６４は、読み出されたデータをチャネル切替部６６から取得する。そして、調停部６４は、読み出したデータとリードライト制御部６３から受信したデータとをマージして、データを更新する。
　次に、調停部６４は、ガベージコレクション又はウェアレベリングの実行命令を受けているか否かを判定する。以下では、ガベージコレクションとウェアレベリングとを区別しない場合、「データ移動処理」という。
　データ移動処理の実行命令を受けている場合、調停部６４は、データ移動処理の命令において、移動対象のページを有するＮＡＮＤデバイス７０にアクセスするためのチャネル８０を書込み命令から取得する。そして、調停部６４は、取得したチャネル８０以外のチャネル８０から空きページを選択する指示を管理テーブル制御部６５に通知する。さらに、調停部６４は、データをチャネル切替部６６へ出力する。その後、調停部６４は、データの書き込み完了の応答をチャネル切替部６６から受信する。そして、調停部６４は、データの書き込み完了の応答をリードライト制御部６３へ送信する。
　一方、データ移動処理の実行命令を受けていない場合、調停部６４は、全てのチャネル８０から空きページを選択する指示を管理テーブル制御部６５に通知する。さらに、調停部６４は、データをチャネル切替部６６へ出力する。その後、調停部６４は、リードライト制御部６３に書き込み完了の応答を送信する。その後、調停部６４は、データの書き込み完了の応答をチャネル切替部６６から受信する。そして、調停部６４は、データの書き込み完了の応答をリードライト制御部６３へ送信する。
　読出命令の場合、調停部６４は、読出命令で指定された物理アドレスからのデータの読み出しをチャネル切替部６６に指示する。その後、調停部６４は、読み出されたデータをチャネル切替部６６から取得する。そして、調停部６４は、読み出したデータを応答としてリードライト制御部６３へ送信する。
　管理テーブル制御部６５は、データ移動処理の場合、データの書き込み時に、読み出しに使用したチャネル８０に接続されているＮＡＮＤデバイス７０に存在する、予備ブロックを有するブロックの特定の指示を調停部６４から受ける。そして、管理テーブル制御部６５は、管理テーブル６８を検索して、読み出しに使用したチャネル８０に接続されているＮＡＮＤデバイス７０から、予備ブロックを有するブロックを特定する。さらに、管理テーブル制御部６５は、特定した物理ブロックにおけるデータの書き込み先とするページの物理アドレスを管理テーブル６８から取得する。そして、管理テーブル制御部６５は、読み出しに使用したチャネル８０の情報及び取得した物理アドレスをチャネル切替部６６へ出力する。
　例えば、管理テーブル６８が図３に示す状態の場合に、読み出しに使用したチャネル８０の識別番号が１であったとする。この場合、管理テーブル制御部６５は、識別番号が１であるチャネル８０に含まれるブロックの中から予備ブロックを有するブロックを特定する。すなわち、管理テーブル制御部６５は、範囲Ｐを検索して予備ブロックを有するブロックを特定する。
　その後、管理テーブル制御部６５は、移動対象のページの論理アドレスが、移動先のページの物理アドレスに対応するようにアドレス変換テーブル６９を更新する。
　また、データ移動処理命令を受けている際のＣＰＵからの書込命令の場合、管理テーブル制御部６５は、データの書き込み時に、データ移動処理で使用するチャネル８０以外のチャネル８０から空きページを選択する指示を調停部６４から受ける。そして、管理テーブル制御部６５は、管理テーブル６８を用いて、データ移動処理で使用するチャネル８０以外のチャネル８０に接続するＮＡＮＤデバイス７０の中から空きページを管理テーブル６８から選択する。
　例えば、管理テーブル６８が図３に示す状態の場合に、データ移動処理で使用するチャネル８０の識別番号が１であったとする。この場合、管理テーブル制御部６５は、識別番号が１であるチャネル８０以外のチャネル８０に含まれるブロックの中から空きページを選択する。すなわち、管理テーブル制御部６５は、範囲Ｐ以外を検索して空きページを選択する。
　その後、管理テーブル制御部６５は、データ移動処理で使用するチャネル８０以外のチャネル８０であって、書き込みに使用するチャネル８０の情報及び書き込み先のページの物理アドレスをチャネル切替部６６へ出力する。
　さらに、管理テーブル制御部６５は、書き込んだデータが格納されているページを示す論理アドレスが、書き込み先のページの物理アドレスに対応するようにアドレス変換テーブル６９を更新する。
　ここで、図５及び６を参照して、ガベージコレクション実行時の管理テーブル６８及びアドレス変換テーブル６９の遷移について説明する。図５は、ガベージコレクション実行前の管理テーブル及びアドレス変換テーブルの状態を表す図である。また、図６は、ガベージコレクション実行後の管理テーブル及びアドレス変換テーブルの状態を表す図である。
　図５における管理テーブル６８及びアドレス変換テーブル６９は、ガベージコレクション実行前の状態を表している。また、表７０１は、チャネル＃０及び＃１に接続されたＮＡＮＤデバイス７０が有するページの状態を表している。そして、表７０１におけるバツがついたページは、無効ページを表している。ここでは、チャネル＃０及び＃１という少なくとも２つのチャネル８０がある場合で説明する。
　管理テーブル制御部６５は、移動対象検出部６１から管理テーブル６８の検索リクエストを受けて、管理テーブル６８の各チャネル毎の先頭のブロックから末尾のブロックまで無効ページの状態を検出する。そして、管理テーブル制御部６５は、所定の条件を満たすブロックをガベージコレクションの対象のブロックとして選択する。図５では、管理テーブル制御部６５は、行６８１で表されるチャネル＃０のブロックＰ２をガベージコレクションの対象のブロックとして選択する。
　そして、管理テーブル制御部６５は、データの書き込み時に、読み出しに用いたチャネル８０と同じチャネル８０であるチャネル＃０から予備ブロックを有するブロックを書き込み先のブロックとして選択する。すなわち、管理テーブル制御部６５は、管理テーブル６８の範囲Ｑに含まれるブロックを検索し、予備ブロックを有するブロックを選択する。本実施例では、管理テーブル制御部６５は、チャネル＃０のブロックＰ８を選択する。このように、本実施例では、書き込み先のブロックを検索する場合に、１つのチャネル８０の範囲のみを検索対象とする。
　次に、管理テーブル制御部６５は、表７０１に示すように、チャネル＃０のブロックＰ２のページ７１１を移動対象として選択する。ここでは、各ページの物理アドレスは、ブロック番号とページ番号との組み合わせで表す。例えば、ページ７１１の物理アドレスは、Ｐ２－３である。また、ページ７１１は、論理アドレスＬ３に対応している。
　そして、管理テーブル制御部６５は、図６の表７０２に示すように、ページ７１１のデータを選択したブロックＰ８のページ７１２に移動する。ページ７１２の物理アドレスは、Ｐ８－０である。
　次に、管理テーブル制御部６５は、管理テーブル６８の行６８１におけるブロックＰ２のページ７１１を無効にする。さらに、管理テーブル制御部６５は、管理テーブル６８の行６８１におけるブロックＰ２の更新日時を更新する。
　さらに、ページ７１１のデータをページ７１２に移動したので、論理アドレスＬ３は、ページ７１２に対応することになる。そこで、管理テーブル制御部６５は、アドレス変換テーブル６９の論理アドレスＬ３に対応する物理アドレス６９１の情報を書き込み先のページ７１２の情報に変更する。具体的には、管理テーブル制御部６５は、論理アドレスＬ３に対応するチャネル８０をチャネル＃０とし、物理アドレスを表すブロックとページの情報をＰ８－０とする。以上により、データ移動処理における書き込み時の管理テーブル６８及びアドレス変換テーブル６９の更新が完了する。
　また、データ移動処理命令を受けていない場合のＣＰＵ３からの書込命令の場合、管理テーブル制御部６５は、データの書き込み時に、全てのチャネル８０から空きページを選択する指示を調停部６４から受ける。そして、管理テーブル制御部６５は、管理テーブル６８を用いて、全てのチャネル８０に接続するＮＡＮＤデバイス７０の中から空きページを選択する。その後、管理テーブル制御部６５は、書き込みに使用するチャネル８０の情報及び書き込み先のページの物理アドレスをチャネル切替部６６へ出力する。
　さらに、管理テーブル制御部６５は、書き込んだデータが格納されているページを示す論理アドレスが、書き込み先のページの物理アドレスに対応するようにアドレス変換テーブル６９を更新する。この管理テーブル制御部６５が、「選択部」の一例にあたる。
　チャネル切替部６６は、データ移動処理の場合、まずデータの読出命令を調停部６４から受ける。次に、チャネル切替部６６は、読み出し命令で指定されたページを有するＮＡＮＤデバイス７０にアクセスするためのチャネル８０に接続するＮＡＮＤ－ＩＦ６７に経路を切り替える。そして、チャネル切替部６６は、調停部６４から受信したデータ及び移動対象のページの情報を含む読出命令をＮＡＮＤ―ＩＦ６７へ出力する。
　その後、チャネル切替部６６は、読み出したデータの入力をＮＡＮＤ－ＩＦ６７から受ける。そして、チャネル切替部６６は、受信したデータを調停部６４へ送信する。
　次に、チャネル切替部６６は、書き込み対象のデータの入力を調停部６４から受ける。さらに、チャネル切替部６６は、読み出しに使用したチャネル８０の情報及び書き込み先のページの物理アドレスの入力を管理テーブル制御部６５から受ける。そして、チャネル切替部６６は、読み出しに使用したチャネル８０に接続するＮＡＮＤ－ＩＦ６７に経路を切り替える。そして、チャネル切替部６６は、調停部６４から受信したデータ及び書き込み先のページの情報を含む書込命令をＮＡＮＤ―ＩＦ６７へ出力する。
　その後、チャネル切替部６６は、データの書き込み完了の応答をＮＡＮＤ－ＩＦ６７から受信する。そして、チャネル切替部６６は、データの書き込み完了の応答を調停部６４へ送信する。
　また、ＣＰＵからの書込命令の場合、チャネル切替部６６は、書き込み対象のデータの入力を調停部６４から受ける。さらに、チャネル切替部６６は、書き込みに使用するチャネル８０の情報及び書き込み先のページの物理アドレスの入力を管理テーブル制御部６５から受ける。ここで、データ移動処理命令を受けている場合であれば、チャネル切替部６６は、書き込みに使用するチャネル８０の情報として、データ移動処理に使用するチャネル８０以外のチャネル８０の情報を取得する。そして、チャネル切替部６６は、書き込みに使用するチャネル８０に接続するＮＡＮＤ－ＩＦ６７に経路を切り替える。その後、チャネル切替部６６は、調停部６４から受信したデータ及び書き込み先のページの情報を含む書込命令をＮＡＮＤ―ＩＦ６７へ出力する。
　その後、チャネル切替部６６は、データの書き込み完了の応答をＮＡＮＤ－ＩＦ６７から受信する。そして、チャネル切替部６６は、データの書き込み完了の応答を調停部６４へ送信する。
　また、ＣＰＵからの読出命令の場合、チャネル切替部６６は、読み出し対象のデータの入力を調停部６４から受ける。さらに、チャネル切替部６６は、読み出しに使用するチャネル８０の情報及び読み出し先のページの物理アドレスの入力を管理テーブル制御部６５から受ける。そして、チャネル切替部６６は、読み出し使用するチャネル８０に接続するＮＡＮＤ－ＩＦ６７に経路を切り替える。その後、チャネル切替部６６は、読み出し先のページの情報を含む読出命令をＮＡＮＤ―ＩＦ６７へ出力する。
　その後、チャネル切替部６６は、読み出したデータをＮＡＮＤ－ＩＦ６７から受信する。そして、チャネル切替部６６は、読み出したデータを調停部６４へ出力する。
　ＮＡＮＤ－ＩＦ６７は、それぞれ異なるチャネル８０に接続している。すなわち、ＮＡＮＤ－ＩＦ６７は、異なるＮＡＮＤデバイス７０に対して書き込み及び読み出しを行う。
　ＮＡＮＤ－ＩＦ６７は、読み出し先のページの物理アドレスを含むデータの読出命令の入力をチャネル切替部６６から受ける。次に、ＮＡＮＤ－ＩＦ６７は、読み出し命令で指定された物理アドレスのページからデータを読み出す。そして、ＮＡＮＤ－ＩＦ６７は、読み出したデータを調停部６４へ出力する。
　また、ＮＡＮＤ－ＩＦ６７は、書き込み対象のデータ及び書き込み先のページの物理アドレスを含むデータの書込命令の入力をチャネル切替部６６から受ける。次に、ＮＡＮＤ－ＩＦ６７は、書込命令で指定された物理アドレスのページに受信したデータを書き込む。そして、ＮＡＮＤ－ＩＦ６７は、書き込み完了の応答を調停部６４へ出力する。
　ここで、ＮＡＮＤ－ＩＦ６７は、データ移動処理では、移動対象のページを有するＮＡＮＤデバイス７０に接続するチャネル８０を用いてデータを書き込む。つまり、ガベージコレクション又はウェアレベリングにおいて、読み出されたデータは、読み出しに使用されたチャネル８０と同じチャネル８０を用いて他のブロックに書き込まれる。すなわち、本実施例では、ガベージコレクション又はウェアレベリングにおいて、読み出しに使用するチャネル８０と書き込みに使用するチャネル８０が一致する。
　また、ＮＡＮＤ－ＩＦ６７は、データ移動処理の実行命令を受けている状態で、ＣＰＵ３からの書込命令を受けた場合、データ移動処理に使用しているチャネル８０以外のチャネル８０を用いてデータの書き込みを行う。また、データ移動処理の実行命令を受けていない状態で、ＣＰＵ３からの書込命令を受けた場合、ＮＡＮＤ－ＩＦ６７は、チャネル８０の制限なく空きページを選択してデータの書き込みを行う。
　いずれにせよ、ＮＡＮＤ－ＩＦ６７は、データ移動処理に使用するチャネル８０以外のチャネル８０を用いて、ＣＰＵ３から書き込みを指示されたデータの書き込みを行う。すなわち、ＣＰＵ３から書き込みを指示されたデータの書き込みに用いるチャネル８０は、データ移動処理に使用するチャネル８０と競合しない。
　さらに、図７を参照して、データ書き込み時のチャネル８０の選択について詳細に説明する。図７は、調停部及びチャネル切替部のデータの書き込みに関する詳細なブロック図である。
　調停部６４は、出力元選択部６４１、検索チャネル選択部６４２、ＦＩＦＯ（Fast　In　Fast　Out）バッファ６４３及び６４４、並びに、スイッチ素子６４５を有している。また、チャネル切替部６６は、切替制御部６６１、スイッチ素子６６２、並びに、ＦＩＦＯバッファ６６３ａ～６６３ｄを有している。
　ＦＩＦＯバッファ６４３は、ＦＩＦＯキューを有している。ＦＩＦＯバッファ６４３は、データ移動処理におけるデータの書込命令の入力をデータ移動制御部６２から受ける。この書き込み命令には、読み出しに使用したチャネル８０の情報が書き込みに用いるチャネルの情報として格納されている。
　そして、ＦＩＦＯバッファ６４３は、入力が古い書込命令から順に、スイッチ素子６４５を経由させて管理テーブル制御部６５に書き込み先のページの選択指示を、読み出しに使用したチャネル８０の情報とともに出力する。同時に、ＦＩＦＯバッファ６４３は、スイッチ素子６４５を経由させてチャネル切替部６６に書き込み対象のデータを出力する。
　ＦＩＦＯバッファ６４４は、ＦＩＦＯキューを有している。ＦＩＦＯバッファ６４４は、ＣＰＵ３からのデータの書込命令の入力をリードライト制御部６３から受ける。さらに、ＦＩＦＯバッファ６４４は、書き込み先のページの検索対象とする検索チャネルの情報の入力を検索チャネル選択部６４２から受ける。この検索チャネルの情報は、並行して行われるデータ移動処理における書き込みに用いるチャネル８０以外のチャネル８０を示す情報である。
　そして、ＦＩＦＯバッファ６４４は、入力が古い書込命令から順に、スイッチ素子６４５を経由させて管理テーブル制御部６５に書き込み先のページの選択指示を、検索チャネルの情報とともに出力する。同時に、ＦＩＦＯバッファ６４４は、スイッチ素子６４５を経由させてチャネル切替部６６に書き込み対象のデータを出力する。
　検索チャネル選択部６４２は、ＦＩＦＯバッファ６４３に格納されている先頭のデータ移動処理におけるデータの書込命令から書き込みに用いるチャネル８０の情報、すなわち、読み出しに使用したチャネル８０の情報を取得する。そして、検索チャネル選択部６４２は、移動処理におけるデータの書き込みに用いるチャネル８０の情報を、書き込み先のページの検索対象とする検索チャネルの情報としてＦＩＦＯバッファ６４４へ出力する。
　出力元選択部６４１は、データ移動制御部６２からの出力とリードライト制御部６３からの出力が均等にスイッチ素子６４５から出力されるように、予め決められた順番でスイッチ素子６４５を切り替える。例えば、出力元選択部６４１は、ＦＩＦＯバッファ６４３の出力とＦＩＦＯバッファ６４４の出力とを交互に選択してスイッチ素子６４５から出力されるように順番に切り替える。
　スイッチ素子６４５は、切替制御部６６１からの切替制御を受けて、ＦＩＦＯバッファ６４３及び６４４からの出力のいずれかが管理テーブル制御部６５及びスイッチ素子６６２から出力されるように経路を切り替える。
　管理テーブル制御部６５は、読み出しに使用したチャネル８０の情報とともに書き込み先のページの選択指示の入力を、スイッチ素子６４５を介してＦＩＦＯバッファ６４３から受ける。次に、管理テーブル制御部６５は、読み出しに使用したチャネル８０に接続されたＮＡＮＤデバイス７０の中から予備ブロックを抽出し、抽出した予備ブロックの空きページを書き込み先のページとして選択する。そして、管理テーブル制御部６５は、選択した書き込み先のページの情報を切替制御部６６１へ出力する。さらに、管理テーブル制御部６５は、選択した書き込み先のページの情報をスイッチ素子６４５へ出力する。
　また、管理テーブル制御部６５は、検索チャネルの情報とともに書き込み先のページの選択指示の入力を、スイッチ素子６４５を介してＦＩＦＯバッファ６４４から受ける。具体的には、管理テーブル制御部６５は、並行して行われるデータ移動処理における書き込みに用いるチャネル８０以外のチャネル８０の情報を検索チャネルの情報として取得する。
　次に、管理テーブル制御部６５は、並行して行われるデータ移動処理における書き込みに用いるチャネル８０以外のチャネル８０に接続されたＮＡＮＤデバイス７０の中から空きページを書き込み先のページとして選択する。そして、管理テーブル制御部６５は、選択した書き込み先のページの情報を切替制御部６６１へ出力する。さらに、管理テーブル制御部６５は、選択した書き込み先のページの情報をスイッチ素子６４５へ出力する。
　切替制御部６６１は、データ移動処理における書き込み先のページの情報の入力を管理テーブル制御部６５から受ける。そして、切替制御部６６１は、受信した書き込み先のページを有するＮＡＮＤデバイス７０に接続するチャネル８０に、管理テーブル制御部６５及びスイッチ素子６４５からの出力が送られるようにスイッチ素子６４３を切り替える。
　また、切替制御部６６１は、ＣＰＵ３からの書込命令における書き込み先のページの情報の入力を管理テーブル制御部６５から受ける。そして、切替制御部６６１は、受信した書き込み先のページを有するＮＡＮＤデバイス７０に接続するチャネル８０に、管理テーブル制御部６５及びスイッチ素子６４５からの出力が送られるようにスイッチ素子６６２を切り替える。
　スイッチ素子６４５は、切替制御部６６１からの切替制御を受けて、管理テーブル制御部６５及びスイッチ素子６４５からの出力がＦＩＦＯバッファ６６３ａ～６６３ｄのいずれかに入力されるように経路を切り替える。
　ＦＩＦＯバッファ６６３ａ～６６３ｄは、ＦＩＦＯキューを有している。そして、ＦＩＦＯバッファ６６３ａ～６６３ｄは、それぞれＮＡＮＤ－ＩＦ６７ａ～６７ｄに接続する。ＦＩＦＯバッファ６６３ａ～６６３ｄのいずれも同様の機能を有しているので、以下では、ＦＩＦＯバッファ６６３ａ～６６３ｄを区別せずに「ＦＩＦＯバッファ６６３」という。
　ＦＩＦＯバッファ６６３は、スイッチ素子６６２により経路が自己に接続するように切り替えられた場合、スイッチ素子６６２を介して、書き込み先のページの情報及びデータの入力を受ける。具体的には、ＦＩＦＯバッファ６６３は、書き込み先のページの情報の入力を管理テーブル制御部６５から受ける。また、データ移動処理の場合、ＦＩＦＯバッファ６６３は、データ移動制御部６２から送られたデータの入力を受ける。また、ＣＰＵ３からの書込み命令の場合、ＦＩＦＯバッファ６６３は、リードライト制御部６３から送られたデータの入力を受ける。
　そして、ＦＩＦＯバッファ６６３は、受信した書き込み先のページの情報及び書き込み対象のデータを接続先のＮＡＮＤ－ＩＦ６７へ出力する。
　次に、図８を参照して、本実施例に係る情報処理装置１によるデータ移動処理及びＣＰＵ３からの書込命令に対する処理におけるデータの書き込み先の決定についてまとめて説明する。図８は、ＮＡＮＤコントローラの各部からの出力を表すタイムチャートである。ここでは、チャネル８０として、チャネル＃０～＃３の４つのチャネルがある場合で説明する。そして、データ移動処理として、チャネル＃０に接続するＮＡＮＤデバイス７０が有するページに格納されたデータを移動対象のデータとする場合で説明する。
　また、図８のチャート２０１は、データ移動制御部６２から調停部６４への出力を表している。チャート２０２は、リードライト制御部６３から調停部６４への出力を表している。チャート２０３は、調停部６４から管理テーブル制御部６５への出力を表している。チャート２０４は、管理テーブル制御部６５からチャネル切替部６６への出力を表している。チャート２０５は、チャネル切替部６６からチャネル＃０へ接続するＮＡＮＤ－ＩＦ６７への出力を表している。チャート２０６は、チャネル切替部６６からチャネル＃１へ接続するＮＡＮＤ－ＩＦ６７への出力を表している。チャート２０７は、チャネル切替部６６からチャネル＃２へ接続するＮＡＮＤ－ＩＦ６７への出力を表している。チャート２０８は、チャネル切替部６６からチャネル＃３へ接続するＮＡＮＤ－ＩＦ６７への出力を表している。そして、図８の横軸は時間の経過を表している。
　そして、各チャート２０１～２０８に記載した各四角が出力信号を表しており、出力信号中の上段に、信号の発生源が記載される。ここでの発生源としては、ガベージコレクション（ＧＣ：gavage　Collection）又はＣＰＵ３がある。また、出力信号中の中段に、処理の内容及び処理の順番が記載されている。処理の内容としては、読出処理（Read）及び書込処理（Write）がある。また、処理の順番は、処理の内容に続く括弧の中の数字の順番で表す。さらに、出力信号中の下段に、処理対象とするチャネル８０の番号が記載されている。例えば、「ｃｈ０」であれば、チャネル＃０を表している。
　チャート２０１に示すように、データ移動制御部６２は、ガベージコレクションの０番目の読出命令で処理対象のチャネル８０がチャネル＃０である信号２１１を調停部６４へ出力する。次に、データ移動制御部６２は、ガベージコレクションの１番目の読出命令で処理対象のチャネル８０がチャネル＃０である信号２１２を調停部６４へ出力する。その後、データ移動制御部６２は、ガベージコレクションの０番目の書込命令である信号２１３を調停部６４へ出力する。ここで、本実施例に係るデータ移動制御部６２は、ガベージコレクションの書き込みにおける処理対象のチャネル８０を、読み出しに用いたチャネル８０と同じとする。そこで、信号２１１における、処理対象のチャネル８０はチャネル＃０となる。次に、データ移動制御部６２は、ガベージコレクションの１番目の書込命令で、且つ処理対象のチャネル８０がチャネル＃０である信号２１４を調停部６４へ出力する。
　チャート２０３に示すように、調停部６４は、データ移動制御部６２から受信した信号２１１を管理テーブル制御部６５へ出力する。次に、調停部６４は、データ移動制御部６２から受信した信号２１２を管理テーブル制御部６５へ出力する。
　チャート２０４に示すように、管理テーブル制御部６５は、調停部６４から受信した信号２１１をチャネル切替部６６へ出力する。次に、管理テーブル制御部６５は、調停部６４から受信した信号２１２をチャネル切替部６６へ出力する。
　チャート２０６に示すように、チャネル切替部６６は、管理テーブル制御部６５から受信した信号２１１が示す処理対象のチャネル８０であるチャネル＃０に接続するＮＡＮＤ－ＩＦ６７へ出力する。その後、ＮＡＮＤ－ＩＦ６７は、信号２１１に対応するデータをチャネル＃０を介してＮＡＮＤデバイス７０へ書き込む。また、チャネル切替部６６は、管理テーブル制御部６５から受信した信号２１２が示す処理対象のチャネル８０であるチャネル＃０に接続するＮＡＮＤ－ＩＦ６７へ出力する。その後、ＮＡＮＤ－ＩＦ６７は、信号２１２に対応するデータをチャネル＃０を介してＮＡＮＤデバイス７０へ書き込む。
　次に、チャート２０２に示すように、リードライト制御部６３は、ＣＰＵ３からの０番目の読出命令で処理対象のチャネル８０がチャネル＃０である信号２２１を調停部６４へ出力する。次に、リードライト制御部６３は、ＣＰＵ３からの１番目の読出命令で処理対象のチャネル８０がチャネル＃１である信号２１２を調停部６４へ出力する。
　次に、チャート２０１に示すように、データ移動制御部６２は、ガベージコレクションの０番目の書込命令で処理対象のチャネル８０がチャネル＃０である信号２１３を調停部６４へ出力する。
　次に、チャート２０２に示すように、リードライト制御部６３は、ＣＰＵ３からの０番目の書込命令で処理対象のチャネル８０が未決定である信号２２３を調停部６４へ出力する。
　次に、データ移動制御部６２は、ガベージコレクションの１番目の書込命令で処理対象のチャネル８０がチャネル＃０である信号２１４を調停部６４へ出力する。これに並行して、チャート２０２に示すように、リードライト制御部６３は、ＣＰＵ３からの１番目の書込命令で処理対象のチャネル８０が未決定である信号２２４を調停部６４へ出力する。
　次に、チャート２０２に示すように、リードライト制御部６３は、ＣＰＵ３からの２番目の書込命令で処理対象のチャネル８０がチャネル＃１である信号２２５を調停部６４へ出力する。
　調停部６４は、チャート２０３に示すように、リードライト制御部６３から受信した信号２２１を管理テーブル制御部６５及びチャネル切替部６６へ出力する。その後、調停部６４は、リードライト制御部６３からの出力である信号２２２～２２５とデータ移動制御部６２の出力である信号２１３～２１４とを交互に管理テーブル制御部６５へ出力する。
　ここで、調停部６４は、１つ前に出力した信号２１３の処理対象のチャネル８０であるチャネル＃０以外のチャネル８０の中から信号２２３の書き込み先のページを検索するチャネル８０を選択する。ここでは、調停部６４は、信号２２３の処理対象のチャネル８０としてチャネル＃１を選択する。さらに、調停部６４は、１つ前に出力した信号２１４の処理対象のチャネル８０であるチャネル＃０以外のチャネル８０の中から信号２２４の書き込み先のページを検索するチャネル８０を選択する。ここでは、調停部６４は、信号２２４の処理対象のチャネル８０としてチャネル＃１を選択する。
　管理テーブル制御部６８は、チャート２０４に示すように、信号２２２～２２５及び２１３～２１４の入力を調停部６４から受ける。そして、管理テーブル制御部６８は、各信号で示される処理対象のチャネル８０に接続するＮＡＮＤデバイス７０の中から空のページを選択する。そして、管理テーブル制御部６８は、選択した空のページの情報とともに信号２２２～２２５及び２１３～２１４をチャネル切替部６６へ出力する。
　チャネル切替部６６は、管理テーブル制御部６５から受信した信号を、その信号の処理対象のチャネル８０に繋がるＮＡＮＤ－ＩＦ６７へ出力する。具体的には、チャネル切替部６６は、チャート２０５に示すように、信号２１１，２１３及び２１４を、チャネル＃０に接続するＮＡＮＤ－ＩＦ６７へ出力する。また、チャネル切替部６６は、チャート２０６に示すように、信号２２２～２２５を、チャネル＃１に接続するＮＡＮＤ－ＩＦ６７へ出力する。
　この場合、チャネル切替部６６は、チャート２０７及び２０８に示すように、チャネル＃２及び＃３に接続するＮＡＮＤ－ＩＦ６７には信号の出力は行わない。
　そして、チャート２０５の信号２２１，２１３及び２１４とチャート２０６の信号２２２～２２５に示すように、データ移動処理とＣＰＵ３からの書込命令に対する処理とで使用するチャネル８０の競合が発生しない。すなわち、本実施例に係る情報処理装置１は、データ移動処理及びＣＰＵ３からの書込命令に対する処理の待機時間を軽減させることができ、処理効率を向上させることができる。
　次に、図９を参照して、データ移動処理及びＣＰＵ３からの書込命令の処理の流れを説明する。図９は、データ移動処理及びＣＰＵからの書込命令の処理のフローチャートである。ここでは、データ移動処理と並行してＣＰＵ３から書込命令が入力された場合で説明する。
　管理テーブル制御部６５は、移動対象検出部６１からのリクエストを受けて、管理テーブル６８を検索し、移動対象のページの物理アドレスを選択する。そして、データ移動制御部６２は、管理テーブル制御部６５が選択した移動対象のページの物理アドレスを取得する（ステップＳ１）。
　次に、データ移動制御部６２は、移動対象のページからのデータの読出命令を調停部６４へ出力する。調停部６４は、移動対象の物理アドレスを基にＮＡＮＤデバイス７０からデータを読み出し、データ移動制御部６２へ出力する。データ移動制御部６２は、読み出したデータを一次保管する（ステップＳ２）。
　次に、データ移動制御部６２は、読み出したデータの書き込みを調停部６４に指示する。調停部６４は、データを読み出したチャネル８０を書込み先のページの検索に用いる検索チャネルとして、管理テーブル制御部６５に通知する（ステップＳ３）。
　調停部６４は、ＣＰＵ３からの書込命令の入力をリードライト制御部６３から受ける。そして、調停部６４は、データ移動処理の書き込みに用いるチャネル８０以外のチャネル８０をＣＰＵ３から指定されたデータの書き込みに用いるチャネル８０として管理テーブル制御部６５に通知する（ステップＳ４）。
　管理テーブル制御部６５は、調停部６４から通知されたチャネル８０を検索チャネルとして予備ブロックを管理テーブル６８から検索し、検索結果の予備ブロックを書き込み先のページとする（ステップＳ５）。
　そして、チャネル切替部６６は、調停部６４により選択されたページに接続するＮＡＮＤ－ＩＦ６７にデータ移動制御部６２が一次保管していたデータを送信する。ＮＡＮＤ－ＩＦ６７は、読み出しに使用されたチャネル８０を用いてＮＡＮＤデバイス７０の検索結果の予備ブロックにデータを書き込む（ステップＳ６）。
　管理テーブル制御部６５は、管理テーブル６８及びアドレス変換テーブル６９を更新する（ステップＳ７）。
　次に、管理テーブル制御部６５は、ＣＰＵ３からの書込命令に対するデータの書き込み先のページを、データ移動処理の書き込みに用いるチャネル８０以外のチャネル８０を検索チャネルとして検索する。そして、チャネル切替部６６は、管理テーブル制御部６５により選択された書き込み先のページに接続するＮＡＮＤ－ＩＦ６７にデータを送信する。ＮＡＮＤ－ＩＦ６７は、データ移動処理の書き込みに用いるチャネル８０以外のチャネル８０を用いてＮＡＮＤデバイス７０の検索結果のページにデータを書き込む（ステップＳ８）。
　移動対象検出部６１は、データ移動処理を管理テーブル６８の全てのブロックに対して実行したか否かを判定する（ステップＳ９）。データ移動処理が終わっていないブロックがある場合（ステップＳ９：否定）、移動対象検出部６１は、ステップＳ１に戻る。
　これに対して、データ移動処理を全てのブロックに対して実行した場合（ステップＳ９：肯定）、ＮＡＮＤコントローラ６は、データの移動処理を終了する。
　ここで、図９では、データ移動処理と並行してＣＰＵ３からの書込命令を処理する場合で説明したが、ＣＰＵ３からの書込命令が無い場合は、ＮＡＮＤコントローラ６は、読み出しと書き込みで同じチャネル８０を用いたデータ移動処理を単に実行する。
　以上に説明したように、本実施例に係るＮＡＮＤコントローラは、データ移動処理において用いるチャネルとは異なるチャネルをＣＰＵからの書込命令の処理に用いる。これにより、データ移動処理で使用するチャネルとＣＰＵからの書込命令に使用するチャネルとの競合を抑えることができ、処理効率を向上させることができる。
　ここで、本実施例では、制御の容易さや理解のし易さから、データ移動処理において読み出しに用いるチャネルと書き込みに用いるチャネルとを一致させ、それ以外のチャネルをＣＰＵの書込命令の処理に用いた。しかし、データ移動処理に用いるチャネルとＣＰＵの書込命令の処理に用いるチャネルとが異なるチャネルであれば、チャネルの選択方法はこれに限らない。例えば、チャネル数が十分にあれば、データ移動処理の書き込みに用いるチャネルは適当に選択し、データの移動処理に用いられるチャネル以外のチャネルをＣＰＵの書込命令の処理に用いてもよい。
　次に、実施例２について説明する。本実施例に係るＮＡＮＤコントローラは、エラー検出訂正を行うスクラブの実行において、データの読み出しに用いるチャネルと書き込みに用いるチャネルとを異ならせる。そこで、以下では、スクラブにおける各部の機能について主に説明する。本実施例に係る情報処理装置及びＮＡＮＤコントローラも、図１及び２で表される。以下では、実施例１と同じ各部の機能については説明を省略する。
　移動対象検出部６１は、ソフトウェアからの指示や内部タイマーを契機として、管理テーブル６８の検索リクエストを管理テーブル制御部６５へ送信する。その後、移動対象検出部６１は、スクラブを実行する場合、実行対象のページの情報の入力をリクエスト応答として管理テーブル制御部６５から受ける。そして、移動対象検出部６１は、スクラブの実行対象のページの物理アドレスをデータ移動制御部６２に通知する。さらに、移動対象検出部６１は、スクラブの実行の指示をデータ移動制御部６２に通知する。
　データ移動制御部６２は、スクラブを実行するページの物理アドレスの入力を移動対象検出部６１から受ける。そして、データ移動制御部６２は、物理アドレスとともにデータの読出命令を調停部６４へ出力する。その後、データ移動制御部６２は読み出されたデータを調停部６４から受信する。そして、データ移動制御部６２は、読み出しされたデータを一時保管する。
　次に、データ移動制御部６２は、保管したデータのエラー検出を行う。エラーを検出しない場合、データ移動制御部６２は、読み出したデータを破棄し、次の物理アドレスからのデータの読み出しを行う。
　これに対して、エラーを検出した場合、データ移動制御部６２は、エラーが検出されたデータに対してエラー訂正を行う。次に、データ移動制御部６２は、読み出しに用いたチャネル８０以外のチャネル８０を管理テーブル６８から選択する。そして、データ移動制御部６２は、選択したチャネル８０へのエラー訂正後のデータの書込命令を調停部６４へ出力する。
　調停部６４は、データ移動制御部６２から受信した物理アドレス及びデータの読出命令をチャネル切替部６６へ出力する。その後、調停部６４は、読み出されたデータをチャネル切替部６６から受信する。そして、調停部６４は、読み出されたデータをデータ移動制御部６２へ出力する。
　その後、調停部６４は、読み出したデータにエラーが検出された場合、データ移動制御部６２により選択されたチャネル８０へのエラー訂正後のデータの書込命令の入力を受ける。そして、調停部６４は、データ移動制御部６２により選択されたチャネル８０へのエラー訂正後のデータの書込命令を管理テーブル制御部６５へ出力する。また、調停部６４は、エラー訂正後のデータをチャネル切替部６６へ出力する。
　管理テーブル制御部６５は、データ移動制御部６２により選択されたチャネル８０へのエラー訂正後のデータの書込命令の入力を調停部６４から受ける。そして、管理テーブル制御部６５は、指定されたチャネル８０に接続されているＮＡＮＤデバイス７０のページの中から書き込み先のページを選択する。次に、管理テーブル制御部６５は、選択したページの物理アドレスをチャネル切替部６６へ通知する。その後、管理テーブル制御部６５は、管理テーブル６８及びアドレス変換テーブル６９を更新する。
　チャネル切替部６６は、調停部６４から指定された物理アドレスに接続するＮＡＮＤ－ＩＦ６７に物理アドレス及びデータの読出命令を出力する。その後、チャネル切替部６６は、読み出されたデータをＮＡＮＤ－ＩＦ６７から受信する。そして、チャネル切替部６６は、読み出されたデータを調停部６４へ出力する。
　その後、読み出したデータにエラーが検出された場合、チャネル切替部６６は、エラー訂正後のデータを書き込むページの物理アドレスの入力を管理テーブル制御部６５から受ける。また、チャネル切替部６６は、エラー訂正後のデータの入力を調停部６４から受ける。そして、チャネル切替部６６は、エラー訂正後のデータの管理テーブル制御部６５から受信した物理アドレスへの書込命令を、その物理アドレスを有するページに接続するＮＡＮＤデバイス７０に書き込む。
　ＮＡＮＤ－ＩＦ６７は、チャネル切替部６６から読出命令を受けて、ＮＡＮＤデバイス７０の指定された物理アドレスからデータを読み出し、チャネル切替部６６へ出力する。
　また、ＮＡＮＤ－ＩＦ６７は、チャネル切替部６６から書込命令を受けて、ＮＡＮＤデバイス７０の指定された物理アドレスへデータを書き込む。ここで、データを書き込むＮＡＮＤ－ＩＦ６７は、読み出しに用いたチャネル８０とは異なるチャネル８０に接続している。そのため、データの書き込みは、データの読み出しとは異なるチャネル８０を用いて行われる。
　次に、図１０を参照して、本実施例に係るＮＡＮＤコントローラによるスクラブの処理の流れについて説明する。図１０は、実施例２に係るＮＡＮＤコントローラによるスクラブの処理のフローチャートである。
　管理テーブル制御部６５は、移動対象検出部６１からのリクエストを受けて、管理テーブル６８を検索し、スクラブの実行対象のページの物理アドレスを選択する。そして、データ移動制御部６２は、管理テーブル制御部６５が選択した実行対象のページの物理アドレスを取得する（ステップＳ１１）。
　データ移動制御部６２は、調停部６４、チャネル切替部６６及びＮＡＮＤ－ＩＦ６７を介してＮＡＮＤデバイス７０における指定された物理アドレスからデータを読み出し一時保管する（ステップＳ１２）。
　データ移動制御部６２は、保管したデータに対してエラー検出を実行する（ステップＳ１３）。
　そして、データ移動制御部６２は、読み出されたデータにおいてエラーが発生したか否かを判定する（ステップＳ１４）。エラーが発生していない場合（ステップＳ１４：否定）、ＮＡＮＤコントローラ６は、ステップＳ１９へ進む。
　これに対して、エラーが発生した場合（ステップＳ１４：肯定）、データ移動制御部６２は、データを読み出したチャネル８０とは異なるチャネル８０を検索チャネルとして管理テーブル６８から選択する（ステップＳ１５）。そして、データ移動制御部６２は、エラー訂正を行い、検索チャネル８０を用いたエラー訂正後のデータの書込命令を調停部６４へ通知する。
　調停部６４は、検索チャネルからの予備ブロックの選択を管理テーブル制御部６５へ指示する。管理テーブル制御部６５は、検索チャネルにおける予備ブロックを管理テーブル６８から検索し、書き込み先のページの物理アドレスを取得する（ステップＳ１６）。そして、管理テーブル制御部６５は、取得した物理アドレスをチャネル切替部６６へ通知する。
　チャネル切替部６６は、調停部６４から受信したエラー訂正後のデータの書き込み命令を、管理テーブル制御部６５から指定された物理アドレスを有するページに接続するＮＡＮＤ－ＩＦ６７へ出力する。ＮＡＮＤ－ＩＦ６７は、検索結果の予備ブロックの物理アドレスにエラー訂正後のデータを書き込む（ステップＳ１７）。
　管理テーブル制御部６５は、管理テーブル６８及びアドレス変換テーブル６９を更新する（ステップＳ１８）。
　移動対象検出部６１は、管理テーブル６８における最終アドレスまでスクラブを実行したか否かを判定する（ステップＳ１９）。最終アドレスまでスクラブの実行が終わっていない場合（ステップＳ１９：否定）、移動対象検出部６１は、ステップＳ１１に戻る。
　これに対して、最終アドレスまでスクラブの実行が終わった場合（ステップＳ１９：肯定）、移動対象検出部６１は、スクラブ処理を終了する。
　以上に説明したように、本実施例に係るＮＡＮＤコントローラは、スクラブにおいてデータの読み出しとエラー訂正後のデータの書き込みとで異なるチャネルを用いる。これにより、エラーが発生したページに接続するチャネルとは異なるチャネルにエラー訂正後のデータを格納でき、データの安全な保管及び信頼性の向上を図ることができる。
　図１１は、実施例３に係るＮＡＮＤコントローラのブロック図である。本実施例に係るＮＡＮＤコントローラ６は、ＣＰＵ６０１によるソフトウェアの実行により各機能を実現する。図１１において、図２と同じ符号を有する各部は、特に説明のない限り同じ機能を有するものとする。
　ＮＡＮＤコントローラ６は、ＣＰＵ６０１及びデバイスアクセス制御部６０２を有する。ＣＰＵ６０１とデバイスアクセス制御部６０２は、バスで接続される。また、ＣＰＵ６０１は、情報処理装置１のＣＰＵ３と接続される。また、ＣＰＵ６０１は、メモリデバイス８と接続される。さらに、デバイスアクセス制御部６０２は、ＮＡＮＤデバイス７０に接続される。
　メモリデバイス８には、移動対象検出部６１、データ移動制御部６２、調停部６４、管理テーブル制御部６５及びリードライト制御部６３の機能を実現するプログラムを含む各種プログラムが格納されている。また、メモリデバイス８には、アドレス変換テーブル６９及び管理テーブル６８が格納されている。
　ＣＰＵ６０１は、メモリデバイス８に格納されている各種プログラムを読み出し、移動対象検出部６１、データ移動制御部６２、調停部６４、管理テーブル制御部６５及びリードライト制御部６３の機能を実現するプロセスを展開する。そして、ＣＰＵ６０１は、展開した各プロセスをアドレス変換テーブル６９及び管理テーブル６８を用いて実行することで、移動対象検出部６１、データ移動制御部６２、調停部６４、管理テーブル制御部６５及びリードライト制御部６３の各機能を実現する。
　デバイスアクセス制御部６０２は、ＣＰＵ６０１とＮＡＮＤデバイス７０とのデータの授受を仲介する。デバイスアクセス制御部６０２は、図２に例示したチャネル切替部６６及びＮＡＮＤ－ＩＦ６７Ａ～６７Ｄの機能を実現する。
　以上に説明したように、ＣＰＵによりソフトウェアを実行することで各機能を実現する構成であっても、実施例１と同様に制御を行うことができ、データ移動処理で使用するチャネルとＣＰＵからの書込命令に使用するチャネルとの競合を抑えることができ、処理効率を向上させることができる。
　１　情報処理装置
　２ａ，２ｂ　メモリ
　３ａ，３ｂ　ＣＰＵ
　４　Ｉ／Ｏハブ
　５ａ，５ｂ　ＳＳＤ
　６ａ，６ｂ　ＮＡＮＤコントローラ
　６１　移動対象検出部
　６２　データ移動制御部
　６３　リードライト制御部
　６４　調停部
　６５　管理テーブル制御部
　６６　チャネル切替部
　６７Ａ～６７Ｄ　ＮＡＮＤ－ＩＦ
　６８　管理テーブル
　６９　アドレス変換テーブル
　８１ａ～８１ｄ，８２ａ～８２ｄ　チャネル
　７１ａ～７８ａ，７１ｂ～７８ｂ　ＮＡＮＤデバイス
　６４１　出力元選択部
　６４２　検索チャネル選択部
　６４３，６４４　ＦＩＦＯバッファ
　６４５　スイッチ素子
　６６１　切替制御部
　６６２　スイッチ素子
　６６３ａ～６６３ｄ　ＦＩＦＯバッファ

Claims (8)

  1. 　アクセスする経路が異なるグループに分けられた複数の記憶部と、
    　前記記憶部の中の第１記憶部へ接続する第１経路を経由して前記第１記憶部へ格納データを読み出し、前記記憶部の中の第２記憶部へ接続する第２経路を経由して前記第２記憶部へ読み出した前記格納データを書き込むデータ移動部と、
    　データの書込命令を受けて、前記記憶部の中の第３記憶部に接続する第３経路を経由して前記第３記憶部に前記書込命令で指定されたデータを書き込む書込実行部と、
    　前記第１経路及び前記第２経路と、前記第３経路とが異なるように前記第３記憶部を選択する選択部と
    　を備えたことを特徴とする情報処理装置。
  2. 　前記選択部は、前記第２経路が前記第１経路と一致するように、前記第２記憶部を選択し、前記第３経路が前記第２経路と異なるように、前記第３記憶部を選択することを特徴とする請求項１に記載の情報処理装置。
  3. 　前記記憶部は、格納データが移動されると無効となる複数の記憶領域に分割されており、前記記憶部内の全ての記憶領域が無効又は未使用となるとデータの消去が行われ未使用の状態となり、
    　前記データ移動部は、前記第１記憶部の前記記憶領域の有効な格納データを、前記第２記憶部の前記記憶領域に移動し、前記第１記憶部内の全ての前記記憶領域を無効としてデータの消去可能状態とする
    　ことを特徴とする請求項１に記載の情報処理装置。
  4. 　前記記憶部は、不揮発性メモリであることを特徴とする請求項１に記載の情報処理装置。
  5. 　前記データ移動部は、前記第１記憶部から前記第１経路を経由して格納データを読み出し、読み出した前記格納データのエラー検出を行い、エラーを検出した場合、読み出したデータのエラー訂正を行い、エラー訂正したデータを前記第２記憶部へ前記第２経路を経由して書き込み、
    　前記選択部は、前記第１経路と前記第２経路とが異なるように前記データ移動部に第１記憶部及び前記第２記憶部を選択させる
    　ことを特徴とする請求項１に記載の情報処理装置。
  6. 　アクセス経路が異なるグループに分けられた複数のメモリの中の第１メモリにアクセスする第１アクセス経路を経由して前記第１メモリから格納データを読み出し、読み出した前記格納データを複数の前記メモリの中の第２メモリにアクセスする第２経路を経由して前記第２メモリに書き込むデータ移動部と、
    　データ書込命令を受けて、前記命令を複数の前記メモリの中の第３メモリにアクセスする第３経路を経由して前記第３メモリに書き込む書込実行部と、
    　前記第１経路及び第２経路と、前記第３経路とが異なるように前記第３メモリを選択する選択部と
    　を備えたことを特徴とするメモリコントローラ。
  7. 　アクセス経路が異なるグループに分けられた複数の記憶部を有する記憶装置の制御プログラムであって、
    　前記記憶部の中の第１記憶部に接続する前記第１経路及び前記記憶部の中の第２記憶部に接続する第２経路と、前記記憶部の中の第３記憶部に接続する第３経路とが異なるように前記第３記憶部を選択し、
    　前記第１経路を経由して前記第１記憶部から格納データを読み出し、
    　読み出した前記格納データを、前記第２経路を経由して前記第２記憶部へ書き込み、
    　データ書込命令を受けて、前記第３経路を経由して前記第３記憶部に前記書込み命令で指定されたデータを書き込む
    　処理をコンピュータに実行させることを特徴とする記憶装置の制御プログラム。
  8. 　アクセス経路が異なるグループに分けられた複数の記憶部を有する記憶装置の制御方法であって、
    　前記記憶部の中の第１記憶部に接続する前記第１経路及び前記記憶部の中の第２記憶部に接続する第２経路と、前記記憶部の中の第３記憶部に接続する第３経路とが異なるように前記第３記憶部を選択し、
    　前記第１経路を経由して前記第１記憶部から格納データを読み出し、
    　読み出した前記格納データを、前記第２経路を経由して前記第２記憶部へ書き込み、
    　データ書込命令を受けて、前記第３経路を経由して前記第３記憶部に前記書込み命令で指定されたデータを書き込む
    　ことを特徴とする記憶装置の制御方法。
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