WO2016010339A1 - 하부 폭에 비해 상부 폭이 좁은 다면체, 이의 제조방법, 및 이를 포함하는 광전변환소자 - Google Patents

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semiconductor layer
crystalline
substrate
layer
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김동립
장한민
전민수
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한양대학교 산학협력단
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    • H—ELECTRICITY
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    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a photoelectric conversion device.
  • the photoelectric conversion element refers to a device capable of converting light energy into electrical energy or converting electrical energy into light energy.
  • the photoelectric conversion device includes a solar cell that converts solar energy into electrical energy and a light emitting diode that converts electrical energy into light energy.
  • an object of the present invention is to provide a photoelectric conversion device having improved photoelectric conversion efficiency.
  • an aspect of the present invention provides a photoelectric conversion device.
  • the photoelectric conversion element has a substrate.
  • a polyhedron having a narrow upper width relative to the lower width is disposed on the substrate.
  • a semiconductor layer is disposed on the polyhedron.
  • the polyhedron may have a plurality of crystal faces. The angle that each crystal plane of the polyhedron forms with the surface of the substrate may decrease toward the top.
  • the polyhedron may have sharp vertices or corners on its top.
  • the polyhedron may be a crystalline polyhedron, and the semiconductor layer may be an epitaxial layer. The thickness of the semiconductor layer may be lower than the height of the polyhedron.
  • the polyhedron has a first conductivity type
  • the semiconductor layer has a second conductivity type
  • a first electrode may be electrically connected to the first conductivity type polyhedron
  • a second electrode may be connected to the second conductivity type semiconductor layer. Can be electrically connected.
  • the polyhedron may be a crystalline silicon polyhedron, and the semiconductor layer may be a silicon epilayer.
  • the semiconductor layer may include a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer, and a first electrode may be electrically connected to the first conductive semiconductor layer, and the second conductive semiconductor layer may be electrically connected to the first conductive semiconductor layer.
  • the second electrode can be electrically connected.
  • the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer may be compound semiconductor layers.
  • the solar cell has a substrate.
  • a first conductive polyhedron having a narrow upper width relative to the lower width is disposed on the substrate.
  • a second conductive semiconductor layer is disposed on the polyhedron.
  • a first electrode is electrically connected to the first conductive polyhedron.
  • a second electrode is electrically connected to the second conductive semiconductor layer.
  • the first conductive polyhedron may be a crystalline silicon polyhedron
  • the second conductive semiconductor layer may be a silicon epilayer.
  • the polyhedron may have a plurality of crystal faces. The angle that each crystal plane of the polyhedron forms with the surface of the substrate may decrease toward the top.
  • the polyhedron may have sharp vertices or corners on its top.
  • the thickness of the second conductivity-type semiconductor layer may be lower than the height of the polyhedron.
  • the light emitting diode has a substrate.
  • a polyhedron having a narrow upper width relative to the lower width is disposed on the substrate.
  • a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer are sequentially disposed on the polyhedron.
  • a first electrode is electrically connected to the first conductive semiconductor layer.
  • a second electrode is electrically connected to the second conductive semiconductor layer.
  • the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer may be compound semiconductor layers.
  • the polyhedron may be a crystalline silicon polyhedron, and the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer may be epi layers.
  • the polyhedron may have a plurality of crystal faces.
  • the polyhedron is a silicon polyhedron, and the polyhedron may have four ⁇ 111 ⁇ planes and a sharp vertex formed by four ⁇ 111 ⁇ planes formed thereon.
  • the first conductivity type semiconductor layer may be a GaN layer grown in the [0002] direction.
  • the angle that each crystal plane of the polyhedron forms with the surface of the substrate may decrease toward the top.
  • the polyhedron may have sharp vertices or corners on its top.
  • the total thickness of the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer may be lower than the height of the polyhedron.
  • the photoelectric conversion element has a substrate.
  • a polyhedron having a plurality of crystal planes is disposed on the substrate.
  • a semiconductor layer is disposed on the polyhedron.
  • the angle that each crystal plane of the polyhedron forms with the surface of the substrate may decrease toward the top.
  • the polyhedron may be a crystalline polyhedron, and the semiconductor layer may be an epitaxial layer.
  • the thickness of the semiconductor layer may be lower than the height of the polyhedron.
  • Another aspect of the present invention to achieve the above technical problem provides a method for producing a crystalline polyhedron.
  • a crystalline substrate is provided.
  • the crystalline substrate is etched to form pillars.
  • a semiconductor layer is epitaxially grown on the pillar to form a crystalline polyhedron.
  • the pillar may be hydrogen annealed prior to epitaxially growing the semiconductor layer.
  • Etching the pillar may use an anisotropic etching method.
  • Etching the pillar may further include performing an isotropic etching method after performing the anisotropic etching method.
  • the substrate may be a silicon single crystal substrate.
  • the semiconductor layer may be a silicon layer.
  • the substrate may be a substrate grown in a ⁇ 100> direction, a ⁇ 110> direction, or a ⁇ 111> direction.
  • the substrate may be a substrate grown in a ⁇ 100> direction, and the semiconductor layer may be epitaxially grown.
  • the photoelectric conversion element using a polyhedron having a narrow upper width than the lower width may have an improved photoelectric conversion efficiency due to the structural characteristics of the polyhedron.
  • 1, 3, and 5 are perspective views illustrating a method of preparing a crystalline polyhedron according to an embodiment of the present invention according to process steps.
  • FIGS. 1, 3, and 5 are cross-sectional views taken along cut lines I-I 'of FIGS. 1, 3, and 5;
  • 7, 8, and 9 are schematic views showing crystalline polyhedrons according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a photoelectric conversion device according to an exemplary embodiment of the present invention.
  • FIG. 11 is a cross-sectional view illustrating a photoelectric conversion device according to another exemplary embodiment of the present invention.
  • FIG. 13 is SEM images (a, c) and TEM images of the crystalline polyhedron according to Preparation Example 1 of the crystalline polyhedron.
  • FIG. 17 is a graph illustrating light absorption efficiency of a crystalline polyhedron according to Preparation Example 1 of Crystalline Polysilicon, a cylindrical silicon pillar, a silicon wall in a rectangular parallelepiped form, and a planar silicon substrate.
  • FIG. 18 is a graph illustrating light absorption efficiency of a crystalline polyhedron according to Preparation Example 1, a cylindrical silicon pillar, a rectangular silicon cube, and a planar silicon substrate.
  • FIG. 19 is a graph showing the absorption rate according to the light irradiation angle of the crystalline polyhedron according to Preparation Example 1.
  • FIG. 20 is a graph showing current density by voltage of a solar cell using a crystalline polyhedron according to Preparation Example 1.
  • 21 is a graph comparing light extraction efficiency of light emitting diodes having various shapes.
  • 22 is a graph comparing light extraction efficiency of light emitting diodes having various shapes.
  • FIG. 23 is a graph illustrating light extraction efficiency according to height variation of an n-type GaN layer of a planar light emitting diode and a crystalline polyhedral light emitting diode, and a crystalline polyhedral light emitting diode of a planar light emitting diode according to a position change of a dipole source. It is a graph (b) which shows the degree of light extraction efficiency improvement.
  • FIG. 27 is a SEM photograph of the upper surface of the crystalline polyhedron before forming the nitride film and an SEM photograph of the upper surface of the specimen after the nitride film is grown.
  • FIG. 28 shows a transmission electron microscope (TEM) photograph and Fourier transform (FFT) image analysis showing a cross section of a specimen in a nitride film growth example.
  • TEM transmission electron microscope
  • FFT Fourier transform
  • 29 is a TEM photograph and an FFT image analysis showing a cross section of a specimen cut in the second direction according to the nitride film growth example.
  • FIG. 30 is a TEM image and a FFT image analysis showing a cross section of the specimen according to the nitride film growth comparative example.
  • 31 and 32 are cross-sectional views illustrating a photoelectric conversion device according to another exemplary embodiment of the present invention.
  • FIG. 33 is a plan view schematically illustrating an upper surface of the unit cell U illustrated in FIG. 25.
  • 1, 3, and 5 are perspective views illustrating a method of preparing a crystalline polyhedron according to an embodiment of the present invention according to process steps.
  • 2, 4, and 6 are cross-sectional views taken along cut lines I-I 'of FIGS. 1, 3, and 5;
  • a substrate S may be provided.
  • the substrate S may be a crystalline substrate, specifically, a single crystal substrate, and further, a single crystal semiconductor substrate.
  • the substrate S may be a silicon single crystal substrate.
  • the substrate S may be etched to form a plurality of pillars 10 regularly arranged. Etching the substrate S may use a photolithography method and a dry etching method.
  • the dry etching method may be reactive ion etching (RIE) capable of anisotropic etching.
  • the pillars 10 may have a height higher in the vertical direction than the width in the horizontal direction, that is, the aspect ratio may be greater than one. As an example, the aspect ratio of the pillar 10 may be 1 to 30. As such, various types of crystal planes may be exposed on the sides of the dry-etched pillars 10.
  • the substrate on which the pillars 10 are formed may be additionally isotropically dry etched.
  • the diameters of the pillars 10 may be reduced, and the side may have a slight inclined surface.
  • the outer circumference of the pillars 10 may be more rounded, more various kinds of crystal planes may be exposed.
  • the pillars 10 may be hydrogen annealed.
  • hydrogen annealing may mean thermal annealing in a hydrogen atmosphere.
  • the hydrogen annealing may be performed for about 1 to 30 minutes at a pressure of about 10 to about 100 Torr, a temperature of about 800 to about 1200 °C. More specifically, the hydrogen annealing may be performed for about 1 to 10 minutes at a pressure of about 20 to 60 Torr, a temperature of about 1000 to 1100 °C.
  • This hydrogen annealing may etch the corners of the pillars 10 such that the pillars 10 have rounded corners 10T.
  • this hydrogen annealing process is not necessarily a process to be carried out, and this hydrogen annealing process may be omitted if the pillars 10 are formed thin so as to have a sufficiently narrow top surface.
  • a crystalline polyhedron 15 may be formed by epitaxially growing a semiconductor layer on a substrate including the pillars 10.
  • the crystalline polyhedron 15 is a structure surrounded by a plurality of different crystal facets, and may have a shape in which the upper width is narrower than the lower width. Specifically, an angle formed by each surface of the crystalline polyhedron 15 with the substrate surface may decrease toward the top.
  • the crystalline polyhedron 15 is formed because the growth rate is different according to the crystal plane in the epitaxy process, the crystal surface with the slowest growth rate for each region may remain on the surface.
  • the semiconductor layer may be made of the same material or different materials from those of the pillars 10.
  • the semiconductor layer may be grown epitaxially on the pillars 10, and the semiconductor layer may be heteroepitaxially grown on the pillars 10.
  • both the semiconductor layer and the pillars 10 may be silicon.
  • the semiconductor layer may be GaN, or AlN, and may be one of a semiconductor material made of elemental group IV semiconductors and their alloys, and a compound semiconductor, and the pillars 10 may be silicon.
  • the semiconductor layer may be epitaxially grown and doped with the semiconductor layer.
  • the semiconductor layer may be doped with a p-type.
  • Forming the crystalline polyhedron 15 by epitaxially growing the semiconductor layer specifically includes metal organic chemical vapor deposition (MOCVD), chemical vapor deposition (CVD), and plasma chemistry.
  • MOCVD metal organic chemical vapor deposition
  • CVD chemical vapor deposition
  • plasma chemistry To be performed using a variety of deposition or growth methods, including plasma-enhanced chemical vapor deposition (PECVD), molecular beam epitaxy (MBE), hydride vapor phase epitaxy (HVPE), and the like. Can be.
  • 7, 8, and 9 are schematic views showing crystalline polyhedrons according to one embodiment of the present invention.
  • a crystalline polyhedron 15 is shown.
  • the crystalline polyhedron 15 is formed by etching the silicon substrate S grown in the ⁇ 100> direction to form a silicon pillar 10, and optionally hydrogen-annealing the pillar 10.
  • a silicon semiconductor layer can be obtained by epitaxially growing on (10).
  • the crystalline polyhedron 15 may have a shape in which the upper width is narrower than the lower width. Furthermore, it may have a cone shape that becomes narrower gradually from the bottom to the top. In other words, the angle between each facet of the crystalline polyhedron 15 and the substrate surface may decrease toward the top.
  • the crystalline polyhedron 15 may have a first surface F3, a second surface F2, and a third surface F1 from the bottom to the top, and each surface may be a substrate surface. The angle formed by and may decrease from the first surface F3 to the second surface F2 and the second surface F2 to the third surface F1.
  • the third surface F1 may be a ⁇ 111 ⁇ plane and an angle formed with the substrate surface may be about 55 degrees.
  • the crystalline polyhedron 15 may have a sharp vertex T formed at the top of the crystal planes, specifically, four third surfaces F1.
  • a crystalline polyhedron 15 having a form different from that shown in FIG. 7 is shown.
  • the crystalline polyhedron 15 is formed by etching the silicon substrate S grown in the ⁇ 110> direction to form a silicon pillar 10, and optionally hydrogen-annealing the pillar 10.
  • a silicon semiconductor layer can be obtained by epitaxially growing on (10).
  • the crystalline polyhedron 15 may have a shape in which the upper width is narrower than the lower width. Furthermore, it may have a cone shape that becomes narrower gradually from the bottom to the top. In other words, the angle that each crystal facet of the crystalline polyhedron 15 forms with the substrate face may decrease toward the top.
  • the crystalline polyhedron 15 may have a first surface F6, a second surface F5, and a third surface F4 from the bottom to the top, and each surface may be a substrate surface. The angle formed by and may decrease from the first surface F6 to the second surface F5 and the second surface F5 to the third surface F4.
  • the third surface F4 may be a ⁇ 111 ⁇ plane and an angle formed with the substrate surface may be about 35 degrees.
  • the second surface F5 may be a ⁇ 113 ⁇ plane and an angle formed with the substrate surface may be about 65 degrees.
  • the crystalline polyhedron 15 may have a sharp edge (T) formed at the top of the crystal planes, specifically, two third surfaces F4.
  • a crystalline polyhedron 15 having another form is shown.
  • the crystalline polyhedron 15 is formed by etching the silicon substrate S grown in the ⁇ 111> direction to form a silicon pillar 10, and optionally hydrogen-annealing the pillar 10.
  • a silicon semiconductor layer can be obtained by epitaxially growing on (10).
  • the crystalline polyhedron 15 may have a shape in which the upper width is narrower than the lower width. Furthermore, it may have a cone shape that becomes narrower gradually from the bottom to the top. In other words, the angle between each facet of the crystalline polyhedron 15 and the substrate surface may decrease toward the top.
  • the crystalline polyhedron 15 may have a first surface F8 and a second surface F7 from the bottom to the top, and the angles formed by the surfaces with the substrate surface may be the first surface ( F8) may decrease toward the second surface (F7).
  • the second surface F7 may be a ⁇ 111 ⁇ plane, and an angle formed with the substrate surface may be about 71 degrees, and the first surface F8 may be a ⁇ 311 ⁇ plane, and an angle formed with the substrate surface is about 80 degrees. May be degree.
  • the crystalline polyhedron 15 may include a plane T having a very narrow area formed at the top thereof, in which crystal surfaces, specifically, three second surfaces F7, meet.
  • the morphological polyhedrons shown in FIGS. 7, 8, and 9 are different due to the different crystal planes exposed on the surface of the etched and hydrogen annealed pillars, and the different growth rates of the crystal planes during the epitaxy process. can do.
  • FIG. 10 is a cross-sectional view illustrating a photoelectric conversion device according to an exemplary embodiment of the present invention.
  • the solar cell which is one type of photoelectric conversion element, is illustrated.
  • the solar cell has a polyhedron 15 disposed on the substrate S.
  • the polyhedron 15 may be formed using the method described with reference to FIGS. 1, 3, and 5, and may be any one of the polyhedrons 15 described with reference to FIGS. 7, 8, and 9. have.
  • the polyhedron 15 may have a narrow upper width than the lower width.
  • the polyhedron 15 may be a structure surrounded by a plurality of different crystal facets. Furthermore, an angle formed by each crystal plane of the polyhedron 15 with the surface plane of the substrate may decrease toward the top.
  • the polyhedron 15 may also have a sharp vertex (T in FIG. 7), a sharp edge (T in FIG. 8), or a very narrow area of plane (T in FIG. 9) at its top.
  • the polyhedron 15 may be a silicon polyhedron having crystallinity.
  • the polyhedron 15 may be a semiconductor having a first conductivity type.
  • the first conductivity type may be p-type.
  • an additional first conductivity type semiconductor layer may be formed on the polyhedron 15.
  • the first conductivity type semiconductor layer may be epitaxially grown and doped with the first conductivity type dopant.
  • the second conductive semiconductor layer 25 may be epitaxially grown on the polyhedron 15.
  • the second conductivity-type semiconductor layer 25 may be an epi layer, specifically, a silicon epi layer.
  • the second conductive semiconductor layer 25 can be grown and doped with the second conductive dopant.
  • the second conductivity type may be n type.
  • the second conductive semiconductor layer 25 may be formed by implanting the second conductive dopant into the polyhedron 15 using an ion implantation method or the like.
  • the second conductivity-type semiconductor layer 25 may be formed to have a thickness of 10 nm to 1000 nm, specifically, 40 nm to 100 nm.
  • the thickness of the second conductive semiconductor layer 25 or the sum of the thicknesses of the first conductive semiconductor layer and the second conductive semiconductor layer 25 when the first conductive semiconductor layer is formed is the polyhedron ( It may be lower than the height of 15). As a result, the shape of the resultant after the second conductivity type semiconductor layer 25 is formed may still be similar to the shape of the polyhedron 15.
  • the PN junction 20 may be formed between the polyhedral 15 or the first conductive semiconductor layer 25 and the second conductive semiconductor layer 25.
  • a light transmissive electrode layer may be further formed on the second conductive semiconductor layer 25, but is not limited thereto.
  • the transparent electrode layer may be a carbon nanotube layer, a graphene layer, a transparent conductive oxide layer, or a metal layer, and may be formed by coating, thermal evaporation, electron beam deposition, or sputtering.
  • the first electrode 30 may be formed under the substrate S, and the second electrode 40 may be formed on the second type semiconductor layer 25.
  • the position of the first electrode 30 is not limited to this, and may be any position as long as it can be electrically connected to the polyhedron 15 or the first conductive semiconductor layer (not shown).
  • the PN junction 20 absorbs photons to generate an electron-hole pair, and the electron-hole pair is separated so that the electron is the second electrode 40.
  • the hole is delivered to the first electrode 30 to produce electricity.
  • the polyhedral 15 protruding upward diffuse reflection of incident light occurs, thereby greatly reducing the reflectance of the light, and the surface area of the PN junction 20 can be greatly improved, and the upper width is larger than the lower width. Due to the shape of the narrow polyhedron 15, light can be irradiated not only to the PN junction 20 located on the upper portion of the polyhedron 15 but also to the PN junction 20 located on the lower portion, thereby greatly improving the photoelectric conversion efficiency.
  • the shape of the polyhedron 15 having a narrow width toward the top may be used when the angle formed by light with respect to the substrate surface is reduced, for example, even when it is irradiated obliquely with respect to the substrate surface such as sunlight in the morning or evening.
  • the light may be vertically incident on the PN junction 20 on the lower portion, and thus the photoelectric conversion efficiency may not be significantly affected by the incident angle of the light.
  • the surfaces of the polyhedron 15 are crystal planes and the first semiconductor layer or the second semiconductor layer 25 epitaxially formed on the crystal planes also has a low defect density, the crystal quality may be improved. Generation and separation of electron-hole pairs in 20) can proceed more efficiently.
  • FIG. 11 is a cross-sectional view illustrating a photoelectric conversion device according to another exemplary embodiment of the present invention.
  • the light emitting diode which is another type of photoelectric conversion element.
  • the light emitting diode has a polyhedron 55 disposed on the substrate S.
  • the polyhedron 55 may be formed using the method described with reference to FIGS. 1, 3, and 5, and may be any one of the polyhedrons 15 described with reference to FIGS. 7, 8, and 9. have.
  • the polyhedron 55 may have a narrow upper width than the lower width.
  • the polyhedron 55 may be a structure surrounded by a plurality of different crystal facets.
  • the angle that each crystal surface of the polyhedron 55 forms with the surface surface of the substrate may decrease toward the top.
  • the polyhedron 55 may have a sharp vertex (T in FIG. 7), a sharp edge (T in FIG. 8), or a very narrow area of plane (T in FIG. 9) at its top.
  • the polyhedron 55 may be a silicon polyhedron having crystallinity.
  • the device layer may be a first conductive semiconductor layer 61, an active layer 65, and a second conductive semiconductor layer 67 that are sequentially stacked.
  • the first conductive semiconductor layer 61, the active layer 65, and the second conductive semiconductor layer 67 are, for example, compound semiconductor layers, specifically, III-V compound semiconductor layers, and more specifically, nitride-based.
  • Semiconductor layers may be formed.
  • the III-V compound semiconductor layers may be GaAlAs based, AlGaIn based, AlGaInP based, AlGaInPAs based, or GaN based semiconductor layers.
  • the first conductive semiconductor layer 61 may be a nitride-based semiconductor layer, and may be a layer doped with an n-type dopant.
  • the first conductivity type semiconductor layer 61 may have an n-type dopant in an In x Al y Ga 1- xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) layer.
  • Phosphorus Si may be a doped layer.
  • the active layer 65 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) may be a layer, a single quantum well structure or a multiple quantum well It may have a multi-quantum well (MQW).
  • the active layer 65 may have a single quantum well structure having an InGaN layer or an AlGaN layer, or a multi-quantum well structure having a multilayer structure of InGaN / GaN, AlGaN / (In) GaN, or InAlGaN / (In) GaN.
  • the second conductive semiconductor layer 67 may be a semiconductor layer doped with a p-type dopant.
  • the second conductivity-type semiconductor layer 67 is a p-type diagram in an In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) layer. It may be a layer doped with Mg or Zn as a fund.
  • the surface of the polyhedron 55 and the first conductivity-type semiconductor layer 61 have different lattice constants, the surface of the polyhedron 55 is formed before the first conductivity-type semiconductor layer 61 is formed.
  • a buffer layer (not shown) may be further formed to mitigate lattice mismatch between the first conductive semiconductor layer 61.
  • This buffer layer may be an AlN layer.
  • the material of the buffer layer is not limited thereto.
  • each of the first conductive semiconductor layer 61, the active layer 65, and the second conductive semiconductor layer 67, as well as the sum of their thicknesses, is higher than the height of the polyhedron 55. Can be low. As a result, the shape of the result after each of these layers is formed may be similar to that of the polyhedron 55.
  • the first conductivity type semiconductor layer 61, the active layer 65, and the second conductivity type semiconductor layer 67 may be epitaxially grown epitaxial layers, specifically, metal organic chemical vapor deposition (Metal Organic Chemical Vapor Deposition).
  • Metal Organic Chemical Vapor Deposition Chemical Vapor Deposition (MOCVD), Chemical Vapor Deposition (CVD), Plasma-Enhanced Chemical Vapor Deposition (PECVD), Molecular Beam Epitaxy (MBE), Hydride Gas Vapor Deposition ( Hydride Vapor Phase Epitaxy (HVPE) and the like can be formed using a variety of deposition or growth methods.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • CVD Chemical Vapor Deposition
  • PECVD Plasma-Enhanced Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • HVPE Hydride Gas Vapor Deposition
  • HVPE Hydride Vapor Phase Epitaxy
  • a light transmissive electrode layer may be further formed on the second conductive semiconductor layer 67, but is not limited thereto.
  • the transparent electrode layer may be a carbon nanotube layer, a graphene layer, a transparent conductive oxide layer, or a metal layer, and may be formed by coating, thermal evaporation, electron beam deposition, or sputtering.
  • a first electrode 70 may be formed below the substrate S, and a second electrode 80 may be formed on the second conductive semiconductor layer 67.
  • the position of the first electrode 70 is not limited to this, and may be any position that can be electrically connected to the first conductivity type semiconductor layer 61.
  • the surface area of the active layer 65 may be greatly improved due to the polyhedron 55 protruding upward, and the upper portion of the polyhedron 55 due to the shape of the polyhedron 55 having a narrow upper width relative to the lower width. Since the light emitted from the active layer 65 located on the lower portion as well as the light emitted from the active layer 65 located on the upper portion can be extracted to the outside, the light extraction efficiency can be greatly improved.
  • the surfaces of the polyhedron 55 are crystal planes, the first conductive semiconductor layer 61, the active layer 65, and the second conductive semiconductor layer 67 epitaxially grown on the crystal planes may be formed. Since the defect density is small and the crystal quality can be improved, the photoelectric extraction efficiency can also be improved.
  • the shape of the upper width narrower than the lower width of the polyhedron 55 can concentrate the forward electric field to the top of the polyhedron 55, on the upper portion compared to the light emitted from the active layer 65 located on the lower portion
  • the amount of light emitted from the active layer 65 located at can be increased. Accordingly, there may be an effect that the light is concentrated to the front.
  • the silicon substrates grown in the ⁇ 100> direction were etched using reactive ion etching (RIE) to form silicon pillars. Then, the silicon pillars are isotropically dry etched again to form an inclined surface on the sides of the silicon pillars, and then the substrate on which the silicon pillars are formed is hydrogen annealed for about 10 minutes at a temperature of 1050 ° C. and a pressure of 40 Torr to round the corners of the silicon pillars. Changed.
  • RIE reactive ion etching
  • the substrate with rounded corner silicon pillars was loaded into an Epi-Reactor and placed in a chamber of SiH 2 Cl 2 (dichlorosilane; DCS) 370sccm, HCl 110sccm, B 2 H 6 (diborane, 1% balanced in H2 E) 110sccm, H 2 20slm while flowing for about 5 minutes at a temperature of 1050 °C and a pressure of 60 Torr, epitaxial growth of the semiconductor layer on the silicon pillars.
  • SiH 2 Cl 2 dichlorosilane
  • DCS dichlorosilane
  • HCl 110sccm HCl 110sccm
  • B 2 H 6 diborane, 1% balanced in H2 E
  • a crystalline polyhedron was prepared in the same manner as in Preparation Example 1, except that the crystalline polyhedron was used using a silicon substrate grown in the ⁇ 110> direction.
  • a crystalline polyhedron was prepared in the same manner as in Preparation Example 1, except that a crystalline polyhedron was used using a silicon substrate grown in a ⁇ 111> direction.
  • silicon pillars (a) having an average width of about 1 ⁇ m and a height of about 15 ⁇ m are formed, and the corners of the silicon pillars are rounded after hydrogen annealing.
  • (b) and, after epitaxial growth of the semiconductor layer on the silicon pillars it can be seen that the crystalline polyhedron (c) is formed. The lowest width of the crystalline polyhedron (c) was 7 ⁇ m in average and 11 ⁇ m in height.
  • FIG. 13 is SEM images (a, c) and TEM images of the crystalline polyhedron according to Preparation Example 1 of the crystalline polyhedron.
  • FIG. 17 is a graph illustrating light absorption efficiency of a crystalline polyhedron according to Preparation Example 1 of Crystalline Polysilicon, a cylindrical silicon pillar, a silicon wall in a rectangular parallelepiped form, and a planar silicon substrate.
  • the cylindrical silicon pillar has a width of 3.5 ⁇ m and a height of 11 ⁇ m
  • the rectangular parallelepiped silicon wall has a width of 3.5 ⁇ m and a height of 11 ⁇ m
  • the crystalline polyhedron formed according to Preparation Example 1 In the state assumed to have a height of 11 ⁇ m, light absorption efficiency was calculated through computer simulation. At this time, it was assumed that light of AM1.5G was irradiated.
  • a cylindrical silicon pillar (indicated by Si microwire, absorbable surface area of 170 ⁇ m 2 ) and a rectangular parallelepiped silicon wall (indicated by Si microwall, absorbable surface area of 203 ⁇ m 2 ) are 300 nm to 1100 nm. It can be seen that the total light absorption at the wavelength is increased by about 67.6% and about 71.6%, respectively, compared to 61.4%, which is the light absorption of the planar silicon substrate (the absorbable surface area of 49 ⁇ m 2 ). This is presumably due to the increase in surface area.
  • the crystalline polyhedron (expressed as Si microcone, absorbable surface area 152.1 ⁇ m 2 ) according to Preparation Example 1 has a total light absorption of about 95% at a wavelength of 300 nm to 1100 nm, and is relatively about that of a planar silicon substrate. 1.5 times or more ( ) absolutely more than about 33% increase can be seen.
  • the crystalline polyhedron (indicated by Si microcone, absorbable surface area 152.1 ⁇ m 2 ) according to Preparation Example 1 is a cylindrical silicon pillar (indicated by Si microwire, absorbable surface area 170 ⁇ m 2 ) and a rectangular parallelepiped silicon wall (Si microwall).
  • the light absorption rate was 1.3-1.4 times higher than the absorbable surface area 203 ⁇ m 2 ). This is presumably because the crystalline polyhedron produced in the present invention has a number of crystal planes, and because of its sharp shape, the light scattering effect is excellent and has a complicated refractive index (Graded Refractive Index) compared to other structures.
  • FIG. 18 is a graph illustrating light absorption efficiency of a crystalline polyhedron according to Preparation Example 1, a cylindrical silicon pillar, a rectangular silicon cube, and a planar silicon substrate.
  • the cylindrical silicon pillar has a width of 3 ⁇ m and a height of 11 ⁇ m
  • the rectangular parallelepiped silicon wall has a width of 3.5 ⁇ m and a height of about 7.4 ⁇ m, and is formed according to Preparation Example 1 was assumed to have a height of 11 ⁇ m, the light absorption efficiency was calculated through computer simulation. At this time, it was assumed that light of AM1.5G was irradiated.
  • cylindrical silicon pillars (indicated by Si microwire, absorbable surface area 152.7 ⁇ m 2 ) and cuboid silicon walls (indicated by Si microwall, absorbable surface area 152.6 ⁇ m 2 ) are prepared at wavelengths of 300 nm to 1100 nm.
  • the total light absorption was about 66.7% and about 69.8%, respectively, compared to 61.4%, which is the light absorption of the planar silicon substrate.
  • the crystalline polyhedron according to Preparation Example 1 (indicated by Si microcone, absorbable surface area 152.1 ⁇ m 2 ) has a total light absorption of about 95% at a wavelength of 300 nm to 1100 nm and is represented by a cylindrical silicon pillar (indicated by Si microwire). Compared to the possible surface area of 152.7 ⁇ m 2 ) and the cuboid silicon wall (expressed as Si microwall, absorbable surface area of 152.6 ⁇ m 2 ), it showed much increased light absorption. In addition, it was assumed that the crystalline polyhedron produced in the present invention had several crystal planes and also had sharp refractive index due to its excellent light scattering effect and complicated complexity compared with other structures.
  • FIG. 19 is a graph showing the absorption rate according to the light irradiation angle of the crystalline polyhedron according to Preparation Example 1.
  • the light absorption rate is greatly decreased as the incident angle increases, and the crystalline polyhedron (indicated by Si microcone) according to Preparation Example 1 does not depend on the angle of incidence of the light source. It shows that the absorption can be absorbed. This indicates that solar cells employing a crystalline polyhedron can show a constant light absorption rate even in the morning or evening time, even if the angle of the sun varies in the daytime.
  • FIG. 20 is a graph showing current density by voltage of a solar cell using a crystalline polyhedron according to Preparation Example 1.
  • FIG. In the solar cell, an n-type semiconductor layer is formed to a thickness of about 100 nm on a crystalline polyhedron having a p-type according to Preparation Example 1, a first electrode is formed below the substrate, and a second electrode is formed on the n-type semiconductor layer. The electrode was formed, and the current density according to the voltage was obtained through experiments.
  • an open circuit voltage (Voc) of a solar cell manufactured according to Preparation Example 2 is 594 mV
  • a short circuit current density (Jsc) is 34.1 mA / cm 2
  • a filling constant (fill factor; FF) was 0.687
  • the power conversion efficiency was calculated to be 13.9% based on the input power density (Ps) of 100 mW / cm 2 .
  • Ps input power density
  • FIG. 21 is a graph comparing light extraction efficiency of light emitting diodes having various shapes.
  • a planar light emitting diode (denoted planar) obtained by forming an n-type GaN layer of 1000 nm, an MQW layer of 125 nm, and a p-type GaN layer of 500 nm on a crystalline polyhedron having a height of
  • the light extraction efficiencies for the microwires), the silicon wall light emitting diodes (marked with microwall), and the crystalline polyhedral light emitting diodes (marked with microcone) were obtained by computer simulation.
  • a crystalline polyhedral light emitting diode (denoted as microcone) is light extracted compared to a planar light emitting diode (denoted as planar), a silicon pillar light emitting diode (denoted as microwire), and a silicon wall light emitting diode (denoted as microwall). It can be seen that the efficiency is greatly improved. This is expected to be due to the peculiar shape of the structure of the crystalline polyhedron which helps to emit light.
  • FIG. 22 is a graph comparing light extraction efficiency of light emitting diodes having various shapes.
  • light extraction efficiency for crystalline polyhedral light emitting diodes (denoted as microcones) were obtained by computer simulation.
  • the light emitting diode having a silicon pillar having a diameter of 0.5 ⁇ m exhibits low light extraction efficiency compared to the crystalline polyhedral light emitting diode.
  • FIG. 23 is a graph illustrating light extraction efficiency according to height variation of an n-type GaN layer of a planar light emitting diode and a crystalline polyhedral light emitting diode, and a crystalline polyhedral light emitting diode of a planar light emitting diode according to a position change of a dipole source. It is a graph (b) which shows the degree of light extraction efficiency improvement.
  • the plane was obtained by forming an n-type GaN layer, a 125 nm MQW layer, and a 500 nm p-type GaN layer on a silicon substrate and a crystalline polyhedron having a height of 11 ⁇ m formed according to Preparation Example 1,
  • Light extraction efficiency for planar light emitting diodes (indicated by planar) and crystalline polyhedral light-emitting diodes (indicated by microcone) was determined by computer simulations with varying heights of n-type GaN layers.
  • the crystalline polyhedral light emitting diode shows much better light extraction efficiency compared to the general flat light emitting diode.
  • the light extraction efficiency is lower than about 4.5% regardless of the thickness of the n-type GaN layer, but in the crystalline polyhedral light emitting diode, the light extraction efficiency is higher than 9% and the thickness of the n-type GaN layer is 1 ⁇ m.
  • the maximum efficiency is 14%, which shows that the crystalline polyhedral light emitting diode can increase the efficiency more than three times than the conventional planar light emitting diode.
  • the light extraction efficiency of the crystalline polyhedral light emitting diode can be improved compared to the planar light emitting diode even if the dipole source is changed.
  • Precursor gases TMA (trimethylaluminium) gas and NH 3 gas, TMG (trimethylgallium) gas and NH 3 gas were supplied onto the crystalline silicon polyhedron according to Preparation Example 1, and the AlN / GaN multi-buffer layer having a thickness of about 500 nm was obtained by using MOCVD. (The bottom region is 20 nm of the AlN buffer layer), and then TMG gas and NH 3 gas were supplied and a GaN layer of about 1 mu m was formed using MOCVD.
  • a buffer layer and a GaN layer were formed using the same method as the nitride film growth example except that a [111] silicon substrate was used instead of the crystalline silicon polyhedron.
  • FIGS. 24, 25, and 26 are SEM (Scanning Electron Microscope) images of the top surface, the inclined top surface, and the cross section of the specimen according to the nitride film growth example, respectively.
  • 27 is a SEM photograph of the upper surface of the crystalline polyhedron before forming the nitride film and an SEM photograph of the upper surface of the specimen after the nitride film is grown.
  • FIG. 26 is a cross section taken along the line II ′ of FIG. 25.
  • the nitride film NL is formed on the predominantly upper portion of the crystalline polyhedron 55, particularly on the ⁇ 111 ⁇ plane (see FIG. 13, F 1 ) of the crystalline polyhedron. It can be seen that this was formed (Fig. 26). That is, it can be seen that the nitride film NL is mainly grown from the ⁇ 111 ⁇ plane F 1 of the crystalline polyhedron.
  • the nitride film NL according to the nitride film growth example has a form of a polyhedron having a narrow upper width than the lower width similar to the crystalline polyhedron 55, and furthermore, the uppermost portion of the nitride film NL has a sharp vertex or corner.
  • the nitride film NL grown on the crystalline polyhedron 55 has ridges (R) formed on the ⁇ 111 ⁇ plane F 1 of the crystalline polyhedron 55, and the ⁇ 111) of the crystalline polyhedron 55 ⁇ A valley (V) formed on the edge (E) between the faces.
  • the ridges R of the nitride film NL are connected to each other on top of the crystalline polyhedrons 55 adjacent to each other.
  • the surface of the nitride film exposed between the ridge and the valley may be a ⁇ 0002 ⁇ plane.
  • FIG. 28 shows a transmission electron microscope (TEM) photograph and Fourier transform (FFT) image analysis showing a cross section of the specimen in the first direction according to the nitride growth example
  • FIG. 29 illustrates the specimen according to the nitride growth example in the second direction.
  • TEM image and FFT image analysis showing the cut section is shown
  • Figure 30 shows the TEM image and FFT image analysis showing the cross section cut specimen according to the nitride film growth comparative example.
  • the first direction is I-I 'in FIG. 25 or 27 and the second direction is II-II' in FIG. 25 or 27.
  • a multi-buffer layer (denoted as AlN) and a GaN layer, which are nitride films NL, are sequentially formed on edges E formed by adjacent ⁇ 111 ⁇ planes of the crystalline polyhedron 55.
  • the buffer layer has a thickness of about 0.2 ⁇ m
  • the GaN layer has a thickness of about 0.4 ⁇ m.
  • GaN is grown in the ⁇ 0002> direction.
  • the surface of the nitride film NL on the corner E formed by the adjacent ⁇ 111 ⁇ planes of the crystalline polyhedron 55 corresponds to the valley V portion of FIG. 25.
  • a multi buffer layer (denoted as AlN) and a GaN layer, which are nitride films NL, are sequentially formed on ⁇ 111 ⁇ planes F 1 of the crystalline polyhedron 55, and the multi buffer layer has a thickness of about 0.6 ⁇ m. It has a thickness, and it can be seen that the GaN layer has an average thickness of about 1 ⁇ m (maximum height of 1.7 ⁇ m). In addition, it can be seen that GaN is grown in the ⁇ 0002> direction. Meanwhile, the surface of the nitride film NL formed on the ⁇ 111 ⁇ planes F 1 of the crystalline polyhedron 55 corresponds to the ridge R portion of FIG. 25.
  • the nitride film formed on the [111] silicon substrate having a flat plate shape includes a multi buffer layer (denoted as AlN) and a GaN layer, and the multi buffer layer has a thickness of about 0.6 ⁇ m, and the GaN layer has a thickness of about 1. It can be seen that it has a thickness of ⁇ m. In addition, it can be seen that GaN is grown in the ⁇ 0002> direction.
  • Table 1 shows a cross section (a cross section shown in FIG. 28) of a specimen according to a nitride film growth example in a first direction, a cross section a cross section (a cross section shown in FIG. 29) of a specimen according to a nitride film growth example in a second direction, and a nitride film growth comparison
  • TDD total dislocation density
  • the nitride film formed on the crystalline silicon polyhedron compared to the nitride film formed on the [111] silicon substrate having a flat plate shape has a very large decrease in total dislocation density of 0.3 to 0.69 times, resulting in a crystalline silicon polyhedron It can be seen that a high quality nitride film is formed.
  • 31 and 32 are cross-sectional views illustrating a photoelectric conversion device according to another exemplary embodiment of the present invention. 31 and 32 may correspond to cross-sections taken along lines II ′ and II-II ′ of FIG. 25. 33 is a plan view schematically illustrating an upper surface of the unit cell U illustrated in FIG. 25.
  • the photoelectric conversion element according to the present exemplary embodiment may be similar to the photoelectric conversion element described with reference to FIG. 11 except for the following description.
  • the light emitting diode which is another type of photoelectric conversion element.
  • the light emitting diode has a polyhedron 55 disposed on the substrate S.
  • the polyhedron 55 may be formed using the method described with reference to FIGS. 1, 3, and 5, and may be the polyhedron 15 described with reference to FIG. 7, but is not limited thereto. It may also be a polyhedron described with reference to 9.
  • the device layer DL may be a buffer layer 60, a first conductive semiconductor layer 61, an active layer 65, and a second conductive semiconductor layer 67 that are sequentially stacked.
  • the first conductive semiconductor layer 61, the active layer 65, and the second conductive semiconductor layer 67 are, for example, compound semiconductor layers, specifically, III-V compound semiconductor layers, and more specifically, nitride-based. Semiconductor layers may be formed.
  • the III-V compound semiconductor layers may be GaAlAs based, AlGaIn based, AlGaInP based, AlGaInPAs based, or GaN based semiconductor layers.
  • the first conductive semiconductor layer 61 may be a nitride-based semiconductor layer, and may be a layer doped with an n-type dopant.
  • the first conductive type semiconductor layer (61) is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) layer n Si, which is a type dopant, may be a doped layer.
  • the active layer 65 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) may be a layer, a single quantum well structure or a multiple quantum well It may have a multi-quantum well (MQW).
  • MQW multi-quantum well
  • the active layer 65 may have a single quantum well structure having an InGaN layer or an AlGaN layer, or a multi-quantum well structure having a multilayer structure of InGaN / GaN, AlGaN / (In) GaN, or InAlGaN / (In) GaN. Can be.
  • the second conductive semiconductor layer 67 may be a semiconductor layer doped with a p-type dopant.
  • the second conductive type semiconductor layer (67) is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) layer on the p It may be a layer doped with Mg or Zn as a type dopant.
  • the buffer layer 60 is formed on the surface of the polyhedron 55 and the first conductive semiconductor layer 61 when the surface of the polyhedron 55 and the first conductive semiconductor layer 61 have different lattice constants. Layer to mitigate lattice mismatch, and the buffer layer may be an AlN layer, specifically, an AlN / GaN multi buffer layer. However, the material of the buffer layer is not limited thereto.
  • the device layer DL may be similar to the shape of the nitride film described with reference to FIGS. 24, 25, 26, and 27.
  • the device layer may have a shape of a polyhedron having a narrow upper width than the lower width similarly to the polyhedron 55, and furthermore, the uppermost part of the device layer may have sharp vertices or corners.
  • the polyhedron 55 is the polyhedron described with reference to FIG. 7
  • the device layer DL grown on the polyhedron 55 is formed on the ⁇ 111 ⁇ plane F 1 of the polyhedron. , R) and a valley V formed on the edge E between the ⁇ 111 ⁇ planes of the polyhedron.
  • the ridges R of the device layer DL may be connected to each other on top of the polyhedrons 55 adjacent to each other.
  • at least the first conductivity type semiconductor layer 61 may be a layer grown in the [0002] direction.
  • a first electrode 70 may be formed below the substrate S, and a second electrode (not shown) may be formed on the second conductive semiconductor layer 67.
  • the surface area of the active layer 65 may be greatly improved due to the polyhedron 55 protruding upward, and the upper portion of the polyhedron 55 due to the shape of the polyhedron 55 having a narrow upper width relative to the lower width. Since the light emitted from the active layer 65 located on the lower portion as well as the light emitted from the active layer 65 located on the upper portion can be extracted to the outside, the light extraction efficiency can be greatly improved.
  • the surfaces of the polyhedron 55 are crystal planes, the first conductive semiconductor layer 61, the active layer 65, and the second conductive semiconductor layer 67 epitaxially grown on the crystal planes may be formed. Since the defect density is small and the crystal quality can be improved, the photoelectric extraction efficiency can also be improved.
  • the shape of the upper width narrower than the lower width of the polyhedron 55 can concentrate the forward electric field to the top of the polyhedron 55, on the upper portion compared to the light emitted from the active layer 65 located on the lower portion
  • the amount of light emitted from the active layer 65 located at can be increased. Accordingly, there may be an effect that the light is concentrated to the front.
  • the buffer layer 60 is an AlN / GaN multi-buffer layer
  • the first conductivity-type semiconductor layer 61 is n-type GaN layer having a thickness of 350nm to 2 ⁇ m depending on the position
  • the active layer 65 is 100nm MQW
  • the second conductive semiconductor layer 67 was a 250 nm p-type GaN layer, and light extraction efficiency was obtained through computer simulation.
  • the positions of the dipoles were changed into points 1, 2 points, 3 points, and 4 points.
  • the light emitting diode formed on the crystalline silicon polyhedron emits a wavelength of about 450 nm, that is, a wavelength of the blue light region, with a light extraction efficiency of about 4.1 to 8.0%. In addition, it shows a much better light extraction efficiency than the planar light emitting diode at 450nm. In addition, it can be seen that the light extraction efficiency of the light emitting diode formed on the crystalline silicon polyhedron is improved compared to the planar light emitting diode even when the dipole source is changed.

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Abstract

하부 폭에 비해 상부 폭이 좁은 다면체, 이의 제조방법, 및 이를 포함하는 광전변환소자를 제공한다. 광전변환소자는 기판, 상기 기판 상에 배치되고 하부 폭에 비해 상부 폭이 좁은 다면체, 및 상기 다면체 상에 배치된 반도체층을 구비한다. 하부 폭에 비해 상부 폭이 좁은 다면체를 적용한 광전변환소자는 다면체의 구조적 특징으로 인해 광전변환효율이 향상될 수 있다

Description

하부 폭에 비해 상부 폭이 좁은 다면체, 이의 제조방법, 및 이를 포함하는 광전변환소자
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 광전변환소자에 관한 것이다.
광전변환소자는 광 에너지를 전기 에너지로 변환하거나 또는 전기 에너지를 광 에너지로 변환할 수 있는 소자를 말한다. 이러한 광전변환소자의 종류에는 태양광 에너지를 전기 에너지로 변환하는 태양전지와 전기 에너지를 광 에너지로 변환하는 발광다이오드가 있다.
이러한 광전변환소자의 효율을 향상시키기 위해 나노와이어를 사용하고자 하는 연구가 있었다(JP 공개 2009-59740). 그러나, 나노와이어를 사용한 광전변환소자의 효율 향상은 충분하지 않다고 알려져 있다.
따라서, 본 발명이 해결하고자 하는 과제는 광전변환효율이 향상된 광전변환소자를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 광전변환소자를 제공한다. 광전변환소자는 기판을 구비한다. 상기 기판 상에 하부 폭에 비해 상부 폭이 좁은 다면체가 배치된다. 상기 다면체 상에 반도체층이 배치된다.
상기 다면체는 다수 개의 결정면들을 구비할 수 있다. 상기 다면체의 각 결정면이 상기 기판의 표면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 상기 다면체는 그의 최상부에 뾰족한 꼭지점 또는 모서리를 가질 수 있다. 상기 다면체는 결정성을 갖는 다면체이고, 상기 반도체층은 에피층일 수 있다. 상기 반도체층의 두께는 상기 다면체의 높이에 비해 낮을 수 있다.
상기 다면체는 제1 도전형을 갖고, 상기 반도체층은 제2 도전형을 가지며, 상기 제1 도전형 다면체에 제1 전극이 전기적으로 연결될 수 있고, 상기 제2 도전형 반도체층에 제2 전극이 전기적으로 연결될 수 있다.
상기 다면체는 결정성 실리콘 다면체이고, 상기 반도체층은 실리콘 에피층일 수 있다. 상기 반도체층은 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고, 상기 제1 도전형 반도체층에 제1 전극이 전기적으로 연결될 수 있고, 상기 제2 도전형 반도체층에 제2 전극이 전기적으로 연결될 수 있다. 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 화합물 반도체층들일 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 태양전지를 제공한다. 태양전지는 기판을 구비한다. 상기 기판 상에 하부 폭에 비해 상부 폭이 좁은 제1 도전형 다면체가 배치된다. 상기 다면체 상에 제2 도전형 반도체층이 배치된다. 상기 제1 도전형 다면체에 제1 전극이 전기적으로 연결된다. 상기 제2 도전형 반도체층에 제2 전극이 전기적으로 연결된다.
상기 제1 도전형 다면체는 결정성 실리콘 다면체이고, 상기 제2 도전형 반도체층은 실리콘 에피층일 수 있다. 상기 다면체는 다수 개의 결정면들을 구비할 수 있다. 상기 다면체의 각 결정면이 상기 기판의 표면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 상기 다면체는 그의 최상부에 뾰족한 꼭지점 또는 모서리를 가질 수 있다. 상기 제2 도전형 반도체층의 두께는 상기 다면체의 높이에 비해 낮을 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 발광다이오드를 제공한다. 발광다이오드는 기판을 구비한다. 상기 기판 상에 하부 폭에 비해 상부 폭이 좁은 다면체가 배치된다. 상기 다면체 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층이 차례로 배치된다. 상기 제1 도전형 반도체층에 제1 전극이 전기적으로 연결된다. 상기 제2 도전형 반도체층에 제2 전극이 전기적으로 연결된다.
상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 화합물 반도체층들일 수 있다. 상기 다면체는 결정성 실리콘 다면체이고, 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 에피층들일 수 있다.
상기 다면체는 다수 개의 결정면들을 구비할 수 있다. 상기 다면체는 실리콘 다면체이고, 상기 다면체는 그의 상부에 4개의 {111}면과, 4개의 {111}면이 만나 이루어진 뾰족한 꼭지점을 구비할 수 있다. 상기 제1 도전형 반도체층은 [0002] 방향으로 성장된 GaN층일 수 있다. 상기 다면체의 각 결정면이 상기 기판의 표면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 상기 다면체는 그의 최상부에 뾰족한 꼭지점 또는 모서리를 가질 수 있다. 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층의 합계 두께는 상기 다면체의 높이에 비해 낮을 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 광전변환소자를 제공한다. 광전변환소자는 기판을 구비한다. 상기 기판 상에 다수 개의 결정면들을 구비하는 다면체가 배치된다. 상기 다면체 상에 반도체층이 배치된다.
상기 다면체의 각 결정면이 상기 기판의 표면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 상기 다면체는 결정성을 갖는 다면체이고, 상기 반도체층은 에피층일 수 있다. 상기 반도체층의 두께는 상기 다면체의 높이에 비해 낮을 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 결정성 다면체 제조방법을 제공한다. 먼저, 결정성 기판을 제공한다. 상기 결정성 기판을 식각하여 필라를 형성한다. 상기 필라 상에 반도체층을 에피택셜하게 성장시켜 결정성 다면체를 형성한다.
상기 반도체층을 에피택셜하게 성장시키기 전에, 상기 필라를 수소 어닐링할 수 있다. 상기 필라를 식각하는 것은 이방성 식각법을 사용할 수 있다. 상기 필라를 식각하는 것은 상기 이방성 식각법을 수행한 후 등방성 식각법을 수행하는 것을 더 포함할 수 있다.
상기 기판은 실리콘 단결정 기판일 수 있다. 상기 반도체층은 실리콘층일 수 있다. 상기 기판은 <100> 방향, <110> 방향, 또는 <111> 방향으로 성장된 기판일 수 있다. 일 예로서, 상기 기판은 <100> 방향으로 성장된 기판이고, 상기 반도체층은 에피택시얼하게 성장시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 하부 폭에 비해 상부 폭이 좁은 다면체를 적용한 광전변환소자는 다면체의 구조적 특징으로 인해 광전변환효율이 향상될 수 있다.
도 1, 도 3, 및 도 5는 본 발명의 일 실시예에 따른 결정성 다면체를 조하는 방법을 공정단계별로 나타낸 사시도들이다.
도 2, 도 4, 및 도 6는 도 1, 도 3, 및 도 5의 절단선들 I-I′를 따라 취해진 단면도들이다.
도 7, 도 8, 및 도 9는 본 발명의 일 실시예들에 따른 결정성 다면체들을 나타낸 개략도들이다.
도 10는 본 발명의 일 실시예에 따른 광전변환소자를 나타낸 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 광전변환소자를 나타낸 단면도이다.
도 12는 결정성 다면체 제조예 1에 따른 제조방법 진행 중 얻은 사진들을이다.
도 13는 결정성 다면체 제조예 1에 따른 결정성 다면체를 촬영한 SEM 사진들(a, c)과 TEM 사진이다.
도 14, 도 15, 및 도 16는 각각 제조예들 1 내지 3에 따른 결정성 다면체를 촬영한 SEM 사진들이다.
도 17는 결정성 다면체 제조예 1에 따른 결정성 다면체, 원기둥 형태의 실리콘 필라, 직육면체 형태의 실리콘 월, 및 평면의 실리콘 기판의 광흡수 효율을 나타낸 그래프이다.
도 18은 결정성 다면체 제조예 1에 따른 결정성 다면체, 원기둥 형태의 실리콘 필라, 직육면체 형태의 실리콘 월, 및 평면의 실리콘 기판의 광흡수 효율을 나타낸 그래프이다.
도 19은 제조예 1에 따른 결정성 다면체의 광조사각에 따른 흡수율을 나타내는 그래프이다.
도 20는 제조예 1에 따른 결정성 다면체를 사용한 태양전지의 전압에 따른 전류 밀도를 나타낸 그래프이다.
도 21은 여러 가지 형태를 갖는 발광다이오드들의 광추출효율을 비교한 그래프이다.
도 22는 여러 가지 형태를 갖는 발광다이오드들의 광추출효율을 비교한 그래프이다.
도 23는 평면 발광다이오드와 결정성 다면체 발광다이오드의 n형 GaN층의 높이 변화에 따른 광추출효율을 나타낸 그래프(a)와 다이폴 소오스의 위치변화에 따른 평면 발광다이오드에 대한 결정성 다면체 발광다이오드의 광추출효율 향상의 정도를 나타낸 그래프(b)이다.
도 24, 도 25, 및 도 26는 각각 질화막 성장예에 따른 시편의 상부면, 경사진 상부면, 그리고 단면을 촬영한 SEM(Scanning Electron Microscope) 사진들이다.
도 27은 질화막을 형성하기 전의 결정성 다면체의 상부면을 촬영한 SEM 사진과 질화막을 성장한 후의 시편의 상부면을 촬영한 SEM 사진이다.
도 28은 질화막 성장예에 따른 시편을 제1 방향으로 자른 단면을 나타낸 TEM(transmission electron microscope) 사진과 FFT(Fourier transform) 이미지 분석을 나타낸다.
도 29는 질화막 성장예에 따른 시편을 제2 방향으로 자른 단면을 나타낸 TEM 사진과 FFT 이미지 분석을 나타낸다.
도 30은 질화막 성장 비교예에 따른 시편을 자른 단면을 나타낸 TEM 사진과 FFT 이미지 분석을 나타낸다.
도 31 및 도 32는 본 발명의 다른 실시예에 따른 광전변환소자를 나타낸 단면도들이다.
도 33는 도 25에 도시된 단위셀(U)의 상부면을 개략적으로 도시한 평면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1, 도 3, 및 도 5는 본 발명의 일 실시예에 따른 결정성 다면체를 조하는 방법을 공정단계별로 나타낸 사시도들이다. 도 2, 도 4, 및 도 6는 도 1, 도 3, 및 도 5의 절단선들 I-I′를 따라 취해진 단면도들이다.
도 1 및 도 2를 참조하면, 기판(S)을 제공할 수 있다. 상기 기판(S)는 결정성 기판, 구체적으로 단결정 기판, 나아가 단결정 반도체 기판일 수 있다. 일 예로서, 기판(S)은 실리콘 단결정 기판일 수 있다.
상기 기판(S)을 식각하여 규칙적으로 배열된 다수 개의 필라들(10)을 형성할 수 있다. 상기 기판(S)을 식각하는 것은 포토리소그라피법 및 건식식각법을 사용할 수 있다. 상기 건식식각법은 이방성 식각이 가능한 반응성 이온 식각법(RIE: Reactive Ion Etching)일 수 있다. 상기 필라들(10)은 가로방향의 폭에 비해 세로방향의 높이가 높은 즉, 종횡비(aspect ratio)가 1을 초과할 수 있다. 일 예로서, 상기 필라(10)의 종횡비는 1 내지 30일 수 있다. 이와 같이 건식식각된 필라들(10)의 측면에는 다양한 종류의 결정면들이 노출될 수 있다.
이 후, 상기 필라들(10)이 형성된 기판을 추가적으로 등방성 건식식각할 수 있다. 이 경우, 상기 필라들(10)의 직경은 감소될 수 있고, 측면은 약간의 경사면을 가질 수 있다. 또한, 상기 필라들(10)의 외주부는 좀 더 둥글게 변할 수 있으므로, 더 다양한 종류의 결정면들이 노출될 수 있다.
도 3 및 도 4를 참조하면, 상기 필라들(10)을 수소 어닐링할 수 있다. 이 때, 수소 어닐링은 수소 분위기에서의 열 어닐링(thermal annealing)을 의미할 수 있다. 상기 수소 어닐링은 약 10 내지 약 100 Torr의 압력, 약 800 내지 약 1200℃의 온도에서 약 1 내지 30분간 진행될 수 있다. 더 구체적으로는 상기 수소 어닐링은 약 20 내지 60 Torr의 압력, 약 1000 내지 1100℃의 온도에서 약 1 내지 10분간 진행될 수 있다.
이러한 수소 어닐링은 상기 필라들(10)의 모서리들을 식각하여 상기 필라들(10)이 둥근 모서리(10T)를 갖도록 할 수 있다. 그러나, 이 수소 어닐링 공정은 필수적으로 진행되어야 하는 공정은 아니며, 만약 필라들(10)이 충분히 좁은 상부면을 갖도록 얇게 형성된다면 이 수소 어닐링 공정은 생략될 수도 있다.
도 5 및 도 6를 참조하면, 상기 필라들(10)을 구비하는 기판 상에 반도체층을 에피택셜하게 성장시켜, 결정성 다면체(15)를 형성할 수 있다. 상기 결정성 다면체(15)는 다수 개의 서로 다른 결정성 면들(crystal facets)로 둘러싸인 구조체로서, 하부 폭에 비해 상부 폭이 좁은 형태를 가질 수 있다. 구체적으로, 상기 결정성 다면체(15)의 각 면이 기판면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 이러한 결정성 다면체(15)는 에피택시 과정에서 결정면에 따른 성장속도가 다르기 때문에 형성되는 것으로, 영역별로 성장속도가 가장 느린 결정면이 표면 상에 잔존할 수 있다.
상기 반도체층은 상기 필라들(10)과 동일한 물질 또는 서로 다른 물질일 수 있다. 다시 말해서, 상기 필라들(10) 상에 상기 반도체층이 호모에피택셜하게 성장될 수도 있고, 상기 필라들(10) 상에 상기 반도체층이 헤테로에피택셜하게 성장될 수도 있다. 구체적으로, 상기 반도체층과 상기 필라들(10)은 모두 실리콘일 수 있다. 이와는 달리, 상기 반도체층은 GaN, 또는 AlN일 수 있고, 원소 IV족 반도체들 및 그들의 합금들로 이루어지는 반도체 재료, 및 화합물 반도체 중 하나일 수 있고 상기 필라들(10)은 실리콘일 수 있다.
상기 반도체층을 에피택셜하게 성장시킴과 동시에 상기 반도체층을 도핑할 수도 있다. 일 예로서, 상기 반도체층은 p형으로 도핑될 수 있다.
반도체층을 에피택셜하게 성장시켜, 결정성 다면체(15)를 형성하는 것은, 구체적으로는 금속 유기 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 기상 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 등을 포함한 다양한 증착 또는 성장 방법을 이용하여 수행될 수 있다.
도 7, 도 8, 및 도 9는 본 발명의 일 실시예들에 따른 결정성 다면체들을 나타낸 개략도들이다.
도 7를 참조하면, 결정성 다면체(15)가 도시된다. 상기 결정성 다면체(15)는 <100> 방향으로 성장된 실리콘 기판(S)을 식각하여 실리콘 필라(10)을 형성하고, 상기 필라(10)를 선택적으로(optionally) 수소 어닐링한 후, 상기 필라(10) 상에 실리콘 반도체층을 호모 에피택셜하게 성장시켜 얻을 수 있다.
상기 결정성 다면체(15)는 하부 폭에 비해 상부 폭이 좁은 형태를 가질 수 있다. 나아가, 하부에서 상부로 갈수록 점차로 폭이 좁아지는 콘 형태를 가질 수 있다. 다시 말해서, 상기 결정성 다면체(15)의 각 면(facet)이 기판면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 일 예로서, 상기 결정성 다면체(15)는 하부에서 상부방향으로 제1 면(F3), 제2 면(F2), 및 제3 면(F1)을 구비할 수 있고, 상기 각 면이 기판면과 이루는 각은 제1 면(F3)에서 제2 면(F2), 그리고 제2 면(F2)에서 제3 면(F1)으로 갈수록 줄어들 수 있다. 일 예로서, 상기 제3 면(F1)은 {111}면일 수 있고 기판면과 이루는 각은 약 55도일 수 있다. 또한, 상기 결정성 다면체(15)는 최상부에 결정면들, 구체적으로 네 개의 제3 면들(F1)이 만나 이루어지는 뾰족한 꼭지점(T)을 구비할 수 있다.
도 8를 참조하면, 도 7에 도시된 것과는 다른 형태를 갖는 결정성 다면체(15)가 도시된다. 상기 결정성 다면체(15)는 <110> 방향으로 성장된 실리콘 기판(S)을 식각하여 실리콘 필라(10)을 형성하고, 상기 필라(10)를 선택적으로(optionally) 수소 어닐링한 후, 상기 필라(10) 상에 실리콘 반도체층을 호모 에피택셜하게 성장시켜 얻을 수 있다.
상기 결정성 다면체(15)는 하부 폭에 비해 상부 폭이 좁은 형태를 가질 수 있다. 나아가, 하부에서 상부로 갈수록 점차로 폭이 좁아지는 콘 형태를 가질 수 있다. 다시 말해서, 상기 결정성 다면체(15)의 각 결정면(crystal facet)이 기판면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 일 예로서, 상기 결정성 다면체(15)는 하부에서 상부방향으로 제1 면(F6), 제2 면(F5), 및 제3 면(F4)을 구비할 수 있고, 상기 각 면이 기판면과 이루는 각은 제1 면(F6)에서 제2 면(F5), 그리고 제2 면(F5)에서 제3 면(F4)으로 갈수록 줄어들 수 있다. 일 예로서, 상기 제3 면(F4)은 {111}면일 수 있고 기판면과 이루는 각은 약 35도일 수 있다. 또한 제2 면(F5)은 {113}면일 수 있고 기판면과 이루는 각은 약 65도일 수 있다. 또한, 상기 결정성 다면체(15)는 최상부에 결정면들, 구체적으로 두 개의 제3 면들(F4)이 만나 이루어지는 뾰족한 모서리(T)을 구비할 수 있다.
도 9를 참조하면, 또 다른 형태를 갖는 결정성 다면체(15)가 도시된다. 상기 결정성 다면체(15)는 <111> 방향으로 성장된 실리콘 기판(S)을 식각하여 실리콘 필라(10)을 형성하고, 상기 필라(10)를 선택적으로(optionally) 수소 어닐링한 후, 상기 필라(10) 상에 실리콘 반도체층을 호모 에피택셜하게 성장시켜 얻을 수 있다.
상기 결정성 다면체(15)는 하부 폭에 비해 상부 폭이 좁은 형태를 가질 수 있다. 나아가, 하부에서 상부로 갈수록 점차로 폭이 좁아지는 콘 형태를 가질 수 있다. 다시 말해서, 상기 결정성 다면체(15)의 각 면(facet)이 기판면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 일 예로서, 상기 결정성 다면체(15)는 하부에서 상부방향으로 제1 면(F8)과 제2 면(F7)을 구비할 수 있고, 상기 각 면이 기판면과 이루는 각은 제1 면(F8)에서 제2 면(F7)으로 갈수록 줄어들 수 있다. 일 예로서, 상기 제2 면(F7)은 {111}면일 수 있고 기판면과 이루는 각은 약 71도이며, 제1 면(F8)은 {311}면일 수 있고 기판면과 이루는 각은 약 80도일 수 있다. 또한, 상기 결정성 다면체(15)는 최상부에 결정면들, 구체적으로 세 개의 제2 면들(F7)이 만나 이루어지는 매우 좁은 면적의 평면(T)을 구비할 수 있다.
도 7, 도 8, 및 도 9에 도시된 결정성 다면체들의 형태가 다른 것은 식각 및 수소 어닐링된 필라의 표면 상에 드러난 결정면들이 서로 다르고, 또한 에피택시 과정 중에 결정면들의 성장속도가 서로 다름에 기인할 수 있다.
도 10는 본 발명의 일 실시예에 따른 광전변환소자를 나타낸 단면도이다.
도 10를 참조하면, 광전변환소자의 한 종류인 태양전지가 도시된다. 태양전지는 기판(S) 상에 배치된 다면체(15)를 구비한다. 상기 다면체(15)는 도 1, 도 3, 및 도 5를 참조하여 설명한 방법을 사용하여 형성할 수 있으며, 도 7, 도 8, 및 도 9를 참조하여 설명한 다면체(15) 중 어느 하나일 수 있다.
상기 다면체(15)는 하부 폭에 비해 상부 폭이 좁은 형태를 가질 수 있다. 또한, 상기 다면체(15)는 다수 개의 서로 다른 결정면들(crystal facets)로 둘러싸인 구조체일 수 있다. 나아가, 상기 다면체(15)의 각 결정면이 상기 기판의 표면면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 또한, 상기 다면체(15)는 그의 최상부에 뾰족한 꼭지점(도 7의 T), 뾰족한 모서리(도 8의 T), 또는 매우 좁은 면적의 평면(도 9의 T)를 가질 수 있다. 또한, 상기 다면체(15)는 결정성을 갖는 실리콘 다면체일 수 있다.
상기 다면체(15)는 제1 도전형을 갖는 반도체일 수 있다. 제1 도전형은 p형일 수 있다. 이와는 달리, 상기 다면체(15) 상에 추가적인 제1 도전형 반도체층을 형성할 수도 있다. 상기 제1 도전형 반도체층은 에피택셜하게 성장됨과 동시에 제1 도전형 도펀트로 도핑될 수 있다.
상기 다면체(15) 상에 제2 도전형 반도체층(25)을 에피택셜하게 성장시킬 수 있다. 다시 말해서, 상기 제2 도전형 반도체층(25)은 에피층, 구체적으로 실리콘 에피층일 수 있다. 이 경우에도 마찬가지로 제2 도전형 반도체층(25)을 성장시킴과 동시에 제2 도전형 도펀트로 도핑할 수 있다. 제2 도전형은 n형일 수 있다. 이와는 달리, 상기 다면체(15) 내에 제2 도전형 도펀트를 이온주입법 등을 사용하여 주입함으로써, 제2 도전형 반도체층(25)을 형성할 수도 있다. 상기 제2 도전형 반도체층(25)은 10nm 내지 1000nm 의 두께 구체적으로, 40nm내지 100nm의 두께를 가지도록 형성할 수 있다.
상기 제2 도전형 반도체층(25)의 두께, 또는 상기 제1 도전형 반도체층이 형성된 경우 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층(25)의 두께의 합은 상기 다면체(15)의 높이에 비해 낮을 수 있다. 그 결과, 상기 제2 도전형 반도체층(25)이 형성된 뒤 결과물의 형상은 여전히 상기 다면체(15)의 형상과 유사할 수 있다.
상기 다면체(15) 또는 이의 상부에 추가적으로 형성된 제1 도전형 반도체층과 상기 제2 도전형 반도체층(25) 사이에 PN 접합부(20)가 형성될 수 있다.
상기 제2 도전형 반도체층(25) 상에 광투과성 전극층(미도시)을 더 형성할 수 있으나, 이에 한정되는 것은 아니다. 상기 광투과성 전극층은 탄소나노튜브층, 그래핀층, 투명전도성산화물층 또는 금속층일 수 있고, 코팅, 열증착, 전자빔 증착, 또는 스퍼터링법을 사용하여 형성할 수 있다.
이 후, 상기 기판(S)의 하부에 제1 전극(30)을 형성하고, 상기 제2형 반도체층(25) 상에 제2 전극(40)을 형성할 수 있다. 그러나, 상기 제1 전극(30)의 위치는 이에 한정되지 않고, 상기 다면체(15) 또는 제1 도전형 반도체층(미도시)에 전기적으로 접속할 수 있으면 어느 위치라도 가능하다.
이러한 태양전지에 예를 들어, 태양광이 조사되면 PN 접합부(20)는 광자(photon)을 흡수하여 전자-정공 쌍을 생성하고, 상기 전자-정공 쌍은 분리되어 전자는 제2 전극(40)으로 정공은 제1 전극(30)으로 전달되어 전기를 생산하게 된다. 이 때, 상부로 돌출된 다면체(15)로 인해 입사광의 난반사가 일어나 광의 반사율을 크게 줄일 수 있고, 또한 PN 접합부(20)의 표면적은 크게 향상될 수 있을 뿐 아니라, 하부 폭에 비해 상부 폭이 좁은 다면체(15)의 형태로 인해 다면체(15)의 상부부분 상에 위치한 PN 접합부(20) 뿐 아니라 하부 부분 상에 위치한 PN 접합부(20)에도 광이 조사될 수 있어, 광전변환효율이 크게 향상될 수 있다. 또한, 상부로 갈수로 좁은 폭을 갖는 다면체(15)의 형태는 광이 기판면에 대해 이루는 각이 줄어든 경우 예를 들어, 아침 또는 저녁의 태양광과 같이 기판면에 대해 비스듬하게 조사되는 경우에도, 하부 부분 상의 PN 접합부(20)에는 광이 수직으로 입사할 수 있으므로 광전변환효율이 광의 입사각에 크게 영향을 받지 않을 수 있다.
이와 더불어서, 다면체(15)의 각 면들은 결정면들이고 이 결정면들 상에 에피택셜하게 형성된 제1 반도체층 또는 제2 반도체층(25) 또한 결함 밀도가 적어 결정품질이 향상될 수 있으므로, PN 접합부(20)에서의 전자-정공 쌍 생성 및 분리가 더욱 효율적으로 진행될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 광전변환소자를 나타낸 단면도이다.
도 11을 참조하면, 광전변환소자의 다른 한 종류인 발광다이오드가 도시된다. 발광다이오드는 기판(S) 상에 배치된 다면체(55)를 구비한다. 상기 다면체(55)는 도 1, 도 3, 및 도 5를 참조하여 설명한 방법을 사용하여 형성할 수 있으며, 도 7, 도 8, 및 도 9를 참조하여 설명한 다면체(15) 중 어느 하나일 수 있다.
상기 다면체(55)는 하부 폭에 비해 상부 폭이 좁은 형태를 가질 수 있다. 또한, 상기 다면체(55)는 다수 개의 서로 다른 결정면들(crystal facets)로 둘러싸인 구조체일 수 있다. 나아가, 상기 다면체(55)의 각 결정면이 상기 기판의 표면면과 이루는 각은 상부로 갈수록 줄어들 수 있다. 또한, 상기 다면체(55)는 그의 최상부에 뾰족한 꼭지점(도 7의 T), 뾰족한 모서리(도 8의 T), 또는 매우 좁은 면적의 평면(도 9의 T)를 가질 수 있다. 또한, 상기 다면체(55)는 결정성을 갖는 실리콘 다면체일 수 있다.
상기 다면체(55) 상에 소자층 또는 반도체층을 형성할 수 있다. 상기 소자층은 차례로 적층된 제1 도전형 반도체층(61), 활성층(65), 및 제2 도전형 반도체층(67)일 수 있다. 제1 도전형 반도체층(61), 활성층(65), 및 제2 도전형 반도체층(67)은 일 예로서, 화합물 반도체층들, 구체적으로 Ⅲ-Ⅴ 화합물 반도체층들, 더 구체적으로 질화물계 반도체층들을 형성할 수 있다. Ⅲ-Ⅴ 화합물 반도체층들은 일 예로서, GaAlAs계, AlGaIn계, AlGaInP계, AlGaInPAs계, GaN계 반도체층들일 수 있다.
상기 제1 도전형 반도체층(61)은 질화물계 반도체층으로서, n형 도펀트가 도핑된 층일 수 있다. 일 예로서, 상기 제1 도전형 반도체층(61)은 InxAlyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)층에 n형 도펀트인 Si가 도핑된 층일 수 있다. 상기 활성층(65)은 InxAlyGa1 -x- yN(0≤x<1, 0≤y<1, 0≤x+y<1)층일 수 있고, 단일 양자 우물 구조 또는 다중 양자 우물 구조(multi-quantum well; MQW)를 가질 수 있다. 일 예로서, 상기 활성층(65)은 InGaN층 또는 AlGaN층의 단일 양자 우물 구조, 또는 InGaN/GaN, AlGaN/(In)GaN, 또는 InAlGaN/(In)GaN의 다층구조인 다중 양자 우물 구조를 가질 수 있다. 상기 제2 도전형 반도체층(67)은 p형 도펀트가 도핑된 반도체층일 수 있다. 일 예로서, 상기 제2 도전형 반도체층(67)은 InxAlyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)층에 p형 도펀드로서 Mg 또는 Zn가 도핑된 층일 수 있다.
상기 다면체(55)의 표면과 상기 제1 도전형 반도체층(61)이 서로 다른 격자상수를 갖는 경우에는, 상기 제1 도전형 반도체층(61)을 형성하기 전에, 상기 다면체(55)의 표면과 상기 제1 도전형 반도체층(61) 사이의 격자부정합을 완화하기 위한 버퍼층(미도시)을 더 형성할 수 있다. 이러한 버퍼층은 AlN층일 수 있다. 그러나, 버퍼층의 물질은 이에 한정되는 것은 아니다.
상기 제1 도전형 반도체층(61), 상기 활성층(65), 및 상기 제2 도전형 반도체층(67)들 각각의 두께뿐 아니라, 이들의 두께의 합은 상기 다면체(55)의 높이에 비해 낮을 수 있다. 그 결과, 이들 각각의 층이 형성된 뒤 결과물의 형상은 상기 다면체(55)의 형상과 유사할 수 있다.
상기 제1 도전형 반도체층(61), 상기 활성층(65), 및 상기 제2 도전형 반도체층(67)은 에피택셜하게 성장된 에피층일 일 수 있고, 구체적으로는 금속 유기 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 기상 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 등을 포함한 다양한 증착 또는 성장 방법을 이용하여 형성될 수 있다.
상기 제2 도전형 반도체층(67) 상에 광투과성 전극층(미도시)을 더 형성할 수 있으나, 이에 한정되는 것은 아니다. 상기 광투과성 전극층은 탄소나노튜브층, 그래핀층, 투명전도성산화물층 또는 금속층일 수 있고, 코팅, 열증착, 전자빔 증착, 또는 스퍼터링법을 사용하여 형성할 수 있다.
이 후, 상기 기판(S)의 하부에 제1 전극(70)을 형성하고, 상기 제2 도전형 반도체층(67) 상에 제2 전극(80)을 형성할 수 있다. 그러나, 상기 제1 전극(70)의 위치는, 이에 한정되지 않고 상기 제1 도전형 반도체층(61)에 전기적으로 접속할 수 있는 어느 위치라도 가능하다.
이러한 발광다이오드에 순방향 전계가 인가되면, 상기 활성층(65) 내로 전자와 정공이 주입되고, 상기 활성층(65) 내로 주입된 전자와 정공이 재결합하면서 광을 방출할 수 있다. 이 때, 상부로 돌출된 다면체(55)로 인해 상기 활성층(65)의 표면적은 크게 향상될 수 있고, 하부 폭에 비해 상부 폭이 좁은 다면체(55)의 형태로 인해 다면체(55)의 상부 부분 상에 위치한 활성층(65)에서 방출된 광 뿐 아니라 하부 부분 상에 위치한 활성층(65)에서 방출된 광도 외부로 추출될 수 있으므로, 광추출효율이 크게 향상될 수 있다. 이와 더불어서, 다면체(55)의 각 면들은 결정면들이므로 이 결정면들 상에 에피택셜하게 성장된 제1 도전형 반도체층(61), 활성층(65), 및 제2 도전형 반도체층(67)은 결함 밀도가 적어 결정품질이 향상될 수 있으므로, 광전추출효율이 또한 향상될 수 있다.
한편, 다면체(55)의 하부 폭에 비해 상부 폭이 좁은 형태는 순방향 전계를 다면체(55)의 상부로 집중시킬 수 있어, 하부 부분 상에 위치한 활성층(65)에서 방출된 광에 비해 상부 부분 상에 위치한 활성층(65)에서 방출된 광의 양을 증가시킬 수 있다. 이에 따라 광이 정면으로 집중되는 효과가 있을 수 있다.
이와 더불어서, 발광다이오드에 걸어주는 전압의 변화만으로도 다양한 색상의 빛을 구현해 낼 수 있을 것으로 기대된다. 이는 다면체(55)의 구조적 특징에 의해 전류경로(current path)와 등전위면(equipotentioal plane)이 변화하면서 인가되는 전계에 따라 다양한 발광색이 구현될 수 있기 때문이다. 이는 평면상의 발광다이오드에서는 구현하기 힘들다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예들에 의해 한정되는 것은 아니다.
<제조예 1: 결정성 다면체 제조>
<100> 방향으로 성장된 실리콘 기판을 반응성 이온 식각법(Reactive Ion Etching; RIE)을 사용하여 식각하여 실리콘 필라들을 형성하였다. 그런 다음, 실리콘 필라들을 다시 등방성 건식식각하여 실리콘 필라들의 측면에 경사면을 만든 후, 실리콘 필라들이 형성된 기판을 1050℃의 온도 및 40Torr의 압력 조건에서 약 10분간 수소 어닐링하여, 실리콘 필라들의 모서리를 둥글게 변화시켰다. 이 후, 모서리가 둥근 실리콘 필라들이 형성된 기판을 에피리액터(Epi-Reactor)내에 로딩하고 챔버 내에 SiH2Cl2(dichlorosilane; DCS) 370sccm, HCl 110sccm, B2H6(diborane, 1% balanced in H2) 110sccm, H2 20slm을 흘리면서 1050℃의 온도 및 60Torr의 압력 조건에서 약 5분간 증착을 진행하여, 상기 실리콘 필라들 상에 반도체층을 에피성장시켰다.
<제조예 2: 결정성 다면체 제조>
<110> 방향으로 성장된 실리콘 기판을 사용하여 결정성 다면체를 사용한 것을 제외하고는 제조예 1과 동일한 방법으로 결정성 다면체를 제조하였다.
<제조예 3: 결정성 다면체 제조>
<111> 방향으로 성장된 실리콘 기판을 사용하여 결정성 다면체를 사용한 것을 제외하고는 제조예 1과 동일한 방법으로 결정성 다면체를 제조하였다.
도 12는 결정성 다면체 제조예 1에 따른 제조방법 진행 중 얻은 사진들을이다.
도 12를 참조하면, 등방성 건식식각이 완료된 후에는 평균 약 1㎛의 폭과 약 15㎛의 높이를 갖는 실리콘 필라들(a)이 형성된 것을 확인할 수 있고, 수소 어닐링 후에 실리콘 필라들의 모서리가 둥글게 변한 것(b)을 확인할 수 있으며, 또한, 상기 실리콘 필라들 상에 반도체층을 에피성장시킨 후에는 결정성 다면체(c)가 형성됨을 알 수 있다. 상기 결정성 다면체(c)의 최하부 폭은 평균 7㎛이고, 높이는 평균 11㎛이었다.
도 13는 결정성 다면체 제조예 1에 따른 결정성 다면체를 촬영한 SEM 사진들(a, c)과 TEM 사진이다.
도 13를 참조하면, (a)의 적색 테두리를 따라 결정성 다면체를 절단하여 TEM 분석을 실시한 결과(b), 꼭지점은 <100> 방향을 갖고 꼭지점을 형성하는 네 개의 결정면들은 모두 {111}면들인 것이 확인되었다.
도 14, 도 15, 및 도 16는 각각 제조예들 1 내지 3에 따른 결정성 다면체를 촬영한 SEM 사진들이다.
도 14, 도 15, 및 도 16를 참조하면, 실리콘 기판의 결정성장 방향이 다를 경우 서로 다른 형태를 갖는 결정성 다면체가 제조됨을 알 수 있다.
도 17는 결정성 다면체 제조예 1에 따른 결정성 다면체, 원기둥 형태의 실리콘 필라, 직육면체 형태의 실리콘 월, 및 평면의 실리콘 기판의 광흡수 효율을 나타낸 그래프이다. 이 때, 원기둥 형태의 실리콘 필라는 3.5㎛의 폭과 11㎛의 높이를 갖고, 직육면체 형태의 실리콘 월은 3.5㎛의 폭과 11㎛의 높이를 갖고, 및 제조예 1에 따라 형성된 결정성 다면체는 11㎛의 높이를 갖는 것으로 가정된 상태에서, 컴퓨터 시뮬레이션을 통해 광흡수 효율을 계산하였다. 이 때, AM1.5G의 광이 조사된 것으로 가정하였다.
도 17를 참조하면, 원기둥 형태의 실리콘 필라(Si microwire로 표시됨, 흡수가능 표면적 170㎛2)와 직육면체 형태의 실리콘 월(Si microwall로 표시됨, 흡수가능 표면적 203㎛2)은 300㎚ 내지 1100㎚의 파장에서 각각 전체 광흡수율이 약 67.6%, 약 71.6%로 평면 실리콘 기판(흡수가능 표면적 49㎛2)의 광흡수율인 61.4%에 비해 증가한 것을 알 수 있다. 이는 표면적의 증가에 기인한 것으로 추측된다. 한편, 제조예 1에 따른 결정성 다면체(Si microcone으로 표시됨, 흡수가능 표면적 152.1㎛2)는 300㎚ 내지 1100㎚의 파장에서 전체 광흡수율이 약 95%로 평면 실리콘 기판의 그것에 비해 상대적으로는 약 1.5배 이상(
Figure PCTKR2015007293-appb-I000001
) 절대적으로는 약 33% 이상 크게 증가한 것을 알 수 있다.
또한, 제조예 1에 따른 결정성 다면체(Si microcone으로 표시됨, 흡수가능 표면적 152.1㎛2)는 원기둥형 실리콘 필라(Si microwire로 표시됨, 흡수가능 표면적 170㎛2)와 직육면체형 실리콘 월(Si microwall로 표시됨, 흡수가능 표면적 203㎛2)에 비해 흡수가능한 표면적이 적음에도 불구하고 1.3배~1.4배 정도로 더 높은 광흡수율을 나타내었다. 이는 본 발명에서 제작된 결정성 다면체가 여러 결정면을 가지고 또한 뾰족한 형태로 인해 빛 산란 효과가 월등하고 다른 구조체에 비해 복잡하게 차이가 있는 굴절율(Graded Refractive Index)를 가지기 때문인 것으로 추정되었다.
도 18은 결정성 다면체 제조예 1에 따른 결정성 다면체, 원기둥 형태의 실리콘 필라, 직육면체 형태의 실리콘 월, 및 평면의 실리콘 기판의 광흡수 효율을 나타낸 그래프이다. 이 때, 원기둥 형태의 실리콘 필라는 3㎛의 폭과 11㎛의 높이를 갖고, 직육면체 형태의 실리콘 월은 3.5㎛의 폭과 약 7.4㎛의 높이를 갖고, 및 제조예 1에 따라 형성된 결정성 다면체는 11㎛의 높이를 갖는 것으로 가정된 상태에서, 컴퓨터 시뮬레이션을 통해 광흡수 효율을 계산하였다. 이 때, AM1.5G의 광이 조사된 것으로 가정하였다.
도 18를 참조하면, 원기둥형 실리콘 필라(Si microwire로 표시됨, 흡수가능 표면적 152.7㎛2)와 직육면체형 실리콘 월(Si microwall로 표시됨, 흡수가능 표면적 152.6㎛2)은 300㎚ 내지 1100㎚의 파장에서 각각 전체 광흡수율이 약 66.7%, 약 69.8%로 평면 실리콘 기판의 광흡수율인 61.4%에 비해 증가한 것을 알 수 있다. 그러나, 제조예 1에 따른 결정성 다면체(Si microcone으로 표시됨, 흡수가능 표면적 152.1㎛2)는 300㎚ 내지 1100㎚의 파장에서 전체 광흡수율이 약 95%로 원기둥형 실리콘 필라(Si microwire로 표시됨 흡수가능 표면적 152.7㎛2)와 직육면체형 실리콘 월(Si microwall로 표시됨, 흡수가능 표면적 152.6㎛2)에 비해 비슷한 표면적을 가지면서도 훨씬 증가된 광흡수율을 나타내었다. 이 또한, 본 발명에서 제작된 결정성 다면체가 여러 결정면을 가지고 또한 뾰족한 형태로 인해 빛 산란 효과가 월등하고 다른 구조체에 비해 복잡하게 차이가 있는 굴절율(Graded Refractive Index)를 가지기 때문인 것으로 추정되었다.
도 19은 제조예 1에 따른 결정성 다면체의 광조사각에 따른 흡수율을 나타내는 그래프이다.
도 19을 참조하면, 평면 실리콘 기판은 입사각이 증가함에 따라 광흡수율이 크게 감소되는 한면, 제조예 1에 따른 결정성 다면체(Si microcone으로 표시됨)는 광원의 입사각도에 의존하지 않고 광을 거의 일정한 흡수율로 흡수할 수 있음을 보여준다. 이는 결정성 다면체를 채용한 태양전지의 경우, 낮 시간대에 태양의 각도가 다양하게 변하더라도 다시 말해서, 아침 또는 저녁 시간대라고 하더라도 일정한 광 흡수율을 보여줄 수 있음을 나타낸다.
도 20는 제조예 1에 따른 결정성 다면체를 사용한 태양전지의 전압에 따른 전류 밀도를 나타낸 그래프이다. 상기 태양전지는 제조예 1에 따른 p형을 갖는 결정성 다면체 상에 n형 반도체층을 약 100nm의 두께로 형성한 후, 기판 하부에 제1 전극을 형성하고, n형 반도체층 상에 제2 전극을 형성하였으며, 전압에 따른 전류밀도는 실험을 통해 얻어졌다.
도 20를 참조하면, 제조예 2에 따라 제조된 태양전지의 개방전압(open circuit voltage; Voc)은 594mV이고, 단락전류밀도(Short Circuit Current density; Jsc)는 34.1mA/cm2이고, 채움상수(fill factor; FF)는 0.687이며, 입력전력밀도(Ps)를 100mW/cm2으로 하여 전력변환효율(Power Conversion Efficiency)을 계산하면 13.9%인 것으로 나타났다. 반사방지막을 가진 평판 실리콘 태양전지가 약 12.0%의 전력변환효율을 나타내는 것을 고려하면, 결정성 다면체 상에 형성된 태양전지가 매우 우수한 성능을 나타냄을 알 수 있다.
도 21은 여러 가지 형태를 갖는 발광다이오드들의 광추출효율을 비교한 그래프이다. 이 때, 평면 실리콘 기판, 3.5㎛의 폭과 11㎛의 높이를 갖는 원기둥 형태의 실리콘 필라, 3.5㎛의 폭과 11㎛의 높이를 갖는 직육면체 형태의 실리콘 월, 및 제조예 1에 따라 형성된 11㎛의 높이를 갖는 결정성 다면체 상에 1000㎚의 n형 GaN층, 125㎚의 MQW층, 및 500㎚의 p형 GaN층을 형성하여 얻어진, 평면 발광다이오드(planar로 표시됨), 실리콘 필라 발광다이오드(microwire로 표시됨), 실리콘 월 발광다이오드(microwall로 표시됨), 및 결정성 다면체 발광다이오드(microcone으로 표시됨)에 대한 광추출효율을 컴퓨터 시뮬레이션을 통해 구하였다.
도 21을 참조하면, 결정성 다면체 발광다이오드(microcone으로 표시됨)는 평면 발광다이오드(planar로 표시됨), 실리콘 필라 발광다이오드(microwire로 표시됨), 및 실리콘 월 발광다이오드(microwall로 표시됨)에 비해 광추출효율이 크게 향상됨을 알 수 있다. 이는 결정성 다면체의 경우 뾰족하게 생긴 특유의 구조 형상이 광을 발산하는데 도움을 주기 때문인 것으로 예측되었다.
도 22는 여러 가지 형태를 갖는 발광다이오드들의 광추출효율을 비교한 그래프이다. 이 때, 평면 실리콘 기판, 0.5 내지 3.5㎛의 다양한 폭과 11㎛의 높이를 갖는 원기둥 형태의 실리콘 필라들, 및 제조예 1에 따라 형성된 11㎛의 높이를 갖는 결정성 다면체 상에 1000㎚의 n형 GaN층, 125㎚의 MQW층, 및 500㎚의 p형 GaN층을 형성하여 얻어진, 평면 발광다이오드(planar로 표시됨), 폭이 다양하게 변하는 실리콘 필라 발광다이오드들(D=0.5㎛, 1㎛, 2㎛, 3㎛, 3.5㎛), 및 결정성 다면체 발광다이오드(microcone으로 표시됨)에 대한 광추출효율을 컴퓨터 시뮬레이션을 통해 구하였다.
도 22를 참조하면, 실리콘 필라 발광다이오드들 내의 실리콘 필라의 직경이 작아질수록 광추출 효율의 최대값은 높아짐을 확인할 수 있었다. 하지만 0.5㎛ 직경을 갖는 실리콘 필라를 갖는 발광다이오드라 하더라도 결정성 다면체 발광다이오드에 비해서는 낮은 광추출 효율을 보임을 알 수 있다.
도 23는 평면 발광다이오드와 결정성 다면체 발광다이오드의 n형 GaN층의 높이 변화에 따른 광추출효율을 나타낸 그래프(a)와 다이폴 소오스의 위치변화에 따른 평면 발광다이오드에 대한 결정성 다면체 발광다이오드의 광추출효율 향상의 정도를 나타낸 그래프(b)이다. 이 때, 평면이 실리콘 기판, 및 제조예 1에 따라 형성된 11㎛의 높이를 갖는 결정성 다면체 상에 n형 GaN층, 125㎚의 MQW층, 및 500㎚의 p형 GaN층을 형성하여 얻어진, 평면 발광다이오드(planar로 표시됨), 및 결정성 다면체 발광다이오드(microcone으로 표시됨)에 대한 광추출효율을 n형 GaN층의 높이를 변화시키면서 컴퓨터 시뮬레이션을 통해 구하였다.
도 23(a)를 참조하면, 일반적인 평판 발광다이오드와 비교하여 결정성 다면체 발광다이오드가 훨씬 더 우수한 광추출 효율을 나타내고 있음을 보여준다. 평면형 발광다이오드에서는 n형 GaN층의 두께에 상관없이 약 4.5% 이하의 낮은 광추출 효율을 가지고 있지만 결정성 다면체 발광다이오드에서는 전체적으로 9% 이상의 높은 광추출효율과 n형 GaN층의 두께가 1㎛가 될 경우 최대 효율 14%가 됨을 확인할 수 있는데, 이는 결정성 다면체 발광다이오드가 기존의 평면형 발광다이오드 대비 3배 이상의 효율 상승이 가능함을 보여준다.
도 23(b)를 참조하면, 다이폴 소오스의 위치가 변하여도 평면 발광다이오드에 비해 결정성 다면체 발광다이오드의 광추출 효율은 향상될 수 있음을 알 수 있다.
<질화막 성장예>
제조예 1에 따른 결정성 실리콘 다면체 상에 전구체 가스들인 TMA(trimethylaluminium) 가스와 NH3 가스, 그리고 TMG(trimethylgallium) 가스와 NH3 가스를 공급하고 MOCVD를 사용하여 약 500㎚의 AlN/GaN 멀티 버퍼층을 형성(맨 아래 영역이 AlN 버퍼층 20 nm)하고, 이후 TMG 가스와 NH3 가스를 공급하고 MOCVD를 사용하여 약 1㎛의 GaN층을 형성하였다.
<질화막 성장 비교예>
결정성 실리콘 다면체가 아닌 [111] 실리콘 기판을 사용한 것을 제외하고는 질화막 성장예와 동일한 방법을 사용하여 버퍼층과 GaN층을 형성하였다.
도 24, 도 25, 및 도 26는 각각 질화막 성장예에 따른 시편의 상부면, 경사진 상부면, 그리고 단면을 촬영한 SEM(Scanning Electron Microscope) 사진들이다. 도 27은 질화막을 형성하기 전의 결정성 다면체의 상부면을 촬영한 SEM 사진과 질화막을 성장한 후의 시편의 상부면을 촬영한 SEM 사진이다. 도 26는 도 25의 I-I′를 따라 취해진 단면이다.
도 24, 도 25, 도 26, 및 도 27을 참조하면, 결정성 다면체(55)의 주로 상부부분 특히, 결정성 다면체의 {111}면(도 13 참조, F1) 상에 질화막(NL)이 형성된 것을 알 수 있다(도 26). 즉, 결정성 다면체의 {111}면(F1)으로부터 주로 질화막(NL)이 성장된 것을 알 수 있다. 또한, 질화막 성장예에 따른 질화막(NL)은 결정성 다면체(55)와 유사하게 하부폭에 비해 상부폭이 좁은 다면체의 형태를 가지고, 나아가 질화막(NL)의 최상부는 뾰족한 꼭지점 또는 모서리를 갖는 것을 알 수 있다. 구체적으로, 결정성 다면체(55)의 상부에 성장된 질화막(NL)은 결정성 다면체의 {111}면(F1) 상에 형성된 리지(ridge, R)를 구비하고, 결정성 다면체의 {111}면들 사이의 모서리(E) 상에 형성된 골짜기(valley, V)를 구비한다. 또한, 서로 인접하는 결정성 다면체들(55)의 상부에서 질화막(NL)의 리지(R)는 서로 연결된다. 이 때, 리지와 골짜기 사이에 노출된 질화막의 표면은 {0002}면일 수 있다.
도 28은 질화막 성장예에 따른 시편을 제1 방향으로 자른 단면을 나타낸 TEM(transmission electron microscope) 사진과 FFT(Fourier transform) 이미지 분석을 나타내고, 도 29는 질화막 성장예에 따른 시편을 제2 방향으로 자른 단면을 나타낸 TEM 사진과 FFT 이미지 분석을 나타내며, 도 30은 질화막 성장 비교예에 따른 시편을 자른 단면을 나타낸 TEM 사진과 FFT 이미지 분석을 나타낸다. 이 때, 제1방향은 도 25 또는 도 27에서의 I-I′이며, 제2방향은 도 25 또는 도 27에서의 Ⅱ-Ⅱ′이다.
도 28을 참조하면, 결정성 다면체(55)의 서로 인접하는 {111}면들이 만나서 이룬 모서리(E) 상에 질화막(NL)인 멀티 버퍼층(AlN으로 표시)과 GaN층이 차례로 형성되었고, 멀티 버퍼층은 약 0.2 ㎛의 두께를 가지며, GaN층은 약 0.4 ㎛의 두께를 갖는 것을 알 수 있다. 또한, GaN은 <0002> 방향으로 성장된 것을 알 수 있다. 한편, 여기서 결정성 다면체(55)의 서로 인접하는 {111}면들이 만나서 이룬 모서리(E) 상에 질화막(NL)의 표면은 도 25의 골짜기(V) 부분에 해당한다.
도 29를 참조하면, 결정성 다면체(55)의 {111}면들(F1) 상에 질화막(NL)인 멀티 버퍼층(AlN으로 표시)과 GaN층이 차례로 형성되었고, 멀티 버퍼층은 약 0.6 ㎛의 두께를 가지며, GaN층은 평균적으로 약 1 ㎛의 두께 (최대높이 1.7 ㎛)를 갖는 것을 알 수 있다. 또한, GaN은 <0002> 방향으로 성장된 것을 알 수 있다. 한편, 여기서 결정성 다면체(55)의 {111}면들(F1) 상에 형성된 질화막(NL)의 표면은 도 25의 리지(R) 부분에 해당한다.
도 30을 참조하면, 평판 형태를 갖는 [111] 실리콘 기판 상에 형성된 질화막은 멀티 버퍼층(AlN으로 표시)과 GaN층을 포함하고, 멀티 버퍼층은 약 0.6 ㎛의 두께를 가지며, GaN층은 약 1 ㎛의 두께를 갖는 것을 알 수 있다. 또한, GaN은 <0002> 방향으로 성장된 것을 알 수 있다.
하기 표 1은 질화막 성장예에 따른 시편을 제1 방향으로 자른 단면(도 28로 나타낸 단면), 질화막 성장예에 따른 시편을 제2 방향으로 자른 단면(도 29로 나타낸 단면), 및 질화막 성장 비교예에 따른 시편을 자른 단면(도 30으로 나타낸 단면)에서 얻어진 총 전위 밀도(Threading Dislocation Density, TDD)를 보여준다.
TDD 질화막 성장 비교예대비 TDD 감소
질화막 성장예에 따른 시편을 제1 방향으로 자른 단면 (도 28로 나타낸 단면) 7.78 × 108 ㎝-2 0.69
질화막 성장예에 따른 시편을 제2 방향으로 자른 단면(도 29로 나타낸 단면) 3.4 × 108 ㎝-2 0.30
질화막 성장 비교예에 따른 시편을 자른 단면(도 30으로 나타낸 단면) 1.125 × 109 ㎝-2 1
표 1을 참조하면, 평판 형태를 갖는 [111] 실리콘 기판 상에 형성된 질화막에 비해 결정성 실리콘 다면체 상에 형성된 질화막은 총 전위 밀도가 0.3배 내지 0.69배로 매우 크게 감소되어, 결정성 실리콘 다면체 상에 고품위의 질화막이 형성된 것을 알 수 있다.
도 31 및 도 32는 본 발명의 다른 실시예에 따른 광전변환소자를 나타낸 단면도들이다. 이 때, 도 31 및 도 32는 도 25의 I-I′ 및 Ⅱ-Ⅱ′를 따라 취해진 단면들에 대응할 수 있다. 또한, 도 33는 도 25에 도시된 단위셀(U)의 상부면을 개략적으로 도시한 평면도이다. 본 실시예에 따른 광전변환소자는 후술하는 것을 제외하고는 도 11을 참조하여 설명한 광전변환소자와 유사할 수 있다.
도 31, 도 32, 및 도 33를 참조하면, 광전변환소자의 다른 한 종류인 발광다이오드가 도시된다. 발광다이오드는 기판(S) 상에 배치된 다면체(55)를 구비한다. 상기 다면체(55)는 도 1, 도 3, 및 도 5를 참조하여 설명한 방법을 사용하여 형성할 수 있으며, 도 7를 참조하여 설명한 다면체(15)일 수 있으나, 이에 한정되지 않고 도 8 및 도 9를 참조하여 설명한 다면체일 수도 있다.
상기 다면체(55) 상에 소자층(DL)을 형성할 수 있다. 상기 소자층(DL)은 차례로 적층된 버퍼층(60), 제1 도전형 반도체층(61), 활성층(65), 및 제2 도전형 반도체층(67)일 수 있다. 제1 도전형 반도체층(61), 활성층(65), 및 제2 도전형 반도체층(67)은 일 예로서, 화합물 반도체층들, 구체적으로 Ⅲ-Ⅴ 화합물 반도체층들, 더 구체적으로 질화물계 반도체층들을 형성할 수 있다. Ⅲ-Ⅴ 화합물 반도체층들은 일 예로서, GaAlAs계, AlGaIn계, AlGaInP계, AlGaInPAs계, GaN계 반도체층들일 수 있다.
상기 제1 도전형 반도체층(61)은 질화물계 반도체층으로서, n형 도펀트가 도핑된 층일 수 있다. 일 예로서, 상기 제1 도전형 반도체층(61)은 InxAlyGa1 -x- yN(0≤x<1, 0≤y<1, 0≤x+y<1)층에 n형 도펀트인 Si가 도핑된 층일 수 있다. 상기 활성층(65)은 InxAlyGa1 -x- yN(0≤x<1, 0≤y<1, 0≤x+y<1)층일 수 있고, 단일 양자 우물 구조 또는 다중 양자 우물 구조(multi-quantum well; MQW)를 가질 수 있다. 일 예로서, 상기 활성층(65)은 InGaN층 또는 AlGaN층의 단일 양자 우물 구조, 또는 InGaN/GaN, AlGaN/(In)GaN, 또는 InAlGaN/(In)GaN의 다층구조인 다중 양자 우물 구조를 가질 수 있다. 상기 제2 도전형 반도체층(67)은 p형 도펀트가 도핑된 반도체층일 수 있다. 일 예로서, 상기 제2 도전형 반도체층(67)은 InxAlyGa1 -x- yN(0≤x<1, 0≤y<1, 0≤x+y<1)층에 p형 도펀드로서 Mg 또는 Zn가 도핑된 층일 수 있다.
버퍼층(60)은 상기 다면체(55)의 표면과 상기 제1 도전형 반도체층(61)이 서로 다른 격자상수를 갖는 경우에, 상기 다면체(55)의 표면과 상기 제1 도전형 반도체층(61) 사이의 격자부정합을 완화하기 층이고, 이러한 버퍼층은 AlN층, 구체적으로, AlN/GaN 멀티 버퍼층일 수 있다. 그러나, 버퍼층의 물질은 이에 한정되는 것은 아니다.
상기 소자층(DL)은 도 24, 도 25, 도 26, 및 도 27을 참조하여 설명한 질화막의 형상과 유사할 수 있다. 구체적으로, 소자층은 다면체(55)와 유사하게 하부폭에 비해 상부폭이 좁은 다면체의 형태를 가지고, 나아가 소자층의 최상부는 뾰족한 꼭지점 또는 모서리를 가질 수 알 수 있다. 구체적으로, 다면체(55)가 도 7를 참조하여 설명한 다면체인 경우에, 다면체(55)의 상부에 성장된 소자층(DL)은 다면체의 {111}면(F1) 상에 형성된 리지(ridge, R)를 구비하고, 다면체의 {111}면들 사이의 모서리(E) 상에 형성된 골짜기(valley, V)를 구비할 수 있다. 또한, 서로 인접하는 다면체들(55)의 상부에서 소자층(DL)의 리지(R)는 서로 연결될 수 있다. 한편, 적어도 제1 도전형 반도체층(61)은 [0002] 방향으로 성장된 층일 수 있다.
이 후, 상기 기판(S)의 하부에 제1 전극(70)을 형성하고, 상기 제2 도전형 반도체층(67) 상에 제2 전극(미도시)을 형성할 수 있다.
이러한 발광다이오드에 순방향 전계가 인가되면, 상기 활성층(65) 내로 전자와 정공이 주입되고, 상기 활성층(65) 내로 주입된 전자와 정공이 재결합하면서 광을 방출할 수 있다. 이 때, 상부로 돌출된 다면체(55)로 인해 상기 활성층(65)의 표면적은 크게 향상될 수 있고, 하부 폭에 비해 상부 폭이 좁은 다면체(55)의 형태로 인해 다면체(55)의 상부 부분 상에 위치한 활성층(65)에서 방출된 광 뿐 아니라 하부 부분 상에 위치한 활성층(65)에서 방출된 광도 외부로 추출될 수 있으므로, 광추출효율이 크게 향상될 수 있다. 이와 더불어서, 다면체(55)의 각 면들은 결정면들이므로 이 결정면들 상에 에피택셜하게 성장된 제1 도전형 반도체층(61), 활성층(65), 및 제2 도전형 반도체층(67)은 결함 밀도가 적어 결정품질이 향상될 수 있으므로, 광전추출효율이 또한 향상될 수 있다.
한편, 다면체(55)의 하부 폭에 비해 상부 폭이 좁은 형태는 순방향 전계를 다면체(55)의 상부로 집중시킬 수 있어, 하부 부분 상에 위치한 활성층(65)에서 방출된 광에 비해 상부 부분 상에 위치한 활성층(65)에서 방출된 광의 양을 증가시킬 수 있다. 이에 따라 광이 정면으로 집중되는 효과가 있을 수 있다.
이와 더불어서, 발광다이오드에 걸어주는 전압의 변화만으로도 다양한 색상의 빛을 구현해 낼 수 있을 것으로 기대된다. 이는 다면체(55)의 구조적 특징에 의해 전류경로(current path)와 등전위면(equipotentioal plane)이 변화하면서 인가되는 전계에 따라 다양한 발광색이 구현될 수 있기 때문이다. 이는 평면상의 발광다이오드에서는 구현하기 힘들다.
하기 표 2는 도 25, 도 31, 32, 및 도 33를 참조하여 나타낸 발광다이오드의 광추출효율을 나타낸다. 이 때, 버퍼층(60)은 AlN/GaN 멀티버퍼층, 제1 도전형 반도체층(61)은 위치에 따라 350㎚ 내지 2㎛의 두께를 갖는 n형 GaN층, 활성층(65)은 100㎚의 MQW층, 제2 도전형 반도체층(67)은 250㎚의 p형 GaN층이었고, 광추출효율은 컴퓨터 시뮬레이션을 통해 구하였다. 한편, 다이폴의 위치를 도 33에 표시한 바와 같이, ① 지점, ② 지점, ③ 지점, 및 ④ 지점으로 변화시켰다.
다이폴 위치 ① 지점 ② 지점 ③ 지점 ④ 지점
광추출효율(@ 450 ㎚) 6.8% 7.2% 8.0% 4.1%
평면형 발광다이오드 대비 향상 2.1배 2.2배 2.5배 1.3배
동일 층 구성을 갖는 평면형 발광다이오드의 광추출효율(@ 450 ㎚) : 3.25%
표 2를 참조하면, 결정성 실리콘 다면체 상에 형성된 발광다이오드는 약 450㎚의 파장 즉, 청색광 영역의 파장을 약 4.1 내지 8.0%의 광추출효율로 방출하는 것을 알 수 있다. 또한, 450㎚에서 평면형 발광다이오드에 비해 훨씬 더 우수한 광추출 효율을 나타내고 있음을 보여준다. 또한 다이폴 소오스의 위치가 변하여도 평면형 발광다이오드에 비해 결정성 실리콘 다면체 상에 형성된 발광다이오드의 광추출 효율은 향상됨을 알 수 있다.
이상 본 발명을 바람직한 특정 실시예를 참조하여 설명했지만, 본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims (37)

  1. 기판;
    상기 기판 상에 배치되고, 하부 폭에 비해 상부 폭이 좁은 다면체; 및
    상기 다면체 상에 배치된 반도체층을 구비하는 광전변환소자.
  2. 제1항에 있어서,
    상기 다면체는 다수 개의 결정면들을 구비하는 광전변환소자.
  3. 제2항에 있어서,
    상기 다면체의 각 결정면이 상기 기판의 표면과 이루는 각은 상부로 갈수록 줄어드는 광전변환소자.
  4. 제1항에 있어서,
    상기 다면체는 그의 최상부에 뾰족한 꼭지점 또는 모서리를 갖는 광전변환소자.
  5. 제1항에 있어서,
    상기 다면체는 결정성을 갖는 다면체이고,
    상기 반도체층은 에피층인 광전변환소자.
  6. 제1항에 있어서,
    상기 반도체층의 두께는 상기 다면체의 높이에 비해 낮은 광전변환소자.
  7. 제1항에 있어서,
    상기 다면체는 제1 도전형을 갖고,
    상기 반도체층은 제2 도전형을 가지며,
    상기 제1 도전형 다면체에 전기적으로 연결된 제1 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 구비하는 광전변환소자.
  8. 제7항에 있어서,
    상기 다면체는 결정성 실리콘 다면체이고,
    상기 반도체층은 실리콘 에피층인 광전변환소자.
  9. 제1항에 있어서,
    상기 반도체층은 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고,
    상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 구비하는 광전변환소자.
  10. 제9항에 있어서,
    상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 화합물 반도체층들인 광전변환소자.
  11. 기판;
    상기 기판 상에 배치되고 하부 폭에 비해 상부 폭이 좁은 제1 도전형 다면체;
    상기 다면체 상에 배치된 제2 도전형 반도체층;
    상기 제1 도전형 다면체에 전기적으로 연결된 제1 전극; 및
    상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 구비하는 태양전지.
  12. 제11항에 있어서,
    상기 제1 도전형 다면체는 결정성 실리콘 다면체이고,
    상기 제2 도전형 반도체층은 실리콘 에피층인 태양전지.
  13. 제11항에 있어서,
    상기 다면체는 다수 개의 결정면들을 구비하는 태양전지.
  14. 제13항에 있어서,
    상기 다면체의 각 결정면이 상기 기판의 표면과 이루는 각은 상부로 갈수록 줄어드는 태양전지.
  15. 제11항에 있어서,
    상기 다면체는 그의 최상부에 뾰족한 꼭지점 또는 모서리를 갖는 태양전지.
  16. 제11항에 있어서,
    상기 제2 도전형 반도체층의 두께는 상기 다면체의 높이에 비해 낮은 태양전지.
  17. 기판;
    상기 기판 상에 배치되고 하부 폭에 비해 상부 폭이 좁은 다면체;
    상기 다면체 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층;
    상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극; 및
    상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 구비하는 발광다이오드.
  18. 제17항에 있어서,
    상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 화합물 반도체층들인 발광다이오드.
  19. 제17항 또는 제18항에 있어서,
    상기 다면체는 결정성 실리콘 다면체이고,
    상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 에피층들인 발광다이오드.
  20. 제17항에 있어서,
    상기 다면체는 다수 개의 결정면들을 구비하는 발광다이오드.
  21. 제20항에 있어서,
    상기 다면체는 실리콘 다면체이고,
    상기 다면체는 그의 상부에 4개의 {111}면과, 4개의 {111}면이 만나 이루어진 뾰족한 꼭지점을 구비하는 발광다이오드.
  22. 제21항에 있어서,
    상기 제1 도전형 반도체층은 [0002] 방향으로 성장된 GaN층인 발광다이오드.
  23. 제20항에 있어서,
    상기 다면체의 각 결정면이 상기 기판의 표면과 이루는 각은 상부로 갈수록 줄어드는 발광다이오드.
  24. 제17항에 있어서,
    상기 다면체는 그의 최상부에 뾰족한 꼭지점 또는 모서리를 갖는 발광다이오드.
  25. 제17항에 있어서,
    상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층의 합계 두께는 상기 다면체의 높이에 비해 낮은 발광다이오드.
  26. 기판;
    상기 기판 상에 배치되고 다수 개의 결정면들을 구비하는 다면체; 및
    상기 다면체 상에 배치된 반도체층을 구비하는 광전변환소자.
  27. 제26항에 있어서,
    상기 다면체의 각 결정면이 상기 기판의 표면과 이루는 각은 상부로 갈수록 줄어드는 광전변환소자.
  28. 제26항에 있어서,
    상기 다면체는 결정성을 갖는 다면체이고,
    상기 반도체층은 에피층인 광전변환소자.
  29. 제26항에 있어서,
    상기 반도체층의 두께는 상기 다면체의 높이에 비해 낮은 광전변환소자.
  30. 결정성 기판을 제공하고,
    상기 결정성 기판을 식각하여 필라를 형성하고,
    상기 필라 상에 반도체층을 에피택셜하게 성장시켜 결정성 다면체를 형성하는 결정성 다면체 제조방법.
  31. 제30항에 있어서,
    상기 반도체층을 에피택셜하게 성장시키기 전에,
    상기 필라를 수소 어닐링하는 것을 더 포함하는 결정성 다면체 제조방법.
  32. 제30항에 있어서,
    상기 필라를 식각하는 것은 이방성 식각법을 사용하는 결정성 다면체 제조방법.
  33. 제32에 있어서,
    상기 필라를 식각하는 것은 상기 이방성 식각법을 수행한 후 등방성 식각법을 수행하는 결정성 다면체 제조방법.
  34. 제30항에 있어서,
    상기 기판은 실리콘 단결정 기판인 결정성 다면체 제조방법.
  35. 제34항에 있어서,
    상기 반도체층은 실리콘층인 결정성 다면체 제조방법.
  36. 제34항 또는 제35항에 있어서,상기 기판은 <100> 방향, <110> 방향, 또는 <111> 방향으로 성장된 기판인 결정성 다면체 제조방법.
  37. 제34항에 있어서,
    상기 기판은 <100> 방향으로 성장된 기판이고,
    상기 반도체층은 에피택시얼하게 성장시키는 결정성 다면체 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080085519A (ko) * 2007-03-20 2008-09-24 서울옵토디바이스주식회사 발광 소자용 기판 및 그 제조방법
KR20120037069A (ko) * 2010-10-11 2012-04-19 엘지전자 주식회사 태양 전지
KR20120077612A (ko) * 2010-12-30 2012-07-10 포항공과대학교 산학협력단 발광소자의 제조방법과 이 방법에 의해 제조된 발광소자
KR20140023754A (ko) * 2012-08-17 2014-02-27 서울바이오시스 주식회사 요철 패턴을 갖는 기판을 구비하는 발광다이오드 및 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080085519A (ko) * 2007-03-20 2008-09-24 서울옵토디바이스주식회사 발광 소자용 기판 및 그 제조방법
KR20120037069A (ko) * 2010-10-11 2012-04-19 엘지전자 주식회사 태양 전지
KR20120077612A (ko) * 2010-12-30 2012-07-10 포항공과대학교 산학협력단 발광소자의 제조방법과 이 방법에 의해 제조된 발광소자
KR20140023754A (ko) * 2012-08-17 2014-02-27 서울바이오시스 주식회사 요철 패턴을 갖는 기판을 구비하는 발광다이오드 및 그의 제조방법

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