WO2015190408A1 - 内視鏡システム - Google Patents

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WO2015190408A1
WO2015190408A1 PCT/JP2015/066323 JP2015066323W WO2015190408A1 WO 2015190408 A1 WO2015190408 A1 WO 2015190408A1 JP 2015066323 W JP2015066323 W JP 2015066323W WO 2015190408 A1 WO2015190408 A1 WO 2015190408A1
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clock signal
signal
circuit
input
level
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PCT/JP2015/066323
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慎悟 曾根
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オリンパス株式会社
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Definitions

  • the present invention relates to an endoscope system, and more particularly to an endoscope system capable of supplying a drive signal having an appropriate voltage level to an imaging unit.
  • An endoscope system that includes an endoscope that captures a subject inside a subject and a processor that generates an observation image of the subject captured by the endoscope is widely used in the medical field, the industrial field, and the like. ing.
  • the processor generates a drive signal for driving the image sensor provided in the imaging unit of the endoscope, and supplies the drive signal to the image sensor.
  • Japanese Unexamined Patent Application Publication No. 2013-165772 discloses an endoscope apparatus that can supply a drive signal having an appropriate voltage level from an imaging control unit to an imaging unit.
  • drive signals have become higher in frequency due to the higher pixel count of image sensors. Further, in recent years, when the drive signal is transmitted to the imaging unit provided at the distal end of the insertion unit due to the reduction in the diameter and length of the cable, the amplitude of the drive signal is attenuated, and the input of the image sensor. It may fall below the lower limit voltage.
  • a drive signal higher than the input upper limit voltage of the image sensor is generated by a cable driver on the processor side, and input to the image sensor via a narrowed and elongated cable.
  • the drive signal higher than the input upper limit voltage of the image sensor is attenuated in amplitude by cable transmission, and satisfies the input voltage standard when input to the image sensor.
  • the drive signal is generated with a voltage value higher than the input upper limit voltage value for the image sensor in anticipation of attenuation due to cable transmission.
  • the DC voltage input to the image sensor when the power of the processor is turned on or off is maintained at a voltage value higher than the input upper limit voltage of the image sensor.
  • an object of the present invention is to provide an endoscope system capable of inputting a signal having a voltage satisfying the input voltage standard to an image sensor.
  • An endoscope system includes an imaging unit that includes a solid-state imaging device to obtain an inspection image, a cable that transmits the inspection image, and a processor that inputs the inspection image and performs image processing and display. And the processor applies a voltage higher than the input voltage standard of the imaging unit so as to compensate for the attenuation of the high-frequency signal caused by the cable, and drives the imaging unit.
  • a cable driver that outputs the clock signal, a first peaking circuit that corrects the waveform of the clock signal, and the amplitude of the DC voltage when the clock signal input from the first peaking circuit becomes a DC voltage.
  • a first level limiting circuit for limiting the level so as not to exceed the level of the input voltage standard of the imaging unit.
  • An endoscope system includes an imaging unit that includes a solid-state imaging device to obtain an inspection image, a cable that transmits the inspection image, and the image processing and display by inputting the inspection image.
  • An endoscope system comprising: a processor that detects a clock signal for driving the imaging unit, and outputs the clock signal when the clock signal is detected; When a clock signal is not detected, a level limiting circuit that outputs a signal limited so that an output level does not exceed the level of the input voltage standard of the imaging unit, and a waveform of the clock signal output from the level limiting circuit And a peaking circuit for performing correction.
  • FIG. 1 It is a figure which shows the frequency characteristic of the cable 13, the peaking circuit 32, and the DC level limiting circuit 33. It is a figure which shows the timing chart of the horizontal synchronizing signal HBLK in each circuit part. It is a figure which shows the timing chart of the horizontal synchronizing signal HBLK in each circuit part. It is a figure which shows the timing chart of the horizontal synchronizing signal HBLK in each circuit part. It is a figure for demonstrating the detailed circuit structure of the processor which concerns on 3rd Embodiment. It is a figure for demonstrating the detailed circuit structure of the processor which concerns on 4th Embodiment. 4 is a diagram for explaining a detailed circuit configuration of a clock detection unit 35.
  • FIG. 1 shows the frequency characteristic of the cable 13, the peaking circuit 32, and the DC level limiting circuit 33. It is a figure which shows the timing chart of the horizontal synchronizing signal HBLK in each circuit part. It is a figure which shows the timing chart of the horizontal synchronizing signal HBLK in each circuit
  • FIG. 1 is a diagram showing a configuration of an endoscope system according to the first embodiment
  • FIG. 2 is a diagram for explaining a detailed circuit configuration of a processor according to the first embodiment.
  • the endoscope system 1 includes an endoscope 2 and a processor 3.
  • the endoscope 2 includes an elongated insertion portion 10 that is inserted into a subject, and a connector portion 11 that is provided on the proximal end side of the insertion portion 10.
  • the endoscope 2 is configured to be detachable from the processor 3 via a connector unit 11.
  • the insertion unit 10 is provided with an imaging unit 12 at the tip, and a cable 13 is connected to the imaging unit 12.
  • the imaging unit 12 is provided with an image sensor 14 such as a CCD and a driver 15 that amplifies a drive signal supplied to the image sensor 14.
  • a signal line 13 a for supplying a drive signal from the processor 3 to the image sensor 14 and a signal line 13 b for supplying an imaging signal imaged by the image sensor 14 to the processor 3 are inserted into the cable 13. Yes.
  • the processor 3 includes at least a timing generator 20, a cable driver 21, a peaking circuit 22, a DC level limiting circuit 23, and an image processing circuit 24.
  • the timing generator 20 outputs a clock signal CLK that is a drive signal supplied to the image sensor 14 to the cable driver 21.
  • the cable driver 21 amplifies the amplitude of the clock signal CLK with a predetermined voltage Vdr higher than the input voltage standard of the image sensor 14 and outputs the amplified signal to the peaking circuit 22 in order to compensate for the attenuation of the high frequency signal by the cable 13.
  • the peaking circuit 22 includes a resistor R1 and a capacitor C1 connected in parallel. A peak portion is added to the edge portion of the waveform with respect to the clock signal CLK from the cable driver 21. Processing for performing such waveform correction is performed, and the processed clock signal is output to the DC level limiting circuit 23.
  • the DC level limiting circuit 23 includes a resistor R1 and a resistor R2 connected in series to the resistor R1, and when the input signal becomes a DC voltage, the resistor R1
  • the resistance level of the resistor R2 is controlled so that the amplitude level of the input signal does not exceed the level of the input voltage standard of the imaging unit 12. That is, the DC level limiting circuit 23 passes the clock signal that is an AC voltage as it is, and limits the level of only the DC voltage generated by turning on / off the power supply (reducing the amplitude).
  • the drive signal output from the DC level limiting circuit 23 is supplied to the driver 15 of the imaging unit 12 via the signal line 13 a of the cable 13.
  • the driver 15 amplifies the supplied drive signal and supplies it to the image sensor 14.
  • the image sensor 14 is driven by the supplied drive signal, and outputs an imaging signal obtained by capturing an optical image of the subject to the image processing circuit 24 of the processor 3 via the signal line 13b of the cable 13.
  • the image processing circuit 24 performs predetermined image processing on the imaging signal from the image sensor 14, outputs the image signal subjected to the predetermined image processing to a monitor or a recording device (not shown), and displays or records the image. .
  • FIG. 3 is a diagram illustrating frequency characteristics of the cable 13, the peaking circuit 22, and the DC level limiting circuit 23.
  • FIGS. 4A to 4C are diagrams illustrating timing charts of the clock signal CLK in each circuit unit.
  • the frequency characteristic of the cable 13 having a small diameter and a long length decreases in amplitude as the signal frequency increases.
  • the frequency characteristics of the peaking circuit 22 and the DC level limiting circuit 23 are such that the amplitude peaks near the frequency of the clock signal CLK.
  • the overall characteristics of the cable 13, the peaking circuit 22, and the DC level limiting circuit 23 peak in amplitude near the frequency of the clock signal CLK.
  • the cable driver 21 amplifies the input signal with a predetermined voltage Vdr, here, a voltage exceeding the input voltage standard of the image sensor 14. As a result, as shown in FIG. 4A, a signal amplified to an amplitude exceeding the input upper limit voltage of the imaging unit 12 is output from the cable driver 21 and input to the peaking circuit 22.
  • the peaking circuit 22 performs waveform correction so as to add a peak portion to the edge portion of the clock signal CLK. Further, the DC level limiting circuit 23 limits the level of the signal component of the DC voltage having a low frequency by the resistance voltage division with the resistor R2 connected in series with the resistor R1, and the level of the input upper limit voltage of the imaging unit 12 is limited. Limit not to exceed. As a result, the peaking circuit 22 and the DC level limiting circuit 23 output a signal having the waveform shown in FIG. 4B.
  • the amplitude of the clock signal CLK having a high frequency is attenuated as shown in FIG. 4C due to the cable characteristics of the narrowed and elongated cable 13, and the input upper limit of the imaging unit 12 is reduced.
  • the voltage is within the voltage and the input lower limit voltage, and is input to the imaging unit 12.
  • the DC voltage having a low frequency is almost unaffected by the amplitude attenuation by the cable 13 and is input to the imaging unit 12.
  • the signal input to the imaging unit 12 is within the input upper limit voltage and the input lower limit voltage. And satisfy the input voltage standard of the image sensor 14.
  • the endoscope system 1 can reduce the diameter and length of the cable driver 21 even when the voltage of the clock signal CLK is increased by using a voltage exceeding the input voltage standard of the image sensor 14 for the cable driver 21. Since the amplitude is attenuated by the converted cable 13, the clock signal CLK satisfying the input voltage standard is input to the image sensor 14. In addition, when the endoscope system 1 uses a drive voltage exceeding the input voltage standard of the image sensor 14 for the cable driver 21, even if a DC voltage is generated at the time of power ON / OFF, the DC level limiting circuit 23. Thus, the DC voltage having a low frequency is attenuated to satisfy the input voltage standard of the image sensor 14.
  • a signal having a voltage satisfying the input voltage standard can be input to the image sensor.
  • FIG. 5 is a diagram for explaining a detailed circuit configuration of a processor according to a modification of the first embodiment.
  • the same components as those in FIG. 5 are identical to FIG. 5 in FIG. 5, the same components as those in FIG. 5.
  • the processor 3 a is a noise filter for removing high-frequency noise at the output stage of the DC level limiting circuit 23 with respect to the processor 3 of the first embodiment. 26 is added.
  • the noise filter 26 removes the high frequency noise of the clock signal CLK output from the DC level limiting circuit 23 and outputs the clock signal CLK from which the high frequency noise has been removed to the image sensor 14 of the imaging unit 12 via the cable 13.
  • the processor 3a is provided with a noise filter 26 at the output stage of the DC level limiting circuit 23 so as to remove high frequency noise.
  • the processor 3a according to the modification can suppress unnecessary high-frequency components while sacrificing the amplitude of the clock signal CLK and the rise and fall times of the waveform of the clock signal CLK to some extent.
  • EMC Electro-Magnetic Compatibility
  • resistance can be strengthened rather than the form.
  • FIG. 6 is a diagram for explaining a detailed circuit configuration of the processor according to the second embodiment.
  • the same components as those in FIG. 6 are identical to FIG. 6, the same components as those in FIG. 6, the same components as those in FIG. 6, the same components as those in FIG.
  • the processor 3b of the present embodiment has a cable driver 31, a peaking circuit 32, a DC level limiting circuit 33, and a signal line 13c added to the processor 3 of the first embodiment.
  • the cable driver 31, the peaking circuit 32, the DC level limiting circuit 33, and the signal line 13c transmit a horizontal synchronization signal HBLK supplied to the imaging unit 12.
  • the horizontal synchronization signal HBLK is input to the cable driver 31. Since the horizontal synchronizing signal HBLK has a low frequency, the horizontal synchronizing signal HBLK is hardly affected by the amplitude attenuation by the cable 13. Therefore, although it is not necessary to use a voltage higher than the input voltage standard of the image sensor 14 for the cable driver 31, the input phase standard is defined on the imaging unit 12 side between the clock signal CLK and the horizontal synchronization signal HBLK. There is.
  • the same cable driver 31 as the cable driver 21 for the clock signal CLK is provided in the transmission path for the horizontal synchronization signal HBLK. That is, the cable driver 31 amplifies the amplitude of the horizontal synchronization signal HBLK with a predetermined voltage Vdr higher than the input voltage standard of the image sensor 14 and outputs the amplified signal to the peaking circuit 32.
  • the horizontal synchronization signal HBLK has a low frequency and there is almost no attenuation of the amplitude by the cable 13, if a predetermined voltage Vdr higher than the input voltage standard of the image sensor 14 is used for the cable driver 31, The input voltage standard cannot be met.
  • the peaking circuit 32 and the DC level limiting circuit 33 use a resistor R3, a capacitor C2, and a resistor R4 so that the frequency characteristics are different from the frequency characteristics of the peaking circuit 22 and the DC level limiting circuit 23 in the path of the clock signal CLK. Configured.
  • the peaking circuit 32 includes a resistor R3 and a capacitor C2, which are different from the resistor R1 and the capacitor C1 of the peaking circuit 22.
  • the DC level limiting circuit 33 includes a resistor R3 and a resistor R4 that are different from the resistors R1 and R2 of the DC level limiting circuit 23.
  • the peaking circuit 32 performs a waveform correction process for adding a peak portion to the edge portion of the waveform with respect to the horizontal synchronization signal HBLK from the cable driver 31, and outputs the processed clock signal to the DC level limiting circuit 33. To do.
  • the DC level limiting circuit 33 limits the level of the horizontal synchronization signal HBLK, which is a DC voltage (decreases the amplitude), and outputs it to the image sensor 14 of the imaging unit 12 via the signal line 13 c inserted through the cable 13.
  • FIGS. 8A to 8C are diagrams illustrating timing charts of the horizontal synchronization signal HBLK in each circuit unit.
  • the frequency characteristics of the cable 13 having a small diameter and a long length decrease in amplitude as the signal frequency increases.
  • the frequency characteristics of the peaking circuit 32 and the DC level limiting circuit 33 are such that the amplitude peaks near the frequency of the horizontal synchronization signal HBLK.
  • the overall characteristics of the cable 13, the peaking circuit 32, and the DC level limiting circuit 33 peak in amplitude near the frequency of the horizontal synchronization signal HBLK.
  • the cable driver 31 amplifies the input signal with a predetermined voltage Vdr, here, a voltage exceeding the input voltage standard of the image sensor 14. As a result, as shown in FIG. 8A, a signal amplified to an amplitude exceeding the input upper limit voltage of the imaging unit 12 is output from the cable driver 31 and input to the peaking circuit 32.
  • the peaking circuit 32 performs waveform correction so as to add a peak to the edge of the horizontal synchronization signal HBLK. Further, the DC level limiting circuit 33 limits the level of the signal component of the DC voltage having a low frequency by the resistance voltage division of the resistors R3 and R4 so as not to exceed the level of the input upper limit voltage of the imaging unit 12. . Accordingly, the horizontal synchronizing signal HBLK having the waveform shown in FIG. 8B is output from the peaking circuit 32 and the DC level limiting circuit 33.
  • the horizontal synchronization signal HBLK having the waveform shown in FIG. 8B is almost unaffected by the amplitude attenuation by the cable 13, and as shown in FIG. 8C, the horizontal synchronization signal HBLK that satisfies the input voltage standard of the image sensor 14 is the imaging unit 12. Is input.
  • the processor 3b of this embodiment is provided with the same cable driver 31 as the clock signal CLK in the transmission path of the horizontal synchronization signal HBLK, and is different from the transmission path of the clock signal CLK in the transmission path of the horizontal synchronization signal HBLK.
  • a frequency characteristic peaking circuit 32 and a DC level limiting circuit 33 are provided. Accordingly, the processor 3b can satisfy the input phase standard at the same time while satisfying the input voltage standard of the image sensor 14.
  • FIG. 9 is a diagram for explaining a detailed circuit configuration of the processor according to the third embodiment.
  • the same components as those in FIG. 6 are denoted by the same reference numerals and description thereof is omitted.
  • the processor 3 c is configured by deleting the cable driver 31 and the signal line 13 b from the processor 3 b of FIG. 6 and adding a switching unit 34.
  • the cable driver 21 receives a drive signal in which the horizontal synchronization signal HBLK is superimposed on the clock signal CLK.
  • the cable driver 21 amplifies the input drive signal with a predetermined voltage and outputs the amplified drive signal to the peaking circuit 22 and the peaking circuit 32.
  • the peaking circuit 22 and the DC level limiting circuit 23 correct the edge of the clock signal CLK included in the drive signal and output the signal shown in FIG. 4B to the switching unit 34.
  • the peaking circuit 32 and the DC level limiting circuit 33 correct the edge of the horizontal synchronization signal HBLK included in the drive signal and limit the level, and output the signal shown in FIG.
  • the switching unit 34 When transmitting the clock signal CLK to the switching unit 34, the drive signal output from the peaking circuit 22 and the DC level limiting circuit 23 is selected based on the switching signal, and an image is transmitted via the signal line 13 a of the cable 13. Output to the sensor 14.
  • the switching unit 34 selects the drive signal output from the peaking circuit 32 and the DC level limiting circuit 33 based on the switching signal, and passes through the signal line 13a of the cable 13. Output to the image sensor 14.
  • the processor 3c selects the outputs of the peaking circuit 22 and the DC level limiting circuit 23 when the clock signal CLK is transmitted by the switching unit 34, and the peaking circuit 32 and the DC when the horizontal synchronization signal HBLK is transmitted.
  • the output of the level limiting circuit 33 is selected and output.
  • the processor 3c according to the present embodiment can reduce the number of signal lines inserted through the cable 13 as compared with the processor 3b according to the second embodiment. Therefore, the diameter of the insertion portion 10 can be reduced compared to the processor 3b. Can do.
  • FIG. 10 is a diagram for explaining a detailed circuit configuration of the processor according to the fourth embodiment.
  • the same components as those in FIG. 10 are identical to FIG. 10 in FIG. 10, the same components as those in FIG. 10.
  • the processor 3d includes a clock detection unit 35 that detects the clock signal CLK, and a cable driver 36 that changes the output according to the detection result of the clock detection unit 35.
  • the clock detection unit 35 detects whether or not the clock signal CLK is input, and outputs a control signal for changing the output of the cable driver 21 to the cable driver 36 according to the detection result.
  • a method of detecting the clock signal CLK for example, when the input clock signal CLK and the delayed and inverted clock signal CLK have the same signal level ((H, H) or (L, L)), the clock signal CLK It is determined that CLK is input.
  • the cable driver 36 when the clock signal CLK is detected by the clock detection unit 35, the cable driver 36 outputs the clock signal CLK. On the other hand, the cable driver 36 outputs Hi-Z when the clock detection unit 35 does not detect the clock signal CLK.
  • the output of the cable driver 36 has a signal level of Vpullup by the pull-up resistor R2 and is input to the peaking circuit 22.
  • the clock detection unit 35 and the cable driver 36 constitute a DC level limiting circuit that limits the level of the DC voltage.
  • FIG. 11 is a diagram for explaining a detailed circuit configuration of the clock detection unit 35.
  • the clock detection unit 35 includes a delay circuit 40 configured by, for example, a buffer, an inversion circuit 41 configured by, for example, an inverter, and an XOR circuit 42.
  • the clock signal CLK is input to the delay circuit 40.
  • the delay circuit 40 delays the input clock signal CLK by a predetermined time and outputs it to the inverting circuit 41.
  • the inverting circuit 41 inverts the clock signal CLK delayed by the delay circuit 40 and outputs the inverted signal to the XOR circuit 42.
  • the clock signal CLK is input to one input terminal of the XOR circuit 42, and the clock signal CLK delayed and inverted by the delay circuit 40 and the inverting circuit 41 is input to the other input terminal.
  • the XOR circuit 42 performs an XOR operation between the input clock signal CLK and the clock signal CLK delayed and inverted by the delay circuit 40 and the inverting circuit 41 and outputs the operation result to the cable driver 36 as a control signal. That is, when the input clock signal CLK and the delayed and inverted clock signal CLK have the same signal level ((H, H) or (L, L)), the XOR circuit 42 has an L level as a control signal. The signal is output to the cable driver 36.
  • the XOR circuit 42 has an H level as a control signal.
  • the signal is output to the cable driver 36.
  • the cable driver 36 When the control signal is an L level signal, the cable driver 36 amplifies the clock signal CLK with a predetermined voltage and outputs the amplified signal to the peaking circuit 22. On the other hand, when the control signal is an H level signal, the cable driver 36 stops outputting the clock signal CLK and outputs Hi-Z.
  • FIG. 12A to 12F are diagrams showing timing charts of drive signals in each circuit unit.
  • the clock detection unit 35 is input with signals such as a DC voltage, a clock signal CLK, and a horizontal synchronization signal HBLK generated when the power is turned on.
  • the input signal is delayed by a half cycle of the clock signal CLK and the inverted signal is output from the delay circuit 40 and the inverting circuit 41 of the clock detection unit 35.
  • the clock signal CLK input to the clock detection unit 35 and the clock signal CLK delayed and inverted by the delay circuit 40 and the inverting circuit 41 are EORed by the XOR circuit 42, and as a control signal as shown in FIG. 12C. It is output to the cable driver 36.
  • the peaking circuit 22 performs waveform correction on the input clock signal CLK so as to add a peak portion to the edge portion of the waveform, and outputs it to the cable 13.
  • the output of the peaking circuit 22 is attenuated in amplitude of the clock signal CLK having a high frequency by the cable 13 which is reduced in diameter and lengthened.
  • the horizontal synchronizing signal HBLK having a low frequency is hardly affected by the attenuation of the amplitude caused by the cable 13.
  • a drive signal that satisfies the input voltage standard is input to the image sensor 14 of the imaging unit 12.
  • the processor 3d of the present embodiment sets the output of the cable driver 36 to Hi-Z when the clock signal CLK is detected by the clock detection unit 35, thereby setting the drive voltage of the cable driver 36 to the first voltage. Even when the height is higher than that of the embodiment, the input voltage standard of the image sensor 14 can be satisfied.
  • FIG. 13 is a diagram for explaining a detailed circuit configuration of a processor according to a modification of the fourth embodiment.
  • the same components as those in FIG. 10 are denoted by the same reference numerals and description thereof is omitted.
  • the processor 3e of the modified example is configured using a pull-down resistor R2 instead of the pull-up resistor R2 of FIG.
  • the horizontal synchronization signal HBLK is H, but the horizontal synchronization signal HBLK may be L in some cases.
  • the output of the cable driver 36 is set to Hi-Z.
  • the output of the cable driver 36 has a signal level of L due to the pull-down resistor R 2 and is input to the peaking circuit 22.
  • the clock detection unit 35 receives signals such as a DC voltage generated when the power is turned on, a clock signal CLK, and a horizontal synchronization signal HBLK.
  • the input signal is delayed from the delay circuit 40 and the inverting circuit 41 of the clock detection unit 35 by a half cycle of the clock signal CLK, and an inverted signal is output.
  • the clock signal CLK input to the clock detection unit 35 and the clock signal CLK delayed and inverted by the delay circuit 40 and the inverting circuit 41 are EORed by the XOR circuit 42, and as a control signal as shown in FIG. 14C. It is output to the cable driver 36.
  • the peaking circuit 22 performs waveform correction such that a peak portion is added to the edge portion of the waveform with respect to the input clock signal CLK, and outputs it to the cable 13.
  • the output of the peaking circuit 22 is attenuated in amplitude of the clock signal CLK having a high frequency by the cable 13 which is reduced in diameter and lengthened. Thereby, as shown in FIG. 14F, a drive signal satisfying the input voltage standard is input to the image sensor 14 of the imaging unit 12.
  • the input voltage standard of the image sensor 14 is satisfied even when the drive voltage of the cable driver 36 is higher than that of the first embodiment, as in the fourth embodiment. be able to.

Abstract

　内視鏡システム１は、イメージセンサ１４を備え検査画像を得るための撮像部１２と、検査画像を伝送するケーブル１３と、検査画像を入力して画像処理及び表示を行うプロセッサ３と、から構成される。プロセッサ３は、ケーブル１３による高周波信号の減衰分を補うように撮像部１２の入力電圧規格よりも高い電圧を印加し、撮像部１２を駆動するためのクロック信号を出力するケーブルドライバ２１と、クロック信号の波形補正を行うピーキング回路２２と、ピーキング回路２２から入力されたクロック信号がＤＣ電圧になった場合にＤＣ電圧の振幅レベルが撮像部１２の入力電圧規格のレベルを超えないように制限するＤＣレベル制限回路２３と、を備える。

Description

内視鏡システム
　本発明は、内視鏡システムに関し、特に、適切な電圧レベルの駆動信号を撮像部に供給することができる内視鏡システムに関するものである。
　被検体の内部の被写体を撮像する内視鏡、及び、内視鏡により撮像された被写体の観察画像を生成するプロセッサ等を具備する内視鏡システムが、医療分野及び工業分野等において広く用いられている。
　プロセッサは、内視鏡の撮像部に設けられたイメージセンサを駆動するための駆動信号を生成し、イメージセンサに供給する。例えば、特開２０１３－１６５７７２号公報には、撮像制御部から撮像部へ適切な電圧レベルを有する駆動信号を供給することができる内視鏡装置が開示されている。
　近年では、イメージセンサの高画素化により、駆動信号が高周波化している。また、近年では、ケーブルの細径化及び長尺化により、挿入部の先端部に設けられた撮像部に駆動信号を伝送する際に、駆動信号の振幅が減衰してしまい、イメージセンサの入力下限電圧を下回ってしまうことがある。
　そのため、プロセッサ側のケーブルドライバにより、イメージセンサの入力上限電圧より高い駆動信号を生成し、細径化及び長尺化されたケーブルを介してイメージセンサに入力することが考えられる。この場合、イメージセンサの入力上限電圧より高い駆動信号は、ケーブル伝送により振幅が減衰され、イメージセンサに入力される際に入力電圧規格を満たすようになる。
　上述のように、入力電圧規格を満たす駆動信号をイメージセンサに出力するために、ケーブル伝送による減衰分を見越して、イメージセンサに対する入力上限電圧値よりも高い電圧値で駆動信号を発生させるように構成した場合、プロセッサの電源をＯＮまたはＯＦＦした場合にイメージセンサに入力されるＤＣ電圧は、イメージセンサの入力上限電圧よりも高い電圧値の状態が維持される。
　このため、駆動信号の入力電圧を入力電圧規格値の範囲内に納めようとした場合、イメージセンサの入力上限電圧より高いＤＣ電圧がイメージセンサに入力されることになり、イメージセンサの動作が不安定になる虞がある。また、入力上限電圧よりも高いＤＣ電圧がイメージセンサに入力されることを避けるために、ケーブルドライバでイメージセンサの入力上限電圧以下の振幅の駆動信号を発生させるようにした場合、イメージセンサに入力される駆動信号の電圧値が、イメージセンサの入力電圧規格の下限値を下回り、この場合にもイメージセンサの動作が不安定になる虞があった。
　そこで、本発明は、入力電圧規格を満たす電圧の信号をイメージセンサに入力させることが可能な内視鏡システムを提供することを目的とする。
　本発明の一態様の内視鏡システムは、固体撮像素子を備え検査画像を得るための撮像部と、前記検査画像を伝送するケーブルと、前記検査画像を入力して画像処理及び表示を行うプロセッサと、からなる内視鏡システムであって、前記プロセッサは、前記ケーブルによる高周波信号の減衰分を補うように前記撮像部の入力電圧規格よりも高い電圧を印加し、前記撮像部を駆動するためのクロック信号を出力するケーブルドライバと、前記クロック信号の波形補正を行う第１のピーキング回路と、前記第１のピーキング回路から入力されたクロック信号がＤＣ電圧になった場合に前記ＤＣ電圧の振幅レベルが前記撮像部の入力電圧規格のレベルを超えないように制限する第１のレベル制限回路と、を備える。
　また、本発明の他の態様の内視鏡システムは、固体撮像素子を備え検査画像を得るための撮像部と、前記検査画像を伝送するケーブルと、前記検査画像を入力して画像処理及び表示を行うプロセッサと、からなる内視鏡システムであって、前記プロセッサは、前記撮像部を駆動するためのクロック信号を検知し、前記クロック信号が検知された場合、前記クロック信号を出力し、前記クロック信号が検知されなかった場合、出力レベルが前記撮像部の入力電圧規格のレベルを超えないように制限した信号を出力するレベル制限回路と、前記レベル制限回路から出力された前記クロック信号の波形補正を行うピーキング回路と、を備える。
第１の実施形態に係る内視鏡システムの構成を示す図である。 第１の実施形態に係るプロセッサの詳細な回路構成を説明するための図である。 ケーブル１３、ピーキング回路２２及びＤＣレベル制限回路２３の周波数特性を示す図である。 各回路部におけるクロック信号ＣＬＫのタイミングチャートを示す図である。 各回路部におけるクロック信号ＣＬＫのタイミングチャートを示す図である。 各回路部におけるクロック信号ＣＬＫのタイミングチャートを示す図である。 第１の実施形態の変形例に係るプロセッサの詳細な回路構成を説明するための図である。 第２の実施形態に係るプロセッサの詳細な回路構成を説明するための図である。 ケーブル１３、ピーキング回路３２及びＤＣレベル制限回路３３の周波数特性を示す図である。 各回路部における水平同期信号ＨＢＬＫのタイミングチャートを示す図である。 各回路部における水平同期信号ＨＢＬＫのタイミングチャートを示す図である。 各回路部における水平同期信号ＨＢＬＫのタイミングチャートを示す図である。 第３の実施形態に係るプロセッサの詳細な回路構成を説明するための図である。 第４の実施形態に係るプロセッサの詳細な回路構成を説明するための図である。 クロック検知部３５の詳細な回路構成を説明するための図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。 第４の実施形態の変形例に係るプロセッサの詳細な回路構成を説明するための図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。 各回路部における駆動信号のタイミングチャートを示す図である。
　以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
　まず、図１及び図２を用いて第１の実施形態の内視鏡システムの構成について説明する。図１は、第１の実施形態に係る内視鏡システムの構成を示す図であり、図２は、第１の実施形態に係るプロセッサの詳細な回路構成を説明するための図である。
　図１に示すように、内視鏡システム１は、内視鏡２と、プロセッサ３とを備えて構成されている。内視鏡２は、被検体内に挿入される細長な挿入部１０と、挿入部１０の基端側に設けられたコネクタ部１１とを有する。この内視鏡２は、コネクタ部１１を介してプロセッサ３に着脱自在に構成されている。
　挿入部１０は、先端部に撮像部１２が設けられ、この撮像部１２にケーブル１３が接続されている。撮像部１２には、例えばＣＣＤ等のイメージセンサ１４と、イメージセンサ１４に供給される駆動信号を増幅するドライバ１５とが設けられている。ケーブル１３には、プロセッサ３からの駆動信号をイメージセンサ１４に供給するための信号線１３ａと、イメージセンサ１４で撮像された撮像信号をプロセッサ３に供給するための信号線１３ｂとが挿通されている。
　プロセッサ３は、タイミングジェネレータ２０と、ケーブルドライバ２１と、ピーキング回路２２と、ＤＣレベル制限回路２３と、画像処理回路２４とを少なくとも有して構成されている。
　タイミングジェネレータ２０は、イメージセンサ１４に供給する駆動信号であるクロック信号ＣＬＫをケーブルドライバ２１に出力する。
　ケーブルドライバ２１は、ケーブル１３による高周波信号の減衰分を補うために、クロック信号ＣＬＫの振幅をイメージセンサ１４の入力電圧規格より高い所定の電圧Ｖｄｒで増幅してピーキング回路２２に出力する。
　ピーキング回路２２は、図２に示すように、並列に接続された抵抗Ｒ１とコンデンサＣ１とにより構成されており、ケーブルドライバ２１からのクロック信号ＣＬＫに対して、波形のエッジ部にピーク部を付けるような波形補正を行う処理をして、処理したクロック信号をＤＣレベル制限回路２３に出力する。
　ＤＣレベル制限回路２３は、図２に示すように、抵抗Ｒ１と、抵抗Ｒ１に直列に接続された抵抗Ｒ２とにより構成されており、入力された信号がＤＣ電圧になった場合に、抵抗Ｒ１と抵抗Ｒ２の抵抗分圧により、入力された信号の振幅レベルが撮像部１２の入力電圧規格のレベルを超えないように制御する。すなわち、ＤＣレベル制限回路２３は、ＡＣ電圧であるクロック信号をそのまま通し、電源のＯＮ／ＯＦＦ等で発生したＤＣ電圧のみレベルを制限（振幅を小さく）する。
　ＤＣレベル制限回路２３から出力された駆動信号は、ケーブル１３の信号線１３ａを介して撮像部１２のドライバ１５に供給される。ドライバ１５は、供給された駆動信号を増幅してイメージセンサ１４に供給する。
　イメージセンサ１４は、供給された駆動信号により駆動し、被検体の光学像を撮像した撮像信号をケーブル１３の信号線１３ｂを介してプロセッサ３の画像処理回路２４に出力する。
　画像処理回路２４は、イメージセンサ１４からの撮像信号に対して所定の画像処理を施し、所定の画像処理を施した画像信号を図示しないモニタまたは記録装置に出力し、画像の表示または記録を行う。
　ここで、このように構成された内視鏡システム１の作用について説明する。
　図３は、ケーブル１３、ピーキング回路２２及びＤＣレベル制限回路２３の周波数特性を示す図であり、図４Ａ～図４Ｃは、各回路部におけるクロック信号ＣＬＫのタイミングチャートを示す図である。
　図３に示すように、細径及び長尺化したケーブル１３の周波数特性は、信号の周波数が高くなるに従い、振幅が減少する。ピーキング回路２２及びＤＣレベル制限回路２３の周波数特性は、クロック信号ＣＬＫの周波数付近で振幅がピークなるようにする。これにより、ケーブル１３、ピーキング回路２２及びＤＣレベル制限回路２３の総合特性は、クロック信号ＣＬＫの周波数付近で振幅がピークになる。
　ケーブルドライバ２１は、入力された信号を所定の電圧Ｖｄｒ、ここでは、イメージセンサ１４の入力電圧規格を超える電圧で増幅する。これにより、図４Ａに示すように、撮像部１２の入力上限電圧を超える振幅に増幅された信号がケーブルドライバ２１から出力され、ピーキング回路２２に入力される。
　ピーキング回路２２は、クロック信号ＣＬＫのエッジ部にピーク部を付けるような波形補正を行う。また、ＤＣレベル制限回路２３は、抵抗Ｒ１と直列に接続された抵抗Ｒ２との抵抗分圧により、周波数の遅いＤＣ電圧の信号成分のレベルを制限し、撮像部１２の入力上限電圧のレベルを超えないように制限する。これにより、ピーキング回路２２及びＤＣレベル制限回路２３からは、図４Ｂに示す波形の信号が出力される。
　図４Ｂに示す波形の信号は、細径化及び長尺化されたケーブル１３のケーブル特性により、図４Ｃに示すように、周波数が高いクロック信号ＣＬＫの振幅が減衰され、撮像部１２の入力上限電圧及び入力下限電圧内に収まり、撮像部１２へ入力される。このとき、周波数が低いＤＣ電圧は、ケーブル１３による振幅の減衰の影響をほぼ受けず、撮像部１２へ入力される。これにより、ケーブルドライバ２１により撮像部１２の入力上限電圧より高い電圧に駆動信号を増幅しても、図４Ｃに示すように、撮像部１２へ入力される信号が入力上限電圧及び入力下限電圧内に収まり、イメージセンサ１４の入力電圧規格を満たすようになる。
　以上のように、本実施形態の内視鏡システム１は、ケーブルドライバ２１にイメージセンサ１４の入力電圧規格を超える電圧を用いてクロック信号ＣＬＫの電圧を大きくした場合でも、細径化及び長尺化したケーブル１３により振幅が減衰されるため、入力電圧規格を満たしたクロック信号ＣＬＫがイメージセンサ１４に入力される。また、内視鏡システム１は、ケーブルドライバ２１にイメージセンサ１４の入力電圧規格を超える駆動電圧を使用した際に、電源ＯＮ／ＯＦＦ時等にＤＣ電圧が発生した場合でも、ＤＣレベル制限回路２３により周波数の低いＤＣ電圧を減衰することで、イメージセンサ１４の入力電圧規格を満たすようにした。
　よって、本実施形態の内視鏡システムによれば、入力電圧規格を満たす電圧の信号をイメージセンサに入力させることが可能となる。
（変形例）
　次に、第１の実施形態の変形例について説明する。
　図５は、第１の実施形態の変形例に係るプロセッサの詳細な回路構成を説明するための図である。なお、図５において、図２と同様の構成については、同一の符号を付して説明を省略する。
　図５に示すように、第１の実施形態の変形例のプロセッサ３ａは、第１の実施形態のプロセッサ３に対して、ＤＣレベル制限回路２３の出力段に高周波ノイズを除去するためのノイズフィルタ２６が追加されて構成されている。ノイズフィルタ２６は、ＤＣレベル制限回路２３から出力されたクロック信号ＣＬＫの高周波ノイズを除去し、高周波ノイズを除去したクロック信号ＣＬＫをケーブル１３を介して撮像部１２のイメージセンサ１４に出力する。
　上述した第１の実施形態では、ケーブルドライバ２１にイメージセンサ１４の入力電圧規格を超える高い電圧を用いることができるため、ケーブル１３の伝送におけるクロック信号ＣＬＫの振幅に余裕ができる。このことを利用して、プロセッサ３ａは、ＤＣレベル制限回路２３の出力段にノイズフィルタ２６を設け、高周波ノイズを除去するようにしている。
　これにより、変形例のプロセッサ３ａは、クロック信号ＣＬＫの振幅、クロック信号ＣＬＫの波形の立上り及び立下り時間を多少に犠牲にしつつも、不要な高周波成分を抑制することができるため、上述した実施形態よりもＥＭＣ（Electro-Magnetic Compatibility）耐性を強化することができる。
（第２の実施形態）
　次に、第２の実施形態について説明する。
　図６は、第２の実施形態に係るプロセッサの詳細な回路構成を説明するための図である。なお、図６において、図２と同様の構成については、同一の符号を付して説明を省略する。
　図６に示すように、本実施形態のプロセッサ３ｂは、第１の実施形態のプロセッサ３に対して、ケーブルドライバ３１と、ピーキング回路３２と、ＤＣレベル制限回路３３と、信号線１３ｃとが追加されている。これらのケーブルドライバ３１、ピーキング回路３２、ＤＣレベル制限回路３３、及び、信号線１３ｃは、撮像部１２に供給される水平同期信号ＨＢＬＫが伝送される。
　ケーブルドライバ３１には、水平同期信号ＨＢＬＫが入力される。水平同期信号ＨＢＬＫは、周波数が低いため、ケーブル１３による振幅の減衰の影響をほぼ受けない。そのため、ケーブルドライバ３１にイメージセンサ１４の入力電圧規格より高い電圧を使用する必要はないが、クロック信号ＣＬＫと水平同期信号ＨＢＬＫとの間で入力位相規格を撮像部１２側で規定している場合がある。
　その場合、クロック信号ＣＬＫと水平同期信号ＨＢＬＫとで異なるケーブルドライバを使用すると、ドライバが異なることによる信号遅延のばらつきの影響を受けてしまい、クロック信号ＣＬＫと水平同期信号ＨＢＬＫとの間で入力位相規格を満たすことが困難となる。
　そのため、クロック信号ＣＬＫと水平同期信号ＨＢＬＫとの信号遅延のばらつきを抑制するために、クロック信号ＣＬＫと水平同期信号ＨＢＬＫとで同一のケーブルドライバを使用することが望ましい。そこで、本実施形態では、クロック信号ＣＬＫのケーブルドライバ２１と同一のケーブルドライバ３１が水平同期信号ＨＢＬＫの伝送経路に設けられている。すなわち、ケーブルドライバ３１は、水平同期信号ＨＢＬＫをイメージセンサ１４の入力電圧規格より高い所定の電圧Ｖｄｒで振幅を増幅し、ピーキング回路３２に出力する。
　上述したように、水平同期信号ＨＢＬＫは、周波数が低くケーブル１３による振幅の減衰がほぼないため、ケーブルドライバ３１にイメージセンサ１４の入力電圧規格より高い所定の電圧Ｖｄｒを使用すると、イメージセンサ１４の入力電圧規格を満たすことができなくなってしまう。
　そこで、ピーキング回路３２及びＤＣレベル制限回路３３は、クロック信号ＣＬＫの経路のピーキング回路２２及びＤＣレベル制限回路２３の周波数特性と異なる周波数特性となるように、抵抗Ｒ３、コンデンサＣ２、抵抗Ｒ４を用いて構成されている。
　本実施形態では、ピーキング回路３２は、ピーキング回路２２の抵抗Ｒ１及びコンデンサＣ１と異なる、抵抗Ｒ３及びコンデンサＣ２により構成されている。また、ＤＣレベル制限回路３３は、ＤＣレベル制限回路２３の抵抗Ｒ１及びＲ２と異なる、抵抗Ｒ３及び抵抗Ｒ４により構成されている。
　ピーキング回路３２は、ケーブルドライバ３１からの水平同期信号ＨＢＬＫに対して、波形のエッジ部にピーク部を付けるような波形補正を行う処理をして、処理したクロック信号をＤＣレベル制限回路３３に出力する。
　ＤＣレベル制限回路３３は、ＤＣ電圧である水平同期信号ＨＢＬＫのレベルを制限（振幅を小さく）し、ケーブル１３に挿通された信号線１３ｃを介して撮像部１２のイメージセンサ１４に出力する。
　次に、このように構成された内視鏡システム１の動作について説明する。
　図７は、ケーブル１３、ピーキング回路３２及びＤＣレベル制限回路３３の周波数特性を示す図であり、図８Ａ～図８Ｃは、各回路部における水平同期信号ＨＢＬＫのタイミングチャートを示す図である。
　図７に示すように、細径及び長尺化したケーブル１３の周波数特性は、信号の周波数が高くなるに従い、振幅が減少する。ピーキング回路３２及びＤＣレベル制限回路３３の周波数特性は、水平同期信号ＨＢＬＫの周波数付近で振幅がピークなるようにする。これにより、ケーブル１３、ピーキング回路３２及びＤＣレベル制限回路３３の総合特性は、水平同期信号ＨＢＬＫの周波数付近で振幅がピークになる。
　ケーブルドライバ３１は、入力された信号を所定の電圧Ｖｄｒ、ここでは、イメージセンサ１４の入力電圧規格を超える電圧で増幅する。これにより、図８Ａに示すように、撮像部１２の入力上限電圧を超える振幅に増幅された信号がケーブルドライバ３１から出力され、ピーキング回路３２に入力される。
　ピーキング回路３２は、水平同期信号ＨＢＬＫのエッジ部にピーク部を付けるような波形補正を行う。また、ＤＣレベル制限回路３３は、抵抗Ｒ３と抵抗Ｒ４の抵抗分圧により、周波数の遅いＤＣ電圧の信号成分のレベルを制限し、撮像部１２の入力上限電圧のレベルを超えないように制限する。これにより、ピーキング回路３２及びＤＣレベル制限回路３３からは、図８Ｂに示す波形の水平同期信号ＨＢＬＫが出力される。
　図８Ｂに示す波形の水平同期信号ＨＢＬＫは、ケーブル１３による振幅の減衰の影響をほぼ受けず、図８Ｃに示すように、イメージセンサ１４の入力電圧規格を満たした水平同期信号ＨＢＬＫが撮像部１２へ入力される。
　以上のように、本実施形態のプロセッサ３ｂは、水平同期信号ＨＢＬＫの伝送経路にクロック信号ＣＬＫと同一のケーブルドライバ３１を設け、水平同期信号ＨＢＬＫの伝送経路にクロック信号ＣＬＫの伝送経路とは異なる周波数特性のピーキング回路３２及びＤＣレベル制限回路３３を設けるようにしている。これにより、プロセッサ３ｂは、イメージセンサ１４の入力電圧規格を満たしつつ、入力位相規格も同時に満たすことができる。
（第３の実施形態）
　次に、第３の実施形態について説明する。
　図９は、第３の実施形態に係るプロセッサの詳細な回路構成を説明するための図である。なお、図９において、図６と同様の構成については、同一の符号を付して説明を省略する。
　内視鏡２の挿入部１０の径を細くするため、ケーブル１３に挿通される信号線の本数を減らす目的で、イメージセンサ１４の駆動信号として、クロック信号ＣＬＫに水平同期信号ＨＢＬＫを重畳させる場合がある。この場合においても、高周波のクロック信号ＣＬＫの成分を伝送するためにケーブルドライバの電圧を上げたいが、低周波の水平同期信号ＨＢＬＫの電圧が大きくなってしまい、イメージセンサ１４の入力電圧規格を満たすことができなくなってしまう問題があった。
　そこで、第３の実施形態では、クロック信号ＣＬＫに水平同期信号ＨＢＬＫを重畳させた場合でも、イメージセンサ１４の入力電圧規格を満たすことができるプロセッサについて説明する。
　図９に示すように、プロセッサ３ｃは、図６のプロセッサ３ｂからケーブルドライバ３１及び信号線１３ｂが削除されるとともに、切替部３４が追加されて構成されている。
　ケーブルドライバ２１には、クロック信号ＣＬＫに水平同期信号ＨＢＬＫが重畳された駆動信号が入力される。ケーブルドライバ２１は、入力された駆動信号を所定の電圧で増幅し、増幅した駆動信号をピーキング回路２２及びピーキング回路３２に出力する。
　ピーキング回路２２及びＤＣレベル制限回路２３は、駆動信号に含まれるクロック信号ＣＬＫのエッジを補正し、図４Ｂに示す信号を切替部３４に出力する。一方、ピーキング回路３２及びＤＣレベル制限回路３３は、駆動信号に含まれる水平同期信号ＨＢＬＫのエッジを補正及びレベルを制限し、図８Ｂに示す信号を切替部３４に出力する。
　切替部３４には、クロック信号ＣＬＫを伝送する際には、切替信号に基づいてピーキング回路２２及びＤＣレベル制限回路２３から出力された駆動信号を選択し、ケーブル１３の信号線１３ａを介してイメージセンサ１４に出力する。一方、切替部３４は、水平同期信号ＨＢＬＫを伝送する際には、切替信号に基づいてピーキング回路３２及びＤＣレベル制限回路３３から出力された駆動信号を選択し、ケーブル１３の信号線１３ａを介してイメージセンサ１４に出力する。
　以上のように、プロセッサ３ｃは、切替部３４によりクロック信号ＣＬＫを伝送する場合はピーキング回路２２及びＤＣレベル制限回路２３の出力を選択し、水平同期信号ＨＢＬＫを伝送する場合はピーキング回路３２及びＤＣレベル制限回路３３の出力を選択して出力するようにした。この結果、本実施形態のプロセッサ３ｃは、第２の実施形態のプロセッサ３ｂよりもケーブル１３に挿通される信号線を減らすことができるので、プロセッサ３ｂに比べて挿入部１０を細径化することができる。
（第４の実施形態）
　次に、第４の実施形態について説明する。
　図１０は、第４の実施形態に係るプロセッサの詳細な回路構成を説明するための図である。なお、図１０において、図２と同様の構成については、同一の符号を付して説明を省略する。
　第２の実施形態では、抵抗分圧によりイメージセンサ１４の入力電圧規格を満たすように対策しているが、ケーブルドライバ２１の駆動電圧をさらに高くすると抵抗分圧を行っても入力電圧を絞り切れず、イメージセンサ１４の入力電圧規格を満たさない可能性がある。
　そこで、本実施形態では、プロセッサ３ｄは、クロック信号ＣＬＫを検知するクロック検知部３５と、クロック検知部３５の検知結果に応じて出力を変更するケーブルドライバ３６とを有する。クロック検知部３５は、クロック信号ＣＬＫが入力されているか否かを検知し、検知結果に応じてケーブルドライバ２１の出力を変更するための制御信号をケーブルドライバ３６に出力する。クロック信号ＣＬＫの検知方法としては、例えば、入力されたクロック信号ＣＬＫと、遅延及び反転されたクロック信号ＣＬＫとが同じ信号レベル（（Ｈ，Ｈ）または（Ｌ，Ｌ））の場合、クロック信号ＣＬＫが入力されたと判定する。
　すなわち、ケーブルドライバ３６は、クロック検知部３５によりクロック信号ＣＬＫが検知された場合、クロック信号ＣＬＫを出力する。一方、ケーブルドライバ３６は、クロック検知部３５によりクロック信号ＣＬＫが検知されなかった場合、Hi-Zを出力する。ケーブルドライバ３６の出力は、プルアップ抵抗Ｒ２により信号レベルがVpullupとなり、ピーキング回路２２に入力される。
　このように、クロック検知部３５及びケーブルドライバ３６は、駆動信号がクロック信号ＣＬＫでない場合、すなわち、ＤＣ電圧の場合、ＤＣ電圧のレベルを制限するＤＣレベル制限回路を構成する。
　図１１は、クロック検知部３５の詳細な回路構成を説明するための図である。図１１に示すように、クロック検知部３５は、例えばバッファにより構成される遅延回路４０と、例えばインバータにより構成される反転回路４１と、ＸＯＲ回路４２とを有して構成されている。
　遅延回路４０には、クロック信号ＣＬＫが入力される。遅延回路４０は、入力されたクロック信号ＣＬＫを所定時間だけ遅延させ、反転回路４１に出力する。反転回路４１は、遅延回路４０により遅延されたクロック信号ＣＬＫを反転させ、ＸＯＲ回路４２に出力する。
　ＸＯＲ回路４２の一方の入力端子には、クロック信号ＣＬＫが入力され、他方の入力端子には、遅延回路４０及び反転回路４１により遅延及び反転されたクロック信号ＣＬＫが入力される。ＸＯＲ回路４２は、入力されたクロック信号ＣＬＫと、遅延回路４０及び反転回路４１により遅延及び反転されたクロック信号ＣＬＫとのＸＯＲ演算を行い、その演算結果を制御信号としてケーブルドライバ３６に出力する。すなわち、ＸＯＲ回路４２は、入力されたクロック信号ＣＬＫと、遅延及び反転されたクロック信号ＣＬＫとが同じ信号レベル（（Ｈ，Ｈ）または（Ｌ，Ｌ））の場合、制御信号としてＬレベルの信号をケーブルドライバ３６に出力する。一方、ＸＯＲ回路４２は、入力されたクロック信号ＣＬＫと、遅延及び反転されたクロック信号ＣＬＫとが異なる信号レベル（（Ｈ，Ｌ）または（Ｌ，Ｈ））の場合、制御信号としてＨレベルの信号をケーブルドライバ３６に出力する。
　ケーブルドライバ３６は、制御信号がＬレベルの信号の場合、クロック信号ＣＬＫを所定の電圧で増幅し、ピーキング回路２２に出力する。一方、ケーブルドライバ３６は、制御信号がＨレベルの信号の場合、クロック信号ＣＬＫの出力を止め、Hi-Zを出力する。
　次に、このように構成された内視鏡システム１の動作について説明する。
　図１２Ａ～図１２Ｆは、各回路部における駆動信号のタイミングチャートを示す図である。図１２Ａに示すように、クロック検知部３５には、電源ＯＮ時に発生したＤＣ電圧、クロック信号ＣＬＫ、水平同期信号ＨＢＬＫ等の信号が入力される。クロック検知部３５の遅延回路４０及び反転回路４１からは、図１２Ｂに示すように、入力された信号をクロック信号ＣＬＫの半周期分遅延され、反転された信号が出力される。クロック検知部３５に入力されたクロック信号ＣＬＫ、及び、遅延回路４０及び反転回路４１により遅延及び反転されたクロック信号ＣＬＫは、ＸＯＲ回路４２によりＥＯＲ演算され、図１２Ｃに示すように、制御信号としてケーブルドライバ３６に出力される。
　ケーブルドライバ３６では、制御信号がＨの場合、Hi-Zを出力し、制御信号がＬの場合、クロック信号ＣＬＫを出力することで、図１２Ｄに示す波形の信号がピーキング回路２２に入力される。ピーキング回路２２は、図１２Ｅに示すように、入力されたクロック信号ＣＬＫに対して、波形のエッジ部にピーク部を付けるような波形補正を行い、ケーブル１３に出力する。
　ピーキング回路２２の出力は、細径化及び長尺化されたケーブル１３により、周波数の高いクロック信号ＣＬＫの振幅が減衰される。一方、周波数の低い水平同期信号ＨＢＬＫは、ケーブル１３による振幅の減衰の影響をほぼ受けない。これにより、図１２Ｆに示すように、入力電圧規格を満たす駆動信号が撮像部１２のイメージセンサ１４に入力される。
　以上のように、本実施形態のプロセッサ３ｄは、クロック検知部３５によりクロック信号ＣＬＫを検知した場合にケーブルドライバ３６の出力をHi-Zにすることにより、ケーブルドライバ３６の駆動電圧を第１の実施形態よりもさらに高くした場合でも、イメージセンサ１４の入力電圧規格を満たすことができる。
（変形例）
　次に、第４の実施形態の変形例について説明する。
　図１３は、第４の実施形態の変形例に係るプロセッサの詳細な回路構成を説明するための図である。なお、図１３において、図１０と同様の構成については、同一の符号を付して説明を省略する。
　図１３に示すように、変形例のプロセッサ３ｅは、図１１のプルアップ抵抗Ｒ２に代わり、プルダウン抵抗Ｒ２を用いて構成されている。上述した第４の実施形態では、水平同期信号ＨＢＬＫがＨの場合を想定しているが、水平同期信号ＨＢＬＫがＬとなる場合もある。
　クロック検知部３５によりクロック信号ＣＬＫが検知されなかった場合、ケーブルドライバ３６の出力をHi-Zとする。ケーブルドライバ３６の出力は、プルダウン抵抗Ｒ２により信号レベルがＬとなり、ピーキング回路２２に入力される。
　図１４Ａ～図１４Ｆは、各回路部における駆動信号のタイミングチャートを示す図である。図１４Ａに示すように、クロック検知部３５には、電源ＯＮ時に発生したＤＣ電圧、クロック信号ＣＬＫ、水平同期信号ＨＢＬＫ等の信号が入力される。クロック検知部３５の遅延回路４０及び反転回路４１からは、図１４Ｂに示すように、入力された信号をクロック信号ＣＬＫの半周期分遅延され、反転された信号が出力される。クロック検知部３５に入力されたクロック信号ＣＬＫ、及び、遅延回路４０及び反転回路４１により遅延及び反転されたクロック信号ＣＬＫは、ＸＯＲ回路４２によりＥＯＲ演算され、図１４Ｃに示すように、制御信号としてケーブルドライバ３６に出力される。
　ケーブルドライバ３６では、制御信号がＨの場合、Hi-Zを出力し、制御信号がＬの場合、クロック信号ＣＬＫを出力することで、図１４Ｄに示す波形の信号がピーキング回路２２に入力される。ピーキング回路２２は、図１４Ｅに示すように、入力されたクロック信号ＣＬＫに対して、波形のエッジ部にピーク部を付けるような波形補正を行い、ケーブル１３に出力する。
　ピーキング回路２２の出力は、細径化及び長尺化されたケーブル１３により、周波数の高いクロック信号ＣＬＫの振幅が減衰される。これにより、図１４Ｆに示すように、入力電圧規格を満たす駆動信号が撮像部１２のイメージセンサ１４に入力される。
　このような変形例のプロセッサ３ｅによれば、第４の実施形態と同様に、ケーブルドライバ３６の駆動電圧を第１の実施形態よりもさらに高くした場合でも、イメージセンサ１４の入力電圧規格を満たすことができる。
　本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
　本出願は、２０１４年６月１０日に日本国に出願された特願２０１４－１１９７５３号公報を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲、図面に引用されたものとする。

Claims (6)

  1. 　固体撮像素子を備え検査画像を得るための撮像部と、前記検査画像を伝送するケーブルと、前記検査画像を入力して画像処理及び表示を行うプロセッサと、からなる内視鏡システムであって、
    　前記プロセッサは、
    　前記ケーブルによる高周波信号の減衰分を補うように前記撮像部の入力電圧規格よりも高い電圧を印加し、前記撮像部を駆動するためのクロック信号を出力するケーブルドライバと、
    　前記クロック信号の波形補正を行う第１のピーキング回路と、
    　前記第１のピーキング回路から入力されたクロック信号がＤＣ電圧になった場合に前記ＤＣ電圧の振幅レベルが前記撮像部の入力電圧規格のレベルを超えないように制限する第１のレベル制限回路と、を備えることを特徴とする内視鏡システム。
  2. 　前記第１のピーキング回路は、並列に接続された第１の抵抗と第１のコンデンサとにより構成され、
    　前記第１のレベル制限回路は、前記第１の抵抗と、前記第１の抵抗に直列に接続された第２の抵抗とにより構成され、クロック信号がＤＣ電圧になった場合に、前記第１の抵抗及び前記第２の抵抗により抵抗分圧した出力を前記撮像部に出力することを特徴とする請求項１に記載の内視鏡システム。
  3. 　前記クロック信号の他に水平同期信号の伝送経路に、前記水平同期信号の波形補正を行う第２のピーキング回路と、前記水平同期信号の振幅レベルが前記撮像部の入力電圧規格のレベルを超えないように制限する第２のレベル制限回路を設けたことを特徴とする請求項１に記載の内視鏡システム。
  4. 　前記クロック信号に前記水平同期信号が重畳された重畳信号が前記ケーブルドライバに入力され、
    　前記クロック信号が入力されている期間は、前記第１のレベル制限回路の出力を選択し、前記水平同期信号が入力されている期間は、前記第２のレベル制限回路の出力を選択するように、切替信号に基づいて切り替える切替部を有することを特徴とする請求項３に記載の内視鏡システム。
  5. 　前記第２のピーキング回路は、並列に接続された第３の抵抗と第２のコンデンサとにより構成され、
    　前記第２のレベル制限回路は、前記第３の抵抗と、前記第３の抵抗に直列に接続された第４の抵抗とにより構成され、前記水平同期信号を前記第３の抵抗及び前記第４の抵抗により抵抗分圧した出力を前記撮像部に出力することを特徴とする請求項３に記載の内視鏡システム。
  6. 　固体撮像素子を備え検査画像を得るための撮像部と、前記検査画像を伝送するケーブルと、前記検査画像を入力して画像処理及び表示を行うプロセッサと、からなる内視鏡システムであって、
    　前記プロセッサは、
    　前記撮像部を駆動するためのクロック信号を検知し、前記クロック信号が検知された場合、前記クロック信号を出力し、前記クロック信号が検知されなかった場合、出力レベルが前記撮像部の入力電圧規格のレベルを超えないように制限した信号を出力するレベル制限回路と、
    　前記レベル制限回路から出力された前記クロック信号の波形補正を行うピーキング回路と、を備えることを特徴とする内視鏡システム。
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