WO2015165148A1 - 三维半导体器件制造方法 - Google Patents

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Definitions

  • the present invention relates to a method of fabricating a semiconductor device, and more particularly to a method of fabricating a three-dimensional semiconductor device. Background technique
  • the industry has been widely developed to reduce the size of memory cells that are two-dimensionally arranged.
  • memory cell sizes of two-dimensional (2D) memory devices continue to shrink, signal collisions and interference can increase significantly, making it difficult to perform multi-level cell (MLC) operations.
  • MLC multi-level cell
  • the industry has developed memory devices with three-dimensional (3D) structures, such as BIT structures with bit cost reduction (BiCS), which increase integration density by placing memory cells three-dimensionally over the substrate.
  • the channel layer is vertically erected on the substrate, and the gate is divided into a lower selection gate, a middle control gate, and an upper selection gate.
  • the gate signal is distributed in the three gate electrodes to reduce Crosstalk between small signals.
  • the specific manufacturing process of the above device generally comprises: depositing a lower selection gate electrode layer on the silicon substrate, etching the lower selection gate electrode layer to form a hole directly into the substrate to deposit the lower portion of the channel layer and the extraction contact of the lower gate electrode Depositing a control gate layer on top, and etching the control gate layer to form an intermediate channel region as a memory cell region and an extraction contact of the middle layer control gate electrode, etching to form a control gate, and dividing according to word lines and bit lines
  • the entire device is divided into a plurality of regions, an upper selection gate is deposited thereon, etched, deposited to form an upper trench, and an upper extraction contact, and then a subsequent process is used to fabricate the device.
  • the most critical etching step is only the lithography of the intermediate layer memory channel region and the extraction contact, which directly determines the integration of the entire device and the signal anti-interference ability.
  • the deposition of the multilayer structure is generally performed by a stepped word line forming process, that is, a top portion of the plurality of stacked structures is first formed to define the bottom portion.
  • the widest photoresist PR1 of the structure is formed by RIE etching the stacked structure to form the widest step at the bottom, and the photoresist is narrowed to be used for definition by UV illumination, laser irradiation, heat treatment or chemical treatment.
  • Sub-level width The photoresist PR2 etches the stacked structure by RIE to form a sub-wide step of the sub-underlayer, and then narrows the photoresist again to make the process step of the PR3-repetition cycle until the final desired multi-layer step stack is obtained. structure.
  • an aspect of the present invention provides a method of fabricating a three-dimensional semiconductor device, comprising the steps of: a) forming a device unit on a substrate, the device unit including a plurality of first material layers and a plurality of layers along a vertical substrate surface direction a stacked structure of a second material layer; b) forming a contact lead-out area around the device unit, the contact lead-out area comprising a plurality of sub-partitions, each of the plurality of sub-partitions exposing a different one of the second material layers; c) forming a photoresist on the substrate, covering the plurality of sub-partitions, exposing a portion of the one second material layer; d) etching the plurality of sub-layers simultaneously using the photoresist as a mask a portion of the one second material layer exposed in the partition until another second material layer under the second material layer is exposed; e) reducing the size of the photoresist to expose the other a portion of the two material
  • the plurality of first and second material layers are etched to form vertical holes, and a channel layer is formed in the holes.
  • the material of the channel layer includes single crystal silicon, amorphous silicon, polycrystalline silicon, microcrystalline silicon, single crystal germanium, SiGe, Si: C, SiGe: C, SiGe: H, and combinations thereof.
  • the cross-sectional shape of the channel layer parallel to the surface of the substrate comprises a shape selected from a rectangle, Geometric shapes of square, diamond, circle, semicircle, ellipse, triangle, pentagon, pentagon, hexagon, octagon, and combinations thereof, and including solid geometry selected from the evolution of the geometry , a hollow annular geometry, or a combination of a hollow annular peripheral layer and a center of the insulating layer.
  • a stacked structure of the gate dielectric layer is formed on the side of the hole.
  • the gate dielectric layer further includes a tunneling layer, a storage layer, and a barrier layer.
  • the tunneling layer comprises a single layer or a multi-layer structure of SiO 2 , a high-k material, and a combination thereof; wherein the high-k material includes, but is not limited to, a nitride selected from the group consisting of SiN, AlN, TiN, and combinations thereof, selected from the group consisting of Mg0 Metal oxides of A1 2 0 3 , Ta 2 0 5 , Ti0 2 , Zn0, Zr0 2 , hop, Ce0 2 , Y 2 0 3 , La 2 0 3 and combinations thereof, oxynitride, selected from PZT, BST And a combination of perovskite phase oxides.
  • the storage layer comprises a single layer or a multi-layer structure of a dielectric material having charge trapping ability, and the dielectric material is selected from the group consisting of SiN, Hf0, ZrO, and combinations thereof.
  • the barrier layer comprises a single layer or a multilayer structure of a dielectric material selected from the group consisting of silicon oxide, aluminum oxide, cerium oxide, and combinations thereof.
  • One of the plurality of first material layers or the plurality of second material layers is used as a gate conductive layer, and the gate conductive layer comprises a single layer or a multilayer structure of a doped semiconductor material and/or a conductive material
  • the doped semiconductor material includes polysilicon, polysilicon germanium, amorphous silicon, amorphous germanium silicon, microcrystalline silicon, polycrystalline germanium, amorphous germanium, and combinations thereof, the conductive material including metal, or the An alloy of a metal, or a nitride of the metal, wherein the metal comprises a material selected from the group consisting of Co, Ni, Cu, Al, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W, Ir, Eu , Nd, Er, La and their combinations of metals.
  • a barrier layer of nitride is further included between the gate dielectric layer and the gate conductive layer, and the nitride is M x N y , M x Si y N z , M x Al y N z , M a Al x Si y N z , wherein M is Ta, Ti, Hf, Zr, Mo, W, and combinations thereof, and x and y are each greater than or equal to 0 and less than or equal to 1.
  • the device unit comprises a three-dimensional stack of three-dimensional memory based on charge trapping, a memory cell of a polysilicon floating gate or a metal floating gate, and a three-dimensional resistive memory.
  • sub-partitions are located on the same side or different sides of the device unit.
  • the number N of the sub-partitions is a positive integer greater than or equal to 2.
  • the step b further includes: forming a photoresist on the substrate, sequentially exposing each of the total of N sub-partitions, and etching the stacked structure by using the photoresist as a mask.
  • the plurality of first material layers are used as an insulating isolation layer between the gate electrodes.
  • the extraction contact region is divided into a plurality of sub-regions and the multilayer film selection etching is performed, and the same reduction photoresist and etching multilayer film process are performed on different sub-regions to selectively Selective etching of each sub-partition can greatly reduce the total number of etching process steps and effectively improve the area utilization ratio of the lead-out contact area of the three-dimensional device.
  • FIGS. 1 through 10 are top views of respective steps of a method of fabricating a three-dimensional semiconductor device in accordance with the present invention
  • Figure 11 is a cross-sectional view along line A-A of the three-dimensional semiconductor device in accordance with the present invention
  • Figure 12 is a top plan view of another embodiment of a method of fabricating a three-dimensional semiconductor device in accordance with the present invention
  • Figure 13 is a top plan view of still another embodiment of a method of fabricating a three-dimensional semiconductor device in accordance with the present invention. detailed description
  • a device unit is formed on a substrate 1.
  • the device unit is a plurality of vertical channels 3 of a three dimensional memory.
  • the device unit may be a memory cell of a polysilicon floating gate or a metal floating gate, or may be a resistive resistor stacked in a three-dimensional resistive memory.
  • a stacked structure 2 of a first material layer 2A and a second material layer 2B are alternately formed on a substrate 1.
  • the substrate is preferably a silicon-containing substrate such as Si, SOI, SiGe, Si:C, and the like.
  • the first layer 2A in the stacked structure is an insulating medium selected from the group consisting of silicon oxide, silicon nitride, amorphous carbon, diamond-like amorphous carbon (DLC), yttrium oxide, and oxidation.
  • the second layer 2B is a semiconductor or conductor material selected from the group consisting of polycrystalline silicon, amorphous silicon, microcrystalline silicon, SiGe, Si: C, and metal.
  • layer 2A, layer 2B is a laminate of silicon oxide and polysilicon (OP stack).
  • the first material layer has a first etch selectivity and the second material layer has a second etch selectivity and is different from the first etch selectivity.
  • the first layer and the second layer have a greater etch selectivity (e.g., greater than 5:1) under wet etching conditions or under oxygen plasma dry etching conditions.
  • the deposition methods of the layers 2A, 2B include various processes such as PECVD, LPCVD, HDPCVD, MOCVD, MBE, ALD, thermal oxidation, evaporation, sputtering, and the like.
  • the number of first layer 2A and second layer 2B is 14, that is, 14 A, B stacked substructures are formed.
  • layer 2B is used for contact extraction of word line WL, so that from substrate to top, plurality of second layers 2B may be labeled WL1, WL2 ⁇ up to WL14.
  • one of the first and second material layers comprises a doped semiconductor material (eg, polysilicon, amorphous silicon, microcrystalline silicon, polycrystalline germanium, amorphous germanium).
  • control gate 2B may further include a barrier layer of nitride, such as M x N y , M x Si y N z , M x Al y N z , M a ALSi y N z , where M is Ta, Ti, Hf, Zr, Mo, W or other element), and the other comprises an insulating dielectric material (for example An oxide or nitride of a semiconductor or metal-based material and combinations thereof are used as an insulating isolation layer between the control gate electrodes.
  • a barrier layer of nitride such as M x N y , M x Si y N z , M x Al y N z , M a ALSi y N z , where M is Ta, Ti, Hf, Zr, Mo, W or other element
  • insulating dielectric material for example An oxide or nitride of a semiconductor or metal-based material and combinations thereof are used as an insulating isolation layer between the control gate electrodes
  • the stacked structure 2 is etched until the substrate 1 is exposed to form a hole for vertically penetrating the stacked structure for defining the channel region.
  • the stacked structure 2 of the first layer 2A/second layer 2B is anisotropically etched by RIE or plasma dry etching to expose the sidewalls of the substrate 1 and the layer 2A/layer 2B alternately stacked on the substrate 1.
  • the process conditions of the anisotropic etch stack structure 2 are controlled such that the lateral etch rate is significantly smaller than the longitudinal etch rate to obtain a vertical deep hole having a high aspect ratio (eg, an aspect ratio AR of 10:1 or more) Or deep groove.
  • the cross-sectional shape of the hole cut parallel to the surface of the substrate 1 may be rectangular, square, diamond, circular, semi-circular, elliptical, triangular, pentagonal, pentagonal, hexagonal, octagonal, etc.
  • the geometry is circular in the embodiment shown in FIG.
  • a stack of gate dielectric material (attached to the inner wall of the channel layer, not shown in Figure 1) is deposited on the bottom of the trench and on the sidewalls.
  • the deposition method includes PECVD, HDPCVD, M0CVD, MBE, ALD, evaporation, sputtering, and the like.
  • the gate dielectric layer preferably further includes a plurality of sub-layers, such as a tunneling layer, a memory layer, a barrier layer.
  • the tunneling layer comprises a SiO 2 or a high-k material
  • the high-k material includes, but is not limited to, a nitride (eg, SiN, A1N, TiN), a metal oxide (mainly a sub-group and a lanthanide metal element oxide, such as MgO, A1 2 0 3 , Ta 2 0 5 , Ti0 2 , Zn0, Zr0 2 , Hf0 2 , Ce0 2 , Y 2 0 3 , La 2 0 3 ) , nitrogen oxides (such as HfSiON), perovskite phase oxides ( For example, PbZr x Ti lx 0 3 (PZT), Ba x Sr lx Ti0 3 (BST )), etc.
  • the tunneling layer may be a single layer structure or a multilayer stack structure of the above materials.
  • the memory layer is a dielectric material having charge trapping ability, such as SiN, Hf0, ZrO
  • a channel layer 3 is then formed on the surface of the substrate 1 at the bottom of the hole.
  • the material of the channel layer 3 may include single crystal silicon, amorphous silicon, polycrystalline silicon, microcrystalline silicon, single crystal germanium, 810 6 , 81 : (, 810 6 : (, SiGe: H and other semiconductor materials, deposition process including PECVD, Various processes such as LPCVD, HDPCVD, M0CVD, MBE, ALD, thermal oxidation, evaporation, sputtering, etc.
  • the channel layer 3 is deposited in such a manner as to completely fill the sidewalls of the holes and form a solid column.
  • the channel layer 3 is selected to be deposited in such a way as to completely or partially fill the slot, forming a solid post, a hollow ring (with an air gap in between), or filling the hollow ring a core-shell structure of an insulating layer (not shown).
  • the horizontal section of the channel layer 3 has a shape similar to that of the slot and preferably a pattern, which may be a solid rectangle, a square, a diamond, a circle, a semicircle, an ellipse
  • a pattern which may be a solid rectangle, a square, a diamond, a circle, a semicircle, an ellipse
  • Various geometric shapes such as triangles, pentagons, pentagons, hexagons, octagons, etc., or hollow annular, barrel-like structures evolved from the above-mentioned geometric shapes (and the interior of which can be filled with an insulating layer) .
  • a three-dimensional storage structure can be formed using the Gate-Last process.
  • the contact lead-out area A for extracting and introducing the electrical signals of the device unit is divided into a plurality of sub-partitions, as shown in FIG. 2, including two sub-partitions A1 and A2.
  • the extraction contact zones A1, A2 are both located on one side of the channel layer 3 (e.g., lower in Figure 2).
  • the sub-partition includes four, which are all located on the same side of the channel layer 3, respectively, Al, A2, A3, and A4, and each sub-partition is used to define 7
  • the OP laminate structure, that is, the total number of layers of layer 2B is 28 layers.
  • two sub-partitions A1, A2 are located on both sides of the channel layer 3, and each sub-partition is used to define seven 0P stacked structures, that is, the total layer of the layer 2B.
  • the number is 14.
  • the number N of sub-partitions may be any positive integer greater than or equal to 2.
  • M is the total number of contacts that the device unit needs to draw, and each sub-partition can be used to define the outgoing contacts of the M/N IO stack structures. As shown in FIG.
  • a photoresist (not shown) is coated on the device unit and on the sub-area A1, and the exposed sub-region is etched by using the photoresist as a mask. A2, until the second material layer WL6 of the seventh layer is exposed, the second material layers WL7 to USG of the 8th to 14th layers on the region A1 are retained.
  • each sub-partition is used to define M/N stacked structures, then N-1 lithography/etching processes are used to sequentially expose the second of the M/N layers in the Nth sub-partition.
  • the second material layer of N-M/N, the photoresist on the remaining first sub-area protects the M-th layer second material layer and the underlying common M/N second material layers from etching.
  • the etch process is preferably an anisotropic dry etch process to reduce distortion at the edges of the pattern, such as RIE.
  • a photoresist PR1 As shown in Fig. 3, all of the plurality of sub-partitions are coated with a photoresist PR1, a portion of one of the second material layers 2B of each sub-region is exposed, and the portion is etched away using the photoresist PR1 as a mask.
  • PR1 exposes a portion of the top USG and a portion of WL7 of the seventh layer, and after etching, the 13th layer WL12 and the 6th layer WL5 visible in FIG. 3 are exposed.
  • PR1 sequentially exposes the Mth layer, the first (ND M/N...
  • the process is preferably an anisotropic dry etch process to reduce distortion at the edges of the pattern, such as RIE
  • the reduction process is performed such that the width/length of the photoresist PR1 becomes small to become PR2 to expose the M-1 layer, the ((N-1) M/N)-1 layer, ... until The material 2B of the (M/N)-1 layer (the 13th layer WL12 and the 6th layer WL6 in the embodiment of FIG. 4), and then the exposed material layer 2B is etched by an etching process similar to that of FIG. To expose the M-2 layer ... (M/N) - 2 layer below it (the embodiment in Fig. 4 is the 12th layer WL11 and the 5th layer WL4).
  • the reduction process includes, for example, a process using UV illumination, laser irradiation, heat treatment, or chemical treatment to make the width/length of the photoresist small and narrow to a photoresist for defining the next extraction contact.
  • the steps shown in FIG. 3 and FIG. 4 are repeated, that is, the photoresist width/length is first reduced to expose the second material layer, and then the photoresist is used as a mask.
  • the two layers of material are until the second layer of material of the lower layer is exposed.
  • the second material layer 2B of the topmost layer in the first area A1 in FIG. 9 is labeled as UGS for the top selection gate extraction
  • the second material layer 2B of the bottom layer in the second area A2 is labeled as LSG for the bottom layer. Select the gate to lead.
  • an interlayer dielectric layer (ILD, not shown) is formed on the device, and a plurality of contact holes are etched in the ILD until the respective second material layers 2B as WL are exposed, and are in contact
  • the hole is filled with a conductive material such as a metal, a metal alloy or a metal nitride to form a word line WL contact plug 4, and the peripheral WL connection is completed.
  • the lead wires of the respective contact plugs 4 shown in FIG. 11 are vertically distributed, and in the actual layout design process, the metal wires may be distributed in parallel on one plane, or may be distributed in different sub-areas Ai. On different planes.
  • the extraction contact region is divided into a plurality of sub-regions and the multilayer film selection etching is performed, and the same reduction photoresist and etching multilayer film process are performed on different sub-regions to selectively Selective etching of each sub-partition can greatly reduce the total number of etching process steps and effectively improve the area utilization ratio of the lead-out contact area of the three-dimensional device.

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Abstract

一种三维半导体器件制造方法，包括：a)在衬底上形成器件单元，包括沿垂直衬底表面方向多个第一材料层和多个第二材料层构成的堆叠结构；b)在器件单元周围形成接触引出区域，包括多个子分区，每一个暴露各自不同的一个第二材料层；c)在衬底上形成光刻胶覆盖多个子分区，暴露一个第二材料层的一部分；d)以光刻胶为掩模同时刻蚀多个子分区中暴露的一个第二材料层的一部分，直至暴露一个第二材料层下方的另一个第二材料层；e)缩减光刻胶的尺寸，以暴露另一个第二材料层的一部分；f)重复步骤d和步骤e直至所有的第二材料层均暴露；g)形成接触引线，连接多个第二材料层的每一个。依照上述方法，对各个子分区进行选择性刻蚀，减少工艺步骤，有效提高面积利用率。

Description

三维半导体器件制造方法 技术领域
本发明涉及一种半导体器件制造方法， 特别是涉及一种三维半导 体器件制造方法。 背景技术
为了改善存储器件的密度， 业界已经广泛致力于研发减小二维布 置的存储器单元的尺寸的方法。 随着二维 （2D ) 存储器件的存储器单 元尺寸持续缩减， 信号冲突和干扰会显著增大， 以至于难以执行多电 平单元 （MLC ) 操作。 为了克服 2D存储器件的限制， 业界已经研发了 具有三维 （3D ) 结构的存储器件， 例如采用位成本可缩减 （BiCS ) 的 NAND结构， 通过将存储器单元三维地布置在衬底之上来提高集成密 度、 其中沟道层垂直竖立在衬底上， 栅极分为下层的选择栅极、 中层 的控制栅极以及上层的选择栅极三部分， 通过将栅极信号分布在三组 栅电极中以减小信号之间的串扰。
上述器件的具体制造工艺一般包括， 在硅衬底上沉积下层选择栅 电极层， 刻蚀下层选择栅电极层形成直达衬底的孔槽以沉积沟道层的 下部分以及下层栅电极的引出接触， 在上方沉积控制栅极层， 刻蚀控 制栅极层形成作为存储器单元区域的中间沟道区以及中层控制栅电 极的引出接触， 刻蚀形成控制栅极， 按照字线、 位线划分需要将整个 器件分割为多个区域， 在之上沉积上层选择栅极并刻蚀、 沉积形成上 部沟道以及上层引出接触， 之后采用后续工艺完成器件的制造。 在这 种工艺过程中， 最为关键的刻蚀步骤仅在于对于中间层存储器沟道区 和引出接触的光刻， 这直接决定了整个器件的集成度以及信号抗干扰 能力。
在上述 BiCS工艺过程中， 为了便于对每一层刻蚀接触孔以引出信 号， 多层结构的沉积一般采用台阶式字线形成工艺， 也即在多个叠层 结构顶部先形成用于定义底部结构的最宽的光刻胶 PR1， 通过 RIE刻蚀 叠层结构形成底部最宽台阶之后， 采用 UV光照、 激光照射、 加热处理 或者化学试剂处理等工艺使得光刻胶缩窄为用于定义次底层的次宽 光刻胶 PR2， 通过 RIE刻蚀叠层结构形成次底层的次宽台阶， 接着再次 缩窄光刻胶使其成为 PR3-重复循环此种工艺步骤， 直至得到最终所 需的多层台阶叠层结构。
然而， 这种台阶式缩窄光刻胶再刻蚀的循环工艺随着介质层层数 增加、 也即多层层叠结构增厚而面临越来越大的挑战。 一个因素在于 栅极或栅极之间的绝缘层数目每增加一层， 则相应地必需增加缩减光 刻胶以及刻蚀台阶工艺步骤各一次， 工艺步骤倍增使得耗费时间以及 制造成本大大提升。 而如果层数太多， 光刻胶耗损严重、 特别是在台 阶边缘处发生断裂或失真， 除了需要重新涂布新光刻胶而增加工艺时 间之外， 还可能引起中间层图形失真导致线条短路、 断路。 此外， 对 于每一层而言，栅极是共享的，因此除了一个必要的接触孔引出之外， 其余的面积是浪费了， 影响了存储器的集成密度。 发明内容
由上所述， 本发明的目的在于克服上述技术困难， 提出一种创新 性的三维半导体器件及其制造方法。
为此， 本发明一方面提供了一种三维半导体器件制造方法， 包括 步骤： a)在衬底上形成器件单元， 所述器件单元包括沿垂直衬底表面 方向多个第一材料层和多个第二材料层构成的堆叠结构； b)在所述器 件单元周围形成接触引出区域， 所述接触引出区域包括多个子分区， 所述多个子分区的每一个暴露各自不同的一个第二材料层； c)在所述 衬底上形成光刻胶， 覆盖所述多个子分区， 暴露所述一个第二材料层 的一部分； d)以所述光刻胶为掩模， 同时刻蚀所述多个子分区中暴露 的所述一个第二材料层的一部分， 直至暴露所述一个第二材料层下方 的另一个第二材料层； e)缩减所述光刻胶的尺寸， 以暴露所述另一个 第二材料层的一部分； f)重复所述步骤 d和步骤 e， 直至所有的第二材 料层均暴露； g)形成接触引线， 连接所述多个第二材料层的每一个。
其中， 刻蚀所述多个第一和第二材料层以形成垂直的孔槽， 在 所述孔槽中形成沟道层。
其中， 所述沟道层的材质包括单晶硅、 非晶硅、 多晶硅、 微晶 硅、 单晶锗、 SiGe、 Si : C、 SiGe : C、 SiGe : H及其组合。
其中， 所述沟道层的平行于衬底表面的截面形状包括选自矩形、 方形、 菱形、 圆形、 半圆形、 椭圆形、 三角形、 五边形、 五角形、 六 边形、 八边形及其组合的几何形状， 以及包括选自所述几何形状演化 得到的实心几何图形、 空心环状几何图形、 或者空心环状外围层与绝 缘层中心的组合图形。
其中， 在形成沟道层之前和 /或之后， 在所述孔槽的侧面形成栅 极介质层的堆叠结构。
其中， 所述栅极介质层进一步包括隧穿层、 存储层、 阻挡层。 其中，所述隧穿层包括 Si02、高 k材料及其组合的单层或多层结构； 其中高 k材料包括但不限于选自 SiN、 A1N、 TiN及其组合的氮化物， 选 自 Mg0、 A1203、 Ta205、 Ti02、 Zn0、 Zr02、 跳、 Ce02、 Y203、 La203及其 组合的金属氧化物， 氮氧化物、 选自 PZT、 BST及其组合的钙钛矿相氧 化物。
其中， 所述存储层包括具有电荷俘获能力的介质材料的单层或多 层结构， 所述介质材料选自 SiN、 Hf0、 ZrO及其组合。
其中， 所述阻挡层的包括选自氧化硅、 氧化铝、 氧化铪及其组合 的介质材料的单层或多层结构。
所述多个第一材料层或多个第二材料层之一用作栅极导电层， 所 述栅极导电层包括可掺杂的半导体材料和 /或导电材料的单层或多层 结构， 所述可掺杂的半导体材料包括多晶硅、 多晶锗硅、 非晶硅、 非 晶锗硅、微晶硅、 多晶锗、 非晶锗及其组合， 所述导电材料包括金属、 或所述金属的合金、或所述金属的氮化物，其中所述金属包括选自 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合的金属。
所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层， 所述氮化物为 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合， x、 y均大于等于 0且小于等于 1。
其中， 所述器件单元包括基于电荷俘获的三维存储器、 多晶硅浮 栅或金属浮栅的存储单元的三维堆叠、 三维阻变存储器。
其中， 所述子分区位于所述器件单元的同一侧或不同侧。
其中， 所述子分区的个数 N为大于等于 2的正整数。
其中， 所述接触引线分布在同一平面上， 或者在不同的子分区而 位于不同的平面上。 其中， 所述步骤 b进一步包括， 在所述衬底上形成光刻胶， 依次 暴露总数为 N个子分区的每一个， 以所述光刻胶为掩模， 刻蚀所述堆 叠结构依次暴露第 i子分区中的第 i*M/N层第二材料层， 其中 M为第二 材料层的总数。
其中， 所述多个第一材料层用作栅电极之间的绝缘隔离层。
依照本发明的三维半导体器件的制造方法， 将引出接触区域分为 多个子分区并完成多层膜选区刻蚀， 对不同子分区执行相同的缩减光 刻胶和刻蚀多层膜工艺以选择性对各个子分区进行选择性刻蚀， 由此 可以大幅减少总的刻蚀工艺步骤数目， 有效提高三维器件的引出接触 区域的面积利用率。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中- 图 1至图 10为依照本发明的三维半导体器件制造方法的各个步骤 的顶视图；
图 11为依照本发明的三维半导体器件的沿 A-A，线的剖视图； 图 12为依照本发明的三维半导体器件制造方法的另一实施例的 顶视图； 以及
图 13为依照本发明的三维半导体器件制造方法的又一实施例的 顶视图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方 案的特征及其技术效果， 公开了有效提高器件可靠性的半导体器件制 造方法。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中 所用的术语 "第一" 、 "第二" 、 "上" 、 "下"等等可用于修饰各 种器件结构或制造工序。 这些修饰除非特别说明并非暗示所修饰器件 结构或制造工序的空间、 次序或层级关系。
如图 1所示， 在衬底 1上形成器件单元。 在本发明图中所示优选 实施例中， 器件单元为三维存储器的多个垂直沟道 3。 在图中未示出 的其他优选实施例中， 器件单元可以是多晶硅浮栅或金属浮栅的存储 单元， 也可以是三维阻变存储器中层叠的阻变电阻。 首先， 在衬底 1上交替形成第一材料层 2A与第二材料层 2B的堆 叠结构 2。为了与现有的 IC制造工艺兼容， 衬底优选地为含硅材质的 衬底， 例如 Si、 S0I、 SiGe、 Si : C等。 在本发明一个实施例中， 堆叠 结构中的第一层 2A为选自以下材料的绝缘介质： 如氧化硅、 氮化硅、 非晶碳、 类金刚石无定形碳 （DLC ) 、 氧化锗、 氧化铝、 氮化铝等及 其组合； 第二层 2B则为选自以下材料的半导体或导体材料： 多晶硅、 非晶硅、微晶硅、 SiGe、 Si : C、金属。在本发明优选实施例中， 层 2A、 层 2B为氧化硅与多晶硅的叠层结构 （0P叠层） 。 第一材料层具有第 一刻蚀选择性， 第二材料层具有第二刻蚀选择性并且不同于第一刻蚀 选择性。 在本发明另一优选实施例中， 第一层与第二层在湿法腐蚀条 件或者在氧等离子干法刻蚀条件下具有较大的刻蚀选择比（例如大于 5 : 1 ) 。 层 2A、 2B的沉积方法包括 PECVD、 LPCVD, HDPCVD、 M0CVD、 MBE、 ALD、 热氧化、 蒸发、 溅射等各种工艺。 在本发明一个优选实施 例中， 第一层 2A与第二层 2B的数目均为 14， 也即形成了 14个 A、 B 叠层子结构。 在本发明一个优选实施例中， 层 2B用于字线 WL的接触 引出， 因此从衬底直至顶部， 多个第二层 2B可以标记为 WL1、 WL2〜 直至 WL14。 在基于 gate-first工艺的本发明最佳实施例中， 第一与 第二材料层的一个包括可掺杂的半导体材料 （例如多晶硅、 非晶硅、 微晶硅、 多晶锗、 非晶锗、 多晶 SiGe等）和 /或例如金属、 金属合金、 金属氮化物的导电材料而用作控制栅电极 （控制栅极 2B侧部进一步 可以包括氮化物的阻挡层，材质例如 MxNy、 MxSiyNz、 MxAlyNz、 MaALSiyNz, 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W或其它元素） ， 另一个则包括绝缘 介质材料 （例如上述半导体或金属基材质的氧化物或氮化物及其组 合） 而用作控制栅电极之间的绝缘隔离层。
然后， 刻蚀堆叠结构 2直至露出衬底 1， 形成垂直穿通堆叠结构 的孔槽以用于定义沟道区。 优选地， 采用 RIE或等离子干法刻蚀各向 异性刻蚀第一层 2A/第二层 2B的堆叠结构 2， 露出衬底 1以及衬底 1 上交替堆叠的层 2A/层 2B的侧壁。更优选地， 控制各向异性刻蚀堆叠 结构 2的工艺条件以使得横向刻蚀速度显著小于纵向刻蚀速度而得到 高深宽比 （例如深宽比 AR大于等于 10 : 1 ) 的垂直的深孔或深槽。 平 行于衬底 1表面切得的孔槽的截面形状可以为矩形、 方形、 菱形、 圆 形、 半圆形、 椭圆形、 三角形、 五边形、 五角形、 六边形、 八边形等 等各种几何形状， 在图 1所示实施例中为圆形。
在本发明基于 Gate-First工艺的一个优选实施例中，由于采用第 二材料层 2B作为控制栅极的导电材料， 因此在形成深孔槽之后先在 孔槽底部以及侧壁上沉积栅极介质材料的堆叠结构（贴附在沟道层的 内壁， 图 1中并未示出）。沉积方法包括 PECVD、 HDPCVD, M0CVD、 MBE、 ALD、 蒸发、 溅射等。 栅极介质层优选地进一步包括多个子层， 例如 隧穿层、 存储层、 阻挡层。 其中隧穿层包括 Si02或高 k材料， 其中高 k材料包括但不限于氮化物（例如 SiN、 A1N、 TiN ) 、 金属氧化物（主 要为副族和镧系金属元素氧化物， 例如 Mg0、 A1203、 Ta205、 Ti02、 Zn0、 Zr02、 Hf02、 Ce02、 Y203、 La203) 、 氮氧化物 （如 HfSiON ) 、 钙钛矿相 氧化物 (例如 PbZrxTil x03 ( PZT ) 、 BaxSrl xTi03 ( BST ) ) 等， 隧穿层 可以是上述材料的单层结构或多层堆叠结构。 存储层是具有电荷俘获 能力的介质材料， 例如 SiN、 Hf0、 ZrO等及其组合， 同样可以是上述 材料的单层结构或多层堆叠结构。
随后在孔槽底部、 衬底 1表面形成沟道层 3。 沟道层 3的材质可 以包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、8106、81 : (、8106 : (、 SiGe : H等半导体材料，沉积工艺包括 PECVD、 LPCVD、 HDPCVD、 M0CVD、 MBE、 ALD、 热氧化、 蒸发、 溅射等各种工艺。 在本发明一个实施例中， 沟道层 3的沉积方式为完全填充孔槽的侧壁而形成为实心柱形。 在本 发明图中未示出的其他实施例中， 选择沟道层 3的沉积方式以完全或 者局部填充孔槽， 形成实心柱、 空心环 （中间具有空气隙） 、 或者空 心环内填充绝缘层 （未示出） 的核心 -外壳结构。 沟道层 3的水平截 面的形状与孔槽类似并且优选地图形， 可以为实心的矩形、 方形、 菱 形、 圆形、 半圆形、 椭圆形、 三角形、 五边形、 五角形、 六边形、 八 边形等等各种几何形状， 或者为上述几何形状演化得到的空心的环 状、 桶状结构 （并且其内部可以填充绝缘层） 。
值得注意的是， 在图 1所示本发明的优选实施例中仅示出了采用 Gate-first工艺制备的一种器件结构。 此外， 还可以采用 Gate-Last 工艺形成三维存储结构。
如图 2所示， 将用于引出、 引入器件单元电信号的接触引出区 A 划分为多个子分区， 如图 2所示包括两个子分区 Al、 A2。 在本发明一 个实施例中， 引出接触分区 Al、 A2均位于沟道层 3的一侧（例如图 2 中下方） 。 但是在本发明另一实施例中， 例如如图 13所示， 子分区 包括四个， 均位于沟道层 3的同一侧， 分别为 Al、 A2、 A3、 A4， 每个 子分区用于定义 7个 OP叠层结构， 也即层 2B的总层数为 28层。 在 本发明其他实施例中， 例如如图 14所示， 两个子分区 Al、 A2位于沟 道层 3的两侧， 每个子分区用于定义 7个 0P叠层结构， 也即层 2B的 总层数为 14。自然，子分区的数目 N可以是大于等于 2的任意正整数， M为器件单元需要引出的接触的总数目， 则每个子分区可以用于定义 M/N个 0P叠层结构的引出接触。如图 2所示， 在本发明一个优选实施 例中， 在器件单元之上以及子分区 A1上涂布光刻胶 （未示出） ， 以 光刻胶为掩模， 刻蚀暴露的子分区 A2 , 直至暴露第 7层的第二材料层 WL6 , 保留了在区域 A1上的第 8至第 14层的第二材料层 WL7至 USG。 对于 N个子分区、 每个子分区用于定义 M/N个叠层结构的情形， 则采 用 N-1次光刻 /刻蚀工艺， 依次暴露第 N子分区中的第 M/N层的第二 材料层 2B、 第 N-1子分区中的第 2M/N的第二材料层、 第 N-2子分区 中的第 3M/N的第二材料层……直至第 2子分区中的第（N- M/N的第 二材料层， 保留的第 1子分区上的光刻胶保护了第 M层第二材料层以 及下方的共 M/N个第二材料层不受刻蚀影响。 上述刻蚀工艺优选各向 异性的干法刻蚀工艺， 以减小图形边缘的失真， 例如 RIE。
如图 3所示， 对所有多个子分区涂覆光刻胶 PR1 , 暴露各个子分 区中的一个第二材料层 2B的一部分， 并且以光刻胶 PR1为掩模， 刻 蚀去除该部分。 在图 3所示实施例中， PR1暴露了顶层 USG的部分以 及第 7层的 WL7的部分， 刻蚀之后暴露了图 3可见的第 13层 WL12以 及第 6层 WL5。 对于 M、 N的情形而言， PR1依次暴露了第 M层、 第 (N-D M/N……直至第 M/N的第二材料层 2B, 刻蚀之后暴露了第 M-1 层、 第（(N-1) M/N) -1层、 ……直至第（M/N) -l层材料 2B的部分， 这 些部分稍后将用于刻蚀形成接触孔以引出电信号。 上述刻蚀工艺优选 各向异性的干法刻蚀工艺， 以减小图形边缘的失真， 例如 RIE
如图 4所示，执行缩减工艺， 使得光刻胶 PR1宽度 /长度变小而成 为 PR2 , 以暴露第 M- 1层、 第（（N-1) M/N) - 1层、 ……直至第（M/N) -l 层的材料 2B (图 4实施例中则为第 13层 WL12和第 6层 WL6 ) ， 然后 采用与图 3类似的刻蚀工艺刻蚀暴露出的材料层 2B，以暴露其下方的 第 M-2层…第（M/N) - 2层（图 4中实施例为第 12层 WL11和第 5层 WL4)。 其中， 缩减工艺例如包括使用 UV光照、 激光照射、 加热处理或者化 学试剂处理等工艺使得光刻胶宽度 /长度变小、 缩窄为用于定义下一 层引出接触的光刻胶。
此后， 如图 5至所示图 9， 重复图 3、 图 4所示的步骤， 也即先缩 减光刻胶宽度 /长度以暴露第二材料层， 然后以光刻胶为掩模刻蚀第 二材料层直至暴露更下层的第二材料层。 其中， 图 9中第一区域 A1 中最顶层的第二材料层 2B标记为 UGS , 用于顶层选择栅极引出， 第二 区域 A2中最底层的第二材料层 2B标记为 LSG, 用于底层选择栅极引 出。 最后， 如图 10所示， 在器件上形成层间介质层（ILD, 未示出） ， 在 ILD中刻蚀形成多个接触孔， 直至暴露作为 WL的各个第二材料层 2B, 并且在接触孔中填充金属、 金属合金、 金属氮化物等导电材料， 形成字线 WL接触塞 4， 完成外围 WL连线设置。
值得注意的是，图 11所示各个接触塞 4的引出金属线为垂直分布， 而实际版图设计过程中， 这些金属线可以平行的分布在一个平面上， 或者也可以在不同子分区 Ai中分布在不同的平面上。
依照本发明的三维半导体器件的制造方法， 将引出接触区域分为 多个子分区并完成多层膜选区刻蚀， 对不同子分区执行相同的缩减光 刻胶和刻蚀多层膜工艺以选择性对各个子分区进行选择性刻蚀， 由此 可以大幅减少总的刻蚀工艺步骤数目， 有效提高三维器件的引出接触 区域的面积利用率。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种 合适的改变和等价方式。 此外， 由所公开的教导可做出许多可能适于 特定情形或材料的修改而不脱离本发明范围。 因此， 本发明的目的不 在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施 例， 而所公开的器件结构及其制造方法将包括落入本发明范围内的所 有实施例。

Claims

权 利 要 求 书
1. 一种三维半导体器件制造方法， 包括步骤：
a) 在衬底上形成器件单元，所述器件单元包括沿垂直衬底表面方向 多个第一材料层和多个第二材料层构成的堆叠结构；
b ) 在所述器件单元周围形成接触引出区域，所述接触引出区域包括 多个子分区，所述多个子分区的每一个暴露各自不同的一个第二 材料层；
c ) 在所述衬底上形成光刻胶，覆盖所述多个子分区，暴露所述一个 第二材料层的一部分；
d) 以所述光刻胶为掩模，同时刻蚀所述多个子分区中暴露的堆叠结 构， 直至暴露所述一个第二材料层下方的另一个第二材料层； e ) 缩减所述光刻胶的尺寸， 以暴露所述另一个第二材料层的一部 分；
f ) 重复所述步骤 d和步骤 e， 直至所有的第二材料层均暴露； g ) 形成接触引线， 连接所述多个第二材料层的每一个。
2. 如权利要求 1所述的方法， 其中， 刻蚀所述多个第一和第二材料 层以形成垂直的孔槽， 在所述孔槽中形成沟道层。
3. 如权利要求 2所述的方法，其中，所述沟道层的材质包括单晶硅、 非晶硅、多晶硅、微晶硅、单晶锗、 SiGe、 Si : C、 SiGe : C、 SiGe : H 及其组合。
4. 如权利要求 2所述的方法， 其中， 所述沟道层的平行于衬底表面 的截面形状包括选自矩形、方形、菱形、 圆形、半圆形、椭圆形、 三角形、五边形、五角形、六边形、八边形及其组合的几何形状， 以及包括选自所述几何形状演化得到的实心几何图形、空心环状 几何图形、 或者空心环状外围层与绝缘层中心的组合图形。
5. 如权利要求 2所述的方法， 其中， 在形成沟道层之前和 /或之后， 在所述孔槽的侧面形成栅极介质层的堆叠结构。
6. 如权利要求 5所述的方法，其中，栅极介质层进一步包括隧穿层、 存储层、 阻挡层。
7. 如权利要求 6所述的方法， 其中， 所述隧穿层包括 Si02、 高 k材料 及其组合的单层或多层结构； 其中高 k材料包括但不限于选自 SiN、 A1N、 TiN及其组合的氮化物， 选自 Mg0、 A1203、 Ta205、 Ti02、 Zn0、 Zr02、 Hf02、 Ce02、 Y203、 La203及其组合的金属氧化物， 氮 氧化物、 选自 PZT、 BST及其组合的钙钛矿相氧化物。
8. 如权利要求 6所述的方法， 其中， 所述存储层包括具有电荷俘获 能力的介质材料的单层或多层结构，所述介质材料选自 SiN、HfO、 ZrO及其组合。
9. 如权利要求 6所述的方法，其中，所述阻挡层的包括选自氧化硅、 氧化铝、 氧化铪及其组合的介质材料的单层或多层结构。
10. 如权利要求 5所述的方法， 其中， 所述多个第二材料层用作栅极 导电层， 所述栅极导电层包括可掺杂的半导体材料和 /或导电材 料的单层或多层结构，所述可掺杂的半导体材料包括多晶硅、多 晶锗硅、非晶硅、非晶锗硅、微晶硅、多晶锗、非晶锗及其组合， 所述导电材料包括金属、或所述金属的合金、或所述金属的氮化 物， 其中所述金属包括选自 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 及其组合的金属。
11. 如权利要求 10所述的方法，其中，所述栅极介质层与所述栅极导 电层之间还包括氮化物的阻挡层， 所述氮化物为 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合， x、 y均大于等于 0且小于等于 1。
12. 如权利要求 1所述的方法， 其中， 所述器件单元包括基于电荷俘 获的三维存储器、 多晶硅浮栅或金属浮栅的存储单元的三维堆 叠、 三维阻变存储器。
13. 如权利要求 1所述的方法， 其中， 所述子分区位于所述器件单元 的同一侧或不同侧。
14. 如权利要求 1所述的方法，其中，所述子分区的个数 N为大于等于 2的正整数。
15. 如权利要求 1所述的方法， 其中， 所述接触引线分布在同一平面 上， 或者在不同的子分区而位于不同的平面上。
16. 如权利要求 1所述的方法， 其中， 所述步骤 b进一步包括， 在所述 衬底上形成光刻胶， 依次暴露总数为 N个子分区的每一个， 以所 述光刻胶为掩模， 刻蚀所述堆叠结构依次暴露第 i子分区中的第 i*M/N层第二材料层， 其中 M为第二材料层的总数。
17.如权利要求 1所述的方法， 其中， 所述多个第一材料层用作栅电极 之间的绝缘隔离层。
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