WO2015151277A1 - データ処理装置 - Google Patents

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直輝 伊藤
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三菱電機株式会社
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors

Definitions

  • the present invention relates to a technique for adjusting the timing of data processing.
  • a controller that is a control device and a device that is a controlled device such as a sensor or an actuator are connected via a network.
  • a controller that is a control device and a device that is a controlled device such as a sensor or an actuator are connected via a network.
  • a network For example, such an embedded system generally operates as follows (FIG. 13).
  • the controller creates a command message (hereinafter also simply referred to as a command) to be transmitted to the device by program processing. 2.
  • the controller transmits the created command message to the network (data update process).
  • the device operates based on a command message received from the controller, and feeds back (responds) the operation result and its own state to the controller. 4).
  • the controller receives a response message (hereinafter also simply referred to as a response) from the device, and reflects the result (data update process). 5.
  • the controller performs program processing with reference to the response message of the device, and creates a new command message. 6.2. Return to.
  • the controller does not consider the time until the device transmits a response message, and sequentially executes program processing and data update processing. That is, the device response, the controller program processing, and the data update processing are executed asynchronously.
  • the system may be migrated (transferred) for the purpose of diverting existing devices, such as replacing the controller hardware with a new one (updating) without changing the program ( FIG. 12).
  • existing devices such as replacing the controller hardware with a new one (updating) without changing the program ( FIG. 12).
  • the performance of the controller is improved, for example, the program processing time is shortened.
  • the response time of the device does not change.
  • the program processing time is shortened, but the device response time is changed. Absent.
  • Patent Document 1 In order to solve such a problem that the performance is deteriorated at the time of system migration or compatibility is lost, it is conceivable to use the technology disclosed in Patent Document 1 and Patent Document 2.
  • Patent Document 1 discloses that when a program processing time executed by a controller is shorter than a certain time, the program is executed after waiting for a certain time. In addition, it is disclosed that a first mode in which the next program is started immediately after the end of the program and a second mode in which the processing time of the program is set to a fixed time are made selectable. However, since the technique disclosed in Patent Document 1 is not a technique for the purpose of ensuring performance degradation or compatibility at the time of system migration, these are not considered.
  • Patent Document 2 the time required for each step of the program or the cumulative time required from the first step is specified, and when the actual operation ends before the specified time, the transition to the next step is stopped until the specified time. Is disclosed. Further, it is disclosed that the next step is executed immediately when no time is specified. However, since the technique disclosed in Patent Document 2 is not a technique for the purpose of ensuring performance degradation or compatibility at the time of system migration, these are not considered.
  • the present invention has been made in view of the above circumstances, and has as its main purpose to solve the problem of system performance deterioration due to shortening of data processing time or compatibility loss.
  • the data processing apparatus A data processing unit that alternately and repeatedly executes the first data processing and the second data processing;
  • the first processing time which is the time required for the first data processing, is reduced, and the data processing unit completes the first data processing earlier than before the reduction of the first processing time.
  • the second data processing by the data processing unit is suspended by deferring the start of the second data processing by the data processing unit.
  • a start timing adjusting unit that adjusts the start timing of the above.
  • the start of the second data processing is suspended and the start timing of the second data processing is adjusted. For this reason, even if the first processing time is shortened, it is possible to avoid a situation in which the performance of the system deteriorates or a situation in which compatibility is lost.
  • FIG. 3 is a diagram illustrating a configuration example of a controller according to Embodiment 1.
  • FIG. 3 is a diagram illustrating a comparison process of a controller according to the first embodiment.
  • FIG. 3 is a diagram illustrating an operation example of a controller and a device according to the first embodiment.
  • FIG. 10 is a diagram illustrating a comparison process of a controller according to the second embodiment.
  • FIG. 10 is a diagram illustrating an operation example of a controller and a device according to the second embodiment.
  • FIG. 10 is a diagram illustrating an operation example of a controller and a device according to the second embodiment.
  • FIG. 10 is a diagram illustrating an operation example of a controller and a device according to the second embodiment.
  • FIG. 10 is a diagram illustrating an operation example of a controller and a device according to the second embodiment.
  • FIG. 6 is a diagram showing a variation example of program processing time according to the first embodiment.
  • FIG. FIG. 3 is a diagram showing an example of a compatibility table according to the first embodiment.
  • FIG. 3 is a diagram illustrating a hardware configuration example of a controller according to the first and second embodiments.
  • Embodiment 1 FIG. (Description of configuration) An example of the internal configuration of the controller 100 according to the present embodiment is shown in FIG.
  • the controller 100 is connected to the device 500 via the network 200 as shown in FIG. 12, transmits a command message to the device 500, and receives a response message from the device 500.
  • the controller 100 corresponds to an example of a data processing device.
  • the program processing unit 101 repeatedly executes the recorded program. That is, the program processing unit 101 repeatedly executes the program processing and data update processing shown in FIG.
  • the program process corresponds to an example of the first data process
  • the data update process corresponds to an example of the second data process.
  • the time required for the program processing corresponds to an example of the first processing time
  • the time required for the data update processing corresponds to an example of the second processing time.
  • the program processing unit 101 corresponds to an example of a data processing unit.
  • the transmission / reception unit 102 records a command to be transmitted to the device, and transmits the command to the network 200. In addition, the transmission / reception unit 102 records the response received from the device, and transfers the response received from the device to the program processing unit 101.
  • the measurement unit 103 records the program processing time of the controller 100 before the system transition, the program processing time after the system transition, and the device response time.
  • the program processing time before system transition, the program processing time after system transition, and the device response time may be input to the controller 100 from the outside, or the program processing time after system transition and the device response time are actually
  • the measurement unit 103 may perform measurement during operation.
  • the comparison unit 104 determines a delay time to be inserted after the program processing.
  • the delay insertion unit 105 stores the delay time determined by the comparison unit 104, and inserts the delay time between the program process and the data update process. That is, the delay insertion unit 105 reduces the program processing time, which is the time required for the program processing, and when the program processing unit 101 completes the program processing earlier than before the reduction of the program processing time, Each time the program processing unit 101 completes the program processing, the start of the data update processing is suspended during the delay time, and the start timing of the data update processing by the program processing unit 101 is adjusted.
  • the delay insertion unit 105 corresponds to an example of a start timing adjustment unit.
  • the comparison unit 104 determines a delay time to be inserted (S102).
  • the comparison unit 104 determines a difference time between the program processing time of the new controller and the program processing time of the old controller as a delay time.
  • the delay insertion unit 105 stores the delay time determined by the comparison unit 104.
  • the delay insertion unit 105 inserts a delay time every time the program processing unit 101 completes the program processing.
  • the program processing unit 101 performs data update processing after the delay time has elapsed.
  • the delay insertion unit 105 causes the program processing unit 101 to start data update processing by outputting a signal for notifying the program processing unit 101 of the start of data update processing after the delay time has elapsed.
  • the program processing unit 101 executes a program having a conditional branch as shown in FIG. In the example of FIG. 9, any of execution pattern 1, execution pattern 2, and execution pattern 3 is executed by conditional branching.
  • the controller 100 has a compatibility table for managing the program execution time and the delay time for each execution pattern.
  • the compatibility table manages the following: 1) Program execution pattern 2) Program processing time in each execution pattern of old controller 3) Program processing time in each execution pattern of new controller 4) Delay time inserted in each execution pattern Program processing time in each execution pattern of new controller May be input from the outside, or may be measured by the measurement unit 103. Further, the comparison unit 104 determines the delay time to be inserted into each execution pattern as follows. (A) When it is desired to ensure performance compatibility with the old controller: Determine by the procedure of FIG. (B) When it is desired to shorten the effective command interval: Determined by the procedure of FIG. 4 of the second embodiment.
  • the comparison unit 104 determines the difference time between the program execution time of the old controller and the program execution time of the new controller as the delay time for each execution pattern. Then, every time the program processing unit 101 completes the program processing, the delay insertion unit 105 determines which of the execution patterns 1 to 3 is the completed program processing, and the execution executed by the program processing unit 101 A delay time corresponding to the pattern is selected, and the selected delay time is inserted before the data update processing.
  • the delay insertion unit 105 determines which of the execution patterns 1 to 3 is the completed program processing, and the execution executed by the program processing unit 101 A delay time corresponding to the pattern is selected, and the selected delay time is inserted before the data update processing.
  • Embodiment 2 A configuration example of the controller 100 in the present embodiment is the same as that in FIG.
  • the basic operation of the controller 100 according to the present embodiment will be described with reference to FIGS. As shown in FIG. 4, the following values are input to the measurement unit 103 of the controller 100, or the measurement unit 103 performs measurement to clarify the following values.
  • Program processing time of the new controller 2) Data update time of the new controller 3) Device response time
  • the program executed in the program processing according to the present embodiment may be different in each execution time.
  • the comparison unit 104 may determine the delay time for the program processing time of the longest execution pattern.
  • the comparison unit 104 determines a delay to be inserted.
  • the comparison unit 104 compares the sum of the program processing time and data update time of the new controller with the response time of the device (S202).
  • the comparison unit 104 uses the device response time and the new controller program processing as the delay time.
  • a time difference is set (S203).
  • the comparison unit 104 determines the delay time to be 0 (zero). Even when the program processing time of the new controller is longer than the response time of the device, the comparison unit 104 determines that the delay time is zero.
  • FIG. 5 shows an operation example when a delay time is inserted.
  • FIG. 6 shows an operation example when no delay time is inserted (when the delay time is 0).
  • the hatched portion is the delay time.
  • P indicates program processing
  • D indicates data update processing.
  • the comparison unit 104 calculates the delay time every time. That is, the delay insertion unit 105 measures the program processing time each time the program processing unit 101 executes the program processing, and calculates the delay time (holding time) by performing the determination of S202 of FIG. 4 using the measurement result. Then, the start of the subsequent data update process by the program processing unit 101 is suspended during the calculated delay time.
  • the controller 100 transmits a command to a plurality of devices at a data update timing.
  • the command transmission to a plurality of devices may be broadcast simultaneously like multicast or broadcast, or may be unicast for each device.
  • the procedure of the second embodiment may be applied based on the longest response time.
  • all the devices transmit a response to the command transmission of the controller 100 all at once or sequentially in response to the transmission of one command of the controller 100 as the transmission control method of the communication system is the token passing method
  • the procedure of the second embodiment may be applied based on the time until the response is transmitted.
  • the procedure of the second embodiment may be applied based on the response time of the device. .
  • the controller 100 is a computer, and each element of the controller 100 can be realized by a program.
  • an arithmetic device 901, an external storage device 902, a main storage device 903, a communication device 904, and an input / output device 905 are connected to the bus.
  • the arithmetic device 901 is a CPU (Central Processing Unit) that executes a program.
  • the external storage device 902 is, for example, a ROM (Read Only Memory), a flash memory, or a hard disk device.
  • the main storage device 903 is a RAM (Random Access Memory).
  • the communication device 904 corresponds to the physical layer of the transmission / reception unit 102.
  • the input / output device 905 is, for example, a mouse, a keyboard, a display device, or the like.
  • the program is normally stored in the external storage device 902, and is loaded into the main storage device 903 and sequentially read into the arithmetic device 901 and executed.
  • the program is a program that realizes the function described as “unit” shown in FIG.
  • an operating system (OS) is also stored in the external storage device 902. At least a part of the OS is loaded into the main storage device 903, and the arithmetic device 901 executes “OS” shown in FIG. ”Is executed.
  • determining”, “determining”, “measuring”, “adjusting”, “executing”, “determining”, “ Information, data, signal values, and variable values indicating the results of the processing described as “setting”, “comparison of”, and the like are stored in the main storage device 903 as files.
  • FIG. 11 is merely an example of the hardware configuration of the controller 100, and the hardware configuration of the controller 100 is not limited to the configuration illustrated in FIG. 11, and may be other configurations.
  • controller 101 program processing unit, 102 transmission / reception unit, 103 measurement unit, 104 comparison unit, 105 delay insertion unit, 200 network, 500 device.

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Abstract

　プログラム処理部（１０１）は、プログラム処理とデータ更新処理とを交互に繰り返し実行する。遅延挿入部（１０５）は、プログラム処理に要する時間であるプログラム処理時間が短縮され、プログラム処理時間の短縮前に比べてプログラム処理部（１０１）がプログラム処理を早くに完了することになった場合に、プログラム処理部（１０１）がプログラム処理を完了する度に、データ更新処理の開始を保留させてプログラム処理部（１０１）によるデータ更新処理の開始タイミングを調整する。

Description

データ処理装置
　本発明は、データ処理のタイミングを調整する技術に関する。
　列車や発電所、あるいは工場等で使用される組み込みシステムは、制御装置であるコントローラと、センサやアクチュエータ等の被制御装置であるデバイスがネットワークで接続されている。
　このような組み込みシステムは、例えば、一般的には以下のように動作する（図１３）。
１．コントローラは、プログラム処理によりデバイスに対して送信する指令メッセージ（以下、単に、指令ともいう）を作成する。
２．コントローラは、作成した指令メッセージをネットワークに送信する（データ更新処理）。
３．デバイスは、コントローラから受信した指令メッセージに基づいて動作し、動作した結果や自身の状態についてコントローラにフィードバック（応答）する。
４．コントローラは、デバイスからの応答メッセージ（以下、単に応答ともいう）を受信し、その結果を反映する（データ更新処理）。
５．コントローラは、デバイスの応答メッセージを参考に、プログラム処理を行い、新たな指令メッセージを作成する。
６．２．に戻る。
　なお、上記の例では、コントローラはデバイスが応答メッセージを送信するまでの時間を考慮しておらず、プログラム処理とデータ更新処理を逐次実行している。
　すなわち、デバイスの応答とコントローラのプログラム処理、データ更新処理は非同期に実行されている。
　以上のような組み込みシステムにおいて、プログラムは変更せずにコントローラのハードウェアを新しいものに取り換える（更新）等、既存のデバイスの流用を目的としたシステムのマイグレーション（移行）が行われることがある（図１２）。
　このような場合、たとえばプログラム処理時間が短くなる等、コントローラの性能は向上するが、既存のデバイスを流用するため、デバイスの応答時間は変わらない。
　あるいは、ハードウェアの更新は行わなくとも、プログラムの改良（論理は変えずに、より高速な命令に置き換える等）を行った場合も、プログラムの処理時間は短くなるが、デバイスの応答時間は変わらない。
　コントローラのハードウェア更新や、プログラムの改良によるシステム移行を行った場合、一般的にはシステム全体として性能が向上することが期待される。
　しかしながら、デバイスの応答時間を考慮せずにシステム移行を行った場合、コントローラからデバイスに対して送信する、有効な指令の間隔（コントローラがプログラム処理した結果が反映された指令送信間隔）が延び、システムの性能が低下する、あるいはシステム移行後に互換性が損なわれるといった課題がある（図１４）。
　このようなシステム移行時の性能劣化、あるいは互換性が損なわれるといった課題を解決するために、特許文献１や特許文献２で開示されている技術を活用することが考えられる。
　特許文献１では、コントローラが実行するプログラム処理時間が一定時間より短い場合、一定時間まで待ってからプログラムを実行することが開示されている。
　また、プログラムの終了後、ただちに次回のプログラムを開始する第１モードと、プログラムの処理時間を一定時間とする第２モードを持ち、選択できるようにすることが開示されている。
　ただし、特許文献１に開示の技術は、システム移行時の性能劣化や、互換性を確保することを目的とした技術ではないため、これらについては考慮されていない。
　特許文献２では、プログラムの各ステップの所要時間、または先頭ステップからの累積所要時間を指定し、実際の動作が指定時間以前に終了した場合は指定時間まで次のステップへの移行を停止することが開示されている。
　また、時間を指定しない場合はただちに次のステップを実行することが開示されている。
　ただし、特許文献２に開示の技術は、システム移行時の性能劣化や、互換性を確保することを目的とした技術ではないため、これらについては考慮されていない。
特開平３－７７１０４号公報 特開平５－２１６５１９号公報
　本発明は、上記の事情に鑑みたものであり、データ処理時間の短縮によるシステムの性能劣化、または互換性が損なわれるといった課題を解決することを主な目的としている。
　本発明に係るデータ処理装置は、
　第１のデータ処理と第２のデータ処理とを交互に繰り返し実行するデータ処理部と、
　前記第１のデータ処理に要する時間である第１の処理時間が短縮され、前記第１の処理時間の短縮前に比べて前記データ処理部が前記第１のデータ処理を早くに完了することになった場合に、前記データ処理部が前記第１のデータ処理を完了する度に、前記データ処理部による前記第２のデータ処理の開始を保留させて前記データ処理部による前記第２のデータ処理の開始タイミングを調整する開始タイミング調整部とを有することを特徴とする。
　本発明では、第１の処理時間が短縮された場合に、第２のデータ処理の開始を保留させて第２のデータ処理の開始タイミングを調整する。
　このため、第１の処理時間が短縮されても、システムの性能が劣化する事態や互換性が損なわれる事態を回避することができる。
実施の形態１に係るコントローラの構成例を示す図。 実施の形態１に係るコントローラの比較処理を示す図。 実施の形態１に係るコントローラとデバイスの動作例を示す図。 実施の形態２に係るコントローラの比較処理を示す図。 実施の形態２に係るコントローラとデバイスの動作例を示す図。 実施の形態２に係るコントローラとデバイスの動作例を示す図。 実施の形態２に係るコントローラとデバイスの動作例を示す図。 実施の形態１に係るプログラム処理時間の変動例を示す図。 実施の形態１に係る条件分岐のあるプログラムの例を示す図。 実施の形態１に係る互換テーブルの例を示す図。 実施の形態１及び２に係るコントローラのハードウェア構成例を示す図。 システム移行の一例を示す図。 システムの基本動作例を示す図。 システム移行により性能が劣化する例を示す図。
　実施の形態１．
（構成の説明）
　本実施の形態に係るコントローラ１００の内部構成例を図１に示す。
　コントローラ１００は、図１２に示すようにネットワーク２００を介してデバイス５００と接続され、デバイス５００に対して指令メッセージを送信し、また、デバイス５００から応答メッセージを受信する。
　なお、コントローラ１００は、データ処理装置の例に相当する。
　コントローラ１００において、プログラム処理部１０１は、記録したプログラムを繰り返し実行する。
　つまり、プログラム処理部１０１は、図１３に示したプログラム処理とデータ更新処理を繰り返し実行する。
　なお、プログラム処理は第１のデータ処理の例に相当し、データ更新処理は第２のデータ処理の例に相当する。
　プログラム処理に要する時間は第１の処理時間の例に相当し、データ更新処理に要する時間は第２の処理時間の例に相当する。
　また、プログラム処理部１０１は、データ処理部の例に相当する。
　送受信部１０２は、デバイスに送信する指令を記録し、指令をネットワーク２００に送信する。
　また、送受信部１０２は、デバイスから受信した応答を記録し、デバイスから受信した応答をプログラム処理部１０１に転送する。
　計測部１０３は、システム移行前のコントローラ１００のプログラム処理時間、システム移行後のプログラム処理時間、デバイスの応答時間を記録する。
　システム移行前のプログラム処理時間、システム移行後のプログラム処理時間、デバイスの応答時間は、外部からコントローラ１００に入力してもよいし、システム移行後のプログラム処理時間とデバイスの応答時間に関しては実際に動作する中で計測部１０３が測定してもよい。
　比較部１０４は、プログラム処理の後に挿入する遅延時間を決定する。
　遅延挿入部１０５は、比較部１０４により決定された遅延時間を記憶し、プログラム処理とデータ更新処理の間に遅延時間を挿入する。
　つまり、遅延挿入部１０５は、プログラム処理に要する時間であるプログラム処理時間が短縮され、プログラム処理時間の短縮前に比べてプログラム処理部１０１がプログラム処理を早くに完了することになった場合に、プログラム処理部１０１がプログラム処理を完了する度に、遅延時間の間、データ更新処理の開始を保留させてプログラム処理部１０１によるデータ更新処理の開始タイミングを調整する。
　遅延挿入部１０５は、開始タイミング調整部の例に相当する。
（動作の説明）
　図２、図３を参照しながら本実施の形態に係る基本動作を説明する。
　図２に示す通り、コントローラの計測部１０３に以下の値を入力する、あるいは計測部１０３が測定を行って以下の値を明らかにする（Ｓ１０１）。
　１）旧コントローラのプログラム処理時間
　２）新コントローラのプログラム処理時間
　なお、本実施の形態に係るプログラム処理で実行されるプログラムは、毎回の実行時間がほぼ同じであるようなプログラムであるとする。
　次に、比較部１０４が、挿入する遅延時間を決定する（Ｓ１０２）。
　本実施の形態では、比較部１０４は、新コントローラのプログラム処理時間と、旧コントローラのプログラム処理時間の差の時間を遅延時間として決定する。
　遅延挿入部１０５は、比較部１０４により決定された遅延時間を記憶する。
　そして、遅延挿入部１０５は、図３に示す通り、プログラム処理部１０１がプログラム処理を完了する度に、遅延時間を挿入する。
　これにより、プログラム処理部１０１は、遅延時間の経過後にデータ更新処理を行うことになる。
　遅延挿入部１０５は、例えば、遅延時間の経過後に、プログラム処理部１０１に対してデータ更新処理の開始を通知する信号を出力することにより、プログラム処理部１０１にデータ更新処理を開始させる。
（実施の形態１における効果）
　本実施の形態によれば、システム移行によりプログラム処理時間が短くなった場合でも、旧コントローラと同じタイミングでシステムを動作させることができるため、性能の劣化無く、互換性を確保してシステム移行が可能である。
（変形例）
　図８に示すように、プログラム処理時間が変動する場合の動作について説明する。
　図８では、プログラム処理時間が一定ではない。
　プログラムには一般に条件分岐があり、条件によってはプログラムが短時間で終了することもあるし、長時間かかる場合もある。
　前提として、本実施の形態ではシステム移行前後で同じプログラムが使用されているものとする。
　本実施の形態に係るプログラム処理部１０１は、図９に示すような条件分岐があるプログラムを実行するものとする。
　図９に例では、条件分岐により実行パターン１、実行パターン２、実行パターン３のいずれが実行される。
　コントローラ１００は、図１０に示すように、実行パターンごとに、プログラム実行時間と遅延時間を管理する互換テーブルを持つ。
　互換テーブルでは、以下が管理される。
　１）プログラムの実行パターン
　２）旧コントローラの各実行パターンにおけるプログラム処理時間
　３）新コントローラの各実行パターンにおけるプログラム処理時間
　４）各実行パターンで挿入する遅延時間
　新コントローラの各実行パターンにおけるプログラム処理時間は、外部から入力してもよいし、計測部１０３が測定してもよい。
　また、比較部１０４は、各実行パターンに挿入する遅延時間を、以下の通り決定する。
　（ａ）旧コントローラと性能的な互換性を確保したい場合：図２の手順により決定する。
　（ｂ）有効な指令の間隔を短くしたい場合：実施の形態２の図４の手順により決定する。
　つまり、上記（ａ）では、比較部１０４は、実行パターンごとに、旧コントローラのプログラム実行時間と新コントローラのプログラム実行時間との差の時間を、遅延時間として決定する。
　そして、遅延挿入部１０５は、プログラム処理部１０１がプログラム処理を完了する度に、完了したプログラム処理が実行パターン１～３のうちのいずれであるかを判定し、プログラム処理部１０１が実行した実行パターンに対応する遅延時間を選択し、選択した遅延時間をデータ更新処理の前に挿入する。
　なお、上記（ｂ）については、実施の形態２で説明する。
　以上のようにすることで、プログラム処理時間が変動するシステムにおいても、システム移行時に、性能が劣化せず、また、互換性を損なうことがない。
　実施の形態２．
（構成の説明）
　本実施の形態におけるコントローラ１００の構成例は、図１と同じである。
（動作の説明）
　図４～図６を参照しながら本実施の形態に係るコントローラ１００の基本動作を説明する。
　図４に示す通り、コントローラ１００の計測部１０３に以下の値を入力する、あるいは計測部１０３が測定を行って以下の値を明らかにする。
　１）新コントローラのプログラム処理時間
　２）新コントローラのデータ更新時間
　３）デバイスの応答時間
　なお、本実施の形態に係るプログラム処理で実行されるプログラムは、毎回の実行時間が異なってもよい。
　条件分岐等によりプログラム処理時間が変動する場合、最も長い実行パターンのプログラム処理時間に対して比較部１０４が遅延時間を決定するようにするとよい。
　次に、比較部１０４が、挿入する遅延を決定する。
　本実施の形態では、比較部１０４は、新コントローラのプログラム処理時間とデータ更新時間の和と、デバイスの応答時間を比較する（Ｓ２０２）。
　比較した結果、新コントローラのプログラム処理時間とデータ更新時間の和がデバイスの応答時間よりも大きい場合（Ｓ２０２でＹＥＳ）は、比較部１０４は、遅延時間としてデバイスの応答時間と新コントローラのプログラム処理時間の差の時間を設定する（Ｓ２０３）。
　新コントローラのプログラム処理時間とデータ更新時間の和がデバイスの応答時間よりも大きくない場合（Ｓ２０２でＮＯ）は、比較部１０４は、遅延時間を０（ゼロ）と決定する。
　なお、デバイスの応答時間よりも、新コントローラのプログラム処理時間が大きい場合にも、比較部１０４は、遅延時間を０と決定する。
　図５は、遅延時間を挿入した場合の動作例を示す。
　図６は、遅延時間を挿入しない場合（遅延時間が０の場合）の動作例を示す。
　図５においてハッチング表示している部分が遅延時間である。
　また、図６では、「Ｐ」がプログラム処理を示し、「Ｄ」がデータ更新処理を示している。
　なお、プログラム処理時間が変動する場合は、挿入する遅延時間はプログラム処理時間ごとに異なるため、比較部１０４は、毎回遅延時間を計算する。
　つまり、遅延挿入部１０５は、プログラム処理部１０１がプログラム処理を実行する度に、プログラム処理時間を計測し、計測結果を用いて図４のＳ２０２の判定を行って遅延時間（保留時間）を算出し、算出した遅延時間の間、プログラム処理部１０１による後続のデータ更新処理の開始を保留させる。
（実施の形態２における効果）
　本実施の形態により、システム移行によりプログラム処理時間が短くなった場合でも、システムの性能が劣化することなく、確実にシステム全体の性能向上（ここでは、デバイスに対する有効な指令の間隔が短くなることを意図する）させることができる。
　（変形例）
　ここでは、図７に示すようにデバイスが複数接続されている場合の、デバイスの応答時間の決定方法に関して説明する。
　図７の例では、コントローラ１００はデータ更新のタイミングで複数のデバイスに対して指令を送信する。
　これは、複数のデバイスへの指令の送信は、マルチキャストやブロードキャストのように一斉同報でもよいし、デバイスごとのユニキャストでもよい。
　デバイスからの応答が個々のデバイスのタイミングで送信される場合、最も大きい応答時間を基準に実施の形態２の手順を適用すればよい。
　また、通信システムの伝送制御方式がトークンパッシング方式のように、コントローラ１００の１回の指令の送信に対して、すべてのデバイスが一斉に、あるいは順番に応答を送信する場合は、すべてのデバイスから応答が送信されるまでの時間を基準に実施の形態２の手順を適用すればよい。
　また、システムとして、性能に与える影響が大きいデバイス、すなわち有効な指令の間隔を特に短くしたいデバイスが存在する場合は、そのデバイスの応答時間を基準として実施の形態２の手順を適用してもよい。
　以上、本発明の実施の形態について説明したが、これらの実施の形態のうち、２つ以上を組み合わせて実施しても構わない。
　あるいは、これらの実施の形態のうち、１つを部分的に実施しても構わない。
　あるいは、これらの実施の形態のうち、２つ以上を部分的に組み合わせて実施しても構わない。
　なお、本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
　最後に、実施の形態１及び２に示したコントローラ１００のハードウェア構成例を図１１を参照して説明する。
　コントローラ１００はコンピュータであり、コントローラ１００の各要素をプログラムで実現することができる。
　コントローラ１００のハードウェア構成としては、バスに、演算装置９０１、外部記憶装置９０２、主記憶装置９０３、通信装置９０４、入出力装置９０５が接続されている。
　演算装置９０１は、プログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）である。
　外部記憶装置９０２は、例えばＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）やフラッシュメモリ、ハードディスク装置である。
　主記憶装置９０３は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である。
　通信装置９０４は、送受信部１０２の物理層に対応する。
　入出力装置９０５は、例えばマウス、キーボード、ディスプレイ装置等である。
　プログラムは、通常は外部記憶装置９０２に記憶されており、主記憶装置９０３にロードされた状態で、順次演算装置９０１に読み込まれ、実行される。
　プログラムは、図１に示す「～部」として説明している機能を実現するプログラムである。
　更に、外部記憶装置９０２にはオペレーティングシステム（ＯＳ）も記憶されており、ＯＳの少なくとも一部が主記憶装置９０３にロードされ、演算装置９０１はＯＳを実行しながら、図１に示す「～部」の機能を実現するプログラムを実行する。
　また、実施の形態１及び２の説明において、「～の判断」、「～の判定」、「～の計測」、「～の調整」、「～の実行」、「～の決定」、「～の設定」、「～の比較」等として説明している処理の結果を示す情報やデータや信号値や変数値が主記憶装置９０３にファイルとして記憶されている。
　なお、図１１の構成は、あくまでもコントローラ１００のハードウェア構成の一例を示すものであり、コントローラ１００のハードウェア構成は図１１に記載の構成に限らず、他の構成であってもよい。
　１００　コントローラ、１０１　プログラム処理部、１０２　送受信部、１０３　計測部、１０４　比較部、１０５　遅延挿入部、２００　ネットワーク、５００　デバイス。

Claims (8)

  1. 　第１のデータ処理と第２のデータ処理とを交互に繰り返し実行するデータ処理部と、
    　前記第１のデータ処理に要する時間である第１の処理時間が短縮され、前記第１の処理時間の短縮前に比べて前記データ処理部が前記第１のデータ処理を早くに完了することになった場合に、前記データ処理部が前記第１のデータ処理を完了する度に、前記データ処理部による前記第２のデータ処理の開始を保留させて前記データ処理部による前記第２のデータ処理の開始タイミングを調整する開始タイミング調整部とを有することを特徴とするデータ処理装置。
  2. 　前記開始タイミング調整部は、
    　短縮前の第１の処理時間から短縮後の第１の処理時間を減算して得られる時間の間、前記データ処理部による前記第２のデータ処理の開始を保留させることを特徴とする請求項１に記載のデータ処理装置。
  3. 　前記データ処理部は、
    　前記第２のデータ処理としてデバイスに指令メッセージを送信する処理を実行し、
    　前記開始タイミング調整部は、
    　前記指令メッセージの送信から前記指令メッセージに応答する応答メッセージの前記デバイスからの受信までの時間である応答時間から短縮後の第１の処理時間を減算して得られる時間の間、前記データ処理部による前記第２のデータ処理の開始を保留させることを特徴とする請求項１に記載のデータ処理装置。
  4. 　前記開始タイミング調整部は、
    　前記第１の処理時間と前記第２のデータ処理に要する時間である第２の処理時間とが短縮された場合に、短縮後の第１の処理時間と短縮後の第２の処理時間との和が前記応答時間を超えるか否かを判断し、
    　前記短縮後の第１の処理時間と前記短縮後の第２の処理時間との和が前記応答時間を超える場合に、前記応答時間から前記短縮後の第１の処理時間を減算して得られる時間の間、前記データ処理部による前記第２のデータ処理の開始を保留させることを特徴とする請求項３に記載のデータ処理装置。
  5. 　前記データ処理部は、
    　前記第２のデータ処理として複数のデバイスに前記指令メッセージを送信する処理を実行し、
    　前記開始タイミング調整部は、
    　前記複数のデバイスのうちのいずれかのデバイスの応答時間から前記短縮後の第１の処理時間を減算して得られる時間の間、前記データ処理部による前記第２のデータ処理の開始を保留させることを特徴とする請求項３に記載のデータ処理装置。
  6. 　前記データ処理部は、
    　前記第２のデータ処理として複数のデバイスに指令メッセージを送信する処理を実行し、
    　前記開始タイミング調整部は、
    　前記指令メッセージの送信から前記指令メッセージに応答する応答メッセージの前記複数の全てのデバイスからの受信までの時間である応答時間から短縮後の第１の処理時間を減算して得られる時間の間、前記データ処理部による前記第２のデータ処理の開始を保留させることを特徴とする請求項１に記載のデータ処理装置。
  7. 　前記データ処理部は、
    　前記第１のデータ処理として、複数パターンのデータ処理を実行し、
    　前記開始タイミング調整部は、
    　前記第１のデータ処理のパターンごとに、前記第２のデータ処理の開始を保留させる時間を保留時間として記憶しており、
    　前記データ処理部が前記第１のデータ処理を実行する度に、前記データ処理部が実行した前記第１のデータ処理のパターンに対応する保留時間を選択し、選択した保留時間の間、前記データ処理部による後続の第２のデータ処理の開始を保留させることを特徴とする請求項１に記載のデータ処理装置。
  8. 　前記開始タイミング調整部は、
    　前記第１の処理時間が可変である場合に、前記データ処理部が前記第１のデータ処理を実行する度に、前記第１の処理時間を計測し、計測結果に基づき、後続の第２のデータ処理の開始を保留させる時間を保留時間として算出し、算出した保留時間の間、前記データ処理部による後続の第２のデータ処理の開始を保留させることを特徴とする請求項１に記載のデータ処理装置。
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JPH05233645A (ja) * 1992-02-18 1993-09-10 Nippon Telegr & Teleph Corp <Ntt> 構造化システム処理時間見積り装置
JP2011145732A (ja) * 2010-01-12 2011-07-28 Yokogawa Electric Corp タイミング制御装置、タイミング制御方法

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