WO2015149352A1 - 异步tdd系统相位同步方法和装置 - Google Patents

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WO2015149352A1
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吕瑞
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华为技术有限公司
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
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    • H—ELECTRICITY
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    • H04W56/00—Synchronisation arrangements
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    • H—ELECTRICITY
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Definitions

  • the embodiments of the present invention relate to the field of communications technologies, and in particular, to a phase-matching method and apparatus for an iso-TDD system. Background technique
  • TDD Time Division Duplex
  • two sites use their own clock information.
  • Site A needs to be from the site.
  • the signal sent by B extracts the clock signal of the station B transmitter, and then station A adjusts the clock signal of the station receiver to coincide with the clock signal of the station B transmitter.
  • the station B inserts a long random signal at the beginning of the transmission time slot, and the random signal does not carry information, which is used to help the station A complete the clock signal, and the station A is switched to the receiving time slot.
  • Site A recaptures and tracks the transmitter clock signal (including frequency and phase) of Site B from the random signal received at the beginning of the receive slot using a clock recovery circuit consisting of a phase-locked loop, and then Site A
  • the station B's transmitter clock signal is used to receive the valid signal sent by station B.
  • Embodiments of the present invention provide a phase-matching method and apparatus for an isochronous TDD system, which are used to achieve phase fast synchronization, reduce the overhead required for phase homology, and increase the transmission rate.
  • an embodiment of the present invention provides a phase-matching device for an iso-TDD system, including:
  • N phase biasers a level calculator and a first selector, the N phase biasers being respectively connected to the level calculator and the first selector, the level calculator and the The first selector is connected, and the N is an integer greater than or equal to 2;
  • the level calculator is configured to acquire a level fluctuation value of the N pieces of the adjusted first signal obtained by the N phase biasers in a preset time, and determine a minimum level fluctuation value corresponding to the Adjusting the identifier of the first signal, and sending the identifier to the first selector;
  • the first selector is configured to determine a second signal from the N adjusted first signals according to the identifier sent by the level calculator, and output the second signal, the second The signal is the adjusted first signal corresponding to the identifier.
  • the level fluctuation value is a level absolute difference or a level variance value.
  • the method further includes:
  • phase controller respectively connected to the N phase offsets, for dividing a phase interval segment centered on the first phase into N phase subinterval segments, and dividing the N phase subinterval segments
  • the center value is sent to the N phase offsets as the N phase adjustment values, wherein the phase interval segment centered on the first phase is [first phase - first preset phase Phase segment of the first phase + first preset phase].
  • the method further includes:
  • a peer setter is coupled to the phase controller for transmitting the phase interval segment centered at the first phase to the phase controller.
  • the method further includes: a phase memory and an adder, the phase memory being connected to the adder, the adding The device is also connected to the peer setter;
  • the phase memory is configured to store a second phase and send the second phase to the adder
  • the adder is configured to add a sampling phase at a last time of a last receiving time slot and the second phase sent by the phase memory, and send the added phase to the peer setter;
  • the synchronizing setter is further configured to add the adder according to the peer indication as the first peer indication before sending the phase interval segment with the first phase as the center value to the phase controller The resulting phase is taken as the first phase.
  • the method further includes: a second selector, and the level calculator, the phase controller, and The phase memory connection;
  • the level calculator is further configured to send the identifier to the second selector
  • the phase controller is further configured to send the N phase adjustment values to the second selector;
  • the second selector is configured to use the identifier sent by the level calculator from the Determining a first phase adjustment value from the N phase adjustment values sent by the phase controller, and transmitting the first phase adjustment value to the phase memory, where the first phase adjustment value is among the N phase adjustment values Obtaining a phase adjustment value used by the second signal corresponding to the identifier;
  • the phase memory is further configured to store the first phase adjustment value as the second phase.
  • the second selector is further connected to the peer setter;
  • the second selector is further configured to send the first phase adjustment value to the peer setter; the peer setter is further configured to receive the first one sent by the second selector After the phase adjustment value, the peer indication is changed to a second peer indication, and the first phase is updated to be the first phase adjustment value.
  • the peer setter is specifically configured to: [the first phase adjustment value - the second preset phase, A phase interval segment of the first phase adjustment value + the second preset phase is sent to the phase controller, and the second preset phase is the first preset phase /N.
  • an embodiment of the present invention provides a phase-synchronization method for an inter-frequency TDD system, including: performing phase adjustment on a first signal according to N different phase adjustment values, to obtain N adjusted first signals, where The first signal is a baseband signal, and the N is an integer greater than or equal to 2; acquiring a level fluctuation value of the N adjusted first signals within a preset time;
  • the level fluctuation value is an absolute difference in level Value or level variance.
  • the determining, by the N different phase adjustment values, respectively, performing phase adjustment on the first signal, Before obtaining the N adjusted first signals it also includes:
  • phase interval segment with the first phase as the center value is equally divided into N phase sub-interval segments; the center values of the N phase sub-interval segments are respectively used as the N phase adjustment values; wherein, the A phase interval segment whose phase is a center value is a phase interval segment of [first phase - first preset phase, first phase + first preset phase].
  • phase interval segment with the first phase as a center value is equally divided into N phase subinterval segments Previously, it also included:
  • the phase obtained by adding the sampling phase at the last time of the last receiving slot to the stored second phase is used as the first phase according to the indication of the first peer.
  • the method further includes:
  • the first phase adjustment value is stored as the second phase, and the first phase adjustment value is a phase adjustment value obtained by obtaining the second signal among the N phase adjustment values.
  • the method further includes:
  • phase interval segment with the first phase as a center value is equally divided into N phase subinterval segments , including:
  • the phase interval segments of the [first phase adjustment value - the second preset phase, the first phase adjustment value + the second preset phase] are equally divided into N phase sub-interval segments,
  • the second preset phase is the first preset phase /N.
  • the isochronous TDD phase homology method and device provided by the embodiments of the present invention pass N phase offsets
  • the device separately adjusts the phase of the first signal, and the level calculator obtains the level fluctuation value of the N adjusted first signals.
  • the adjusted first signal identifier is sent to the first selector, and the first selector outputs the adjusted first signal corresponding to the identifier, and the signal after the phase is determined according to the minimum level fluctuation value, thereby Compared with the prior art, the transmission does not need to insert a large number of random signals, thereby saving overhead, improving transmission efficiency, and reducing access time.
  • FIG. 1 is a schematic structural view of a first embodiment of a phase-matching device of an isoelectric TDD system according to the present invention
  • FIG. 2 is a schematic diagram of a pulse waveform of a signal transmitted by a transmitter according to the present invention
  • FIG. 3 is a schematic diagram of sampling point positions when a receiver and a transmitter clock signal have the same phase in phase according to the present invention
  • FIG. 4 is a schematic diagram of a sampling point position when a phase of a receiver clock signal is advanced
  • FIG. 5 is a schematic diagram of a sampling point position when a phase signal of a receiver clock is delayed according to the present invention
  • FIG. 6 is a schematic structural view of a second embodiment of a phase-synchronous device of an isochronous TDD system according to the present invention
  • FIG. 7 is a schematic structural view of a third embodiment of a phase-to-phase device of an isochronous TDD system according to the present invention
  • FIG. 9 is a flowchart of Embodiment 1 of a phase homology method of an isochronous TDD system according to the present invention
  • FIG. 10 is a flowchart of Embodiment 2 of a phase homology method of an isochronous TDD system according to the present invention
  • FIG. 11 is a flowchart of Embodiment 4 of a phase-synchronization method of an isochronous TDD system according to the present invention.
  • Embodiment 1 is a schematic structural diagram of Embodiment 1 of a phase-synchronous device of an isochronous TDD system according to the present invention.
  • the apparatus of this embodiment may include: N phase offsets 11, a level calculator 12, and a first The selector 13, N phase biasers 11 are respectively connected to the level calculator 12 and the first selector 13, and the level calculator 12 is connected to the first selector 13, and the N is an integer greater than or equal to 2.
  • Each phase biaser 11 is independent of one another.
  • the isotactic TDD system phase homophone device of the present embodiment is disposed in the communication device and is located before the sampling clock recovery device in the communication device, and therefore, the communication device first transmits the received signal to the isochronous TDD system of the present implementation.
  • the phase synchronizing device is then sent to the sampling clock recovery device, for example, can be directly sent to or through other devices and then sent to the sampling clock recovery device, and the communication device operates in an isochronous TDD system.
  • the phase homology device of the isochronous TDD system of the present embodiment operates in the receiving time slot of the communication device, and the phase synchronizing device performs phase coherent processing on the input signal received by the communication device, and the input signal after the same processing is performed.
  • the sampling clock recovery device is sent to the sampling clock recovery device to perform clock recovery on the signal that has been processed by the same. The following is a detailed description of how the phase synchronizing device compares the input signals.
  • the phase biaser 11 in this embodiment is configured to perform phase adjustment on the first signal according to the phase adjustment value corresponding to the phase offset 11 to obtain the adjusted first signal, and send the adjusted first signal to the a level calculator 12 and a first selector 13; wherein the first signal is a baseband signal, the first signal is: a communication device in which the phase homophone device is located receives a signal, and then the communication device receives the received signal The signal obtained by filtering and RF processing; the N phase offsets 11 respectively correspond to different phase adjustment values; the first signal is respectively sent to the signals of the N phase offsets 11, each phase offset The device corresponds to a phase adjustment value, and the phase adjustment values corresponding to each phase biaser are different.
  • Each phase biaser can input the signal input to the phase biaser according to the corresponding phase adjustment value. Make phase adjustments.
  • the communication device first transmits the received first signal to the phase synchronizing device, so the N phase biasers in the phase synchronizing device respectively receive the first signal, that is, N phase offsets.
  • the signals received by the device are the same signal, and then each phase biaser performs phase adjustment on the received first signal, and outputs the adjusted first signal to the level calculator 12 and the first selector 13, respectively.
  • phase biaser adjusts the phase of the first signal according to ⁇ /2, after adjustment The phase of the first signal is ⁇ , and then the phase biaser transmits the adjusted first signal of phase ⁇ to the level calculator 12 and the first selector 13, respectively.
  • the phase biaser 1 1 in this embodiment may be an adjustable phase shifter in the analog circuit, and the phase adjustment is performed on the first signal by the set phase adjustment value.
  • the phase biaser 11 in this embodiment may be an adjustable delay circuit, and the length of the delay is configured by the set phase adjustment value, thereby realizing the adjustment of the phase of the first signal.
  • the phase biaser 11 in this embodiment may be a finite impulse response filter with adjustable parameters in the digital circuit, and the phase adjustment of the filter is calculated by the set phase adjuster, thereby realizing the phase adjustment of the first signal.
  • the phase biaser of the embodiment of the present invention is not limited thereto.
  • the level calculator 12 of the embodiment is configured to acquire a level fluctuation value of the first adjusted signal obtained by the one phase offset device 11 within a preset time, and determine a minimum level fluctuation value.
  • the identifier of the first signal is sent to the first selector 13; the level calculator 12 can receive the adjusted first signal sent by the phase biasers 11, that is, one adjustment After the first signal, and then separately calculating the level fluctuation value of the first adjusted signal in the preset time, one level fluctuation value can be obtained, and it is worth noting that the adjusted level fluctuation value of the first signal The smaller the value, the closer the phase of the adjusted first signal to the phase of the signal from the transmitter to which the first signal belongs, and the better the phase homogeny effect, so the level calculator 12 determines from the level fluctuation values.
  • a minimum level fluctuation value is obtained, so that an identifier of the adjusted first signal having the minimum level fluctuation value can be determined, and the identifier can be a serial number, for example, 2, that is, an adjustment having a minimum level fluctuation value
  • the first signal is phase offset from the second output.
  • the level calculator 12 then outputs the determined flag to the first selector 13.
  • the first selector 13 in this embodiment is configured to determine, according to the identifier sent by the level calculator 12, the second signal from the first adjusted first signals, and output the second signal,
  • the second signal is the adjusted first signal corresponding to the identifier.
  • the first selector 13 in this embodiment can receive the adjusted first signal respectively sent by the phase biasers 11, that is, the first adjusted first signal, and the first selector 13 can also receive the level calculator 12 Sending the identifier, and then selecting the adjusted first signal corresponding to the identifier from the adjusted first signals, and outputting the selected adjusted first signal as a second signal, such as outputting to sampling Clock recovery device, such as the first
  • the selector 13 outputs the second signal directly to the sampling clock recovery device, or directly outputs the second signal to the pulse shaping circuit, and then outputs the pulse signal to the sampling clock recovery device, or directly outputs the second signal to other damage correction.
  • the circuit is then output to the sample clock recovery device via other impairment correction circuits.
  • the level calculator 12 sends the identifier 2
  • the first selector 13 sends the adjusted first signal sent by the second phase biaser as a second signal to the sampling clock recovery device, and other phase offsets.
  • the transmitted first signal is terminated here.
  • the adjusted first signal having the smallest level fluctuation value is closest to the phase of the signal from the transmitter to which the first signal belongs.
  • the phase-synchronized signal can be determined by the minimum level fluctuation value, thereby realizing the phase fast synchronization. Compared with the prior art, a large number of random signals do not need to be inserted during transmission, thereby saving overhead and improving Transmission efficiency, reducing access time.
  • the transmitter of the communication device A inserts a random sequence of information without information in the front part of the transmission time slot, and the communication device B
  • the receiver completes the clock signal synchronism according to the random symbol sequence, and the modulation of the random symbol sequence generally adopts the simplest constant amplitude modulation mode, such as quadrature phase shift keying.
  • the transmitted information is modulated symbol-by-symbol to the orthogonal pulse waveform according to the clock signal of the transmitter.
  • the orthogonal pulse waveform means that the peak point of the waveform where the current symbol is located is exactly where the adjacent symbol is located.
  • the zero point of the waveform as shown in Fig. 2, only shows the signal waveforms to which the symbols XI, X2, X3, X4, X5 and X6 belong.
  • the sampling point of the receiver is located at the peak position of the signal waveform to which the current symbol belongs, and is also the signal waveform of the adjacent symbol.
  • Fig. 3 shows only the sampled symbols S1 and S2.
  • ) E(
  • ) A
  • A a constant amplitude
  • indicates the level value of the transmitted signal of the transmitter
  • ) indicates the average level value of the transmitted signal of the transmitter
  • indicates the sampling signal of the receiver.
  • ) represents the average level value of the sampled signal of the receiver, that is, when the phase of the signal of the receiver and the transmitter is completely the same, the signal of the sampled signal of the receiver
  • the flat average is equal to the level of the transmitted signal of the transmitter.
  • the level variance of a sampled signal in the receiver of communication device B can be expressed as: 2 , where ⁇ 2 is the energy of the noise.
  • the sampling point of the receiver may deviate from the peak position of the signal waveform to which the current symbol belongs, thereby causing the current sampling signal to be insufficient in level and sampling.
  • the signal is mixed with partial level information of adjacent signals, as shown in Fig. 4 and Fig. 5. At this time, the ratio of the level value of the current signal in the sampled signal is ai , and the adjacent signal of the ratio of 3 2 is included.
  • the level value of the sampled signal is the level value of the current signal
  • X is the level value of the adjacent signal
  • A is the level component ratio of the current signal
  • ⁇ is the level component ratio of the adjacent signal
  • phase deviation ⁇ is a negative value.
  • the level values of the two sampling signals are ⁇ and , respectively, and ⁇ is ⁇ + ⁇ , S a l X 2 + a 2 X l , and the larger the absolute value of the phase deviation ⁇ , the smaller, ⁇ 2 is bigger.
  • the phase deviation ⁇ is a positive value.
  • the average level value of the signal indicating the level value of the sampled signal of the receiver, and E(
  • the average level of the sampled signal of the receiver is equal to the level of the transmitted signal of the transmitter multiplied by the level ratio.
  • the level variance of a sampled signal in the receiver of communication device B can be expressed as:
  • the level variance can reflect the phase homogeneity of the clock signal of the receiver and the transmitter, and the level variance of the signal is expressed as the level of the sampled signal. Fluctuation, the smaller the level fluctuation, the smaller the level variance, the smaller the level ratio ⁇ , the smaller the phase deviation, and the higher the phase homogeneity. Therefore, in the embodiment of the present invention, the degree of phase homogeneity is determined according to the level fluctuation value.
  • the level calculator 12 of the embodiment may include a calculation circuit And a comparison selection circuit, wherein the calculation circuit is configured to separately calculate a level fluctuation value of the N pieces of the adjusted first signal within a preset time; and the comparison selection circuit is configured to calculate the N level fluctuation values from the calculation circuit The minimum level wave value is determined, and the identifier of the adjusted first signal corresponding to the minimum level fluctuation value is determined, and the identification is latched into an internal register and output.
  • the calculation circuit may include N parallel calculation sub-circuits, each of the calculation sub-circuits includes a signal buffer and a level fluctuation calculation circuit, and the signal buffer is configured to store the adjusted first signal within a preset time,
  • the preset time may be the time corresponding to the preset number of symbols, that is, the signal buffer may store the adjusted first signal of the preset number of symbols, for example: the signal buffer may store the adjusted first of 100 symbol lengths.
  • the signal, then the level fluctuation calculation circuit calculates the level fluctuation value of the adjusted first signal length stored in the signal buffer, and outputs the calculated level fluctuation value.
  • the level fluctuation value may be a level variance value
  • the level fluctuation calculation circuit is a variance calculation circuit
  • the level variance value may be calculated by using the following formula:
  • V represents the level variance value
  • L represents the number of symbols of the adjusted first signal in the preset time, and represents the first symbol of the adjusted first signal in the preset time, indicating that the adjusted first signal is in advance Set the jth symbol in time.
  • the level fluctuation value may be a level absolute difference
  • the above-mentioned level fluctuation calculation circuit is an absolute difference calculation circuit
  • the absolute difference value may be calculated by using the following formula:
  • V' represents the absolute difference of the level
  • L represents the number of symbols of the first signal after the adjustment in the preset time
  • L represents the first symbol of the adjusted first signal within the preset time, indicating the adjusted first signal The first symbol in the preset time.
  • the N phase offsets 11, the level calculator 12 and the first selector 13 are connected by a bus, and the N adjusted first signals sent by the N phase offsets 11 are transmitted to the bus in parallel.
  • the level calculator 12 obtains N parallel adjusted first signals from the bus, and the identifier of the adjusted first signal corresponding to the minimum level fluctuation value determined by the level calculator 12 may be the first after the adjustment.
  • the serial number of the signal in the bus is output to the first selector 13; the first selector 13 is a multi-input single-output selection circuit, and the first selector 13 includes an input of the N adjusted first signals.
  • Port, a serial number input port and an output port, the N adjusted input ports of the first signal are used to obtain N parallel adjusted first signals from the bus, and the serial number input port is used to control the first selector 13
  • the internal switch connects the adjusted first signal corresponding to the serial number of the serial number input port to the output port, and the output port is used to output the connected adjusted first signal.
  • the phase adjustment is performed on the first signal by the N phase biasers, and the level calculator obtains the level fluctuation value of the N adjusted first signals.
  • a large number of random signals do not need to be inserted during transmission, thereby saving overhead, improving transmission efficiency and reducing access time.
  • FIG. 6 is a schematic structural diagram of Embodiment 2 of a phase-synchronous device of an X-ray TDD system according to the present invention.
  • the device in this embodiment is further included in the apparatus embodiment shown in FIG. 1 , and may further include
  • the phase controller 14 is connected to the N phase offsets 11 respectively, wherein the phase controller 14 is used to divide the phase interval segment centered on the first phase into N phase sub-interval segments. And transmitting the center values of the N phase sub-interval segments as N phase adjustment values to the N phase offsets 11, wherein the phase interval segment with the first phase as the center value is [ A phase interval segment of one phase - first preset phase, first phase + first preset phase.
  • the phase controller 14 of the embodiment can obtain the phase adjustment value used when the phase adjustment is performed by the N phase offsets according to the first phase, and if the phase of the first phase is ⁇ , the phase interval segment with the center value of r is [0, 2 ⁇ ], the number of phase offsets (ie ⁇ ) is 4, the phase controller can divide the phase interval segment of [0, 2r] into 4 phase sub-interval segments, respectively [0, ⁇ /2 ], [ ⁇ /2 , ⁇ ], [ ⁇ , 3 ⁇ /2] and [3 ⁇ /2, 2 ⁇ ], determining the center value of the phase subinterval segment of [0, ⁇ /2] is ⁇ /4, [ ⁇ / The phase value of the phase subinterval segment of 2, r] is 3r/4, and the phase of the phase subinterval segment of [ ⁇ , 3r/2] is 5 ⁇ /4, and the phase subinterval of [3 ⁇ /2, 2r] The center value is 7 ⁇ /4, then r/4 is used as the phase adjustment value of the first phase biaser, which will be the phase
  • the phase controller 14 of the present embodiment may include multiple output ports, such as N phase adjustment value output ports, each of which transmits a phase adjustment value to the phase offset 11 corresponding to the port.
  • the N phase offsets 11 in this embodiment receive the phase adjustments respectively sent by the phase controller 14 Integer value.
  • Each phase biaser 11 performs phase adjustment on the first signal based on the phase adjustment value received from the phase controller 14.
  • the phase biaser 11 in this embodiment includes two input terminals and one output terminal, one input terminal for receiving the first signal, one input terminal for receiving the phase adjustment value sent by the phase controller 14, and one output terminal for After transmitting the adjusted first signal.
  • the first phase may be preset, and the first preset phase may be a value of r, which is not limited in this embodiment.
  • the apparatus of this embodiment further includes a peer setter 15 connected to the phase controller 14, wherein the peer setter 15 is configured to use the first phase as a center value
  • the phase interval segment is sent to the phase controller 14.
  • the phase controller 14 of the present embodiment obtains the phase adjustment value used when phase adjustment is performed by one phase biaser based on the first phase transmitted by the peer setter 15.
  • the apparatus of this embodiment further includes a phase memory 16 and an adder 17, the phase memory 16 is connected to the adder 17, and the adder 17 is also connected to the peer setter 15, wherein the phase memory 16 is used to store the second Phase, and transmitting the second phase to the adder 17; the adder 17 is configured to add the sampling phase at the last time of the last receiving slot and the second phase sent by the phase memory 16 and add the same The phase is sent to the peer setter 15; the peer setter 15 is further configured to: before transmitting the phase interval segment centered on the first phase to the phase controller 14, according to the peer indication as the first peer Instructing, the phase obtained by adding the adder 17 is taken as the first phase.
  • the adder 17 can acquire the sampling phase at the last time of the last receiving time slot, and in the receiving time slot, when the receiver performs normal receiving communication, it will continue. Extracting phase information of a transmission clock of the transmitter transmitting the signal from the received signal, and continuously adjusting the sampling phase of the received signal to be consistent with the phase of the transmission clock, in the receiving time slot At the last moment, the receiving opportunity locks the current sampling phase so that it remains unchanged throughout the next transmission slot.
  • the apparatus of the present invention needs to extract the last sample of the locked last reception slot from the receiver. Phase.
  • the sampling phase can be obtained from the sampling clock recovery device.
  • the sampling clock recovery device can include a dynamic phase adjuster and a phase locked loop, and the sampling phase can be controlled by a dynamic phase adjuster. Obtained and output to the adder 17, how the dynamic phase adjuster obtains the sampling phase is similar to the prior art, and will not be described herein.
  • the sampling clock recovery device is used high. Multiplying the received signal, for example, the high magnification is 10 times, so each signal corresponds to 10 different phase sampling points, and the sampling point of the frame header signal is extracted according to the signal frequency, and 10 groups of different phases can be obtained.
  • the frame header sequence is then correlated with the known sequence, and the comparison selector in the sampling clock recovery device selects the phase corresponding to the frame header sequence having the largest correlation value as the sampling phase of the current frame, as described above, each method
  • the frame corrects the clock phase, recovers the signal and the clock.
  • One slot can contain multiple frames.
  • the phase used in the last frame can be used as the sampling phase of the last moment.
  • the comparator selects the phase output used in the last frame.
  • the adder 17 can also receive the second phase stored in the phase memory 16, the second phase can be pre-set and stored in the phase memory 16, and then the adder 17 will sample the phase of the second phase and the last time of the last received slot.
  • phase interval segments which are added and centered on the phase obtained by the addition are sent to the peer setter 15. Since the peer setter 15 sets the peer indication as the first peer indication just after each reception slot, the first peer indication is used to instruct the peer setter 15 to adopt the phase sent by the adder 17 as The phase interval segment of the center value is sent to the phase controller 14.
  • the peer setter 15 of this embodiment includes an input port for receiving the phase obtained by the addition of the adder, and an output port for transmitting the phase obtained as the first phase to the phase control. Device.
  • the adder when the current receiving time slot arrives, the adder adds the sampling phase at the last time of the last receiving time slot to the phase stored in the phase memory, and the peer setter is centered on the added phase.
  • the phase interval segment of the value is sent to the phase controller, so that the phase controller obtains the phase adjustment value used when the phase adjustment is performed by the N phase offsets according to the added phase, that is, at the current receiving time slot, according to
  • the phase extracted by the previous receiving time slot is used to generate a phase adjustment value used by the N phase offsets for phase adjustment, so that the phase deviation extracted from the previous receiving time slot can be updated to the clock signal of the current receiving time slot.
  • the phase homogenization effect is improved.
  • FIG. 7 is a schematic structural diagram of Embodiment 3 of a phase-synchronous device of an isochronous TDD system according to the present invention. As shown in FIG. 7, the apparatus of this embodiment is further included in the apparatus embodiment shown in FIG. The second selector 18 is connected to the level calculator 12, the phase controller 14, and the phase memory 16, respectively.
  • the level calculator 12 of the embodiment is further configured to send the identifier to the second selector 18; the phase controller 14 of the embodiment is further configured to send the N phase adjustment values to the second selector; The level calculator 12 of the embodiment determines the adjusted first signal corresponding to the minimum level fluctuation value. After the identification, not only the identifier is sent to the first selector 13 but also the identifier is sent to the second selector 18, and the output port of the level calculator 12 sends the identifier to the first selector 13 and the second, respectively. Selector 18. After obtaining the N different phase adjustment values according to the first phase, the phase controller 14 of the embodiment not only transmits the N phase adjustment values to the N phase offsets 11, but also adjusts the N phases.
  • the first phase adjustment value is a phase adjustment value obtained by obtaining the second signal corresponding to the identifier among the N phase adjustment values.
  • the second selector 18 determines that the second signal corresponding to the identifier is used.
  • the phase adjustment value is used as the first phase adjustment value. For example, if the identifier is 2, the second selector 18 selects the second phase adjustment value from the N phase adjustment values received from the phase controller 14. Send to phase memory 16.
  • the phase memory 16 receives the first phase adjustment value sent by the second selector 18, and stores the first phase adjustment value as a new second phase, and the previously stored second phase is replaced by the first phase adjustment value.
  • the second phase stored in the phase memory 16 is a first phase adjustment value for adding to the sampling phase at the last moment of the current reception slot at the beginning of the next reception slot for use in The initial phase of the clock signal at the beginning of the next receive slot is modified.
  • the second selector 18 is a multiple input single output selection circuit, the second selector 18 includes N phase adjustment value input ports, a serial number input port and an output port, and the second selector 18 and the phase controller 14 can Connected via a bus, the N phase adjustment value input ports can be used to obtain N parallel phase adjustment values from the bus, and the serial number input port is used to control the switch inside the second selector 18 to input the serial number input port.
  • the phase adjustment value corresponding to the serial number is connected to the output port, and the output port is used to output the connected phase adjustment value. If the ID entered on the serial number input port is 2, the second phase adjustment value is output.
  • the phase-matching device of the hetero-TDD system of the present embodiment performs a phase-synchronization process.
  • the phase stored in the phase memory is 0.
  • the peer setter 15 will not receive the addition.
  • the input of the device 17, the peer setter 15 can transmit the phase interval segment [0, 2 r ] with r as the center value to the phase controller 14.
  • the phase controller 14 divides [0, 2 r ] into N phase sub-interval segments, and takes the center values of the N phase sub-interval segments as N phase adjustment values, and then sends N phase adjustment values to N respectively.
  • the phase offsets 11 simultaneously transmit the N phase adjustment values to the second selector 18.
  • each phase biaser performs phase adjustment on the received first signal according to the respective phase biasers, and then N phases.
  • the biaser 11 transmits the respective adjusted first signals to the level calculator 12 and the first selector 13, respectively.
  • the level calculator 12 calculates a level fluctuation value of the N adjusted first signals within a preset time, and determines an adjusted first signal corresponding to the minimum level fluctuation value.
  • the identifier is sent to the first selector 13 and the second selector 18 respectively, and the first selector 13 selects the identifier corresponding to the identifier from the N adjusted first signals according to the identifier sent by the level calculator 12.
  • the adjusted first signal output (for example, output to the sampling clock recovery device).
  • the second selector 18 sends the phase adjustment value used to obtain the adjusted first signal corresponding to the identifier to the phase memory 16 according to the identifier sent by the level calculator 12, and the phase memory 16 replaces the previously stored 0 with the Phase adjustment value.
  • the adder 17 When the second receiving time slot arrives, the adder 17 will receive the sampling phase at the last time of the last receiving time slot (for example, the sampling phase extracted by the sampling clock recovery device at the last time of the first receiving time slot), and then add The phase of the sampling phase is matched with the phase stored in the phase memory 16, the phase obtained by adding the phase is taken as the first phase, and then the phase interval segment with the first phase as the center value is sent to the phase controller 14.
  • the length of the phase interval segment with the first phase as the center value is 2 ⁇ , and the phase controller 14 divides the phase interval segment with the first phase as the center value into two phase sub-interval segments, and the phase phase sub-intervals
  • the center value of the segment is taken as one phase adjustment value, and then the phase adjustment values are respectively sent to the phase biasers 11, and the phase adjustment values are transmitted to the second selector 18.
  • each phase biaser adjusts the phase of the received first signal according to the respective phase biasers, and then performs a phase
  • the biaser 11 transmits the respective adjusted first signals to the level calculator 12 and the first selector 13, respectively.
  • the level calculator 12 calculates the level fluctuation value of the first adjusted signal in the preset time, and determines the minimum power.
  • the identifier of the adjusted first signal corresponding to the flat fluctuation value is sent to the first selector 13 and the second selector 18, respectively, and the first selector 13 adjusts from N according to the identifier sent by the level calculator 12.
  • the adjusted first signal output corresponding to the identifier is selected in the first signal (for example, output to the sampling clock recovery device).
  • the second selector 18 selects the phase adjustment value used to obtain the adjusted first signal corresponding to the identifier and sends it to the phase memory 16 according to the identifier sent by the level calculator 12, and the phase memory 16 stores in the previous receiving time slot. The phase is replaced by the phase adjustment value.
  • the processing of the phase-synchronizing device can be referred to the processing of the phase-synchronizing device when the second receiving time slot arrives, and details are not described herein again.
  • FIG. 8 is a schematic structural diagram of Embodiment 4 of a phase-synchronous device of an isochronous TDD system according to the present invention.
  • the device in this embodiment is based on the device embodiment shown in FIG.
  • the second selector 18 is also connected to the peer setter 15, and the second selector 18 is further configured to send the first phase adjustment value to the peer setter 15; the second selector of the embodiment will The first phase adjustment value is sent not only to the phase memory 16 but also to the peer setter 15, as the output port of the second selector transmits the first phase adjustment value to the phase memory 16 and the peer setter 15.
  • the peer setter 15 of the embodiment is further configured to: after receiving the first phase adjustment value sent by the second selector 18, change the peer indication to a second peer indication, and update the first One phase is the first phase adjustment value.
  • the peer setter 15 of the embodiment changes the peer indication to a second peer indication, and the second peer indication is used to indicate the peer setting.
  • the unit 15 transmits the phase interval segment centered on the first phase adjustment value transmitted by the second selector 18 to the phase controller 14.
  • the peer setter 15 updates the first phase to the first phase adjustment value. Specifically, the peer setter 15 uses the first phase adjustment value as the first phase, and the first phase adjustment value is the center value.
  • phase interval segment (for example, [first phase adjustment value - first preset phase, first phase adjustment value + first preset phase]) is sent to the phase controller 14, and the phase controller 14 receives the transmission from the peer setter 15
  • the phase interval segment with the first phase adjustment value as the center value is equally divided into N phase sub-interval segments, and the centers of the N phase sub-interval segments are divided.
  • the values are sent to the N phase offsets 11 and the second selectors 18 as N phase adjustment values, and then the peer device 15 can stop updating, waiting for the next reception time slot to arrive. start up.
  • each phase biaser 11 After the N phase biasers 11 respectively receive the phase offsets sent by the phase controller 14, each phase biaser performs phase adjustment on the received first signal according to the respective phase biasers, and then N phases.
  • the biaser 11 will each The self-adjusted first signal is sent to the level calculator 12 and the first selector 13, respectively.
  • the level calculator 12 After receiving the N adjusted first signals, the level calculator 12 calculates a level fluctuation value of the N adjusted first signals within a preset time, and determines an adjusted first signal corresponding to the minimum level fluctuation value.
  • the identifier is sent to the first selector 13 and the second selector 18, respectively, and then the level calculator 12 stops counting and waits for the next reception slot to arrive upon arrival.
  • the first selector 13 selects the adjusted first signal output corresponding to the identifier (for example, outputs to the sampling clock recovery device) from the N adjusted first signals according to the identifier sent by the level calculator 12.
  • the second selector 18 selects the phase adjustment value used to obtain the adjusted first signal corresponding to the identifier, and sends the phase adjustment value to the phase memory 16 and the peer setter 15 according to the identifier sent by the level calculator 12.
  • the phase stored in one receive time slot is replaced by the phase adjustment value.
  • the peer setter 15 has stopped updating, so the peer setter 15 does not perform any processing in the current receive time slot.
  • the peer setter 15 sends the phase interval segment with the first phase adjustment value as the center value to the phase controller 14, specifically, the peer setter 15 will [the first phase adjustment value - the second pre- The phase interval segment of the phase, the first phase adjustment value + the second preset phase is sent to the phase controller 14, and the second preset phase is the first preset phase /N.
  • the phase interval section sent by the peer setter 15 to the phase controller 14 after receiving the first phase adjustment value sent by the second selector 18 is the first time that the peer setter 15 transmits to the phase control in the current receiving time slot. 1/N times the phase interval of the device 14.
  • the phase adjustment value is further advanced according to the phase adjustment value. Once you have the same phase, you can improve your peers.
  • the isochronous TDD system of the present embodiment performs the second phase homology processing.
  • the phase stored in the phase memory is 0.
  • the peer setter 15 sets the peer indication to the first peer indication (eg, the same), since it does not exist yet.
  • the sampling phase at the last time of the last receiving time slot therefore, the peer setter 15 will also not receive the input of the adder 17, and the peer setter 15 can set the phase interval segment with r as the center value [0, 2 r ] is sent to the phase controller 14.
  • the phase controller 14 divides [0, 2 r ] into N phase sub-interval segments, sets the center value of the N phase sub-interval segments as N phase adjustment values, and then sends N phase adjustment values to N respectively. Phase offsets 11, simultaneously transmitting the N phase adjustment values to the second selector 18.
  • each phase biaser 11 After the N phase biasers 11 respectively receive the phase biasers sent by the phase controller 14, each phase biaser performs phase adjustment on the received first signal according to the respective phase biasers, and then N phases.
  • the biaser 11 transmits the respective adjusted first signals to the level calculator 12 and the first selector 13, respectively.
  • the level calculator 12 After receiving the N adjusted first signals, the level calculator 12 calculates a level fluctuation value of the N adjusted first signals within a preset time, and determines an adjusted first signal corresponding to the minimum level fluctuation value.
  • the identifier is sent to the first selector 13 and the second selector 18 respectively, and the first selector 13 selects the identifier corresponding to the identifier from the N adjusted first signals according to the identifier sent by the level calculator 12.
  • the adjusted first signal output (for example, output to the sampling clock recovery device).
  • the second selector 18 selects the phase adjustment value (referred to as the first phase adjustment value) adopted by the adjusted first signal corresponding to the identifier to be sent to the phase memory 16 and the peer according to the identifier sent by the level calculator 12.
  • the setter 15, the phase memory 16 replaces the previously stored 0 with the phase adjustment value.
  • the peer setter 15 After receiving the first phase adjustment value sent by the second selector 18, the peer setter 15 changes the same indication from the first peer indication to the second peer indication (for example, the same), and then A phase interval segment whose phase adjustment value is a center value (for example, [first phase adjustment value - r/N /, first phase adjustment value + r/N ]) is sent to the phase controller 14, and the phase controller 14 receives the same
  • the phase interval segment sent by the buffer setter 15 with the first phase adjustment value as the center value is equally divided into N phase sub-interval segments, and N phases are obtained.
  • the center value of the bit interval segment is used as N phase adjustment values, and the N phase adjustment values are respectively sent to the N phase offsets 11 and the second selector 18, and then the peer device 15 can stop updating, waiting for the next one. Starts when the receiving time slot arrives.
  • the N phase biasers 11 respectively receive the phase biasers sent by the phase controller 14, each phase biaser performs phase adjustment on the received first signal according to the respective phase biasers, and then N phases.
  • the biaser 11 transmits the respective adjusted first signals to the level calculator 12 and the first selector 13, respectively.
  • the level calculator 12 calculates a level fluctuation value of the N adjusted first signals within a preset time, and determines an adjusted first signal corresponding to the minimum level fluctuation value.
  • the identifier is sent to the first selector 13 and the second selector 18, respectively, and then the level calculator 12 stops counting and waits for the next reception slot to arrive upon arrival.
  • the first selector 13 selects the adjusted first signal output corresponding to the identifier (for example, outputs to the sampling clock recovery device) from the N adjusted first signals according to the identifier sent by the level calculator 12.
  • the second selector 18 selects and obtains the identifier according to the identifier sent by the level calculator 12.
  • the phase adjustment value used by the corresponding adjusted first signal is sent to the phase memory 16 and the peer setter 15, and the phase memory 16 is replaced with the phase adjustment value just received in the last stored phase. At this time, the same setting The device 15 has stopped updating, so the peer setter 15 does not perform any processing in the current receiving time slot.
  • the peer setter 15 sets the peer indication to the first peer indication, and the adder 17 will receive the sampling phase at the last moment of the last receiving slot (eg, the sampling clock recovery device) The sampling phase extracted in the first receiving time slot), and then the adder 17 adds the sampling phase to the phase stored in the phase memory 16, and adds the phase obtained as the first phase, and then the first phase A phase interval segment whose phase is a center value (for example, [first phase - r /, first phase + r]) is sent to the phase controller 14, and the phase controller 14 sets a phase interval segment with the first phase as a center value.
  • a center value for example, [first phase - r /, first phase + r]
  • the center values of the N phase sub-interval segments are taken as N phase adjustment values, and then the N phase adjustment values are respectively sent to the N phase offsets 11 and the N are simultaneously
  • the phase adjustment value is sent to the second selector 18.
  • each phase biaser performs phase adjustment on the received first signal according to the respective phase biasers, and then N phases.
  • the biaser 11 transmits the respective adjusted first signals to the level calculator 12 and the first selector 13, respectively.
  • the level calculator 12 calculates a level fluctuation value of the N adjusted first signals within a preset time, and determines an adjusted first signal corresponding to the minimum level fluctuation value.
  • the identifier is sent to the first selector 13 and the second selector 18 respectively, and the first selector 13 selects the identifier corresponding to the identifier from the N adjusted first signals according to the identifier sent by the level calculator 12.
  • the adjusted first signal output (for example, output to the sampling clock recovery device).
  • the second selector 18 selects the phase adjustment value (referred to as the first phase adjustment value) adopted by the adjusted first signal corresponding to the identifier to be sent to the phase memory 16 and the peer according to the identifier sent by the level calculator 12.
  • the setter 15, the phase stored in the previous receive time slot by the phase memory 16 is replaced by the phase adjustment value.
  • the peer setter 15 After receiving the first phase adjustment value sent by the second selector 18, the peer setter 15 changes the same indication from the first peer indication to the second peer indication (for example, the same), and then A phase interval segment whose phase adjustment value is a center value (for example, [first phase adjustment value - r/N /, first phase adjustment value + r/N ]) is sent to the phase controller 14, and the phase controller 14 receives the same
  • the phase interval segment sent by the buffer setter 15 with the first phase adjustment value as the center value is equally divided into N phase sub-interval segments, and N phases are obtained.
  • the center value is used as N phase adjustment values, and the N phase adjustment values are respectively sent to the N phase biasers 11 and the second selector 18, and then the peer device 15 can stop updating, waiting for the next receiving time slot to arrive.
  • the N phase biasers 11 respectively receive the phase biasers sent by the phase controller 14, each phase biaser performs phase adjustment on the received first signal according to the respective phase biasers, and then N phases.
  • the biaser 11 transmits the respective adjusted first signals to the level calculator 12 and the first selector 13, respectively.
  • the level calculator 12 calculates a level fluctuation value of the N adjusted first signals within a preset time, and determines an adjusted first signal corresponding to the minimum level fluctuation value.
  • the identifier is sent to the first selector 13 and the second selector 18, respectively, and then the level calculator 12 stops counting and waits for the next reception slot to arrive upon arrival.
  • the first selector 13 selects the adjusted first signal output corresponding to the identifier (for example, outputs to the sampling clock recovery device) from the N adjusted first signals according to the identifier sent by the level calculator 12.
  • the second selector 18 selects the phase adjustment value used to obtain the adjusted first signal corresponding to the identifier, and sends the phase adjustment value to the phase memory 16 and the peer setter 15 according to the identifier sent by the level calculator 12.
  • the phase of the primary storage is replaced with the phase adjustment value just received. At this time, the peer setter 15 has stopped updating, so the peer setter 15 does not perform any processing in the current receiving time slot.
  • the processing of the phase-synchronizing device can be referred to the processing of the phase-synchronizing device when the second receiving time slot arrives, and details are not described herein again.
  • the phase-matching device of the TDD system in the present embodiment performs phase-phase homology processing on the received signal in one receiving time slot, thereby improving the phase homogeneity effect and further reducing the phase deviation.
  • FIG. 9 is a flowchart of the first embodiment of the phase-matching method of the heterogeneous TDD system according to the present invention. As shown in FIG. 9, the method in this embodiment may include:
  • S10 performs phase adjustment on the first signal according to the N different phase adjustment values to obtain N adjusted first signals, where the first signal is a baseband signal, and the N is an integer greater than or equal to 2.
  • the level fluctuation value is a level absolute difference or a level variance value.
  • the technical solution shown in this embodiment can be implemented by the phase-matching device of the TDD system shown in FIG. 1.
  • the implementation principle and the technical effect are similar.
  • FIG. 10 is a flowchart of Embodiment 2 of a phase-matching method for a different TDD system according to the present invention. As shown in FIG. 10, the method in this embodiment may include:
  • S20 acquires the sampling phase at the last moment of the last receiving slot.
  • the first phase is indicated according to the peer indication, and the phase obtained by adding the sampling phase at the last time of the last receiving slot to the stored second phase is used as the first phase.
  • phase interval segment with the first phase as the center value is equally divided into N phase sub-interval segments.
  • 5205 Perform phase adjustment on the first signal according to the N different phase adjustment values to obtain N adjusted first signals.
  • S208 Determine a second signal from the N adjusted first signals according to the identifier, and output the second signal, where the second signal is the adjusted first signal corresponding to the identifier.
  • the method of the present embodiment is based on the method embodiment shown in FIG. 10, and the method of this embodiment may further include: A phase adjustment value is stored as the second phase, and the first phase adjustment value is a phase adjustment value used to obtain the second signal among the N phase adjustment values.
  • FIG. 11 is a flowchart of Embodiment 4 of a phase-matching method for an iso-TDD system according to the present invention. As shown in FIG. 11, the method in this embodiment may include:
  • S30 acquires the sampling phase at the last moment of the last receiving slot.
  • S302 The first phase is indicated according to the peer indication, and the phase obtained by adding the sampling phase at the last time of the last receiving slot to the stored second phase is used as the first phase.
  • phase interval segment with the first phase as the center value is equally divided into N phase sub-interval segments.
  • the first phase adjustment value is a phase adjustment value used to obtain the second signal among the N phase adjustment values.
  • 5310 Change the peer indication to a second peer indication; and update the first phase to the first phase adjustment value according to the second peer indication.

Landscapes

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Abstract

本发明实施例提供一种异步TDD系统相位同步方法和装置，该装置包括：N个相位偏置器、电平计算器和第一选择器，N个相位偏置器分别与电平计算器和第一选择器连接，电平计算器与第一选择器连接，N为大于或等于2的整数；相位偏置器，用于根据相位调整值对第一信号进行相位调整，获得调整后第一信号，其中，第一信号为基带信号，N个相位偏置器分别对应不同的相位调整值；电平计算器，用于获取N个调整后第一信号在预设时间内的电平波动值，并确定最小电平波动值所对应的调整后第一信号的标识，将标识发送至第一选择器；第一选择器，用于将标识对应的调整后第一信号输出。从而实现了相位快速同步，节省了开销，提高传输效率。

Description

异步 TDD系统相位同步方法和装置
技术领域
本发明实施例涉及通信技术领域，尤其涉及一种异歩 TDD系统相位同歩 方法和装置。 背景技术
在异歩时分双工 （Time Division Duplex, 简称： TDD) 系统中， 两个站 点分别使用各自的时钟信息， 为了实现两个站点 （例如站点 A和站点 B ) 的 同歩， 站点 A需要从站点 B发送的信号中提取站点 B发信机的时钟信号， 然 后站点 A调整本站收信机的时钟信号与站点 B发信机的时钟信号一致。
现有技术中， 站点 B在发送时隙的起始位置插入一段较长的随机信号， 这段随机信号不携带信息， 用于帮助站点 A完成时钟信号同歩， 站点 A在切 换至接收时隙后， 站点 A利用一个锁相环组成的时钟恢复电路从接收时隙的 起始位置处所接收的随机信号中重新捕获和跟踪站点 B 的发信机时钟信号 (包括频率和相位） ， 然后站点 A利用站点 B的发信机时钟信号， 接收站点 B发送的有效信号。
然而， 现有技术中需要插入大量的随机信号才可以使得站点 A获取站点 B的发信机时钟信号的相位， 因此， 造成开销较大， 传输效率降低。 发明内容
本发明实施例提供一种异歩 TDD系统相位同歩方法和装置，用于实现相 位快速同歩， 减少相位同歩所需的开销、 提高传输速率。
第一方面， 本发明实施例提供一种异歩 TDD系统相位同歩装置， 包括：
N个相位偏置器、 电平计算器和第一选择器， 所述 N个相位偏置器分别与所 述电平计算器和所述第一选择器连接， 所述电平计算器与所述第一选择器连 接， 所述 N为大于或等于 2的整数；
所述相位偏置器， 用于根据所述相位偏置器对应的相位调整值对第一信 号进行相位调整， 获得调整后第一信号， 并将所述调整后第一信号分别发送 至所述电平计算器和所述第一选择器； 其中， 所述第一信号为基带信号， 所 述 N个相位偏置器分别对应不同的相位调整值；
所述电平计算器，用于获取所述 N个相位偏置器得到的 N个所述调整后 第一信号在预设时间内的电平波动值， 并确定最小电平波动值所对应的调整 后第一信号的标识， 将所述标识发送至所述第一选择器；
所述第一选择器， 用于根据所述电平计算器发送的所述标识， 从所述 N 个调整后第一信号中确定第二信号， 并输出所述第二信号， 所述第二信号为 所述标识对应的调整后第一信号。
在第一方面的第一种可能的实现方式中， 所述电平波动值为电平绝对差 值或者电平方差值。
结合第一方面或第一方面的第一种可能的实现方式， 在第一方面的第二 种可能的实现方式中， 还包括：
相位控制器， 分别与所述 N个相位偏置器连接， 用于将以第一相位为中 心值的相位区间段等分为 N个相位子区间段， 以及将所述 N个相位子区间段 的中心值作为所述 N个相位调整值并分别发送至所述 N个相位偏置器，其中， 所述以第一相位为中心值的相位区间段为 [第一相位-第一预设相位，第一相位 +第一预设相位]的相位区间段。
结合第一方面的第二种可能的实现方式， 在第一方面的第三种可能的实 现方式中， 还包括：
同歩设置器， 与所述相位控制器连接， 用于将所述以第一相位为中心值 的相位区间段发送至所述相位控制器。
结合第一方面的第三种可能的实现方式， 在第一方面的第四种可能的实 现方式中， 还包括： 相位存储器和加法器， 所述相位存储器与所述加法器连 接， 所述加法器还与所述同歩设置器连接；
所述相位存储器， 用于存储第二相位， 并将所述第二相位发送给所述加 法器；
所述加法器， 用于将上个接收时隙最后时刻的采样相位和所述相位存储 器发送的所述第二相位相加， 并将相加所得的相位发送至所述同歩设置器； 所述同歩设置器还用于在将所述以第一相位为中心值的相位区间段发送 至所述相位控制器之前， 根据同歩指示为第一同歩指示， 将所述加法器相加 所得的相位作为所述第一相位。
结合第一方面的第四种可能的实现方式， 在第一方面的第五种可能的实 现方式中， 还包括： 第二选择器， 分别与所述电平计算器、 所述相位控制器 和所述相位存储器连接；
所述电平计算器还用于将所述标识发送至所述第二选择器；
所述相位控制器还用于将所述 N个相位调整值发送至所述第二选择器； 所述第二选择器， 用于根据所述电平计算器发送的所述标识， 从所述相 位控制器发送的 N个相位调整值中确定第一相位调整值， 并将所述第一相位 调整值发送至所述相位存储器， 所述第一相位调整值为所述 N个相位调整值 中获得所述标识对应的所述第二信号所采用的相位调整值；
所述相位存储器还用于将所述第一相位调整值作为所述第二相位进行存 储。
结合第一方面的第五种可能的实现方式， 在第一方面的第六种可能的实 现方式中， 所述第二选择器还与所述同歩设置器连接；
所述第二选择器还用于将所述第一相位调整值发送至所述同歩设置器； 所述同歩设置器还用于在接收到所述第二选择器发送的所述第一相位调 整值后， 将所述同歩指示更改为第二同歩指示， 并更新所述第一相位为所述 第一相位调整值。
结合第一方面的第六种可能的实现方式， 在第一方面的第七种可能的实 现方式中，所述同歩设置器具体用于将 [第一相位调整值-第二预设相位，第一 相位调整值 +第二预设相位]的相位区间段发送至所述相位控制器， 所述第二 预设相位为所述第一预设相位 /N。
第二方面， 本发明实施例提供一种异频 TDD系统相位同歩方法， 包括： 根据 N个不同的相位调整值对第一信号分别进行相位调整，获得 N个调 整后第一信号， 所述第一信号为基带信号， 所述 N为大于或等于 2的整数； 获取所述 N个调整后第一信号在预设时间内的电平波动值；
确定最小电平波动值所对应的调整后第一信号的标识；
根据所述标识， 从所述 N个调整后第一信号中确定第二信号， 并输出所 述第二信号， 所述第二信号为所述标识对应的调整后第一信号。
在第二方面的第一种可能的实现方式中， 所述电平波动值为电平绝对差 值或者电平方差值。
结合第二方面或第二方面的第一种可能的实现方式， 在第二方面的第二 种可能的实现方式中， 所述根据 N个不同的相位调整值对第一信号分别进行 相位调整， 获得 N个调整后第一信号之前， 还包括：
将以第一相位为中心值的相位区间段等分为 N个相位子区间段； 分别将所述 N个相位子区间段的中心值作为所述 N个相位调整值； 其中， 所述以第一相位为中心值的相位区间段为 [第一相位 -第一预设相 位， 第一相位 +第一预设相位]的相位区间段。
结合第二方面的第二种可能的实现方式， 在第二方面的第三种可能的实 现方式中， 所述将以第一相位为中心值的相位区间段等分为 N个相位子区间 段之前， 还包括：
获取上个接收时隙最后时刻的采样相位；
根据同歩指示为第一同歩指示， 将所述上个接收时隙最后时刻的采样相 位与存储的第二相位相加所得的相位作为所述第一相位。
结合第二方面的第三种可能的实现方式， 在第二方面的第四种可能的实 现方式中， 还包括：
将所述第一相位调整值作为所述第二相位进行存储， 所述第一相位调整 值为所述 N个相位调整值中获得所述第二信号所采用的相位调整值。
结合第二方面的第四种可能的实现方式， 在第二方面的第五种可能的实 现方式中， 所述确定最小电平波动值所对应的调整后第一信号的标识之后， 还包括：
将所述同歩指示更改为第二同歩指示；
根据所述第二同歩指示， 更新所述第一相位为所述第一相位调整值。 结合第二方面的第五种可能的实现方式， 在第二方面的第六种可能的实 现方式中， 所述将以第一相位为中心值的相位区间段等分为 N个相位子区间 段， 包括：
根据所述第二同歩指示，将 [第一相位调整值-第二预设相位，第一相位调 整值 +第二预设相位]的相位区间段等分为 N个相位子区间段， 所述第二预设 相位为所述第一预设相位 /N。
本发明实施例提供的异歩 TDD相位同歩方法和装置， 通过 N个相位偏 置器分别对第一信号进行相位调整， 电平计算器获取 N个调整后第一信号的 电平波动值， 根据电平波动值越小相位偏差越小， 将最小电平波动值所对应 的调整后第一信号的标识发送给第一选择器， 由第一选择器将该标识所对应 的调整后第一信号输出， 由于根据电平波动值最小即可确定相位同歩后的信 号， 从而实现了相位快速同歩， 与现有技术相比， 传输时不需要插入大量的 随机信号， 从而节省了开销， 提高传输效率， 减少接入时间。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作一简单地介绍， 显而易见地， 下 面描述中的附图是本发明的一些实施例， 对于本领域普通技术人员来讲， 在 不付出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明异歩 TDD系统相位同歩装置实施例一的结构示意图； 图 2为本发明提供的发信机发送信号的脉冲波形示意图；
图 3为本发明提供的收信机与发信机时钟信号相位同歩时的采样点位置 的示意图；
图 4 为本发明提供的收信机时钟信号相位超前时的采样点位置的示意 图；
图 5 为本发明提供的收信机时钟信号相位滞后时的采样点位置的示意 图；
图 6为本发明异歩 TDD系统相位同歩装置实施例二的结构示意图； 图 7为本发明异歩 TDD系统相位同歩装置实施例三的结构示意图； 图 8为本发明异歩 TDD系统相位同歩装置实施例四的结构示意图； 图 9为本发明异歩 TDD系统相位同歩方法实施例一的流程图； 图 10为本发明异歩 TDD系统相位同歩方法实施例二的流程图； 图 11为本发明异歩 TDD系统相位同歩方法实施例四的流程图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。 基于 本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
图 1为本发明异歩 TDD系统相位同歩装置实施例一的结构示意图，如图 1所示， 本实施例的装置可以包括： N个相位偏置器 11、 电平计算器 12和第 一选择器 13， N个相位偏置器 11分别与电平计算器 12和第一选择器 13连 接， 电平计算器 12与第一选择器 13连接， 所述 N为大于或等于 2的整数， 每个相位偏置器 11是相互独立的。 本实施例的异歩 TDD系统相位同歩装置 设置在通信设备中， 并且位于通信设备中的采样时钟恢复装置之前， 因此， 该通信设备将接收到的信号先发送至本实施的异歩 TDD系统相位同歩装置， 然后再发送至采样时钟恢复装置， 例如可以直接发送至或者经过其它的装置 后再发送至采样时钟恢复装置中， 同时该通信设备工作在异歩 TDD系统中。 而且本实施例的异歩 TDD系统相位同歩装置在该通信设备的接收时隙工作， 相位同歩装置将该通信设备接收到的输入信号进行相位同歩处理， 将同歩处 理后的输入信号发送给采样时钟恢复装置， 以使采样时钟恢复装置对已经同 歩处理后的信号进行时钟恢复。 下面对相位同歩装置如何对输入信号进行同 歩进行详细说明。
本实施例中的相位偏置器 11， 用于根据相位偏置器 11对应的相位调整 值对第一信号进行相位调整， 获得调整后第一信号， 将所述调整后第一信号 分别发送至电平计算器 12和第一选择器 13 ; 其中， 所述第一信号为基带信 号， 该第一信号为： 相位同歩装置所在的通信设备接收一信号， 然后该通信 设备将该接收到的信号经过滤波和射频等处理后得到的信号； N个相位偏置 器 11分别对应不同的相位调整值； 第一信号为分别发送至 N个相位偏置器 11中的信号， 每个相位偏置器对应着一个相位调整值， 并且每个相位偏置器 所对应的相位调整值均不相同， 每个相位偏置器可以根据各自对应的相位调 整值对输入至该相位偏置器中的信号进行相位调整。 当接收时隙到达时， 通 信设备将接收的第一信号先发送至相位同歩装置， 因此相位同歩装置中的 N 个相位偏置器会分别接收到第一信号， 即 N个相位偏置器接收的信号是同一 信号， 然后每个相位偏置器对所接收到的第一信号进行相位调整， 将调整后 第一信号分别输出至电平计算器 12和第一选择器 13。 例如： 若一相位偏置 器对应的相位调整值为 r/ 2， 发送至该相位偏置器的第一信号的相位为 r/ 2， 则该相位偏置器根据 Γ/ 2 , 对第一信号进行相位调整， 调整后第一信号的相 位为 π，然后该相位偏置器将相位为 π的调整后第一信号分别发送至电平计算 器 12和第一选择器 13。
本实施例中的相位偏置器 1 1可以是模拟电路中的可调移相器，通过设置 的相位调整值对第一信号进行相位调整。 或者， 本实施例中的相位偏置器 11 可以是可调延迟电路， 通过设置的相位调整值配置延迟的长度， 从而实现对 第一信号相位的调整。或者， 本实施例中的相位偏置器 11可以是数字电路中 的可调参数的有限冲击响应滤波器， 通过设置的相位调整器计算滤波器的抽 头系数， 从而实现对第一信号的相位调整。 但本发明实施例的相位偏置器并 不限于此。
本实施例的电平计算器 12， 用于获取 Ν个相位偏置器 11得到的 Ν个所 述调整后第一信号在预设时间内的电平波动值， 并确定最小电平波动值所对 应的凋整后第一信号的标识， 将所述标识发送至第一选择器 13 ; 电平计算器 12可以接收 Ν个相位偏置器 11分别发送的调整后第一信号， 即 Ν个调整后 第一信号， 然后分别计算 Ν个调整后第一信号在预设时间内的电平波动值， 可以得到 Ν个电平波动值， 值得注意的是， 调整后第一信号的电平波动值越 小即表示调整后第一信号的相位与第一信号所属的发信机发出的信号的相位 越接近， 相位同歩效果越好， 因此电平计算器 12从 Ν个电平波动值中确定 出最小电平波动值， 从而可以确定出具有该最小电平波动值的调整后第一信 号的标识， 该标识可以为序列号， 例如 2， 即表示具有最小电平波动值的调 整后第一信号是由第 2个相位偏置器输出的。然后电平计算器 12将确定出的 标识输出至第一选择器 13。
本实施例中的第一选择器 13， 用于根据电平计算器 12发送的所述标识， 从所述 Ν个调整后第一信号中确定第二信号， 并输出所述第二信号， 所述第 二信号为所述标识对应的调整后第一信号。本实施例中的第一选择器 13可以 接收 Ν个相位偏置器 11分别发送的调整后第一信号， 即 Ν个调整后第一信 号， 第一选择器 13也可以接收电平计算器 12发送的所述标识， 然后从 Ν个 调整后第一信号中选择出该标识所对应的调整后第一信号， 并将该选择出的 调整后第一信号作为第二信号输出， 如输出给采样时钟恢复装置， 例如第一 选择器 13将第二信号直接输出给采样时钟恢复装置，或者将第二信号直接输 出给脉冲整形电路， 然后通过脉冲整形电路输出给采样时钟恢复装置， 或者 将第二信号直接输出给其它损伤校正电路， 然后通过其它损伤校正电路输出 给采样时钟恢复装置。 例如： 电平计算器 12发送的标识为 2， 则第一选择器 13将第 2个相位偏置器发送的调整后第一信号作为第二信号发送给采样时钟 恢复装置， 其它相位偏置器发送的调整后第一信号在此终止。 电平波动值最 小的调整后第一信号与第一信号所属的发信机发出的信号的相位最接近。 本 实施例通过电平波动值最小即可确定相位同歩后的信号， 从而实现了相位快 速同歩， 与现有技术相比， 传输时不需要插入大量的随机信号， 从而可以节 省开销， 提高传输效率， 减少接入时间。
下面本实施例对电平波动值与相位之间的关系进行详细说明。
在异歩 TDD系统中， 以通信设备 A向通信设备 B发信息为例， 通信设 备 A的发信机在发送时隙的前部均会插入一段不含信息的随机符号序列， 而 通信设备 B的收信机根据该随机符号序列完成时钟信号同歩， 该随机符号序 列的调制一般采用最简单的恒定幅度的调制模式， 例如正交相移键控
(Quadrature Phase Shift Keying, 简称： QPSK) 。 在发信机中， 发送的信息 按照发信机的时钟信号， 逐符号调制到正交的脉冲波形上， 此处的正交脉冲 波形是指当前符号所在波形的峰值点恰好是相邻符号所在波形的零点， 如图 2所示， 图 2仅示出了符号 XI、 X2、 X3、 X4、 X5和 X6所属信号波形。
当通信设备 B的收信机与通信设备 A的发信机时钟的相位完全同歩时， 收信机的采样点恰好位于当前符号所属信号波形的峰值位置， 同时也是相邻 符号所在信号波形的零点位置， 如图 3所示， 图 3仅示出采样的符号 S1和 S2。 由恒定幅度信号的特性可知， 通信设备 B的收信机中一段采样信号的电 平平均值可以表示为： E(|S|) = E(|X|) = A， 其中， A为恒定幅度信号的电平值， |X|表示发信机的发送信号的电平值， E(|X|)表示发信机的发送信号的平均电平 值， |s|表示接收机的采样信号的电平值， E(|s|)表示收信机的采样信号的平均 电平值， 即当收信机与发信机的时钟信号的相位完全同歩时， 收信机的采样 信号的电平平均值等于发信机的发送信号的电平值。 通信设备 B的收信机中 一段采样信号的电平方差可以表示为：
Figure imgf000010_0001
2， 其中， σ2为噪 声的能量。 当通信设备 B的收信机与通信设备 A的发信机时钟存在偏差时， 收信机 的采样点会偏离当前符号所属信号波形的峰值位置， 从而导致当前采样信号 的电平不足， 并且采样信号中混入了相邻信号的部分电平信息， 如图 4和图 5所示， 此时， 采样信号中当前信号的电平值成分比例为 ai， 同时含有比例 为 32的相邻信号的电平值， 即
Figure imgf000011_0001
其中， 为采样信号的 电平值， 为当前信号的电平值， X 为相邻信号的电平值， A为当前信号 的电平成分比例， ^为相邻信号的电平成分比例， 与 是由收信机与发信 机的时钟信号的相位偏差 Δ确定。
若收信机的时钟信号的相位超前发信机的时钟信号的相位， 相位偏差 Δ 为负值， 在采样当前信号时， 上一个相邻信号的电平会混入采样信号中， 如 图 4所示， 两个采样信号的电平值分别为 ^和 ， 并且 ^为^^^+^^ ， S al X2 +a2 Xl , 并且相位偏差 Δ的绝对值越大， 越小， Ω2越大。 若收信 要的时钟信号的相位滞后发信机的时钟信号的相位， 相位偏差 Δ为正值， 在 采样当前信号时， 下一个相邻信号的电平会混入采样信号中， 如图 5所示， 两个采样信号的电平值分别为 S'^ns'2， 并且51为 + ^ ， S2为 aixX2+a2xX3 , 并且相位偏差 Δ越大， Ωι越小， Ω2越大。 由于在随机信号中， 各信号的电平值为正负值的概率相同， 因此， 通信设备 Β的收信机中一段采 样信号的电平平均值可以表示为： E(|s'|) = E(|x|)Xfll=Axfll， 其中， A为恒定幅 度信号的电平值， |x|表示发信机的发送信号的电平值， E(|x|)表示发信机的发 送信号的平均电平值， 表示接收机的采样信号的电平值， E(|s'|)表示收信机 的采样信号的平均电平值，即当收信机与发信机的时钟信号的相位不同歩时， 收信机的采样信号的电平平均值等于发信机的发送信号的电平值乘上电平比 例 。 通信设备 B的收信机中一段采样信号的电平方差可以表示为：
V(\s )^E[(\s -Axai)2]^(x\xa2)+a2 , 其中， σ2为噪声的能量， 由于电平比例 Ω2 是由收信机的时钟信号与发送机的时钟信号的相位偏差决定的， 因此电平方 差能够反映收信机与发信机的时钟信号的相位同歩程度， 而采用信号的电平 方差表现形式为采样信号的电平波动， 电平波动越小， 则说明电平方差越小， 电平比例^越小， 相位偏差越小， 相位同歩程度越高。 因此， 本发明实施例 中根据电平波动值来判断相位同歩程度。
在一种可行的实现方式中，本实施例的电平计算器 12可以包括计算电路 和比较选择电路， 计算电路用于分别计算 N个所述调整后第一信号在预设时 间内的电平波动值； 比较选择电路用于从计算电路中计算得到的 N个电平波 动值中确定出最小电平波值， 并确定该最小电平波动值所对应的调整后第一 信号的标识， 将标识锁存至内部寄存器中并输出。 可选地， 计算电路可以包 括 N个并行的计算子电路， 每个计算子电路包括一个信号缓存器和一个电平 波动计算电路， 信号缓存器用于存储预设时间内的调整后第一信号， 该预设 时间可以为预设符号数所对应的时间， 即信号缓存器可以存储预设个数符号 长度的调整后第一信号， 例如： 信号缓存器可以存储 100个符号长度的调整 后第一信号， 然后电平波动计算电路对信号缓存器中存储的预设个数符号长 度的调整后第一信号的电平波动值进行计算，并输出计算所得的电平波动值。
可选地， 在第一种可行的实现方式中， 电平波动值可以为电平方差值， 上述的电平波动计算电路为方差计算电路， 可以采用如下公式计算电平方差 值：
L '.=1 L
其中， V表示电平方差值， L表示调整后第一信号在预设时间内的符号 个数， 表示调整后第一信号在预设时间内的第 个符号， 表示调整后第一 信号在预设时间内的第 j个符号。
在第二种可行的实现方式中， 电平波动值可以为电平绝对差值， 上述的 电平波动计算电路为绝对差计算电路，可以采用如下公式计算电平绝对差值:
其中， V'表示电平绝对差值， L表示调整后第一信号在预设时间内的符 号个数， 表示调整后第一信号在预设时间内的第 个符号， 表示调整后第 一信号在预设时间内的第 个符号。
可选地， N个相位偏置器 11、 电平计算器 12和第一选择器 13通过总线 连接， 则 N个相位偏置器 11所发送的 N个调整后第一信号并行传输至总线 中， 电平计算器 12从总线中获取 N个并行的调整后第一信号， 电平计算器 12所确定的最小电平波动值所对应的调整后第一信号的标识可以是该调整后 第一信号在总线中的序列号， 并输出给第一选择器 13; 第一选择器 13为多 输入单输出的选择电路， 第一选择器 13包括 N个调整后第一信号的输入端 口、 一个序列号输入端口和一个输出端口， N个调整后第一信号的输入端口 用于从总线中获取 N个并行的调整后第一信号， 序列号输入端口用于控制第 一选择器 13内部的切换开关将序列号输入端口输入的序列号所对应的调整 后第一信号连接至输出端口，输出端口用于将所连接的调整后第一信号输出。
本实施例中， 通过 N个相位偏置器分别对第一信号进行相位调整， 电平 计算器获取 N个调整后第一信号的电平波动值， 根据电平波动值越小相位偏 差越小， 将最小电平波动值所对应的调整后第一信号的标识发送给第一选择 器， 由第一选择器将该标识所对应的调整后第一信号输出， 从而实现了相位 快速同歩， 与现有技术相比， 传输时不需要插入大量的随机信号， 从而节省 了开销， 可以提高传输效率， 减少接入时间。
图 6为本发明异歩 TDD系统相位同歩装置实施例二的结构示意图，如图 6所示， 本实施例的装置在图 1所示装置实施例的基础上， 进一歩地， 还可 以包括： 相位控制器 14， 相位控制器 14分别与 N个相位偏置器 11连接， 其 中， 相位控制器 14用于将以第一相位为中心值的相位区间段等分为 N个相 位子区间段， 以及将所述 N个相位子区间段的中心值作为 N个相位调整值并 分别发送至 N个相位偏置器 11， 其中， 所述以第一相位为中心值的相位区间 段为 [第一相位-第一预设相位， 第一相位 +第一预设相位]的相位区间段。本实 施例的相位控制器 14可以根据第一相位获得 N个相位偏置器进行相位调整 时所使用的相位调整值， 若第一相位为^ 以 r为中心值的相位区间段为 [0， 2π], 相位偏置器的个数 （即 Ν) 为 4， 则相位控制器可以将 [0， 2r]的相位 区间段等分为 4个相位子区间段， 分别为 [0， π/2], [π/2 , π], [π , 3π/2] 和 [3τ/2， 2π], 确定 [0， τ/2]的相位子区间段的中心值为 τ/4、 [π/2 , r]的 相位子区间段的中心值为 3r/4、 [π, 3r/2]的相位子区间段的中心值为 5τ/4、 [3π/2, 2r]的相位子区间段的中心值为 7 τ/4， 然后将 r/4作为第一个相位偏 置器的相位调整值， 将 作为第二个相位偏置器的相位调整值， 将 作 为第三个相位偏置器的相位调整值， 将 作为第四个相位偏置器的相位调 整值。
本实施例的相位控制器 14可以包括多输出端口， 如 N个相位调整值输 出端口， 每个输出端口将相位调整值发送给与该端口对应的相位偏置器 11。
本实施例中的 N个相位偏置器 11接收相位控制器 14分别发送的相位调 整值。 每个相位偏置器 11根据从相位控制器 14接收到的相位调整值对第一 信号进行相位调整。本实施例中的相位偏置器 11包括两个输入端和一个输出 端， 一个输入端用于接收第一信号， 一个输入端用于接收相位控制器 14发送 的相位调整值， 一个输出端用于发送调整后第一信号。
可选地， 第一相位可以是预先设置的， 第一预设相位可以取值为 r， 本 实施例在此不做限制。
可选地， 本实施例的装置还包括同歩设置器 15， 该同歩设备器 15与相 位控制器 14连接， 其中， 同歩设置器 15用于将所述以第一相位为中心值的 相位区间段发送至相位控制器 14。 具体地， 本实施例的相位控制器 14根据 同歩设置器 15发送的第一相位来获得 Ν个相位偏置器进行相位调整时所使 用的相位调整值。
可选地， 本实施例的装置还包括相位存储器 16和加法器 17， 相位存储 器 16与加法器 17连接， 加法器 17还与同歩设置器 15连接， 其中， 相位存 储器 16用于存储第二相位， 并将所述第二相位发送给加法器 17; 加法器 17 用于将上个接收时隙最后时刻的采样相位和相位存储器 16 发送的所述第二 相位相加， 并将相加所得的相位发送至同歩设置器 15; 同歩设置器 15还用 于在将所述以第一相位为中心值的相位区间段发送至相位控制器 14之前，根 据同歩指示为第一同歩指示， 将加法器 17 相加所得的相位作为所述第一相 位。
本实施例中， 当通信设备处于当前接收时隙时， 加法器 17可以获取上个 接收时隙最后时刻的采样相位， 在接收时隙中， 当接收机在进行正常的接收 通信时， 会持续从接收到的信号中提取发送该信号的发信机的发送时钟的相 位信息， 并持续调整接收到的所述信号的采样相位使其与所述发送时钟的相 位保持一致， 在接收时隙的最后时刻， 接收机会锁定当前的采样相位， 使其 在接下来的整个发送时隙中保持不变， 本发明的装置需要从接收机中提取所 述被锁定的上个接收时隙最后时刻的采样相位。 例如， 这个采样相位可以从 采样时钟恢复装置中得到的， 在第一种可行的实现方式中， 采样时钟恢复装 置可以包括动态相位调整器和锁相环， 上述的采样相位可以由动态相位调整 器获得并输出给加法器 17， 动态相位调整器如何获得采样相位与现有技术类 似， 此处不再赘述。 在第二种可行的实现方式中， 采样时钟恢复装置使用高 倍率采样接收到的信号， 例如该高倍率为 10倍， 因此每个信号对应了 10个 不同相位的采样点， 将帧头信号的采样点按照信号频率提取出来， 可得到 10 组不同相位下的帧头序列， 然后分别与已知的序列进行相关运算， 由采样时 钟恢复装置中的比较选择器选择相关值最大的帧头序列对应的相位作为当前 帧的采样相位， 如上所述的方法， 每帧修正一次时钟相位， 恢复信号和时钟， 一个时隙内部可包含多个帧， 最后一帧中使用的相位可作为最后时刻的采样 相位， 然后比较选择器将该最后一帧中使用的相位输出给加法器 17。 加法器 17也可以接收相位存储器 16中存储的第二相位， 第二相位可以是预先设置 并存储在相位存储器 16中， 然后加法器 17将第二相位和上个接收时隙最后 时刻的采样相位相加， 并以相加所得的相位的为中心值的相位区间段发送给 同歩设置器 15。 由于在每个接收时隙刚到达时， 同歩设置器 15将同歩指示 设置为第一同歩指示， 第一同歩指示用于指示同歩设置器 15采用以加法器 17发送的相位为中心值的相位区间段发送给相位控制器 14。
本实施例的同歩设置器 15包括一个输入端口和一个输出端口，该输入端 口用于接收加法器发送的相加所得的相位， 输出端口将相加所得的相位作为 第一相位发送给相位控制器。
本实施例中， 在当前接收时隙到达时， 加法器将上个接收时隙最后时刻 的采样相位与相位存储器中所存储的相位相加， 同歩设置器将以相加后的相 位为中心值的相位区间段发送给相位控制器， 以使相位控制器根据该相加后 的相位获得 N个相位偏置器进行相位调整时所使用的相位调整值， 即在当前 接收时隙时， 根据上一个接收时隙提取出的相位来生成 N个相位偏置器进行 相位调整时所使用的相位调整值， 从而可以将上一个接收时隙提取出的相位 偏差更新到当前接收时隙的时钟信号的起始相位中， 提高相位同歩效果。
图 7为本发明异歩 TDD系统相位同歩装置实施例三的结构示意图，如图 7所示， 本实施例的装置在图 6所示装置实施例的基础上， 进一歩地， 还可 以包括： 第二选择器 18， 第二选择器 18分别与电平计算器 12、 相位控制器 14和相位存储器 16连接。
本实施例的电平计算器 12还用于将所述标识发送至第二选择器 18; 本 实施例的相位控制器 14还用于将所述 N个相位调整值发送至第二选择器； 本实施例的电平计算器 12在确定最小电平波动值所对应的调整后第一信号 的标识后，不仅将该标识发送给第一选择器 13还将该标识发送给第二选择器 18， 如电平计算器 12的输出端口将该标识分别发送给第一选择器 13和第二 选择器 18。 本实施例的相位控制器 14在根据第一相位分别获得 N个不同的 相位调整值后，不仅将该 N个相位调整值分别发送给 N个相位偏置器 11，还 将这 N个相位调整值发送第二选择器 18， 如相位控制器 14的 N个相位调整 值输出端口将 N个相位调整值分别发送给 N个相位偏置器 11和第二选择器 18。
第二选择器 18， 用于根据电平计算器 12发送的所述标识， 从相位控制 器 14发送的 N个相位调整值中确定第一相位调整值， 并将所述第一相位调 整值发送至相位存储器 16，所述第一相位调整值为所述 N个相位调整值中获 得所述标识对应的所述第二信号所采用的相位调整值。 本实施例中， 第二选 择器 18在接收到电平计算器 12发送的标识和相位控制器 14发送的 N个相 位调整值中后，确定获得该标识所对应的所述第二信号所采用的相位调整值， 将该相位调整值作为第一相位调整值， 例如该标识为 2， 则第二选择器 18将 从相位控制器 14接收的 N个相位调整值中的第 2个相位调整值发送给相位 存储器 16。 相位存储器 16接收第二选择器 18发送的第一相位调整值， 并将 第一相位调整值作为新的第二相位进行存储， 之前存储的第二相位被第一相 位调整值所替换， 此时相位存储器 16中存储的第二相位为第一相位调整值， 该第一相位调整值用于在下一个接收时隙开始时用于与当前接收时隙最后时 刻的采样相位进行相加， 以用于修改下一个接收时隙开始时的时钟信号的初 始相位。
第二选择器 18为多输入单输出的选择电路， 第二选择器 18包括 N个相 位调整值的输入端口、 一个序列号输入端口和一个输出端口， 第二选择器 18 与相位控制器 14可以通过总线相连， N个相位调整值的输入端口可以用于从 总线中获取 N个并行的相位调整值，序列号输入端口用于控制第二选择器 18 内部的切换开关将序列号输入端口输入的序列号所对应的相位调整值连接至 输出端口， 输出端口用于将所连接的相位调整值输出。 若序列号输入端口输 入的标识为 2， 则将第 2个相位调整值输出。
下面对本发明实施例的一种可行的实现方式进行详细描述， 在一个接收 时隙中， 本实施例的异歩 TDD系统相位同歩装置进行一次相位同歩处理。 在初始化时， 相位存储器中存储的相位为 0， 在第一个接收时隙到达时， 还不存在上个接收时隙最后时刻的采样相位， 因此， 同歩设置器 15也将接收 不到加法器 17的输入， 同歩设置器 15可以将以 r为中心值的相位区间段 [0， 2 r ]发送给相位控制器 14。 相位控制器 14将 [0， 2 r ]等分为 N个相位子区间 段，将 N个相位子区间段的中心值作为 N个相位调整值，然后将 N个相位调 整值，分别发送给 N个相位偏置器 11， 同时将这 N个相位调整值发送给第二 选择器 18。 N个相位偏置器 11分别接收到相位控制器 14发送的相位偏置器 后， 每个相位偏置器根据各自的相位偏置器对接收到的第一信号进行相位调 整， 然后 N个相位偏置器 11将各自得到的调整后第一信号分别发送给电平 计算器 12和第一选择器 13。 电平计算器 12接收到 N个调整后第一信号后， 计算 N个调整后第一信号在预设时间内的电平波动值， 并确定最小电平波动 值所对应的调整后第一信号的标识，将该标识分别发送第一选择器 13和第二 选择器 18， 第一选择器 13根据电平计算器 12发送的标识， 从 N个调整后第 一信号中选择出该标识对应的调整后第一信号输出 （例如输出给采样时钟恢 复装置） 。 第二选择器 18根据电平计算器 12发送的标识， 选择出获得该标 识对应的调整后第一信号所采用的相位调整值发送给相位存储器 16， 相位存 储器 16将之前存储的 0替换为该相位调整值。
在第二个接收时隙到达时，加法器 17将接收到上个接收时隙最后时刻的 采样相位 （例如采样时钟恢复装置在第一个接收时隙最后时刻提取出的采样 相位） ， 然后加法器 17将该采样相位与相位存储器 16中存储的相位进行相 力口， 将相加所得的相位作为第一相位， 然后以该第一相位为中心值的相位区 间段发送给相位控制器 14， 以该第一相位为中心值的相位区间段的长度为 2π， 相位控制器 14将以该第一相位为中心值的相位区间段等分为 Ν个相位 子区间段，将 Ν个相位子区间段的中心值作为 Ν个相位调整值，然后将 Ν个 相位调整值，分别发送给 Ν个相位偏置器 11， 同时将这 Ν个相位调整值发送 给第二选择器 18。 Ν个相位偏置器 11分别接收到相位控制器 14发送的相位 偏置器后， 每个相位偏置器根据各自的相位偏置器对接收到的第一信号进行 相位调整， 然后 Ν个相位偏置器 11将各自得到的调整后第一信号分别发送 给电平计算器 12和第一选择器 13。电平计算器 12接收到 Ν个调整后第一信 号后， 计算 Ν个调整后第一信号在预设时间内的电平波动值， 并确定最小电 平波动值所对应的调整后第一信号的标识， 将该标识分别发送第一选择器 13 和第二选择器 18， 第一选择器 13根据电平计算器 12发送的标识， 从 N个调 整后第一信号中选择出该标识对应的调整后第一信号输出 （例如输出给采样 时钟恢复装置） 。 第二选择器 18根据电平计算器 12发送的标识， 选择出获 得该标识对应的调整后第一信号所采用的相位调整值发送给相位存储器 16， 相位存储器 16在上一个接收时隙中存储的相位替换为该相位调整值。
第三、 四、 五 个接收时隙到达时， 相位同歩装置的处理过程可以 参见在第二个接收时隙到达时相位同歩装置的处理过程， 此处不再赘述。
图 8为本发明异歩 TDD系统相位同歩装置实施例四的结构示意图，如图 8所示， 本实施例的装置在图 7所示装置实施例的基础上， 可选地， 本实施 例的第二选择器 18还与同歩设置器 15连接，第二选择器 18还用于将所述第 一相位调整值发送至同歩设置器 15; 本实施例的第二选择器将上述的第一相 位调整值不仅发送给相位存储器 16还发送给同歩设置器 15， 如第二选择器 的输出端口即将第一相位调整值发送相位存储器 16和同歩设置器 15。
本实施例的同歩设置器 15还用于在接收到第二选择器 18发送的所述第 一相位调整值后， 将所述同歩指示更改为第二同歩指示， 并更新所述第一相 位为所述第一相位调整值。 本实施例的同歩设置器 15 在接收到第二选择器 18发送的第一相位调整值后， 将该同歩指示更改为第二同歩指示， 第二同歩 指示用于指示同歩设置器 15将以第二选择器 18发送的第一相位调整值为中 心的相位区间段发送给相位控制器 14。 然后同歩设置器 15更新第一相位为 第一相位调整值， 具体地， 同歩设置器 15将所述第一相位调整值作为第一相 位， 将以该第一相位调整值为中心值的相位区间段 （例如 [第一相位调整值- 第一预设相位， 第一相位调整值 +第一预设相位] ) 发送给相位控制器 14， 相 位控制器 14接收到同歩设置器 15发送的以第一相位调整值为中心值的相位 区间段之后， 将该以第一相位调整值为中心值的相位区间段等分为 N个相位 子区间段，将 N个相位子区间段的中心值作为 N个相位调整值，将这 N个相 位调整值分别发送给 N个相位偏置器 11和第二选择器 18， 然后同歩设备器 15可以停止更新， 等待下一个接收时隙到达时启动。 N个相位偏置器 11分 别接收到相位控制器 14发送的相位偏置器后，每个相位偏置器根据各自的相 位偏置器对接收到的第一信号进行相位调整， 然后 N个相位偏置器 11将各 自得到的调整后第一信号分别发送给电平计算器 12和第一选择器 13。 电平 计算器 12接收到 N个调整后第一信号后， 计算 N个调整后第一信号在预设 时间内的电平波动值， 并确定最小电平波动值所对应的调整后第一信号的标 识， 将该标识分别发送第一选择器 13和第二选择器 18， 然后电平计算器 12 停止计算， 等待下一个接收时隙到达时启动。第一选择器 13根据电平计算器 12发送的标识，从 N个调整后第一信号中选择出该标识对应的调整后第一信 号输出 （例如输出给采样时钟恢复装置） 。 第二选择器 18 根据电平计算器 12发送的标识， 选择出获得该标识对应的调整后第一信号所采用的相位调整 值发送给相位存储器 16和同歩设置器 15， 相位存储器 16在上一个接收时隙 中存储的相位替换为该相位调整值， 此时， 同歩设置器 15已停止更新， 所以 同歩设置器 15在当前接收时隙内不再做任何处理。
可选地， 同歩设置器 15将以第一相位调整值为中心值的相位区间段发送 给相位控制器 14， 具体可以为， 同歩设置器 15将 [第一相位调整值-第二预设 相位， 第一相位调整值 +第二预设相位]的相位区间段发送至相位控制器 14， 所述第二预设相位为所述第一预设相位 /N。同歩设置器 15在接收到第二选择 器 18发送的第一相位调整值后向相位控制器 14发送的相位区间段为同歩设 置器 15在当前接收时隙内第一次发送给相位控制器 14的相位区间段的 1/N 倍。
本实施例在根据上个接收时隙最后时刻的采样相位对当前接收时隙的起 始相位进行同歩之后， 在获取对起始相位进行调整的相位调整值后， 根据该 相位调整值再进一歩对相位进行同歩， 进一歩提高同歩效果。
下面对本发明实施例的一种可行的实现方式进行详细描述， 在一个接收 时隙中， 本实施例的异歩 TDD系统相位同歩装置进行二次相位同歩处理。
在初始化时， 相位存储器中存储的相位为 0， 在第一个接收时隙到达时， 同歩设置器 15将同歩指示设置为第一同歩指示（例如粗同歩） ， 由于还不存 上个接收时隙最后时刻的采样相位， 因此， 同歩设置器 15也将接收不到加法 器 17的输入， 同歩设置器 15可以将以 r为中心值的相位区间段 [0， 2 r ]发送 给相位控制器 14。 相位控制器 14将 [0， 2 r ]等分为 N个相位子区间段， 将 N 个相位子区间段的中心值作为 N个相位调整值， 然后将 N个相位调整值， 分 别发送给 N个相位偏置器 11， 同时将这 N个相位调整值发送给第二选择器 18。 N个相位偏置器 11分别接收到相位控制器 14发送的相位偏置器后， 每 个相位偏置器根据各自的相位偏置器对接收到的第一信号进行相位调整， 然 后 N个相位偏置器 11将各自得到的调整后第一信号分别发送给电平计算器 12和第一选择器 13。 电平计算器 12接收到 N个调整后第一信号后， 计算 N 个调整后第一信号在预设时间内的电平波动值， 并确定最小电平波动值所对 应的调整后第一信号的标识，将该标识分别发送第一选择器 13和第二选择器 18， 第一选择器 13根据电平计算器 12发送的标识， 从 N个调整后第一信号 中选择出该标识对应的调整后第一信号输出 （例如输出给采样时钟恢复装 置） 。 第二选择器 18根据电平计算器 12发送的标识， 选择出获得该标识对 应的调整后第一信号所采用的相位调整值 （称为第一相位调整值） 发送给相 位存储器 16和同歩设置器 15， 相位存储器 16将之前存储的 0替换为该相位 调整值。
同歩设置器 15接收到第二选择器 18发送的第一相位调整值后， 将同歩 指示由第一同歩指示更改为第二同歩指示 （例如细同歩） ， 然后将以该第一 相位调整值为中心值的相位区间段 （例如 [第一相位调整值- r/N /， 第一相位 调整值 + r/N ] ) 发送给相位控制器 14， 相位控制器 14接收到同歩设置器 15 发送的以第一相位调整值为中心值的相位区间段之后， 将该以第一相位调整 值为中心值的相位区间段等分为 N个相位子区间段，将 N个相位子区间段的 中心值作为 N个相位调整值，将这 N个相位调整值分别发送给 N个相位偏置 器 11和第二选择器 18， 然后同歩设备器 15可以停止更新， 等待下一个接收 时隙到达时启动。 N个相位偏置器 11分别接收到相位控制器 14发送的相位 偏置器后， 每个相位偏置器根据各自的相位偏置器对接收到的第一信号进行 相位调整， 然后 N个相位偏置器 11将各自得到的调整后第一信号分别发送 给电平计算器 12和第一选择器 13。电平计算器 12接收到 N个调整后第一信 号后， 计算 N个调整后第一信号在预设时间内的电平波动值， 并确定最小电 平波动值所对应的调整后第一信号的标识， 将该标识分别发送第一选择器 13 和第二选择器 18， 然后电平计算器 12停止计算， 等待下一个接收时隙到达 时启动。 第一选择器 13根据电平计算器 12发送的标识， 从 N个调整后第一 信号中选择出该标识对应的调整后第一信号输出 （例如输出给采样时钟恢复 装置） 。 第二选择器 18根据电平计算器 12发送的标识， 选择出获得该标识 对应的调整后第一信号所采用的相位调整值发送给相位存储器 16和同歩设 置器 15， 相位存储器 16在上一次存储的相位替换为刚刚接收到的相位调整 值， 此时， 同歩设置器 15已停止更新， 所以同歩设置器 15在当前接收时隙 内不再做任何处理。
在第二个接收时隙到达时，同歩设置器 15将同歩指示设置为第一同歩指 示， 加法器 17将接收到上个接收时隙最后时刻的采样相位（例如： 采样时钟 恢复装置在第一个接收时隙提取出的采样相位）， 然后加法器 17将该采样相 位与相位存储器 16中存储的相位进行相加， 将相加所得的相位作为第一相 位， 然后以该第一相位为中心值的相位区间段 （例如 [第一相位- r/， 第一相 位 + r] )发送给相位控制器 14， 相位控制器 14将以该第一相位为中心值的相 位区间段等分为 N个相位子区间段，将 N个相位子区间段的中心值作为 N个 相位调整值， 然后将 N个相位调整值， 分别发送给 N个相位偏置器 11， 同时 将这 N个相位调整值发送给第二选择器 18。 N个相位偏置器 11分别接收到 相位控制器 14发送的相位偏置器后，每个相位偏置器根据各自的相位偏置器 对接收到的第一信号进行相位调整， 然后 N个相位偏置器 11将各自得到的 调整后第一信号分别发送给电平计算器 12和第一选择器 13。 电平计算器 12 接收到 N个调整后第一信号后，计算 N个调整后第一信号在预设时间内的电 平波动值， 并确定最小电平波动值所对应的调整后第一信号的标识， 将该标 识分别发送第一选择器 13和第二选择器 18， 第一选择器 13根据电平计算器 12发送的标识，从 N个调整后第一信号中选择出该标识对应的调整后第一信 号输出 （例如输出给采样时钟恢复装置） 。 第二选择器 18根据电平计算器 12发送的标识， 选择出获得该标识对应的调整后第一信号所采用的相位调整 值 （称为第一相位调整值） 发送给相位存储器 16和同歩设置器 15， 相位存 储器 16在上一个接收时隙中存储的相位替换为该相位调整值。
同歩设置器 15接收到第二选择器 18发送的第一相位调整值后， 将同歩 指示由第一同歩指示更改为第二同歩指示 （例如细同歩） ， 然后将以该第一 相位调整值为中心值的相位区间段 （例如 [第一相位调整值- r/N /， 第一相位 调整值 + r/N ] ) 发送给相位控制器 14， 相位控制器 14接收到同歩设置器 15 发送的以第一相位调整值为中心值的相位区间段之后， 将该以第一相位调整 值为中心值的相位区间段等分为 N个相位子区间段，将 N个相位子区间段的 中心值作为 N个相位调整值，将这 N个相位调整值分别发送给 N个相位偏置 器 11和第二选择器 18， 然后同歩设备器 15可以停止更新， 等待下一个接收 时隙到达时启动。 N个相位偏置器 11分别接收到相位控制器 14发送的相位 偏置器后， 每个相位偏置器根据各自的相位偏置器对接收到的第一信号进行 相位调整， 然后 N个相位偏置器 11将各自得到的调整后第一信号分别发送 给电平计算器 12和第一选择器 13。电平计算器 12接收到 N个调整后第一信 号后， 计算 N个调整后第一信号在预设时间内的电平波动值， 并确定最小电 平波动值所对应的调整后第一信号的标识， 将该标识分别发送第一选择器 13 和第二选择器 18， 然后电平计算器 12停止计算， 等待下一个接收时隙到达 时启动。 第一选择器 13根据电平计算器 12发送的标识， 从 N个调整后第一 信号中选择出该标识对应的调整后第一信号输出 （例如输出给采样时钟恢复 装置） 。 第二选择器 18根据电平计算器 12发送的标识， 选择出获得该标识 对应的调整后第一信号所采用的相位调整值发送给相位存储器 16和同歩设 置器 15， 相位存储器 16在上一次存储的相位替换为刚刚接收到的相位调整 值， 此时， 同歩设置器 15已停止更新， 所以同歩设置器 15在当前接收时隙 内不再做任何处理。
第三、 四、 五 个接收时隙到达时， 相位同歩装置的处理过程可以 参见在第二个接收时隙到达时相位同歩装置的处理过程， 此处不再赘述。
本实施例中的异歩 TDD系统相位同歩装置在一个接收时隙中对接收到 的信号进行两次相位同歩处理， 提高了相位同歩效果， 进一歩减少了相位偏 差。
图 9为本发明异歩 TDD系统相位同歩方法实施例一的流程图，如图 9所 示， 本实施例的方法可以包括：
S10 根据 N个不同的相位调整值对第一信号分别进行相位调整， 获得 N个调整后第一信号， 所述第一信号为基带信号， 所述 N为大于或等于 2的 整数。
5102、 获取所述 N个调整后第一信号在预设时间内的电平波动值。
5103、 确定最小电平波动值所对应的调整后第一信号的标识。
5104、 根据所述标识， 从所述 N个调整后第一信号中确定第二信号， 并 输出所述第二信号， 所述第二信号为所述标识对应的调整后第一信号。 可选地， 所述电平波动值为电平绝对差值或者电平方差值。
本实施例所示的技术方案可以由图 1所示的异歩 TDD系统相位同歩装 置来执行，其实现原理和技术效果类似，详细可以参考上述实施例的记载， 此处不再赘述。
图 10为本发明异歩 TDD系统相位同歩方法实施例二的流程图， 如图 10 所示， 本实施例的方法可以包括：
S20 获取上个接收时隙最后时刻的采样相位。
S202、 根据同歩指示为第一同歩指示， 将所述上个接收时隙最后时刻的 采样相位与存储的第二相位相加所得的相位作为第一相位。
S203、 将以第一相位为中心值的相位区间段等分为 N个相位子区间段。
5204、 分别将所述 N个相位子区间段的中心值作为 N个相位调整值。
5205、 根据 N个不同的相位调整值对第一信号分别进行相位调整， 获得 N个调整后第一信号；
5206、 获取所述 N个调整后第一信号在预设时间内的电平波动值； S207、 确定最小电平波动值所对应的调整后第一信号的标识；
S208、 根据所述标识， 从所述 N个调整后第一信号中确定第二信号， 并 输出所述第二信号， 所述第二信号为所述标识对应的调整后第一信号。
本实施例所示的技术方案可以由图 6所示的异歩 TDD系统相位同歩装 置来执行，其实现原理和技术效果类似，详细可以参考上述实施例的记载， 此处不再赘述。
在本发明异歩 TDD系统相位同歩方法实施例三中，本实施例的方法在图 10所示方法实施例的基础上， 进一歩地， 本实施例的方法还可以包括： 将所 述第一相位调整值作为所述第二相位进行存储， 所述第一相位调整值为所述 N个相位调整值中获得所述第二信号所采用的相位调整值。
本实施例所示的技术方案可以由图 7所示的异歩 TDD系统相位同歩装 置来执行，其实现原理和技术效果类似，详细可以参考上述实施例的记载， 此处不再赘述。
图 11为本发明异歩 TDD系统相位同歩方法实施例四的流程图， 如图 11 所示， 本实施例的方法可以包括：
S30 获取上个接收时隙最后时刻的采样相位。 5302、 根据同歩指示为第一同歩指示， 将所述上个接收时隙最后时刻的 采样相位与存储的第二相位相加所得的相位作为第一相位。
5303、 将以第一相位为中心值的相位区间段等分为 N个相位子区间段。
5304、 分别将所述 N个相位子区间段的中心值作为 N个相位调整值。 S305、 根据 N个不同的相位调整值对第一信号分别进行相位调整， 获得
N个调整后第一信号；
5306、 获取所述 N个调整后第一信号在预设时间内的电平波动值；
5307、 确定最小电平波动值所对应的调整后第一信号的标识；
5308、 根据所述标识， 从所述 N个调整后第一信号中确定第二信号， 并 输出所述第二信号， 所述第二信号为所述标识对应的调整后第一信号。
5309、 将所述第一相位调整值作为所述第二相位进行存储， 所述第一相 位调整值为所述 N个相位调整值中获得所述第二信号所采用的相位调整值。
5310、 将所述同歩指示更改为第二同歩指示； 根据所述第二同歩指示， 更新所述第一相位为所述第一相位调整值。
本实施例中， 在更新所述第一相位为第一相位调整值后， 即以第一相位 调整值作为第一相位， 再次执行 S303-S309。
本实施例所示的技术方案可以由图 8所示的异歩 TDD系统相位同歩装 置来执行，其实现原理和技术效果类似，详细可以参考上述实施例的记载， 此处不再赘述。
本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分歩骤 可以通过程序指令相关的硬件来完成， 前述的程序可以存储于一计算机可读 取存储介质中， 该程序在执行时， 执行包括上述方法实施例的歩骤； 而前述 的存储介质包括： ROM、 RAM,磁碟或者光盘等各种可以存储程序代码的介 质。
最后应说明的是： 以上各实施例仅用以说明本发明的技术方案， 而非对 其限制； 尽管参照前述各实施例对本发明进行了详细的说明， 本领域的普通 技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替换； 而这些修改或者替换， 并 不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

权 利 要 求 书
1、 一种异歩时分双工 TDD系统相位同歩装置， 其特征在于， 包括： N 个相位偏置器、 电平计算器和第一选择器， 所述 N个相位偏置器分别与所述 电平计算器和所述第一选择器连接，所述电平计算器与所述第一选择器连接， 所述 N为大于或等于 2的整数；
所述相位偏置器， 用于根据所述相位偏置器对应的相位调整值对第一信 号进行相位调整， 获得调整后第一信号， 并将所述调整后第一信号分别发送 至所述电平计算器和所述第一选择器； 其中， 所述第一信号为基带信号， 所 述 N个相位偏置器分别对应不同的相位调整值；
所述电平计算器，用于获取所述 N个相位偏置器得到的 N个所述调整后 第一信号在预设时间内的电平波动值， 并确定最小电平波动值所对应的调整 后第一信号的标识， 将所述标识发送至所述第一选择器；
所述第一选择器， 用于根据所述电平计算器发送的所述标识， 从所述 N 个调整后第一信号中确定第二信号， 并输出所述第二信号， 所述第二信号为 所述标识对应的调整后第一信号。
2、 根据权利要求 1所述的装置， 其特征在于， 所述电平波动值为电平绝 对差值或者电平方差值。
3、 根据权利要求 1或 2所述的装置， 其特征在于， 还包括：
相位控制器， 分别与所述 N个相位偏置器连接， 用于将以第一相位为中 心值的相位区间段等分为 N个相位子区间段， 以及将所述 N个相位子区间段 的中心值作为所述 N个相位调整值并分别发送至所述 N个相位偏置器，其中， 所述以第一相位为中心值的相位区间段为 [第一相位-第一预设相位，第一相位 +第一预设相位]的相位区间段。
4、 根据权利要求 3所述的装置， 其特征在于， 还包括：
同歩设置器， 与所述相位控制器连接， 用于将所述以第一相位为中心值 的相位区间段发送至所述相位控制器。
5、 根据权利要求 4所述的装置， 其特征在于， 还包括： 相位存储器和加 法器， 所述相位存储器与所述加法器连接， 所述加法器还与所述同歩设置器 连接；
所述相位存储器， 用于存储第二相位， 并将所述第二相位发送给所述加 法器；
所述加法器， 用于将上个接收时隙最后时刻的采样相位和所述相位存储 器发送的所述第二相位相加， 并将相加所得的相位发送至所述同歩设置器； 所述同歩设置器还用于在将所述以第一相位为中心值的相位区间段发送 至所述相位控制器之前， 根据同歩指示为第一同歩指示， 将所述加法器相加 所得的相位作为所述第一相位。
6、 根据权利要求 5所述的装置， 其特征在于， 还包括： 第二选择器， 分 别与所述电平计算器、 所述相位控制器和所述相位存储器连接；
所述电平计算器还用于将所述标识发送至所述第二选择器；
所述相位控制器还用于将所述 N个相位调整值发送至所述第二选择器； 所述第二选择器， 用于根据所述电平计算器发送的所述标识， 从所述相 位控制器发送的 N个相位调整值中确定第一相位调整值， 并将所述第一相位 调整值发送至所述相位存储器， 所述第一相位调整值为所述 N个相位调整值 中获得所述标识对应的所述第二信号所采用的相位调整值；
所述相位存储器还用于将所述第一相位调整值作为所述第二相位进行存 储。
7、 根据权利要求 6所述的装置， 其特征在于， 所述第二选择器还与所述 同歩设置器连接；
所述第二选择器还用于将所述第一相位调整值发送至所述同歩设置器； 所述同歩设置器还用于在接收到所述第二选择器发送的所述第一相位调 整值后， 将所述同歩指示更改为第二同歩指示， 并更新所述第一相位为所述 第一相位调整值。
8、 根据权利要求 7所述的装置， 其特征在于， 所述同歩设置器具体用于 将 [第一相位调整值-第二预设相位，第一相位调整值 +第二预设相位]的相位区 间段发送至所述相位控制器， 所述第二预设相位为所述第一预设相位 /N。
9、 一种异歩时分双工 TDD系统相位同歩方法， 其特征在于， 包括： 根据 N个不同的相位调整值对第一信号分别进行相位调整，获得 N个调 整后第一信号， 所述第一信号为基带信号， 所述 N为大于或等于 2的整数； 获取所述 N个调整后第一信号在预设时间内的电平波动值；
确定最小电平波动值所对应的调整后第一信号的标识； 根据所述标识， 从所述 N个调整后第一信号中确定第二信号， 并输出所 述第二信号， 所述第二信号为所述标识对应的调整后第一信号。
10、 根据权利要求 9所述的方法， 其特征在于， 所述电平波动值为电平 绝对差值或者电平方差值。
11、 根据权利要求 9或 10所述的方法， 其特征在于， 所述根据 N个不 同的相位调整值对第一信号分别进行相位调整， 获得 N个调整后第一信号之 m , 还包括：
将以第一相位为中心值的相位区间段等分为 N个相位子区间段； 分别将所述 N个相位子区间段的中心值作为所述 N个相位调整值； 其中， 所述以第一相位为中心值的相位区间段为 [第一相位 -第一预设相 位， 第一相位 +第一预设相位]的相位区间段。
12、 根据权利要求 11所述的方法， 其特征在于， 所述将以第一相位为中 心值的相位区间段等分为 N个相位子区间段之前， 还包括：
获取上个接收时隙最后时刻的采样相位；
根据同歩指示为第一同歩指示， 将所述上个接收时隙最后时刻的采样相 位与存储的第二相位相加所得的相位作为所述第一相位。
13、 根据权利要求 12所述的方法， 其特征在于， 还包括：
将所述第一相位调整值作为所述第二相位进行存储， 所述第一相位调整 值为所述 N个相位调整值中获得所述第二信号所采用的相位调整值。
14、 根据权利要求 13所述的方法， 其特征在于， 所述确定最小电平波动 值所对应的调整后第一信号的标识之后， 还包括：
将所述同歩指示更改为第二同歩指示；
根据所述第二同歩指示， 更新所述第一相位为所述第一相位调整值。
15、 根据权利要求 14所述的方法， 其特征在于， 所述将以第一相位为中 心值的相位区间段等分为 N个相位子区间段， 包括：
根据所述第二同歩指示，将 [第一相位调整值-第二预设相位，第一相位调 整值 +第二预设相位]的相位区间段等分为 N个相位子区间段， 所述第二预设 相位为所述第一预设相位 /N。
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