WO2015096261A1 - 阵列基板的走线结构 - Google Patents

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    • G02F1/133711—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers by organic films, e.g. polymeric films

Definitions

  • TFT LCD thin film transistor liquid crystal display
  • PSVA polymer polymer stable vertical alignment
  • the trace structure of the array substrate of the vertical alignment type liquid crystal panel in the prior art includes a red line 14 , a green line 15 , a blue line 16 , an odd line 17 , an even line 8 , an array substrate common line 13 , and a color filter substrate.
  • Common line 19 a total of seven curing lines.
  • the red line 14, the green line 15, and the blue line 16 belong to the data line of the curing process, and the odd line 7 and the even line 18 belong to the scanning line of the curing process.
  • the wiring structure of the vertical alignment type liquid crystal panel in the prior art further includes seven corresponding curing pads and an array substrate test pad. For the curing process, a voltage is applied to the curing pad, and the voltage is applied to the corresponding capacitor through a trace connected to the corresponding curing pad (i.e., - of the above seven lines).
  • the wiring structure of the vertical alignment type liquid crystal panel of the prior art includes at least seven traces and curing requirements.
  • the array substrate common line 13 is connected by a trace to be transmitted to the pixel display.
  • the traces of the pad 134 are connected to the common line 13 of the array substrate, most of the traces may be bridged or bridged or connected in a through-hole manner.
  • the trace of the curing pad 13-1 as shown in Fig. 1 is connected to other traces to form a wiring area, which has the risk of electrostatic discharge (ESD).
  • the seven traces will increase the layout space of the array substrate design. Under the condition of the fixed glass substrate size, the more the trace requirements, the smaller the design space; and the more the traces, the more the intersections, the more The risk of ESD (Electronic Static Discharge) increases the risk of product yield loss.
  • ESD Electro Static Discharge
  • the present invention has improved the wiring structure of the array substrate.
  • the invention improves the curing trace design of the array substrate of the vertical alignment type liquid crystal panel according to the actual opening condition of the curing alignment needle of the vertical alignment type liquid crystal panel, thereby reducing the number of curing traces, thereby increasing the installation space. , reducing the risk of yield loss, reducing the number of curing mats, and reducing the number of liquid crystal panel curing probes, reducing the cost of mass production.
  • the present invention proposes a wiring structure of an array substrate.
  • the wiring structure of the array substrate according to the present invention includes red, green and blue lines as data lines during curing, odd and even lines as scanning lines during curing, array substrate common lines, and color film substrate common lines, and respectively connected
  • the red, green, and blue lines, the parity line, the array substrate common line, and the color film substrate common line are corresponding to the red, green, and blue curing pads, the parity curing pad, the array substrate curing pad, and the color film substrate. pad.
  • the trace structure according to the present invention reduces the number of traces and curing pads compared to the prior art, thereby reducing the peripheral routing of the array substrate, increasing the buffer space for design layout, and reducing the occurrence of the process. Bad risks.
  • the number of curing traces is reduced, thereby increasing the space of the design, reducing the risk of yield loss, reducing the number of curing pads, and reducing the number of curing probes required for the liquid crystal panel, thereby reducing the cost of mass production.
  • the red, green and blue lines comprise a red line, a blue line and a green line, and two adjacent ones of the red line, the blue line and the green line are connected by a first thin film transistor, through a gate of the first thin film transistor
  • the poles are controlled to be turned on and off, thereby controlling the adjacent two wires to be short-circuited or separated.
  • a first signal line capable of applying a signal voltage is further included, and a drain of the first thin film transistor is connected to the first signal line.
  • the first signal line can control the first thin film transistor.
  • the blue line and the red line are connected by a first thin film transistor, and the green line and the red line are connected by a first thin film transistor.
  • the blue line and the green line are connected by a first thin film transistor, and the red line and the green line are connected by a first thin film transistor.
  • the odd-numbered line includes an odd-numbered line and an even-numbered line connected by a second thin film transistor, and is controlled to be turned on and off by a gate of the second thin film transistor, thereby controlling the odd-numbered line and the even-numbered line to be short-circuited or separated .
  • By connecting the odd-numbered lines and the even-numbered lines through the thin film transistor it is convenient, quick, and uniform to control the odd-numbered lines and the even-numbered lines, thereby reducing energy consumption and improving the efficiency of the curing process.
  • Fig. 2 shows the arrangement of the red line 4, the green line 15, the blue line 16, the odd line ⁇ and the even line 18 of the wiring structure of the vertical type liquid crystal panel of the prior art. It can be seen that in the prior art, the red line 14, the green line 15, the blue line 6, the odd line 17 and the even line 18 act as five independent lines, individually receiving voltage.
  • the auxiliary curing line 24 is connected to the poles of the first thin film transistor 11 and the second thin film transistor 15, and the auxiliary curing pad 24-1 is configured to receive the gates of the first thin film transistor 11 and the second thin film transistor 15. Pressure.

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Abstract

阵列基板的走线结构涉及液晶显示技术领域。其中包括在固化过程中作为数据线的红绿蓝线（21）、在固化过程中作为扫描线的奇偶数线（22）、阵列基板公共线（20）和彩膜基板公共线（23），以及分别连接到所述红绿蓝线（21）、奇偶数线（22）、阵列基板公共线（20）和彩膜基板公共线（23）的用于接收电压的相应的红绿蓝固化垫（21-1）、奇偶数固化垫（22-1）、阵列基板固化垫（20-1）和彩膜基板固化垫（23-1）。通过改进现有技术，减少了固化总线数目，从而减小了阵列基板的外围走线，增加了设计排版的缓冲空间，也减小了发生制程不良的风险。

Description

阵列基板的走线结构 技术领域
本发明涉及液晶显示技术领域， 尤其涉及一种阵列基板的走线结构。 背景技术
随着信息社会的发展， 人 ί门对显示设备的需求得到了增长， 因而也推动了液 晶面板行业的快速发展， 面板需求量也是急速增长， 对产品品质的要求也越来越 高， 从而对设计及制程能力也提出更高要求。
一般在高分子聚合物稳定型垂直配向 (PSVA)工艺的薄膜晶体管液晶显示器 (TFT LCD)阵列基板的设计中， 都有用于固化线的走线结构， 使得阵列测试垫 (Array test pad)与固化垫 (curing pad)连接起来， 阵列测试垫 (Array test pad)用于阵 列基板制程完成后进行面板电性检査 ¾针使用， 固化垫 (omng pad)用于液晶面板 固化 ¾针使用。 一般情况下， 阵列测试总线 (Array test bus line)与固化总线 (curing bus Ime)都是相同数目且 ·一对应。 这样在产品设计中， 因为固化走线需求， 外 围走线会增加许多 , 对设 排版及制程良率造成风险。
因此， 在现有技术中， 在高分子聚合物稳定型垂直配向 (PSVA)工艺的薄膜晶 体管液晶显示器 0TT LCD)阵列基板的设计中， 都有用于固化线的走线结构， 以 供垂直配向型液晶面板制程中的固化扎针使用。
图 1显示了现有技术中的阵列基板的走线结构。
参照图 1 , 现有技术中垂直配向型液晶面板的阵列基板的走线结构包括红线 14、 绿线 15、 蓝线 16、 奇数线 17、 偶数线】8、 阵列基板公共线 13和彩膜基板 公共线 19, 共七根固化线。 其中红线 14、 绿线 15、 蓝线 16属于固化过程的数据 线， 奇数线 7和偶数线 18属于固化过程的扫描线。 现有技术中垂直配向型液晶 面板的走线结构还包括七个相应的固化垫以及阵列基板测试垫。 对于固化过程而 言， 对固化垫施加电压， 电压通过与相应固化垫相连的走线（即上述七条线之 - -) 施加到相应的电容。
因此， 现有技术中的垂直配向型液晶面板的走线结构包括至少七条走线和固 化的需求。 一般而言， 为了通过陈列基板薄膜晶体管的公共线 13 施加固化电压 (Curing Voltage) , 需要额外设计固化垫 (Curing Pad) 13-1 , 并以走线将固化垫 (Curing Pad)l 3-1 电连通到阵列基板的像素显示区域内各像素的公共线 13。 借此， 固化电
134灌入， 通过走线连接阵列基板公共线 13 , 以传送至像素显示
Figure imgf000003_0001
然而， 在圏化垫 134 的走线连接阵列基板公共线 13之前， 多半会跨过或桥 接或以贯孔方式连接其它走线。如图 1所示的固化垫 13-1的走线即与其它走线衔 接形成了接线区， 具有静电放电 (ESD, Electronic Static Discharge)的风险。
如此可见， 七根走线将增加阵列基板设计的排版空间， 在固定的玻璃基板大 小条件下， 走线需求越多， 设计空间越小； 而走线过多， 交叉处也越多， 也增加 外围交叉处静电放电 (ESD, Electronic Static Discharge)的风险， 增加产品良率流失 的风险。
针对上述现有技术中的不足和缺陷， 本发明对阵列基板的走线结构进行了改 进。
如上所述， 在现有技术中的阵列基板的走线结构中， 至少七根走线将增加阵 列基板设计的排版空间， 在固定的玻璃基板大小条件下， 走线需求越多， 设计空 间越小；而走线过多，交叉处也越多，也增加外围交叉处静电放电 (ESD, Electronic Static Discharge)的风险， 增加产品良率流失的风险。
本发明根据垂直配向型液晶面板的固化扎针的实际通入¾号情况， 改进了垂 直配^型液晶面板的阵列基板的固化走线设计， 减少了固化走线的数目， 从而增 加了设^空间， 降低了良率流失风险， 减少了固化垫的数量， 同时也减少了液晶 面板固化探针的需求数目， 降低了大规模生产的成本。
因此， 本发明提出了一种阵列基板的走线结构。
根据本发明的阵列基板的走线结构包括在固化过程中作为数据线的红绿蓝 线、 在固化过程中作为扫描线的奇偶数线、 阵列基板公共线和彩膜基板公共线， 以及分别连接到所述红绿蓝线、 奇偶数线、 阵列基板公共线和彩膜基板公共线的 ffl于接收电压的相应的红绿蓝固化垫、 奇偶数固化垫、 阵列基板固化垫和彩膜基 板固化垫。 以此方式，根据本发明的走线结构相比现有技术减少了走线和固化垫的数量, 从而减少了阵列基板的外围走线， 增加了设计排版的缓冲空间， 也减小了发生制 程不良的风险。 减少了固化走线的数目， 从而增加了设^空间， 降低了良率流失 风险， 减少了固化垫的数量， 同时也减少了液晶面板固化探针的需求数目， 降低 了大规模生产的成本。
优选地， 所述红绿蓝线包括红线、 蓝线和绿线， 所述红线、 蓝线和绿线中相 邻的两根线通过第一薄膜晶体管相连， 通过所述第一薄膜晶体管的栅极来控制其 通断，从而控制所述相邻的两根线短路或分开。通过薄膜晶体管来连接相邻的线， 可以方便、 快捷、 统一地控制红线、 蓝线和绿线， 减小了能源消耗， 提高了固化 工艺的效率。
优选地， 还包括能够施加信号电压的第一信号线， 所述第一薄膜晶体管的樋 极连接到所述第一信号线。 第一信号线可 ]¾来控制第一薄膜晶体管。
优选地， 所述红线和所述蓝线通过第一薄膜晶体管相连， 且所述绿线和所述 蓝线通过第一薄膜晶体管相连。
优选地， 所述蓝线和所述红线通过第一薄膜晶体管相连， 且所述绿线和所述 红线通过第一薄膜晶体管相连。
优选地， 所述蓝线和所述绿线通过第一薄膜晶体管相连， 且所述红线和所述 绿线通过第一薄膜晶体管相连。
优选地， 所述奇偶数线包括通过第二薄膜晶体管相连的奇数线和偶数线， 通 过所述第二薄膜晶体管的栅极来控制其通断， 从而控制所述奇数线和偶数线短路 或分开。 通过薄膜晶体管来连接奇数线和偶数线， 可以方便、 快捷、 统一地控刺 奇数线和偶数线， 减小了能源消耗， 提高了固化工艺的效率。
优选地， 还包括能够施加信号电压的第二信号线， 所述第二薄膜晶体管的極 极连接到所述第二信号线。 第二信号线可用来控制第二薄膜晶体管。
优选地， 所述走线结构还包括至少一条辅助固化线和连接到所述辅助固化线 的辅助固化垫。
优选地， 所述辅助固化线连接到所述第一薄膜晶体管和所述第二薄膜晶体管 的栅极， 所述辅助固化垫 于接收所述第一薄膜晶体管和所述第二薄膜晶体管的 櫥极电压。 仅通过一条辅助固化线， 可以方便、 快捷、 统一地控制红线、 绿线、 蓝线、 奇数线和偶数线的通断， 减小了能源消耗， 提高了固化工艺的效率。 同时， 本发明通过改进现有设 t, 减少了固化总线数目， 从而减少了阵列基 板的外围走线， 增加了设计排版的缓冲空间， 也减小了发生制程不良的风险。 另 ····-方面，减少了电路的交叉处,有效避免了交叉处静电放电 (ESD, Electronic Static Discharge)的风险
上述技术特征可以各种适合的方式组合或由等效的技术特征来替代， 只要能 够达到本发明的目的。 附图说明
在下文中将基于仅为非限定性的实施例并参考附图来对本发明进行更详细 的描述。 其中- 图 1显示了现有技术中的阵列基板的走线结构- 图 2显示了现有技术中的阵列基板的走线结构的红线、 绿线、 蓝线、 奇数线 和偶数线的布置；
图 3显示了根据本发明的阵列基板的走线结构；
图 4 显示了根据本发明的阵列基板的走线结构的红绿蓝线和奇偶数线的布 置。
在图中， 相同的构件由相同的附图标记标示。 對图并未按照实际的比例绘制。 具体实施方式
下面将参照付图来详细地介绍本发明。
图 2显示了现有技术中的垂直配 ^型液晶面板的走线结构的红线】 4、绿线 15、 蓝线 16、 奇数线 Π和偶数线 18的布置。 可见在现有技术中， 红线 14、 绿线 15、 蓝线】 6、 奇数线 17和偶数线 18作为五条彼此独立的线路， 单独地接受电压。
参照图 2, 申请人经过研究认为， 在固化工艺过程中， 红线 14、 绿线 15和蓝 线 16 .只需在同一时刻承受相同额度的电压。 同理， 奇数线 17和偶数线 18也只 需在同一时刻承受相同额度的电压。 因此， 在固化工艺过程中， 红线 ：4、 绿线 15和蓝线 16不需要作为三根相互独立的走线相应地接受电压， 同理， 奇数线 17 和偶数线 18也不需要作为两根相互独立的走线相应地接受电压。
据此， 本发明提出了一种阵列基板的走线结构。 图 3显示了根据本发明的垂 直配向型液晶面板的阵列基板的走线结构。 参照图 3， 根据本发明的阵列基板的走线结构包括在固化过程中作为数据线 的红绿蓝线 21、 在固化过程中作为扫描线的奇偶数线 22、 阵列基板公共线 20和 彩膜基板公共线 23 , 以及分别连接到所述红绿蓝线 2】、 奇偶数线 22、 阵列基板 公共线 20和彩膜基板公共线 23的用于接收电压的相应的红绿蓝固化垫 2i-l、 奇 偶数圏化垫 22-1、 阵列基板圏化垫 20-1和彩膜基板固化垫 23 1。
图 4 显示了根据本发明的阵列基板的走线结构的红绿蓝线和奇偶数线的布 置。
参照图 4， 所述红绿蓝线 21包括红线 6、 蓝线 8和绿线 7, 所述红线 6、 蓝线 8和绿线 7中相邻的两根线通过第一薄膜晶体管 11相连，可以通过第一薄膜晶体 管 11的栅极来控制第一薄膜晶体管 1 1的通断， 从而控制通过该第一薄膜晶体管
1 1 相连的两根线短路或分开。 其中根据具体的结构设计需求， 第一薄膜晶体管 11的数量可以为一个或多个。
在图 4所示的实施例中， 蓝线 8和绿线 7通过第一薄膜晶体管 11相连， 且绿 线 7和红线 6通过第 ·薄膜晶体管相连。
备选地， 也可以是如 T情况： 红线 6和蓝线 8通过第一薄膜晶体管 11相连， 且绿线 7和蓝线 8通过第一薄膜晶体管 i i相连。
备选地， 也可以是如 T情况： 蓝线 8和红线 6通过第一薄膜晶体管 11相连， 且绿线 7和红线 6通过第一薄膜晶体管 11相连。
在一个实施例中， 根据本发明的阵列基板的走线结构还包括能够施加信号电 压的第一信号线， 第一薄膜晶体管 11的栅极 12连接到第一信号线。
参照图 4, 在一个优选的实施例中， 奇偶数线 22包括通过第二薄膜晶体管 15 相连的奇数线 9和偶数线 10, 通过第二薄膜晶体管 15的栅极来控制其通断， 从 而控制奇数线 9和偶数线 10短路或分开。 其中根据具体的结构设计需求， 第二 薄膜晶体管 15的数量可以为一个或多个。
在 ·个实施例中， 还包括能够施加信号电压的第二信号线， 第二薄膜晶体管 5的栅极 12连接到第二信号线。
再次参照图 3， 根据本发明的阵列基板的走线结构还包括至少一条辅助固化 线 24和连接到辅助固化线 24的辅助圏化垫 24-1。
优选地，辅助固化线 24连接到第一薄膜晶体管 11和第二薄膜晶体管 15的極 极，辅助固化垫 24-1 ^于接收第一薄膜晶体管 11和第二薄膜晶体管 15的栅极电 压。
本发明通过改进现有技术， 减少了固化总线数目， 从而减少了阵列基板的夕卜 围走线， 增加了设计排版的缓冲空间， 也减小了发生制程不良的风险。 相对于现 有技术带来了显著进步。
虽然已经参考优选实施例对本发明进行了描述， 但在不脱离本发明的范围的 情况下， 可以对其进行各种改进并且可以用等效物替换其中的部件。 本发明并不 局限于文中公幵的特定实施例 ' 而是包括落入权利要求的范圈內的所有技术方 案。

Claims

权利要求书
1. 阵列基板的走线结构， 其中， 包括在固化过程中作为数据线的红绿蓝线 (21), 在固化过程中作为扫描线的奇偶数线 (22)、 阵列基板公共线 (20)和彩膜基板 公共线 (23), 以及分别连接到所述红绿蓝线 (21)、 奇偶数线 (22)、 阵列基板公共线
(20)和彩膜基板公共线 (23)的用于接收电压的相应的红绿蓝固化垫 (21- 1)、 奇偶数 固化垫 (22-1)、 阵列基板固化垫 (20 1)和彩膜基板固化垫 (23- 1)。
2. 根据权利要求 1所述的走线结构， 其中， 所述红绿蓝线 (21)包括红线、 蓝 线和绿线， 所述红线、 蓝线和绿线中相邻的两根线通过第一薄膜晶体管相连， 通 过所述第一薄膜晶体管的栅极来控制其通断， 从而控制所述相邻的两根线短路或 分开。
3. 根据权利要求 2所述的走线结构， 其中， 还包括能够施加信号电压的第一 信号线， 所述第一薄膜晶体管的櫥极连接到所述第一信号线。
4. 根据权利要求 2所述的走线结构， 其中， 所述红线和所述蓝线通过第一薄 膜晶体管相连， ϋ所述绿线和所述蓝线通过第一薄膜晶体管相连。
5. 根据权利要求 2所述的走线结构， 其中， 所述蓝线和所述红线通过第一薄 膜晶体管相连， ϋ所述绿线和所述红线通过第一薄膜晶体管相连。
6. 根据权利要求 2所述的走线结构， 其中， 所述蓝线和所述绿线通过第一薄 膜晶体管相连， 所述红线和所述绿线通过第一薄膜晶体管相连。
7. 根据权利要求 2所述的走线结钩， 其中， 所述奇偶数线 (22)包括通过第二 薄膜晶体管相连的奇数线和偶数线， 通过所述第二薄膜晶体管的樋极来控制其通 断， 从而控制所述奇数线和偶数线短路或分开。
8. 根据权利要求 7所述的走线结构， 其中， 还包括能够施加信号电压的第二 信号线， 所述第二薄膜晶体管的櫥极连接到所述第二信号线。
9. 根据权利要求 7所述的走线结构， 其中， 所述走线结构还包括至少一条辅 助固化线 (24)和连接到所述辅助固化线 (24)的辅助固化垫 (24-1)。
10. 根据权利要求 9所述的走线结构， 其中， 所述辅助固化线 (24)连接到所述 第一薄膜晶体管和所述第二薄膜晶体管的栅极， 所述辅助固化垫 (24-1)用于接收 所述第一薄膜晶体管和所述第二薄膜晶体管的栅极电压。
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