WO2015056877A1 - 싱크의 송신 클럭 생성 장치 및 생성된 송신 클럭을 이용한 송신 방법 - Google Patents

싱크의 송신 클럭 생성 장치 및 생성된 송신 클럭을 이용한 송신 방법 Download PDF

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WO2015056877A1
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data
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transmission
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김태진
신대중
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주식회사 더즈텍
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Definitions

  • the present invention relates to a semiconductor device, and more particularly, to an apparatus for generating a transmission clock without a reference clock in a sink and a method for transmitting data from a sink to a source using the generated transmission clock.
  • the source transfers the clock and data together, and the sink recovers the clock.
  • the clock data recovery (CDR) of the sink is responsible for restoring the clock and aligning the phase of the restored clock.
  • the source and sink communicate over one or more unidirectional channels that can transfer data from the source to the sink at high speed.
  • Some communication schemes may include a unidirectional channel that transmits data from the sink to the source, or a bidirectional channel between the source and the sink.
  • bidirectional channels transmit data at a slower rate than unidirectional channels.
  • a configuration for generating a transmission clock separately for bidirectional data transmission should be included in the source and the sink, respectively.
  • the source is provided with a reference clock
  • the sink is often unsure whether a reference clock is available.
  • design must be done in case there is no reference clock.
  • data can be transmitted by using unidirectional channel as bidirectional channel.
  • the transmission clock can be secured without introducing a complicated configuration into the sink.
  • the unidirectional channel as a bidirectional channel simplifies the transmission between sink and source.
  • the clock recovery process is omitted and data transmission and reception are possible only by phase matching.
  • a sink generates a transmission clock without a reference clock and transmits return data.
  • the sink generates a digitally controlled oscillator code using the phase difference between the received clock of the data signal received from the source and the recovered clock, and uses the recovered clock recovered by the generated digitally controlled oscillator code to generate data from the data signal.
  • a transmission clock is generated by a receiver for restoring a signal and a digitally controlled oscillator code locking the restored clock to the reception clock, and when a return data request identifier is received from the source, return data is received using the transmission clock. It may include a transmitter for transmitting to.
  • the receiver generates a digital phase oscillator code by using a digital phase detector for detecting a phase difference between a received clock of the data signal received from the source and a restored clock, and a phase difference detected by the digital phase detector. And a first digitally controlled oscillator for outputting the recovered clock using a converter and the digitally controlled oscillator code.
  • the receiver may include a linear phase detector for detecting a phase difference between a received clock of the data signal received from the source and a restored clock, a differential pump for converting the phase difference detected by the linear phase detector into a control voltage, and converting the control voltage. And an analog-to-digital converter for converting to a digitally controlled oscillator code, and a first digitally controlled oscillator for outputting the restored clock using the digitally controlled oscillator code.
  • the transmitter may include a second digital control oscillator outputting the transmission clock using the digital control oscillator code, and a serializer serializing the return data using the transmission clock.
  • the lock detector may further include a lock detector configured to compare the reception clock with the restored clock to output a locking detection signal indicating whether the first digital control oscillator is locked.
  • the return data may include a header and option data, and may further include a mini training pattern.
  • the return data may be an identifier for no return data.
  • the data signal received from the source and the return data may be transmitted through the same channel.
  • a data transmission method between a source for transmitting data using a reference clock and a transmission clock without generating a reference clock to transmit data may be performed by using a reception clock of a data signal received from the source.
  • the step of outputting the transmission clock by the digital control oscillator included in the transmitter of the sink using the reception clock of the data signal received from the source may include the reception clock of the data signal received from the source and the restored clock.
  • Generating a digitally controlled oscillator code using a phase difference may be included in the sink of the sink using the digitally controlled oscillator code; Comparing the digital control oscillator included in the sink of the sink with the digital control oscillator code included in the sink of the sink when the digital control oscillator included in the receiver of the sink is locked Steps to Provide It can be included.
  • the return data is transmitted in the return data transmission interval and may include a mini training pattern.
  • the return data may include a header and option data.
  • the return data may be a no return data identifier.
  • the return data request identifier may include a transmission end identifier.
  • the size of the return data may be variable.
  • the transmission of the return data ends.
  • the method may further include transmitting a transmission termination identifier to the source.
  • FIG. 1 is a diagram illustrating a source and sink configuration by way of example.
  • FIG. 2 is a diagram illustrating an exemplary configuration of a clock generator of a sink.
  • FIG. 3 is a diagram illustrating another exemplary configuration of a clock generator of the sink.
  • FIG. 4 is a diagram illustrating another exemplary configuration of a clock generator of the sink.
  • FIG. 5 is a diagram for describing an exemplary operation of the clock generation device illustrated in FIGS. 2 to 4.
  • FIG. 6 is a diagram illustrating still another exemplary configuration of a clock generator of the sink.
  • FIG. 7 is a diagram for describing an exemplary operation of the clock generator of the sink illustrated in FIG. 6.
  • FIGS. 8 and 9 are diagrams illustrating an exemplary configuration of the transmission clock setter shown in FIGS. 2 to 4 and 6.
  • FIG. 10 is a diagram illustrating another exemplary configuration of a clock generator of the sink.
  • FIG. 11 is a diagram illustrating still another exemplary configuration of a clock generator of the sink.
  • FIGS. 10 to 11 are diagram illustrating an exemplary configuration of the analog-to-digital converter shown in FIGS. 10 to 11.
  • FIG. 13 is a flowchart illustrating an example of a data transmission process between a source and a sink.
  • 18 is a diagram illustrating a mini training pattern.
  • FIG. 1 is a diagram illustrating a source and sink configuration by way of example.
  • the source and sink are electrically connected through a channel, and the source transmits a data signal to the sink.
  • the source transmits a synchro data signal at high speed through one channel, and the sink generates a transmission clock using the clock recovered from the data signal and transmits the return data to the source.
  • the source and sink each include a transmitter and a receiver.
  • the receiver of the source and the receiver of the sink are clock and data recovery (CDR) to recover the clock and data from the data signal, and the transmitter of the sink generates a transmit clock having a frequency substantially the same as the clock recovered by the CDR.
  • the receiver of the source may recover the data and / or clock from the return data.
  • the clock recovery process may be omitted or simplified.
  • the return data is transmitted from the sink to the source in a time period in which there is no data transmission from the source (hereinafter, referred to as a return data transmission interval).
  • the return data transmission interval starts when the source notifies the sink that the transmission of the data signal is completed or when the source requests the sink for transmission of the return data. Meanwhile, the return data transmission interval ends when the sink notifies the source that the sink has completed the transmission of the return data or the source indicates that there is no return data to be transmitted.
  • the data transmission direction of the channel is changed so that only the sink can transmit data.
  • the return data transmission interval may occur at least once during the communication of the data signal between the source and the sink. The length of the return data transmission interval may vary depending on the size of the return data.
  • the length of the return data transmission section is relatively short compared to the section in which the data signal is transmitted.
  • the size of the return data smaller than the return data transmission interval, it is possible to enable bidirectional communication at the same time without affecting the data transmission efficiency between the source and the sink at all.
  • the size of the return data is larger than the return data transmission interval, it is also possible to divide the return data using the subsequent return data transmission interval may not affect the data transmission efficiency between the source and sink.
  • the size of the return data is larger than the return data transmission interval, the data may be transmitted by increasing the data transmission speed.
  • FIG. 2 is a diagram illustrating a configuration of a clock generator of a sink.
  • the sink is composed of a receiver 100 and a transmitter 300, and is electrically communicatively connected to a source through a bidirectional interface.
  • the receiver 100 generates a digitally controlled oscillator code using the phase difference between the received clock of the data signal received from the source and the recovered clock, and uses the recovered clock recovered by the generated digitally controlled oscillator code. Restore data from the signal.
  • the transmitter 300 generates a transmission clock by a digital control oscillator code that locks the recovered clock to the reception clock, and transmits the return data to the source using the transmission clock.
  • the clock generator of the sink includes a digital phase detector 110, a time-to-digital converter 120, a first digitally controlled oscillator 130, a lock detector 140, a transmission clock setter 200, and a second digitally controlled oscillator ( 310).
  • the digital phase detector 110 detects a phase difference between the received clock and the restored clock.
  • the phase of the reception clock of the data signal input through the bidirectional interface is compared with the phase of the clock recovered using the reception clock to output a detected phase difference indicating whether the phase of the recovered clock is later or faster than the reception clock.
  • the data signal may include at least one of a main training pattern and a mini training pattern.
  • the digital phase detector 110 may be, for example, a nonlinear detector such as an Alexander phase detector, an oversampled phase detector, or a Bang-Bang phase detector.
  • the nonlinear phase detector Compared to a linear phase detector that compares the phase difference between the input data signal and the recovered clock and produces an up signal pulse UP and a down signal pulse DN having a width proportional to the difference, the nonlinear phase detector is characterized by You can ignore the information about magnitude and output the polarity of the phase error.
  • the time-to-digital converter 120 is connected to the output terminal of the digital phase detector 110 and converts the detected phase difference into a digitally controlled oscillator code.
  • the detected phase difference may be output in various forms, for example, UP / DN, Early / late, Error / Ref, etc., and the phase of the recovered clock is faster / slower than the phase of the received clock.
  • Time-to-digital converter 120 converts the detected phase difference into a digitally controlled oscillator code that is a digital signal of n bits (n is a natural number). Accordingly, until the first digital control oscillator 130 is locked, the digital control oscillator codes having different values may be continuously output. When the first digitally controlled oscillator 130 is locked, the time-to-digital converter 120 may output a fixed digitally controlled oscillator code.
  • the first digitally controlled oscillator 130 is connected to an output terminal of the time-to-digital converter 120 and outputs a clock recovered by the digitally controlled oscillator code.
  • the first digitally controlled oscillator 130 increases or decreases the frequency of the clock according to the n-bit digitally controlled oscillator code. For example, using a 9-bit digitally controlled oscillator code, the digitally controlled oscillator can output clocks with up to 512 different frequencies.
  • the digitally controlled oscillator may be designed to have various structures.
  • a digital-controlled oscillator can be configured by combining a digital-to-analog converter and a voltage-controlled oscillator.
  • a digitally controlled oscillator can also be configured by directly adjusting the output of the oscillator using a digital input as a switch.
  • the digital control oscillator can be implemented using various methods.
  • the lock detector 140 is connected to an output terminal of the first digitally controlled oscillator 130 and determines whether the first digitally controlled oscillator 130 is locked.
  • the lock detector 140 compares the received clock with the clock recovered by the first digitally controlled oscillator 130 and outputs a locking detection signal when locking occurs. For example, if the rising edges of the received clock and the restored clock are matched and matched, the lock detector 140 may determine that the locking has been made. As another example, the lock detector 140 may determine whether to lock by counting the number of times the rising edges of the received clock and the restored clock coincide with each other. In addition, it is a matter of course that it is possible to determine whether or not to lock using a variety of methods.
  • the lock detector 140 is illustrated as being located in the receiver 100, but is not necessarily limited thereto.
  • the locking detection signal is directly provided from the lock detector 140 to the transmission clock setter 200, this is merely an example for clarity, and the locking detection signal is a control circuit of a sink (not shown). It may be provided alone or with a control signal via.
  • the deserializer 150 parallelizes the serial data signal input through the bidirectional interface using the recovered clock.
  • the data signal may include a return data request identifier REQUEST for the source to request the return data transmission of the sink.
  • the return data request identifier REQUEST may include a transmission end identifier DONE indicating that the source has completed data transmission.
  • the source may transmit a return data request identifier REQUEST to the sink.
  • the parallelized data is output to the control circuit of the sink.
  • the control circuit of the sink not only processes the parallelized data but also performs a function of controlling the operations of the receiver 100, the transmission clock setter 200, and the transmitter 300.
  • the control circuit of the sink transmits the return data to the source through the transmitter 300 by the return data request identifier REQUEST.
  • the control circuit of the sink may continue to receive the data signal after transmitting the return data to the source.
  • the control circuit of the sink may generate the return data and then transmit the return data to the source upon receiving the second return data request identifier REQUEST.
  • the transmit clock setter 200 is positioned between the receiver 100 and the transmitter 300 and provides a digitally controlled oscillator code to a second digitally controlled oscillator 310 located at the transmitter 300.
  • the transmission clock setter 200 may provide a digital control oscillator code to the second digital control oscillator 310 when receiving the locking detection signal from the lock detector 140.
  • the control circuit of the sink turns off the transmitter 300 during a reception operation and the receiver 100 during a transmission operation. ) Can also be turned off.
  • the transmit clock setter 200 may provide the digital control oscillator code to the second digital control oscillator 310 by a combination of the locking detection signal and the control signal from the control circuit. An example and operation of the structure of the transmit clock setter 200 will be described with reference to FIGS. 8 and 9.
  • the second digitally controlled oscillator 310 provides a transmit clock.
  • the second digitally controlled oscillator 310 outputs a transmission clock using a digitally controlled oscillator code corresponding to the locking detection signal.
  • the second digital control oscillator 310 and the first digital control oscillator 130 may have the same structure. Accordingly, the second digital control oscillator 310 and the first digital control oscillator 130 may output the same clock by the digital control oscillator code for outputting the locking detection signal.
  • the serializer 320 serializes and returns the return data input by the control circuit.
  • the returned return data is sent to the source via a bidirectional interface.
  • the control circuit of the sink transmits the return data to the source through the serializer 320.
  • the control circuit of the sink transmits the return data no identifier NO RETURN DATA to the source through the serializer 320.
  • the control circuit of the sink may transmit a transmission end identifier DONE indicating the end of the return data transmission interval together with the return data or the no return data identifier NO RETURN DATA.
  • the bidirectional interface 330 controls the data transmission direction between the source and the sink.
  • the bidirectional interface 330 stops transmitting return data from the sink to the source, and when sending a return data from the sink, the bidirectional interface 330 receives the data signal from the source to the sink. Stop.
  • the data transmission direction of the bidirectional interface 330 is determined by the control signal of the control circuit of the sink.
  • the control circuit of the sink enables the bidirectional interface 330 to transmit the return data from the sink to the source by the return data request identifier REQUEST received from the source.
  • the control circuit of the sink transmits the transmission termination identifier DONE to the source and allows the bidirectional interface 330 to receive the data signal from the source.
  • the two-way interface of the source Similar to the operation of the two-way interface of the sink, the two-way interface of the source also changes the data transmission direction by the return data request identifier REQUEST.
  • 3 is a diagram illustrating another configuration of the clock generator of the sink.
  • the clock generator of the sink includes a digital phase detector 110, a time-to-digital converter 120, a first digitally controlled oscillator 130, a lock detector 140, a digital filter 160, and a transmission clock.
  • a setter 200 and a second digitally controlled oscillator 310 are included. The description of the components described in FIG. 2 will be omitted.
  • the clock generator of the sink shown in FIG. 3 further includes a digital filter 160 located between the time-digital converter 120 and the first digitally controlled oscillator 130.
  • the digital filter 160 filters the digital control oscillator code output from the time-to-digital converter 120 in the digital mode. The jitter noise characteristics of the clock and transmit clock recovered by the digital filter 160 may be improved.
  • FIG. 4 is a view showing another configuration of the clock generator of the sink.
  • the clock generator of the sink includes a digital phase detector 110, a time-to-digital converter 120, a first digitally controlled oscillator 130, a lock detector 140, a digital filter 160, and a transmission clock.
  • a setter 200 and a second digitally controlled oscillator 310 are included. The description of the components described in FIG. 2 will be omitted.
  • the digital phase detector 110 detects a phase difference between the received clock and the restored clock.
  • the phase difference output by the digital phase detector 110 may be in various forms.
  • the phase difference may be a pulse indicating fast / slow or a pulse indicating Reference / Error.
  • the detection value is kept constant.
  • the fast pulse and the slow pulse may be output at the same time or may be output as a very short pulse.
  • the locking state may be expressed in various forms. Therefore, the lock detector 140 may determine whether the lock is performed using the form of the phase difference output in the locked state.
  • FIG. 5 is a diagram for describing an operation of the clock generation device illustrated in FIGS. 2 to 4.
  • the first digital control oscillator 130 operates to lock the clock restored to the received clock of the input data signal (410).
  • the lock detector 140 outputs a locking detection signal (420). Thereafter, while the transmitter is operating, the receiver 100 is turned off by the control of the control circuit (430).
  • an n-bit digitally controlled oscillator code corresponding to the locking detection signal is transmitted to the second digitally controlled oscillator 310 by the transmit clock setter 200 (440). Subsequently, the second digital control oscillator 310 outputs a transmission clock having a fixed frequency by using an n-bit digital control oscillator code (450). The transmitter 300 transmits the return data to the source by using the transmission clock (460).
  • the transmitter 300 when the locking detection signal is output, the transmitter 300 may be turned on to generate a transmission clock. In another embodiment, even when the locking detection signal is output, the transmitter 300 may be turned on only by the control of the control circuit. As another embodiment, even when the locking detection signal is output, the transmitter 300 may be turned on only when the receiver 100 is turned off. Therefore, in FIG. 5, steps 420 and 440 are shown to be performed at the same time, but according to an exemplary embodiment, may be performed at different times. Likewise, steps 430 and 450 are not necessarily performed at the same time.
  • FIG. 6 is a diagram illustrating still another configuration of the clock generator of the sink.
  • the clock generator of the sink includes a digital phase detector 110, a time-to-digital converter 120, a first digitally controlled oscillator 130, a lock detector 140, a transmission clock setter 200, A sigma-delta converter 210 and a second digitally controlled oscillator 310. Description of the components described in FIG. 1A will be omitted.
  • the clock generator of the sink shown in FIG. 6 further includes a sigma-delta converter 210 positioned between the time-digital converter 120 and the transmit clock setter 200.
  • the sigma-delta converter 210 accumulates digitally controlled oscillator codes output from the time-digital converter 120 and outputs an average value. Specifically, the sigma-delta converter 210 changes the number of bits of the digitally controlled oscillator code through an error feedback operation using the difference between the two digitally controlled oscillator codes.
  • the sigma-delta converter 210 may output a digitally controlled oscillator code of K bits (K is a natural number). The jitter noise characteristics of the clock and transmit clock recovered by the sigma-delta converter 210 may be improved.
  • the sigma-delta converter 210 may be replaced with an accumulator.
  • FIG. 7 is a diagram for describing an operation of a clock generator of the sink illustrated in FIG. 6.
  • the first digital control oscillator 130 operates to lock the clock restored to the received clock of the input data signal (410).
  • the lock detector 140 outputs a locking detection signal (420). Thereafter, while the transmitter is operating, the receiver 100 is turned off by the control of the control circuit (430).
  • an n-bit digitally controlled oscillator code corresponding to the rocking detection signal is passed to sigma-delta converter 210 (470).
  • the sigma-delta converter 210 accumulates the received n-bit digitally controlled oscillator code, calculates an average value, and generates a K-bit digitally controlled oscillator code (475).
  • the sigma-delta converter 210 fixes and outputs the K-bit digitally controlled oscillator code 480.
  • the second digitally controlled oscillator 310 outputs a transmission clock having a fixed frequency by using a K-bit digitally controlled oscillator code (485).
  • the transmitter 300 transmits the return data to the source by using the transmission clock (490).
  • the time required for securing the transmission clock may be reduced.
  • the sigma-delta converter 210 and the transmitter 300 may be turned on to generate a transmission clock.
  • the transmitter 300 may be turned on only by the control of the control circuit.
  • the transmitter 300 may be turned on only when the receiver 100 is turned off. Therefore, in FIG. 7, steps 410 and 470 are shown to be performed at the same time, but according to an embodiment, they may be performed at different times. Similarly, steps 420 and 480 are not necessarily performed at the same time, and steps 430 and 485 are also the same.
  • FIGS. 8 and 9 are diagrams illustrating an exemplary configuration of the transmission clock setter shown in FIGS. 2 to 4 and 6.
  • the transmit clock setter 200 may be implemented using a 2: 1 multiplexer having two inputs.
  • the first input of the multiplexer is connected to the time-to-digital converter 120, the digital filter 160, or the sigma-delta converter 210 to receive a digital control oscillator code.
  • the second input terminal of the multiplexer is connected to the output terminal of the multiplexer and receives the output digital control oscillator code again.
  • the digital control oscillator code can be provided to the second digital control oscillator 310 even when the receiver 100 is turned off and no digital control oscillator code is provided.
  • the control signal provided by the downstream control circuit may serve as an enable signal for turning on or off the multiplexer or selecting an input terminal of the multiplexer together with the locking detection signal.
  • the signal for selecting the input of the multiplexer may be a locking detection signal provided from the lock detector 140.
  • the first input terminal may be selected by the locking detection signal.
  • the multiplexer may be configured to basically select the second input terminal when the locking detection signal is not input. For this reason, the digital control oscillator code may not be provided to the second digital control oscillator 310 until the locking detection signal is provided.
  • the digital control oscillator code corresponding to the locking detection signal may be continuously provided to the second digital control oscillator 310.
  • the signal for selecting the input terminal of the multiplexer may be a combination of a rocking detection signal and a control signal.
  • a logic circuit (not shown) for receiving a logic detection operation and a control signal and inputting the logic signal to the multiplexer may be connected to the multiplexer.
  • the locking detection signal is provided to the control circuit, the control circuit may turn on the transmitter 300 after receiving the locking detection signal.
  • the transmission clock setter 200 may be configured as a latch that stores a digital control oscillator code.
  • the latch stores the digitally controlled oscillator code so that the digitally controlled oscillator code corresponding to the locking detection signal is removed even if the receiver 100 is turned off before the operation of providing the transmit clock is started or before the transmitter 300 is turned on. 2 may be provided to the digital control oscillator 310.
  • the multiplexer of FIG. 8 may be omitted or replaced by a simple circuit element such as a switch by the control circuit controlling the input / output to the latch. .
  • FIG. 10 is a diagram showing the configuration of the clock generator of the sink
  • FIG. 11 is a diagram showing another configuration of the clock generator of the sink.
  • the sink is composed of a receiver 100 and a transmitter 300, and is electrically communicatively connected to a source through a bidirectional interface.
  • the receiver 100 generates a digitally controlled oscillator code using the phase difference between the received clock of the data signal received from the source and the recovered clock, and uses the recovered clock recovered by the generated digitally controlled oscillator code. Restore data from the signal.
  • the transmitter 300 generates a transmission clock by a digital control oscillator code that locks the recovered clock to the reception clock, and transmits the return data to the source using the transmission clock.
  • the clock generator of the sink includes a linear phase detector 115, a charge pump / LPF 125, a first digitally controlled oscillator 130, a lock detector 140, a transmit clock setter 200, and a second digitally controlled oscillator ( 310).
  • the linear phase detector 115 detects the phase difference between the received clock and the recovered clock.
  • the phase of the received clock of the data signal input through the bidirectional interface 330 is compared with the phase of the recovered clock using the received clock to output a detected phase difference indicating whether the phase of the recovered clock is later or faster than the received clock.
  • the data signal may include at least one of a main training pattern and a mini training pattern.
  • Hogge type phase detector which is a representative linear phase detector 115, has a structure in which two simple phase detectors consisting of a D flip-flop and an XOR gate are connected, but is not necessarily limited thereto, and a linear phase detector having various configurations may be applied. .
  • the linear phase detector 115 compares the phase difference between the data signal and the reconstructed clock and generates, for example, an up signal pulse UP and a down signal pulse DN having a width proportional to the phase difference.
  • Charge pump / LPF 125 includes a charge pump and a low pass filter and is connected to the output of linear phase detector 115.
  • the charge pump / LPF 125 outputs a control voltage Vctrl according to the detected phase difference.
  • the charge pump may be composed of two constant current sources and two switches for controlling the supply of current by each constant current source, but is not necessarily limited thereto.
  • the current supplied by each constant current source is varied by the switch switching by the up signal pulse UP and down signal pulse DN output from the linear phase detector 115.
  • the low pass filter may be, but is not necessarily limited to, an RC filter composed of a combination of resistors and capacitors connected to the output of the charge pump.
  • the charge pump may perform a pull operation for absorbing charge or a push operation for supplying charge, for example, from a capacitor included in the low pass filter.
  • the control voltage Vctrl output from the low pass filter may be lowered by the pull operation of the charge pump, and the control voltage Vctrl may be increased by the push operation.
  • Analog-to-digital converter 128 converts the control voltage Vctrl into n bits of digitally controlled oscillator code. Accordingly, until the first digital control oscillator 130 is locked, the digital control oscillator codes having different values may be continuously output. When the first digitally controlled oscillator 130 is locked, the analog-to-digital converter 128 may output a substantially fixed digitally controlled oscillator code.
  • substantially fixed means a case where the digitally controlled oscillator code changes within an acceptable margin of error (margin).
  • the analog-digital converter 128 may be designed to have various structures. 12 shows an exemplary configuration of an analog-to-digital converter.
  • the analog-to-digital converter 128 shown in FIG. 12 may convert the control voltage Vctrl into an 8-bit digitally controlled oscillator code, but the number of bits of the digitally controlled oscillator code may be increased for precise control.
  • the analog-to-digital converter 128 may be composed of eight resistors R1 through R8 that voltage divide the reference voltage Vref and eight comparators C0 through C7 128a through 128h that compare the control voltage and the voltage divided Vref. . R1 to R8 have the same resistance value and divide the Vref by 1/8.
  • Vref may be determined in consideration of the maximum value of Vctrl.
  • Comparators C0 to C7 (128a to 128h) output the most significant bit C7 to the least significant bit C0 by comparing the input control voltage Vctrl with the divided Vref.
  • the output C7 to C0 may constitute an 8-bit digitally controlled oscillator code.
  • the analog-to-digital converter 128 may further include a code converter for converting the output C7 to C0 into digitally controlled oscillator codes for controlling the first and second digitally controlled oscillators. have.
  • the first digitally controlled oscillator 130 is connected to the output terminal of the analog-to-digital converter 128 and outputs a clock recovered by the digitally controlled oscillator code.
  • the first digitally controlled oscillator 130 increases or decreases the frequency of the clock according to the n-bit digitally controlled oscillator code.
  • the digitally controlled oscillator can output clocks with up to 256 different frequencies.
  • the digitally controlled oscillator may be designed to have various structures.
  • a digitally controlled oscillator can be configured by directly adjusting the output of the oscillator using a digital input as a switch.
  • the digital control oscillator can be implemented using various methods.
  • the lock detector 140 outputs a rocking detection signal when the restored clock matches the received clock.
  • Various methods may be implemented to determine whether the recovered clock matches the received clock.
  • the up signal The pulse up and down signal pulse DN is output in a specific pattern.
  • the up signal pulses UP and down signal pulses DN are output as short pulses or no pulses are output, or the up signal pulses UP and down signal pulses DN are output in the same phase for the same time. In this case, the lock detector 140 may output the locking detection signal.
  • the lock detector 140 When the lock detector 140 is connected to the output terminal of the first digitally controlled oscillator 130 as shown in FIG. 11, when the first digitally controlled oscillator 130 is locked, the lock detector 140 may receive the received clock and the first digital signal. The clock detected by the control oscillator 130 may be compared and matched to output a locking detection signal. For example, if the rising edges of the received clock and the restored clock are matched and matched, the lock detector 140 may determine that the locking has been made. As another example, the lock detector 140 may determine whether to lock by counting the number of times the rising edges of the received clock and the restored clock coincide with each other. In addition, it is a matter of course that it is possible to determine whether or not by using various methods. In addition, when the lock detector 140 is connected to the output terminal of the analog-to-digital converter 128, if the digital control oscillator code is substantially fixed, the lock detector 140 may output the locking detection signal.
  • the locking detection signal is directly provided from the lock detector 140 to the transmission clock setter 200, this is merely an example for clarity, and the locking detection signal is a control circuit of a sink (not shown). May be provided alone or together with a control signal.
  • the deserializer 150 parallelizes serial data input through the bidirectional interface using the restored clock.
  • the data signal may include a return data request identifier REQUEST.
  • the parallelized data is output to the control circuit of the sink.
  • the control circuit of the sink not only processes the parallelized data but also performs a function of controlling the operations of the receiver 100, the transmission clock setter 200, and the transmitter 300.
  • the control circuit of the sink transmits the return data to the source through the transmitter 300 by the return data request identifier REQUEST.
  • the transmit clock setter 200 is positioned between the receiver 100 and the transmitter 300 and provides a digitally controlled oscillator code to a second digitally controlled oscillator 310 located at the transmitter 300.
  • the transmission clock setter 200 may provide a digital control oscillator code to the second digital control oscillator 310 when receiving the locking detection signal from the lock detector 140.
  • the control circuit of the sink turns off the transmitter 300 during a reception operation and the receiver 100 during a transmission operation. ) Can also be turned off.
  • the transmit clock setter 200 may provide the digital control oscillator code to the second digital control oscillator 310 by a combination of the locking detection signal and the control signal from the control circuit.
  • An example and operation of the structure of the transmit clock setter 200 are the same as those described with reference to FIG. 5.
  • the second digitally controlled oscillator 310 provides a transmit clock.
  • the second digitally controlled oscillator 310 outputs a transmission clock using a digitally controlled oscillator code corresponding to the locking detection signal.
  • the second digital control oscillator 310 and the first digital control oscillator 130 may have the same structure. Accordingly, the second digital control oscillator 310 and the first digital control oscillator 130 may output the same clock by the digital control oscillator code for outputting the locking detection signal.
  • the serializer 320 serializes and returns the return data input by the control circuit.
  • the returned return data is sent to the source via a bidirectional interface.
  • the control circuit of the sink transmits the return data to the source through the serializer 320.
  • the bidirectional interface 330 controls the data transmission direction between the source and the sink.
  • the bidirectional interface 330 stops return data from the sink to the source, and when sending the return data from the sink, the bidirectional interface 330 stops receiving data from the source to the sink.
  • the data transmission direction of the bidirectional interface 330 is determined by the control signal of the control circuit.
  • the control circuit of the sink enables the bidirectional interface 330 to transmit the return data from the sink to the source by the return data request identifier REQUEST received from the source.
  • FIG. 13 is a flowchart illustrating an example of a data transmission process between a source and a sink.
  • a timing controller and a data driver of the display are represented as sources and sinks, respectively, but this is only an example and is not limited thereto.
  • the return data is transmitted from the sink to the source in a return data transmission section in which there is no data signal transmission from the source.
  • the return data transmission section is a blank section.
  • the data transmission direction of the channel is changed so that only the sink can transmit data.
  • the blank period may occur at least once while communicating the data signal between the source and the sink.
  • the blank period may have a specific length according to the data transmission scheme.
  • the length of the blank interval is relatively short compared to the interval in which the data signal is transmitted.
  • the size of the return data is smaller than the blank period, it is possible to enable bidirectional communication at the same time without affecting the data transmission efficiency between the source and the sink at all.
  • the size of the return data is larger than the blank period, it is also possible to divide the return data using the subsequent blank period may not affect the data transmission efficiency between the source and sink.
  • the size of the return data is larger than the blank period, it may be transmitted by increasing the data transmission speed.
  • steps 600 and 605 power is supplied and converted to internal power to supply internal power to the timing controller and data driver, respectively.
  • a startup circuit for starting the timing controller and data driver when the internal power is supplied is driven.
  • the startup circuitry resets and initializes the timing controller and data driver internally.
  • the data driver that is initialized waits for a data signal from the timing controller.
  • the main training generation block generates the main training pattern required for the data driver to recover the clock and data from the data signal.
  • the main training pattern is the training pattern the data driver needs to recover the clock.
  • the timing controller sends the main training pattern generated in the main training generation block to the data driver.
  • the main training pattern is transmitted through the channel connected between the timing controller and the data driver.
  • the bidirectional interface 330 may prevent the return data output from the transmitter 300 to be transmitted to the timing controller while the timing controller transmits the data signal.
  • step 635 upon receiving the main training pattern from the timing controller, main training is performed to restore the clock and prepare for transmission.
  • the data driver recovers the received clock of the received data signal.
  • the second digital control oscillator 310 of the transmitter 300 may generate the same transmission clock as the restored clock.
  • the data driver may match the phase of the received clock with the recovered clock. Since the received clock and the recovered clock may have a phase difference even though the clock frequency is substantially the same within the error range, the data driver recovers the clock having the frequency of the received clock while simultaneously shifting the phase difference between the received clock and the restored clock within the error range. Can be reduced.
  • step 640 when the main training ends, the data driver waits for data signal transmission from the source.
  • step 645 the data to be output to the display is encoded independently of the main training performed in the data driver.
  • the timing controller sends a data signal to the data driver.
  • a data signal In a display, an image consists of a plurality of frames, and the frame consists of encoded data to control the pixels of the display.
  • the data signal transmitted by the timing controller includes a mini training pattern, data enable (DE), encoded data, and a source end.
  • the data signal may be transmitted in the form of a packet.
  • the mini training pattern is a training pattern required for the receiving party to perform mini-training to adjust the phase of the recovered clock
  • the data enable is information for identifying a pixel to receive the encoded data
  • the source end A variant of the transfer end identifier DONE indicating that data signal transfer from the timing controller is completed.
  • the display may include a pixel array composed of n lines in which m pixels are arranged, and the source end may indicate that the encoded data transmission to the pixels located on the nth line is completed.
  • the source end indicates the start of the H-blank section or the V-blank section, and one frame may include a plurality of blank sections.
  • step 655 after transmitting the data signal to the data driver, the timing controller waits for a return data transfer from the data driver.
  • step 660 when the data signal is received, the data driver performs mini training, restores the data, and checks the locking state. Using the received mini training pattern, the data driver adjusts the phase of the recovered clock to match the phase of the received clock. The data driver may perform mini-training even if the phase of the clock restored in the main training has already been matched to the received clock or the encoded data is received from the pixels located on the new line after the blank period ends. On the other hand, the data driver checks the locking state of the receiver 100. As a result of the check, if the receiver 100 is not locked, the receiver 100 transmits a low fix signal to the timing controller. If the source end is included in the recovered data, the data driver sends a low fix signal to the timing controller in the blank period.
  • the data driver encodes the return data.
  • the return data includes mini training pattern and racking data.
  • Locking data is data representing a locking state of the sink, for example, the locked state may be represented as 1, and the locked state or the released state may be represented as 0.
  • step 670 if the recovered data includes the source end, the data driver transmits the return data to the timing controller during the blank period.
  • the timing controller cannot transmit data after the data driver transmits the return data until the blank period ends. During this period, the data driver can transmit no data signal or transmit meaningless data.
  • the data driver sends the sink end to the timing controller, which causes the timing controller to send a data signal to the pixel located on the next line.
  • the sink end is a variant of the transmission end identifier DONE indicating that the data signal transmission from the data driver is completed.
  • step 675 when the return data is received, the timing controller performs mini training, restores the data, and checks the locking state of the timing controller.
  • the timing controller varies branches according to the locking state of the receiver 100 of the data driver.
  • the transmit clock used by the data driver to transmit the return data is substantially the same as the receive clock, but due to the nature of the channel, new phase differences can occur. Therefore, the timing controller may perform mini-training to remove the newly generated phase difference to accurately restore the return data.
  • step 625 If a Low Fix signal is sent from the data driver, the data driver is not locked.
  • the timing controller then returns to step 625 to regenerate the main training pattern. Thereafter, steps 630 to 660 are performed.
  • the timing controller returns to step 650 where all pixels located on the line currently being transmitted of the display. Alternatively, the encoded data for the remaining untransmitted pixels is transmitted to the data driver.
  • step 680 If return data has been received from the data driver and the data signal for the line currently being transmitted is complete (EOL (END OF LINE), Yes), the timing controller proceeds to step 680.
  • step 680 the timing controller determines whether the transmission of the frame is completed and transmits the V-blank data signal to the data driver.
  • the timing controller determines whether the transmission of the frame is completed and transmits the V-blank data signal to the data driver.
  • the timing controller notifies that the communication ends, for example, via the V-blank data signal. If there is a frame to transmit (EOF, No), the timing controller returns to step 650.
  • step 685 the data driver restores the V-blank data signal received from the timing controller to determine whether the transmission of the frame is complete. If the transmission of the frame has not been completed (EOF, No), the data driver returns to step 640. When receiving the V-blank data signal and confirming that the transmission of the frame is completed (EOF, Yes), communication with the timing controller is terminated.
  • 14 to 16 illustrate structures of data signals transmitted between a source and a sink.
  • FIG. 14 illustrates a structure of a data signal including both the main training pattern 900 and the mini training pattern 910
  • FIG. 15 illustrates a structure of the data signal including the main training pattern 900
  • FIG. 16 illustrates a mini signal.
  • the structure of the data signal including the training pattern 910 is shown.
  • the main training pattern 900 is used for main training for restoring the received clock
  • the mini training pattern 910 is used for mini training for matching the phase of the restored clock with the received clock. Any one of the main training and the mini training may be omitted according to the structure of the receiver 100 of the sink and / or a data transmission scheme. That is, the data signal does not necessarily have to have any of the structures of FIGS. 14 to 16.
  • the sink needs to send return data to the source.
  • the touch screen must transmit the detected user's touch to the application processor.
  • the data driver may transmit status information to the timing controller. This is illustrated in FIG. 17.
  • a separate channel has to be provided to transmit data from a sink to a source.
  • a separate channel does not need to be used.
  • the data signal transmitted by the source includes a main training pattern 900 and source data for the sink to restore the received clock.
  • the main training pattern 900 is first transmitted to the sink when communication between the source and the sink is initiated. On the other hand, as shown in FIG. 16, if the sink has already restored the reception clock or if the reception clock can be restored without the main training pattern 900, the transmission of the main training pattern 900 may be omitted. Source data is then sent to the sink.
  • a mini training pattern 910 is transmitted to cause the sink to match the phase of the recovered clock to the received clock.
  • transmission of the mini training pattern 900 may be omitted. Can be.
  • the transmission of the mini training pattern 900 may be omitted.
  • the source data is sent to the sink.
  • the source data may vary depending on the application to which the source and the sink are applied.
  • the display may include a plurality of frames.
  • the source data includes a header 920 and data 930.
  • the header 920 indicates the beginning of the data 930, and may optionally include information about the data 930, eg, the size of the data.
  • At least one source data consisting of the header 920 and the data 930 is transmitted to the sink until the transmission termination identifier DONE or the return data request identifier REQUEST 940 is transmitted.
  • the source When the last source data is sent, the source sends a transfer end identifier DONE to the sink. On the other hand, the source sends the return data request identifier REQUEST 940 periodically or if necessary to the sink before the last source data is transmitted.
  • the bidirectional interface 330 of the sink allows the transmission of return data from the sink to the source.
  • the return data transmission section starts by the transmission end identifier DONE or the return data request identifier REQUEST 940 transmitted from the source, and the return data transmission section ends by the transmission end identifier DONE transmitted from the sink. That is, the return data 950 is located in the return data transmission section.
  • the return data 950 may include mini training 956, a header 952, and option data 954, and may further include locking data.
  • the locking data is data representing a locking state of the sink and may be included in the header 952 or the option data 954.
  • the header 952 includes any one of a size of a header, a size of option data, a type of option data, and a combination thereof.
  • the option data 954 is data to be transmitted to the source by the sink, for example, the status information of the sink (locking state, etc.), a sensing value of a sensor connected to the sink, and a user's touch detected on the touch screen. It may be configured in various ways.
  • the length of the return data transmission interval may vary depending on the type of application and / or the data transmission scheme. On the other hand, the same application and / or the same data transmission scheme may have a return data transmission interval of the same length.
  • the length of the return data transmission interval may be specified by the source or the sink. If the length of the return data transmission interval is determined by the source, the source may send a transmission end time DONE or a return data request identifier REQUEST 940, for example, an allowance time for the sink to transmit the return data 950, An allowable size of the return data 950 that the sink can transmit may be included. Accordingly, the source may stop the transmission of the data signal during the transmission permission time or may stop the transmission of the data signal until the reception of the return data 950 of the transmission permission size is terminated. Meanwhile, the sink may transmit the return data 950 to the source within the transmission allowance time, or may transmit the return data 950 having a transmission allowance size or less to the source.
  • the sink may include in the header 962, for example, a transmittable time to transmit the option data 954, a transmission size of the option data 954 to be transmitted, and the like. Can be. Accordingly, the source may stop the transmission of the data signal during the transmission time or may stop the transmission of the data signal until the reception of the return data 950 having the transmission size is terminated.
  • the sink may include the no return data identifier NO RETURN DATA in one of the header and the option data, or transmit the header and the option data to the source instead of the header and the option data.
  • the sink may transmit the transmission termination identifier DONE 950 to the source after transmitting the no return data identifier NO RETURN DATA.
  • the sink sends a transmission termination identifier DONE 960 to notify the source that there is no more return data to send.
  • the bidirectional interface 330 of the sink allows receiving data signals from the source.
  • the source transmits the mini training pattern 970 and then transmits the source data to the sink.
  • FIG. 17 is a diagram illustrating a structure of a data signal transmitted between a source and a sink.
  • a data signal transmitted between the timing controller of the display and the data driver is represented, but this is only an example and is not necessarily limited thereto.
  • the return data transmission section is a blank section.
  • the data signal transmitted by the timing controller includes a main training pattern 900 and a plurality of frames for restoring the clock of the data driver.
  • the number of frames may be larger depending on the image to be output through the display. However, for convenience of description, two frames will be described as an example.
  • the main training pattern 900 is first transmitted to the data driver when communication between the timing controller and the data driver is initiated. Frames are then sent to the data driver. After the main training pattern 900 is transmitted, a mini training pattern 910 is transmitted to cause the data driver to match the phase of the recovered clock to the received clock. After mini training pattern 910 is transmitted, data enable 921 and encoded data 930 are transmitted to the data driver until the source end is transmitted.
  • the timing controller sends a source end 941 to the data driver.
  • the bidirectional interface 330 of the data driver allows data transfer from the data driver to the timing controller.
  • Source end 941 represents the beginning of H-blank interval 980 and sink end 942 represents the end of H-blank interval 980.
  • Return data 950 is located in H-blank interval 980.
  • the blank period is a period in which the timing controller does not transmit a data signal.
  • the blank period includes an H-blank period 980 and a V-blank period.
  • Return data 950 includes mini training 966 and locking data 967, and may optionally further include option data 964 to be sent by the data driver to the timing controller.
  • the length of the blank period may vary depending on the data transmission scheme, but has the same length in the same data transmission scheme. Accordingly, the length of the pure blank period 982 that transmits no data between the timing controller and the data driver may be determined according to the size of the return data.
  • the data driver sends a sink end 942 to notify the timing controller that there is no return data to send. Once the sink end 942 is sent, the bidirectional interface 330 of the data driver allows receiving data signals from the timing controller.
  • the timing controller transmits the mini training pattern 970 and then sends the data enable and encoded data to the data driver.
  • 18 is a diagram illustrating a mini training pattern.
  • the mini training pattern is a training pattern required for the receiver receiving the mini training to adjust the phase of the recovered clock. 9, three mini training patterns are illustrated. Compared to the main training pattern for restoring the received clock, the mini training pattern may be generated to have a simpler shape than the main training pattern because it is used to match the phase of the restored clock and the received clock. However, the mini training pattern may have the same pattern as the main training pattern. On the other hand, since it is also possible to make the transmission clock faster than the reception clock in order to increase the transmission speed, the mini training pattern may be generated such that the pattern is n times faster than the source clock.
  • the rising edge or the falling edge of the mini training pattern may be aligned with the rising edge or the falling edge of the transmission clock.
  • the source receiving the mini training pattern may match the rising edge or falling edge of the mini training pattern with the clock used to transmit the data signal, that is, the received clock, to match the phase.

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Abstract

본 발명은 반도체 장치에 관한 것으로서, 상세하게는 싱크에서 레퍼런스 클럭 없이 송신 클럭을 생성하는 장치 및 생성된 송신 클럭을 이용하여 싱크에서 소스로 데이터를 전송하는 방법에 관한 것이다. 본 발명의 일측면에 따른 싱크는, 레퍼런스 클럭 없이 송신 클럭을 생성하여 리턴 데이터를 전송한다. 싱크는 소스로부터 수신된 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하고, 생성된 디지털 제어 오실레이터 코드에 의해 복원된 상기 복원된 클럭을 이용하여 상기 데이터 신호에서 데이터를 복원하는 수신기 및 상기 복원된 클럭을 상기 수신 클럭에 라킹시킨 디지털 제어 오실레이터 코드에 의해 송신 클럭을 생성하고, 상기 소스로부터 리턴 데이터 요청 식별자가 수신되면, 상기 송신 클럭을 이용하여 리턴 데이터를 상기 소스로 전송하는 송신기를 포함할 수 있다.

Description

싱크의 송신 클럭 생성 장치 및 생성된 송신 클럭을 이용한 송신 방법
본 발명은 반도체 장치에 관한 것으로서, 상세하게는 싱크에서 레퍼런스 클럭 없이 송신 클럭을 생성하는 장치 및 생성된 송신 클럭을 이용하여 싱크에서 소스로 데이터를 전송하는 방법에 관한 것이다.
데이터 전송 속도가 고속화되면서, 소스는 클럭과 데이터를 함께 전송하고, 싱크가 클럭을 복원하여 사용하게 되었다. 이러한 고속 통신 방식에서, 싱크의 CDR(Clock Data Recovery)은 클럭을 복원하고, 복원된 클럭의 위상을 정렬하는 기능을 담당한다. 소스와 싱크는 소스에서 싱크로 데이터를 고속으로 전송할 수 있는 하나 이상의 단방향 채널을 통해 통신한다. 일부의 통신 방식은 싱크에서 소스로 데이터를 전송하는 단방향 채널 또는 소스와 싱크간 양방향 채널을 포함하기도 한다. 하지만, 양방향 채널은 단방향 채널에 비해 상대적으로 저속으로 데이터를 전송한다. 그리고, 양방향 데이터 전송을 위해 별도로 송신 클럭을 생성할 구성이 소스와 싱크에 각각 포함되어야 한다. 일반적으로 소스에는 레퍼런스 클럭이 제공되지만, 싱크에는 레퍼런스 클럭의 제공 여부가 확실하지 않은 경우가 많다. 이로 인해, 싱크를 제작할 경우에는 레퍼런스 클럭이 없는 경우를 대비해 설계를 진행해야 한다. 또한, 채널의 수가 증가하게 되면 많은 수의 채널을 효율적으로 배치하기가 어려워진다.
단방향 채널을 양방향 채널으로 활용할 수 있도록 한다. 싱크에서 소스로 데이터 전송이 필요한 경우 단방향 채널을 양방향 채널으로 활용하여 데이터를 전송할 수 있도록 한다. 이 경우, 싱크에 복잡한 구성을 도입하지 않고서도 송신 클럭을 확보할 수 있다.
단방향 채널을 양방향 채널으로 활용시 싱크와 소스간 전송 방식을 단순화한다. 싱크에서 소스로의 데이터 송신시 클럭 복원 과정을 생략하고 위상 매칭만으로 데이터 송수신이 가능하도록 한다.
본 발명의 일측면에 따른 싱크는, 레퍼런스 클럭 없이 송신 클럭을 생성하여 리턴 데이터를 전송한다. 싱크는 소스로부터 수신된 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하고, 생성된 디지털 제어 오실레이터 코드에 의해 복원된 상기 복원된 클럭을 이용하여 상기 데이터 신호에서 데이터를 복원하는 수신기 및 상기 복원된 클럭을 상기 수신 클럭에 라킹시킨 디지털 제어 오실레이터 코드에 의해 송신 클럭을 생성하고, 상기 소스로부터 리턴 데이터 요청 식별자가 수신되면, 상기 송신 클럭을 이용하여 리턴 데이터를 상기 소스로 전송하는 송신기를 포함할 수 있다.
여기서, 상기 수신기는 상기 소스로부터 수신된 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 검출하는 디지털 위상 검출기, 상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기 및 상기 디지털 제어 오실레이터 코드를 이용하여 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터를 포함할 수 있다.
한편, 상기 수신기는 상기 소스로부터 수신된 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 검출하는 선형 위상 검출기, 상기 선형 위상 검출기에 의해 검출된 위상차를 제어 전압으로 변환하는 차치 펌프, 상기 제어 전압을 디지털 제어 오실레이터 코드로 변환하는 아날로그-디지털 변환기 및 상기 디지털 제어 오실레이터 코드를 이용하여 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터를 포함할 수 있다.
여기서, 상기 송신기는, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 송신 클럭을 출력하는 제2 디지털 제어 오실레이터 및 상기 송신 클럭을 이용하여 상기 리턴 데이터를 직렬화하는 직렬화기를 포함할 수 있다.
한편, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기를 더 포함할 수 있다.
여기서, 리턴 데이터는 헤더 및 옵션 데이터를 포함할 수 있으며, 미니 트레이닝 패턴을 더 포함할 수 있다. 한편, 리턴 데이터는 리턴 데이터 없음 식별자일 수 있다.
여기서, 소스로부터 수신된 데이터 신호와 상기 리턴 데이터는 동일한 채널을 통해 전송될 수 있다.
본 발명의 다른 측면에 따른 레퍼런스 클럭을 이용하여 데이터를 전송하는 소스와 레퍼런스 클럭 없이 송신 클럭을 생성하여 데이터를 전송하는 싱크간 데이터 전송 방법은, 상기 소스로부터 수신된 데이터 신호의 수신 클럭을 이용하여 상기 싱크의 송신기에 포함된 디지털 제어 오실레이터가 송신 클럭을 출력하는 단계 및 상기 소스로부터 리턴 데이터 요청 식별자가 수신되면, 소스-싱크간 데이터 전송 방향을 변경하고 상기 송신 클럭을 이용하여 리턴 데이터를 상기 소스로 전송하는 단계를 포함한다.
여기서, 상기 소스로부터 수신된 데이터 신호의 수신 클럭을 이용하여 상기 싱크의 송신기에 포함된 디지털 제어 오실레이터가 송신 클럭을 출력하는 단계는, 상기 소스로부터 수신된 데이터 신호의 수신 클럭과 상기 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 단계, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 싱크의 수신기에 포함된 디지털 제어 오실레이터가 상기 복원된 클럭을 출력하는 단계, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 싱크의 수신기에 포함된 디지털 제어 오실레이터의 라킹 여부를 판단하는 단계, 상기 싱크의 수신기에 포함된 디지털 제어 오실레이터가 라킹되면, 상기 디지털 제어 오실레이터 코드를 상기 싱크의 송신기에 포함된 디지털 제어 오실레이터에 제공하는 단계를 포함할 수 있다.
여기서, 리턴 데이터는 리턴 데이터 전송 구간에 전송되며 미니 트레이닝 패턴을 포함할 수 있다. 한편, 리턴 데이터는 헤더 및 옵션 데이터를 포함할 수 있다. 또한, 리턴 데이터는 리턴 데이터 없음 식별자일 수 있다.
한편, 리턴 데이터 요청 식별자는 전송 종료 식별자를 포함할 수 있다.
여기서, 리턴 데이터의 크기는 가변적일 수 있다.
한편, 상기 상기 소스로부터 리턴 데이터 요청 식별자가 수신되면, 소스-싱크간 데이터 전송 방향을 변경하고 상기 송신 클럭을 이용하여 상기 리턴 데이터를 상기 소스로 전송하는 단계 이후에, 상기 리턴 데이터의 전송이 종료되면 전송 종료 식별자를 상기 소스로 전송하는 단계를 더 포함할 수 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 소스와 싱크 구성을 예시적으로 나타낸 도면이다.
도 2는 싱크의 클럭 생성 장치의 예시적인 구성을 나타낸 도면이다.
도 3은 싱크의 클럭 생성 장치의 다른 예시적인 구성을 나타낸 도면이다.
도 4는 싱크의 클럭 생성 장치의 또 다른 예시적인 구성을 나타낸 도면이다.
도 5는 도 2 내지 도 4에 도시된 클럭 생성 장치의 예시적인 동작을 설명하기 위한 도면이다.
도 6은 싱크의 클럭 생성 장치의 또 다른 예시적인 구성을 나타낸 도면이다.
도 7은 도 6에 도시된 싱크의 클럭 생성 장치의 예시적인 동작을 설명하기 위한 도면이다.
도 8 및 도 9는 도 2 내지 도 4 및 도 6에 도시된 송신 클럭 설정기의 예시적인 구성을 나타낸 도면이다.
도 10은 싱크의 클럭 생성 장치의 또 다른 예시적인 구성을 나타낸 도면이다.
도 11은 싱크의 클럭 생성 장치의 또 다른 예시적인 구성을 나타낸 도면이다.
도 12는 도 10 내지 도 11에 도시된 아날로그-디지털 변환기의 예시적인 구성을 나타낸 도면이다.
도 13은 소스와 싱크간 데이터 전송 과정의 일예를 설명하기 위한 흐름도이다.
도 14, 15, 16, 17은 소스와 싱크간 전송되는 데이터 신호의 구조를 도시한 도면이다.
도 18은 미니 트레이닝 패턴을 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 소스와 싱크 구성을 예시적으로 나타낸 도면이다.
소스와 싱크는 채널을 통해 전기적으로 연결되며, 소스는 싱크로 데이터 신호를 전송한다. 하나의 채널을 통해 소스는 싱크로 데이터 신호를 고속으로 전송하며, 싱크는 데이터 신호에서 복원된 클럭을 이용하여 송신 클럭을 생성하고 이를 이용하여 리턴 데이터를 소스로 전송한다.
소스와 싱크는 각각 송신기와 수신기를 포함한다. 소스의 수신기와 싱크의 수신기는 데이터 신호에서 클럭과 데이터를 복원하는 CDR(Clock and Data Recovery)이며, 싱크의 송신기는 CDR에 의해 복원된 클럭과 실질적으로 동일한 주파수를 갖는 송신 클럭을 생성한다. 소스의 수신기는 리턴 데이터에서 데이터 및/또는 클럭을 복원할 수 있다. 소스의 경우, 데이터 신호의 전송에 사용한 클럭과 송신 클럭이 실질적으로 동일하므로, 클럭 복원 과정이 생략되거나 단순화될 수 있다.
리턴 데이터는 소스로부터의 데이터 전송이 없는 시구간(이하 리턴 데이터 전송 구간)에 싱크에서 소스로 전송된다. 리턴 데이터 전송 구간은 소스가 데이터 신호의 전송을 완료했음을 싱크에 알리거나 소스가 리턴 데이터의 전송을 싱크에 요청했을 때 시작한다. 한편, 리턴 데이터 전송 구간은 싱크가 리턴 데이터의 전송을 완료했음을 소스에 알리거나 싱크가 전송할 리턴 데이터가 없음을 소스에 알리면 종료한다. 리턴 데이터 전송 구간 동안 채널의 데이터 전송 방향은 변경되어 싱크만이 데이터를 전송할 수 있게 된다. 어플리케이션에 따라 달라질 수 있지만, 리턴 데이터 전송 구간은 소스와 싱크간 데이터 신호를 통신하는 동안 적어도 1회 이상 발생할 수 있다. 리턴 데이터 전송 구간은 리턴 데이터의 크기에 따라 길이가 달라질 수 있다.
한편, 데이터 신호가 전송되는 구간과 비교할 때, 리턴 데이터 전송 구간의 길이는 데이터 신호가 전송되는 구간에 비해 상대적으로 짧다. 하지만, 리턴 데이터의 크기를 리턴 데이터 전송 구간보다 작게 구성함으로써, 소스-싱크간 데이터 전송 효율에 전혀 영향을 미치지 않으면서 동시에 양방향 통신을 가능하게 할 수 있다. 한편, 리턴 데이터의 크기가 리턴 데이터 전송 구간보다 커지더라도, 후속 리턴 데이터 전송 구간을 이용하여 리턴 데이터를 분할 전송함으로써 역시 소스-싱크간 데이터 전송 효율에 영향을 주지 않을 수 있다. 또한, 리턴 데이터의 크기가 리턴 데이터 전송 구간보다 클 경우, 데이터의 전송 속도를 증가시켜서 전송할 수도 있다.
도 2는 싱크의 클럭 생성 장치의 구성을 나타낸 도면이다.
도 2를 참조하면, 싱크는 수신기(100)와 송신기(300)로 구성되며, 양방향 인터페이스를 통해 소스에 전기적으로 통신가능하게 연결된다. 수신기(100)는 소스로부터 수신된 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하고, 생성된 디지털 제어 오실레이터 코드에 의해 복원된 상기 복원된 클럭을 이용하여 상기 데이터 신호에서 데이터를 복원한다. 송신기(300)는 복원된 클럭을 수신 클럭에 라킹시킨 디지털 제어 오실레이터 코드에 의해 송신 클럭을 생성하고, 송신 클럭을 이용하여 리턴 데이터를 소스로 전송한다.
싱크의 클럭 생성 장치는 디지털 위상 검출기(110), 시간-디지털 변환기(120), 제1 디지털 제어 오실레이터(130), 락 검출기(140), 송신 클럭 설정기(200), 제2 디지털 제어 오실레이터(310)를 포함한다.
디지털 위상 검출기(110)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 양방향 인터페이스를 통해 입력된 데이터 신호의 수신 클럭의 위상을 수신 클럭을 이용하여 복원된 클럭의 위상과 비교하여 복원된 클럭의 위상이 수신 클럭에 비해 늦거나 빠른지를 나타내는 검출된 위상차를 출력한다. 여기서, 데이터 신호는 메인 트레이닝 패턴 및 미니 트레이닝 패턴 중 적어도 어느 하나를 포함할 수 있다. 디지털 위상 검출기(110)는, 예를 들어, Alexander 위상 검출기, Oversampled 위상 검출기, 또는 Bang-Bang 위상 검출기 등과 같은 비선형 검출기일 수 있다. 입력된 데이터 신호와 복원된 클럭의 위상차를 비교하여 그 차이에 비례하는 너비를 가지는 업 신호 펄스(UP) 및 다운 신호 펄스(DN)를 생성하는 선형 위상 검출기에 비해, 비선형 위상 검출기는 위상 오차의 크기에 대한 정보는 무시하고 위상 오차의 극성을 출력할 수 있다.
시간-디지털 변환기(120)는 디지털 위상 검출기(110)의 출력단에 연결되며, 검출된 위상차를 디지털 제어 오실레이터 코드로 변환한다. 예를 들어, 검출된 위상차는, 예를 들어, UP/DN, Early/late, Error/Ref 등과 같이 다양한 형태로 출력될 수 있으며, 복원된 클럭의 위상이 수신 클럭의 위상에 대해 빠름/느림을 나타내며, 시간-디지털 변환기(120)는 검출된 위상차를 n 비트(n은 자연수)의 디지털 신호인 디지털 제어 오실레이터 코드로 변환한다. 따라서 제1 디지털 제어 오실레이터(130)가 라킹(locking)되기 전까지는 서로 다른 값을 갖는 디지털 제어 오실레이터 코드가 계속해서 출력될 수 있다. 제1 디지털 제어 오실레이터(130)가 라킹되면, 시간-디지털 변환기(120)는 고정된 디지털 제어 오실레이터 코드를 출력할 수 있다.
제1 디지털 제어 오실레이터(130)는 시간-디지털 변환기(120)의 출력단에 연결되며, 디지털 제어 오실레이터 코드에 의해 복원된 클럭을 출력한다. 제1 디지털 제어 오실레이터(130)는 n 비트의 디지털 제어 오실레이터 코드에 따라 클럭의 주파수가 증가하거나 감소한다. 예를 들어, 9 비트의 디지털 제어 오실레이터 코드를 이용하는 경우, 디지털 제어 오실레이터는 최대 512개의 서로 다른 주파수를 갖는 클럭을 출력할 수 있다.
한편, 디지털 제어 오실레이터는 다양한 구조를 갖도록 설계될 수 있다. 예를 들어, 디지털-아날로그 변환기와 전압 제어 오실레이터를 결합하여 디지털 제어 오실레이터를 구성할 수 있으며, 디지털 입력을 스위치로 사용하여 오실레이터의 출력을 직접 조절하는 방식으로 디지털 제어 오실레이터를 구성할 수도 있다. 이외에도 다양한 방식을 이용하여 디지털 제어 오실레이터를 구현할 수 있음은 물론이다.
락 검출기(140)는 제1 디지털 제어 오실레이터(130)의 출력단에 연결되며, 제1 디지털 제어 오실레이터(130)의 라킹 여부를 판단한다. 락 검출기(140)는 수신 클럭과 제1 디지털 제어 오실레이터(130)에 의해 복원된 클럭을 비교하여 라킹이 발생하면 라킹 검출 신호를 출력한다. 예를 들어, 수신 클럭과 복원된 클럭의 라이징 엣지를 비교하여 일치하면, 락 검출기(140)는 라킹이 되었다고 판단할 수 있다. 다른 예로서, 락 검출기(140)는 수신 클럭과 복원된 클럭의 라이징 엣지의 위상이 일치하는 회수를 카운팅하여 라킹 여부를 판단할 수도 있다. 이외에도 다양한 방식을 이용하여 라킹 여부를 판단할 수 있음은 물론이다.
한편, 도 2에서는 락 검출기(140)가 수신기(100)에 위치한 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다. 또한 락 검출기(140)로부터 송신 클럭 설정기(200)로 라킹 검출 신호가 직접 제공되는 것으로 도시되어 있으나, 이는 이해를 돕기 위한 일 예시에 불과하며, 라킹 검출 신호는 싱크의 제어회로(미도시)를 경유해서 단독으로 또는 제어 신호와 함께 제공될 수도 있다.
디시리얼라이저(150)는 양방향 인터페이스를 통해 입력된 직렬 데이터 신호를 복원된 클럭을 이용하여 병렬화한다. 여기서, 데이터 신호는 소스가 싱크의 리턴 데이터 전송을 요청하는 리턴 데이터 요청 식별자 REQUEST를 포함할 수 있다. 한편, 리턴 데이터 요청 식별자 REQUEST는 소스가 데이터 전송을 완료했음을 나타내는 전송 종료 식별자 DONE를 포함할 수 있다. 여기서, 전송할 데이터가 남이 있는 상태에서도, 소스는 리턴 데이터 요청 식별자 REQUEST를 싱크로 전송할 수 있다. 병렬화된 데이터는 싱크의 제어회로로 출력된다. 싱크의 제어회로는 병렬화된 데이터를 처리할 뿐만 아니라, 수신기(100), 송신 클럭 설정기(200), 및 송신기(300)의 동작을 제어하는 기능을 수행한다. 여기서, 싱크의 제어회로는 리턴 데이터 요청 식별자 REQUEST에 의해 리턴 데이터를 송신기(300)를 통해 소스로 전송한다. 한편, 리턴 데이터 요청 식별자 REQUEST를 수신하면, 싱크의 제어회로는 리턴 데이터를 소스로 전송한 후 데이터 신호의 수신을 계속할 수 있다. 한편, 첫 번째 리턴 데이터 요청 식별자 REQUEST를 수신하면, 싱크의 제어회로는 리턴 데이터를 생성한 후 두 번째 리턴 데이터 요청 식별자 REQUEST 수신시 리턴 데이터를 소스로 전송할 수도 있다.
송신 클럭 설정기(200)는 수신기(100)와 송신기(300) 사이에 위치하며, 송신기(300)에 위치한 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공한다. 송신 클럭 설정기(200)는 락 검출기(140)로부터 라킹 검출 신호를 수신하면 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 한편, 송신기(300)에 의한 전력 손실을 방지하거나 양방향 인터페이스가 연결된 전송매체에 노이즈가 발생하지 않도록 하기 위해서 싱크의 제어회로는 수신 동작중에는 송신기(300)를 턴 오프하며, 송신 동작중에는 수신기(100)를 턴 오프할 수도 있다. 송신 클럭 설정기(200)는 라킹 검출 신호 및 제어회로로부터의 제어 신호의 조합에 의해 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 송신 클럭 설정기(200) 구조의 예시와 동작은 도 8 및 9를 참조하여 설명하기로 한다.
제2 디지털 제어 오실레이터(310)는 송신 클럭을 제공한다. 제2 디지털 제어 오실레이터(310)는 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력한다. 예를 들어, 제2 디지털 제어 오실레이터(310)와 제1 디지털 제어 오실레이터(130)는 동일한 구조를 가질 수 있다. 따라서 라킹 검출 신호가 출력되도록 한 디지털 제어 오실레이터 코드에 의해서, 제2 디지털 제어 오실레이터(310)와 제1 디지털 제어 오실레이터(130)는 동일한 클럭을 출력할 수 있다.
시리얼라이저(320)는 제어회로가 입력한 리턴 데이터를 직렬화하여 출력한다. 출력된 리턴 데이터는 양방향 인터페이스를 통해 소스로 전송된다. 싱크의 제어 회로는 리턴 데이터를 시리얼라이저(320)를 통해 소스로 전송한다. 한편, 전송할 리턴 데이터가 없는 경우, 싱크의 제어회로는 리턴 데이터 없음 식별자 NO RETURN DATA를 시리얼라이저(320)를 통해 소스로 전송한다. 여기서 싱크의 제어회로는 리턴 데이터 전송 구간의 종료를 나타내는 전송 종료 식별자 DONE을 리턴 데이터 또는 리턴 데이터 없음 식별자 NO RETURN DATA와 함께 전송할 수 있다.
양방향인터페이스(330)는 소스와 싱크간 데이터 전송 방향을 제어한다. 소스로부터 데이터 신호를 수신하는 경우, 양방향인터페이스(330)는 싱크에서 소스로의 리턴 데이터 전송을 중단하며, 싱크로부터 리턴 데이터를 전송하는 경우, 양방향인터페이스(330)는 소스에서 싱크로의 데이터 신호 수신을 중단한다. 양방향인터페이스(330)의 데이터 송신 방향은 싱크의 제어회로의 제어신호에 의해 결정된다. 여기서, 싱크의 제어회로는 소스로부터 수신한 리턴 데이터 요청 식별자 REQUEST에 의해 양방향인터페이스(330)가 싱크에서 소스로 리턴 데이터를 전송할 수 있도록 한다. 아울러, 리턴 데이터의 전송이 종료되면, 싱크의 제어회로는 전송 종료 식별자 DONE을 소스로 전송하고 양방향인터페이스(330)가 소스에서 데이터 신호를 수신할 수 있도록 한다. 한편, 싱크의 양방향인터페이스의 동작과 유사하게, 소스의 양방향인터페이스도 리턴 데이터 요청 식별자 REQUEST에 의해 데이터 전송 방향을 변경한다.
도 3은 싱크의 클럭 생성 장치의 다른 구성을 나타낸 도면이다.
도 3을 참조하면, 싱크의 클럭 생성 장치는 디지털 위상 검출기(110), 시간-디지털 변환기(120), 제1 디지털 제어 오실레이터(130), 락 검출기(140), 디지털 필터(160), 송신 클럭 설정기(200), 제2 디지털 제어 오실레이터(310)를 포함한다. 도 2에서 설명된 구성 요소에 대한 설명은 생략한다.
도 2와 비교할 때, 도 3에 도시된 싱크의 클럭 생성 장치는 시간-디지털 변환기(120)와 제1 디지털 제어 오실레이터(130) 사이에 위치한 디지털 필터(160)를 더 포함한다. 디지털 필터(160)는 시간-디지털 변환기(120)로부터 출력된 디지털 제어 오실레이터 코드를 디지털 모드로 필터링한다. 디지털 필터(160)에 의해 복원된 클럭 및 송신 클럭의 지터 노이즈 특성이 향상될 수 있다.
도 4는 싱크의 클럭 생성 장치의 또 다른 구성을 나타낸 도면이다.
도 4를 참조하면, 싱크의 클럭 생성 장치는 디지털 위상 검출기(110), 시간-디지털 변환기(120), 제1 디지털 제어 오실레이터(130), 락 검출기(140), 디지털 필터(160), 송신 클럭 설정기(200), 제2 디지털 제어 오실레이터(310)를 포함한다. 도 2에서 설명된 구성 요소에 대한 설명은 생략한다.
디지털 위상 검출기(110)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 디지털 위상 검출기(110)가 출력하는 위상차는 다양한 형태가 될 수 있다. 예를 들어, 위상차는 빠름/느림을 나타내는 펄스이거나, Reference/Error를 나타내는 펄스일 수 있다. 위상차가 어떠한 방식으로 출력되는지 여부와는 무관하게, 디지털 제어 오실레이터(130)가 라킹되면, 검출값은 일정한 형태를 유지하게 된다. 예를 들어, 빠름/느림을 나타내는 펄스로 출력되는 경우, 빠름 펄스와 느림 펄스가 동일 시점에 출력되거나, 아주 짧은 펄스로 출력될 수 있다. 이외에도 다양한 형태로 라킹 상태가 표현될 수 있다. 따라서 락 검출기(140)는 라킹 상태에 출력되는 위상차의 형태를 이용하여 라킹 여부를 판단할 수 있다.
도 5는 도 2 내지 도 4에 도시된 클럭 생성 장치의 동작을 설명하기 위한 도면이다.
수신기(100)에서는, 양방향 인터페이스를 통해 데이터 신호가 입력되면(400), 입력된 데이터 신호의 수신 클럭에 복원된 클럭이 라킹되도록 제1 디지털 제어 오실레이터(130)가 동작한다(410). 수신 클럭과 복원된 클락 사이에 라킹이 발생하면 락 검출기(140)는 라킹 검출 신호를 출력한다(420). 이후, 송신기가 동작하는 동안에는, 제어회로의 제어에 의해 수신기(100)는 턴 오프된다(430).
송신기(300)에서는, 라킹 검출 신호에 상응하는 n 비트의 디지털 제어 발진기 코드가 송신 클럭 설정기(200)에 의해 제2 디지털 제어 오실레이터(310)에 전달된다(440). 이후, n 비트의 디지털 제어 오실레이터 코드에 의해 제2 디지털 제어 오실레이터(310)는 고정된 주파수를 갖는 송신 클럭을 출력한다(450). 송신기(300)는 송신 클럭을 이용하여 리턴 데이터를 소스로 전송한다(460).
일 실시예로서, 라킹 검출 신호가 출력되면, 송신기(300)가 턴온되어 송신 클럭을 발생할 수 있다. 다른 실시예로서, 라킹 검출 신호가 출력되더라도 제어회로의 제어에 의해서만 송신기(300)가 턴온 될 수도 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 수신기(100)가 턴 오프되어야만 송신기(300)가 턴온 될 수도 있다. 따라서 도 5에서는 단계 420과 440이 동일 시점에 수행되는 것으로 도시되어 있으나, 실시예에 따라서는 서로 다른 시점에 수행될 수도 있다. 마찬가지로, 단계 430과 450이 반드시 동일 시점에 수행되어야 하는 것은 아니다.
도 6은 싱크의 클럭 생성 장치의 또 다른 구성을 나타낸 도면이다.
도 6을 참조하면, 싱크의 클럭 생성 장치는 디지털 위상 검출기(110), 시간-디지털 변환기(120), 제1 디지털 제어 오실레이터(130), 락 검출기(140), 송신 클럭 설정기(200), 시그마-델타 변환기(210), 제2 디지털 제어 오실레이터(310)를 포함한다. 도 1a에서 설명된 구성 요소에 대한 설명은 생략한다.
도 2와 비교할 때, 도 6에 도시된 싱크의 클럭 생성 장치는 시간-디지털 변환기(120)와 송신 클럭 설정기(200) 사이에 위치한 시그마-델타 변환기(210)를 더 포함한다. 시그마-델타 변환기(210)는 시간-디지털 변환기(120)로부터 출력된 디지털 제어 오실레이터 코드를 누적하여 평균값을 출력한다. 상세하게는, 시그마-델타 변환기(210)는 두 개의 디지털 제어 오실레이터 코드의 차이를 이용한 에러 피드백 연산을 통해 디지털 제어 오실레이터 코드의 비트 수를 변경한다. 본 실시예에서는 시그마-델타 변환기(210)는 K(K는 자연수) 비트의 디지털 제어 오실레이터 코드를 출력할 수 있다. 시그마-델타 변환기(210)에 의해 복원된 클럭 및 송신 클럭의 지터 노이즈 특성이 향상될 수 있다. 한편, 다른 실시예에서, 시그마-델타 변환기(210)는 누적기(Accumulator)로 교체될 수 있다.
도 7은 도 6에 도시된 싱크의 클럭 생성 장치의 동작을 설명하기 위한 도면이다.
수신기(100)에서는, 양방향 인터페이스를 통해 데이터 신호가 입력되면(400), 입력된 데이터 신호의 수신 클럭에 복원된 클럭이 라킹되도록 제1 디지털 제어 오실레이터(130)가 동작한다(410). 수신 클럭과 복원된 클락 사이에 라킹이 발생하면 락 검출기(140)는 라킹 검출 신호를 출력한다(420). 이후, 송신기가 동작하는 동안에는, 제어회로의 제어에 의해 수신기(100)는 턴 오프된다(430).
송신기(300)에서는, 라킹 검출 신호에 상응하는 n 비트의 디지털 제어 발진기 코드가 시그마-델타 변환기(210)에 전달된다(470). 본 실시예에서는 n 비트의 디지털 값을 시그마-델타 변환기(210)는 수신한 n 비트의 디지털 제어 발진기 코드를 누적하여 평균값을 산출하여 K 비트의 디지털 제어 발진기 코드를 생성한다(475). 라킹 검출 신호가 출력되면, 시그마-델타 변환기(210)는 K 비트의 디지털 제어 발진기 코드를 고정하여 출력한다(480). 이후, K 비트의 디지털 제어 오실레이터 코드에 의해 제2 디지털 제어 오실레이터(310)는 고정된 주파수를 갖는 송신 클럭을 출력한다(485). 송신기(300)는 송신 클럭을 이용하여 리턴 데이터를 소스로 전송한다(490).
일 실시예로서, 수신 동작시에 시그마-델타 변환기(210)를 구동하면 송신 클럭 확보에 소요되는 시간이 감소될 수 있다. 다른 실시예로서, 라킹 검출 신호가 출력되면, 시그마-델타 변환기(210) 및 송신기(300)가 턴온되어 송신 클럭을 발생할 수 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 제어회로의 제어에 의해서만 송신기(300)가 턴온 될 수도 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 수신기(100)가 턴 오프되어야만 송신기(300)가 턴온 될 수도 있다. 따라서 도 7에서는 단계 410과 470이 동일 시점에 수행되는 것으로 도시되어 있으나, 실시예에 따라서는 서로 다른 시점에 수행될 수도 있다. 마찬가지로, 단계 420과 480이 반드시 동일 시점에 수행되어야 하는 것은 아니며, 단계 430과 485 역시 마찬가지이다.
도 8 및 도 9는 도 2 내지 도 4 및 도 6에 도시된 송신 클럭 설정기의 예시적인 구성을 나타낸 도면이다.
도 8를 참조하면, 송신 클럭 설정기(200)는 2개의 입력을 가진 2:1 멀티플렉서를 이용하여 구현될 수 있다. 멀티플렉서의 제1 입력단은 시간-디지털 변환기(120), 디지털 필터(160) 또는 시그마-델타 변환기(210)에 연결되어 디지털 제어 오실레이터 코드를 입력받는다. 멀티플렉서의 제2 입력단은 멀티플렉서의 출력단에 연결되어, 출력되는 디지털 제어 오실레이터 코드를 다시 입력받는다. 이 연결 구조에 의해, 수신기(100)가 턴 오프되어 디지털 제어 오실레이터 코드가 제공되지 않을 때에도 디지털 제어 오실레이터 코드가 제2 디지털 제어 오실레이터(310)에 제공될 수 있다. 다운스트림의 제어회로가 제공한 제어 신호는 멀티플렉서를 턴온 또는 턴 오프하는 인에이블 신호로 작용하거나, 라킹 검출 신호와 함께 멀티플렉서의 입력단을 선택하는 작용을 할 수 있다.
일실시예로, 멀티플렉서의 입력단을 선택하는 신호는 락 검출기(140)로부터 제공된 라킹 검출 신호일 수 있다. 라킹 검출 신호에 의해 제1 입력단이 선택될 수 있다. 한편, 멀티플렉서는 라킹 검출 신호가 입력되지 않으면 제2 입력단을 기본적으로 선택하도록 구성될 수 있다. 이로 인해, 라킹 검출 신호가 제공되기 전에는 디지털 제어 오실레이터 코드가 제2 디지털 제어 오실레이터(310)에 제공되지 않을 수 있다. 또한, 락 검출기(140)가 수신기(100)에 포함되어 턴 오프되더라도 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드가 지속적으로 제2 디지털 제어 오실레이터(310)에 제공될 수 있다.
다른 실시예로, 멀티플렉서의 입력단을 선택하는 신호는 라킹 검출 신호와 제어 신호의 조합일 수 있다. 이를 위해, 라킹 검출 신호와 제어 신호를 입력 받아 논리 연산한 후 멀티플렉서에 입력하는 논리회로(미도시)가 멀티플렉서에 연결될 수 있다. 한편, 라킹 검출 신호는 제어 회로에 제공되며, 제어 회로는 라킹 검출 신호를 수신한 후 송신기(300)를 턴 온 할 수 있다.
도 9를 참조하면, 송신 클럭 설정기(200)는 디지털 제어 오실레이터 코드를 저장하는 래치로 구성될 수 있다. 래치가 디지털 제어 오실레이터 코드를 저장함으로써, 송신 클럭을 제공하는 동작이 시작되기 전 또는 송신기(300)가 턴 온 되기 전에 수신기(100)가 턴 오프되더라도 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드가 제2 디지털 제어 오실레이터(310)에 제공되도록 할 수 있다.
한편, 래치의 출력단에 도 8의 멀티플렉서의 제1 입력단이 연결된 것으로 도시되어 있으나, 제어 회로가 래치로의 입출력을 제어함으로써 멀티플렉서가 생략되거나, 예를 들어 스위치와 같은 단순한 회로 요소로 교체될 수도 있다.
도 10은 싱크의 클럭 생성 장치의 구성을 나타낸 도면이고, 도 11은 싱크의 클럭 생성 장치의 다른 구성을 나타낸 도면이다.
도 10 및 11을 참조하면, 싱크는 수신기(100)와 송신기(300)로 구성되며, 양방향 인터페이스를 통해 소스에 전기적으로 통신가능하게 연결된다. 수신기(100)는 소스로부터 수신된 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하고, 생성된 디지털 제어 오실레이터 코드에 의해 복원된 상기 복원된 클럭을 이용하여 상기 데이터 신호에서 데이터를 복원한다. 송신기(300)는 복원된 클럭을 수신 클럭에 라킹시킨 디지털 제어 오실레이터 코드에 의해 송신 클럭을 생성하고, 송신 클럭을 이용하여 리턴 데이터를 소스로 전송한다.
싱크의 클럭 생성 장치는 선형 위상 검출기(115), 차지 펌프/LPF(125), 제1 디지털 제어 오실레이터(130), 락 검출기(140), 송신 클럭 설정기(200), 제2 디지털 제어 오실레이터(310)를 포함한다.
선형 위상 검출기(115)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 양방향인터페이스(330)를 통해 입력된 데이터 신호의 수신 클럭의 위상을 수신 클럭을 이용하여 복원된 클럭의 위상과 비교하여 복원된 클럭의 위상이 수신 클럭에 비해 늦거나 빠른지를 나타내는 검출된 위상차를 출력한다. 여기서, 데이터 신호는 메인 트레이닝 패턴 및 미니 트레이닝 패턴 중 적어도 어느 하나를 포함할 수 있다. 대표적인 선형 위상 검출기(115)인 Hogge 타입 위상 검출기는 D플립플롭과 XOR 게이트로 이루어진 단순 위상 검출기를 2개 연결한 구조이지만, 반드시 이에 한정되는 것은 아니며, 다양한 구성을 갖는 선형 위상 검출기가 적용될 수 있다. 선형 위상 검출기(115)는 데이터 신호와 복원된 클럭의 위상차를 비교하며, 예를 들어, 위상차에 비례하는 너비를 가지는 업 신호 펄스 UP 및 다운 신호 펄스 DN을 생성한다.
차지 펌프/LPF(125)는 차지 펌프와 로우 패스 필터를 포함하며, 선형 위상 검출기(115)의 출력단에 연결된다. 차지 펌프/LPF(125)는 검출된 위상차에 따른 제어 전압 Vctrl을 출력한다. 가장 단순한 구성을 예로 들면, 차지 펌프는 두 개의 정전류원과 각 정전류원에 의한 전류 공급을 제어하는 두 개의 스위치로 구성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 각 정전류원이 공급하는 전류는 선형 위상 검출기(115)에서 출력된 업 신호 펄스 UP 및 다운 신호 펄스 DN에 의해 스위칭하는 스위치에 의해 달라진다. 마찬가지로, 가장 단순한 구성을 예로 들면, 로우 패스 필터는 차지 펌프의 출력단에 연결된 저항 및 커패시터의 조합으로 구성된 RC 필터일 수 있으나, 반드시 이에 한정되는 것은 아니다. 업 신호 펄스 UP 및 다운 신호 펄스 DN에 의해서, 차지 펌프는, 예를 들어, 로우 패스 필터에 포함된 커패시터로부터 전하를 흡수하는 Pull 동작 또는 전하를 공급하는 push 동작을 할 수 있다. 차지 펌프의 Pull 동작에 의해 로우 패스 필터로부터 출력되는 제어 전압 Vctrl은 낮아지며, Push 동작에 의해 제어 전압 Vctrl은 높아질 수 있다.
아날로그-디지털 변환기(128)는 제어 전압 Vctrl을 n 비트의 디지털 제어 오실레이터 코드로 변환한다. 따라서 제1 디지털 제어 오실레이터(130)가 라킹(locking)되기 전까지는 서로 다른 값을 갖는 디지털 제어 오실레이터 코드가 계속해서 출력될 수 있다. 제1 디지털 제어 오실레이터(130)가 라킹되면, 아날로그-디지털 변환기(128)는 실질적으로 고정된 디지털 제어 오실레이터 코드를 출력할 수 있다. 여기서, 실질적으로 고정은 허용 가능한 오차 범위(마진)내에서 디지털 제어 오실레이터 코드가 변화하는 경우를 의미한다.
한편, 아날로그-디지털 변환기(128)는 다양한 구조를 갖도록 설계될 수 있다. 도 12에는 아날로그-디지털 변환기의 예시적인 구성이 도시되어 있다. 도 12에 도시된 아날로그-디지털 변환기(128)는 제어 전압 Vctrl을 8 비트의 디지털 제어 오실레이터 코드로 변환할 수 있으나, 정밀한 제어를 위해 디지털 제어 오실레이터 코드의 비트수는 증가될 수도 있다. 아날로그-디지털 변환기(128)는 기준 전압 Vref를 전압분배하는 8개의 저항(R1 내지 R8) 및 제어 전압과 전압 분배된 Vref를 비교하는 8개의 비교기 C0 내지 C7(128a 내지 128h)로 구성될 수 있다. R1 내지 R8은 동일한 저항값을 가지며 Vref를 1/8씩 전압 분배한다. 여기서, Vref는 Vctrl의 최대값을 고려해서 결정될 수 있다. 비교기 C0 내지 C7(128a 내지 128h)은 입력된 제어 전압 Vctrl을 분배된 Vref와 비교하여 최상위비트 C7부터 최하위비트 C0를 각각 출력한다. 출력된 C7 내지 C0는 8 비트의 디지털 제어 오실레이터 코드를 구성할 수 있다. 한편, 도 12에는 도시되어 있지 않으나, 아날로그-디지털 변환기(128)는 출력된 C7 내지 C0를 제1 및 제2 디지털 제어 오실레이터를 제어하기 위한 디지털 제어 오실레이터 코드로 변환하는 코드 변환기를 더 포함할 수도 있다.
제1 디지털 제어 오실레이터(130)는 아날로그-디지털 변환기(128)의 출력단에 연결되며, 디지털 제어 오실레이터 코드에 의해 복원된 클럭을 출력한다. 제1 디지털 제어 오실레이터(130)는 n 비트의 디지털 제어 오실레이터 코드에 따라 클럭의 주파수가 증가하거나 감소한다. 예를 들어, 8 비트의 디지털 제어 오실레이터 코드를 이용하는 경우, 디지털 제어 오실레이터는 최대 256개의 서로 다른 주파수를 갖는 클럭을 출력할 수 있다. 한편, 디지털 제어 오실레이터는 다양한 구조를 갖도록 설계될 수 있다. 예를 들어, 디지털 입력을 스위치로 사용하여 오실레이터의 출력을 직접 조절하는 방식으로 디지털 제어 오실레이터를 구성할 수도 있다. 이외에도 다양한 방식을 이용하여 디지털 제어 오실레이터를 구현할 수 있음은 물론이다.
락 검출기(140)는 복원된 클럭이 수신 클럭에 일치하면 라킹 검출 신호를 출력한다. 복원된 클럭이 수신 클럭에 일치하는지를 판단하는 방법은 다양하게 구현될 수 있다. 도 10과 같이, 락 검출기(140)가 선형 위상 검출기(115)의 출력단에 연결되는 경우에, 제1 디지털 제어 오실레이터(130)가 라킹되어 복원된 클럭이 수신 클럭에 실질적으로 일치하면, 업 신호 펄스 UP 및 다운 신호 펄스 DN는 특정한 패턴으로 출력된다. 예를 들어, 업 신호 펄스 UP 및 다운 신호 펄스 DN는 짧은 펄스(short pulse)로 출력되거나 아무런 펄스도 출력되지 않는 경우, 또는 업 신호 펄스 UP 및 다운 신호 펄스 DN이 동일한 시간 동안 동일한 위상으로 출력 되는 경우에 락 검출기(140)는 라킹 검출 신호를 출력할 수 있다. 도 11과 같이 락 검출기(140)가 제1 디지털 제어 오실레이터(130)의 출력단에 연결되는 경우에, 제1 디지털 제어 오실레이터(130)의 라킹되면, 락 검출기(140)는 수신 클럭과 제1 디지털 제어 오실레이터(130)에 의해 복원된 클럭을 비교하여 일치하면 라킹 검출 신호를 출력할 수도 있다. 예를 들어, 수신 클럭과 복원된 클럭의 라이징 엣지를 비교하여 일치하면, 락 검출기(140)는 라킹이 되었다고 판단할 수 있다. 다른 예로서, 락 검출기(140)는 수신 클럭과 복원된 클럭의 라이징 엣지의 위상이 일치하는 회수를 카운팅하여 라킹 여부를 판단할 수도 있다. 이외에도 다양한 방식을 이용하여 라킹 여부를 판단할 수 있음은 물론이다. 또한, 락 검출기(140)는 아날로그-디지털 변환기(128)의 출력단에 연결되는 경우에, 디지털 제어 오실레이터 코드가 실질적으로 고정되면, 락 검출기(140)는 라킹 검출 신호를 출력할 수도 있다.
한편, 락 검출기(140)로부터 송신 클럭 설정기(200)로 라킹 검출 신호가 직접 제공되는 것으로 도시되어 있으나, 이는 이해를 돕기 위한 일 예시에 불과하며, 라킹 검출 신호는 싱크의 제어회로(미도시)를 경유해서 단독으로 또는 제어 신호와 함께 제공될 수도 있다.
디시리얼라이저(150)는 양방향 인터페이스를 통해 입력된 직렬 데이터를 복원된 클럭을 이용하여 병렬화한다. 여기서, 데이터 신호는 리턴 데이터 요청 식별자 REQUEST를 포함할 수 있다. 병렬화된 데이터는 싱크의 제어회로로 출력된다. 싱크의 제어회로는 병렬화된 데이터를 처리할 뿐만 아니라, 수신기(100), 송신 클럭 설정기(200), 및 송신기(300)의 동작을 제어하는 기능을 수행한다. 여기서, 싱크의 제어회로는 리턴 데이터 요청 식별자 REQUEST에 의해 리턴 데이터를 송신기(300)를 통해 소스로 전송한다.
송신 클럭 설정기(200)는 수신기(100)와 송신기(300) 사이에 위치하며, 송신기(300)에 위치한 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공한다. 송신 클럭 설정기(200)는 락 검출기(140)로부터 라킹 검출 신호를 수신하면 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 한편, 송신기(300)에 의한 전력 손실을 방지하거나 양방향 인터페이스가 연결된 전송매체에 노이즈가 발생하지 않도록 하기 위해서 싱크의 제어회로는 수신 동작중에는 송신기(300)를 턴 오프하며, 송신 동작중에는 수신기(100)를 턴 오프할 수도 있다. 송신 클럭 설정기(200)는 라킹 검출 신호 및 제어회로로부터의 제어 신호의 조합에 의해 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 송신 클럭 설정기(200) 구조의 예시와 동작은 도 5에서 설명된 내용과 동일하다.
제2 디지털 제어 오실레이터(310)는 송신 클럭을 제공한다. 제2 디지털 제어 오실레이터(310)는 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력한다. 예를 들어, 제2 디지털 제어 오실레이터(310)와 제1 디지털 제어 오실레이터(130)는 동일한 구조를 가질 수 있다. 따라서 라킹 검출 신호가 출력되도록 한 디지털 제어 오실레이터 코드에 의해서, 제2 디지털 제어 오실레이터(310)와 제1 디지털 제어 오실레이터(130)는 동일한 클럭을 출력할 수 있다.
시리얼라이저(320)는 제어회로가 입력한 리턴 데이터를 직렬화하여 출력한다. 출력된 리턴 데이터는 양방향 인터페이스를 통해 소스로 전송된다. 싱크의 제어회로는 리턴 데이터를 시리얼라이저(320)를 통해 소스로 전송한다.
양방향인터페이스(330)는 소스와 싱크간 데이터 전송 방향을 제어한다. 소스로부터 데이터를 수신하는 경우, 양방향인터페이스(330)는 싱크에서 소스로의 리턴 데이터 전송을 중단하며, 싱크로부터 리턴 데이터를 전송하는 경우, 양방향인터페이스(330)는 소스에서 싱크로의 데이터 수신을 중단한다. 양방향인터페이스(330)의 데이터 송신 방향은 제어회로의 제어신호에 의해 결정된다. 여기서, 싱크의 제어회로는 소스로부터 수신한 리턴 데이터 요청 식별자 REQUEST에 의해 양방향인터페이스(330)가 싱크에서 소스로 리턴 데이터를 전송할 수 있도록 한다.
도 13은 소스와 싱크간 데이터 전송 과정의 일예를 설명하기 위한 흐름도이다. 도 13에서는, 디스플레이의 타이밍 컨트롤러(Timing Controller)와 데이터 드라이버(Data Driver)가 각각 소스와 싱크로 표현되어 있으나, 이는 단지 예시일 뿐이며, 반드시 이에 한정되는 것은 아니다.
리턴 데이터는 소스로부터의 데이터 신호 전송이 없는 리턴 데이터 전송 구간에 싱크에서 소스로 전송되며, 도 13에서 리턴 데이터 전송 구간은 블랭크 구간이다. 블랭크 구간 동안 채널의 데이터 전송 방향은 변경되어 싱크만이 데이터를 전송할 수 있게 된다. 데이터 전송 방식에 따라 달라질 수 있지만, 블랭크 구간은 소스와 싱크간 데이터 신호를 통신하는 동안 적어도 1회 이상 발생할 수 있다. 블랭크 구간은 데이터 전송 방식에 따라 특정한 길이를 가질 수 있다. 한편, 데이터 신호가 전송되는 구간과 비교할 때, 블랭크 구간의 길이는 데이터 신호가 전송되는 구간에 비해 상대적으로 짧다. 하지만, 리턴 데이터의 크기를 블랭크 구간보다 작게 구성함으로써, 소스-싱크간 데이터 전송 효율에 전혀 영향을 미치지 않으면서 동시에 양방향 통신을 가능하게 할 수 있다. 한편, 리턴 데이터의 크기가 블랭크 구간보다 커지더라도, 후속 블랭크 구간을 이용하여 리턴 데이터를 분할 전송함으로써 역시 소스-싱크간 데이터 전송 효율에 영향을 주시 않을 수 있다. 또한, 리턴 데이터의 크기가 블랭크 구간보다 클 경우, 데이터의 전송 속도를 증가시켜서 전송할 수도 있다.
단계 600 및 605에서, 전원이 공급되며, 내부 전원으로 변환되어 각각 타이밍 컨트롤러와 데이터 드라이버에 내부 전원이 공급된다.
단계 610 및 615에서, 내부 전원이 공급되면 타이밍 컨트롤러와 데이터 드라이버를 시동하는 스타트업 회로가 구동된다. 스타트업 회로에 의해 타이밍 컨트롤러와 데이터 드라이버는 내부적으로 리셋되어 초기화된다.
단계 620에서, 초기화가 완료된 데이터 드라이버는 타이밍 컨트롤러로부터 데이터 신호를 대기한다.
단계 625에서, 메인 트레이닝 생성 블록은 데이터 드라이버가 데이터 신호에서 클럭 및 데이터를 복원하기 위해서 필요한 메인 트레이닝 패턴을 생성한다. 메인 트레이닝 패턴은 데이터 드라이버가 클럭을 복원하는데 필요한 트레이닝 패턴이다.
단계 630에서, 타이밍 컨트롤러는 메인 트레이닝 생성 블록에서 생성된 메인 트레이닝 패턴을 데이터 드라이버로 전송한다. 메인 트레이닝 패턴은 타이밍 컨트롤러와 데이터 드라이버간 연결된 채널을 통해 전송된다. 여기서, 채널은 타이밍 컨트롤러나 데이터 드라이버 어느 한쪽이 데이터 신호를 전송중이면, 상대방은 데이터 신호를 전송할 수 없다. 소스-싱크간 데이터 전송 방향은 양방향인터페이스(330)에 의해 제어될 수 있다. 즉, 양방향인터페이스(330)는 타이밍 컨트롤러가 데이터 신호를 전송하는 동안에는 송신기(300)로부터 출력된 리턴 데이터가 타이밍 컨트롤러로 전송되지 못하게 할 수 있다.
단계 635에서, 타이밍 컨트롤러로부터 메인 트레이닝 패턴을 수신하면, 메인 트레이닝을 수행하여 데이터 드라이버는 클럭을 복원하고, 송신 준비를 한다. 메인 트레이닝 패턴을 이용하여, 데이터 드라이버는 수신된 데이터 신호의 수신 클럭을 복원한다. 수신 클럭이 복원되면, 송신기(300)의 제2 디지털 제어 오실레이터(310)는 복원된 클럭과 동일한 송신 클럭을 생성할 수 있다. 추가적으로, 메인 트레이닝시 데이터 드라이버는 수신 클럭과 복원된 클럭의 위상을 일치시킬 수도 있다. 수신 클럭과 복원한 클럭은 클럭 주파수가 오차 범위 이내에서 실질적으로 동일하더라도 위상차가 발생할 수 있으므로, 데이터 드라이버는 수신 클럭의 주파수를 갖는 클럭을 복원하면서 동시에 수신 클럭과 복원된 클럭간 위상차를 오차 범위 이내로 감소시킬 수 있다.
단계 640에서, 메인 트레이닝이 종료되면 데이터 드라이버는 소스로부터의 데이터 신호 전송을 대기한다.
단계 645에서, 데이터 드라이버에서 수행되는 메인 트레이닝과는 독립적으로 디스플레이에 출력될 데이터가 인코딩된다.
단계 650에서, 타이밍 컨트롤러가 데이터 신호를 데이터 드라이버로 전송한다. 디스플레이에서, 영상은 복수의 프레임으로 구성되며, 프레임은 디스플레이의 픽셀들을 제어하기 위해 인코딩된 데이터로 구성된다. 타이밍 컨트롤러가 전송하는 데이터 신호는 미니 트레이닝 패턴, 데이터 인에이블(DE), 인코딩된 데이터, 및 소스 엔드를 포함한다. 데이터 신호는 패킷 형태로 전송될 수 있다. 미니 트레이닝 패턴은 이를 수신한 수신측이 복원된 클럭의 위상을 조정하는 미니 트레이닝을 수행하기 위해 필요한 트레이닝 패턴이고, 데이터 인에이블은 인코딩된 데이터를 수신할 픽셀을 식별하는 위한 정보이며, 소스 엔드는 타이밍 컨트롤러로부터의 데이터 신호 전송이 완료되었음을 나타내는 전송 종료 식별자 DONE의 변형이다. 여기서, 디스플레이는 m개의 픽셀들이 배열된 n개의 라인으로 구성된 픽셀 어레이를 포함하며, 소스 엔드는 n번째 라인에 위치한 픽셀들로의 인코딩된 데이터 전송이 완료되었음을 나타낼 수 있다. 소스 엔드는 H-블랭크 구간 또는 V-블랭크 구간의 시작을 지시하며, 하나의 프레임에는 복수의 블랭크 구간이 포함될 수 있다.
단계 655에서, 데이터 신호를 데이터 드라이버로 전송한 후 타이밍 컨트롤러는 데이터 드라이버로부터의 리턴 데이터 전송을 대기한다.
단계 660에서, 데이터 신호가 수신되면, 데이터 드라이버는 미니 트레이닝을 수행하고, 데이터를 복원하며, 라킹 상태를 확인한다. 수신된 미니 트레이닝 패턴을 이용하여 데이터 드라이버는 복원된 클럭의 위상을 조정하여 수신 클럭의 위상에 일치시킨다. 메인 트레이닝에서 복원된 클럭의 위상을 수신 클럭에 이미 일치시켰거나 블랭크 구간이 종료된 이후 새로운 라인에 위치한 픽셀들로의 인코딩된 데이터를 수신하는 경우에도 데이터 드라이버는 미니 트레이닝을 수행할 수 있다. 한편, 데이터 드라이버는 수신기(100)의 라킹 상태를 확인한다. 확인 결과 수신기(100)가 라킹되지 않았으면, Low Fix 신호를 타이밍 컨트롤러로 전송한다. 복원된 데이터에 소스 엔드가 포함되었으면, 데이터 드라이버는 Low Fix 신호를 블랭크 구간에 타이밍 컨트롤러로 전송한다.
단계 665에서, 데이터 드라이버는 리턴 데이터를 인코딩한다. 리턴 데이터는 미니 트레이닝 패턴 및 라킹 데이터를 포함한다. 라킹 데이터는 상기 싱크의 라킹 상태를 나타내는 데이터로서, 예를 들어, 라킹된 상태는 1로, 라킹이 되지 않았거나 라킹이 해제된 상태는 0으로 나타낼 수 있다.
단계 670에서, 복원된 데이터에 소스 엔드가 포함되어 있으면, 데이터 드라이버는 리턴 데이터를 블랭크 구간동안 타이밍 컨트롤러로 전송한다. 데이터 드라이버가 리턴 데이터 전송 후부터 블랭크 구간이 종료되기 전까지 타이밍 컨트롤러는 데이터를 전송할 수 없다. 이 구간 동안 데이터 드라이버는 아무런 데이터 신호도 전송하지 않거나, 의미없는 데이터를 전송할 수 있다. 블랭크 구간이 종료되면 데이터 드라이버는 싱크 엔드를 타이임 컨트롤러로 전송하여 타이밍 컨트롤러가 다음 라인에 위치한 픽셀로의 데이터 신호를 전송하도록 한다. 싱크 엔드는 데이터 드라이버로부터의 데이터 신호 전송이 완료되었음을 나타내는 전송 종료 식별자 DONE의 변형이다.
단계 675에서, 리턴 데이터가 수신되면, 타이밍 컨트롤러는 미니 트레이닝을 수행하고, 데이터를 복원하며, 타이밍 컨트롤러의 라킹 상태를 확인한다. 타이밍 컨트롤러는 데이터 드라이버의 수신기(100)의 라킹 상태에 따라 분기를 달리한다. 데이터 드라이버가 리턴 데이터를 전송하기 위해 사용한 송신 클럭은 수신 클럭과 실질적으로 동일하지만, 채널의 특성으로 인해 새로운 위상차가 발생할 수 있다. 따라서, 타이밍 컨트롤러는 미니 트레이닝을 수행하여 새롭게 발생한 위상차를 제거하여 리턴 데이터를 정확하게 복원할 수 있다.
데이터 드라이버로부터 Low Fix 신호가 전송되면, 데이터 드라이버는 라킹되지 않은 상태이다. 따라서 타이밍 컨트롤러는 단계 625로 되돌아가서 메인 트레이닝 패턴을 다시 생성한다. 이후 단계 630 내지 660이 수행된다.
데이터 드라이버로부터 리턴 데이터가 수신되었으나 현재 전송중인 라인에 대한 데이터 신호가 완료되지 않았으면(EOL(END OF LINE), No), 타이밍 컨트롤러는 단계 650으로 되돌아가서 디스플레이의 현재 전송중인 라인에 위치한 모든 픽셀 또는 전송되지 않은 나머지 픽셀에 대한 인코딩된 데이터를 데이터 드라이버로 전송한다.
데이터 드라이버로부터 리턴 데이터가 수신되었으며 현재 전송중인 라인에 대한 데이터 신호가 완료되었으면(EOL(END OF LINE), Yes), 타이밍 컨트롤러는 단계 680으로 진행한다.
단계 680에서, 타이밍 컨트롤러는 프레임의 전송이 완료되었는지 확인하여 데이터 드라이버에 V-블랭크 데이터 신호를 전송한다. 프레임의 전송이 완료되면 (EOF(END OF FRAME), Yes), 타이밍 컨트롤러는, 예를 들어, V-블랭크 데이터 신호를 통해 통신을 종료함을 통지한다. 전송할 프레임이 있으면(EOF, No), 타이밍 컨트롤러는 단계 650으로 되돌아간다.
단계 685에서, 데이터 드라이버는 타이밍 컨트롤러로부터 수신한 V-블랭크 데이터 신호를 복원하여, 프레임의 전송이 완료되었는지를 판단한다. 프레임의 전송이 완료되지 않았으면(EOF, No), 데이터 드라이버는 단계 640으로 되돌아간다. V-블랭크 데이터 신호를 수신하여 프레임의 전송이 완료되었음을 확인하면(EOF, Yes), 타이밍 컨트롤러와의 통신이 종료된다.
도 14 내지 16은 소스와 싱크간 전송되는 데이터 신호의 구조를 도시한 도면이다.
도 14는 메인 트레이닝 패턴(900)과 미니 트레이닝 패턴(910)을 모두 포함하는 데이터 신호의 구조를 나타내고, 도 15는 메인 트레이닝 패턴(900)을 포함하는 데이터 신호의 구조를 나타내며, 도 16는 미니 트레이닝 패턴(910)을 포함하는 데이터 신호의 구조를 나타낸다. 메인 트레이닝 패턴(900)은 수신 클럭을 복원하기 위한 메인 트레이닝에 이용되며, 미니 트레이닝 패턴(910)은 복원된 클럭과 수신 클럭의 위상을 일치시키는 미니 트레이닝에 이용된다. 싱크의 수신기(100) 구조 및/또는 데이터 전송 방식에 따라 메인 트레이닝 및 미니 트레이닝 중 어느 하나는 생략될 수 있다. 즉, 데이터 신호는 도 14 내지 도 16 중 어느 하나의 구조를 반드시 가져야 하는 것은 아니다.
다양한 어플리케이션에서 싱크가 소스로 리턴 데이터를 전송할 필요가 있다. 예를 들어, 터치 스크린은 감지된 사용자의 터치를 어플리케이션 프로세서로 전송해야 한다. 또 다른 예로, 데이터 드라이버가 상태 정보를 타이밍 컨트롤러로 전송할 수 있다. 이는 도 17에 도시되어 있다. 종래에는 싱크에서 소스로 데이터를 전송하기 위하여 별도의 채널을 구비하여야 했지만, 송신 클럭을 이용한 송신 방법을 이용하면 별도 채널을 이용하지 않아도 된다.
소스가 전송하는 데이터 신호는 싱크가 수신 클럭을 복원하기 위한 메인 트레이닝 패턴(900)과 소스 데이터로 구성된다. 메인 트레이닝 패턴(900)은 소스와 싱크간 통신이 개시될 때 가장 먼저 싱크로 전송된다. 한편, 도 16에 도시된 바와 같이, 싱크가 수신 클럭을 이미 복원한 경우이거나 메인 트레이닝 패턴(900) 없이도 수신 클럭을 복원할 수 있는 경우 메인 트레이닝 패턴(900)의 전송은 생략될 수 있다. 이후 소스 데이터가 싱크로 전송된다.
메인 트레이닝 패턴(900)이 전송된 후 싱크가 복원된 클럭의 위상을 수신 클럭에 일치시키도록 하기 위한 미니 트레이닝 패턴(910)이 전송된다. 한편, 도 15에 도시된 바와 같이, 싱크가 수신 클럭의 위상을 이미 일치시킨 경우이거나 미니 트레이닝 패턴(910) 없이도 수신 클럭의 위상을 일치시킬 수 있는 경우 미니 트레이닝 패턴(900)의 전송은 생략될 수 있다. 또한, 리턴 데이터 요청 식별자 REQUEST에 의해 소스 데이터의 전송이 잠시 중단된 경우에도 미니 트레이닝 패턴(900)의 전송은 생략될 수 있다. 미니 트레이닝 패턴(910)이 전송된 후, 소스 데이터가 싱크로 전송된다. 소스 데이터는 소스와 싱크가 적용되는 어플리케이션에 따라 달라질 수 있으며, 예를 들어, 디스플레이의 경우 복수의 프레임들로 구성된다. 도 14 내지 16에서, 소스 데이터는 헤더(920)와 데이터(930)를 포함한다. 헤더(920)는 데이터(930)의 시작을 나타내며, 선택적으로, 데이터(930)에 대한 정보, 예를 들어, 데이터의 크기 등을 포함할 수 있다. 헤더(920)와 데이터(930)로 구성된 적어도 하나 이상의 소스 데이터는 전송 종료 식별자 DONE 또는 리턴 데이터 요청 식별자 REQUEST(940)가 전송되기 전까지 싱크로 전송된다.
맨 마지막 소스 데이터가 전송되면, 소스는 전송 종료 식별자 DONE를 싱크로 전송한다. 한편, 소스는 맨 마지막 소스 데이터가 전송되기 전에 리턴 데이터 요청 식별자 REQUEST(940)를 주기적으로 또는 필요시 싱크로 전송한다. 전송 종료 식별자 DONE 또는 리턴 데이터 요청 식별자 REQUEST(940)가 수신되면, 싱크의 양방향인터페이스(330)은 싱크로부터 소스로의 리턴 데이터 전송을 허용한다.
소스로부터 전송된 전송 종료 식별자 DONE 또는 리턴 데이터 요청 식별자 REQUEST(940)에 의해 리턴 데이터 전송 구간이 시작하며, 싱크로부터 전송된 전송 종료 식별자 DONE에 의해 리턴 데이터 전송 구간이 종료한다. 즉 리턴 데이터(950)는 리턴 데이터 전송 구간에 위치한다. 도 14를 참조하면, 리턴 데이터(950)는 미니 트레이닝(956), 헤더(952) 및 옵션 데이터(954)를 포함하며, 추가적으로 라킹 데이터를 더 포함할 수 있다. 라킹 데이터는 싱크의 라킹 상태를 나타내는 데이터로서, 헤더(952) 또는 옵션 데이터(954)에 포함될 수 있다. 헤더(952)는 헤더의 크기, 옵션 데이터의 크기, 옵션 데이터의 종류 및 이들의 조합 중 어느 하나를 포함한다. 옵션 데이터(954)는 싱크가 소스로 전송할 데이터로서, 예를 들어, 싱크의 상태 정보(라킹 상태 등), 싱크에 연결된 센서의 센싱값, 터치 스크린에서 감지된 사용자의 터치 등과 같이 어플리케이션의 종류에 따라 다양하게 구성될 수 있다.
리턴 데이터 전송 구간의 길이는 어플리케이션의 종류 및/또는 데이터 전송 방식에 따라 달라질 수 있다. 한편, 동일한 어플리케이션 및/또는 동일한 데이터 전송 방식은 동일한 길이의 리턴 데이터 전송 구간을 가질 수 있다.
한편, 리턴 데이터 전송 구간의 길이는 소스 또는 싱크에 의해서 지정될 수 있다. 리턴 데이터 전송 구간의 길이가 소스에 의해 정해지는 경우, 소스는 전송 종료 식별자 DONE 또는 리턴 데이터 요청 식별자 REQUEST(940)에, 예를 들어, 싱크가 리턴 데이터(950)를 전송할 수 있는 전송 허용 시간, 싱크가 전송할 수 있는 리턴 데이터(950)의 전송 허용 크기 등을 포함시킬 수 있다. 이에 따라, 소스는 전송 허용 시간 동안 데이터 신호의 전송을 중지하거나, 전송 허용 크기의 리턴 데이터(950)의 수신이 종료될 때까지 데이터 신호의 전송을 중지할 수 있다. 한편, 싱크는 전송 허용 시간 내에서 리턴 데이터(950)를 소스로 전송할 수 있거나 전송 허용 크기 이하의 리턴 데이터(950)를 소스로 전송할 수 있다.
리턴 데이터 전송 구간의 길이가 싱크에 의해 정해지는 경우, 싱크는 헤더(962)에, 예를 들어, 옵션 데이터(954)를 전송할 전송 가능 시간, 전송할 옵션 데이터(954)의 전송 크기 등을 포함시킬 수 있다. 이에 따라, 소스는 전송 가능 시간 동안 데이터 신호의 전송을 중지하거나, 전송 크기를 갖는 리턴 데이터(950)의 수신이 종료될 때까지 데이터 신호의 전송을 중지할 수 있다.
한편, 소스로 전송할 리턴 데이터(950)가 없는 경우, 싱크는 리턴 데이터 없음 식별자 NO RETURN DATA를 헤더 및 옵션 데이터 중 어느 하나에 포함시키거나, 헤더 및 옵션 데이터를 대신하여 소스로 전송할 수 있다. 추가적으로, 싱크는 리턴 데이터 없음 식별자 NO RETURN DATA 전송 후 전송 종료 식별자 DONE(950)를 소스로 전송할 수 있다.
리턴 데이터 전송 구간이 종료되면, 싱크는 전송 종료 식별자 DONE(960)를 전송하여 전송할 리턴 데이터가 더 이상 없음을 소스에 통지한다. 전송 종료 식별자 DONE(960)가 전송되면, 싱크의 양방향인터페이스(330)은 소스로부터의 데이터 신호 수신을 허용한다.
전송 종료 식별자 DONE(960)가 수신되면, 소스는 미니 트레이닝 패턴(970)을 전송한 후, 소스 데이터를 싱크로 전송한다.
도 17은 소스와 싱크간 전송되는 데이터 신호의 구조를 도시한 도면이다. 도 17에서는, 디스플레이의 타이밍 컨트롤러와 데이터 드라이버 사이에서 전송되는 데이터 신호를 표현되어 있으나, 이는 단지 예시일 뿐이며, 반드시 이에 한정되는 것은 아니다. 한편, 도 17에서 리턴 데이터 전송 구간은 블랭크 구간이다.
타이밍 컨트롤러가 전송하는 데이터 신호는 데이터 드라이버의 클럭을 복원하기 위한 메인 트레이닝 패턴(900)과 복수의 프레임들로 구성된다. 프레임의 수는 디스플레이를 통해 출력될 이미지에 따라 더 많을 수 있으나, 본 명세서에서는 설명의 편의를 위해, 2개의 프레임을 예를 들어 설명하기로 한다. 메인 트레이닝 패턴(900)은 타이밍 컨트롤러와 데이터 드라이버의 통신이 개시될 때 가장 먼저 데이터 드라이버로 전송된다. 이후 프레임들이 데이터 드라이버로 전송된다. 메인 트레이닝 패턴(900)이 전송된 후 데이터 드라이버가 복원된 클럭의 위상을 수신 클럭에 일치시키도록 하기 위한 미니 트레이닝 패턴(910)이 전송된다. 미니 트레이닝 패턴(910)이 전송된 후, 데이터 인에이블(921) 및 인코딩된 데이터(930)는 소스 엔드가 전송되기 전까지 데이터 드라이버로 전송된다.
라인의 마지막 픽셀에 대한 데이터 인에이블 및 인코딩된 데이터가 전송되면, 타이밍 컨트롤러는 소스 엔드(941)를 데이터 드라이버로 전송한다. 소스 엔드(941)가 수신되면, 데이터 드라이버의 양방향인터페이스(330)은 데이터 드라이버로부터 타이밍 컨트롤러로의 데이터 전송을 허용한다.
소스 엔드(941)는 H-블랭크 구간(980)의 시작을 나타내며, 싱크 엔드(942)는 H-블랭크 구간(980)의 종료를 나타낸다. 리턴 데이터(950)는 H-블랭크 구간(980)에 위치한다. 블랭크 구간은 타이밍 컨트롤러가 데이터 신호를 전송하지 않는 구간으로, 디스플레이를 예를 들면, H-블랭크 구간(980), V-블랭크 구간 등이 블랭크 구간에 해당한다. 리턴 데이터(950)는 미니 트레이닝(966) 및 라킹 데이터(967)를 포함하며, 선택적으로 데이터 드라이버가 타이밍 컨트롤러로 전송할 옵션 데이터(964)를 더 포함할 수 있다. 블랭크 구간의 길이는 데이터 전송 방식에 따라 달라질 수 있으나, 동일한 데이터 전송 방식에서는 동일한 길이를 갖는다. 따라서 리턴 데이터의 크기에 따라서 타이밍 컨트롤러와 데이터 드라이버 사이에 아무런 데이터도 전송하지 않는 순수한 블랭크 구간(982)의 길이가 결정될 수 있다.
H-블랭크 구간(980)이 종료되면, 데이터 드라이버는 싱크 엔드(942)를 전송하여 전송할 리턴 데이터가 없음을 타이밍 컨트롤러에 통지한다. 싱크 엔드(942)가 전송되면, 데이터 드라이버의 양방향인터페이스(330)은 타이밍 컨트롤러로부터의 데이터 신호 수신을 허용한다.
싱크 엔드(942)가 수신되면, 타이밍 컨트롤러는 미니 트레이닝 패턴(970)을 전송한 후, 데이터 인에이블과 인코딩된 데이터를 데이터 드라이버로 전송한다.
도 18은 미니 트레이닝 패턴을 도시한 도면이다.
미니 트레이닝 패턴은 이를 수신한 수신측이 복원된 클럭의 위상을 조정하는 미니 트레이닝을 수행하기 위해 필요한 트레이닝 패턴이다. 도 9를 참조하면, 3개의 미니 트레이닝 패턴이 예시되어 있다. 수신 클럭을 복원하기 위한 메인 트레이닝 패턴에 비해, 미니 트레이닝 패턴은 복원된 클럭과 수신 클럭의 위상을 일치시키기 위하여 이용되므로 메인 트레이닝 패턴에 비해 단순한 형태를 갖도록 생성될 수 있다. 그러나 미니 트레이닝 패턴은 메인 트레이닝 패턴과 동일한 패턴을 가져도 무방하다. 한편, 전송 속도를 높이기 위해 송신 클럭을 수신 클럭보다 빠르게 하는 것도 가능하므로, 미니 트레이닝 패턴은 소스의 클럭보다 n(n은 자연수)배 빠른 패턴이 되도록 생성될 수도 있다.
복원된 클럭을 이용하여 생성된 송신 클럭을 이용하여 리턴 데이터를 전송하므로, 미니 트레이닝 패턴의 라이징 엣지 또는 폴링 에지는 송신 클럭의 라이징 엣지 또는 폴링 에지에 정렬될 수 있다. 미니 트레이닝 패턴을 수신한 소스는 미니 트레이닝 패턴의 라이징 엣지 또는 폴링 에지를 데이터 신호를 전송하는데 사용한 클럭, 즉 수신 클럭과 비교하여 위상을 일치시킬 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 레퍼런스 클럭 없이 송신 클럭을 생성하여 데이터를 전송하는 싱크에 있어서,
    소스로부터 수신된 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하고, 생성된 디지털 제어 오실레이터 코드에 의해 복원된 상기 복원된 클럭을 이용하여 상기 데이터 신호에서 데이터를 복원하는 수신기; 및
    상기 복원된 클럭을 상기 수신 클럭에 라킹시킨 디지털 제어 오실레이터 코드에 의해 송신 클럭을 생성하고, 상기 소스로부터 리턴 데이터 요청 식별자가 수신되면, 상기 송신 클럭을 이용하여 리턴 데이터를 소스로 전송하는 송신기를 포함하는 싱크.
  2. 제1항에 있어서, 상기 수신기는
    상기 소스로부터 수신된 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 검출하는 디지털 위상 검출기;
    상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기; 및
    상기 디지털 제어 오실레이터 코드를 이용하여 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터를 포함하는 싱크.
  3. 제1항에 있어서, 상기 수신기는
    상기 소스로부터 수신된 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 검출하는 선형 위상 검출기;
    상기 선형 위상 검출기에 의해 검출된 위상차를 제어 전압으로 변환하는 차치 펌프;
    상기 제어 전압을 디지털 제어 오실레이터 코드로 변환하는 아날로그-디지털 변환기; 및
    상기 디지털 제어 오실레이터 코드를 이용하여 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터를 포함하는 싱크.
  4. 제2항 또는 제3항에 있어서, 상기 송신기는,
    상기 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력하는 제2 디지털 제어 오실레이터; 및
    상기 송신 클럭을 이용하여 상기 리턴 데이터를 직렬화하는 직렬화기를 포함하는 싱크.
  5. 제2항 또는 제3항에 있어서, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기를 더 포함하는 싱크.
  6. 제1항에 있어서, 상기 리턴 데이터는 헤더 및 옵션 데이터를 포함하는 싱크.
  7. 제6항에 있어서, 상기 리턴 데이터는 미니 트레이닝 패턴을 더 포함하는 싱크.
  8. 제1항에 있어서, 상기 리턴 데이터는 리턴 데이터 없음 식별자인 싱크.
  9. 제1항에 있어서, 상기 소스로부터 수신된 데이터 신호와 상기 리턴 데이터는 동일한 채널을 통해 전송되는 싱크.
  10. 레퍼런스 클럭을 이용하여 데이터를 전송하는 소스와 레퍼런스 클럭 없이 송신 클럭을 생성하여 데이터를 전송하는 싱크간 데이터 전송 방법에 있어서,
    상기 소스로부터 수신된 데이터 신호의 수신 클럭을 이용하여 상기 싱크의 송신기에 포함된 디지털 제어 오실레이터가 송신 클럭을 출력하는 단계; 및
    상기 소스로부터 리턴 데이터 요청 식별자가 수신되면, 소스-싱크간 데이터 전송 방향을 변경하고 상기 송신 클럭을 이용하여 리턴 데이터를 상기 소스로 전송하는 단계를 포함하는 데이터 전송 방법.
  11. 제10항에 있어서, 상기 소스로부터 수신된 데이터 신호의 수신 클럭을 이용하여 상기 싱크의 송신기에 포함된 디지털 제어 오실레이터가 송신 클럭을 출력하는 단계는,
    상기 소스로부터 수신된 데이터 신호의 수신 클럭과 상기 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 단계;
    상기 디지털 제어 오실레이터 코드를 이용하여 상기 싱크의 수신기에 포함된 디지털 제어 오실레이터가 상기 복원된 클럭을 출력하는 단계;
    상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 싱크의 수신기에 포함된 디지털 제어 오실레이터의 라킹 여부를 판단하는 단계;
    상기 싱크의 수신기에 포함된 디지털 제어 오실레이터가 라킹되면, 상기 디지털 제어 오실레이터 코드를 상기 싱크의 송신기에 포함된 디지털 제어 오실레이터에 제공하는 단계를 포함하는 데이터 전송 방법.
  12. 제12항에 있어서, 상기 블랭크 구간은 상기 소스가 전송한 소스 엔드에 의해 시작하는 데이터 전송 방법.
  13. 제10항에 있어서, 상기 리턴 데이터는 헤더 및 옵션 데이터를 포함하는 데이터 전송 방법.
  14. 제10항에 있어서, 상기 리턴 데이터는 리턴 데이터 없음 식별자인 데이터 전송 방법.
  15. 제10항에 있어서, 상기 리턴 데이터 요청 식별자는 전송 종료 식별자를 포함하는 데이터 전송 방법.
  16. 제10항에 있어서, 상기 리턴 데이터의 크기는 가변적인 데이터 전송 방법.
  17. 제10항에 있어서, 상기 상기 소스로부터 리턴 데이터 요청 식별자가 수신되면, 소스-싱크간 데이터 전송 방향을 변경하고 상기 송신 클럭을 이용하여 리턴 데이터를 상기 소스로 전송하는 단계 이후에,
    상기 리턴 데이터의 전송이 종료되면 전송 종료 식별자를 상기 소스로 전송하는 단계를 더 포함하는 데이터 전송 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9923710B2 (en) * 2016-06-15 2018-03-20 Silicon Laboratories Inc. Digital oversampling clock and data recovery circuit
KR102514636B1 (ko) * 2018-10-22 2023-03-28 주식회사 엘엑스세미콘 디스플레이장치를 구동하기 위한 데이터처리장치, 데이터구동장치 및 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980026038A (ko) * 1996-10-07 1998-07-15 김광호 디지탈 위상폐루프회로를 이용한 타이밍복원방법 및 그 장치
KR20000056356A (ko) * 1999-02-19 2000-09-15 김영환 데이터/클럭 복원 회로
US20030035504A1 (en) * 2001-08-17 2003-02-20 Brian Wong Method and apparatus for skip-free retiming transmission of digital information
KR20060129425A (ko) * 2004-03-02 2006-12-15 산요덴키가부시키가이샤 락 검출 회로, 락 검출 방법
KR20090026890A (ko) * 2007-09-11 2009-03-16 한국전자통신연구원 Ｔｄｄ 방식 통신 장치 및 그 동작 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5631757A (en) * 1995-06-07 1997-05-20 Lucent Technologies Inc. Full-duplex data communication system using different transmit and receive data symbol lengths
KR19980026038U (ko) 1996-11-07 1998-08-05 김재복 엔씨(nc) 공작기의 자동 명암조정 디스플레이 장치
CN1326327C (zh) * 2003-05-12 2007-07-11 瑞昱半导体股份有限公司 相位频率检测电路及使用该电路的锁相环电路
US7486718B2 (en) * 2003-08-04 2009-02-03 Marvell International Ltd. Architectures, circuits, systems and methods for reducing latency in data communications
US20050193290A1 (en) * 2004-02-25 2005-09-01 Cho James B. Built-in self test method and apparatus for jitter transfer, jitter tolerance, and FIFO data buffer
TWI328353B (en) * 2005-06-14 2010-08-01 Via Tech Inc Digital lock detector for phase-locked loop
US7719416B2 (en) * 2005-09-09 2010-05-18 Microstrain, Inc. Energy harvesting, wireless structural health monitoring system
US7916824B2 (en) * 2006-08-18 2011-03-29 Texas Instruments Incorporated Loop bandwidth enhancement technique for a digital PLL and a HF divider that enables this technique
US8184686B2 (en) * 2007-01-10 2012-05-22 Cortina Systems, Inc. System and method for recovering data received over a communication channel
US8248974B2 (en) * 2008-06-25 2012-08-21 Realtek Semiconductor Corp. All-digital timing control for multi-channel full-duplex transceiver
CN101807989B (zh) * 2009-02-13 2013-05-22 瑞昱半导体股份有限公司 用于以太网络系统的主装置及其相关时钟同步方法
EP2237418B1 (en) * 2009-04-03 2017-10-04 Nxp B.V. Frequency synthesiser
US8553827B2 (en) * 2009-10-20 2013-10-08 Qualcomm Incorporated ADC-based mixed-mode digital phase-locked loop
CN101610123B (zh) * 2009-07-10 2013-03-20 中兴通讯股份有限公司 一种时钟单元及其实现方法
US9191190B2 (en) * 2011-04-29 2015-11-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods and apparatus for digital host-lock mode in a transceiver
US9014322B2 (en) * 2012-05-23 2015-04-21 Finisar Corporation Low power and compact area digital integrator for a digital phase detector
US9100026B2 (en) * 2013-07-10 2015-08-04 Qualcomm Incorporated Devices and methods for reducing noise in digitally controlled oscillators

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980026038A (ko) * 1996-10-07 1998-07-15 김광호 디지탈 위상폐루프회로를 이용한 타이밍복원방법 및 그 장치
KR20000056356A (ko) * 1999-02-19 2000-09-15 김영환 데이터/클럭 복원 회로
US20030035504A1 (en) * 2001-08-17 2003-02-20 Brian Wong Method and apparatus for skip-free retiming transmission of digital information
KR20060129425A (ko) * 2004-03-02 2006-12-15 산요덴키가부시키가이샤 락 검출 회로, 락 검출 방법
KR20090026890A (ko) * 2007-09-11 2009-03-16 한국전자통신연구원 Ｔｄｄ 방식 통신 장치 및 그 동작 방법

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