WO2011025341A2 - 클럭 및 데이터 복원 회로 - Google Patents

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WO2011025341A2
WO2011025341A2 PCT/KR2010/005876 KR2010005876W WO2011025341A2 WO 2011025341 A2 WO2011025341 A2 WO 2011025341A2 KR 2010005876 W KR2010005876 W KR 2010005876W WO 2011025341 A2 WO2011025341 A2 WO 2011025341A2
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변상진
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동국대학교 산학협력단
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    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • One embodiment of the present invention relates to a clock and data recovery circuit technology for recovering a clock from non-periodic received data in the form of non return to zero (NRZ) in high speed serial communication, and restoring data using the recovered clock signal. .
  • NRZ non return to zero
  • a clock and data recovery circuit generates a clock signal synchronized with the data signal from an input data signal to restore the data signal and the clock signal.
  • Clock and data recovery circuits are used in a wide range, such as LAN (LAN) for data transmission, wired and wireless communication and optical communication, disk drive.
  • Clock and data recovery circuits are usually designed by selecting one phase detector (e.g., binary phase detector or linear phase detector). As described above, when one phase detector is used, problems of the phase detectors impede the operation of the clock and data recovery circuits.
  • one phase detector e.g., binary phase detector or linear phase detector.
  • the gain of the phase detector is changed according to the jitter of the received data and the restored clock.
  • the gain of the phase detector is small, so the charge pump is up and down.
  • the phase offset between the received data and the restored clock is large due to current mismatches and mismatches from various sources.
  • An embodiment of the present invention implements a clock and data recovery circuit using a hybrid phase detector, thereby providing a clock and data recovery circuit with a constant gain of the phase detector and a small phase offset between the received data and the recovered clock. I would like to.
  • Clock and data recovery circuit for solving the above problems is a hybrid phase for outputting the first up / down signal and the second up / down signal by comparing the phase difference between the received data and the restored clock Detectors;
  • a charge pump generating an up / down current corresponding to a first up / down signal input from the hybrid phase detector;
  • a charge pump controller for generating an N-bit digital signal for adjusting the magnitude of the up / down current of the charge pump according to a second up / down signal input from the hybrid phase detector;
  • a loop filter outputting an analog voltage adjustment signal corresponding to an up / down current input from the charge pump;
  • a voltage controlled oscillator for restoring a clock having a frequency and a phase changed according to the analog voltage adjustment signal of the loop filter;
  • a D flip-flop for sampling the received data with the recovered clock and outputting the recovered data.
  • FIG. 1 is a block diagram illustrating a clock and data recovery circuit including a hybrid phase detector according to an exemplary embodiment of the present invention.
  • FIG. 2 is a detailed block diagram of a charge pump constituting a clock and data recovery circuit according to an embodiment of the present invention.
  • FIG. 3 is a detailed block diagram of a charge pump controller constituting a clock and data recovery circuit according to an embodiment of the present invention.
  • Equation 1 the gain K PD of the phase detector is expressed by Equation 1 below.
  • I CP is the magnitude of the up / down current of the charge pump
  • a T is the data transition rate of the received data
  • T bit is the data duration of the received data
  • s 1 and s 2 are The standard deviation of the jitter of the received data and the recovered clock, respectively.
  • the gain K PD of the binary phase detector is very large. Since the gain K PD is very large, there is an advantage that the phase offset between the received data and the restored clock due to the inconsistency of the up / down current of the charge pump and the inconsistencies from various sources is small.
  • the binary phase detector also has the disadvantage that the gain K PD of the phase detector changes depending on the jitter of the received data and the restored clock.
  • phase detector gain K PD is expressed by Equation 2 below.
  • I CP is the magnitude of the up / down current of the charge pump and a T is the data transition rate of the received data.
  • the linear phase detector has a phase detector gain (K PD ), unlike the binary phase detector, which is independent of the jitter of the received data and the recovered clock. It can be seen that the detector gain K PD is quite small. Since the linear phase detector has a small gain K PD , the phase offset between the received data and the restored clock due to the inconsistency of the up / down current of the charge pump and the inconsistencies from various sources has a big disadvantage.
  • a phase detector gain is independent of jitter of the received data and the recovered clock.
  • the configuration of the clock and data recovery circuit which compensates for the phase offset between the received data and the recovered clock and compensates for it will be described in detail.
  • FIG. 1 is a block diagram illustrating a clock and data recovery circuit including a hybrid phase detector according to an exemplary embodiment of the present invention.
  • a clock and data recovery circuit 100 may include a hybrid phase detector 110, a charge pump 120, and a charge pump controller. controller 130), a loop filter 140, a voltage controlled oscillator 150, and a D flip flop 160.
  • the hybrid phase detector 110 includes a linear phase detector 111 and a binary phase detector 113, and each of the phase detectors 111 and 113 receives received data and a restored clock to compare their phase differences.
  • the up / down signals UP / DN are respectively output.
  • the linear phase detector 111 compares the phase difference between the received data and the restored clock and outputs the first up / down signal UP1 / DN1 corresponding to the difference to the charge pump 120 which will be described later.
  • the binary phase detector 113 compares the phase difference between the received data and the restored clock to compare the second up signal UP2 when the phase of the received data is ahead of the phase of the restored clock and the second down signal DN2 when it is behind. ) Is output to the charge pump controller 130 which will be described later.
  • the linear phase detector 111 and the binary phase detector 113 will be referred to as a hybrid phase detector 110.
  • the charge pump 120 receives the first up / down signal UP1 / DN1 input from the linear phase detector 111 of the hybrid phase detector 110 and generates a corresponding up / down current. At this time, the charge pump 120 receives the N-bit digital signal from the charge pump controller 130 to be described later to finely adjust the magnitude of the up / down current. A detailed configuration of the charge pump 120 will be described later with reference to FIG. 2.
  • the charge pump controller 130 has a magnitude of the up / down current of the charge pump 120 according to the second up / down signal UP2 / DN2 input from the binary phase detector 113 of the hybrid phase detector 110. Generates N bits of digital signal for fine tuning. A detailed configuration of the charge pump controller 130 will be described later with reference to FIG. 3.
  • the phase offset between the received data and the restored clock is compensated. Can be.
  • the loop filter 140 outputs an analog voltage adjustment signal corresponding to an up / down current input from the charge pump 120.
  • the loop filter 140 may include a resistor R and a first capacitor C1 connected in series between the output terminal of the charge pump 120 and the ground, and the output terminal of the charge pump 120 and the ground. It consists of two capacitors (C2). As such, the up / down current output from the charge pump 120 is changed to the adjustment voltage of the voltage controlled oscillator 150 to be described later while passing through the loop filter 140.
  • the voltage controlled oscillator 150 restores a clock having a frequency and a phase changed according to the analog voltage adjustment signal output from the loop filter 140, and restores the recovered clock to the hybrid phase detector 110 and the D flip which will be described later. Feedback to flop 160.
  • the D flip-flop 160 performs a function of restoring data by sampling the received data with the restored clock.
  • FIG. 2 is a detailed block diagram of a charge pump constituting a clock and data recovery circuit according to an embodiment of the present invention.
  • the charge pump 120 includes an up current source I UP , a down current source I DN , a first switch 121, and a second switch 123.
  • the first switch 121 is turned on so that the up current I UP is outputted.
  • Positive charge is accumulated in the first and second capacitors C1 and C2 to increase the output voltage of the charge pump 120.
  • the charge pump 120 that receives the first down signal DN1 from the linear phase detector 111 has the second switch 123 turned on to transfer the positive charge corresponding to the down current I DN loop filter 140.
  • the output voltage of the charge pump 120 is lowered by removing from the first and second capacitors C1 and C2.
  • the charge pump 120 may receive an N-bit digital signal from the charge pump controller 130 and adjust the size of the down current source I DN while the size of the up current source I UP is fixed.
  • the digital signal of N bits may be input from the charge pump controller 130 to finely adjust the size of the up current source I UP , or the charge pump controller 130 may be adjusted.
  • the N-bit digital signal may be inputted from the N-th input signal to finely adjust both the up current source I UP and the down current source I DN .
  • the received data and the restored data are restored.
  • Phase offset between clocks can be compensated for.
  • whether to finely adjust the size of the up / down current source I UP / I DN may be variously set according to a design goal, a peripheral interlocking circuit, and a designer's experience, and the present invention is not limited thereto.
  • FIG. 3 is a detailed block diagram of a charge pump controller constituting a clock and data recovery circuit according to an embodiment of the present invention.
  • the charge pump controller 130 includes a first counter 131, a second counter 133, an address controller 135, and an N-bit address generator 137.
  • the first counter 131 counts the number of the second up signals UP2 input from the binary phase detector 113, and the second counter 133 receives the second down signal input from the binary phase detector 113. Count the number of (DN2).
  • the address controller 135 receives the number of second up / down signals UP2 / DN2 from the first and second counters 131 and 133, respectively, and at least one of the two values is a natural number arbitrarily determined at design time. When it is equal to the value, the signal of one of "increase”, “decrease”, or “fixed” is output, and the "reset” signal is output to the first and second counters 131 and 133.
  • the first and second counters 131 and 133 receiving the reset signal initialize the counter value and count the number of the second up / down signals UP2 / DN2 again.
  • the value of the natural number set in the address controller 135 is 100. If the number of the second up signals UP2 counted by the first and second counters 131 and 133 is 100 and the number of the second down signals DN2 is 70, the natural number 100 and the second set in the address controller 135 are set. The number of up signals UP2 is equal to 100, and an "increase" signal is output. On the contrary, if the number of the second up signals UP2 is 70 and the number of the second down signals DN2 is 100, the number 100 of the natural number 100 and the second down signals UP2 set in the address controller 135 are 100. Become the same, and outputs a "decrease" signal. In addition, when the second up signal UP2 and the second down signal DN2 are both 100, a "fixed" signal is output.
  • N-bit address generator 137 generates an N-bit digital signal according to any one of "increase”, “decrease” or “fixed” signal from the address controller 135. For example, when an "increase” signal is input, the N-bit digital signal is increased by an amount determined arbitrarily in design. When an "decrease” signal is input, the N-bit digital signal is reduced by an amount arbitrarily determined in the design. When receiving a "fixed” signal, N-bit digital signal is fixed.
  • the N-bit digital signal generated by the charge pump controller 130 is changed in accordance with the second up / down signal UP2 / DN2 input from the binary phase detector 113, thereby upstream to the charge pump 120.
  • the size of the up / down current source (I UP / I DN ) can be finely adjusted.
  • the clock and data recovery circuit 100 basically includes a linear phase detector 111, a charge pump 120, a loop filter 140, a voltage controlled oscillator 150, and a D flip-flop. And a phase detector gain that is independent of jitter of the received data and the restored clock since the clock and data are restored.
  • the binary phase detector 113 and the charge pump controller 130 By finely adjusting the magnitude of the up / down current of the charge pump 120, the phase offset between the received data and the restored clock is compensated.
  • the hybrid phase detector 110 of the clock and data recovery circuit 100 has a structure of the linear phase detector 111 and the binary phase detector 113 (eg, full-rate linearity).
  • Phase detectors, half-rate linear phase detectors, quarter-rate linear phase detectors, full-rate binary phase detectors, half-rate binary phase detectors, quarter-rate binary phase detectors, etc. can be implemented in any structure.
  • An embodiment of the present invention implements a clock and data recovery circuit using a hybrid phase detector, thereby providing a clock and data recovery circuit with a constant gain of the phase detector and a small phase offset between the received data and the recovered clock. can do.

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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

클럭 및 데이터 복원회로가 개시된다. 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로는 선형 위상 검출기 및 바이너리 위상 검출기로 구성되는 하이브리드 위상 검출기를 사용한다. 클럭 및 데이터 복원회로는 기본적으로 선형 위상 검출기, 전하 펌프, 루프 필터, 전압 제어 오실레이터 및 D 플립플롭으로 구성되어 클럭 및 데이터를 복원하기 때문에 수신 데이터와 복원된 클럭의 지터(jitter)와 무관한 위상 검출기 이득을 갖게됨과 동시에, 바이너리 위상 검출기와 전하 펌프 제어기를 이용하여 상기 전하 펌프의 업/다운 전류의 크기를 미세하게 조정함으로써, 수신된 데이터와 복원된 클럭간의 위상 옵셋이 보상된다.

Description

클럭 및 데이터 복원 회로
본 발명의 일 실시 예는 고속 직렬통신 등에서 NRZ(non return to zero) 형태의 비주기적 수신 데이터로부터 클럭을 복원하고, 복원된 클럭 신호를 이용하여 데이터를 복원하는 클럭 및 데이터 복원회로 기술과 관련된다.
일반적으로 클럭 및 데이터 복원회로는 입력되는 데이터 신호로부터 데이터 신호에 동기되는 클럭신호를 발생시켜 데이터 신호와 클럭 신호를 복원시키는 회로이다. 클럭 및 데이터 복원회로는 데이터 전송을 위한 랜(LAN), 유무선 통신 및 광통신, 디스크 드라이브 등 넓은 범위로 사용되고 있다.
클럭 및 데이터 복원회로는 보통 하나의 위상 검출기(예를 들어, 바이너리 위상 검출기 또는 선형 위상 검출기)를 선택하여 설계되고 있다. 이와 같이 하나의 위상 검출기를 사용하는 경우 해당 위상 검출기마다 가지고 있는 문제점이 클럭 및 데이터 복원회로의 동작에 장애가 되고 있다.
즉, 바이너리 위상 검출기를 사용하는 경우 위상 검출기의 이득이 수신 데이터와 복원된 클럭의 지터(jitter)에 따라 바뀌게 되고, 선형 위상 검출기를 사용하는 경우 위상 검출기의 이득이 작기 때문에 전하 펌프의 업/다운 전류의 불일치 및 다양한 원인에서 오는 불일치들에 의한 수신된 데이터와 복원된 클럭간의 위상 옵셋이 크게된다.
따라서, 위상 검출기의 이득이 일정하고 동시에 수신된 데이터와 복원된 클럭간의 위상 옵셋을 보상할 수 있는 클럭 및 데이터 복원회로에 대한 연구가 필요하다.
본 발명의 일 실시 예는 하이브리드 위상 검출기를 사용하여 클럭 및 데이터 복원회로를 구현함으로써, 위상 검출기의 이득이 일정하고, 동시에 수신된 데이터와 복원된 클럭간의 위상 옵셋이 작은 클럭 및 데이터 복원회로를 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로는 수신 데이터와 복원된 클럭의 위상 차이를 비교하여 제1 업/다운 신호 및 제2 업/다운 신호를 출력하는 하이브리드 위상 검출기; 상기 하이브리드 위상 검출기로부터 입력되는 제1 업/다운 신호에 상응하는 업/다운 전류를 생성하는 전하 펌프; 상기 하이브리드 위상 검출기로부터 입력되는 제2 업/다운 신호에 따라 상기 전하 펌프의 업/다운 전류의 크기를 조정하는 N비트의 디지털 신호를 발생하는 전하 펌프 제어기; 상기 전하 펌프로부터 입력되는 업/다운 전류에 상응하는 아날로그 전압 조정신호를 출력하는 루프 필터; 상기 루프 필터의 아날로그 전압 조정신호에 따라 변화된 주파수 및 위상을 갖는 클럭을 복원하는 전압 제어 오실레이터; 및 상기 복원된 클럭으로 수신 데이터를 샘플링하여 복원된 데이터를 출력하는 D 플립 플롭;을 포함하여 구성된다.
도 1은 본 발명의 일 실시 예에 따른 하이브리드 위상 검출기를 포함하는 클럭 및 데이터 복원회로를 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로를 구성하는 전하 펌프의 상세 블록도이다.
도 3은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로를 구성하는 전하 펌프 제어기의 상세 블록도이다.
이하, 도면을 참조하여 본 발명의 구체적인 실시형태를 설명하기로 한다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 기술적 사상은 청구범위에 의해 결정되며, 이하의 실시 예는 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 효율적으로 설명하기 위한 일 수단일 뿐이다.
일반적으로, 클럭 및 데이터 복원회로에 바이너리 위상 검출기를 사용할 경우, 위상 검출기의 이득(KPD)은 아래 수학식 1과 같다.
수학식 1
Figure PCTKR2010005876-appb-I000001
여기서, ICP는 전하 펌프의 업/다운 전류의 크기, aT는 수신 데이터의 데이터 변화 비율(data transition rate), Tbit은 수신 데이터의 데이터 폭(bit duration), 및 s1과 s2는 각각 수신 데이터와 복원된 클럭의 지터(jitter)의 표준 편차(standard deviation)이다.
일반적으로 s1과 s2의 크기는 Tbit에 비하여 매우 작으므로, 바이너리 위상 검출기의 이득(KPD)은 매우 큰 것임을 알 수 있다. 이득(KPD)이 매우 크기 때문에, 전하 펌프의 업/다운 전류의 불일치 및 다양한 원인에서 오는 불일치들에 의한 수신 데이터와 복원된 클럭간의 위상 옵셋이 작은 장점이 있다. 하지만, 위 수학식 1에서 볼 수 있듯이, 바이너리 위상 검출기는 위상 검출기의 이득(KPD)이 수신 데이터와 복원된 클럭의 지터(jitter)에 따라 바뀌는 단점도 동시에 가지고 있다.
한편, 클럭 및 데이터 복원회로에 선형 위상 검출기를 사용할 경우, 위상 검출기 이득(KPD)은 아래 수학식 2와 같다.
수학식 2
Figure PCTKR2010005876-appb-I000002
여기서, ICP는 전하 펌프의 업/다운 전류의 크기이고, aT는 수신 데이터의 데이터 변화 비율(data transition rate)이다.
위 수학식 2에서 볼 수 있듯이, 선형 위상 검출기는 바이너리 위상 검출기와 달리 위상 검출기 이득(KPD)이 수신 데이터와 복원된 클럭의 지터(jitter)와 무관한 장점이 있지만, 바이너리 위상 검출기에 비하여 위상 검출기 이득(KPD)이 상당히 작음을 알 수 있다. 선형 위상 검출기는 이득(KPD)이 작기 때문에 전하 펌프의 업/다운 전류의 불일치 및 다양한 원인에서 오는 불일치들에 의한 수신된 데이터와 복원된 클럭간의 위상 옵셋이 큰 단점을 가지고 있다.
이하에서는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로에 선형 위상 검출기와 바이너리 위상 검출기를 포함하는 하이브리드 위상 검출기를 사용함으로써, 수신 데이터와 복원된 클럭의 지터(jitter)와 무관한 위상 검출기 이득을 갖게 됨과 동시에 수신된 데이터와 복원된 클럭간의 위상 옵셋이 보상되는 클럭 및 데이터 복원회로의 구성에 대하여 자세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 하이브리드 위상 검출기를 포함하는 클럭 및 데이터 복원회로를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 클럭 및 데이터 복원회로(100)는, 하이브리드 위상 검출기(hybrid phase detector, 110), 전하 펌프(charge pump, 120), 전하 펌프 제어기(charge pump controller, 130), 루프 필터(loop filter, 140), 전압제어 오실레이터(voltage controlled oscillator, 150) 및 D 플립플롭(D filp flop, 160)을 포함하여 구성된다.
하이브리드 위상 검출기(110)는 선형 위상 검출기(111)와 바이너리 위상 검출기(113)로 구성되며, 각각의 위상 검출기(111, 113)는 수신 데이터와 복원된 클럭을 수신받아 이들의 위상차이를 비교하여 그에 따른 업/다운신호(UP/DN)를 각각 출력한다.
구체적으로 선형 위상 검출기(111)는 수신 데이터와 복원된 클럭의 위상 차이를 비교하여 그 차이에 해당하는 제1 업/다운신호(UP1/DN1)를 후술할 전하 펌프(120)로 출력한다. 또한, 바이너리 위상 검출기(113)는 수신 데이터와 복원된 클럭의 위상 차이를 비교하여 수신 데이터의 위상이 복원된 클럭의 위상보다 앞서면 제2 업 신호(UP2)를, 뒤지면 제2 다운 신호(DN2)를 후술할 전하 펌프 제어기(130)로 출력한다. 이와 같이, 본 발명의 일 실시예에서는 선형 위상 검출기(111)와 바이너리 위상 검출기(113)를 포함하여 하이브리드 위상 검출기(110)로 명명하기로 한다.
전하 펌프(120)는 상기 하이브리드 위상 검출기(110) 중 선형 위상 검출기(111)로부터 입력되는 제1 업/다운신호(UP1/DN1)를 수신받아 이에 상응하는 업/다운 전류를 생성한다. 이때, 전하 펌프(120)는 후술할 전하 펌프 제어기(130)로부터 N 비트의 디지털 신호를 입력받아 상기 업/다운 전류의 크기를 미세하게 조정한다. 상기 전하 펌프(120)의 자세한 구성은 도 2에서 후술하기로 한다.
전하 펌프 제어기(130)는 상기 하이브리드 위상 검출기(110) 중 바이너리 위상 검출기(113)로부터 입력되는 제2 업/다운신호(UP2/DN2)에 따라 상기 전하 펌프(120)의 업/다운 전류의 크기를 미세하게 조정하는 N 비트의 디지털 신호를 발생한다. 상기 전하 펌프 제어기(130)의 자세한 구성은 도 3에서 후술하기로 한다.
위와 같이, 바이너리 위상 검출기(113)와 전하 펌프 제어기(130)를 이용하여 상기 전하 펌프(120)의 업/다운 전류의 크기를 미세하게 조정함으로써, 수신된 데이터와 복원된 클럭간의 위상 옵셋이 보상될 수 있다.
루프 필터(140)는 상기 전하 펌프(120)로 부터 입력되는 업/다운 전류에 상응하는 아날로그 전압 조정신호를 출력한다. 구체적으로, 루프필터(140)는 전하 펌프(120)의 출력단과 접지 사이에 서로 직렬로 연결된 저항(R) 및 제1 커패시터(C1)와 상기 전하 펌프(120)의 출력단과 접지 사이에 연결된 제2 커패시터(C2)로 구성된다. 이와 같이, 전하 펌프(120)로부터 출력된 업/다운 전류는 루프 필터(140)를 거치면서 후술할 전압제어 오실레이터(150)의 조정 전압으로 바뀌게 된다.
전압 제어 오실레이터(150)는 상기 루프 필터(140)에서 출력되는 아날로그 전압 조정신호에 따라 변화된 주파수 및 위상을 갖는 클럭을 복원하고, 복원된 클럭을 다시 상기 하이브리드 위상 검출기(110) 및 후술할 D 플립플롭(160)으로 피드백시킨다.
D 플립플롭(160)은 수신 데이터를 상기 복원된 클럭으로 샘플링하여 데이터를 복원하는 기능을 수행한다.
도 2는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로를 구성하는 전하 펌프의 상세 블록도이다.
도 2를 참조하면, 전하 펌프(120)는 업 전류원(IUP), 다운 전류원(IDN), 제 1 스위치(121) 및 제2 스위치(123)을 포함하여 구성된다. 상기 선형 위상 검출기(111)로부터 제1 업신호(UP1)를 입력받은 전하 펌프(120)는 제 1 스위치(121)가 온되어 업 전류(IUP)가 출력되므로써, 루프 필터(140)의 제1, 2 커패시터(C1, C2)에 양전하를 축적하여 전하 펌프(120)의 출력전압을 높이게 된다. 또한, 상기 선형 위상 검출기(111)로부터 제1 다운신호(DN1)를 입력받은 전하 펌프(120)는 제 2 스위치(123)가 온되어 다운 전류(IDN)에 해당하는 양전하를 루프 필터(140)의 제1, 2 커패시터(C1, C2)로 부터 제거하여 전하 펌프(120)의 출력전압을 낮추게 된다.
아울러, 전하 펌프(120)는 업 전류원(IUP)의 크기는 고정한 채, 전하 펌프 제어기(130)로부터 N 비트의 디지털 신호를 입력받아 다운 전류원(IDN)의 크기를 미세하게 조정할 수 있고, 반대로, 다운 전류원(IDN)의 크기는 고정한 채, 전하 펌프 제어기(130)로부터 N 비트의 디지털 신호를 입력받아 업 전류원(IUP)의 크기를 미세하게 조정할 수 있으며, 또는 전하 펌프 제어기(130)로부터 N 비트의 디지털 신호를 입력받아 업 전류원(IUP) 및 다운 전류원(IDN)의 크기를 모두 함께 미세하게 조정할 수도 있다.
이와 같이, 바이너리 위상 검출기(113) 및 전하 펌프 제어기(130)를 통해 상기 전하 펌프(120)의 업/다운 전류원(IUP/IDN)의 크기를 미세하게 조정함으로써, 수신된 데이터와 복원된 클럭간의 위상 옵셋을 보상할 수 있다. 여기서, 업/다운 전류원(IUP/IDN)의 크기 중 어느 것을 미세하게 조정할 것인지는 설계 목표, 주변 연동 회로 및 설계자의 경험에 따라 다양하게 설정 할 수 있으며, 어느 것에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로를 구성하는 전하 펌프 제어기의 상세 블록도이다.
도 3을 참조하면, 전하 펌프 제어기(130)는 제1 카운터(131), 제2 카운터(133), 어드레스 제어기(135) 및 N비트 어드레스 발생기(137)를 포함하여 구성된다.
제1 카운터(131)는 상기 바이너리 위상 검출기(113)로부터 입력되는 제2 업신호(UP2)의 개수를 세고, 제2 카운터(133)는 상기 바이너리 위상 검출기(113)로부터 입력되는 제2 다운신호(DN2)의 개수를 센다.
어드레스 제어기(135)는 상기 제1 및 제2 카운터(131, 133)로부터 각각 제2 업/다운 신호(UP2/DN2)의 개수를 입력받고, 두 값 중에 적어도 하나의 값이 설계시 임의로 정한 자연수 값과 같게 될 경우, "증가", "감소", 또는 "고정" 중 어느 하나의 신호를 출력하고, 상기 제1 및 제2 카운터(131,133)에 "리셋"신호를 출력한다. 리셋신호를 입력받은 제1 및 제2 카운터(131,133)는 카운터 값을 초기화하고 다시 각각 제2 업/다운 신호(UP2/DN2)의 개수를 센다.
예를 들어, 어드레스 제어기(135)에 설정된 자연수의 값이 100이라고 가정하자. 제1 및 제2 카운터(131,133)에서 카운터된 제2 업 신호(UP2)의 개수가 100이고, 제2 다운 신호(DN2)의 개수가 70이면, 어드레스 제어기(135)에 설정된 자연수 100과 제2 업 신호(UP2)의 개수가 100으로 같게 되어, "증가" 신호를 출력한다. 반대로, 제2 업 신호(UP2)의 개수가 70이고, 제2 다운 신호(DN2)의 개수가 100이면, 어드레스 제어기(135)에 설정된 자연수 100과 제2 다운 신호(UP2)의 개수가 100으로 같게 되어, "감소" 신호를 출력한다. 또한, 제2 업 신호(UP2)와 제2 다운 신호(DN2)가 모두 100이면 "고정" 신호를 출력한다.
N비트 어드레스 발생기(137)는 상기 어드레스 제어기(135)로부터 "증가", "감소" 또는 "고정" 중 어느 하나의 신호에 따라 N비트의 디지털 신호를 발생한다. 예를 들어, "증가"신호를 입력받을 경우 N비트의 디지털 신호를 설계시 임의로 정한 양만큼 증가시키고, "감소"신호를 입력받을 경우 N비트의 디지털 신호를 설계시 임의로 정한 양만큼 감소시키고, "고정"신호를 입력받을 경우 N비트의 디지털 신호를 고정시킨다.
위와 같이, 전하 펌프 제어기(130)에서 발생되는 N비트의 디지털 신호가 바이너리 위상 검출기(113)로부터 입력되는 제2 업/다운신호(UP2/DN2)에 따라 변동함으로써, 전하 펌프(120)에 업/다운 전류원(IUP/IDN)의 크기를 미세하게 조정할 수 있게 된다.
상술한 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로(100)는 기본적으로 선형 위상 검출기(111), 전하 펌프(120), 루프 필터(140), 전압 제어 오실레이터(150) 및 D 플립플롭(160)으로 구성되어 클럭 및 데이터를 복원하기 때문에 수신 데이터와 복원된 클럭의 지터(jitter)와 무관한 위상 검출기 이득을 갖게되며, 또한, 바이너리 위상 검출기(113)와 전하 펌프 제어기(130)를 이용하여 상기 전하 펌프(120)의 업/다운 전류의 크기를 미세하게 조정함으로써, 수신된 데이터와 복원된 클럭간의 위상 옵셋이 보상된다.
아울러, 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로(100)의 하이브리드 위상 검출기(110)는 선형 위상 검출기(111) 및 바이너리 위상 검출기(113)의 구조(예를 들어, full-rate 선형 위상 검출기, half-rate 선형 위상 검출기, quarter-rate 선형 위상 검출기, full-rate 바이너리 위상 검출기, half-rate 바이너리 위상 검출기, quarter-rate 바이너리 위상 검출기 등등)와 무관하므로 어떠한 구조로도 구현 가능하다.
이상에서 대표적인 실시 예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시 예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시 예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 일 실시 예는 하이브리드 위상 검출기를 사용하여 클럭 및 데이터 복원회로를 구현함으로써, 위상 검출기의 이득이 일정하고, 동시에 수신된 데이터와 복원된 클럭간의 위상 옵셋이 작은 클럭 및 데이터 복원회로를 제공할 수 있다.

Claims (8)

  1. 수신 데이터와 복원된 클럭의 위상 차이를 비교하여 제1 업/다운 신호 및 제2 업/다운 신호를 출력하는 하이브리드 위상 검출기;
    상기 하이브리드 위상 검출기로부터 입력되는 제1 업/다운 신호에 상응하는 업/다운 전류를 생성하는 전하 펌프;
    상기 하이브리드 위상 검출기로부터 입력되는 제2 업/다운 신호에 따라 상기 전하 펌프의 업/다운 전류의 크기를 조정하는 N비트의 디지털 신호를 발생하는 전하 펌프 제어기;
    상기 전하 펌프로부터 입력되는 업/다운 전류에 상응하는 아날로그 전압 조정신호를 출력하는 루프 필터;
    상기 루프 필터의 아날로그 전압 조정신호에 따라 변화된 주파수 및 위상을 갖는 클럭을 복원하는 전압 제어 오실레이터; 및
    상기 복원된 클럭으로 수신 데이터를 샘플링하여 복원된 데이터를 출력하는 D 플립 플롭;을 포함하는 클럭 및 데이터 복원회로.
  2. 제 1 항에 있어서,
    상기 하이브리드 위상 검출기는,
    상기 수신 데이터와 상기 복원된 클럭의 위상 차이를 비교하여 제1 업/다운 신호를 상기 전하 펌프로 출력하는 선형 위상 검출기; 및
    상기 수신 데이터와 상기 복원된 클럭의 위상 차이를 비교하여 제2 업/다운 신호를 상기 전하 펌프 제어기로 출력하는 바이너리 위상 검출기;를 포함하는 클럭 및 데이터 복원회로.
  3. 제 1 항에 있어서,
    상기 전하 펌프는,
    업 전류원 및 다운 전류원을 포함하며, 상기 업 전류원의 크기는 고정되고, 상기 전하 펌프 제어기로부터 N비트의 디지털 신호를 입력받아 상기 다운 전류원의 크기가 조정되는, 클럭 및 데이터 복원회로.
  4. 제 1 항에 있어서,
    상기 전하 펌프는,
    업 전류원 및 다운 전류원을 포함하며, 상기 다운 전류원의 크기는 고정되고, 상기 전하 펌프 제어기로부터 N비트의 디지털 신호를 입력받아 상기 업 전류원의 크기가 조정되는, 클럭 및 데이터 복원회로.
  5. 제 1 항에 있어서,
    상기 전하 펌프는,
    업 전류원 및 다운 전류원을 포함하며, 상기 전하 펌프 제어기로부터 N비트의 디지털 신호를 입력받아 상기 업 전류원 및 다운 전류원 모두의 크기가 조정되는, 클럭 및 데이터 복원회로.
  6. 제 2 항에 있어서,
    상기 전하 펌프 제어기는,
    상기 바이너리 위상 검출기로부터 입력되는 제2 업 신호의 개수를 세는 제1 카운터;
    상기 바이너리 위상 검출기로부터 입력되는 제2 다운 신호의 개수를 세는 제2 카운터;
    상기 제1 및 제2 카운터로부터 각각 제2 업/다운 신호의 개수를 입력받고, 두 값 중 적어도 하나의 값이 기설정된 자연수 값과 같을 경우, 증가, 감소 또는 고정 중 하나의 신호를 출력하고, 상기 제1 및 제2 카운터에 리셋 신호를 출력하는 어드레스 제어기; 및
    상기 어드레스 제어기로부터 입력되는 증가, 감소, 또는 고정 중 하나의 신호에 따라 N비트의 디지털 신호를 발생하여 상기 전하 펌프로 입력하는 N비트 어드레스 발생기;를 포함하는, 클럭 및 데이터 복원회로.
  7. 제 6 항에 있어서,
    상기 N비트 어드레스 발생기는,
    상기 어드레스 제어기로부터 증가 신호를 입력받을 경우,상기 N비트의 디지털 신호를 기 설정된 양만큼 증가시키고,
    감소 신호를 입력받을 경우, 상기 N비트의 디지털 신호를 기 설정된 양만큼 감소시키며,
    고정 신호를 입력받을 경우, 상기 N비트의 디지털 신호를 고정시키는, 클럭 및 데이터 복원회로.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 카운터는,
    상기 어드레스 제어기로부터 리셋 신호를 입력받을 경우, 카운터 값들을 초기화하고, 상기 바이너리 위상 검출기로부터 입력되는 제2 업/다운 신호의 개수를 다시 세는, 클럭 및 데이터 복원회로.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5682281B2 (ja) * 2010-12-15 2015-03-11 富士通セミコンダクター株式会社 Ｐｌｌ回路
KR101211113B1 (ko) 2011-08-18 2012-12-11 동국대학교 산학협력단 바이너리 위상 검출기를 포함하는 클럭 및 데이터 복원 회로
US8638146B1 (en) * 2012-07-31 2014-01-28 Cambridge Silicon Radio Limited Dual mode phase detection
US9036755B2 (en) * 2012-09-28 2015-05-19 Liming Xiu Circuits and methods for time-average frequency based clock data recovery
US9036764B1 (en) 2012-12-07 2015-05-19 Rambus Inc. Clock recovery circuit
US8958513B1 (en) * 2013-03-15 2015-02-17 Xilinx, Inc. Clock and data recovery with infinite pull-in range
KR101445360B1 (ko) * 2013-11-28 2014-10-01 동국대학교 산학협력단 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치 및 제어하는 방법
KR20160008698A (ko) * 2014-07-14 2016-01-25 삼성전자주식회사 하이브리드 클럭 데이터 복구 회로, 및 이를 포함하는 시스템
FR3053860A1 (fr) * 2016-07-06 2018-01-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede et dispositif pour ameliorer la synchronisation dans une liaison de communication
KR102577232B1 (ko) 2016-11-28 2023-09-11 삼성전자주식회사 하이브리드 클럭 데이터 복원 회로 및 수신기
EP3590191A1 (en) * 2017-03-01 2020-01-08 Telefonaktiebolaget LM Ericsson (Publ) System for phase calibration of phase locked loop
US10277389B2 (en) * 2017-04-14 2019-04-30 Analog Devices Global Phase detectors for clock and data recovery
US11349485B2 (en) * 2019-01-28 2022-05-31 Mediatek Inc. Clock and data recovery and associated signal processing method
CN113141179A (zh) * 2020-01-16 2021-07-20 联发科技股份有限公司 时钟和数据恢复电路及其信号处理方法
US11128304B1 (en) * 2020-05-21 2021-09-21 Novatek Microelectronics Corp. Clock and data recovery device and jitter tolerance enhancement method thereof
TWI830176B (zh) * 2022-03-18 2024-01-21 瑞鼎科技股份有限公司 資料時脈追蹤系統及相位誤差產生改善方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211741B1 (en) * 1998-10-16 2001-04-03 Cypress Semiconductor Corp. Clock and data recovery PLL based on parallel architecture
US20050135471A1 (en) * 2003-12-19 2005-06-23 Davide Tonietto Integrated decision feedback equalizer and clock and data recovery
KR100715701B1 (ko) * 2004-11-29 2007-05-09 인하대학교 산학협력단 4배속 오버 샘플링 방식 위상 검출기를 사용하는클럭/데이터 복원 회로 및 그 제어 방법
US20080231324A1 (en) * 2007-03-22 2008-09-25 Mediatek Inc. Phase frequency detector and phase-locked loop

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7167037B2 (en) * 2005-06-07 2007-01-23 Northrop Grumman Corporation Charge pump bias network

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211741B1 (en) * 1998-10-16 2001-04-03 Cypress Semiconductor Corp. Clock and data recovery PLL based on parallel architecture
US20050135471A1 (en) * 2003-12-19 2005-06-23 Davide Tonietto Integrated decision feedback equalizer and clock and data recovery
KR100715701B1 (ko) * 2004-11-29 2007-05-09 인하대학교 산학협력단 4배속 오버 샘플링 방식 위상 검출기를 사용하는클럭/데이터 복원 회로 및 그 제어 방법
US20080231324A1 (en) * 2007-03-22 2008-09-25 Mediatek Inc. Phase frequency detector and phase-locked loop

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