WO2015033733A1 - 半導体装置とその製造方法 - Google Patents

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impurity
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峰司 大川
博臣 江口
金原　啓道
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
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    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Definitions

  • a stacked structure of a gate insulating film and a gate electrode is formed on a part of the surface of a semiconductor substrate, and an impurity implantation region is formed in a semiconductor substrate in a range adjacent to the stacked structure.
  • a semiconductor device in which an inversion layer is formed on a semiconductor substrate in a range facing a gate electrode through a gate insulating film by a voltage applied to the semiconductor device and a manufacturing method thereof are disclosed.
  • a laminated structure 8 of a gate insulating film 4 and a gate electrode 6 is formed on a part of the surface 2a of the semiconductor substrate 2, and a first range adjacent to the laminated structure 8 is formed.
  • a semiconductor structure in which a first impurity implantation region 10 is formed in a semiconductor substrate 2 and a second impurity implantation region 12 is formed in a second range of the semiconductor substrate 2 adjacent to the stacked structure 8 is known.
  • the conductivity type of the first impurity implantation region 10 and the conductivity type of the second impurity implantation region 12 are different from the conductivity type of the semiconductor substrate 2 in the range facing the gate electrode 6 through the gate insulating film 4.
  • Adjusted to A voltage applied to the gate electrode 6 can control whether or not an inversion layer is formed on the semiconductor substrate 2 in a range facing the gate electrode 6 through the gate insulating film 4.
  • the resistance between the second impurity implantation regions 12 can be controlled.
  • FIG. 8 (2) shows a cross section of the semiconductor device after the heat treatment, and a thermal oxide film 16 is formed on the upper surface and side surfaces of the laminated structure 8.
  • the gate electrode 6 in a range along the interface between the gate insulating film 4 and the gate electrode 6 is oxidized.
  • the semiconductor substrate 2 in a range along the interface between the gate insulating film 4 and the semiconductor substrate 2 is also oxidized.
  • the thickness of the thermal oxide film 14 separating the gate electrode 6 and the semiconductor substrate 2 increases. Since the oxidation along the interface proceeds as shown by the arrow a, the thickness of the thermal oxide film 14 that separates the gate electrode 6 and the semiconductor substrate 2 increases as the thickness approaches the contour 8a of the stacked structure 8.
  • Reference numeral 5 indicates a range in which the thermal oxide film is thickened as described above, and is referred to as a bird's beak.
  • the inner contour 10a of the first impurity implantation region 10 and the inner contour 12a of the second impurity implantation region 12 are more than the contour 8a of the stacked structure 8. Enter the inside by a distance A.
  • the bird's beak 5 extends inward from the contour 8 a of the laminated structure 8.
  • the bird's beak 5 enters inside the distance 8 from the outline 8 a of the laminated structure 8.
  • Reference numeral 5 a indicates the tip position of the bird's beak 5 (the position extending inward most). Usually, distance A ⁇ distance B.
  • FIG. 8B illustrates a case where the inversion layer is formed only in a range where the bird's beak 5 is not formed, and the formation range of the inversion layer is indicated by reference numeral 20.
  • the common reference number 20 is used. The same reference numbers are used for regions and region formation ranges.
  • a range 22 corresponding to the distance C is a low impurity concentration range where no impurity is implanted unless an inversion layer is formed (usually, if the gate insulating film is thin, a voltage is applied to the gate electrode 6. The concentration is adjusted to such a low level that an inversion layer is formed).
  • the range 22 of the distance C is a high resistance region.
  • Patent Document 1 describes a technique for avoiding the occurrence of a phenomenon in which the thickness of the thermal oxide film 14 separating the gate electrode 6 and the semiconductor substrate 2 increases in the range along the outline 8a of the stacked structure 8 when the thermal oxide film 16 is formed. ing.
  • a thermal oxide film is formed after forming a nitride film on the side surface of the laminated structure 8 of the gate insulating film 4 and the gate electrode 6.
  • the side surface of the gate electrode 6 is insulated by a nitride film
  • the upper surface of the gate electrode 6 is insulated by a thermal oxide film.
  • Patent Document 1 it is possible to prevent the thickness of the thermal oxide film 14 separating the gate electrode 6 and the semiconductor substrate 2 from increasing in a range along the outline 8 a of the stacked structure 8, and a voltage is applied to the gate electrode 6. Even if the inversion layer is formed, the problem that the resistance between the first impurity implantation region 10 and the second impurity implantation region 12 does not decrease can be solved.
  • the technique described in Patent Document 1 requires a nitride film forming step. In the normal MOS manufacturing process, the nitride film forming process is not performed.
  • the technique of Patent Document 1 requires a nitride film forming step and an etching step that are not normally required, and the process cost increases.
  • a technique for preventing the phenomenon that the impurity implantation region and the inversion layer are separated in the range along the outline 8a of the stacked structure 8 without forming a nitride film is disclosed.
  • FIG. 9 shows a cross-sectional structure of the LDD.
  • the same reference numerals are used for ranges corresponding to FIG.
  • impurities are implanted using the stacked structure 8 as a mask to form a first impurity low concentration implantation region 10b and a second impurity low concentration implantation region 12b.
  • a thermal oxide film 16 is formed around the laminated structure 8.
  • impurities are implanted using the thermal oxide film 16 as a mask to form a first impurity high concentration implantation region 10c and a second impurity high concentration implantation region 12c.
  • the thickness of the thermal oxide film 14 separating the gate electrode 6 and the semiconductor substrate 2 increases in the range along the outline 8a of the stacked structure 8, and a voltage is applied to the gate electrode 6 to form an inversion layer.
  • the resistance between the first impurity low concentration implantation region 10b and the second impurity low concentration implantation region 12b does not decrease.
  • FIG. 10 shows a cross-sectional structure of a vertical LDD.
  • impurities are implanted using the stacked structure 8 as a mask, and the left first impurity low concentration implantation region 10b1 and the right first impurity low concentration are implanted in a range adjacent to the stacked structure 8.
  • An implantation region 10b2 is manufactured. Further, impurities are implanted using the thermal oxide film 16 as a mask, and the left first impurity high concentration implantation region 10c1 and the right first impurity high concentration implantation region 10c2 are manufactured in a region adjacent to the thermal oxide film 16.
  • a second impurity low-concentration implantation region 12b is formed in a range extending in the longitudinal direction in the central portion of the semiconductor substrate 2, and a second impurity high-concentration implantation region 12c is formed in a range facing the back surface of the semiconductor substrate 2.
  • the conductivity types of the first impurity low concentration implantation regions 10b1 and 10b2, the first impurity high concentration implantation regions 10c1 and 10c2, the second impurity low concentration implantation region 12b, and the second impurity high concentration implantation region 12c are the same. Only the range of the remaining semiconductor substrate 2 is of the opposite conductivity type.
  • the thickness of the thermal oxide film 14 separating the gate electrode 6 and the semiconductor substrate 2 increases in the range along the outline 8a of the stacked structure 8, and a voltage is applied to the gate electrode 6 to form an inversion layer. Even if formed, there arises a problem that the resistance between the first impurity low concentration implantation regions 10b1 and 10b2 and the second impurity low concentration implantation region 12b does not decrease.
  • a gate insulating film formed on part of the surface of a semiconductor substrate, a gate electrode stacked on the gate insulating film, and a stacked structure of the gate insulating film and the gate electrode are provided.
  • a thermal oxide film to be covered and an impurity implantation region formed in a semiconductor substrate in a range adjacent to the stacked structure are provided.
  • irregularities are formed in the outline of the opposed range that extends along the outline of the impurity implantation region. .
  • FIG. 11 illustrates a state in which the semiconductor substrate 2 is viewed in plan.
  • Solid lines 8 b and 8 c show a part of the outline of the range where the stacked structure 8 of the gate insulating film 4 and the gate electrode 6 faces the semiconductor substrate 2.
  • the shape of the upper surface and the lower surface of the laminated structure 8 may not match.
  • impurities may be implanted obliquely, and the shape of the lower surface (the surface facing or in contact with the semiconductor substrate 2) of the stacked structure 8 is important.
  • the solid line 8b indicates the contour of the range in which the contour of the facing range of the stacked structure 8 extends along the contour of the impurity implantation region
  • the solid line 8c indicates the contour of the facing range of the stacked structure 8 regardless of the contour of the impurity implanted region.
  • the outline of the range is shown.
  • the outline of the opposing range of the laminated structure 8 may be referred to as the outline of the laminated structure 8.
  • a broken line 12a indicates a part of the outline of the impurity implantation region 12 formed by implanting impurities into the semiconductor substrate 2 using the stacked structure 8 as a mask.
  • the impurity is implanted obliquely and the implanted impurity is diffused, and the outline 12a of the impurity-implanted region 12 is located at a position where the distance A has entered from the outline 8b of the stacked structure 8 inward. It is formed.
  • the distance A is the distance described with reference to FIG.
  • the impurity implantation region 12 is formed in a part of a range adjacent to the stacked structure 8. In the outline of the stacked structure 8, there are a range 8 b extending along the outline 12 a of the impurity implantation region 12 and a range 8 c extending regardless of the contour 12 a of the impurity implantation region 12.
  • a chain line 5a in FIG. 11 (1) indicates the outline of the formation range of the bird's beak 5 described in FIG.
  • the contour 5a of the bird's beak formation range is located at a distance B from the contour 8b of the laminated structure 8 inward as described above.
  • the distance B is the distance described in FIG. 8, and A ⁇ B.
  • the outline of the bird's beak formation area and the tip position of the bird's beak are displayed at the same position. In this specification, the same reference number 5a is used for these.
  • the high resistance range (range 22 shown by the distance C) is the width of the gate electrode. It extends in the direction (Y direction in the figure).
  • a high resistance range 22 is formed across the entire width of the impurity implantation region 12. That is, the inversion layer 20 and the impurity implantation region 12 formed by applying a voltage to the gate electrode are divided by the high resistance range 22 over the entire width of the impurity implantation region 12. A position where the inversion layer 20 is in contact with the impurity implantation region 12 is not formed.
  • FIG. 2 shows a case where irregularities are formed in a part 8b of the outline of the laminated structure 8.
  • FIG. That is, a case is shown in which the concave portions 8d and the convex portions 8e are alternately and repeatedly formed on the contour 8b in a range extending along the contour 12a of the impurity implantation region 12.
  • the contour 8c of the stacked structure 8 extending in a range that is independent of the contour 12a of the impurity implantation region 12 may or may not be uneven.
  • a broken line 12a shows a part of the outline of the impurity implantation region 12 formed by implanting impurities into the semiconductor substrate 2 using the laminated structure 8 as a mask.
  • the influence of the oblique implantation of the impurities and the diffusion of the implanted impurities influences the contour 12a of the impurity implantation region 12 to be formed at a position that penetrates from the contours 8b and 8c of the stacked structure 8 by the distance A. .
  • the distance A is the distance described with reference to FIGS.
  • the unevenness is also formed in the contour 12a.
  • a dashed-dotted line 5a in FIG. 2 (1) indicates the outline of the formation range of the bird's beak 5 described in FIG.
  • the bird's beak 5 is formed by oxidation. Therefore, the bird's beak 5 develops well at a position where oxygen is often supplied, and the bird's beak 5 hardly develops at a position where oxygen is hardly supplied.
  • oxygen is often supplied, so the bird's beak 5 penetrates deeply.
  • the contour 5a of the bird's beak formation range is located at a distance B from the contour 8e of the laminated structure 8 inward. The distance B is the distance described in FIG. 8, and A ⁇ B.
  • the bird's beak 5 hardly develops in the recess 8d.
  • FIG. 2 for simplification, the case where the bird's beak 5 does not develop in the recess 8d is illustrated. If the bird's beak 5 is not formed, the outline 5a of the bird's beak formation area coincides with the outline 8d of the laminated structure 8.
  • the bird's beak penetration distance changes in the contour 8g in the range connecting the convex portion 8e and the concave portion 8d. Oxygen is often supplied in the portion close to the convex portion 8e, and the bird's beak penetrates deeply. Oxygen is difficult to be supplied in the portion close to the recess 8d, and the bird's beak penetration depth is reduced.
  • a hatched range 18 indicates a range in which the impurity implantation region 12 extends beyond the formation range of the bird's beak 5. That is, it shows a range where the impurity implantation region 12 and the inversion layer formation range 20 overlap. Since the bird's beak 5 does not develop in the recess 8d, a region 18 in which the impurity implanted region 12 extends beyond the bird's beak 5 formation range is obtained. When a range 18 in which the impurity implantation region 12 and the inversion layer formation range 20 overlap is obtained, a relationship in which the impurity implantation region 12 and the inversion layer 20 are in direct contact is obtained.
  • FIG. 2E shows an EE cross section of FIG. Since no bird's beak is formed in the recess 8 d, the thin gate oxide film 4 reaches the impurity implantation region 12.
  • FIG. 2 is schematic, and when viewed in detail, it may differ from the actual formation range. For example, although the case where the bird's beak is not formed in the recess 8d is illustrated, the bird's beak may be formed also in the recess 8d.
  • the bird's beak formed by the recess 8d does not grow so much, and the relationship of A> B is established. If the relationship of A> B is obtained, a range where the impurity implantation region and the inversion layer formation range overlap can be obtained. The problem that the resistance between the impurity implantation region and the inversion layer does not decrease is solved.
  • the technique of providing irregularities in the outline of the stacked structure is effective for the vertical semiconductor device illustrated in FIG. 10 and also effective for the horizontal semiconductor device illustrated in FIGS.
  • a first impurity implantation region is formed in a first range adjacent to the stacked structure of the gate insulating film and the gate electrode, and a second impurity is formed in the second range adjacent to the stacked structure.
  • An implantation region is formed.
  • the conductivity type of the first impurity implantation region and the conductivity type of the second impurity implantation region are the same, and are different from the conductivity type of the semiconductor substrate in the range facing the gate electrode through the gate insulating film.
  • the first impurity implantation region and the second impurity implantation region have a high concentration in the case illustrated in FIG. 8, and a low concentration in the case illustrated in FIG.
  • the impurity concentration of the first impurity implantation region and the second impurity implantation region is not limited.
  • the first impurity implantation region and the inversion layer are in direct contact, and the second impurity implantation region and the inversion layer are in direct contact.
  • the inversion layer By forming the inversion layer, a phenomenon in which the resistance between the first impurity implantation region and the second impurity implantation region is significantly reduced can be obtained.
  • the impurity injection region and the bird's beak are formed inside the outline defining the area where the laminated structure and the semiconductor substrate face each other.
  • a range is formed, and a range in which the impurity implantation region extends beyond the bird's beak formation range is formed.
  • a method for manufacturing a semiconductor device disclosed in this specification includes a step of forming a stacked structure of a gate insulating film and a gate electrode on a part of a surface of a semiconductor substrate, and a part of the surface of the semiconductor substrate through the stacked structure.
  • This manufacturing method is characterized in that an unevenness is formed in the outline of the laminated structure extending along the outline of the impurity implantation region when a range in which the laminated structure and the semiconductor substrate face each other is viewed in plan.
  • the thermal oxide film there is no problem that the impurity implantation region and the inversion layer are separated by the bird's beak formed during the formation.
  • the relationship between the impurity implantation region and the inversion layer formation range in the case of the first embodiment is shown.
  • the relationship between the impurity implantation region and the inversion layer formation range in the case of the second embodiment is shown.
  • the top view of the laminated structure of 3rd Example is shown.
  • the top view of the laminated structure of 4th Example is shown.
  • the top view of the laminated structure of 5th Example is shown.
  • the top view of the laminated structure of 6th Example is shown.
  • the figure which illustrates the problem in the case of a prior art The figure which illustrates the problem in the case of a prior art.
  • the relationship between the impurity implantation region and the inversion layer formation range in the case of the conventional technique is shown.
  • the gate insulating film is SiO 2 and the gate electrode is polysilicon.
  • the semiconductor substrate is a single crystal of Si or SiC.
  • FIG. 1 shows a laminated structure 8 of a gate insulating film 4 and a gate electrode 6 of the embodiment.
  • the contour 8b of the stacked structure 8 is a contour of a range extending along the impurity implantation region
  • the contour 8c is a contour of a range extending regardless of the impurity implantation region. That is, when impurities are implanted into the semiconductor substrate 2 using the stacked structure 8 as a mask, the contour 8b is a contour that governs the impurity implantation range, and the contour 8c is not a contour that governs the impurity implantation range.
  • the Y direction in which the contour 8b extends is called the gate width direction
  • the X direction in which the contour 8c extends is called the gate length direction.
  • concave portions 8d and convex portions 8e are formed so as to repeat alternately in the width direction of the gate. It is not necessary to form irregularities on the contour 8c extending in the length direction of the gate. Impurities are implanted into the semiconductor substrate 2 using the laminated structure 8 as a mask. At that time, as shown by an arrow 24, impurities are implanted from various oblique directions.
  • FIG. 2 shows a case where the distance in the width direction of the gate of the concave portion 8d is made smaller than the distance in the width direction of the gate of the convex portion 8e.
  • a similar phenomenon can be obtained between the impurity implantation region 10 and the inversion layer 20.
  • the resistance between the first impurity implantation region 10 and the second impurity implantation region 12 is significantly reduced.
  • FIG. 3 shows a case where the distance in the gate width direction of the convex portion 8e is made smaller than the distance in the gate width direction of the concave portion 8d.
  • the distance in the gate width direction of the protrusion 8e is less than 2 ⁇ A.
  • A is the distance described with reference to FIG.
  • the impurity implantation region 12 is formed in the entire range of the protrusion 8e.
  • the impurity implantation region 12 is formed in the entire range on the right side of the contour 12a.
  • a broken line 5a indicates a bird's beak formation range.
  • a buzz beak is formed on the right side of the broken line 5a, but is not formed on the left side of the broken line 5a.
  • a hatched range 18 indicates a range in which the impurity implantation region extends beyond the bird's beak formation range. That is, the range in which the impurity implantation region and the inversion layer are in direct contact with each other is shown.
  • the distance in the gate width direction of the protrusion 8e is shortened, a relationship in which the impurity implantation region and the inversion layer are in direct contact with each other over the entire width in the gate width direction is obtained. The on-resistance can be further reduced as compared with FIG.
  • FIG. 4 shows the laminated structure 8 of the third embodiment.
  • the convex portion 8j is formed at the position where the concave portion 8h is formed, and the concave portion 8k is formed at the position where the convex portion 8i is formed.
  • the distance in the gate length direction of the gate electrode 6 is equal at any position in the gate width direction.
  • the current distribution when a voltage is applied to the gate electrode 6 is homogenized.
  • FIG. 5 shows the laminated structure 8 of the fourth embodiment.
  • the recess 8m may have a triangular shape. Or as shown in FIG. 6, you may form a recessed part with the combination of a semicircle and a straight line. The recessed part which consists only of a semicircle may be sufficient.
  • FIG. 7 shows the laminated structure of the sixth embodiment. What is important in this embodiment is the shape (lower surface shape) in a range where the laminated structure faces the semiconductor substrate, and the upper surface shape of the laminated structure does not have to coincide with the lower surface shape.
  • the recess 8p may include a wall surface that is inclined in the gate width direction or a wall surface that is inclined in the gate length direction. Further, the inclined wall surface may or may not reach the upper surface of the laminated structure.
  • the outline of the laminated structure referred to in this specification refers to the outline of the lower surface of the laminated structure (the surface facing or in contact with the semiconductor substrate).

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】半導体基板の表面の一部にゲート絶縁膜とゲート電極の積層構造を形成し、積層構造をマスクにして半導体基板の表面の一部に不純物を注入し、積層構造の露出面に熱酸化膜を形成して半導体装置を製造すると、不純物注入領域と反転層の間に高抵抗領域が介在し、オン抵抗を下げられない。 【解決手段】不純物注入領域１２に沿って延びる範囲の積層構造の輪郭８ｂに凹凸を設ける。凹部では熱酸化膜のバーズビークの形成が抑制され、不純物注入領域１２と反転層２０が直接的に接触する関係が得られる。

Description

半導体装置とその製造方法
　本明細書では、半導体基板の表面の一部にゲート絶縁膜とゲート電極の積層構造が形成されており、その積層構造に隣接する範囲の半導体基板に不純物注入領域が形成されており、ゲート電極に印加する電圧によってゲート絶縁膜を介してゲート電極に対向する範囲の半導体基板に反転層が形成される形式の半導体装置と、その製造方法を開示する。
　例えば、図８（１）に示すように、半導体基板２の表面２ａの一部にゲート絶縁膜４とゲート電極６の積層構造８が形成されており、積層構造８に隣接する第１範囲の半導体基板２に第１不純物注入領域１０が形成されており、積層構造８に隣接する第２範囲の半導体基板２に第２不純物注入領域１２が形成されている半導体構造が知られている。この構造の場合、第１不純物注入領域１０の導電型と第２不純物注入領域１２の導電型が、ゲート絶縁膜４を介してゲート電極６に対向する範囲の半導体基板２の導電型から異なる関係に調整される。ゲート電極６に印加する電圧によってゲート絶縁膜４を介してゲート電極６に対向する範囲の半導体基板２に反転層を形成するか形成しないかを制御することができ、第１不純物注入領域１０と第２不純物注入領域１２の間の抵抗を制御することができる。
　実際に使用可能な半導体装置では、ゲート電極６を絶縁膜で覆っておく必要がある。そのために、積層構造８の露出面に熱酸化膜を形成する工程が実施される。図８（２）は、熱処理後の半導体装置の断面を示し、積層構造８の上面と側面に熱酸化膜１６が形成されている。
　熱酸化膜１６を形成する場合、ゲート絶縁膜４とゲート電極６の界面に沿った範囲のゲート電極６が酸化される。また、ゲート絶縁膜４と半導体基板２の界面に沿った範囲の半導体基板２も酸化される。界面に沿って酸化が進行することで、ゲート電極６と半導体基板２を隔てる熱酸化膜１４の厚みが増大する。界面に沿った酸化は矢印ａに示すように進行することから、ゲート電極６と半導体基板２を隔てる熱酸化膜１４の厚みは、積層構造８の輪郭８ａに接近するにつれて増大する。参照番号５は、上記のようにして熱酸化膜が厚くなった範囲を示しており、バーズビークといわれる。
　バーズビーク５が形成されて熱酸化膜１４が厚くなった範囲では、ゲート電極６に電圧を印加しても反転層が形成されない。すると、第１不純物注入領域１０と反転層が離れてしまう現象が生じる。あるいは、第２不純物注入領域１２と反転層が離れてしまう現象が生じる。
　第１不純物注入領域１０と第２不純物注入領域１２を形成する場合、積層構造８をマスクにして半導体基板２に不純物を注入する。このとき、図８（１）の矢印２４に示すように、種々の方向から不純物を注入する方法を採用するができる。斜めに注入する結果、図８（１）に示すように、第１不純物注入領域１０の内側の輪郭１０ａと、第２不純物注入領域１２の内側の輪郭１２ａは、積層構造８の輪郭８ａよりも距離Ａだけ内側に侵入する。
　バーズビーク５は、積層構造８の輪郭８ａから内側に延びる。図８の（２）に示すように、バーズビーク５は、積層構造８の輪郭８ａより距離Ｂだけ内側に侵入する。参照番号５ａは、バーズビーク５の先端位置（最も内側に延びた位置）を示している。通常は距離Ａ＜距離Ｂである。
　ゲート電極６に電圧を加えた場合、ゲート電極６と半導体基板２を隔てるゲート絶縁膜１４の厚みが薄い範囲では反転層が形成されるものの、ゲート絶縁膜１４の厚みが増大した範囲では反転層が形成されない。図８（２）では、バーズビーク５が形成されない範囲にのみ反転層が形成される場合を例示しており、反転層の形成範囲を参照番号２０で示している。なお本明細書では、反転層自体と反転層形成範囲が同一に図示されることから、共通の参照番号２０を用いる。領域と領域形成範囲についても同一の参照番号を用いる。
　前記した距離Ａ，Ｂに関して、Ａ＜Ｂであると、第１不純物注入領域１０と反転層２０が距離Ｃだけ離れてしまう。ここでＣ＝Ｂ－Ａである。同様に、第２不純物注入領域１２と反転層２０が距離Ｃだけ離れてしまう。
　距離Ｃに対応する範囲２２は、反転層も形成されなければ、不純物も注入されていない不純物低濃度範囲である（通常は、ゲート絶縁膜が薄ければゲート電極６に電圧を印加することで反転層が形成される程度の低濃度に調整されている）。距離Ｃの範囲２２は、高抵抗領域である。
　第１不純物注入領域１０と反転層２０が高抵抗範囲２２によって分離してしまう現象、あるいは第２不純物注入領域１２と反転層２０が高抵抗範囲２２によって分離してしまう現象が生じると、ゲート電極６に電圧を印加して反転層２０を形成しても、第１不純物注入領域１０と第２不純物注入領域１２の間の抵抗が下がらないという問題が生じる。
　熱酸化膜１６の形成時に、積層構造８の輪郭８ａに沿った範囲においてゲート電極６と半導体基板２を隔てる熱酸化膜１４の厚みが増大する現象の発生を避ける技術が特許文献１に記載されている。
　特許文献１の技術では、ゲート絶縁膜４とゲート電極６の積層構造８の側面に窒化膜を形成してから熱酸化膜を形成する。ゲート電極６の側面は窒化膜で絶縁され、ゲート電極６の上面は熱酸化膜で絶縁される。積層構造８の側面に窒化膜を形成してから熱酸化膜を形成すると、ゲート絶縁膜４とゲート電極６の界面、あるいはゲート絶縁膜４と半導体基板２の界面に沿って酸化が進行することが防止され、バーズビーク５が形成されないようにすることができる。
特開平２－１８１４３５号公報
　特許文献１の技術によって、積層構造８の輪郭８ａに沿った範囲においてゲート電極６と半導体基板２を隔てる熱酸化膜１４の厚みが増大するのを防止でき、ゲート電極６に電圧を印加して反転層を形成しても第１不純物注入領域１０と第２不純物注入領域１２の間の抵抗が下がらないという問題を解決することができる。しかしながら特許文献１に記載の技術では窒化膜形成工程を必要とする。通常のＭＯＳの製造工程では、窒化膜形成工程を実施しない。特許文献１の技術では、通常なら必要としない窒化膜の形成工程とエッチング工程が必要となり、プロセスコストが増大する。
　本明細書では、窒化膜を形成することなく、積層構造８の輪郭８ａに沿った範囲において不純物注入領域と反転層が分離してしまう現象を発生させなくする技術を開示する。
　ゲート電極の輪郭に沿った範囲において不純物注入領域と反転層が分離してしまう問題は、図８の構造に限られない。
　図９はＬＤＤの断面構造を示している。図８に対応する範囲には同じ参照番号を用いることで重複説明を省略する。ＬＤＤの場合、図９（１）に示すように、積層構造８をマスクにして不純物を注入して第１不純物低濃度注入領域１０ｂと第２不純物低濃度注入領域１２ｂを形成する。次に、図９（２）に示すように、積層構造８の周りに熱酸化膜１６を形成する。次に、図９（３）に示すように、熱酸化膜１６をマスクにして不純物を注入して第１不純物高濃度注入領域１０ｃと第２不純物高濃度注入領域１２ｃを形成する。
　ＬＤＤの場合でも、積層構造８の輪郭８ａに沿った範囲においてゲート電極６と半導体基板２を隔てる熱酸化膜１４の厚みが増大し、ゲート電極６に電圧を印加して反転層を形成しても、第１不純物低濃度注入領域１０ｂと第２不純物低濃度注入領域１２ｂの間の抵抗が下がらないという問題が生じる。
　図１０は、縦型のＬＤＤの断面構造を示している。図９に対応する範囲には同じ参照番号を用いることで重複説明を省略する。縦型のＬＤＤの場合、図１０に示すように、積層構造８をマスクにして不純物を注入し、積層構造８に隣接する範囲に左側第１不純物低濃度注入領域１０ｂ１と右側第１不純物低濃度注入領域１０ｂ２を製造する。また、熱酸化膜１６をマスクにして不純物を注入し、熱酸化膜１６に隣接する範囲に左側第１不純物高濃度注入領域１０ｃ１と右側第１不純物高濃度注入領域１０ｃ２を製造する。半導体基板２の中央部を縦方向に延びる範囲に第２不純物低濃度注入領域１２ｂを形成し、半導体基板２の裏面に臨む範囲に第２不純物高濃度注入領域１２ｃを形成する。
　第１不純物低濃度注入領域１０ｂ１，１０ｂ２と、第１不純物高濃度注入領域１０ｃ１，１０ｃ２と、第２不純物低濃度注入領域１２ｂと、第２不純物高濃度注入領域１２ｃの導電型は同じであり、残存する半導体基板２の範囲のみが反対導電型である。
　縦型のＬＤＤの場合でも、積層構造８の輪郭８ａに沿った範囲においてゲート電極６と半導体基板２を隔てる熱酸化膜１４の厚みが増大し、ゲート電極６に電圧を印加して反転層を形成しても第１不純物低濃度注入領域１０ｂ１，１０ｂ２と第２不純物低濃度注入領域１２ｂの間の抵抗が下がらないという問題が生じる。
　本明細書で開示する技術は、図８、図９、図１０に例示した半導体構造に対して適用することができる。
　本明細書で開示する半導体装置では、半導体基板の表面の一部に形成されているゲート絶縁膜と、ゲート絶縁膜上に積層されているゲート電極と、ゲート絶縁膜とゲート電極の積層構造を覆う熱酸化膜と、前記積層構造に隣接する範囲の半導体基板に形成されている不純物注入領域を備えている。本明細書で開示する半導体装置では、前記積層構造が半導体基板に対向する範囲を平面視したときに、不純物注入領域の輪郭に沿って延びる範囲の対向範囲の輪郭に、凹凸が形成されている。
　図１１は、半導体基板２を平面視した状態を例示している。実線８ｂ，８ｃは、ゲート絶縁膜４とゲート電極６の積層構造８が半導体基板２に対向する範囲の輪郭の一部を示している。後記する図７に例示するように、積層構造８の上面と下面の形状が一致しない場合がある。本明細書で開示する技術では、不純物を斜めに注入することもあり、積層構造８の下面（半導体基板２に対向ないし接する面）の形状が重要である。実線８ｂは、積層構造８の対向範囲の輪郭が不純物注入領域の輪郭に沿って延びる範囲の輪郭を示し、実線８ｃは、積層構造８の対向範囲の輪郭が不純物注入領域の輪郭と無関係に延びる範囲の輪郭を示している。以下では、簡単化のために、積層構造８の対向範囲の輪郭のことを、積層構造８の輪郭ということがある。
　破線１２ａは、積層構造８をマスクにして半導体基板２に不純物を注入して形成した不純物注入領域１２の輪郭の一部を示している。前記したように、不純物を斜めに注入することと、注入した不純物が拡散することが影響し、不純物注入領域１２の輪郭１２ａは、積層構造８の輪郭８ｂから内側に距離Ａだけ侵入した位置に形成される。距離Ａは図８で説明した距離である。
　不純物注入領域１２は、積層構造８に隣接する範囲の一部に形成される。積層構造８の輪郭には、不純物注入領域１２の輪郭１２ａに沿って延びる範囲８ｂと、不純物注入領域１２の輪郭１２ａと無関係に延びる範囲８ｃが存在する。
　図１１は、不純物注入領域１２の輪郭１２ａに沿って延びる範囲の積層構造８の輪郭８ｂに、凹凸が形成されていない場合、すなわち、従来の技術による場合を示している。
　図１１（１）における一点鎖線５ａは、図８で説明したバーズビーク５の形成範囲の輪郭を示している。バーズビークの形成範囲の輪郭５ａは、前記したように、積層構造８の輪郭８ｂから内側に距離Ｂだけ離れた位置となる。距離Ｂは図８で説明した距離であり、Ａ＜Ｂである。バーズビークの形成範囲の輪郭と、バーズビークの先端位置（最も内側に延びた位置）は同一位置に表示される。本明細書では、これらに対して同一の参照番号５ａを用いる。
　図１１に示すように、不純物注入領域１２の輪郭１２ａに沿って延びる積層構造８の輪郭８ｂに凹凸が形成されていない場合、高抵抗範囲（距離Ｃに示す範囲２２）が、ゲート電極の幅方向（図示のＹ方向）に延びる。高抵抗範囲２２が不純物注入領域１２の全幅に亘って形成される。すなわちゲート電極に電圧を印加することで形成される反転層２０と不純物注入領域１２は、不純物注入領域１２の全幅に亘って、高抵抗範囲２２によって分断させる。反転層２０と不純物注入領域１２が接する位置が形成されない。不純物注入領域１２の輪郭１２ａに沿って延びる範囲の積層構造８の輪郭８ｂに凹凸が形成されていない場合、反転層２０が形成されても抵抗が十分に低下しない。
　それに対して、図２は、積層構造８の輪郭の一部８ｂに、凹凸が形成された場合を示している。すなわち、不純物注入領域１２の輪郭１２ａに沿って延びる範囲の輪郭８ｂに、凹部８ｄと凸部８ｅが交互に繰り返し形成されている場合を示す。不純物注入領域１２の輪郭１２ａと無関係に延びる範囲の積層構造８の輪郭８ｃに関しては、凹凸があってもよいし、なくてもよい。
　破線１２ａは、積層構造８をマスクにして半導体基板２に不純物を注入して形成した不純物注入領域１２の輪郭の一部を示している。不純物を斜めに注入することと、注入した不純物が拡散することが影響し、不純物注入領域１２の輪郭１２ａは、積層構造８の輪郭８ｂ、８ｃから内側に距離Ａだけ侵入した位置に形成される。距離Ａは図８と図１０で説明した距離である。輪郭８ｂに凹凸が形成されていることに対応して、輪郭１２ａにも凹凸が形成される。
　図２（１）における一点鎖線５ａは、図８で説明したバーズビーク５の形成範囲の輪郭を示している。バーズビーク５は酸化することで形成される。したがって、酸素がよく供給される位置ではバーズビーク５がよく発達し、酸素は供給されにくい位置ではバーズビーク５が発達しづらい。凸部８ｅでは、酸素がよく供給されることから、バーズビーク５が深く侵入する。凸部８ｅでは、バーズビークの形成範囲の輪郭５ａは、積層構造８の輪郭８ｅから内側に距離Ｂだけ離れた位置となる。距離Ｂは図８で説明した距離であり、Ａ＜Ｂである。
　それに対して、凹部８ｄでは、酸素が供給され難い。凹部８ｄではバーズビーク５がほとんど発達しない。図２では、簡単化のために、凹部８ｄではバーズビーク５が発達しない場合を図示している。バーズビーク５が形成されなければ、バーズビークの形成範囲の輪郭５ａは、積層構造８の輪郭８ｄに一致する。
　凸部８ｅと凹部８ｄを接続する範囲の輪郭８ｇでは、バーズビークの侵入距離が変化する。凸部８ｅに近い部分では酸素がよく供給され、バーズビークが深くまで侵入する。凹部８ｄに近い部分では酸素が供給され難く、バーズビークの侵入深さが減少する。
　ハッチで示す範囲１８は、不純物注入領域１２がバーズビーク５の形成範囲を超えて延びている範囲を示す。すなわち、不純物注入領域１２と反転層形成範囲２０が重複する範囲を示す。
　凹部８ｄではバーズビーク５が発達しないことから、不純物注入領域１２がバーズビーク５の形成範囲を超えて延びている範囲１８が得られる。不純物注入領域１２と反転層形成範囲２０が重複する範囲１８が得られると、不純物注入領域１２と反転層２０が直接的に接触する関係が得られる。図２の（Ｅ）は、図２の（１）のＥ―Ｅ断面を示している。凹部８ｄでは、バーズビークが形成されないことから、薄いゲート酸化膜４が不純物注入領域１２内に達している。
　上記のように、不純物注入領域１２の輪郭１２ａに沿って延びる範囲の積層構造の輪郭８ｂに凹凸が形成されていると、不純物注入領域と反転層が直接的に接触する範囲が得られる。不純物注入領域と反転層がつながらないために抵抗が下がらないという問題が解決される。
　なお図２は模式的なものであり、細かく見ると実際の形成範囲と相違していることがある。例えば凹部８ｄではバーズビークが形成されない場合を図示しているが、凹部８ｄでもバーズビークが形成されることがある。ただし、凹部８ｄで形成されるバーズビークはさほど成長せず、Ａ＞Ｂの関係となる。Ａ＞Ｂの関係が得られれば、不純物注入領域と反転層形成範囲がオーバラップする範囲が得られる。不純物注入領域と反転層の間の抵抗が下がらないという問題が解決される。
　積層構造の輪郭に凹凸を設ける技術は、図１０に例示した縦型の半導体装置にも有効であるし、図８と図９に例示した横型の半導体装置にも有効である。
　横型の半導体装置に適用する場合は、ゲート絶縁膜とゲート電極の積層構造に隣接する第１範囲に第１不純物注入領域が形成されるとともに、前記積層構造に隣接する第２範囲に第２不純物注入領域が形成される。ここで、第１不純物注入領域の導電型と第２不純物注入領域の導電型は同一であり、ゲート絶縁膜を介してゲート電極に対向する範囲の半導体基板の導電型とは異なる。
　第１不純物注入領域と第２不純物注入領域は、図８に例示する場合は高濃度となり、図９に例示する場合は低濃度となる。第１不純物注入領域と第２不純物注入領域の不純物濃度は制約されない。
　上記の構造を備えていると、第１不純物注入領域と反転層が直接に接触し、第２不純物注入領域と反転層が直接に接触する。反転層を形成することで第１不純物注入領域と第２不純物注入領域の間の抵抗が顕著に低下する現象が得られる。
　積層構造と半導体基板が対向する範囲の輪郭に凹凸を設ける技術によると、半導体基板を平面視したときに、積層構造と半導体基板が対向する範囲を定める輪郭の内側に不純物注入領域とバーズビークの形成範囲が形成され、不純物注入領域がバーズビークの形成範囲を超えて延びる範囲が形成される。
　本明細書で開示する半導体装置の製造方法は、半導体基板の表面の一部にゲート絶縁膜とゲート電極の積層構造を形成する工程と、その積層構造ごしに半導体基板の表面の一部に不純物を注入する工程と、その積層構造の露出面に熱酸化膜を形成する工程を備えている。本製造方法は、積層構造と半導体基板が対向する範囲を平面視したときに、不純物注入領域の輪郭に沿って延びる積層構造の輪郭に凹凸が形成されていることを特徴とする。
　上記製造方法によると、ゲート絶縁膜とゲート電極の積層構造をマスクにして不純物注入領域を規制するとともに、その積層構造を覆う熱酸化膜を形成して半導体装置を製造した場合に、熱酸化膜の形成時に形成されるバーズビークによって不純物注入領域と反転層が分断されるという問題が生じない。
　本明細書で開示する技術の詳細、及び、さらなる改良は、発明を実施するための形態、及び実施例にて詳しく説明する。
ゲート絶縁膜とゲート電極の積層構造と不純物注入方向を斜視した図。 第１実施例による場合の、不純物注入領域と反転層形成範囲の関係を示す。 第２実施例による場合の、不純物注入領域と反転層形成範囲の関係を示す 第３実施例の積層構造の平面図を示す。 第４実施例の積層構造の平面図を示す。 第５実施例の積層構造の平面図を示す。 第６実施例の積層構造の平面図を示す。 従来技術による場合の問題を例示する図。 従来技術による場合の問題を例示する図。 従来技術による場合の問題を例示する図。 従来技術による場合の、不純物注入領域と反転層形成範囲の関係を示す。
　以下に説明する実施例の主要な特徴を下記に列記する。なお、以下に記載する技術要素は、それぞれが独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。
（特徴１）ゲート絶縁膜はＳｉＯ２であり、ゲート電極はポリシリコンである。
（特徴２）半導体基板は、ＳｉまたはＳｉＣの単結晶である。
　図１は、実施例のゲート絶縁膜４とゲート電極６の積層構造８を示す。積層構造８の輪郭８ｂは、不純物注入領域に沿って延びる範囲の輪郭であり、輪郭８ｃは不純物注入領域と無関係に延びる範囲の輪郭である。すなわち、積層構造８をマスクにして半導体基板２に不純物を注入する際に、輪郭８ｂは不純物注入範囲を律する輪郭となり、輪郭８ｃは不純物注入範囲を律する輪郭とならない。輪郭８ｂが延びているＹ方向をゲートの幅方向といい、輪郭８ｃが延びているＸ方向をゲートの長さ方向という。
　輪郭８ｂには、凹部８ｄと凸部８ｅが、ゲートの幅方向に交互に繰り返すように形成されている。ゲートの長さ方向に延びる輪郭８ｃには凹凸を形成する必要はない。
　積層構造８をマスクにして半導体基板２に不純物を注入する。その際には、矢印２４に示すように、種々の斜め方向から不純物を注入する。
　図２は、凹部８ｄのゲートの幅方向の距離を凸部８ｅのゲートの幅方向の距離よりも狭くした場合を示している。
　前記したように、凹部８ｄではバーズビーク５の発達が抑制されることから、不純物注入領域１２がバーズビーク形成範囲をこえて延びる範囲１８が得られ、不純物注入領域１２と反転層２０が直接的に接触する。不純物注入領域１２と反転層２０が直接的に接触するために、ゲート電極６に電圧を加えて半導体基板２に反転層を形成した場合に、反転層と不純物注入領域１２の間の抵抗は顕著に低下する。同様の現象が、不純物注入領域１０と反転層２０の間でも得られる。図２の構造によると、ゲート電極６に電圧を加えて半導体基板２に反転層を形成した場合に、第１不純物注入領域１０と第２不純物注入領域１２の間の抵抗は顕著に低下する。
　図３は、凸部８ｅのゲート幅方向の距離を凹部８ｄのゲート幅方向の距離よりも狭くした場合を示している。特に、凸部８ｅのゲート幅方向の距離を２×Ａ未満にした場合を示している。Ａは、図８を参照して説明した距離である。凸部８ｅのゲート幅方向の距離を２×Ａ未満にすると、凸部８ｅの全範囲に不純物注入領域１２が形成される。図３の場合、輪郭１２ａよりも右側の全範囲に不純物注入領域１２が形成される。
　破線５ａはバーズビークの形成範囲を示している。破線５ａより右側にはバズビークが形成されるが、破線５ａより左側には形成されない。ハッチで示す範囲１８は、不純物注入領域がバーズビーク形成範囲を超えて延びる範囲を示している。すなわち、不純物注入領域と反転層が直接に接する範囲を示している。凸部８ｅのゲート幅方向の距離を短縮化すると、ゲート幅方向の全幅に亘って、不純物注入領域と反転層が直接に接する関係が得られる。図２に比してさらにオン抵抗を下げることができる。
　図４は、第３実施例の積層構造８を示している。この場合、ゲート幅方向が同じ位置を観測した場合、凹部８ｈが形成されている位置では凸部８ｊが形成されており、凸部８ｉが形成されている位置では凹部８ｋが形成されている。この場合、ゲート電極６のゲート長さ方向の距離は、ゲート幅方向のいずれの位置でも等しくなる。第３実施例によると、ゲート電極６に電圧を印加した場合の電流分布が均質化される。
　図５は、第４実施例の積層構造８を示している。凹部８ｍは、三角形の形状であってもよい。あるいは、図６に示すように、半円と直線の組み合わせで凹部を形成してもよい。半円のみからなる凹部であってもよい。
　図７は、第６実施例の積層構造を示している。本実施例で重要なのは積層構造が半導体基板に対向する範囲の形状（下面形状）であり、積層構造の上面形状が下面形状に一致する必要はない。凹部８ｐは、ゲート幅方向に傾斜する壁面を備えていてもよいし、ゲート長さ方向に傾斜する壁面を備えていてもよい。また傾斜壁面が、積層構造の上面に達していてもよいし、達していなくてもよい。本明細書でいう積層構造の輪郭とは、積層構造の下面（半導体基板に対向ないし接する面）の輪郭のことをいう。
　以上、本明細書が開示する技術の実施例について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
　２：半導体基板
２ａ：表面
　４：ゲート絶縁膜
　５：バーズビーク
　５ａ：バーズビークの内側境界
　５ｂ：バーズビークの形成範囲
　６：ゲート電極
６ａ：輪郭
　８：積層構造
８ａ：輪郭
８ｂ：不純物注入領域に沿って延びる範囲の輪郭
８ｃ：不純物注入領域と無関係に延びる範囲の輪郭
８ｄ：凹部
８ｅ：凸部
８ｇ：凸部と凹部を結ぶ輪郭
８ｈ、８ｋ、８ｍ、８ｎ、８ｐ：凹部
８ｉ，８ｊ：凸部
１０：第１不純物注入領域
１０ａ：内側輪郭
１０ｂ：第１不純物低濃度注入領域
１０ｂ１：左側第１不純物低濃度注入領域
１０ｂ２：右側第１不純物低濃度注入領域
１０ｃ：第１不純物高濃度注入領域
１０ｃ１：右側第１不純物高濃度注入領域
１０ｃ２：右側第１不純物高濃度注入領域
１２：第２不純物注入領域
１２ａ：内側輪郭
１２ｂ：第２不純物低濃度注入領域
１２ｃ：第２不純物高濃度注入領域
１３：不純物注入領域がバーズビーク形成範囲を超えて延びている範囲
１４：熱酸化後のゲート絶縁膜
１６：熱酸化膜
１６ａ：熱酸化膜の輪郭
１８：不純物注入領域がバーズビーク形成範囲を超えて延びている範囲
２０：反転層形成範囲
２２：非連続範囲（高抵抗範囲）
２４：注入方向

Claims (4)

  1. 　半導体基板の表面の一部に形成されているゲート絶縁膜と、
    　ゲート絶縁膜上に積層されているゲート電極と、
    　ゲート絶縁膜とゲート電極の積層構造を覆う熱酸化膜と、
    　前記積層構造に隣接する範囲の半導体基板に形成されている不純物注入領域と、
    　を備えており、
    　前記積層構造が半導体基板に対向する範囲を平面視したときに、不純物注入領域の輪郭に沿って延びる範囲の対向範囲の輪郭に、凹凸が形成されていることを特徴とする半導体装置。
  2. 　前記積層構造に隣接する第１範囲に第１不純物注入領域が形成されているとともに前記積層構造に隣接する第２範囲に第２不純物注入領域が形成されており、
    　第１不純物注入領域の導電型と第２不純物注入領域の導電型が、ゲート絶縁膜を介してゲート電極に対向する範囲の半導体基板の導電型の反対であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記積層構造が半導体基板に対向する範囲を平面視したときに、対向範囲の輪郭から内側に向けて不純物注入領域とバーズビーク形成範囲が延びており、不純物注入領域がバーズビーク形成範囲を超えて延びる部分を備えていることを特徴とする請求項１または２に記載の半導体装置。
  4. 　半導体基板の表面の一部にゲート絶縁膜とゲート電極の積層構造を形成する工程と、
    　その積層構造ごしに半導体基板の表面の一部に不純物を注入する工程と、
    　その積層構造の露出面に熱酸化膜を形成する工程を備えており、
    　前記積層構造が半導体基板に対向する範囲を平面視したときに、不純物注入領域の輪郭に沿って延びる範囲の対向範囲の輪郭に、凹凸が形成されていることを特徴とする半導体装置の製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02181435A (ja) * 1989-01-06 1990-07-16 Matsushita Electron Corp 半導体装置の製造方法
JPH07249767A (ja) * 1994-03-11 1995-09-26 Fujitsu Ltd 半導体装置の製造方法
JPH1131819A (ja) * 1997-07-14 1999-02-02 Matsushita Electron Corp 静電破壊保護トランジスタ
JP2000216373A (ja) * 1999-01-19 2000-08-04 United Microelectronics Corp 半導体デバイスの製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2850668B2 (ja) * 1992-10-01 1999-01-27 日本電気株式会社 半導体装置の製造方法
JP5292157B2 (ja) * 2009-03-31 2013-09-18 株式会社日立製作所 横型絶縁ゲートバイポーラトランジスタおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02181435A (ja) * 1989-01-06 1990-07-16 Matsushita Electron Corp 半導体装置の製造方法
JPH07249767A (ja) * 1994-03-11 1995-09-26 Fujitsu Ltd 半導体装置の製造方法
JPH1131819A (ja) * 1997-07-14 1999-02-02 Matsushita Electron Corp 静電破壊保護トランジスタ
JP2000216373A (ja) * 1999-01-19 2000-08-04 United Microelectronics Corp 半導体デバイスの製造方法

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