WO2015019525A1 - カスコード型トランスコンダクタンス増幅器、可変利得回路およびこれらを備えたチューナシステム - Google Patents

カスコード型トランスコンダクタンス増幅器、可変利得回路およびこれらを備えたチューナシステム Download PDF

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variable
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Definitions

  • the present disclosure relates to a cascode transconductance amplifier capable of reducing distortion and a variable gain circuit capable of reducing distortion and noise.
  • a tuner system that receives a transmission signal composed of a plurality of channels, selects a desired channel, and performs demodulation is required to have low noise characteristics and low distortion characteristics.
  • Japanese terrestrial digital television broadcasting (ISDB-T) is composed of a total of 40 channels from channel 13 (473.143 MHz) to channel 52 (707.143 MHz) with a signal bandwidth of 6 MHz per channel.
  • the tuner system is required to have a sensitivity characteristic of ⁇ 80 dBm or less for each reception channel, while it is required to have an anti-jamming wave characteristic of 50 dBc or more with respect to the interference channel input level.
  • the reception characteristics of such a tuner system are determined by the noise characteristics and distortion characteristics of a variable gain circuit that processes an RF signal immediately after reception by an antenna or the like.
  • a tuner system mounted on a mobile terminal is required to reduce power consumption.
  • variable gain circuit a configuration is disclosed in which an RF signal is switched to two paths and processed according to the signal strength (see, for example, Patent Document 1). Specifically, when the signal strength is low, the signal is amplified by the transconductance amplifier in the first path, while when the signal strength is high, the signal is attenuated by the attenuator in the second path. Thus, the signal is amplified by the transconductance amplifier provided in the path.
  • the first route is turned on and the second route is turned off.
  • the signal strength is high, the first route is turned off and the second route is turned off.
  • an object of the present disclosure to provide a cascode transconductance amplifier capable of reducing distortion. It is another object of the present invention to provide a variable gain circuit capable of reducing noise, distortion, and power consumption.
  • a cascode transconductance amplifier includes an amplification transistor connected to an input terminal, a cascode transistor having a source connected to a drain of the amplification transistor and a drain connected to an output terminal, the amplification transistor, and the cascode transistor. And a switching circuit for switching whether or not to connect the node connected to the fixed potential.
  • connection node of the amplification transistor and the cascode transistor connected between the input terminal and the output terminal is connected to the fixed potential by the switching circuit.
  • the switching circuit when a signal having a large amplitude is input, if the switching circuit is controlled so as to connect the connection node and the fixed potential, the signal passing through the amplifying transistor goes out to the fixed potential via the switching circuit. No leakage through the output end.
  • the switching circuit when a signal having a small amplitude is input, if the switching circuit is controlled to release the connection between the connection node and the fixed potential, the signal can be sent to the output terminal through the amplification transistor and the cascode transistor.
  • a transistor having a low threshold voltage can be used in the variable gain circuit.
  • variable gain circuit having the first and second paths that are connected in parallel between the input terminal and the output terminal and that can amplify the signal
  • first path is connected to the input terminal.
  • a first variable attenuator for attenuating the input signal by a variable attenuation amount and connected between the first variable attenuator and the output terminal, and amplifies the output of the first variable attenuator.
  • a second variable gain transconductance amplifier that amplifies the output of the second variable attenuator, and the input side of the second variable attenuator has the input terminal or the A first variable attenuator and the first variable gain transistor Scan is connected between the transconductance amplifier, the maximum gain of the first variable gain transconductance amplifier is greater than the maximum gain of the second variable gain transconductance amplifier.
  • a variable attenuator and a variable gain transconductance amplifier are provided in the first path and the second path.
  • the maximum gain of the first variable gain transconductance amplifier is set to be larger than the maximum gain of the second variable gain transconductance amplifier.
  • the first variable gain transconductance amplifier since the input to the first variable gain transconductance amplifier is the output of the first variable attenuator, the first variable gain transconductance can be obtained even if the amplitude of the input signal is large.
  • the signal input to the amplifier is attenuated by the first variable attenuator. Therefore, the first variable gain transconductance amplifier can be prevented from being intermittently turned on due to the amplitude of the signal, so that the signal can be reduced in distortion.
  • variable gain transconductance amplifier since the amplitude of the signal handled by the first variable gain transconductance amplifier is reduced by the first variable attenuator, a transistor having a low threshold voltage can be used in the variable gain circuit.
  • the first variable attenuator is turned off and the first variable gain transconductance amplifier is turned on in the first path, while the second path The variable attenuator is turned off and the second variable gain transconductance amplifier is turned on.
  • the input signal is amplified without being attenuated in the first and second paths.
  • the amplification by the first variable gain transconductance amplifier is large, noise can be reduced.
  • the signal can be attenuated by first and second variable attenuators. Therefore, the amount of attenuation of the second variable attenuator can be reduced, and as a result, the area of the variable gain circuit can be reduced.
  • the tuner system includes at least one of the cascode transconductance amplifier and the variable gain circuit.
  • FIG. 1 is a configuration diagram of a variable gain circuit according to the first embodiment.
  • FIG. 2 is a configuration diagram of a variable gain circuit according to a modification of the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the variable gain transconductance amplifier of FIG.
  • FIG. 4 is a diagram showing another configuration example of the variable gain transconductance amplifier of FIG.
  • FIG. 5 is a diagram showing another configuration example of the variable gain transconductance amplifier of FIG.
  • FIG. 6 is a diagram showing another configuration example of Gm6 in FIG.
  • FIG. 7 is a diagram showing another configuration example of Gm6 in FIG.
  • FIG. 8 is a diagram showing another configuration example of Gm6 in FIG.
  • FIG. 9 is a diagram illustrating a configuration example of the variable attenuator in FIG.
  • FIG. 10 is a diagram illustrating another configuration example of the variable attenuator in FIG.
  • FIG. 11 is a diagram illustrating another configuration example of the variable attenuator in FIG. 1.
  • FIG. 12 is a diagram illustrating another configuration example of the variable attenuator in FIG.
  • FIG. 13 is a diagram for explaining another example of the operation of the variable gain circuit of FIG.
  • FIG. 14 is a configuration diagram of a tuner system according to the second embodiment.
  • FIG. 1 is a configuration diagram of a variable gain circuit according to the first embodiment.
  • the variable gain circuit 2 according to the present embodiment amplifies a signal input to the input terminal Sin and outputs it from the output terminal Sout.
  • a signal received by an antenna or the like is input to the input terminal Sin.
  • variable gain circuit 2 has a first path P1 and a second path P2 connected in parallel between the input terminal Sin and the output terminal Sout.
  • the first path P1 includes a variable attenuator 4 (hereinafter abbreviated as ATT4) connected to the input terminal Sin, and a variable gain transconductance amplifier 6 (hereinafter referred to as Gm6) connected between the ATT4 and the output terminal Sout. Abbreviated).
  • ATT4 variable attenuator 4
  • Gm6 variable gain transconductance amplifier 6
  • ATT4 is configured to be able to attenuate an input signal with a variable attenuation amount.
  • Gm6 is configured to be capable of amplifying the output of ATT4 with a variable gain.
  • the second path P2 includes a variable attenuator 8 (hereinafter abbreviated as ATT8) connected to the input terminal Sin and a variable gain transconductance amplifier 10 (hereinafter referred to as Gm10) connected between the ATT8 and the output terminal Sout. Abbreviated).
  • ATT8 variable attenuator 8
  • Gm10 variable gain transconductance amplifier 10
  • ATT8 is configured to be able to attenuate an input signal with a variable attenuation amount.
  • Gm10 is configured to amplify the output of ATT8 with a variable gain.
  • the maximum gain of Gm10 is set to be smaller than the maximum gain of Gm6.
  • the variable gain circuit 2 has a load 11 and a control circuit 12 connected to the output terminal Sout.
  • the control circuit 12 controls the attenuation amounts of ATT4 and ATT8 and the gains of Gm6 and Gm10 based on, for example, a signal output from the output terminal Sout. Note that the signal level detected by the control circuit 12 may be other than the output terminal Sout of the variable gain circuit 2.
  • variable gain circuit 2 when the signal received by the antenna is a weak electric field, that is, when the amplitude of the input signal to the input terminal Sin is small, the control circuit 12 controls to turn off both ATT4 and ATT8. As a result, ATT4 and ATT8 pass the input signal as they are.
  • control circuit 12 controls the gains of Gm6 and Gm10 to be, for example, the maximum gain. Accordingly, Gm6 amplifies the input signal with a maximum gain larger than that of Gm10, and Gm10 amplifies the input signal with its own maximum gain.
  • the maximum gain of Gm6 is set larger than the maximum gain of Gm10. Therefore, even when a signal having a low S / N ratio is input, the signal can be amplified by Gm6 without being attenuated by ATT4, so that noise can be reduced.
  • the control circuit 12 controls to turn on ATT4 and ATT8. Therefore, ATT4 and ATT8 attenuate the input signal by a predetermined attenuation amount.
  • control circuit 12 controls to turn on Gm10 while turning off Gm6.
  • the input to Gm6 is attenuated by ATT4, it is possible to suppress Gm6 from being turned on due to the amplitude of the signal.
  • the amplitude of the input signal is large, the amplitude of the signal input to Gm6 is suppressed by ATT4, so that Gm6 can be configured using a transistor having a low threshold voltage. Thereby, the power consumption of Gm6 can be reduced, and as a result, the power consumption of the variable gain circuit 2 can be reduced.
  • ATT4 and Gm6 are provided in the first path P1, and ATT8 and Gm10 are provided in the second path P2, and the maximum gain of Gm6 is set to be larger than the maximum gain of Gm10. is doing.
  • ATT4 and ATT8 are turned off and Gm6 and Gm10 are turned on.
  • Gm6 is controlled to be turned off.
  • variable gain circuit 2 capable of reducing power consumption while maintaining good noise characteristics and distortion characteristics.
  • the input side of ATT8 is connected to input terminal Sin.
  • the input side of ATT8 may be connected between ATT4 and Gm6. That is, ATT4 may be shared by the first route P1 and the second route P2.
  • the input signal to the input terminal Sin is attenuated by ATT4 and ATT8 when the amplitude is large. Accordingly, the attenuation amount of ATT8 can be smaller than the attenuation amount of ATT4, so that the area of ATT8 can be reduced. As a result, the area of the variable gain circuit 2 can be reduced.
  • the fixed potential is, for example, a ground potential.
  • FIG. 3 is a diagram illustrating a configuration example of the variable gain transconductance amplifier of FIG.
  • the variable gain transconductance amplifiers as Gm6 and Gm10 have a transistor Tr1 as an amplification transistor and a transistor Tr2 as a cascode transistor, as shown in FIG.
  • the transistors Tr1 and Tr2 are Nch transistors, for example.
  • the source of the transistor Tr1 is connected to the input terminal in of the variable gain transconductance amplifier, and the gate is connected to the bias voltage VB1. That is, the transistor Tr1 operates as a grounded-gate amplification transistor.
  • the transistor Tr2 has a source connected to the drain of the transistor Tr1, a drain connected to the output terminal out of the variable gain transconductance amplifier, and a gate connected to the bias voltage VB2. Note that the magnitudes of the bias voltage VB1 and the bias voltage VB2 are arbitrary.
  • the size of the amplification transistor Tr1 of Gm6 is set to be larger than the size of the amplification transistor Tr1 of Gm10. Thereby, the maximum gain of Gm6 can be made larger than the maximum gain of Gm10.
  • FIG. 4 is a diagram showing another configuration example of the variable gain transconductance amplifier of FIG. In FIG. 4, differences from FIG. 3 will be mainly described.
  • the transistor Tr1 has a gate connected to the input terminal in of the variable gain circuit, a bias element VB1 through a resistance element, and a source connected to a fixed potential. That is, the transistor Tr1 operates as a common source transistor.
  • FIG. 5 is a diagram showing another configuration example of the variable gain transconductance amplifier of FIG.
  • Gm6 and Gm10 of FIG. 1 may be configured to process differential signals.
  • a circuit for generating a differential signal may be provided inside or preceding the variable gain transconductance amplifier.
  • FIG. 5 differences from FIG. 3 will be mainly described.
  • the variable gain transconductance amplifier of FIG. 5 includes a transistor Tr3, a transistor Tr4, and capacitive elements C1 and C2 in addition to the transistors Tr1 and Tr2.
  • the source of the transistor Tr1 is connected to the input terminal in_p of the variable gain transconductance amplifier.
  • the transistor Tr2 has a gate connected to the gate of the transistor Tr1, and a drain connected to the output terminal out_p of the variable gain transconductance amplifier.
  • the transistor Tr3 is a differential amplification transistor that forms a differential pair with the transistor Tr1, and its source is connected to the differential input terminal in_n of the variable gain transconductance amplifier.
  • the transistor Tr4 is a differential cascode transistor that forms a differential pair with the transistor Tr2.
  • the source is connected to the drain of the transistor Tr3, and the drain is connected to the differential output terminal out_n of the variable gain transconductance amplifier.
  • the source of the transistor Tr1 is connected to the gate of the transistor Tr3 via the capacitive element C1, and the source of the transistor Tr3 is connected to the gate of the transistor Tr1 via the capacitive element C2.
  • the gates of the transistors Tr1 and Tr3 are connected to the bias voltage VB1, and the gates of the transistors Tr2 and Tr4 are connected to the bias voltage VB2.
  • FIG. 6 is a diagram showing another configuration example of Gm6 in FIG. In FIG. 6, differences from FIG. 3 will be mainly described.
  • the variable gain transconductance amplifier shown in FIG. 6 includes a switch 14 as a switching circuit, for example, an Nch transistor, in addition to the transistors Tr1 and Tr2.
  • the variable gain transconductance amplifier also includes a switch 15 that connects the gate of the transistor Tr1 to a fixed potential or bias voltage VB1, and a switch 16 that connects the gate of the transistor Tr2 to a fixed potential or bias voltage VB2.
  • the switch 14 switches whether to connect the intermediate node of the transistors Tr1 and Tr2 to a fixed potential.
  • the switches 14, 15, and 16 are controlled by the control circuit 12 shown in FIG. Specifically, when Gm6 in FIG. 1 is in an off state, the control circuit 12 turns on the switch 14 to connect the intermediate node to a fixed potential. In addition, the control circuit 12 connects at least one of the switches 15 and 16 to a fixed potential.
  • the control circuit 12 turns off the switch 14 to release the connection between the intermediate node and the fixed potential. Further, the switch 15 is controlled to be connected to the bias voltage VB1 and the switch 16 is connected to the bias voltage VB2.
  • variable gain transconductance amplifier having the configuration of FIG. 6 as Gm6 of FIG. 1, the distortion characteristics of the variable gain circuit 2 can be further improved.
  • FIG. 7 is a diagram showing another configuration example of Gm6 in FIG. In FIG. 7, differences from FIG. 4 will be mainly described.
  • the variable gain transconductance amplifier of FIG. 7 has a switch 14 for switching whether or not to connect the intermediate node of the transistors Tr1 and Tr2 to a fixed potential in addition to the transistors Tr1 and Tr2. Further, the variable gain transconductance amplifier connects the other end of the resistance element connected to the gate of the transistor Tr1 to the fixed potential or the bias voltage VB1, and connects the gate of the transistor Tr2 to the fixed potential or the bias voltage VB2.
  • a switch 16 is provided.
  • FIG. 8 is a diagram showing another configuration example of Gm6 in FIG. In FIG. 8, differences from FIG. 5 will be mainly described.
  • the variable gain transconductance amplifier of FIG. 8 has a switch 14 for switching whether or not to connect the intermediate nodes of the transistors Tr1 and Tr2 and the intermediate nodes of the transistors Tr3 and Tr4 to a fixed potential in addition to the transistors Tr1 to Tr4.
  • the variable gain transconductance amplifier also includes a switch 15 that connects the gates of the transistors Tr1 and Tr3 to a fixed potential or bias voltage VB1, and a switch 16 that connects the gates of the transistors Tr2 and Tr4 to a fixed potential or bias voltage VB2. .
  • the distortion characteristics of the variable gain circuit 2 can be improved. .
  • any one of the switches 15 and 16 may be omitted.
  • the bias voltages VB1 and VB2 may be connected to the gates of the transistors Tr1 and Tr2 and the transistors Tr3 and Tr4, respectively.
  • FIG. 9 is a diagram illustrating a configuration example of the variable attenuator in FIG.
  • the variable attenuator as ATT4 and ATT8 has a resistance element R and paths RP1 to RPn (n is a natural number).
  • the resistance element R is provided between the input end in and the output end out of the variable attenuator.
  • the paths RP1 to RPn are configured to be connected in parallel between the input terminal in and the output terminal out and the fixed potential.
  • the paths RP1 to RPn include resistance elements R1 to Rn corresponding to the paths and switches S1 to Sn connected to the resistance elements R1 to Rn, respectively.
  • the amount of attenuation becomes variable when the switches S1 to Sn are on / off controlled by the control circuit 12 of FIG.
  • the input terminal in is connected to the input terminal Sin of the variable gain circuit 2 in FIG.
  • FIG. 10 is a diagram illustrating another configuration example of the variable attenuator in FIG. As shown in FIG. 10, in order to keep the noise characteristics of the variable attenuator better, the resistor element R shown in FIG. 9 may be omitted, and the attenuator may be configured in combination with the input signal source impedance.
  • FIG. 11 is a diagram illustrating another configuration example of the variable attenuator in FIG. 1. As shown in FIG. 11, the resistance elements R and R1 to Rn shown in FIG. 9 may be replaced with capacitive elements C and C1 to Cn.
  • variable attenuators as ATT4 and ATT8 have a capacitive element C and paths CP1 to CPn as shown in FIG.
  • the capacitive element C is provided between the input end in and the output end out of the variable attenuator.
  • the paths CP1 to CPn are configured to be able to connect between the input terminal in and the output terminal out and the fixed potential in parallel.
  • the paths CP1 to CPn include capacitive elements C1 to Cn corresponding to the respective paths, and switches S1 to Sn connected to the capacitive elements C1 to Cn, respectively.
  • FIG. 12 is a diagram illustrating another configuration example of the variable attenuator in FIG.
  • the variable attenuator shown in FIG. 12 has a combination of the variable attenuator shown in FIG. 9 and the variable attenuator shown in FIG.
  • the variable attenuator includes paths RP1 to RPn having resistance elements R1 to Rn and switches SR1 to SRn corresponding thereto, capacitive element C, capacitive elements C1 to Cn, and switches SC1 to SCn corresponding thereto.
  • Routes CP1 to CPn having
  • the number of routes RP1 to RPn and the number of routes CP1 to CPn may be different.
  • variable range of attenuation of the variable attenuator can be expanded.
  • ATT4 and ATT8 may be configured by connecting a plurality of switch resistor circuits each including a resistor element and a switch in parallel, and the amount of attenuation may be variable by resistance voltage division.
  • the ATT4 and ATT8 may be configured by connecting a plurality of switch capacitance circuits each including a capacitance element and a switch in parallel, and the attenuation may be variable by capacitance division.
  • a switch resistance circuit and a switch capacitance circuit may be combined.
  • a switch may be provided in any one of the routes RP1 to RPn and the routes CP1 to CPn.
  • variable gain circuit 2 Next, another operation example of the variable gain circuit 2 according to the present embodiment will be described with reference to FIG.
  • FIG. 13 is a diagram for explaining another operation example of the variable gain circuit of FIG.
  • FIG. 13 shows an example in which the gain of the variable gain circuit 2 is controlled so as to gradually change, and the control circuit 12 gradually changes the attenuation amounts of ATT4 and ATT8 and the gains of Gm6 and Gm10. Control.
  • variable gain circuit 2 when the variable gain circuit 2 operates at the maximum gain, the attenuation amount of ATT4 and ATT8 is 0 dB (ATT4 and ATT8 are through modes), and the gains of Gm6 and Gm10 are 15 dB, for example, as the maximum gains, respectively. 4 dB.
  • the attenuation amount of ATT4 gradually increases to, for example, ⁇ 5 dB, and the gain of Gm6 gradually decreases to 0 dB.
  • the attenuation of ATT8 remains 0 dB and the gain of Gm10 remains 4 dB.
  • the attenuation amount of ATT4 remains ⁇ 5 dB, while Gm6 is off, the attenuation amount of ATT8 is ⁇ 10 dB, for example, and the gain of Gm10 is ⁇ 10 dB.
  • the two paths P1 and P2 are both turned on, and then the gain of one path is lowered to be sufficiently smaller than the other gain and then turned off.
  • a seamless variable gain can be realized.
  • the control for increasing the gain is the opposite, and the effect is the same.
  • either of the timing for gradually increasing the attenuation amount of ATT4 and the timing for gradually decreasing the gain of Gm6 may be first. Further, either the timing for gradually increasing the attenuation amount of ATT8 or the timing for gradually decreasing the gain of Gm10 may be first.
  • the operation shown in FIG. 13 shows an example in which the gain of the variable gain circuit 2 can be controlled to three or more values, and the attenuation amounts of ATT4 and ATT8 and the gains of Gm6 and Gm10 are changed.
  • the number of steps is arbitrary.
  • FIG. 14 shows a configuration of a tuner system according to the third embodiment.
  • Each signal processing block except the antenna 21 in the figure can be integrated into an integrated circuit using a fine CMOS (Complementary Metal-Oxide Semiconductor) process.
  • the signal strength of the RF signal received by the antenna 21 is adjusted by the variable gain circuit 2.
  • the RF signal may be a wired signal input via a cable.
  • the variable gain circuit 2 is according to the above-described embodiment.
  • the RF signal processed by the variable gain circuit 2 is a local oscillation signal generated by a PLL (Phase Locked Loop) 23 and converted into a baseband signal by a mixer.
  • the conversion method may be either the Low-IF method or the direct conversion method.
  • the baseband signal is converted into a digital signal by an A / D converter (ADC) 26 after unnecessary high frequency components are sufficiently removed by a low pass filter (LPF) 25.
  • ADC A / D converter
  • LPF low pass filter
  • demodulation processing and the like are performed in the digital signal processing unit (DSP) 27. Since the DSP 27 detects the input level of the RF signal, the variable characteristics of ATT4, ATT8 and Gm6, Gm10 in the variable gain circuit 2 of FIG. 1 can be controlled according to the detection result.
  • a local oscillation signal of 470.143 MHz is output from the PLL 3, and the received RF signal is received by the mixer 24 with the reception frequency and local oscillation. It is converted into a baseband signal having an intermediate frequency of 3 MHz, which is a difference from the frequency.
  • a high-frequency signal of 943.286 MHz which is the sum of the reception frequency and the local oscillation frequency, is also generated, but such a high-frequency component is sufficiently attenuated by the filtering process by the LPF 25.
  • the signal band of the LPF 25 is 6 MHz, which is the same as the channel signal band.
  • the tuner system since the RF signal immediately after reception by the antenna 21 is processed by the variable gain circuit 2 described above, good distortion characteristics and noise characteristics can be obtained, and power consumption can be reduced. It is.
  • the ADC 26 may perform single-end conversion.
  • the tuner system according to the present embodiment may have, for example, a cascode transconductance amplifier shown in FIG.
  • the cascode transconductance amplifier according to the present disclosure can maintain good distortion characteristics.
  • the variable gain circuit according to the present disclosure has good distortion characteristics and noise characteristics, and can reduce power consumption. Therefore, they are useful for stationary television apparatuses and portable terminals that receive analog broadcast waves and digital broadcast waves.
  • Variable gain circuit 4 ATT (first variable attenuator) 6 Gm (first variable gain transconductance amplifier) 8 ATT (second variable attenuator) 10 Gm (second variable gain transconductance amplifier) 14 switches (switching circuit, third switching circuit) C, C1 to Cn Capacitors CP1 to CPn Path (fourth path) P1 First path P2 Second path R, R1 to Rn Resistance elements RP1 to RPn Path (third path) S1 to Sn switch (first switching circuit) SR1 to SRn, SC1 to SCn switch (second switching circuit) Tr1 transistor (amplification transistor) Tr2 transistor (cascode transistor) Tr3 transistor (differential amplification transistor) Tr4 transistor (differential cascode transistor)

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Abstract

　可変利得トランスコンダクタンス増幅器は、入力端に接続された増幅トランジスタ（Ｔｒ１）と、ソースが増幅トランジスタのドレインに接続され、ドレインが出力端に接続されたカスコードトランジスタ（Ｔｒ２）と、増幅トランジスタとカスコードトランジスタとが接続されるノードを固定電位に接続するか否かを切り替える切替回路（１４）とを備えている。また、可変利得回路（２）は、その可変利得トランスコンダクタンス増幅器を備えていてもよい。

Description

カスコード型トランスコンダクタンス増幅器、可変利得回路およびこれらを備えたチューナシステム
　本開示は、低歪化が可能なカスコード型トランスコンダクタンス増幅器および低歪化と低雑音化が可能な可変利得回路に関する。
　複数のチャンネルにより構成される送信信号を受信し、所望チャンネルを選択して復調を行うチューナシステムには低雑音特性と低歪特性が要求される。例えば、日本の地上波デジタルテレビ放送（ＩＳＤＢ－Ｔ）は１チャンネル当たり６ＭＨｚの信号帯域で第１３チャンネル（４７３．１４３ＭＨｚ）から第５２チャンネル（７０７．１４３ＭＨｚ）までの計４０チャンネルで構成されており、チューナシステムには各受信チャンネルにおいて－８０ｄＢｍ以下の感度特性が求められる一方で、妨害チャンネル入力レベルに対して５０ｄＢｃ以上の耐妨害波特性が求められる。
　こうしたチューナシステムの受信特性は、アンテナなどで受信した直後のＲＦ信号を処理する可変利得回路の雑音特性と歪特性で決まる。一方、モバイル端末に搭載されるチューナシステムでは、低消費電力化が求められる。
　可変利得回路として、信号強度に応じて、ＲＦ信号を２つの経路に切り替えて処理する構成が開示されている（例えば、特許文献１参照）。具体的には、信号強度が低い場合には、第１の経路におけるトランスコンダクタンス増幅器で信号が増幅される一方、信号強度が高い場合には、第２の経路における減衰器で信号が減衰されてから、当該経路に設けられたトランスコンダクタンス増幅器で信号が増幅される。
　このように、信号強度が低い場合には、第１の経路をオン、かつ第２の経路をオフする一方、信号強度が高い場合には、第１の経路をオフ、かつ第２の経路をオンすることで、低雑音化および低歪化が図られている。
米国特許第８０１８２８５号明細書
　しかしながら、特許文献１の構成において信号強度が高い場合、オフしているはずの第１の経路のトランスコンダクタンス増幅器が、信号の振幅に起因して断続的にオンしてしまい、歪みを生じた信号が第１の経路から出力に漏れ出してしまうため、結果として、可変利得回路の歪特性が劣化することになる。また、トランスコンダクタンス増幅器としてゲート接地型増幅器を用いた場合には、入力インピーダンスの変動が顕著になるため、第２の経路におけるトランスコンダクタンス増幅器の入力で信号が歪んでしまう。これらのことは、可変利得回路の低消費電力化のために、閾値電圧が低いトランジスタを用いるとより顕著になるため、特許文献１の可変利得回路では低消費電力化が困難である。
　かかる点に鑑みて、本開示は、低歪化が可能なカスコード型トランスコンダクタンス増幅器を提供することを課題とする。また、低雑音化および低歪化、ならびに低消費電力化が可能な可変利得回路を提供することを課題とする。
　上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、カスコード型トランスコンダクタンス増幅器は、入力端に接続された増幅トランジスタと、ソースが前記増幅トランジスタのドレインに接続され、ドレインが出力端に接続されたカスコードトランジスタと、前記増幅トランジスタと前記カスコードトランジスタとが接続されるノードを固定電位に接続するか否かを切り替える切替回路とを備えている。
　これによると、入力端と出力端との間に接続された、増幅トランジスタおよびカスコードトランジスタの接続ノードを、切替回路によって、固定電位に接続するか否かを切り替えることができる。
　例えば、振幅が大きい信号が入力された場合、接続ノードと固定電位とを接続するように切替回路を制御すると、増幅トランジスタを通った信号は、切替回路を介して固定電位に抜けるため、カスコードトランジスタを通って出力端に漏れ出すことがない。一方、振幅が小さい信号が入力された場合、接続ノードと固定電位との接続を解除するように切替回路を制御すると、その信号を、増幅トランジスタおよびカスコードトランジスタを通して出力端に送出することができる。
　これを前記第１の経路の増幅器として用いることで、第１の経路がオフ状態である場合に振幅の大きな信号が入力されても、第１の経路を通じて歪みを生じた信号が出力されず、前記可変利得回路の歪特性を良好に保つことができる。
　さらに、大きな振幅の信号が入力されても歪み特性を良好に保てることから、可変利得回路において閾値電圧が低いトランジスタを用いることができる。
　これらにより、可変利得回路において、低歪化および低消費電力化が可能となる。
　また、入力端子と出力端子との間に並列接続された、信号の増幅が可能な第１および第２の経路を備えた可変利得回路は、前記第１の経路は、前記入力端子に接続され、入力された信号を可変減衰量で減衰させる第１の可変減衰器と、前記第１の可変減衰器と前記出力端子との間に接続され、前記第１の可変減衰器の出力を増幅する第１の可変利得トランスコンダクタンス増幅器とを有し、前記第２の経路は、入力された信号を可変減衰量で減衰させる第２の可変減衰器と、前記第２の可変減衰器と前記出力端子との間に接続され、前記第２の可変減衰器の出力を増幅する第２の可変利得トランスコンダクタンス増幅器とを有し、前記第２の可変減衰器の入力側は、前記入力端子、あるいは前記第１の可変減衰器と前記第１の可変利得トランスコンダクタンス増幅器との間に接続されており、前記第１の可変利得トランスコンダクタンス増幅器の最大利得は、前記第２の可変利得トランスコンダクタンス増幅器の最大利得よりも大きい。
　これによると、第１の経路および第２の経路には、可変減衰器と可変利得トランスコンダクタンス増幅器とが設けられている。また、第１の可変利得トランスコンダクタンス増幅器の最大利得は、第２の可変利得トランスコンダクタンス増幅器の最大利得よりも大きくなるように設定されている。可変利得回路に信号が入力されると、その信号は、第１および第２の経路を経由して出力される。ここで、例えば、入力信号の振幅が大きい場合、第１の経路において、第１の可変減衰器をオンし、第１の可変利得トランスコンダクタンス増幅器をオフする一方、第２の経路において、第２の可変減衰器および第２の可変利得トランスコンダクタンス増幅器をともにオンする。
　この場合、第１の経路において、第１の可変利得トランスコンダクタンス増幅器への入力は、第１の可変減衰器の出力であるため、入力信号の振幅が大きくても、第１の可変利得トランスコンダクタンス増幅器に入力される信号は、第１の可変減衰器によって減衰される。したがって、信号の振幅に起因して、第１の可変利得トランスコンダクタンス増幅器が断続的にオンするのを抑制することができるため、信号を低歪化することができる。
　さらに、第１の可変利得トランスコンダクタンス増幅器で扱われる信号の振幅は第１の可変減衰器によって小さくなるため、可変利得回路において閾値電圧が低いトランジスタを用いることができる。
　これらにより、可変利得回路において、低歪化および低消費電力化が可能となる。
　また、例えば、入力信号の振幅が小さい場合、第１の経路において、第１の可変減衰器をオフし、第１の可変利得トランスコンダクタンス増幅器をオンする一方、第２の経路において、第２の可変減衰器をオフし、第２の可変利得トランスコンダクタンス増幅器をオンする。
　この場合、第１および第２の経路において、入力信号は、減衰されずに増幅される。特に、第１の可変利得トランスコンダクタンス増幅器での増幅が大きいため、低雑音化が可能となる。
　また、第２の可変減衰器の入力側を、第１の可変減衰器と第１の可変利得トランスコンダクタンス増幅器との間、すなわち第１の可変減衰器の出力側に接続するようにすれば、第２の経路において、信号を、第１および第２の可変減衰器によって減衰することができる。したがって、第２の可変減衰器の減衰量が少なくて済み、結果として、可変利得回路の面積を縮小することができる。
　あるいは、チューナシステムは、上記カスコード型トランスコンダクタンス増幅器および上記可変利得回路の少なくとも一方を備えている。
　これによると、チューナシステムにおいて、低雑音化、低歪化、および低消費電力化を図ることができる。
　本開示によれば、低歪化が可能なカスコード型トランスコンダクタンス増幅器を提供することができるとともに、低雑音化、低歪化および低消費電力化が可能な可変利得回路を提供することができる。
図１は、第１の実施形態に係る可変利得回路の構成図である。 図２は、第１の実施形態の変形例に係る可変利得回路の構成図である。 図３は、図１の可変利得トランスコンダクタンス増幅器の構成例を示す図である。 図４は、図１の可変利得トランスコンダクタンス増幅器の別の構成例を示す図である。 図５は、図１の可変利得トランスコンダクタンス増幅器の別の構成例を示す図である。 図６は、図１のＧｍ６の別の構成例を示す図である。 図７は、図１のＧｍ６の別の構成例を示す図である。 図８は、図１のＧｍ６の別の構成例を示す図である。 図９は、図１の可変減衰器の構成例を示す図である。 図１０は、図１の可変減衰器の別の構成例を示す図である。 図１１は、図１の可変減衰器の別の構成例を示す図である。 図１２は、図１の可変減衰器の別の構成例を示す図である。 図１３は、図１の可変利得回路の別の動作例を説明するための図である。 図１４は、第２の実施形態に係るチューナシステムの構成図である。
　＜第１の実施形態＞
　図１は、第１の実施形態に係る可変利得回路の構成図である。本実施形態に係る可変利得回路２は、入力端子Ｓｉｎに入力された信号を増幅して出力端子Ｓｏｕｔから出力する。入力端子Ｓｉｎには、アンテナ等で受信された信号が入力される。
　具体的に、可変利得回路２は、入力端子Ｓｉｎと出力端子Ｓｏｕｔとの間に並列接続された、第１の経路Ｐ１および第２の経路Ｐ２を有する。
　第１の経路Ｐ１は、入力端子Ｓｉｎに接続された可変減衰器４（以下、ＡＴＴ４と略記する）と、ＡＴＴ４と出力端子Ｓｏｕｔとの間に接続された可変利得トランスコンダクタンス増幅器６（以下、Ｇｍ６と略記する）とを有する。
　ＡＴＴ４は、入力された信号を可変減衰量で減衰可能に構成されている。Ｇｍ６は、ＡＴＴ４の出力を可変利得で増幅可能に構成されている。
　第２の経路Ｐ２は、入力端子Ｓｉｎに接続された可変減衰器８（以下、ＡＴＴ８と略記する）と、ＡＴＴ８と出力端子Ｓｏｕｔとの間に接続された可変利得トランスコンダクタンス増幅器１０（以下、Ｇｍ１０と略記する）とを有する。
　ＡＴＴ８は、入力された信号を可変減衰量で減衰可能に構成されている。Ｇｍ１０は、ＡＴＴ８の出力を可変利得で増幅可能に構成されている。そして、Ｇｍ１０の最大利得は、Ｇｍ６の最大利得よりも小さくなるように設定されている。
　なお、ＡＴＴ４，ＡＴＴ８およびＧｍ６，Ｇｍ１０の構成例については後述する。
　また、可変利得回路２は、出力端子Ｓｏｕｔに接続された負荷１１と制御回路１２とを有する。
　制御回路１２は、例えば出力端子Ｓｏｕｔから出力される信号に基づいて、ＡＴＴ４，ＡＴＴ８の減衰量およびＧｍ６，Ｇｍ１０の利得を制御する。なお、制御回路１２によって信号レベルを検出する場所は可変利得回路２の出力端子Ｓｏｕｔ以外であってもよい。
　本実施形態に係る可変利得回路２の動作について説明する。例えば、アンテナで受信される信号が弱電界である場合、つまり、入力端子Ｓｉｎへの入力信号の振幅が小さい場合、制御回路１２は、ＡＴＴ４，ＡＴＴ８をともにオフするように制御する。これにより、ＡＴＴ４，ＡＴＴ８は入力された信号をそのままスルーする。
　また、制御回路１２は、Ｇｍ６，Ｇｍ１０の利得が、例えば最大利得となるように制御する。これにより、Ｇｍ６は、入力信号をＧｍ１０よりも大きな最大利得で増幅するとともに、Ｇｍ１０は、自身の最大利得で入力信号を増幅する。
　そして、Ｇｍ６，Ｇｍ１０の出力が合成され、合成された信号が出力端子Ｓｏｕｔから出力される。
　ここで、Ｇｍ６の最大利得はＧｍ１０の最大利得よりも大きく設定されている。したがって、Ｓ／Ｎ比が低い信号が入力された場合でも、ＡＴＴ４で減衰させることなくＧｍ６によって増幅可能であるため、低雑音化が可能である。
　一方、アンテナで受信される信号が強電界である場合、つまり、入力端子Ｓｉｎへの入力信号の振幅が大きい場合、制御回路１２は、ＡＴＴ４，ＡＴＴ８をオンするように制御する。したがって、ＡＴＴ４，ＡＴＴ８は、入力信号を所定の減衰量で減衰する。
　また、制御回路１２は、Ｇｍ６をオフする一方、Ｇｍ１０をオンするように制御する。このような制御により、Ｇｍ６への入力はＡＴＴ４によって減衰されるため、信号の振幅に起因してＧｍ６がオンするのを抑制することができる。これにより、Ｇｍ６の入力側で信号が歪んだり、歪みを生じた信号がオフ状態であるＧｍ６から出力端子Ｓｏｕｔへ漏れ出したりすることを抑制することができる。したがって、可変利得回路２の低歪化が可能である。
　また、入力信号の振幅が大きい場合でもＡＴＴ４によってＧｍ６に入力される信号の振幅が抑圧されるため、閾値電圧が低いトランジスタを用いてＧｍ６を構成することができる。これにより、Ｇｍ６の消費電力を低減することができ、結果として、可変利得回路２の低消費電力化を図ることができる。
　以上、本実施形態によると、第１の経路Ｐ１にＡＴＴ４とＧｍ６とを設け、第２の経路Ｐ２にＡＴＴ８とＧｍ１０とを設け、Ｇｍ６の最大利得がＧｍ１０の最大利得よりも大きくなるように設定している。そして、入力端子Ｓｉｎへの入力信号の振幅が小さい場合には、ＡＴＴ４，ＡＴＴ８をオフするとともに、Ｇｍ６，Ｇｍ１０をオンする一方、振幅が大きい場合には、ＡＴＴ４，ＡＴＴ８、およびＧｍ１０をオンするとともに、Ｇｍ６をオフするように制御している。
　これにより、上述したように、雑音特性、歪特性を良好に保ちながらも、低消費電力化が可能な可変利得回路２を提供することができる。
　なお、本実施形態では、ＡＴＴ８の入力側を、入力端子Ｓｉｎに接続しているが、図２に示すように、ＡＴＴ８の入力側を、ＡＴＴ４とＧｍ６との間に接続してもよい。つまり、第１の経路Ｐ１および第２の経路Ｐ２によって、ＡＴＴ４を共有するように構成してもよい。
　これにより、第２の経路Ｐ２において、入力端子Ｓｉｎへの入力信号は、その振幅が大きい場合、ＡＴＴ４，ＡＴＴ８によって減衰される。したがって、ＡＴＴ８の減衰量はＡＴＴ４の減衰量よりも少なくて済むため、ＡＴＴ８の面積を削減することができる。結果として、可変利得回路２の面積を縮小することができる。
　次に、Ｇｍ６およびＧｍ１０、ならびにＡＴＴ４およびＡＴＴ８の構成例について、図を参照しながら説明する。なお、以下の説明における固定電位とは、例えば接地電位である。
　　＜Ｇｍ６およびＧｍ１０の構成例＞
　以下、Ｇｍ６およびＧｍ１０の具体例について、図３～図８を用いて説明する。
　　　－構成例１－
　図３は、図１の可変利得トランスコンダクタンス増幅器の構成例を示す図である。具体的に、Ｇｍ６，Ｇｍ１０としての可変利得トランスコンダクタンス増幅器は、図３に示すように、増幅トランジスタとしてのトランジスタＴｒ１と、カスコードトランジスタとしてのトランジスタＴｒ２とを有する。トランジスタＴｒ１，Ｔｒ２は、例えばＮｃｈトランジスタである。
　トランジスタＴｒ１は、ソースが可変利得トランスコンダクタンス増幅器の入力端ｉｎに接続され、ゲートがバイアス電圧ＶＢ１に接続されている。つまり、トランジスタＴｒ１は、ゲート接地型増幅トランジスタとして動作する。
トランジスタＴｒ２は、ソースがトランジスタＴｒ１のドレインに接続され、ドレインが可変利得トランスコンダクタンス増幅器の出力端ｏｕｔに接続され、ゲートがバイアス電圧ＶＢ２に接続されている。なお、バイアス電圧ＶＢ１およびバイアス電圧ＶＢ２の大きさは任意である。
　図１のＧｍ６およびＧｍ１０として、図３の構成を用いることで、アンテナと図３の回路との整合（インピーダンスマッチング）が良好になる。
　ここで、Ｇｍ６の増幅トランジスタＴｒ１のサイズは、Ｇｍ１０の増幅トランジスタＴｒ１のサイズよりも大きくなるように設定されている。これにより、Ｇｍ６の最大利得を、Ｇｍ１０の最大利得よりも大きくすることができる。
　なお、Ｇｍ６，Ｇｍ１０について、Ｇｍ６の最大利得がＧｍ１０の最大利得よりも大きくなるような構成であればよい。
　　　－構成例２－
　図４は、図１の可変利得トランスコンダクタンス増幅器の別の構成例を示す図である。図４では、図３との相違点ついて主に説明する。
　トランジスタＴｒ１は、ゲートが可変利得回路の入力端ｉｎに接続されるとともに、抵抗素子を介してバイアス電圧ＶＢ１に接続され、ソースが固定電位に接続されている。つまり、トランジスタＴｒ１は、ソース接地型トランジスタとして動作する。
　このように、トランジスタＴｒ１をソース接地型とすることで、可変利得トランスコンダクタンス増幅器の雑音特性が良好となる。
　　　－構成例３－
　図５は、図１の可変利得トランスコンダクタンス増幅器の別の構成例を示す図である。図５に示すように、図１のＧｍ６およびＧｍ１０は、差動信号を処理するように構成されていてもよい。この場合、例えば、差動信号を生成する回路を可変利得トランスコンダクタンス増幅器の内部あるいは前段に設ければよい。図５では、図３との相違点について主に説明する。
　図５の可変利得トランスコンダクタンス増幅器は、トランジスタＴｒ１，Ｔｒ２に加え、トランジスタＴｒ３と、トランジスタＴｒ４と、容量素子Ｃ１，Ｃ２とを有する。
　トランジスタＴｒ１は、ソースが可変利得トランスコンダクタンス増幅器の入力端ｉｎ＿ｐに接続されている。トランジスタＴｒ２は、ゲートがトランジスタＴｒ１のゲートに接続され、ドレインが可変利得トランスコンダクタンス増幅器の出力端ｏｕｔ＿ｐに接続されている。
　トランジスタＴｒ３は、トランジスタＴｒ１と差動対を構成する差動増幅トランジスタであり、ソースが可変利得トランスコンダクタンス増幅器の差動入力端ｉｎ＿ｎに接続されている。
　トランジスタＴｒ４は、トランジスタＴｒ２と差動対を構成する差動カスコードトランジスタであり、ソースがトランジスタＴｒ３のドレインに接続され、ドレインが可変利得トランスコンダクタンス増幅器の差動出力端ｏｕｔ＿ｎに接続されている。
　また、トランジスタＴｒ１のソースは、容量素子Ｃ１を介してトランジスタＴｒ３のゲートに接続されており、トランジスタＴｒ３のソースは容量素子Ｃ２を介してトランジスタＴｒ１のゲートに接続されている。
　トランジスタＴｒ１，Ｔｒ３のゲートはバイアス電圧ＶＢ１に接続されており、トランジスタＴｒ２，Ｔｒ４のゲートはバイアス電圧ＶＢ２に接続されている。
　図１のＧｍ６およびＧｍ１０を図５のように構成することで、図３および図４の構成の双方の効果を得ることができる。
　なお、トランジスタＴｒ１，Ｔｒ２の中間ノードを固定電位に接続可能な構成としてもよい。以下、このような構成について説明する。
　　　－構成例４－
　図６は、図１のＧｍ６の別の構成例を示す図である。図６では、図３との相違点ついて主に説明する。
　図６の可変利得トランスコンダクタンス増幅器は、トランジスタＴｒ１，Ｔｒ２に加え、切替回路としての、例えばＮｃｈトランジスタであるスイッチ１４を有する。また、可変利得トランスコンダクタンス増幅器は、トランジスタＴｒ１のゲートを固定電位あるいはバイアス電圧ＶＢ１に接続するスイッチ１５と、トランジスタＴｒ２のゲートを固定電位あるいはバイアス電圧ＶＢ２に接続するスイッチ１６とを有する。
　スイッチ１４は、トランジスタＴｒ１，Ｔｒ２の中間ノードを固定電位に接続するか否かを切り替える。
　スイッチ１４，１５，１６は図１に示す制御回路１２によって制御される。具体的に、図１のＧｍ６がオフ状態である場合、制御回路１２は、スイッチ１４をオンして中間ノードを固定電位に接続する。また、制御回路１２は、スイッチ１５，１６の少なくとも一方を、固定電位に接続する。
　一方、Ｇｍ６がオン状態である場合、制御回路１２は、スイッチ１４をオフして中間ノードと固定電位との接続を解除する。また、スイッチ１５をバイアス電圧ＶＢ１に、スイッチ１６をバイアス電圧ＶＢ２に接続するように制御する。
　このような構成により、オフ状態である場合に、入力端ｉｎから出力端ｏｕｔに歪みが漏れ出すことを抑制することができる。したがって、図６の構成の可変利得トランスコンダクタンス増幅器を、図１のＧｍ６として用いることで、可変利得回路２の歪特性をより向上させることができる。
　　　－構成例５－
　図７は、図１のＧｍ６の別の構成例を示す図である。図７では、図４との相違点について主に説明する。
　図７の可変利得トランスコンダクタンス増幅器は、トランジスタＴｒ１，Ｔｒ２に加え、トランジスタＴｒ１，Ｔｒ２の中間ノードを固定電位に接続するか否かを切り替えるスイッチ１４を有する。また、可変利得トランスコンダクタンス増幅器は、トランジスタＴｒ１のゲートに接続された抵抗素子の他端を固定電位あるいはバイアス電圧ＶＢ１に接続するスイッチ１５、およびトランジスタＴｒ２のゲートを固定電位あるいはバイアス電圧ＶＢ２に接続するスイッチ１６を有する。
　　　－構成例６－
　図８は、図１のＧｍ６の別の構成例を示す図である。図８では、図５との相違点について主に説明する。
　図８の可変利得トランスコンダクタンス増幅器は、トランジスタＴｒ１～Ｔｒ４に加え、トランジスタＴｒ１，Ｔｒ２の中間ノード、およびトランジスタＴｒ３，Ｔｒ４の中間ノードを固定電位接続するか否かを切り替えるスイッチ１４を有する。
　また、可変利得トランスコンダクタンス増幅器は、トランジスタＴｒ１，Ｔｒ３のゲートを固定電位あるいはバイアス電圧ＶＢ１に接続するスイッチ１５と、トランジスタＴｒ２，Ｔｒ４のゲートを固定電位あるいはバイアス電圧ＶＢ２に接続するスイッチ１６とを有する。
　以上、オフ状態にＧｍ６における図６～図８のトランジスタＴｒ１，Ｔｒ２、および図８のトランジスタＴｒ３，Ｔｒ４の中間ノードを接地可能とすることで、可変利得回路２の歪特性を向上させることができる。
　なお、図６～図８において、スイッチ１５，１６のいずれかを省略してもよい。この場合、トランジスタＴｒ１，Ｔｒ２、およびトランジスタＴｒ３，Ｔｒ４のゲートには、それぞれのバイアス電圧ＶＢ１，ＶＢ２が接続されていてもよい。
　　＜ＡＴＴ４およびＡＴＴ８の構成例＞
　次に、ＡＴＴ４およびＡＴＴ８の具体例について、図９～図１２を用いて説明する。
　　　－構成例１－
　図９は、図１の可変減衰器の構成例を示す図である。ＡＴＴ４，ＡＴＴ８としての可変減衰器は、図９に示すように、抵抗素子Ｒと、経路ＲＰ１～ＲＰｎ（ｎは自然数）とを有する。
　抵抗素子Ｒは、可変減衰器の入力端ｉｎおよび出力端ｏｕｔとの間に設けられる。経路ＲＰ１～ＲＰｎは、入力端ｉｎおよび出力端ｏｕｔの間と固定電位との間を並列に接続可能に構成されている。
　具体的に、経路ＲＰ１～ＲＰｎは、それぞれに対応する抵抗素子Ｒ１～Ｒｎと、抵抗素子Ｒ１～Ｒｎのそれぞれに接続されるスイッチＳ１～Ｓｎとを有する。可変減衰器は、図１の制御回路１２によってスイッチＳ１～Ｓｎがオンオフ制御されることで、減衰量が可変となる。
　なお、入力端ｉｎは、図１の可変利得回路２の入力端子Ｓｉｎに接続される。
　　　－構成例２－
　図１０は、図１の可変減衰器の別の構成例を示す図である。図１０に示すように、可変減衰器の雑音特性をより良好に保つために、図９に示す抵抗素子Ｒを省略し、入力信号源インピーダンスとの組み合わせで減衰器を構成してもよい。
　　　－構成例３－
　図１１は、図１の可変減衰器の別の構成例を示す図である。図１１に示すように、図９に示す抵抗素子Ｒ，Ｒ１～Ｒｎを容量素子Ｃ，Ｃ１～Ｃｎに換えてもよい。
　具体的に、ＡＴＴ４およびＡＴＴ８としての可変減衰器は、図１１に示すように、容量素子Ｃと、経路ＣＰ１～ＣＰｎとを有する。
　容量素子Ｃは、可変減衰器の入力端ｉｎおよび出力端ｏｕｔとの間に設けられる。経路ＣＰ１～ＣＰｎは、入力端ｉｎおよび出力端ｏｕｔの間と固定電位との間を並列に接続可能に構成されている。
　経路ＣＰ１～ＣＰｎは、それぞれに対応する容量素子Ｃ１～Ｃｎと、容量素子Ｃ１～Ｃｎのそれぞれに接続されるスイッチＳ１～Ｓｎとを有する。
　　　－構成例４－
　図１２は、図１の可変減衰器の別の構成例を示す図である。図１２に示す可変減衰器は、図９の可変減衰器と図１１の可変減衰器とを組み合わせた構成となっている。具体的に、可変減衰器は、抵抗素子Ｒ１～Ｒｎおよびこれらに対応するスイッチＳＲ１～ＳＲｎを有する経路ＲＰ１～ＲＰｎと、容量素子Ｃと、容量素子Ｃ１～Ｃｎおよびこれらに対応するスイッチＳＣ１～ＳＣｎを有する経路ＣＰ１～ＣＰｎとを有していてもよい。
　なお、経路ＲＰ１～ＲＰｎの数と経路ＣＰ１～ＣＰｎの数は異なっていてもよい。
　このように構成することで、可変減衰器の減衰量の可変範囲を拡張することができる。
　以上、図９～図１２に示すように、ＡＴＴ４，ＡＴＴ８は、抵抗素子とスイッチからなるスイッチ抵抗回路を複数個並列に接続して構成し、抵抗分圧によって減衰量を可変としてもよい。また、ＡＴＴ４，ＡＴＴ８は、容量素子とスイッチからなるスイッチ容量回路を複数個並列に接続して構成し、容量分圧によって減衰量を可変としてもよい。さらに、スイッチ抵抗回路とスイッチ容量回路とを組み合わせてもよい。
　また、図９～図１２において、経路ＲＰ１～ＲＰｎおよび経路ＣＰ１～ＣＰｎのいずれか１つの経路にスイッチが設けられていればよい。
　また、図９～図１２において、可変減衰器の入力端ｉｎおよび出力端ｏｕｔの間と固定電位との間の経路は１つでもよく、その経路に、抵抗素子および容量素子の少なくとも一方と、スイッチとが設けられていればよい。つまり、減衰器の減衰量が可変であるような構成であればよい。
　次に、本実施形態に係る可変利得回路２の別の動作例について、図１３を用いて説明する。
　図１３は、図１の可変利得回路の別の動作例を説明するための図である。図１３は、可変利得回路２の利得が徐々に変化するように制御される場合の例であり、制御回路１２は、ＡＴＴ４，ＡＴＴ８の減衰量およびＧｍ６，Ｇｍ１０の利得を徐々に変化させるように制御する。
　具体的に、可変利得回路２が最大利得で動作している場合、ＡＴＴ４，ＡＴＴ８の減衰量は０ｄＢ（ＡＴＴ４，ＡＴＴ８はスルーモード）であり、Ｇｍ６，Ｇｍ１０の利得はそれぞれ最大利得として例えば１５ｄＢ，４ｄＢである。
　この状態から、可変利得回路２の利得が低下して中間利得になる場合、ＡＴＴ４の減衰量は徐々に増加して例えば－５ｄＢとなり、Ｇｍ６の利得は徐々に低下して０ｄＢとなる。このとき、ＡＴＴ８の減衰量は０ｄＢ、Ｇｍ１０の利得は４ｄＢのままである。
　さらに、可変利得回路２の利得が低下して最小利得になる場合、ＡＴＴ４の減衰量は－５ｄＢのままである一方、Ｇｍ６はオフ、ＡＴＴ８の減衰量は例えば－１０ｄＢ、Ｇｍ１０の利得は例えば－１０ｄＢとなる。
　以上のように、可変利得回路２の利得を減衰させる際に、２つの経路Ｐ１，Ｐ２が共にオンした状態から、一方の経路の利得を他方の利得に比べて十分小さくなるまで下げてからオフ状態に遷移させることで、シームレスな利得可変が実現できる。
　なお、利得を増大させる場合の制御はこの逆であり、効果は同様である。
　ここで、特許文献１の構成では、信号強度に応じて２つの経路を切り替えているため、経路の切り替えのタイミングにおいて、可変利得回路の利得や入出力信号の位相関係が大きく変動してしまう。その結果、信号品質が大きく劣化してしまう。
　これに対して、可変利得回路２の利得を図１３に示すように制御することで、このような問題を抑制することができる。
　なお、図１３において、ＡＴＴ４の減衰量を徐々に増加させるタイミング、およびＧｍ６の利得を徐々に減少させるタイミングは、どちらが先でもよい。また、ＡＴＴ８の減衰量を徐々に増加させるタイミング、およびＧｍ１０の利得を徐々に減少させるタイミングは、どちらが先でもよい。
　また、図１３に示す動作は、可変利得回路２の利得が、３値以上に制御可能であることの例を示すものであり、ＡＴＴ４，ＡＴＴ８の減衰量、およびＧｍ６，Ｇｍ１０の利得を変化させる際のステップ数は任意である。
　＜第２の実施形態＞
　図１４は、第３の実施形態に係るチューナシステムの構成を示す。図中のアンテナ２１を除く各信号処理ブロックは微細ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスを用いて集積回路化することができる。アンテナ２１で受信したＲＦ信号は可変利得回路２によって信号強度が調整される。ＲＦ信号はケーブルを介して入力される有線信号であってもよい。可変利得回路２は、上述した実施形態に係るものである。
　可変利得回路２で処理されたＲＦ信号は、ＰＬＬ（Phase Locked Loop）２３が生成した局部発振信号でミキサによってベースバンド信号に変換される。変換方式はＬｏｗ－ＩＦ方式およびダイレクトコンバージョン方式のいずれでもよい。ベースバンド信号はローパスフィルタ（ＬＰＦ）２５によって不要な高周波成分が十分に取り除かれた後にＡ／Ｄ変換器（ＡＤＣ）２６でデジタル信号に変換される。そして、最終的にデジタル信号処理部（ＤＳＰ）２７において復調処理などが行われる。ＤＳＰ２７ではＲＦ信号の入力レベルが検出されるため、当該検出結果に応じて図１の可変利得回路２におけるＡＴＴ４，ＡＴＴ８やＧｍ６，Ｇｍ１０の可変特性を制御することができる。
　例えば、日本の地上波デジタルテレビ放送における第１３チャンネル（４７３．１４３ＭＨｚ）を受信する場合、ＰＬＬ３からは４７０．１４３ＭＨｚの局部発振信号が出力され、受信したＲＦ信号はミキサ２４において受信周波数と局部発振周波数との差である３ＭＨｚの中間周波数のベースバンド信号に変換される。このとき、受信周波数と局部発振周波数との和である９４３．２８６ＭＨｚの高周波信号も発生するが、そのような高周波成分はＬＰＦ２５によるフィルタリング処理で十分に減衰する。例えば、ＬＰＦ２５の信号帯域はチャンネルの信号帯域と同じ６ＭＨｚである。他のチャンネル受信時はＰＬＬ２３の発振周波数が希望チャンネルに応じて変化する。
　本実施形態に係るチューナシステムでは、アンテナ２１の受信直後のＲＦ信号を、上述した可変利得回路２で処理するため、良好な歪特性および雑音特性を得ることができるとともに、低消費電力化が可能である。
　なお、チューナシステムで差動信号を扱う場合には、例えばＡＤＣ２６でシングルエンド変換を行うようにしてもよい。
　また、本実施形態に係るチューナシステムは、例えば図６に示すカスコード型トランスコンダクタンス増幅器を有していてもよい。
　本開示に係るカスコード型トランスコンダクタンス増幅器は、歪特性を良好に保つことができる。また、本開示に係る可変利得回路は、良好な歪特性および雑音特性で、かつ低消費電力化が可能である。したがって、これらは、アナログ放送波およびデジタル放送波を受信する据え置き型のテレビジョン装置や携帯型端末などに有用である。
　２　　　　　　　　　　　　可変利得回路
　４　　　　　　　　　　　　ＡＴＴ（第１の可変減衰器）
　６　　　　　　　　　　　　Ｇｍ（第１の可変利得トランスコンダクタンス増幅器）
　８　　　　　　　　　　　　ＡＴＴ（第２の可変減衰器）
　１０　　　　　　　　　　　Ｇｍ（第２の可変利得トランスコンダクタンス増幅器）
　１４　　　　　　　　　　　スイッチ（切替回路、第３の切替回路）
　Ｃ，Ｃ１～Ｃｎ　　　　　　容量素子
　ＣＰ１～ＣＰｎ　　　　　　経路（第４の経路）
　Ｐ１　　　　　　　　　　　第１の経路
　Ｐ２　　　　　　　　　　　第２の経路
　Ｒ，Ｒ１～Ｒｎ　　　　　　　　　抵抗素子
　ＲＰ１～ＲＰｎ　　　　　　　　　経路（第３の経路）
　Ｓ１～Ｓｎ　　　　　　　　　　　スイッチ（第１の切替回路）
　ＳＲ１～ＳＲｎ，ＳＣ１～ＳＣｎ　スイッチ（第２の切替回路）
　Ｔｒ１　　　　　　　　　　　　　トランジスタ（増幅トランジスタ）
　Ｔｒ２　　　　　　　　　　　　　トランジスタ（カスコードトランジスタ）
　Ｔｒ３　　　　　　　　　　　　　トランジスタ（差動増幅トランジスタ）
　Ｔｒ４　　　　　　　　　　　　　トランジスタ（差動カスコードトランジスタ）

Claims (20)

  1. 　入力端に接続された増幅トランジスタと、
    　ソースが前記増幅トランジスタのドレインに接続され、ドレインが出力端に接続されたカスコードトランジスタと、
    　前記増幅トランジスタと前記カスコードトランジスタとが接続されるノードを固定電位に接続するか否かを切り替える切替回路とを備えている
    ことを特徴とするカスコード型トランスコンダクタンス増幅器。
  2. 　請求項１のカスコード型トランスコンダクタンス増幅器において、
    　前記切替回路が前記ノードと前記固定電位とを接続しているとき、前記増幅トランジスタおよび前記カスコードトランジスタの少なくとも一方はオフ状態である
    ことを特徴とするカスコード型トランスコンダクタンス増幅器。
  3. 　請求項１のカスコード型トランスコンダクタンス増幅器において、
    　前記増幅トランジスタのソースは前記入力端に接続され、ゲートはバイアス可能に構成されている
    ことを特徴とするカスコード型トランスコンダクタンス増幅器。
  4. 　請求項１のカスコード型トランスコンダクタンス増幅器において、
    　前記増幅トランジスタのゲートは前記入力端に接続されるとともにバイアスされ、ソースは前記固定電位に接続されている
    ことを特徴とするカスコード型トランスコンダクタンス増幅器。
  5. 　請求項１のカスコード型トランスコンダクタンス増幅器において、
    　前記増幅トランジスタと差動対を構成し、前記入力端に対する差動入力端に接続された差動増幅トランジスタと、
    　前記カスコードトランジスタと差動対を構成し、ソースが前記差動増幅トランジスタのドレインに接続され、ドレインが前記出力端に対する差動出力端に接続された差動カスコードトランジスタとを備え、
    　前記増幅トランジスタおよび前記差動増幅トランジスタはそれぞれ、一方のソースが容量素子を介して他方のゲートに接続され、かつゲートがバイアス可能に構成されており、
    　前記切替回路は、前記差動増幅トランジスタと前記差動カスコードトランジスタとが接続されるノードを固定電位に接続するか否かを切り替える
    ことを特徴とするカスコード型トランスコンダクタンス増幅器。
  6. 　入力端子と出力端子との間に並列接続された、信号の増幅が可能な第１および第２の経路を備えた可変利得回路であって、
    　前記第１の経路は、
    　　前記入力端子に接続され、入力された信号を可変減衰量で減衰させる第１の可変減衰器と、
    　　前記第１の可変減衰器と前記出力端子との間に接続され、前記第１の可変減衰器の出力を増幅する第１の可変利得トランスコンダクタンス増幅器とを有し、
    　前記第２の経路は、
    　　入力された信号を可変減衰量で減衰させる第２の可変減衰器と、
    　　前記第２の可変減衰器と前記出力端子との間に接続され、前記第２の可変減衰器の出力を増幅する第２の可変利得トランスコンダクタンス増幅器とを有し、
    　前記第２の可変減衰器の入力側は、前記入力端子、あるいは前記第１の可変減衰器と前記第１の可変利得トランスコンダクタンス増幅器との間に接続されており、
    　前記第１の可変利得トランスコンダクタンス増幅器の最大利得は、前記第２の可変利得トランスコンダクタンス増幅器の最大利得よりも大きい
    ことを特徴とする可変利得回路。
  7. 　請求項６の可変利得回路において、
    　前記第１の可変利得トランスコンダクタンス増幅器は、
    　　ソースが当該第１の可変利得トランスコンダクタンス増幅器の入力端に接続され、ゲートがバイアスされた第１の増幅トランジスタと、
    　　ソースが前記第１の増幅トランジスタのドレインに接続され、ドレインが当該第１の可変利得トランスコンダクタンス増幅器の出力端に接続された第１のカスコードトランジスタとを有し、
    　前記第２の可変利得トランスコンダクタンス増幅器は、
    　　ソースが当該第２の可変利得トランスコンダクタンス増幅器の入力端に接続され、ゲートがバイアスされた第２の増幅トランジスタと、
    　　ソースが前記第２の増幅トランジスタのドレインに接続され、ドレインが当該第２の可変利得トランスコンダクタンス増幅器の出力端に接続された第２のカスコードトランジスタとを有する
    ことを特徴とする可変利得回路。
  8. 　請求項６の可変利得回路において、
    　前記第１の可変利得トランスコンダクタンス増幅器は、
    　　ゲートが当該第１の可変利得トランスコンダクタンス増幅器の入力端に接続されるとともにバイアスされ、ソースが固定電位に接続された第１の増幅トランジスタと、
    　　ソースが前記第１の増幅トランジスタのドレインに接続され、ドレインが当該第１の可変利得トランスコンダクタンス増幅器の出力端に接続された第１のカスコードトランジスタとを有し、
    　前記第２の可変利得トランスコンダクタンス増幅器は、
    　　ゲートが当該第２の可変利得トランスコンダクタンス増幅器の入力端に接続されるとともにバイアスされ、ソースが前記固定電位に接続された第２の増幅トランジスタと、
    　　ソースが前記第２の増幅トランジスタのドレインに接続され、ドレインが当該第２の可変利得トランスコンダクタンス増幅器の出力端に接続された第２のカスコードトランジスタとを有する
    ことを特徴とする可変利得回路。
  9. 　請求項６の可変利得回路において、
    　前記第１の可変利得トランスコンダクタンス増幅器は、
    　　当該第１の可変利得トランスコンダクタンス増幅器の入力端に接続された第１の増幅トランジスタと、
    　　ソースが前記第１の増幅トランジスタのドレインに接続され、ドレインが当該第１の可変利得トランスコンダクタンス増幅器の出力端に接続された第１のカスコードトランジスタと、
    　　前記第１の増幅トランジスタと差動対を構成し、当該第１の可変利得トランスコンダクタンス増幅器の入力端に対する差動入力端に接続された第１の差動増幅トランジスタと、
    　　前記第１のカスコードトランジスタと差動対を構成し、ソースが前記第１の差動増幅トランジスタのドレインに接続され、ドレインが当該第１の可変利得トランスコンダクタンス増幅器の出力端に対する差動出力端に接続された第１の差動カスコードトランジスタとを有し、
    　前記第２の可変利得トランスコンダクタンス増幅器は、
    　　当該第２の可変利得トランスコンダクタンス増幅器の入力端に接続された第２の増幅トランジスタと、
    　　ソースが前記第２の増幅トランジスタのドレインに接続され、ドレインが当該第２の可変利得トランスコンダクタンス増幅器の出力端に接続された第２のカスコードトランジスタと、
    　　前記第２の増幅トランジスタと差動対を構成し、当該第２の可変利得トランスコンダクタンス増幅器の入力端に対する差動入力端に接続された第２の差動増幅トランジスタと、
    　　前記第２のカスコードトランジスタと差動対を構成し、ソースが前記第２の差動増幅トランジスタのドレインに接続され、ドレインが当該第２の可変利得トランスコンダクタンス増幅器の出力端に対する差動出力端に接続された第２の差動カスコードトランジスタとを有し、
    　前記第１の増幅トランジスタおよび前記第１の差動増幅トランジスタはそれぞれ、一方のソースが容量素子を介して他方のゲートに接続され、かつゲートがバイアスされており、
    　前記第２の増幅トランジスタおよび前記第２の差動増幅トランジスタはそれぞれ、一方のソースが容量素子を介して他方のゲートに接続され、かつゲートがバイアスされている
    ことを特徴とする可変利得回路。
  10. 　請求項７乃至９のいずれか１つの可変利得回路において、
    　前記第１の増幅トランジスタのサイズは、前記第２の増幅トランジスタのサイズよりも大きい
    ことを特徴とする可変利得回路。
  11. 　請求項６の可変利得回路において、
    　前記第１および第２の可変減衰器の少なくとも一方は、
    　　当該可変減衰器の入力端および出力端の間と固定電位との間を接続する、抵抗素子を有する少なくとも１つの経路と、
    　　前記経路の少なくとも１つに設けられ、当該経路を前記固定電位に接続するか否かを切り替える第１の切替回路とを備えている
    ことを特徴とする可変利得回路。
  12. 　請求項６の可変利得回路において、
    　前記第１および第２の可変減衰器の少なくとも一方は、
    　　当該可変減衰器の入力端および出力端の間と固定電位との間を接続する、容量素子を有する少なくとも１つの経路と、
    　　前記経路の少なくとも１つに設けられ、当該経路を前記固定電位に接続するか否かを切り替える第１の切替回路とを備えている
    ことを特徴とする可変利得回路。
  13. 　請求項６の可変利得回路において、
    　前記第１の可変減衰器は、
    　　当該可変減衰器の入力端および出力端の間と固定電位との間を接続する、抵抗素子を有する少なくとも１つの経路と、
    　　前記経路の少なくとも１つに設けられ、当該経路を前記固定電位に接続するか否かを切り替える第１の切替回路とを備えている
    ことを特徴とする可変利得回路。
  14. 　請求項１１乃至請求項１３のいずれか１つの可変利得回路において、
    　前記第１の可変減衰器は、
    　　並列接続された複数の前記経路と、
    　　前記各経路に設けられた複数の前記第１の切替回路とを備えている
    ことを特徴とする可変利得回路。
  15. 　請求項６の可変利得回路において、
    　前記第１および第２の可変減衰器の少なくとも一方は、
    　　当該可変減衰器の入力端および出力端の間と固定電位との間を接続する、抵抗素子を有する少なくとも１つの第３の経路と、
    　　当該可変減衰器の入力端および出力端の間と固定電位との間を接続する、容量素子を有する少なくとも１つの第４の経路と、
    　　前記第３および第４の経路の少なくとも一方のうちの少なくとも１つの経路に設けられ、当該経路を前記固定電位に接続するか否かを切り替える第２の切替回路とを備えている
    ことを特徴とする可変利得回路。
  16. 　請求項１５の可変利得回路において、
    　前記第１の可変減衰器は、
    　　並列接続された複数の前記第３の経路と、
    　　並列接続された複数の前記第４の経路と、
    　　前記各第３の経路および前記各第４の経路のそれぞれに設けられた複数の前記第２の切替回路とを備えている
    ことを特徴とする可変利得回路。
  17. 　請求項６の可変利得回路において、
    　前記第１の可変利得トランスコンダクタンス増幅器は、
    　　当該第１の可変利得トランスコンダクタンス増幅器の入力端に接続された増幅トランジスタと、
    　　ソースが前記増幅トランジスタのドレインに接続され、ドレインが当該第１の可変利得トランスコンダクタンス増幅器の出力端に接続されたカスコードトランジスタと、
    　　前記増幅トランジスタと前記カスコードトランジスタとが接続されるノードを固定電位に接続するか否かを切り替える第３の切替回路とを備えている
    ことを特徴とする可変利得回路。
  18. 　請求項１７の可変利得回路において、
    　前記第３の切替回路が前記ノードと前記固定電位とを接続しているとき、前記増幅トランジスタおよび前記カスコードトランジスタの少なくとも一方はオフ状態である
    ことを特徴とする可変利得回路。
  19. 　請求項６の可変利得回路において、
    　当該可変利得回路の利得が最大である場合、前記第１および第２の可変利得トランスコンダクタンス増幅器の利得は最大、かつ第１および第２の可変減衰器の減衰量は最小となるように制御され、
    　当該可変利得回路の利得が最大であるときから中間になる場合、前記第１の可変利得トランスコンダクタンス増幅器の利得は徐々に小さく、かつ前記第１の可変減衰器の減衰量は徐々に大きくなるように制御され、
    　当該可変利得回路の利得が中間よりも小さくなる場合、前記第１の可変利得トランスコンダクタンス増幅器はオフする一方、前記第２の可変利得トランスコンダクタンス増幅器の利得は徐々に小さく、かつ前記第２の可変減衰器の減衰量は徐々に大きくなるように制御される
    ことを特徴とする可変利得回路。
  20. 　請求項１のカスコード型トランスコンダクタンス増幅器および請求項６の可変利得回路の少なくとも一方を備えている
    ことを特徴とするチューナシステム。
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