WO2015014033A1 - 半导体设置及其制造方法 - Google Patents

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WO2015014033A1
WO2015014033A1 PCT/CN2013/086118 CN2013086118W WO2015014033A1 WO 2015014033 A1 WO2015014033 A1 WO 2015014033A1 CN 2013086118 W CN2013086118 W CN 2013086118W WO 2015014033 A1 WO2015014033 A1 WO 2015014033A1
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semiconductor layer
semiconductor
substrate
layer
arrangement
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PCT/CN2013/086118
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English (en)
French (fr)
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尹海洲
张珂珂
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Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections

Definitions

  • the present disclosure relates to the field of semiconductors and, more particularly, to a semiconductor arrangement including a fin structure and a method of fabricating the same. Background technique
  • the FinFET Fin Field Effect Transistor
  • the FinFET includes fins that are vertically formed on the substrate, and the conductive channels of the device can be formed in the fins. Since the height of the fin can be raised without increasing its footprint, the current drive capability per unit footprint can be increased.
  • Fig. 1(a) shows a conventional fin structure
  • Fig. 1(b) shows a FinFET based on the fin structure shown in Fig. 1(a).
  • fins 102 may be formed on the substrate 101.
  • the fins 102 are integrated with the substrate 101.
  • the FinFET can include a gate stack formed on the substrate 101 that intersects the fins 102.
  • the gate stack may include a gate dielectric layer 103 and a gate conductor layer 104.
  • spacers 105 may be formed on both sides of the gate stack.
  • an isolation layer (not shown) may be formed on the substrate, and a gate stack is formed over the isolation layer.
  • Fig. 2(a) shows another conventional fin structure
  • Fig. 2(b) shows a FinFET based on the fin structure shown in Fig. 2(a).
  • a fin 202 may be formed on the substrate 201, and the fin 202 is T-shaped as a whole.
  • the FinFET may include a gate stack formed on the substrate 201 that intersects the fins 202.
  • the gate stack may include a gate dielectric layer 203 and a gate conductor layer 204.
  • spacers 205 may be formed on both sides of the gate stack.
  • the FinFET shown in Figure 2 (b) can improve the sub-bend characteristics of the bottom of the device.
  • the two branches of the T-shaped fin intersect for example in Figure 2(b)
  • the area indicated by the arrow is far from the gate, so the performance of the sub-valued area is not good.
  • a semiconductor arrangement comprising: a substrate; and a fin including a first portion and a second portion sequentially formed on a substrate, the first portion and the second portion being entirely It is T-shaped, wherein the second portion has a reduced thickness at a region corresponding to the first portion.
  • a method of fabricating a semiconductor arrangement comprising: sequentially forming a stack of a first semiconductor layer and a second semiconductor layer on a substrate; patterning the second semiconductor layer to make the second semiconductor a portion of the layer has a reduced thickness; and patterning the first semiconductor layer such that the patterned first semiconductor layer and the patterned second semiconductor layer are T-shaped as a whole, and the patterned first semiconductor layer and The portions of the second semiconductor layer that are reduced in thickness are opposed.
  • the fins are T-shaped as a whole, so that good sub-value characteristics can be exhibited. Furthermore, since the second portion of the fin (at least) has a reduced thickness at a region corresponding to the first portion of the fin, better short channel effect control can be obtained.
  • FIG. 1(a) is a perspective view showing an example of a conventional fin structure
  • FIG. 1(b) is a perspective view showing an example FinFET based on the fin structure shown in FIG. 1(a);
  • FIG. 2(a) is a perspective view showing another example of a conventional fin structure
  • FIG. 2(b) is a perspective view showing another example FinFET based on the fin structure shown in FIG. 2(a).
  • FIG. 3(b) is a perspective view showing an example FinFET based on the fin structure shown in FIG. 3(a);
  • FIG. 4-9 are schematic diagrams illustrating various stages in a process of fabricating a semiconductor arrangement including a fin structure, in accordance with another embodiment of the present disclosure
  • 10-14 are schematic diagrams illustrating various stages in a process of fabricating a semiconductor arrangement including a fin structure, in accordance with yet another embodiment of the present disclosure
  • FIG. 15 is a schematic view showing a semiconductor arrangement according to still another embodiment of the present disclosure. detailed description
  • a layer/element when a layer/element is referred to as being "on" another layer/element, the layer/element may be located directly on the other layer/element, or a central layer may be present between them. element. In addition, if a layer/element is "on” another layer/element, the layer/element may be "under” the other layer/element when the orientation is reversed.
  • a semiconductor arrangement can include a fin structure formed on the substrate.
  • the fin structure is generally T-shaped, for example, may include intersecting first and second portions to respectively form a first branch (eg, a vertically extending portion) and a second branch (eg, a laterally extending portion) of "T" ).
  • This T-fin structure helps to improve sub-bend characteristics.
  • the second portion of the fin may have a reduced thickness at a region corresponding to the first portion.
  • the first portion can be substantially aligned with the middle of the second portion. Therefore, the second portion can have a reduced thickness in the middle portion.
  • This reduced thickness can be achieved in a variety of ways.
  • the thickness may vary stepwise from the end to the middle or may vary gradually.
  • the second portion is gradually recessed towards the central portion on the side opposite the first portion.
  • the second part of this form is easy to make. For example, this can be done by the crystal face of the second portion of the semiconductor material itself.
  • the surface of the substrate for example, may have a (100) orientation, and the surface of the second portion on the side opposite the first portion may include a ⁇ 111 ⁇ crystal plane.
  • the first portion and the second portion may comprise materials having etch selectivity with respect to each other such that they may be conveniently patterned separately to form the desired shape.
  • the semiconductor arrangement can be fabricated as follows.
  • a stack of the first semiconductor layer and the second semiconductor layer may be sequentially formed on the substrate.
  • the first semiconductor layer and the second semiconductor layer may be separately patterned to form a T-shaped fin structure, for example, the second semiconductor layer may be patterned to correspond to a lateral extension of the T-shape, and the thickness of the first semiconductor layer corresponds to A vertical extension of the T-shape.
  • the second semiconductor layer is further formed to have a reduced thickness at a region corresponding to the first portion.
  • the patterning of the second semiconductor layer can be performed, for example, as follows. Specifically, a protective layer may be formed on the substrate to protect, for example, the substrate and the first semiconductor layer during patterning of the second semiconductor layer. The protective layer may be planarized to expose the second semiconductor layer. Then, the second semiconductor layer can be wet etched. Such wet etching can, for example, be stopped at the ⁇ 111 ⁇ crystal plane of the second semiconductor layer, so that a shape gradually decreasing from the end portion toward the middle portion can be formed with respect to, for example, the (100)-oriented substrate surface.
  • the patterning of the second semiconductor layer can be performed, for example, as follows. Specifically, it is also possible to form a protective layer on the substrate first. The protective layer may be planarized to expose the second semiconductor layer. Next, the second semiconductor layer may be selectively etched to be recessed relative to the protective layer. A spacer may be formed on the sidewall of the protective layer on the recessed second semiconductor layer. Thereafter, anisotropic etching, such as reactive ion etching (RIE), may be performed on both the sidewall spacer and the second semiconductor layer.
  • RIE reactive ion etching
  • the sidewall spacer When the sidewall spacer is removed, since the middle portion of the second semiconductor layer is not covered by the sidewall spacer, it is etched most; and at both ends, etching is less due to the presence of the sidewall spacer. Therefore, it is possible to form a shape in which the thickness of the middle portion is reduced with respect to the end portion.
  • the protective layer may be removed, and then the first semiconductor layer is patterned.
  • the first semiconductor layer may be selectively etched such that its sides are recessed relative to respective sides of the second semiconductor layer.
  • FIG. 3(a) shows a FinFET based on the fin structure shown in Fig. 3(a).
  • the semiconductor arrangement can include a substrate 301 and fins formed on the substrate.
  • the substrate 301 may include a bulk semiconductor substrate such as Si, Ge, or the like, a compound semiconductor substrate such as SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, InGaSb, etc., a semiconductor-on-insulator substrate (SOI) )Wait.
  • SOI semiconductor-on-insulator substrate
  • the fins may include a first portion 302-1 and a second portion 302-2.
  • the first portion 302-1 can extend substantially vertically on the substrate 301, and the second portion 302-2 can extend generally laterally such that they are generally T-shaped.
  • the first portion 302-1 can be generally aligned with the middle of the second portion 302-2.
  • the first portion 302-1 may include, for example, SiGe
  • the height may be about 15-50 nm
  • the width may be about 5-30 nm
  • the second portion 302-2 may include Si
  • the width may be 10 -40 nm
  • the thickness can be 10-30 nm.
  • the first portion 302-1 and the second portion 302-2 can include a variety of suitable semiconductor materials and suitable sizing arrangements.
  • the second portion 302-2 has a reduced thickness at a region corresponding to the first portion 302-1 (in the example shown in Fig. 3(a), the middle portion thereof). Specifically, in the example of Fig. 3 (a), the surface (upper surface in the drawing) of the second portion 302-2 on the side opposite to the first portion 302-1 is inclined from the end toward the middle portion (the center line).
  • the upper surface of the second portion 302-2 is not limited to the smooth plane shown in Fig. 3(a).
  • the surface may have undulations or the like due to a manufacturing process, or may not be planar as a whole, but may have a certain curvature.
  • the example FinFET may include a gate stack formed on the substrate 301 that intersects the fins (302-1 and 302-2).
  • the gate stack may include a gate dielectric layer 303 and a gate conductor layer 304.
  • the gate dielectric layer 303 may include a high-k gate dielectric such as Hf0 2 having a thickness of 1-5 nm; the gate conductor layer 304 may include a metal gate conductor.
  • the gate dielectric layer 303 may further include a thin oxide (the high-k gate dielectric is formed on the oxide), for example, having a thickness of 0.3 to 1.2 nm.
  • a success function adjustment layer (not shown) may also be formed.
  • a gate spacer 305 is formed on both sides of the gate stack.
  • the gate spacer 305 can include a nitride having a thickness of about 5-20 nm.
  • An isolation layer (not shown) may be formed on the substrate 301, and a gate stack is formed over the isolation layer.
  • the substrate is an SOI substrate, it may not be necessary to additionally form an isolation layer.
  • FIGS. 4-9 are schematic diagrams showing various stages in a process of fabricating a semiconductor arrangement including a fin structure in accordance with another embodiment of the present disclosure.
  • a substrate 1000 such as a bulk silicon substrate, is provided.
  • the surface orientation of the substrate 1000 is (100).
  • a first semiconductor layer 1002 and a second semiconductor layer 1004 are sequentially formed on the substrate 1000, for example, by epitaxial growth.
  • the first semiconductor layer 1002 may include SiGe having a thickness of about 15-50 nm
  • the second semiconductor layer 1004 may include Si having a thickness of about 10-30 nm.
  • each of the adjacent ones of the substrate 1000, the first semiconductor layer 1002, and the second semiconductor layer 1004 may have an etch selectivity with respect to each other for subsequent processing. It will be apparent to those skilled in the art that other suitable materials can be selected as long as such etch selectivity can be provided.
  • the second semiconductor layer 1004 and the first semiconductor layer 1002 may be patterned, for example, by photolithography to form a stack thereof.
  • the width of the stack after patterning can be about 10-40 nm.
  • Such patterning can be achieved, for example, by reactive ion etching (RIE).
  • a protective layer 1006 may be formed on the substrate 1000 by deposition.
  • the protective layer 1006 may include, for example, an oxide (e.g., silicon oxide).
  • the protective layer 1006 may be formed to cover a stack of the first semiconductor layer 1002 and the second semiconductor layer 1004, and then subjected to a planarization process such as chemical mechanical polishing (CMP) to expose the second semiconductor layer 1004 for subsequent The second semiconductor layer 1004 is patterned.
  • CMP chemical mechanical polishing
  • the material of the second semiconductor layer 1004 has sufficient etching selectivity with respect to the materials of the substrate 1000 and the second semiconductor layer 1002, such a protective layer 1006 can be omitted.
  • the second semiconductor layer 1004 may be subjected to wet etching.
  • an alkaline etching solution such as a diluted KOH solution, TMAH (tetradecyl ammonium hydroxide solution) or the like can be used.
  • This wet etching can be stopped, for example, at the ⁇ 111 ⁇ crystal plane of the second semiconductor layer 1004.
  • the upper surface of the second semiconductor layer 1004 is formed in a shape inclined from the end portion toward the middle portion as shown in FIG.
  • the upper surface can include a first portion 1004a (e.g., (1, -1, 1) orientation) and a second portion 1004b (e.g., (1, -1, -1) orientation).
  • the substrate surface orientation of (100) and the second semiconductor layer surface crystal plane of ⁇ 111 ⁇ are merely examples, and the present disclosure is not limited thereto.
  • Those skilled in the art can think of the surface of the substrate He is oriented and other orientations of the upper surface of the second semiconductor layer as long as they are capable of achieving a reduced thickness in the middle of the second semiconductor layer.
  • the protective layer 1006 may be removed by selective etching such as RIE.
  • the second semiconductor layer 1002 may be selectively etched, such as wet etched, such that both sides thereof are recessed with respect to the corresponding side faces of the second semiconductor layer 1004, thereby the first semiconductor layer 1002 and
  • the second semiconductor layer 1004 may have a T shape as a whole.
  • HN0 3 H 2 0: HF
  • HF H 2 0 2 : H 2 0
  • N3 ⁇ 4OH H 2 0 2 : 3 ⁇ 40 etc.
  • an N3 ⁇ 4OH:H 2 0 2 :3 ⁇ 40 solution with a 1: 1:5 ratio has an etching selectivity of 36:1 (SiGe:Si) at a Ge content of 40% in SiGe, and a Ge content of 55%.
  • the choice ratio is 117:1 (SiGe:Si).
  • the fin structure includes a first portion 1002 and a second portion 1004 that are generally T-shaped.
  • the first portion 1002 is generally aligned with the middle portion of the second portion 1004, and the upper surface of the second portion 1004 has a shape that is inclined from the end portion toward the middle portion.
  • FIGS. 10-14 are schematic diagrams showing various stages in the process of fabricating a semiconductor arrangement including a fin structure in accordance with yet another embodiment of the present disclosure.
  • a stack of the first semiconductor layer 2002 and the second semiconductor layer 2004 may be formed on the substrate 2000. This can be done, for example, by the process described above in connection with Figures 4 and 5. Further, a protective layer 2006 may also be formed on the substrate 2000. For further details regarding the substrate 2000, the first semiconductor layer 2002, the second semiconductor layer 2004, and the protective layer 2006, reference may be made to the above embodiment.
  • the second semiconductor layer 2004 may be selectively etched such as RIE to be recessed with respect to the protective layer 2006.
  • the etching depth to the second semiconductor layer 2004 may be about 1/5 to 1/2 of the total thickness of the second semiconductor layer 2004.
  • the second semiconductor layer 2004 may have a thickness of about 12-60 nm before etching and a thickness of about 10-30 nm after etching.
  • a spacer 2008 is formed along the sidewall of the protective layer 2006.
  • the spacers 2008 can be formed by depositing a layer of amorphous silicon on the surface of the structure shown in Fig. 11 and then performing RIE on the amorphous silicon.
  • the thickness of the spacers 2008 on each side may be from about 1/6 to about 1/4 of the total width of the semiconductor layer stack, for example, about 2 to 10 nm.
  • a person skilled in the art knows various ways to form such a side wall, which will not be described herein.
  • the side wall 2008 and the second semiconductor layer 2004 may be Anisotropic etching, such as RIE, is performed (in this example, all Si). Due to the process of forming the sidewall spacers, the sidewall spacers 2008 cover the ends of the second semiconductor layer 2004, and may assume a shape whose height is lowered from the sidewall side of the protective layer 2006 toward the opposite side. Due to this form of the side wall 2008, the middle portion of the second semiconductor layer 2004 is subjected to the largest amount of etching, and the etching amount is gradually decreased toward both ends thereof. When the spacers 2008 are removed by etching, as shown in FIG. 13, the surface of the second semiconductor layer 2004 may be formed in a shape inclined from the end to the middle.
  • the protective layer 2008 may be removed as described above in connection with Figs. 8 and 9, and the first semiconductor layer 2002 may be selectively etched to obtain a fin structure as shown in Fig. 14.
  • the fin structure has a similar shape to the fin structure shown in FIG.
  • the various semiconductor devices such as FinFETs can be fabricated.
  • FIG. 15 shows a FinFET according to an example of the present disclosure.
  • the FinFET includes fins formed on a substrate 3000.
  • the fin includes a first portion 3002 and a second portion 3004 that are generally T-shaped.
  • the first portion 3002 can be generally aligned with the middle of the second portion 3004.
  • the second portion 3004 has a reduced thickness at a region corresponding to the first portion 3002 (in the example shown in Fig. 15).
  • Such a fin can be produced, for example, by the above method.
  • the FinFET can also include a gate stack formed on the substrate 3000 that intersects the fins.
  • the gate stack may include a gate dielectric layer 3006 and a gate conductor layer.
  • Gate dielectric layer 3006 for example, can include a high-k gate dielectric such as Hf0 2 having a thickness of about 1-5 nm.
  • the gate dielectric layer 3006 may further include a thin oxide (the high-k gate dielectric is formed on the oxide), for example, having a thickness of 0.3-1.2 nm.
  • the gate conductor layer may include a metal gate conductor.
  • the gate conductor layer may include a first metal layer 3008 and a second metal layer 3010.
  • the first metal layer 3008 is a work function adjusting layer, and may include any one of TiN, TaN, TiAIN or a combination thereof, and may have a thickness of about 2 nm to 50 nm;
  • the second metal layer 3010 is a resistance adjusting layer, and may include polysilicon. Any one or a combination of Cu, Al, Ti, Mo, Ta, W, or a thickness, may be from about 10 nm to 100 nm. Those skilled in the art are aware of a variety of ways to form such FinFETs.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供了一种半导体设置及其制造方法。半导体设置可以包括：衬底（301）；以及鰭，鰭包括在衬底上依次形成的第一部分（302-1）和第二部分（302-2），第一部分和第二部分整体上呈T形，其中，第二部分在与第一部分相对应的区域处具有减小的厚度。

Description

半导体设置及其制造方法 本申请要求了 2013年 8月 1 日提交的、 申请号为 201310331347.X、 发明 名称为 "半导体设置及其制造方法" 的中国专利申请的优先权， 其全部内容通 过引用结合在本申请中。 技术领域
本公开涉及半导体领域， 更具体地， 涉及一种包括鰭 （fin) 结构的半导 体设置及其制造方法。 背景技术
随着平面型半导体器件的尺寸越来越小， 短沟道效应愈加明显。 为此， 提 出了立体型半导体器件如 FinFET (鰭式场效应晶体管）。 FinFET 包括在衬底 上竖直形成的鰭， 可以在鰭中形成器件的导电沟道。 由于可以提升鰭的高度而 不增加其占用面积（ footprint ),从而可以增加每单位占用面积的电流驱动能力。
图 1 (a)示出了一种常规的鰭结构， 且图 1 (b)示出了以图 1 (a)所示 的鰭结构为基础的 FinFET。 如图 1 (a)所示， 可以在衬底 101上形成鰭 102。 在图 1 (a)所示的示例中， 鰭 102与衬底 101为一体。 另外， 如图 1 (b) 所 示， FinFET可以包括在衬底 101上形成的与鰭 102交叉的栅堆叠。 例如， 栅 堆叠可以包括栅介质层 103和栅导体层 104。 另外， 栅堆叠两侧可以形成有侧 墙（spacer )105。为了隔离栅堆叠和衬底，衬底上可以形成有隔离层（未示出）， 栅堆叠形成于该隔离层之上。
另外， 图 2 (a)示出了另一种常规的鰭结构， 且图 2 (b) 示出了以图 2 (a)所示的鰭结构为基础的 FinFET。 如图 2 (a)所示， 可以在衬底 201上形 成鰭 202, 该鰭 202整体上呈 T形。 此外， 如图 2 ( b )所示， FinFET可以包 括在衬底 201上形成的与鰭 202交叉的栅堆叠。例如，栅堆叠可以包括栅介质 层 203和栅导体层 204。 另外， 栅堆叠两侧可以形成有侧墙（spacer) 205。
相比于图 1 (b) 所示的 FinFET, 图 2 (b)所示的 FinFET可以改善器件 底部的亚阔值特性。 然而， 在 T形鰭的两个分支相交之处， 例如图 2 (b) 中 箭头所指区域， 由于距离栅极较远， 从而亚阔值区域性能欠佳。
发明内容
本公开的目的至少部分地在于提供一种半导体设置及其制造方法。
根据本公开的一个方面， 提供了一种半导体设置， 包括： 衬底； 以及鰭， 所述鰭包括在衬底上依次形成的第一部分和第二部分，所述第一部分和第二部 分整体上呈 T 形， 其中， 第二部分在与第一部分相对应的区域处具有减小的 厚度。
根据本公开的另一方面， 提供了一种制造半导体设置的方法， 包括： 在衬 底上依次形成第一半导体层和第二半导体层的堆叠； 对第二半导体层进行构 图，使第二半导体层中的一部分具有减小的厚度； 以及对第一半导体层进行构 图， 使得构图后的第一半导体层和构图后的第二半导体层整体上呈 T 形， 且 构图后的第一半导体层与第二半导体层中厚度减小的所述部分相对。
根据本公开的示例性实施例， 鰭整体上呈 T 形， 从而可以呈现良好的亚 阔值特性。 此外， 由于鰭的第二部分（至少）在与鰭的第一部分相对应的区域 处具有减小的厚度， 从而可以获得更好的短沟道效应控制。
附图说明
通过以下参照附图对本公开实施例的描述， 本公开的上述以及其他目的、 特征和优点将更为清楚， 在附图中：
图 1 ( a )是示出了常规鰭结构的一示例的透视图， 图 1 ( b )是示出了以 图 1 ( a )所示的鰭结构为基础的示例 FinFET的透视图；
图 2 ( a )是示出了常规鰭结构的另一示例的透视图， 图 2 ( b )是示出了 以图 2 ( a )所示的鰭结构为基础的另一示例 FinFET的透视图； 图， 图 3 ( b )是示出了以图 3 ( a )所示的鰭结构为基础的示例 FinFET的透视 图；
图 4-9是示出了根据本公开另一实施例的制造包括鰭结构的半导体设置的 流程中多个阶段的示意图； 图 10-14是示出了根据本公开又一实施例的制造包括鰭结构的半导体设置 的流程中多个阶段的示意图；
图 15是示出了根据本公开再一实施例的半导体设置的示意图。 具体实施方式
以下， 将参照附图来描述本公开的实施例。 但是应该理解， 这些描述只是 示例性的， 而并非要限制本公开的范围。 此外， 在以下说明中， 省略了对公知 结构和技术的描述， 以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比 例绘制的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、位置关系 仅是示例性的， 实际中可能由于制造公差或技术限制而有所偏差， 并且本领域 技术人员根据实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 / 层。
在本公开的上下文中， 当将一层 /元件称作位于另一层 /元件 "上" 时， 该 层 /元件可以直接位于该另一层 /元件上， 或者它们之间可以存在居中层 /元件。 另外，如果在一种朝向中一层 /元件位于另一层 /元件"上"，那么当调转朝向时， 该层 /元件可以位于该另一层 /元件 "下"。
根据本公开的实施例，提供了一种半导体设置。该半导体设置可以包括在 衬底上形成的鰭 （fin )结构。 该鰭结构整体上呈 T形， 从而例如可以包括相 交的第一部分和第二部分， 以分别构成 "T" 的第一分支（例如， 竖直延伸部 分）和第二分支（例如， 横向延伸部分）。 这种 T形鰭结构有助于改善亚阔值 特性。
鰭的第二部分可以在与第一部分相对应的区域处具有减小的厚度。 通常， 第一部分可以基本上对准于第二部分的中部。 因此， 第二部分可以在其中部具 有减小的厚度。 这种减小的厚度可以各种方式实现。 例如， 厚度可以从端部向 着中部具有阶跃变化， 或者可以逐渐变化。 根据一有利示例， 第二部分在与第 一部分相反一侧的表面向着中部逐渐凹入。这种形式的第二部分便于制作。例 如， 这可以通过第二部分的半导体材料本身的晶面来形成这种厚度变化。具体 地， 例如衬底的表面可以为 （100 )取向， 而第二部分在与第一部分相反一侧 的表面可以包括 {111}晶面。
根据一示例，第一部分和第二部分可以包括相对于彼此具有刻蚀选择性的 材料， 从而可以方便地对它们进行分别构图， 以形成所需的形状。
根据本公开的一些示例， 半导体设置可以如下来制作。 例如， 可以在衬底 上依次形成第一半导体层和第二半导体层的堆叠。可以对第一半导体层和第二 半导体层分别进行构图来形成 T 形鰭结构， 例如， 可以将第二半导体层构图 为对应于 T形的横向延伸部分， 而将第一半导体层厚度为对应于 T形的竖直 延伸部分。 另外， 第二半导体层进一步形成为在与第一部分相对应的区域处具 有减小的厚度。
根据一示例， 第二半导体层的构图例如可以如下进行。 具体地， 可以先在 衬底上形成一保护层，用以在对第二半导体层构图的过程中例如保护衬底和第 一半导体层。 该保护层可以被平坦化以露出第二半导体层。 然后， 可以对第二 半导体层进行湿法刻蚀。 这种湿法刻蚀例如可以停止于第二半导体层的 {111} 晶面， 从而相对于例如（100 )取向的衬底表面可以形成从端部向着中部厚度 逐渐减小的形状。
根据另一示例， 第二半导体层的构图例如可以如下进行。 具体地， 同样可 以先在衬底上形成一保护层。该保护层可以被平坦化以露出第二半导体层。接 着， 可以对第二半导体层进行选择性刻蚀， 以使其相对于保护层凹入。 可以在 凹入的第二半导体层上， 在保护层的侧壁上形成侧墙（spacer )。 之后， 可以对 侧墙和第二半导体层两者一起进行各向异性刻蚀， 例如反应离子刻蚀 （RIE )。 在侧墙被去除时， 由于第二半导体层中部未被侧墙覆盖， 从而被刻蚀最多； 而 在两端， 由于侧墙的存在， 从而刻蚀较少。 因此， 可以形成中部相对于端部厚 度减小的形状。
在如上所述对第二半导体层进行构图之后， 可以去除保护层， 然后对第一 半导体层进行构图。 例如， 可以对第一半导体层进行选择性刻蚀， 使其侧面相 对于第二半导体层的相应侧面凹入。
本公开可以各种形式呈现， 以下将描述其中一些示例。 ( b )示出了以图 3 ( a )所示的鰭结构为基础的 FinFET。
如图 3 ( a )所示， 该半导体设置可以包括衬底 301 以及在衬底上形成的 鰭。衬底 301可以包括体半导体衬底如 Si、 Ge等，化合物半导体衬底如 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs, InSb、 InGaSb等， 绝 缘体上半导体衬底（SOI )等。 为方便说明， 以下以体硅衬底及硅系材料为例 进行描述。
鰭可以包括第一部分 302-1和第二部分 302-2。 第一部分 302-1可以在衬 底 301上大致竖直延伸， 第二部分 302-2可以大致横向延伸， 从而它们整体上 呈 T形。 第一部分 302-1可以大致对准于第二部分 302-2的中部。 在衬底 301 包括 Si的情况下， 第一部分 302-1例如可以包括 SiGe, 高度可为约 15-50nm, 宽度可为约 5-30nm, 第二部分 302-2可以包括 Si, 宽度可为 10-40nm, 厚度 可为 10-30nm。 当然， 本公开不限于此。 第一部分 302-1和第二部分 302-2可 以包括各种合适的半导体材料和合适的尺寸设置。
第二部分 302-2在与第一部分 302-1相对应的区域（在图 3 ( a )所示的示 例中， 其中部）处具有减小的厚度。 具体地， 在图 3 ( a ) 的示例中， 第二部 分 302-2与第一部分 302-1相反一侧的表面 （图中上表面）从端部向着其中部 (中线）倾斜。
这里需要指出的是， 第二部分 302-2的上表面不限于图 3 ( a )所示的光滑 平面。 例如， 该表面可以具有由于制造工艺导致的凹凸起伏等， 或者整体上可 以并非呈平面状， 而是可以有一定弯曲。
另夕卜， 如图 3 ( b )所示， 示例 FinFET可以包括在衬底 301上形成的与鰭 ( 302-1和 302-2 ) 交叉的栅堆叠。 具体地， 栅堆叠可以包括栅介质层 303和 栅导体层 304。例如，栅介质层 303可以包括高 K栅介质如 Hf02,厚度为 l-5nm; 栅导体层 304可以包括金属栅导体。 另外，栅介质层 303还可以包括一层薄的 氧化物（高 K栅介质形成于该氧化物上 ), 例如厚度为 0.3-1.2nm。 在栅介质层 303和栅导体层 304之间， 还可以形成功函数调节层（图中未示出）。 另外， 栅堆叠两侧形成有栅侧墙 305。 例如， 栅侧墙 305可以包括氮化物， 厚度为约 5-20nm。
在衬底 301上可以形成有隔离层（未示出），栅堆叠形成于该隔离层之上。 在衬底为 SOI衬底的情况下， 可以不需要另外形成隔离层。
图 4-9是示出了根据本公开另一实施例的制造包括鰭结构的半导体设置的 流程中多个阶段的示意图。
如图 4所示， 提供衬底 1000, 例如体硅衬底。 在该示例中， 衬底 1000的 表面取向为 （100 )。 另外， 在衬底 1000上例如通过外延生长， 依次形成第一 半导体层 1002和第二半导体层 1004。例如，第一半导体层 1002可以包括 SiGe, 厚度为约 15-50nm, 第二半导体层 1004可以包括 Si, 厚度为约 10-30nm。 这 样， 衬底 1000、 第一半导体层 1002和第二半导体层 1004中相邻的每两层之 间相对于彼此可以具有刻蚀选择性， 以便于随后进行处理。本领域技术人员明 了， 可以选择其他合适的材料， 只要能够提供这种刻蚀选择性。
接下来， 如图 5所示， 例如可以通过光刻， 对第二半导体层 1004和第一 半导体层 1002 进行构图， 以形成它们的堆叠。 构图后堆叠的宽度可为约 10-40nm。 这种构图例如可以通过反应离子刻蚀 （RIE ) 实现。
然后， 如图 6所示， 可以通过淀积， 在衬底 1000上形成保护层 1006。 保 护层 1006例如可以包括氧化物 （如， 氧化硅）。 该保护层 1006可以被形成为 覆盖第一半导体层 1002和第二半导体层 1004的堆叠，然后对其进行平坦化处 理例如化学机械抛光（CMP ), 以露出第二半导体层 1004, 以便随后对第二半 导体层 1004进行构图。
这里需要指出的是，如果第二半导体层 1004的材料相对于衬底 1000和第 二半导体层 1002 的材料具有足够的刻蚀选择性， 甚至可以省略这种保护层 1006。
随后， 如图 7所示， 可以对第二半导体层 1004进行湿法刻蚀。 在此， 可 以釆用碱性腐蚀液， 例如稀释 KOH溶液、 TMAH (四曱基氢氧化氨溶液）等。 这种湿法刻蚀例如可以停止于第二半导体层 1004的 {111}晶面。 从而， 第二半 导体层 1004的上表面形成从端部向中部倾斜的形状， 如图 7所示。 例如， 该 上表面可以包括第一部分 1004a (例如， （1 , -1 , 1 )取向）和第二部分 1004b (例如， （1 , -1 , -1 )取向）。
这里需要指出的是， （100 ) 的衬底表面取向以及 {111 }的第二半导体层表 面晶面仅仅是示例， 本公开不限于此。 本领域技术人员可以想到衬底表面的其 他取向以及第二半导体层上表面的其他取向，只要它们能够实现第二半导体层 中部厚度减小的形状。
随后， 可以如图 8所示， 可以通过选择性刻蚀如 RIE , 去除保护层 1006。 然后， 可以如图 9所示， 对第二半导体层 1002进行选择性刻蚀如湿法刻蚀， 使得其两侧相对于第二半导体层 1004 的相应侧面凹入， 从而第一半导体层 1002 和第二半导体层 1004 整体上可以呈 T 形。 在该示例中， 可以釆用 HN03:H20:HF 、 HF:H202:H20 、 ¾P04-K¾P04-NaOH 緩 冲 液 和 N¾OH:H202 :¾0等腐蚀液。 例如， 比例为 1： 1： 5的 N¾OH:H202 :¾0溶液在 SiGe中 Ge含量为 40%时的刻蚀选择比为 36:1 ( SiGe:Si ), 在 Ge含量为 55% 时的选择比为 117:1 ( SiGe:Si )。
这样， 就得到了根据该实施例的鰭结构。 如图 9所示， 该鰭结构包括整体 上呈 T形的第一部分 1002和第二部分 1004。 第一部分 1002大致对准于第二 部分 1004的中部， 且第二部分 1004的上表面具有从端部向中部倾斜的形状。
图 10-14是示出了根据本公开又一实施例的制造包括鰭结构的半导体设置 的流程中多个阶段的示意图。
如图 10所示， 可以在衬底 2000上形成第一半导体层 2002和第二半导体 层 2004的堆叠。这例如可以通过以上结合图 4和 5描述的处理来进行。 此外， 在衬底 2000上可以也形成保护层 2006。 关于衬底 2000、 第一半导体层 2002、 第二半导体层 2004和保护层 2006的进一步详情， 可以参见上述实施例。
然后， 如图 11所示， 可以对第二半导体层 2004进行选择性刻蚀如 RIE, 以使其相对于保护层 2006凹入。对第二半导体层 2004的刻蚀深度可以占第二 半导体层 2004总厚度的约 1/5-1/2。 例如， 第二半导体层 2004在刻蚀之前厚 度可为约 12-60nm, 而在刻蚀之后厚度可为约 10-30nm。 接着， 可以如图 12 所示， 在凹入的第二半导体层 2004的表面上， 沿保护层 2006的侧壁， 形成侧 墙（spacer ) 2008。例如，可以通过在图 11所示结构的表面上淀积一层非晶硅， 然后对非晶硅进行 RIE, 来形成侧墙 2008。 每一侧的侧墙 2008的厚度可以占 半导体层堆叠总宽度的约 1/6-1/4, 例如为约 2-10nm。 本领域技术人员知道多 种方式来形成这种侧墙， 在此不再赘述。
之后， 可以如图 12中的箭头所示， 对侧墙 2008和第二半导体层 2004两 者（在本示例中， 均为 Si )进行各向异性刻蚀， 如 RIE。 由于形成侧墙的工艺， 侧墙 2008覆盖第二半导体层 2004的端部， 并且可以呈现从保护层 2006的侧 壁一侧向相反一侧高度降低的形状。 由于这种形式的侧墙 2008, 第二半导体 层 2004的中部受到的刻蚀量最大， 而向着其两端， 刻蚀量逐渐降低。 当通过 刻蚀去除侧墙 2008时， 如图 13所示， 第二半导体层 2004的表面可以形成从 端部向中部倾斜的形状。
之后， 可以如以上结合图 8和 9所述， 去除保护层 2008, 并选择性刻蚀 第一半导体层 2002, 得到如图 14所示的鰭结构。 该鰭结构与图 9所示的鰭结 构具有相似的形状。
才艮据本公开实施例的鰭结构， 如以上图 9和 14所示的鰭结构， 可以制作 各种半导体器件如 FinFET。
图 15示出了根据本公开一示例的 FinFET。如图 15所示， 该 FinFET包括 在衬底 3000上形成的鰭。 鰭包括整体上呈 T形的第一部分 3002和第二部分 3004。 第一部分 3002可以大致对准于第二部分 3004的中部。 第二部分 3004 在与第一部分 3002相对应的区域（在图 15所示的示例中， 其中部）处具有减 小的厚度。 这种鰭例如可以通过上述方法来制作。
另外， 该 FinFET还可以包括在衬底 3000上形成的与鰭交叉的栅堆叠。 栅堆叠可以包括栅介质层 3006和栅导体层。栅介质层 3006例如可以包括高 K 栅介质例如 Hf02, 厚度为约 l-5nm。 另外， 栅介质层 3006还可以包括一层薄 的氧化物（高 K栅介质形成于该氧化物上 ), 例如厚度为 0.3-1.2nm。栅导体层 可以包括金属栅导体。 例如， 栅导体层可以包括第一金属层 3008和第二金属 层 3010。例如，第一金属层 3008为功函数调节层，可以包括 TiN、 TaN、 TiAIN 中任一项或其组合， 厚度可为约 2nm-50nm; 第二金属层 3010为电阻调节层， 可以包括多晶硅、 Cu、 Al、 Ti、 Mo、 Ta、 W中任一项或其组合， 厚度可为约 10nm-100nm。 本领域技术人员知道多种方式来形成这种 FinFET。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说 明。 但是本领域技术人员应当理解， 可以通过各种技术手段， 来形成所需形状 的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以 上描述的方法并不完全相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是， 这些实施例仅仅是为了说明的 目的， 而并非为了限制本公开的范围。 本公开的范围由所附权利要求及其等价 物限定。 不脱离本公开的范围， 本领域技术人员可以做出多种替代和修改， 这 些替代和修改都应落在本公开的范围之内。

Claims

权 利 要 求 书
1. 一种半导体设置， 包括：
衬底； 以及
鰭， 所述鰭包括在衬底上依次形成的第一部分和第二部分， 所述第一部分 和第二部分整体上呈 τ形，
其中， 第二部分在与第一部分相对应的区域处具有减小的厚度。
2. 根据权利要求 1所述的半导体设置， 其中， 第一部分大致与第二部 分的中部对准， 第二部分在与第一部分相反一侧的表面向着中部逐渐凹入。
3. 根据权利要求 2所述的半导体设置， 其中， 衬底的表面为 ( 100 )取 向， 第二部分在与第一部分相反一侧的表面包括 { 111 }晶面。
4. 根据权利要求 1所述的半导体设置， 其中， 衬底包括 Si, 第一部分 包括 SiGe, 第二部分包括 Si。
5. 根据权利要求 1所述的半导体设置， 还包括： 在衬底上形成的与鰭 交叉的栅堆叠。
6. 一种制造半导体设置的方法， 包括：
在衬底上依次形成第一半导体层和第二半导体层的堆叠；
对第二半导体层进行构图， 使第二半导体层中的一部分具有减小的厚度； 以及
对第一半导体层进行构图，使得构图后的第一半导体层和构图后的第二半 导体层整体上呈 T形， 且构图后的第一半导体层与第二半导体层中厚度减小 的所述部分相对。
7. 根据权利要求 6所述的半导体设置， 其中， 对第二半导体层进行构 图包括：
在衬底上形成保护层，且对该保护层进行平坦化处理， 以露出第二半导体 层；
对第二半导体层进行湿法刻蚀。
8. 根据权利要求 7所述的半导体设置， 其中， 衬底的表面为（ 100 )取 向， 第二部分在与第一部分相反一侧的表面包括 { 111 }晶面。
9. 根据权利要求 6所述的半导体设置， 其中， 对第二半导体层进行构 图包括：
在衬底上形成保护层，且对该保护层进行平坦化处理， 以露出第二半导体 层；
对第二半导体层进行选择性刻蚀， 以使其相对于保护层凹入；
在第二半导体层上在保护层的侧壁上形成侧墙；
对侧墙和第二半导体层进行各向异性刻蚀， 以去除侧墙。
10. 根据权利要求 7或 9所述的半导体设置， 其中， 对第一半导体层进 行构图包括：
去除保护层；
对第一半导体层进行选择性刻蚀，使其侧面相对于第二半导体层的相应侧 面凹人。
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