WO2014199677A1

WO2014199677A1 - 表示装置

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Publication number: WO2014199677A1
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Authority: WO
Inventors: 好博中谷; 祐樹山下; 理義高井
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Priority date: 2013-06-10
Filing date: 2014-03-04
Publication date: 2014-12-18
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Abstract

　液晶パネル（表示装置）（１１）は、画素電極部（画素部）（１８）と、画素電極部（１８）に接続されて画素電極部（１８）を充電することが可能な画素用ＴＦＴ（スイッチング素子）（１７）と、基準電位とされる共通電極部（基準電位部）（２２）と、画素電極部（１８）と共通電極部（２２）とに対して間に介在する形で接続され、画素電極部（１８）と共通電極部（２２）との間を移動する電荷に対する抵抗成分を構成する抵抗性素子である抵抗性ＴＦＴ（３２）と、を備える。

Description

表示装置

　本発明は、表示装置に関する。

　液晶表示装置に用いられる液晶パネルは、一対のガラス基板間に液晶層が挟持された構成とされているが、そのうち一方のガラス基板は、スイッチング素子であるＴＦＴ及び画素電極を備えたアレイ基板として構成される。このアレイ基板は、ゲート配線とソース配線とが同基板上に格子状に設けられ、ゲート配線とソース配線との交差部にＴＦＴ及び画素電極が設けられた構成を有している。このような構成の液晶パネルにおいて、近年ではＴＦＴのオフ特性が高まっているため、ＴＦＴにより充電されることで画素電極に蓄えられた電荷が自然放電により減少し難くなっている。画素電極に蓄えられた電荷が長期間残存していると、表示画像に焼き付きやフリッカなどが生じるおそれがある。このような表示画像に焼き付きやフリッカが生じるのを防ぐ技術として下記特許文献１に記載されたものが知られている。

国際公開第２０１２／１６１０２２号

（発明が解決しようとする課題）
　上記した特許文献１では、液晶パネルにおける表示がオフされるときに、ＴＦＴを駆動して画素電極に蓄えられた電荷を解放するための電圧を印加するようにしている。しかしながら、このようにすると表示がオフされたときにＴＦＴを駆動する、といった特殊な制御を行う必要が生じてしまう。

　本発明は上記のような事情に基づいて完成されたものであって、特殊な制御を行うことなく表示品位の低下を抑制することを目的とする。

（課題を解決するための手段）
　本発明の表示装置は、画素部と、前記画素部に接続されて前記画素部を充電することが可能なスイッチング素子と、基準電位とされる基準電位部と、前記画素部と前記基準電位部とに対して間に介在する形で接続され、前記画素部と前記基準電位部との間を移動する電荷に対する抵抗成分を構成する抵抗性素子と、を備える。

　このようにすれば、スイッチング素子により画素部が充電されると、画素部には電荷が蓄えられる。ここで、スイッチング素子のオフ特性が高い場合には、画素部に蓄えられた電荷の残存期間が長くなる傾向とされ、そうなると当該表示装置の表示画像に焼き付きやフリッカなどが生じるおそれがある。これに対して、例えばスイッチング素子を駆動して画素部に電荷を解放するような電圧を印加する、といった手法を採ることが考えられるものの、それでは特殊な制御を追加する必要が生じてしまう。

　その点、上記した画素部は、間に抵抗性素子を介在させる形で基準電位部に接続されているので、例えば画素部の電位が基準電位部の基準電位よりも高電位だった場合には、画素部から抵抗性素子を介して基準電位部へと電荷が移動し、逆に画素部の電位が基準電位部の基準電位よりも低電位だった場合には、基準電位部から抵抗性素子を介して画素部へと電荷が移動することで、いずれにしても画素部の電位が基準電位に近づけられ、もって上記のような特殊な制御を行わなくても、表示画像に焼き付きやフリッカなどを生じ難くさせることができる。しかも、抵抗性素子は、画素部と基準電位部との間を移動する電荷に対する抵抗成分を構成しているので、画素部の電位が基準電位に到達するまでの時間を稼ぐことができ、画素部の電位が瞬時に基準電位に到達する事態を避けることができる。これにより、当該表示装置に画像を表示するに際してスイッチング素子により充電された画素部の電位を一定期間維持する上で好適となり、もって表示画像に係る表示品位が損なわれる事態が生じ難いものとされる。

　本発明の実施態様として、次の構成が好ましい。
（１）前記抵抗性素子には、ゲート電極部と、ソース電極部と、ドレイン電極部と、前記ソース電極部と前記ドレイン電極部とを接続するチャネル部と、を少なくとも有していて、前記ゲート電極部が前記画素部と前記基準電位部とのいずれかに接続されるとともに、前記ソース電極部と前記ドレイン電極部とのうちのいずれか一方が前記画素部に、他方が前記基準電位部にそれぞれ接続されるトランジスタが含まれる。このようにすれば、ゲート電極部が画素部と基準電位部とのいずれかと同電位とされるとともに、ソース電極部とドレイン電極部とのうちのいずれか一方が画素部と同電位とされ、他方が基準電位部と同電位とされる。従って、スイッチング素子により画素部が充電された状態では、ソース電極部とドレイン電極部との間には電位差が生じるのに対し、ゲート電極部はソース電極部とドレイン電極部とのいずれかと同電位とされるので、トランジスタが実質的にダイオードとして機能し、チャネル部を介してソース電極部とドレイン電極部との間で電荷が移動される。ここで、スイッチング素子によって画素部に充電される電位に応じて、トランジスタは順バイアスまたは逆バイアスとなるのであるが、順バイアスの場合には、トランジスタの閾値電圧を超えない限りは電荷の移動量がごく少なくなるのに対し、逆バイアスの場合には、トランジスタの漏れ電流程度の電荷しか流されず、電荷の移動量が極めて少なくなる。いずれにしても画素部と基準電位部との間を移動する電荷に対してトランジスタが抵抗成分を構成することになるので、画素部の電位が基準電位になるまでの時間を十分に稼ぐことができる。これにより、当該表示装置に画像を表示するに際して表示画像に係る表示品位が損なわれる事態がより生じ難いものとされる。

（２）前記スイッチング素子は、画素用ゲート電極部と、画素用ソース電極部と、前記画素部に接続される画素用ドレイン電極部と、前記画素用ソース電極部と前記画素用ドレイン電極部とを接続する画素用チャネル部と、を少なくとも有する画素用トランジスタからなるものとされており、前記抵抗性素子を構成する前記トランジスタは、前記チャネル部が前記スイッチング素子を構成する前記画素用トランジスタの前記画素用チャネル部と同一材料からなる。このようにすれば、スイッチング素子を構成する画素用トランジスタの画素用チャネル部と、抵抗性素子を構成するトランジスタのチャネル部とで材料を共通化することで、製造コストの低減などを図る上で有用となる。

（３）前記抵抗性素子を構成する前記トランジスタは、前記チャネル部における前記ソース電極部と前記ドレイン電極部との間の距離である長さ寸法を幅寸法で除した比率が、前記スイッチング素子を構成する前記画素用トランジスタの前記画素用チャネル部における前記画素用ソース電極部と前記画素用ドレイン電極部との間の距離である長さ寸法を幅寸法で除した比率よりも大きくなるよう形成されている。このようにすれば、抵抗性素子を構成するトランジスタにおいてチャネル部を介してソース電極部とドレイン電極部との間を移動する電荷に係る抵抗値が、スイッチング素子を構成する画素用トランジスタにおいて画素用チャネル部を介して画素用ソース電極部と画素用ドレイン電極部との間を移動する電荷に係る抵抗値よりも大きなものとなる。これにより、抵抗性素子を構成するトランジスタによって画素部の電位が基準電位とされるまでの時間を十分に稼ぐことができ、もって当該表示装置に画像を表示するに際して表示画像に係る表示品位が損なわれる事態が一層生じ難いものとされる。

（４）前記抵抗性素子を構成する前記トランジスタは、前記ゲート電極部及び前記ソース電極部が前記画素部に、前記ドレイン電極部が前記基準電位部にそれぞれ接続されている。このようにすれば、例えば画素部の電位が基準電位部の基準電位よりも高電位だった場合には、抵抗性素子を構成するトランジスタは順バイアスとなるので、ゲート電極部と同電位とされたソース電極部（画素部）からドレイン電極部（基準電位部）へと電荷が移動する。逆に、画素部の電位が基準電位部の基準電位よりも低電位だった場合には、抵抗性素子を構成するトランジスタは逆バイアスとなるので、ドレイン電極部（基準電位部）からゲート電極部と同電位とされたソース電極部（画素部）へと電荷が移動する。いずれにしても画素部と基準電位部との間を移動する電荷に対してトランジスタが抵抗成分を構成することになるので、画素部の電位が基準電位になるまでの時間を十分に稼ぐことができる。これにより、当該表示装置に画像を表示するに際して表示画像に係る表示品位が損なわれる事態がより生じ難いものとされる。

（５）前記抵抗性素子を構成する前記トランジスタは、前記ドレイン電極部が前記画素部に、前記ゲート電極部及び前記ソース電極部が前記基準電位部にそれぞれ接続されている。このようにすれば、例えば画素部の電位が基準電位部の基準電位よりも高電位だった場合には、抵抗性素子を構成するトランジスタは逆バイアスとなるので、ドレイン電極部（画素部）からゲート電極部と同電位とされたソース電極部（基準電位部）へと電荷が移動する。逆に、画素部の電位が基準電位部の基準電位よりも低電位だった場合には、抵抗性素子を構成するトランジスタは順バイアスとなるので、ゲート電極部と同電位とされたソース電極部（基準電位部）からドレイン電極部（画素部）へと電荷が移動する。いずれにしても画素部と基準電位部との間を移動する電荷に対してトランジスタが抵抗成分を構成することになるので、画素部の電位が基準電位になるまでの時間を十分に稼ぐことができる。これにより、当該表示装置に画像を表示するに際して表示画像に係る表示品位が損なわれる事態がより生じ難いものとされる。

（６）前記抵抗性素子を構成する前記トランジスタには、第１ゲート電極部と、第１ソース電極部と、第１ドレイン電極部と、前記第１ソース電極部と前記第１ドレイン電極部とを接続する第１チャネル部と、を少なくとも有していて、前記第１ゲート電極部及び前記第１ソース電極部が前記画素部にそれぞれ接続される第１トランジスタと、第２ゲート電極部と、第２ソース電極部と、第２ドレイン電極部と、前記第２ソース電極部と前記第２ドレイン電極部とを接続する第２チャネル部と、を少なくとも有していて、前記第２ゲート電極部及び前記第２ソース電極部が前記基準電位部にそれぞれ接続され且つ前記前記第２ドレイン電極部が前記第１ドレイン電極部に接続される第２トランジスタと、が含まれている。このようにすれば、例えば画素部の電位が基準電位部の基準電位よりも高電位だった場合には、第１トランジスタは順バイアスとなるものの、第２トランジスタは逆バイアスとなり、画素部の電荷は、第１ゲート電極部と同電位とされた第１ソース電極部から第１ドレイン電極部へと移動した後、第２ドレイン電極部から第２ゲート電極部と同電位とされた第２ソース電極部へと移動することで、基準電位部に達する。逆に、例えば画素部の電位が基準電位部の基準電位よりも低電位だった場合には、第２トランジスタは順バイアスとなるものの、第１トランジスタは逆バイアスとなり、基準電位部の電荷は、第２ゲート電極部と同電位とされた第２ソース電極部から第２ドレイン電極部へと移動した後、第１ドレイン電極部から第１ゲート電極部と同電位とされた第１ソース電極部へと移動することで、画素部に達する。いずれにしても第１トランジスタと第２トランジスタとのいずれかは逆バイアスとなるので、各トランジスタの漏れ電流程度の電荷しか流されず、電荷の移動量が極めて少なくなる。従って、画素部の電位が基準電位になるまでの時間をより多く稼ぐことができ、もって当該表示装置に画像を表示するに際して表示画像に係る表示品位が損なわれる事態が一層生じ難いものとされる。しかも、スイッチング素子によって画素部に充電される電位が基準電位よりも高い場合と低い場合とで、画素部の電位が各トランジスタによって基準電位に達するまでの時間が同等になり、もって画素部の電位に係る保持期間を一定に維持することができる。

（７）前記抵抗性素子は、前記トランジスタを複数直列に接続してなる。このようにすれば、複数のトランジスタを介して画素部と基準電位部との間で電荷が移動されるので、電荷がより流れ難くなって画素部の電位が瞬時に基準電位に到達する事態を避けることができる。これにより、スイッチング素子により充電された画素部の電位を一定期間維持する上で一層好適となる。

（８）前記抵抗性素子には、前記画素部と前記基準電位部との間を引き回される配線部が含まれる。このように、画素部と基準電位部との間に引き回される配線部が抵抗性素子に含まれているので、スイッチング素子によって画素部に充電される電位が基準電位よりも高い場合と低い場合とで、画素部の電位が配線部によって基準電位に達するまでの時間が同等になる。これにより、画素部の電位に係る保持期間を一定に維持することができる。

（９）前記画素部との間で静電容量を形成する共通電極部が備えられており、前記基準電位部は、前記共通電極部からなる。このようにすれば、抵抗性素子によって画素部との間で電荷が移動される基準電位部を、画素部との間で静電容量を形成する共通電極部としているから、抵抗性素子を介した電荷の移動に伴い、画素部と共通電極部との間の電位差を０に近づけることができる。これにより、表示画像に焼き付きやフリッカなどを一層生じ難くさせることができる。

（１０）前記画素部との間で静電容量を形成する補助容量配線部が備えられており、前記基準電位部は、前記補助容量配線部からなる。このようにすれば、抵抗性素子によって画素部との間で電荷が移動される基準電位部を、画素部との間で静電容量を形成する補助容量配線部としているから、抵抗性素子を介した電荷の移動に伴い、画素部と補助容量配線部との間の電位差を０に近づけることができる。これにより、表示画像に焼き付きやフリッカなどを一層生じ難くさせることができる。

（１１）前記スイッチング素子は、画素用ゲート電極部と、画素用ソース電極部と、前記画素部に接続される画素用ドレイン電極部と、前記画素用ソース電極部と前記画素用ドレイン電極部とを接続する画素用チャネル部と、を有する画素用トランジスタからなるものとされており、前記画素用チャネル部は、酸化物半導体からなる。このようにすれば、スイッチング素子を構成する画素用トランジスタの画素用チャネル部の材料として酸化物半導体を用いることで、仮に画素用チャネル部の材料としてアモルファスシリコンなどを用いた場合に比べると、画素用トランジスタのオフリーク電流が少なくなるので、画素部の電圧保持率が高いものとなる。画素部の電圧保持率が高くなると、画素部に蓄えられた電荷がより長期間にわたって残存しがちとなるものの、抵抗性素子を介して画素部と基準電位部との間で電荷が移動されることで、画素部の電位が基準電位に近づけられるようになっているので、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどがより生じ難くなる。

（１２）前記酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含んでいる。このようにすれば、画素用トランジスタの画素用チャネル部をなす酸化物半導体が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含んでいるので、画素用トランジスタのオフリーク電流がより少なくなって画素部の電圧保持率がより高くなるものの、抵抗性素子を介して画素部と基準電位部との間で電荷が移動されることで、画素部の電位が基準電位に近づけられるようになっているので、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどがさらに生じ難くなる。

（１３）前記酸化物半導体は、結晶性を有している。このようにすれば、画素用トランジスタの画素用チャネル部をなす酸化物半導体が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有し且つ結晶性を有しているので、画素用トランジスタのオフリーク電流が一層少なくなって画素部の電圧保持率がより高くなるものの、抵抗性素子を介して画素部と基準電位部との間で電荷が移動されることで、画素部の電位が基準電位に近づけられるようになっているので、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどがより一層生じ難くなる。

（１４）前記画素部、前記スイッチング素子、前記基準電位部、及び前記抵抗性素子が配されたアレイ基板と、前記アレイ基板と対向状をなすとともにカラーフィルタが配されたＣＦ基板と、前記アレイ基板と前記ＣＦ基板との間に挟持される液晶層と、を備える。このような表示装置は液晶表示装置として、種々の用途、例えば車載型情報端末や携帯型情報端末などのディスプレイ等に適用可能である。

（発明の効果）
　本発明によれば、特殊な制御を行うことなく表示品位の低下を抑制することができる。

本発明の実施形態１に係るドライバを実装した液晶パネルとフレキシブル基板と制御回路基板との接続構成を示す概略平面図液晶表示装置の長辺方向に沿った断面構成を示す概略断面図液晶パネルの断面構成を示す概略断面図液晶パネルを構成するアレイ基板の配線構成を概略的に示す平面図アレイ基板の表示部における画素の回路構成を示す回路図アレイ基板の表示部における画素の平面構成を示す平面図図６における画素用ＴＦＴ及び抵抗性ＴＦＴ付近を拡大した平面図図７のviii-viii線断面図図７のix-ix線断面図画素用ＴＦＴの画素用ソース電極部に供給されるデータ信号の電圧値に関するフレーム毎の変化を表す図本発明の実施形態２に係るアレイ基板の表示部における画素の回路構成を示す回路図画素用ＴＦＴにより充電された画素電極に係る電圧の経時変化を表すグラフ本発明の実施形態３に係るアレイ基板の表示部における画素の回路構成を示す回路図アレイ基板の表示部における画素用ＴＦＴ及び抵抗性ＴＦＴ付近を拡大した平面図図１４のxv-xv線断面図本発明の実施形態４に係るアレイ基板の表示部における画素の回路構成を示す回路図画素用ＴＦＴにより充電された画素電極に係る電圧の経時変化を表すグラフ本発明の実施形態５に係るアレイ基板の表示部における画素の回路構成を示す回路図アレイ基板の表示部における画素用ＴＦＴ、第１抵抗性ＴＦＴ及び第２抵抗性ＴＦＴ付近を拡大した平面図図１９のxx-xx線断面図本発明の実施形態６に係るアレイ基板の表示部における画素の回路構成を示す回路図画素用ＴＦＴにより充電された画素電極に係る電圧の経時変化を表すグラフ本発明の実施形態７に係るアレイ基板の表示部における画素の回路構成を示す回路図アレイ基板の表示部における画素用ＴＦＴ及び抵抗性配線部付近を拡大した平面図図２４のxxv-xxv線断面図画素用ＴＦＴにより充電された画素電極に係る電圧の経時変化を表すグラフ本発明の実施形態８に係るアレイ基板の表示部における画素の回路構成を示す回路図アレイ基板の表示部における画素用ＴＦＴ及び抵抗性ＴＦＴ付近を拡大した平面図図２８のxxix-xxix線断面図本発明の実施形態９に係るアレイ基板の表示部における画素の回路構成を示す回路図アレイ基板の表示部における画素用ＴＦＴ及び抵抗性ＴＦＴ付近を拡大した平面図図３１のxxxii-xxxii線断面図本発明の実施形態１０に係るアレイ基板の表示部における画素用ＴＦＴ及び抵抗性配線部付近を拡大した平面図本発明の実施形態１１に係るアレイ基板の表示部における画素の回路構成を示す回路図本発明の実施形態１２に係るアレイ基板の表示部における画素の回路構成を示す回路図本発明の実施形態１３に係るアレイ基板の表示部における画素の回路構成を示す回路図

　＜実施形態１＞
　本発明の実施形態１を図１から図１０によって説明する。本実施形態では、液晶表示装置１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、上下方向については、図２などを基準とし、且つ同図上側を表側とするとともに同図下側を裏側とする。

　液晶表示装置１０は、図１及び図２に示すように、画像を表示可能な表示部ＡＡ及び表示部ＡＡ外の非表示部ＮＡＡを有する液晶パネル（表示装置）１１と、液晶パネル１１を駆動するドライバ（パネル駆動部）２１と、ドライバ２１に対して各種入力信号を外部から供給する制御回路基板（外部の信号供給源）１２と、液晶パネル１１と外部の制御回路基板１２とを電気的に接続するフレキシブル基板（外部接続部品）１３と、液晶パネル１１に光を供給する外部光源であるバックライト装置（照明装置）１４とを備える。また、液晶表示装置１０は、相互に組み付けた液晶パネル１１及びバックライト装置１４を収容・保持するための表裏一対の外装部材１５，１６をも備えており、このうち表側の外装部材１５には、液晶パネル１１の表示部ＡＡに表示された画像を外部から視認させるための開口部１５ａが形成されている。本実施形態に係る液晶表示装置１０は、ノートパソコン（タブレット型ノートパソコンなどを含む）、携帯電話（スマートフォンなどを含む）、携帯型情報端末（電子ブックやＰＤＡなどを含む）、デジタルフォトフレーム、携帯型ゲーム機、電子インクペーパなどの各種電子機器（図示せず）に用いられるものである。このため、液晶表示装置１０を構成する液晶パネル１１の画面サイズは、数インチ～１０数インチ程度とされ、一般的には小型または中小型に分類される大きさとされている。

　先にバックライト装置１４について簡単に説明する。バックライト装置１４は、図２に示すように、表側（液晶パネル１１側）に向けて開口した略箱形をなすシャーシ１４ａと、シャーシ１４ａ内に配された図示しない光源（例えば冷陰極管、ＬＥＤ、有機ＥＬなど）と、シャーシ１４ａの開口部を覆う形で配される図示しない光学部材とを備える。光学部材は、光源から発せられる光を面状に変換するなどの機能を有するものである。

　続いて、液晶パネル１１について説明する。液晶パネル１１は、図１に示すように、全体として縦長な方形状（矩形状）をなしており、その長辺方向における一方の端部側（図１に示す上側）に片寄った位置に表示部（アクティブエリア）ＡＡが配されるとともに、長辺方向における他方の端部側（図１に示す下側）に片寄った位置にドライバ２１及びフレキシブル基板１３がそれぞれ取り付けられている。この液晶パネル１１において表示部ＡＡ外の領域が、画像が表示されない非表示部（ノンアクティブエリア）ＮＡＡとされ、この非表示部ＮＡＡは、表示部ＡＡを取り囲む略枠状の領域（後述するＣＦ基板１１ａにおける額縁部分）と、長辺方向の他方の端部側に確保された領域（後述するアレイ基板１１ｂのうちＣＦ基板１１ａとは重畳せずに露出する部分）とからなり、このうちの長辺方向の他方の端部側に確保された領域にドライバ２１及びフレキシブル基板１３の実装領域（取付領域）が含まれている。液晶パネル１１における短辺方向が各図面のＸ軸方向と一致し、長辺方向が各図面のＹ軸方向と一致している。なお、図１では、ＣＦ基板１１ａよりも一回り小さな枠状の一点鎖線が表示部ＡＡの外形を表しており、当該実線よりも外側の領域が非表示部ＮＡＡとなっている。

　続いて、液晶パネル１１に接続される部材について説明する。制御回路基板１２は、図１及び図２に示すように、バックライト装置１４におけるシャーシ１４ａの裏面（液晶パネル１１側とは反対側の外面）にネジなどにより取り付けられている。この制御回路基板１２は、紙フェノールないしはガラスエポキシ樹脂製の基板上に、ドライバ２１に各種入力信号を供給するための電子部品が実装されるとともに、図示しない所定のパターンの配線（導電路）が配索形成されている。この制御回路基板１２には、フレキシブル基板１３の一方の端部（一端側）が図示しないＡＣＦ（Anisotropic Conductive Film）を介して電気的に且つ機械的に接続されている。

　フレキシブル基板（ＦＰＣ基板）１３は、図２に示すように、絶縁性及び可撓性を有する合成樹脂材料（例えばポリイミド系樹脂等）からなる基材を備え、その基材上に多数本の配線パターン（図示せず）を有しており、長さ方向についての一方の端部が既述した通りシャーシ１４ａの裏面側に配された制御回路基板１２に接続されるのに対し、他方の端部（他端側）が液晶パネル１１におけるアレイ基板１１ｂに接続されているため、液晶表示装置１０内では断面形状が略Ｕ型となるよう折り返し状に屈曲されている。フレキシブル基板１３における長さ方向についての両端部においては、配線パターンが外部に露出して端子部（図示せず）を構成しており、これらの端子部がそれぞれ制御回路基板１２及び液晶パネル１１に対して電気的に接続されている。これにより、制御回路基板１２側から供給される入力信号を液晶パネル１１側に伝送することが可能とされている。

　ドライバ２１は、図１に示すように、内部に駆動回路を有するＬＳＩチップからなるものとされ、信号供給源である制御回路基板１２から供給される信号に基づいて作動することで、信号供給源である制御回路基板１２から供給される入力信号を処理して出力信号を生成し、その出力信号を液晶パネル１１の表示部ＡＡへ向けて出力するものとされる。このドライバ２１は、平面に視て横長の方形状をなす（液晶パネル１１の短辺に沿って長手状をなす）とともに、液晶パネル１１（後述するアレイ基板１１ｂ）の非表示部ＮＡＡに対して直接実装され、つまりＣＯＧ（Chip On Glass）実装されている。なお、ドライバ２１の長辺方向がＸ軸方向（液晶パネル１１の短辺方向）と一致し、同短辺方向がＹ軸方向（液晶パネル１１の長辺方向）と一致している。

　改めて、液晶パネル１１について説明する。液晶パネル１１は、図３に示すように、一対の基板１１ａ，１１ｂと、両基板１１ａ，１１ｂ間に介在し、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層（液晶）１１ｃとを備え、両基板１１ａ，１１ｂが液晶層１１ｃの厚さ分のギャップを維持した状態で図示しないシール剤によって貼り合わせられている。本実施形態に係る液晶パネル１１は、動作モードがＩＰＳ（In-Plane Switching）モードをさらに改良したＦＦＳ（Fringe Field Switching）モードであり、一対の基板１１ａ，１１ｂのうちのアレイ基板１１ｂ側に後述する画素電極部（画素部）１８及び共通電極部（対向電極部、コモン電極部）２２を共に形成し、且つこれら画素電極部１８と共通電極部２２とを異なる層に配してなるものである。一対の基板１１ａ，１１ｂのうち表側（正面側）がＣＦ基板（対向基板）１１ａとされ、裏側（背面側）がアレイ基板（表示素子）１１ｂとされる。これらＣＦ基板１１ａ及びアレイ基板１１ｂは、ほぼ透明な（高い透光性を有する）ガラス基板ＧＳを備えており、当該ガラス基板ＧＳ上に各種の膜を積層形成してなるものとされる。このうち、ＣＦ基板１１ａは、図１及び図２に示すように、短辺寸法がアレイ基板１１ｂと概ね同等であるものの、長辺寸法がアレイ基板１１ｂよりも小さなものとされるとともに、アレイ基板１１ｂに対して長辺方向についての一方（図１に示す上側）の端部を揃えた状態で貼り合わせられている。従って、アレイ基板１１ｂのうち長辺方向についての他方（図１に示す下側）の端部は、所定範囲にわたってＣＦ基板１１ａが重なり合うことがなく、表裏両板面が外部に露出した状態とされており、ここにドライバ２１及びフレキシブル基板１３の実装領域が確保されている。両基板１１ａ，１１ｂの内面側には、液晶層１１ｃに含まれる液晶分子を配向させるための配向膜１１ｄ，１１ｅがそれぞれ形成されている。配向膜１１ｄ，１１ｅは、例えばポリイミドからなるものとされており、両基板１１ａ，１１ｂにおける板面に沿ってそのほぼ全域にわたってベタ状に形成されている。この配向膜１１ｄ，１１ｅは、特定の波長領域の光（例えば紫外線など）が照射されることで、その光の照射方向に沿って液晶分子を配向させることが可能な光配向膜とされる。また、両基板１１ａ，１１ｂの外面側には、それぞれ偏光板１１ｆ，１１ｇが貼り付けられている。

　まず、アレイ基板１１ｂの内面側（液晶層１１ｃ側、ＣＦ基板１１ａとの対向面側）に既知のフォトリソグラフィ法によって積層形成された各種の膜について説明する。アレイ基板１１ｂには、図６から図８に示すように、下層（ガラス基板ＧＳ）側から順に第１金属膜（第１導電膜、ゲート金属膜）３４、ゲート絶縁膜（絶縁膜、第１絶縁膜）３５、半導体膜３６、保護膜（絶縁膜、エッチングストッパ膜）３７、第２金属膜（第１導電膜、ソース金属膜）３８、第１層間絶縁膜（絶縁膜、第２絶縁膜）３９、有機絶縁膜（絶縁膜）４０、第１透明電極膜２３、第２層間絶縁膜（第３絶縁膜）４１、第２透明電極膜（第２導電膜）２４が積層形成されている。なお、図６及び図７では、第１金属膜３４、半導体膜３６、及び第２金属膜３８については、それぞれ網掛け状にして図示している。

　第１金属膜３４は、チタン（Ｔｉ）及び銅（Ｃｕ）の積層膜により形成されている。ゲート絶縁膜３５は、少なくとも第１金属膜３４の上層側に積層されるものであり、例えば酸化珪素（ＳｉＯ２）からなるものとされる。半導体膜３６は、材料として酸化物半導体を用いた薄膜からなるものとされており、具体的な酸化物半導体として、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を主成分としたＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体（酸化インジウムガリウム亜鉛）が用いられている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を用いる。半導体膜３６をなす酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体）は、アモルファスでもよいが、好ましくは結晶質部分を含む結晶性を有するものとされる。結晶性を有する酸化物半導体としては、例えば、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このような酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体）の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。

　保護膜３７は、酸化シリコン（ＳｉＯ２）からなるものとされている。第２金属膜３８は、チタン（Ｔｉ）及び銅（Ｃｕ）の積層膜により形成されている。第１層間絶縁膜３９は、酸化シリコン（ＳｉＯ２）からなるものとされている。有機絶縁膜４０は、有機材料であるアクリル系樹脂材料（例えばポリメタクリル酸メチル樹脂（ＰＭＭＡ））からなり、平坦化膜として機能するものである。第１透明電極膜２３及び第２透明電極膜２４は、共にＩＴＯ（Indium Tin Oxide）或いはＺｎＯ（Zinc Oxide）といった透明電極材料からなる。第２層間絶縁膜４１は、窒化シリコン（ＳｉＮｘ）からなものとされる。上記した各膜のうち、第１透明電極膜２３及び第２透明電極膜２４は、アレイ基板１１ｂの表示部ＡＡにのみ形成され、非表示部ＮＡＡには形成されていないのに対し、ゲート絶縁膜３５、保護膜３７、第１層間絶縁膜３９、有機絶縁膜４０及び第２層間絶縁膜４１といった絶縁材料からなる各絶縁膜については、アレイ基板１１ｂのほぼ全面にわたるベタ状のパターン（一部に開口を有する）として形成されている。また、第１金属膜３４、半導体膜３６及び第２金属膜３８は、アレイ基板１１ｂの表示部ＡＡ及び非表示部ＮＡＡの双方に所定のパターンでもって形成されている。

　続いて、アレイ基板１１ｂにおける表示部ＡＡ内に存在する構成について順次に詳しく説明する。アレイ基板１１ｂの表示部ＡＡには、図５及び図６に示すように、スイッチング素子である画素用ＴＦＴ（画素用トランジスタ）１７、及び画素電極部１８が多数個ずつマトリクス状に並んで設けられるとともに、これら画素用ＴＦＴ１７及び画素電極部１８の周りには、格子状をなすゲート配線（走査信号線、行制御線）１９及びソース配線（データ信号線、列制御線）２０が取り囲むようにして配設されている。言い換えると、格子状をなすゲート配線１９及びソース配線２０の交差部に、画素用ＴＦＴ１７及び画素電極部１８が行列状に並列配置されている。ゲート配線１９は、第１金属膜３４からなるのに対し、ソース配線２０は、第２金属膜３８からなり、相互の交差部位間にはゲート絶縁膜３５及び保護膜３７が介在する形で配されている。詳しくは次述するが、ゲート配線１９とソース配線２０とが、それぞれ画素用ＴＦＴ１７の画素用ゲート電極部１７ａと画素用ソース電極部１７ｂとに接続され、画素電極部１８が画素用ＴＦＴ１７の画素用ドレイン電極部１７ｃに接続されている（図８）。ゲート配線１９は、画素電極部１８における一方（図６に示す下側）の端部に対して平面に視て（アレイ基板１１ｂの板面に対する法線方向から視て）重畳する配置とされる。このため、ゲート配線１９と画素電極部１８との間には、静電容量Ｃｇｄが形成されている（図５を参照）。また、ソース配線２０と、ソース配線２０が接続された画素用ＴＦＴ１７に対して接続された画素電極部１８との間には、静電容量Ｃｓｄ１が形成されている（図５を参照）。それ以外にも、画素電極部１８に接続された画素用ＴＦＴ１７に対して接続されたソース配線２０に対して上記画素電極部１８を挟んで隣り合うソース配線２０と、画素電極部１８との間には、静電容量Ｃｓｄ２が形成されている（図５を参照）。

　さらには、アレイ基板１１ｂには、図６に示すように、ゲート配線１９に並行するとともに画素電極部１８の一部に対して平面に視て重畳する補助容量配線部（蓄積容量配線部、Ｃｓ配線部）２５が設けられている。補助容量配線部２５は、ゲート配線１９と同じ第１金属膜３４からなり、画素電極部１８における他方（図６に示す上側）の端部に対して平面に視て重畳する配置、つまりＹ軸方向についてゲート配線１９との間に画素電極部１８の中央側部分を挟んで反対側に配されている。言い換えると、補助容量配線部２５は、自身が重畳した画素電極部１８に対して図６に示す上側に隣り合う画素電極部１８に画素用ＴＦＴ１７を介して接続されたゲート配線１９との間に、Ｙ軸方向について所定の間隔を空けつつ隣り合う配置とされる。補助容量配線部２５は、Ｙ軸方向についてゲート配線１９と交互に配されている。この補助容量配線部２５には、所定の基準電位が印加されるようになっている。また、補助容量配線部２５と画素電極部１８との間には、静電容量Ｃｃｓが形成されている（図５を参照）。なお、図５では、補助容量配線部２５の図示を省略している。

　画素用ＴＦＴ１７は、図７に示すように、ゲート配線１９上に載る形、つまりその全体がゲート配線１９と平面に視て重畳する形で配されており、ゲート配線１９の一部が画素用ＴＦＴ１７の画素用ゲート電極部１７ａを構成するとともに、ソース配線２０のうちゲート配線１９と平面に視て重畳する部分が画素用ＴＦＴ１７の画素用ソース電極部１７ｂを構成している。画素用ＴＦＴ１７は、画素用ソース電極部１７ｂとの間にＸ軸方向について所定の間隔を空けつつ対向状に配されることで島状をなす画素用ドレイン電極部１７ｃを有している。画素用ドレイン電極部１７ｃは、画素用ソース電極部１７ｂ（ソース配線２０）と同じ第２金属膜３８からなり、画素電極部１８における一方の端部（後述するスリット１８ａの非形成部位）と平面に視て重畳する配置とされる。また、画素用ドレイン電極部１７ｃには、同じ第２金属膜３８からなるドレイン配線２９が連ねられており、このドレイン配線２９は、連ねられた画素用ドレイン電極部１７ｃからＹ軸方向に沿って図７に示す下側、つまり補助容量配線部２５側に向けて延出するとともにその延出端には、補助容量配線部２５及び隣の画素電極部１８（詳しくは当該画素用ドレイン電極部１７ｃに接続された画素電極部１８に対して図７に示す下側に隣り合う画素電極部１８）に対して平面に視て重畳することで静電容量Ｃｃｓを形成する容量形成部２９ａが形成されている。なお、ゲート配線１９のうちソース配線２０とは平面に視て非重畳とされる部分は、ソース配線２０と平面に視て重畳する部分に比べて線幅が広くなるよう形成されているのに対し、ソース配線２０のうちゲート配線１９及び補助容量配線部２５と平面に視て重畳する部分は、ゲート配線１９及び補助容量配線部２５とは平面に視て非重畳とされる部分に比べて線幅が広くなるよう形成されている。

　画素用ＴＦＴ１７は、図８に示すように、第１金属膜３４からなる画素用ゲート電極部１７ａと、半導体膜３６からなり画素用ゲート電極部１７ａと平面に視て重畳する画素用チャネル部１７ｄと、保護膜３７からなり画素用チャネル部１７ｄと平面に視て重畳する位置に２つの開口部１７ｅ１，１７ｅ２が貫通して形成されてなる保護部１７ｅと、第２金属膜３８からなり２つの開口部１７ｅ１，１７ｅ２のうちの一方の開口部１７ｅ１を通して画素用チャネル部１７ｄに接続される画素用ソース電極部１７ｂと、第２金属膜３８からなり２つの開口部１７ｅ１，１７ｅ２のうちの他方の開口部１７ｅ２を通して画素用チャネル部１７ｄに接続される画素用ドレイン電極部１７ｃとを有している。このうち、画素用ゲート電極部１７ａは、ゲート配線１９のうち少なくとも画素用ソース電極部１７ｂ、画素用ドレイン電極部１７ｃ及び画素用チャネル部１７ｄと平面に視て重畳する部分を含んでいる。画素用チャネル部１７ｄは、Ｘ軸方向に沿って延在するとともに画素用ソース電極部１７ｂと画素用ドレイン電極部１７ｃとを架け渡して両電極部１７ｂ，１７ｃ間での電子の移動を可能としている。ここで、画素用チャネル部１７ｄをなす半導体膜３６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を主成分としたＩｎ－Ｇａ－Ｚｎ－Ｏ系（酸化物）半導体（酸化インジウムガリウム亜鉛）などからなる酸化物半導体薄膜であり、この酸化物半導体薄膜は、電子移動度がアモルファスシリコン薄膜などに比べると、例えば２０倍～５０倍程度と高くなっているので、画素用ＴＦＴ１７を容易に小型化して画素電極部１８の透過光量を極大化することができ、もって高精細化及び低消費電力化などを図る上で好適とされる。しかも、画素用チャネル部１７ｄの材料を酸化物半導体とすることで、仮に画素用チャネル部の材料としてアモルファスシリコンを用いた場合に比べると、画素用ＴＦＴ１７のオフ特性が高く、オフリーク電流が例えば１００分の１程度と極めて少なくなるので、画素電極部１８の電圧保持率が高いものとなり、もって低消費電力化などを図る上で有用とされる。このような酸化物半導体薄膜を有する画素用ＴＦＴ１７は、画素用ゲート電極部１７ａが最下層に配され、その上層側にゲート絶縁膜３５を介して画素用チャネル部１７ｄが積層されてなる、逆スタガ型とされており、一般的なアモルファスシリコン薄膜を有する画素用ＴＦＴと同様の積層構造とされる。

　画素電極部１８は、図７及び図８に示すように、第２透明電極膜２４からなり、ゲート配線１９とソース配線２０とに囲まれた領域において全体として平面に視て縦長の略方形状（略矩形状）をなしている。画素電極部１８における一方の端部がゲート配線１９と平面に視て重畳するのに対し、この重畳部分を除いた部分は、ゲート配線１９とは平面に視て非重畳とされるとともに、この非重畳部分には、縦長のスリット１８ａが複数本（図７では２本）設けられることで略櫛歯状に形成されている。なお、このスリット１８ａは、画素電極部１８のうちゲート配線１９と平面に視て重畳される部分の一部にまで延びている。また、画素電極部１８における図７に示す下端位置は、ゲート配線１９の同下端位置と、画素用ドレイン電極部１７ｃの同下端位置との間とされ、詳細には画素用ドレイン電極部１７ｃの同下端位置寄りの配置とされる。画素電極部１８は、第２層間絶縁膜４１上に形成されており、次述する共通電極部２２との間に第２層間絶縁膜４１が介在している。画素電極部１８の下層側に配された第１層間絶縁膜３９、有機絶縁膜４０及び第２層間絶縁膜４１のうち、画素用ドレイン電極部１７ｃ及び画素電極部１８と平面に視て重畳する位置には、画素用コンタクトホール（コンタクトホール）２６が上下に貫通する形で形成されており、この画素用コンタクトホール２６を通して画素電極部１８が画素用ドレイン電極部１７ｃに接続されている。これにより、画素用ＴＦＴ１７の画素用ゲート電極部１７ａを通電すると、画素用チャネル部１７ｄを介して画素用ソース電極部１７ｂと画素用ドレイン電極部１７ｃとの間に電流が流されるとともに画素電極部１８に電荷が蓄えられて所定の電位まで充電される。この画素用コンタクトホール２６は、第１層間絶縁膜３９及び有機絶縁膜４０に貫通形成された下層側コンタクトホール３０と、第２層間絶縁膜４１に貫通形成されるとともに下層側コンタクトホール３０と部分的に平面に視て重畳する上層側コンタクトホール３１とからなり、詳しくは後に説明するが、両コンタクトホール３０，３１の平面形状が互いに異なるものとされる。画素電極部１８のうち下層側コンタクトホール３０及び上層側コンタクトホール３１内に配される部分が、画素用ドレイン電極部１７ｃに接続される画素電極側接続部とされる。これに対し、画素用ドレイン電極部１７ｃのうち下層側コンタクトホール３０及び上層側コンタクトホール３１を通して表側に臨む部分が、画素電極部１８の画素電極側接続部に接続されるドレイン電極側接続部１７ｃ１とされる。

　共通電極部２２は、図７及び図８に示すように、第１透明電極膜２３からなり、アレイ基板１１ｂの表示部ＡＡにおけるほぼ全面にわたる、いわゆるベタ状のパターンとされる。共通電極部２２は、有機絶縁膜４０と第２層間絶縁膜４１との間に挟まれる形で配されている。共通電極部２２は、第２層間絶縁膜４１を介して画素電極部１８と対向状をなすとともに、その間に静電容量Ｃｌｃを形成している。共通電極部２２には、図示しない共通配線から基準電位（共通電位）Ｖｃｏｍが印加されるので、上記のように画素用ＴＦＴ１７により画素電極部１８に印加する電位を制御することで、両電極部１８，２２間に所定の電位差を生じさせることができる。両電極部１８，２２間に電位差が生じると、液晶層１１ｃには、画素電極部１８のスリット１８ａによってアレイ基板１１ｂの板面に沿う成分に加えて、アレイ基板１１ｂの板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が印加されるので、液晶層１１ｃに含まれる液晶分子のうち、スリット１８ａに存在するものに加えて、画素電極部１８上に存在するものもその配向状態を適切にスイッチングすることができる。もって、液晶パネル１１の開口率が高くなって十分な透過光量が得られるとともに、高い視野角性能を得ることができる。なお、共通電極部２２には、画素用ＴＦＴ１７の一部と平面に視て重畳する部分に開口部２２ａが形成されている（図８を参照）。また、本実施形態では、補助容量配線部２５の基準電位が共通電極部２２の基準電位Ｖｃｏｍと同電位とされる。

　続いて、ＣＦ基板１１ａにおける表示部ＡＡ内に存在する構成について詳しく説明する。ＣＦ基板１１ａには、図３に示すように、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）等の各着色部が、アレイ基板１１ｂ側の各画素電極部１８と平面に視て重畳するよう多数個マトリクス状に並列して配置されたカラーフィルタ１１ｈが設けられている。カラーフィルタ１１ｈをなす各着色部間には、混色を防ぐための略格子状の遮光層（ブラックマトリクス）１１ｉが形成されている。遮光層１１ｉは、上記したゲート配線１９及びソース配線２０と平面に視て重畳する配置とされる。カラーフィルタ１１ｈ及び遮光層１１ｉの表面には、配向膜１１ｄが設けられている。なお、当該液晶パネル１１においては、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の３色の着色部及びそれらと対向する３つの画素電極部１８の組によって表示単位である１つの表示画素が構成されている。表示画素は、Ｒの着色部を有する赤色画素と、Ｇの着色部を有する緑色画素と、Ｂの着色部を有する青色画素とからなる。これら各色の画素は、液晶パネル１１の板面において行方向（Ｘ軸方向）に沿って繰り返し並べて配されることで、画素群を構成しており、この画素群が列方向（Ｙ軸方向）に沿って多数並んで配されている。

　次に、アレイ基板１１ｂにおける非表示部ＮＡＡ内に存在する構成について説明する。アレイ基板１１ｂの非表示部ＮＡＡのうち、表示部ＡＡにおける短辺部に隣り合う位置には、図４に示すように、列制御回路部２７が設けられているのに対し、表示部ＡＡにおける長辺部に隣り合う位置には、行制御回路部２８が設けられている。列制御回路部２７及び行制御回路部２８は、ドライバ２１からの出力信号を画素用ＴＦＴ１７に供給するための制御を行うことが可能とされている。列制御回路部２７及び行制御回路部２８は、画素用ＴＦＴ１７と同じ酸化物半導体からなる半導体膜３６をベースとしてアレイ基板１１ｂ上にモノリシックに形成されており、それにより画素用ＴＦＴ１７への出力信号の供給を制御するための制御回路を有している。列制御回路部２７及び行制御回路部２８は、アレイ基板１１ｂの製造工程において画素用ＴＦＴ１７などをパターニングする際に既知のフォトリソグラフィ法により同時にアレイ基板１１ｂ上にパターニングされている。

　このうち、列制御回路部２７は、図４に示すように、表示部ＡＡにおける図４に示す下側の短辺部に隣り合う位置、言い換えるとＹ軸方向について表示部ＡＡとドライバ２１との間となる位置に配されており、Ｘ軸方向（ソース配線２０の並び方向）に沿って延在する横長な方形状の範囲に形成されている。この列制御回路部２７は、表示部ＡＡに配されたソース配線２０に接続されるとともに、ドライバ２１からの出力信号に含まれるデータ信号を、各ソース配線２０に振り分けるスイッチ回路（ＲＧＢスイッチ回路）を有している。具体的には、ソース配線２０は、アレイ基板１１ｂの表示部ＡＡにおいてＸ軸方向に沿って多数本が並列配置されるとともに、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の各色の画素をなす各画素用ＴＦＴ１７にそれぞれ接続されているのに対して、列制御回路部２７は、スイッチ回路によってドライバ２１からのデータ信号をＲ，Ｇ，Ｂの各ソース配線２０に振り分けて供給している。また、列制御回路部２７は、レベルシフタ回路やＥＳＤ保護回路などの付属回路を備えることも可能である。

　これに対し、行制御回路部２８は、図４に示すように、表示部ＡＡにおける図４に示す左側の長辺部に隣り合う位置に配されており、Ｙ軸方向（ゲート配線１９の並び方向）に沿って延在する縦長な範囲に形成されている。行制御回路部２８は、表示部ＡＡに配されたゲート配線１９に接続されるとともに、ドライバ２１からの出力信号に含まれる走査信号を、各ゲート配線１９に所定のタイミングで供給して各ゲート配線１９を順次に走査する走査回路を有している。具体的には、ゲート配線１９は、アレイ基板１１ｂの表示部ＡＡにおいてＹ軸方向に沿って多数本が並列配置されているのに対して、行制御回路部２８は、走査回路によってドライバ２１からの制御信号（走査信号）を、表示部ＡＡにおいて図４に示す上端位置のゲート配線１９から下端位置のゲート配線１９に至るまで順次に供給することで、ゲート配線１９の走査を行っている。行制御回路部２８が有する走査回路には、走査信号を増幅するためのバッファ回路が含まれている。また、行制御回路部２８は、レベルシフタ回路やＥＳＤ保護回路などの付属回路を備えることも可能である。なお、列制御回路部２７及び行制御回路部２８は、アレイ基板１１ｂ上に形成された接続配線によってドライバ２１に接続されている。

　ところで、上記のような構成の液晶パネル１１を構成するアレイ基板１１ｂの製造に際しては、製造工程において画素電極部１８に電荷が蓄積されたり、或いは製造工程間などにおいて行われる検査工程において画素用ＴＦＴ１７を試験的に作動させるのに伴って画素電極部１８に電荷が蓄積される場合がある。その場合であっても、画素用ＴＦＴ１７は、画素用チャネル部１７ｄをなす半導体膜３６として酸化物半導体が用いられているから、そのオフ特性が高いものとされている。このため、上記のように製造工程や検査工程で画素電極部１８に蓄積された電荷が長期間残存し易い傾向にあり、そうなると表示画像に焼き付きやフリッカなどの表示不良が生じ易くなっていた。その対策として、例えば液晶パネル１１における表示がオフされるときに、画素用ＴＦＴ１７を駆動して画素電極部１８に蓄えられた電荷を解放するための電圧を印加することが考えられるのであるが、そうすると特殊な制御を追加する必要が生じる、という問題が生じていた。

　そこで、本実施形態に係る液晶パネル１１を構成するアレイ基板１１ｂには、図５及び図６に示すように、画素電極部１８と共通電極部２２とに対して間に介在する形で接続される抵抗性素子として抵抗性ＴＦＴ（トランジスタ）３２が形成されている。抵抗性ＴＦＴ３２は、ゲート電極部３２ａと、ソース電極部３２ｂと、ドレイン電極部３２ｃと、ソース電極部３２ｂとドレイン電極部３２ｃとを接続するチャネル部３２ｄと、を少なくとも有しており、このうちのゲート電極部３２ａ及びソース電極部３２ｂが画素電極部１８に、ドレイン電極部３２ｃが共通電極部２２にそれぞれ接続されている。つまり、この抵抗性ＴＦＴ３２は、ドレイン電極部３２ｃが共通電極部２２と同電位とされるのに対してゲート電極部３２ａ及びソース電極部３２ｂが共に画素電極部１８と同電位とされるので、実質的にダイオードとして機能するものとされ、「ダイオード型トランジスタ」であると言える。抵抗性ＴＦＴ３２は、図６に示すように、平面に視て画素用ＴＦＴ１７に隣接する位置、具体的には画素用ＴＦＴ１７に接続されたゲート配線１９と、画素用ＴＦＴ１７に接続されたソース配線２０と、画素用ＴＦＴ１７に対して画素用ＴＦＴ１７に接続された画素電極部１８側とは反対側に配された補助容量配線部２５と、画素用ＴＦＴ１７に接続されたドレイン配線２９とにより取り囲まれた位置に配されている。抵抗性ＴＦＴ３２は、ゲート電極部３２ａがソース電極部３２ｂ、ドレイン電極部３２ｃ、及びチャネル部３２ｄの全域に対して平面に視て重畳するとともにソース電極部３２ｂに対してドレイン電極部３２ｃ側とは反対側に延出するゲート延出部３２ａ１を有する形で形成されている。画素電極部１８には、抵抗性ＴＦＴ３２の一部、具体的にはドレイン電極部３２ｃと、ゲート電極部３２ａにおけるゲート延出部３２ａ１とに対して平面に視て重畳する画素延出部１８ｂが形成されている。

　詳しくは、抵抗性ＴＦＴ３２は、図７及び図９に示すように、第１金属膜３４からなるゲート電極部３２ａと、半導体膜３６からなりゲート電極部３２ａと平面に視て重畳するチャネル部３２ｄと、保護膜３７からなりチャネル部３２ｄと平面に視て重畳する位置に２つの開口部３２ｅ１，３２ｅ２が貫通して形成されてなる保護部３２ｅと、第２金属膜３８からなり２つの開口部３２ｅ１，３２ｅ２のうちの一方の開口部３２ｅ１を通してチャネル部３２ｄに接続されるソース電極部３２ｂと、第２金属膜３８からなり２つの開口部３２ｅ１，３２ｅ２のうちの他方の開口部３２ｅ２を通してチャネル部３２ｄに接続されるドレイン電極部３２ｃとを有している。このうち、ゲート電極部３２ａは、ゲート配線１９及び補助容量配線部２５からは分離（独立）する形で配されている。チャネル部３２ｄは、Ｘ軸方向に沿って延在するとともにソース電極部３２ｂとドレイン電極部３２ｃとを架け渡して両電極部３２ｂ，３２ｃ間での電子の移動を可能としている。ここで、チャネル部３２ｄをなす半導体膜３６は、画素用ＴＦＴ１７を構成する画素用チャネル部１７ｄと同一の酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体）からなるものとされる。チャネル部３２ｄは、ソース電極部３２ｂとドレイン電極部３２ｃとの間のＸ軸方向に沿う距離をチャネル長（長さ寸法）とし、ソース電極部３２ｂからドレイン電極部３２ｃに向かう方向（Ｘ軸方向）と直交するＹ軸方向に沿う寸法をチャネル幅（幅寸法）としたとき、そのチャネル長をチャネル幅で除して得られる比率（Ｌ／Ｗ）が、画素用ＴＦＴ１７を構成する画素用チャネル部１７ｄにおける同様のチャネル長をチャネル幅で除して得られる比率よりも大きくなるよう形成なるよう形成されている。従って、このチャネル部３２ｄを通してソース電極部３２ｂとドレイン電極部３２ｃとの間を移動する電荷に係る抵抗値は、画素用ＴＦＴ１７を構成する画素用チャネル部１７ｄを通して画素用ソース電極部１７ｂと画素用ドレイン電極部１７ｃとの間を移動する電荷に係る抵抗値よりも相対的に大きなものとされている。なお、チャネル部３２ｄは、そのチャネル長及びチャネル幅が、画素用チャネル部１７ｄにおけるチャネル長及びチャネル幅よりもそれぞれ小さいものとされる。

　画素電極部１８における画素延出部１８ｂの下層側に配された第１層間絶縁膜３９、有機絶縁膜４０及び第２層間絶縁膜４１のうち、画素延出部１８ｂ及びゲート延出部３２ａ１と平面に視て重畳する位置には、図９に示すように、ゲート用コンタクトホール４２が上下に貫通する形で形成されており、このゲート用コンタクトホール４２を通して画素延出部１８ｂがゲート電極部３２ａに接続されている。同様に、画素延出部１８ｂの下層側に配された第１層間絶縁膜３９、有機絶縁膜４０及び第２層間絶縁膜４１のうち、画素延出部１８ｂ及びドレイン電極部３２ｃと平面に視て重畳する位置には、ドレイン用コンタクトホール４３が上下に貫通する形で形成されており、このドレイン用コンタクトホール４３を通して画素延出部１８ｂがドレイン電極部３２ｃに接続されている。また、共通電極部２２には、ゲート用コンタクトホール４２及びドレイン用コンタクトホール４３を取り囲む形で開口部が形成されている。さらには、共通電極部２２の下層側に配された第１層間絶縁膜３９及び有機絶縁膜４０のうち、共通電極部２２及びソース電極部３２ｂと平面に視て重畳する位置には、ソース用コンタクトホール４４が上下に貫通する形で形成されており、このソース用コンタクトホール４４を通して共通電極部２２がソース電極部３２ｂに接続されている。

　以上の構成によれば、例えば、画素用ＴＦＴ１７により画素電極部１８が充電された場合には、図５に示すように、その画素電極部１８と同電位とされた抵抗性ＴＦＴ３２のゲート電極部３２ａ及びソース電極部３２ｂと、共通電極部２２と同電位とされたドレイン電極部３２ｃとの間に電位差が生じる。従って、抵抗性ＴＦＴ３２は、実質的にダイオードとして機能し、チャネル部３２ｄを介してソース電極部３２ｂとドレイン電極部３２ｃとの間に電流が流される（電荷が移動される）ようになっており、それにより画素電極部１８と共通電極部２２との間で電荷が移動し、やがては画素電極部１８と共通電極部２２とが同電位となる。これにより、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどが生じ難いものとなる。

　ここで、画素用ＴＦＴ１７の駆動方法について詳しく説明すると、ゲート配線１９を介して画素用ゲート電極部１７ａに所定のタイミングで供給される走査信号により画素用ＴＦＴ１７がＯＮされると、ソース配線２０を介して画素用ソース電極部１７ｂに供給されるデータ信号が画素用チャネル部１７ｄを介して画素用ドレイン電極部１７ｃへと伝達される。これに対して、共通電極部２２に供給される基準電位Ｖｃｏｍは、常時一定の値とされる。このとき、画素用ＴＦＴ１７は、図１０に示すように、１フレーム表示期間毎に極性を反転させる、いわゆる「フレーム反転駆動」により駆動されており、共通電極部２２の基準電位Ｖｃｏｍよりも相対的に高い電位＋Ｖと、共通電極部２２の基準電位Ｖｃｏｍよりも相対的に低い電位－Ｖと、が１フレーム表示期間毎に交互に画素用ＴＦＴ１７を介して画素電極部１８に供給されるようになっている。なお、フレームレートは、例えば６０ｆｐｓとされる。画素用ＴＦＴ１７により充電された画素電極部１８の電位＋Ｖが共通電極部２２の基準電位Ｖｃｏｍよりも相対的に高い場合には、上記抵抗性ＴＦＴ３２には順バイアスとなるものの、画素電極部１８の電位＋Ｖが抵抗性ＴＦＴ３２の閾値電圧を超えない設定とされているので、ソース電極部３２ｂとドレイン電極部３２ｃとの間を移動する電荷の移動量がごく少なくなっている。逆に、画素用ＴＦＴ１７により充電された画素電極部１８の電位－Ｖが共通電極部２２の基準電位Ｖｃｏｍよりも相対的に低い場合には、上記抵抗性ＴＦＴ３２には逆バイアスとなるため、ソース電極部３２ｂとドレイン電極部３２ｃとの間を漏れ電流程度の電荷しか流れないものとされる。いずれにしても、抵抗性ＴＦＴ３２を介して画素電極部１８と共通電極部２２との間を移動する電荷における単位時間当たりの移動量は、ごく僅かなものとなるため、上記電荷に対して抵抗性ＴＦＴ３２が大きな抵抗成分を構成することになる。従って、画素電極部１８の電位が共通電極部２２の基準電位Ｖｃｏｍに到達するまでの時間を十分に稼ぐことができ、画素電極部１８の電位が瞬時に共通電極部２２の基準電位Ｖｃｏｍに到達する事態を避けることができる。これにより、通常の使用時において、液晶パネル１１に画像を表示するに際して画素用ＴＦＴ１７により充電された画素電極部１８の電位を一定期間（例えば１フレーム表示期間）維持する上で好適となり、もって表示画像に係る表示品位が損なわれる事態が生じ難くなる。なお、画素用ＴＦＴ１７により画素電極部１８を充電する場合に限らず、例えば液晶パネル１１の製造工程において何らかの事情（例えば静電気など）により画素電極部１８に電荷が蓄積し、画素電極部１８と共通電極部２２との間に電位差が生じた場合であっても、上記と同様に抵抗性ＴＦＴ３２を介して画素電極部１８と共通電極部２２との間を電荷が移動することで、所定の期間を経て画素電極部１８と共通電極部２２とが同電位に達するようになっている。

　以上説明したように本実施形態の液晶パネル（表示装置）１１は、画素電極部（画素部）１８と、画素電極部１８に接続されて画素電極部１８を充電することが可能な画素用ＴＦＴ（スイッチング素子）１７と、基準電位とされる共通電極部（基準電位部）２２と、画素電極部１８と共通電極部２２とに対して間に介在する形で接続され、画素電極部１８と共通電極部２２との間を移動する電荷に対する抵抗成分を構成する抵抗性素子である抵抗性ＴＦＴ３２と、を備える。

　このようにすれば、画素用ＴＦＴ１７により画素電極部１８が充電されると、画素電極部１８には電荷が蓄えられる。ここで、画素用ＴＦＴ１７のオフ特性が高い場合には、画素電極部１８に蓄えられた電荷の残存期間が長くなる傾向とされ、そうなると当該液晶パネル１１の表示画像に焼き付きやフリッカなどが生じるおそれがある。これに対して、例えば画素用ＴＦＴ１７を駆動して画素電極部１８に電荷を解放するような電圧を印加する、といった手法を採ることが考えられるものの、それでは特殊な制御を追加する必要が生じてしまう。

　その点、上記した画素電極部１８は、間に抵抗性素子である抵抗性ＴＦＴ３２を介在させる形で共通電極部２２に接続されているので、例えば画素電極部１８の電位が共通電極部２２の基準電位よりも高電位だった場合には、画素電極部１８から抵抗性素子である抵抗性ＴＦＴ３２を介して共通電極部２２へと電荷が移動し、逆に画素電極部１８の電位が共通電極部２２の基準電位よりも低電位だった場合には、共通電極部２２から抵抗性素子である抵抗性ＴＦＴ３２を介して画素電極部１８へと電荷が移動することで、いずれにしても画素電極部１８の電位が基準電位に近づけられ、もって上記のような特殊な制御を行わなくても、表示画像に焼き付きやフリッカなどを生じ難くさせることができる。しかも、抵抗性素子である抵抗性ＴＦＴ３２は、画素電極部１８と共通電極部２２との間を移動する電荷に対する抵抗成分を構成しているので、画素電極部１８の電位が基準電位に到達するまでの時間を稼ぐことができ、画素電極部１８の電位が瞬時に基準電位に到達する事態を避けることができる。これにより、当該液晶パネル１１に画像を表示するに際して画素用ＴＦＴ１７により充電された画素電極部１８の電位を一定期間維持する上で好適となり、もって表示画像に係る表示品位が損なわれる事態が生じ難いものとされる。

　また、抵抗性素子には、ゲート電極部３２ａと、ソース電極部３２ｂと、ドレイン電極部３２ｃと、ソース電極部３２ｂとドレイン電極部３２ｃとを接続するチャネル部３２ｄと、を少なくとも有していて、ゲート電極部３２ａが画素電極部１８と共通電極部２２とのいずれかに接続されるとともに、ソース電極部３２ｂとドレイン電極部３２ｃとのうちのいずれか一方が画素電極部１８に、他方が共通電極部２２にそれぞれ接続される抵抗性ＴＦＴ（トランジスタ）３２が含まれる。このようにすれば、ゲート電極部３２ａが画素電極部１８と共通電極部２２とのいずれかと同電位とされるとともに、ソース電極部３２ｂとドレイン電極部３２ｃとのうちのいずれか一方が画素電極部１８と同電位とされ、他方が共通電極部２２と同電位とされる。従って、画素用ＴＦＴ１７により画素電極部１８が充電された状態では、ソース電極部３２ｂとドレイン電極部３２ｃとの間には電位差が生じるのに対し、ゲート電極部３２ａはソース電極部３２ｂとドレイン電極部３２ｃとのいずれかと同電位とされるので、抵抗性ＴＦＴ３２が実質的にダイオードとして機能し、チャネル部３２ｄを介してソース電極部３２ｂとドレイン電極部３２ｃとの間で電荷が移動される。ここで、画素用ＴＦＴ１７によって画素電極部１８に充電される電位に応じて、抵抗性ＴＦＴ３２は順バイアスまたは逆バイアスとなるのであるが、順バイアスの場合には、抵抗性ＴＦＴ３２の閾値電圧を超えない限りは電荷の移動量がごく少なくなるのに対し、逆バイアスの場合には、抵抗性ＴＦＴ３２の漏れ電流程度の電荷しか流されず、電荷の移動量が極めて少なくなる。いずれにしても画素電極部１８と共通電極部２２との間を移動する電荷に対して抵抗性ＴＦＴ３２が抵抗成分を構成することになるので、画素電極部１８の電位が基準電位になるまでの時間を十分に稼ぐことができる。これにより、当該液晶パネル１１に画像を表示するに際して表示画像に係る表示品位が損なわれる事態がより生じ難いものとされる。

　また、スイッチング素子は、画素用ゲート電極部１７ａと、画素用ソース電極部１７ｂと、画素電極部１８に接続される画素用ドレイン電極部１７ｃと、画素用ソース電極部１７ｂと画素用ドレイン電極部１７ｃとを接続する画素用チャネル部１７ｄと、を少なくとも有する画素用ＴＦＴ１７からなるものとされており、抵抗性素子を構成する抵抗性ＴＦＴ３２は、チャネル部３２ｄがスイッチング素子を構成する画素用ＴＦＴ１７の画素用チャネル部１７ｄと同一材料からなる。このようにすれば、スイッチング素子を構成する画素用ＴＦＴ１７の画素用チャネル部１７ｄと、抵抗性素子を構成する抵抗性ＴＦＴ３２のチャネル部３２ｄとで材料を共通化することで、製造コストの低減などを図る上で有用となる。

　また、抵抗性素子を構成する抵抗性ＴＦＴ３２は、チャネル部３２ｄにおけるソース電極部３２ｂとドレイン電極部３２ｃとの間の距離である長さ寸法（チャネル長）を幅寸法（チャネル幅）で除した比率が、スイッチング素子を構成する画素用ＴＦＴ１７の画素用チャネル部１７ｄにおける画素用ソース電極部１７ｂと画素用ドレイン電極部１７ｃとの間の距離である長さ寸法を幅寸法で除した比率よりも大きくなるよう形成されている。このようにすれば、抵抗性素子を構成する抵抗性ＴＦＴ３２においてチャネル部３２ｄを介してソース電極部３２ｂとドレイン電極部３２ｃとの間を移動する電荷に係る抵抗値が、スイッチング素子を構成する画素用ＴＦＴ１７において画素用チャネル部１７ｄを介して画素用ソース電極部１７ｂと画素用ドレイン電極部１７ｃとの間を移動する電荷に係る抵抗値よりも大きなものとなる。これにより、抵抗性素子を構成する抵抗性ＴＦＴ３２によって画素電極部１８の電位が基準電位とされるまでの時間を十分に稼ぐことができ、もって当該液晶パネル１１に画像を表示するに際して表示画像に係る表示品位が損なわれる事態が一層生じ難いものとされる。

　また、抵抗性素子を構成する抵抗性ＴＦＴ３２は、ゲート電極部３２ａ及びソース電極部３２ｂが画素電極部１８に、ドレイン電極部３２ｃが共通電極部２２にそれぞれ接続されている。このようにすれば、例えば画素電極部１８の電位が共通電極部２２の基準電位よりも高電位だった場合には、抵抗性素子を構成する抵抗性ＴＦＴ３２は順バイアスとなるので、ゲート電極部３２ａと同電位とされたソース電極部３２ｂ（画素電極部１８）からドレイン電極部３２ｃ（共通電極部２２）へと電荷が移動する。逆に、画素電極部１８の電位が共通電極部２２の基準電位よりも低電位だった場合には、抵抗性素子を構成する抵抗性ＴＦＴ３２は逆バイアスとなるので、ドレイン電極部３２ｃ（共通電極部２２）からゲート電極部３２ａと同電位とされたソース電極部３２ｂ（画素電極部１８）へと電荷が移動する。いずれにしても画素電極部１８と共通電極部２２との間を移動する電荷に対して抵抗性ＴＦＴ３２が抵抗成分を構成することになるので、画素電極部１８の電位が基準電位になるまでの時間を十分に稼ぐことができる。これにより、当該液晶パネル１１に画像を表示するに際して表示画像に係る表示品位が損なわれる事態がより生じ難いものとされる。

　また、画素電極部１８との間で静電容量を形成する共通電極部２２が備えられており、基準電位部は、共通電極部２２からなる。このようにすれば、抵抗性素子である抵抗性ＴＦＴ３２によって画素電極部１８との間で電荷が移動される基準電位部を、画素電極部１８との間で静電容量を形成する共通電極部２２としているから、抵抗性素子である抵抗性ＴＦＴ３２を介した電荷の移動に伴い、画素電極部１８と共通電極部２２との間の電位差を０に近づけることができる。これにより、表示画像に焼き付きやフリッカなどを一層生じ難くさせることができる。

　また、スイッチング素子は、画素用ゲート電極部１７ａと、画素用ソース電極部１７ｂと、画素電極部１８に接続される画素用ドレイン電極部１７ｃと、画素用ソース電極部１７ｂと画素用ドレイン電極部１７ｃとを接続する画素用チャネル部１７ｄと、を有する画素用ＴＦＴ１７からなるものとされており、画素用チャネル部１７ｄは、酸化物半導体からなる。このようにすれば、スイッチング素子を構成する画素用ＴＦＴ１７の画素用チャネル部１７ｄの材料として酸化物半導体を用いることで、仮に画素用チャネル部１７ｄの材料としてアモルファスシリコンなどを用いた場合に比べると、画素用ＴＦＴ１７のオフリーク電流が少なくなるので、画素電極部１８の電圧保持率が高いものとなる。画素電極部１８の電圧保持率が高くなると、画素電極部１８に蓄えられた電荷がより長期間にわたって残存しがちとなるものの、抵抗性素子である抵抗性ＴＦＴ３２を介して画素電極部１８と共通電極部２２との間で電荷が移動されることで、画素電極部１８の電位が基準電位に近づけられるようになっているので、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどがより生じ難くなる。

　また、酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含んでいる。このようにすれば、画素用ＴＦＴ１７の画素用チャネル部１７ｄをなす酸化物半導体が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含んでいるので、画素用ＴＦＴ１７のオフリーク電流がより少なくなって画素電極部１８の電圧保持率がより高くなるものの、抵抗性素子である抵抗性ＴＦＴ３２を介して画素電極部１８と共通電極部２２との間で電荷が移動されることで、画素電極部１８の電位が基準電位に近づけられるようになっているので、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどがさらに生じ難くなる。

　また、酸化物半導体は、結晶性を有している。このようにすれば、画素用ＴＦＴ１７の画素用チャネル部１７ｄをなす酸化物半導体が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有し且つ結晶性を有しているので、画素用ＴＦＴ１７のオフリーク電流が一層少なくなって画素電極部１８の電圧保持率がより高くなるものの、抵抗性素子である抵抗性ＴＦＴ３２を介して画素電極部１８と共通電極部２２との間で電荷が移動されることで、画素電極部１８の電位が基準電位に近づけられるようになっているので、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどがより一層生じ難くなる。

　また、画素電極部１８、画素用ＴＦＴ１７、共通電極部２２、及び抵抗性素子である抵抗性ＴＦＴ３２が配されたアレイ基板１１ｂと、アレイ基板と対向状をなすとともにカラーフィルタ１１ｈが配されたＣＦ基板１１ａと、アレイ基板１１ｂとＣＦ基板１１ａとの間に挟持される液晶層１１ｃと、を備える。このような表示装置は液晶表示装置１０として、種々の用途、例えば車載型情報端末や携帯型情報端末などのディスプレイ等に適用可能である。

　＜実施形態２＞
　本発明の実施形態２を図１１または図１２によって説明する。この実施形態２では、上記した実施形態１に記載した抵抗性ＴＦＴ１３２を複数直列接続した形で配したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る抵抗性ＴＦＴ１３２は、図１１に示すように、画素電極部１１８と共通電極部１２２との間に介在するとともに、５つが直列接続された形で配されている。以下では、これら５つの抵抗性ＴＦＴ１３２を区別する場合には、画素電極部１１８に対して直接接続されたものを第１抵抗性ＴＦＴ１３２Ａ、画素電極部１１８に２番目に近いものを第２抵抗性ＴＦＴ１３２Ｂ、画素電極部１１８に３番目に近いものを第３抵抗性ＴＦＴ１３２Ｃ、画素電極部１１８に４番目に近いものを第４抵抗性ＴＦＴ１３２Ｄ、共通電極部１２２に対して直接接続されたものを第５抵抗性ＴＦＴ１３２Ｅとする。第１抵抗性ＴＦＴ１３２Ａは、ゲート電極部１３２ａ及びソース電極部１３２ｂが共に画素電極部１１８に接続されるのに対し、ドレイン電極部１３２ｃが第２抵抗性ＴＦＴ１３２Ｂをなすゲート電極部１３２ａ及びソース電極部１３２ｂに対して接続されている。第２抵抗性ＴＦＴ１３２Ｂをなすドレイン電極部１３２ｃは、第３抵抗性ＴＦＴ１３２Ｃをなすゲート電極部１３２ａ及びソース電極部１３２ｂに、第３抵抗性ＴＦＴ１３２Ｃをなすドレイン電極部１３２ｃは、第４抵抗性ＴＦＴ１３２Ｄをなすゲート電極部１３２ａ及びソース電極部１３２ｂに、第４抵抗性ＴＦＴ１３２Ｄをなすドレイン電極部１３２ｃは、第５抵抗性ＴＦＴ１３２Ｅをなすゲート電極部１３２ａ及びソース電極部１３２ｂに、それぞれ接続されている。そして、第５抵抗性ＴＦＴ１３２Ｅをなすドレイン電極部１３２ｃは、共通電極部１２２に接続されている。

　上記のような構成によれば、例えば、画素用ＴＦＴ１１７により画素電極部１１８が充電されて画素電極部１１８が共通電極部１２２よりも高電位にされると、第１抵抗性ＴＦＴ１３２Ａをなすソース電極部１３２ｂから第１抵抗性ＴＦＴ１３２Ａをなすドレイン電極部１３２ｃへと電荷が移動されるのであるが、このとき第２抵抗性ＴＦＴ１３２Ｂをなすゲート電極部１３２ａ及びソース電極部１３２ｂが、第１抵抗性ＴＦＴ１３２Ａをなすドレイン電極部１３２ｃと同電位とされるので、第２抵抗性ＴＦＴ１３２Ｂをなすソース電極部１３２ｂから第２抵抗性ＴＦＴ１３２Ｂをなすドレイン電極部１３２ｃへと電荷が移動される。第２抵抗性ＴＦＴ１３２Ｂをなすドレイン電極部１３２ｃに移動された電荷は、これと同様にして第３抵抗性ＴＦＴ１３２Ｃ、第４抵抗性ＴＦＴ１３２Ｄ、及び第５抵抗性ＴＦＴ１３２Ｅを介して共通電極部１２２に達する。一方、画素用ＴＦＴ１１７により画素電極部１１８が充電されて画素電極部１１８が共通電極部１２２よりも低電位にされた場合には、上記とは逆に共通電極部１２２の電荷が、第５抵抗性ＴＦＴ１３２Ｅ、第４抵抗性ＴＦＴ１３２Ｄ、第３抵抗性ＴＦＴ１３２Ｃ、第２抵抗性ＴＦＴ１３２Ｂ、第１抵抗性ＴＦＴ１３２Ａの順で移動して画素電極部１１８に到達する。これにより、画素電極部１１８と共通電極部１２２との間を電荷が５つの抵抗性ＴＦＴ１３２を介して移動され、もって画素電極部１１８と共通電極部１２２とが所定の期間を経て同電位となる。

　ここで、上記のように相互に直列接続した５つの抵抗性ＴＦＴ１３２を、画素電極部１１８と共通電極部１２２との間に介在させる構成により奏される効果に関して知見を得るべく、以下の比較実験１を行った。比較実験１では、画素電極部と共通電極部とを接続しない（抵抗性素子が存在しない）構成を比較例とし、本実施形態のように５つの抵抗性ＴＦＴ１３２を直列接続した構成（図１１を参照）を実施例１とし、比較例及び実施例１において画素電極部の電位における時間変化を測定し、その結果を図１２に示す。図１２では、縦軸が画素電極部の電位（単位は「Ｖ」）であり、横軸が画素電極部が所定の電位にまで充電されてから経過した時間（単位は「ｓｅｃ」）であり、同図に示される実線が実施例１の実験結果を、一点鎖線が比較例の実験結果をそれぞれ表している。なお、比較実験１では、例えば比較例及び実施例１において画素電極部を約３．６Ｖまで充電してから時間が約１ｓｅｃ経過するまで、画素電極部の電位を測定している。

　比較実験１の実験結果について説明する。図１２に示されるグラフから、比較例及び実施例１において、画素電極部が充電されてから同じ時間が経過したときの画素電極部の電位を比較すると、実施例１の方が比較例よりも相対的に低くなっている。比較例及び実施例１において、画素電極部の電位が同じになるまでに経過した時間を比較すると、実施例１の方が比較例よりも相対的に短くなっている。つまり、実施例１の方が比較例よりも画素電極部の電位に係る減少率が相対的に高いことが分かる。これは、実施例１のように、相互に直列接続した５つの抵抗性ＴＦＴ１３２を、画素電極部１１８と共通電極部１２２との間に介在させる構成を採れば、画素電極部と共通電極部とを接続しない構成の比較例に比べて、画素電極部１１８と共通電極部１２２との間を電荷が直接移動するので、画素電極部１１８の電位がより短い時間でもって共通電極部１２２の基準電位に近づくものと考えられる。なお、実施例１のように抵抗性ＴＦＴ１３２を５つ直列接続した構成を、上記した実施形態１のように抵抗性ＴＦＴ３２を１つのみ配した構成（図５を参照）に比べると、画素電極部１１８と共通電極部１２２との間を移動する電荷における単位時間あたりの移動量が相対的に少なくなると考えられる。従って、実施例１に係る直列接続した５つの抵抗性ＴＦＴ１３２は、上記した実施形態１に係る１つの抵抗性ＴＦＴ３２よりも大きな抵抗成分として機能する、と言える。これにより、通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ１１７により充電された画素電極部１１８の電位を一定期間維持する上でより好適となり、もって表示画像に係る表示品位が損なわれる事態がより生じ難くなる。

　以上説明したように本実施形態によれば、抵抗性素子は、抵抗性ＴＦＴ１３２を複数直列に接続してなる。このようにすれば、複数の抵抗性ＴＦＴ１３２を介して画素電極部１１８と共通電極部１２２との間で電荷が移動されるので、電荷がより流れ難くなって画素電極部１１８の電位が瞬時に基準電位に到達する事態を避けることができる。これにより、画素用ＴＦＴ１１７により充電された画素電極部１１８の電位を一定期間維持する上で一層好適となる。

　＜実施形態３＞
　本発明の実施形態３を図１３から図１５によって説明する。この実施形態３では、接続態様を変更した抵抗性ＴＦＴ３３を用いた場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る抵抗性ＴＦＴ（抵抗性素子、トランジスタ）３３は、図１３に示すように、画素電極部２１８と共通電極部２２２とに対して間に介在する形で接続されている。この抵抗性ＴＦＴ３３は、ゲート電極部３３ａと、ソース電極部３３ｂと、ドレイン電極部３３ｃと、ソース電極部３３ｂとドレイン電極部３３ｃとを接続するチャネル部３３ｄと、を少なくとも有しており、このうちのソース電極部３３ｂが画素電極部２１８に、ゲート電極部３３ａ及びドレイン電極部３３ｃが共通電極部２２２にそれぞれ接続されている。つまり、この抵抗性ＴＦＴ３３は、ゲート電極部３３ａ及びドレイン電極部３３ｃが共に共通電極部２２２と同電位とされるのに対してソース電極部３３ｂが画素電極部２１８と同電位とされるので、実質的にダイオードとして機能するものとされ、「ダイオード型トランジスタ」であると言える。抵抗性ＴＦＴ３３は、図１４に示すように、平面に視て画素用ＴＦＴ２１７に隣接する位置、具体的には画素用ＴＦＴ２１７に接続されたゲート配線２１９と、画素用ＴＦＴ２１７に接続されたソース配線２２０と、画素用ＴＦＴ２１７に対して画素用ＴＦＴ２１７に接続された画素電極部２１８側とは反対側に配された補助容量配線部２２５と、画素用ＴＦＴ２１７に接続されたドレイン配線２２９とにより取り囲まれた位置に配されている。抵抗性ＴＦＴ３３は、ゲート電極部３３ａがソース電極部３３ｂ、ドレイン電極部３３ｃ、及びチャネル部３３ｄの全域に対して平面に視て重畳するとともにドレイン電極部３３ｃに対してソース電極部３３ｂ側とは反対側に延出するゲート延出部３３ａ１を有する形で形成されている。画素電極部２１８には、抵抗性ＴＦＴ３３の一部、具体的にはソース電極部３３ｂに対して平面に視て重畳する画素延出部２１８ｂが形成されている。

　詳しくは、抵抗性ＴＦＴ３３は、図１４及び図１５に示すように、第１金属膜２３４からなるゲート電極部３３ａと、半導体膜２３６からなりゲート電極部３３ａと平面に視て重畳するチャネル部３３ｄと、保護膜２３７からなりチャネル部３３ｄと平面に視て重畳する位置に２つの開口部３３ｅ１，３３ｅ２が貫通して形成されてなる保護部３３ｅと、第２金属膜２３８からなり２つの開口部３３ｅ１，３３ｅ２のうちの一方の開口部３３ｅ１を通してチャネル部３３ｄに接続されるソース電極部３３ｂと、第２金属膜２３８からなり２つの開口部３３ｅ１，３３ｅ２のうちの他方の開口部３３ｅ２を通してチャネル部３３ｄに接続されるドレイン電極部３３ｃとを有している。このうち、ゲート電極部３３ａは、ゲート配線２１９及び補助容量配線部２２５からは分離（独立）する形で配されている。チャネル部３３ｄは、Ｘ軸方向に沿って延在するとともにソース電極部３３ｂとドレイン電極部３３ｃとを架け渡して両電極部３３ｂ，３３ｃ間での電子の移動を可能としている。ここで、チャネル部３３ｄをなす半導体膜２３６は、画素用ＴＦＴ２１７を構成する画素用チャネル部２１７ｄ（図１３を参照）と同一の酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体）からなるものとされる。チャネル部３３ｄは、ソース電極部３３ｂとドレイン電極部３３ｃとの間のＸ軸方向に沿う距離をチャネル長（長さ寸法）とし、ソース電極部３３ｂからドレイン電極部３３ｃに向かう方向（Ｘ軸方向）と直交するＹ軸方向に沿う寸法をチャネル幅（幅寸法）としたとき、そのチャネル長をチャネル幅で除して得られる比率（Ｌ／Ｗ）が、画素用ＴＦＴ２１７を構成する画素用チャネル部２１７ｄにおける同様のチャネル長をチャネル幅で除して得られる比率よりも大きくなるよう形成なるよう形成されている。従って、このチャネル部３３ｄを通してソース電極部３３ｂとドレイン電極部３３ｃとの間を移動する電荷に係る抵抗値は、画素用ＴＦＴ２１７を構成する画素用チャネル部２１７ｄを通して画素用ソース電極部２１７ｂと画素用ドレイン電極部２１７ｃとの間を移動する電荷に係る抵抗値よりも相対的に大きなものとされている（図１３を参照）。なお、チャネル部３３ｄは、そのチャネル長及びチャネル幅が、画素用チャネル部２１７ｄにおけるチャネル長及びチャネル幅よりもそれぞれ小さいものとされる。

　共通電極部２２２の下層側に配された第１層間絶縁膜２３９及び有機絶縁膜２４０のうち、共通電極部２２２及びゲート延出部３３ａ１と平面に視て重畳する位置には、図１５に示すように、ゲート用コンタクトホール４５が上下に貫通する形で形成されており、このゲート用コンタクトホール４５を通して共通電極部２２２がゲート電極部３３ａに接続されている。同様に、共通電極部２２２の下層側に配された第１層間絶縁膜２３９及び有機絶縁膜２４０のうち、共通電極部２２２及びドレイン電極部３３ｃと平面に視て重畳する位置には、ドレイン用コンタクトホール４６が上下に貫通する形で形成されており、このドレイン用コンタクトホール４６を通して共通電極部２２２がドレイン電極部３３ｃに接続されている。さらには、画素電極部２１８における画素延出部２１８ｂの下層側に配された第１層間絶縁膜２３９、有機絶縁膜２４０及び第２層間絶縁膜２４１のうち、画素延出部２１８ｂ及びソース電極部３３ｂと平面に視て重畳する位置には、ソース用コンタクトホール４７が上下に貫通する形で形成されており、このソース用コンタクトホール４７を通して画素延出部２１８ｂがソース電極部３３ｂに接続されている。また、共通電極部２２２には、ソース用コンタクトホール４７を取り囲む形で開口部が形成されている。

　以上の構成によれば、例えば、画素用ＴＦＴ２１７により画素電極部２１８が充電された場合には、図１３に示すように、その画素電極部２１８と同電位とされた抵抗性ＴＦＴ３３のソース電極部３３ｂと、共通電極部２２２と同電位とされたゲート電極部３３ａ及びドレイン電極部３３ｃとの間に電位差が生じる。従って、抵抗性ＴＦＴ３３は、実質的にダイオードとして機能し、チャネル部３３ｄを介してソース電極部３３ｂとドレイン電極部３３ｃとの間に電流が流される（電荷が移動される）ようになっており、それにより画素電極部２１８と共通電極部２２２との間で電荷が移動し、やがては画素電極部２１８と共通電極部２２２とが同電位となる。これにより、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどが生じ難いものとなる。

　ここで、画素用ＴＦＴ２１７の駆動方法について詳しく説明すると、ゲート配線２１９を介して画素用ゲート電極部２１７ａに所定のタイミングで供給される走査信号により画素用ＴＦＴ２１７がＯＮされると、ソース配線２２０を介して画素用ソース電極部２１７ｂに供給されるデータ信号が画素用チャネル部２１７ｄを介して画素用ドレイン電極部２１７ｃへと伝達される。これに対して、共通電極部２２２に供給される基準電位Ｖｃｏｍは、常時一定の値とされる。このとき、画素用ＴＦＴ２１７は、１フレーム表示期間毎に極性を反転させる、いわゆる「フレーム反転駆動」により駆動されており、共通電極部２２２の基準電位Ｖｃｏｍよりも相対的に高い電位＋Ｖと、共通電極部２２２の基準電位Ｖｃｏｍよりも相対的に低い電位－Ｖと、が１フレーム表示期間毎に交互に画素用ＴＦＴ２１７を介して画素電極部２１８に供給されるようになっている（図１０を参照）。なお、フレームレートは、例えば６０ｆｐｓとされる。画素用ＴＦＴ２１７により充電された画素電極部２１８の電位＋Ｖが共通電極部２２２の基準電位Ｖｃｏｍよりも相対的に高い場合には、上記抵抗性ＴＦＴ３３には逆バイアスとなるため、ソース電極部３３ｂとドレイン電極部３３ｃとの間を漏れ電流程度の電荷しか流れないものとされる。逆に、画素用ＴＦＴ２１７により充電された画素電極部２１８の電位－Ｖが共通電極部２２２の基準電位Ｖｃｏｍよりも相対的に低い場合には、上記抵抗性ＴＦＴ３３には順バイアスとなるものの、共通電極部２２２の基準電位Ｖｃｏｍが抵抗性ＴＦＴ３３の閾値電圧を超えない設定とされているので、ソース電極部３３ｂとドレイン電極部３３ｃとの間を移動する電荷の移動量がごく少なくなっている。いずれにしても、抵抗性ＴＦＴ３３を介して画素電極部２１８と共通電極部２２２との間を移動する電荷における単位時間当たりの移動量は、ごく僅かなものとなるため、上記電荷に対して抵抗性ＴＦＴ３３が大きな抵抗成分を構成することになる。従って、画素電極部２１８の電位が共通電極部２２２の基準電位Ｖｃｏｍに到達するまでの時間を十分に稼ぐことができ、画素電極部２１８の電位が瞬時に共通電極部２２２の基準電位Ｖｃｏｍに到達する事態を避けることができる。これにより、通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ２１７により充電された画素電極部２１８の電位を一定期間（例えば１フレーム表示期間）維持する上で好適となり、もって表示画像に係る表示品位が損なわれる事態が生じ難くなる。なお、画素用ＴＦＴ２１７により画素電極部２１８を充電する場合に限らず、例えば液晶パネルの製造工程において何らかの事情（例えば静電気など）により画素電極部２１８に電荷が蓄積し、画素電極部２１８と共通電極部２２２との間に電位差が生じた場合であっても、上記と同様に抵抗性ＴＦＴ３３を介して画素電極部２１８と共通電極部２２２との間を電荷が移動することで、所定の期間を経て画素電極部２１８と共通電極部２２２とが同電位に達するようになっている。

　以上説明したように本実施形態によれば、抵抗性素子を構成する抵抗性ＴＦＴ３３は、ドレイン電極部３３ｃが画素電極部２１８に、ゲート電極部３３ａ及びソース電極部３３ｂが共通電極部２２２にそれぞれ接続されている。このようにすれば、例えば画素電極部２１８の電位が共通電極部２２２の基準電位よりも高電位だった場合には、抵抗性素子を構成する抵抗性ＴＦＴ３３は逆バイアスとなるので、ドレイン電極部３３ｃ（画素電極部２１８）からゲート電極部３３ａと同電位とされたソース電極部３３ｂ（共通電極部２２２）へと電荷が移動する。逆に、画素電極部２１８の電位が共通電極部２２２の基準電位よりも低電位だった場合には、抵抗性素子を構成する抵抗性ＴＦＴ３３は順バイアスとなるので、ゲート電極部３３ａと同電位とされたソース電極部３３ｂ（共通電極部２２２）からドレイン電極部３３ｃ（画素電極部２１８）へと電荷が移動する。いずれにしても画素電極部２１８と共通電極部２２２との間を移動する電荷に対して抵抗性ＴＦＴ３３が抵抗成分を構成することになるので、画素電極部２１８の電位が基準電位になるまでの時間を十分に稼ぐことができる。これにより、当該液晶パネルに画像を表示するに際して表示画像に係る表示品位が損なわれる事態がより生じ難いものとされる。

　＜実施形態４＞
　本発明の実施形態４を図１６または図１７によって説明する。この実施形態４では、上記した実施形態３に記載した抵抗性ＴＦＴ３３３を複数直列接続した形で配したものを示す。なお、上記した実施形態３と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る抵抗性ＴＦＴ３３３は、図１６に示すように、画素電極部３１８と共通電極部３２２との間に介在するとともに、５つが直列接続された形で配されている。以下では、これら５つの抵抗性ＴＦＴ３３３を区別する場合には、画素電極部３１８に対して直接接続されたものを第１抵抗性ＴＦＴ３３３Ａ、画素電極部３１８に２番目に近いものを第２抵抗性ＴＦＴ３３３Ｂ、画素電極部３１８に３番目に近いものを第３抵抗性ＴＦＴ３３３Ｃ、画素電極部３１８に４番目に近いものを第４抵抗性ＴＦＴ３３３Ｄ、共通電極部３２２に対して直接接続されたものを第５抵抗性ＴＦＴ３３３Ｅとする。第１抵抗性ＴＦＴ３３３Ａは、ソース電極部３３３ｂが画素電極部３１８に接続されるのに対し、ゲート電極部３３３ａ及びドレイン電極部３３３ｃが共に第２抵抗性ＴＦＴ３３３Ｂをなすソース電極部３３３ｂに対して接続されている。第２抵抗性ＴＦＴ３３３Ｂをなすゲート電極部３３３ａ及びドレイン電極部３３３ｃは、第３抵抗性ＴＦＴ３３３Ｃをなすソース電極部３３３ｂに、第３抵抗性ＴＦＴ３３３Ｃをなすゲート電極部３３３ａ及びドレイン電極部３３３ｃは、第４抵抗性ＴＦＴ３３３Ｄをなすソース電極部３３３ｂに、第４抵抗性ＴＦＴ３３３Ｄをなすゲート電極部３３３ａ及びドレイン電極部３３３ｃは、第５抵抗性ＴＦＴ３３３Ｅをなすソース電極部３３３ｂに、それぞれ接続されている。そして、第５抵抗性ＴＦＴ３３３Ｅをなすゲート電極部３３３ａ及びドレイン電極部３３３ｃは、共に共通電極部３２２に接続されている。

　上記のような構成によれば、例えば、画素用ＴＦＴ３１７により画素電極部３１８が充電されて画素電極部３１８が共通電極部３２２よりも高電位にされると、第１抵抗性ＴＦＴ３３３Ａをなすソース電極部３３３ｂから第１抵抗性ＴＦＴ３３３Ａをなすドレイン電極部３３３ｃへと電荷が移動されるのであるが、このとき第２抵抗性ＴＦＴ３３３Ｂをなすソース電極部３３３ｂが、第１抵抗性ＴＦＴ３３３Ａをなすゲート電極部３３３ａ及びドレイン電極部３３３ｃと同電位とされるので、第２抵抗性ＴＦＴ３３３Ｂをなすソース電極部３３３ｂから第２抵抗性ＴＦＴ３３３Ｂをなすドレイン電極部３３３ｃへと電荷が移動される。第２抵抗性ＴＦＴ３３３Ｂをなすドレイン電極部３３３ｃに移動された電荷は、これと同様にして第３抵抗性ＴＦＴ３３３Ｃ、第４抵抗性ＴＦＴ３３３Ｄ、及び第５抵抗性ＴＦＴ３３３Ｅを介して共通電極部３２２に達する。一方、画素用ＴＦＴ３１７により画素電極部３１８が充電されて画素電極部３１８が共通電極部３２２よりも低電位にされた場合には、上記とは逆に共通電極部３２２の電荷が、第５抵抗性ＴＦＴ３３３Ｅ、第４抵抗性ＴＦＴ３３３Ｄ、第３抵抗性ＴＦＴ３３３Ｃ、第２抵抗性ＴＦＴ３３３Ｂ、第１抵抗性ＴＦＴ３３３Ａの順で移動して画素電極部３１８に到達する。これにより、画素電極部３１８と共通電極部３２２との間を電荷が５つの抵抗性ＴＦＴ３３３を介して移動され、もって画素電極部３１８と共通電極部３２２とが所定の期間を経て同電位となる。

　ここで、上記のように相互に直列接続した５つの抵抗性ＴＦＴ３３３を、画素電極部３１８と共通電極部３２２との間に介在させる構成により奏される効果に関して知見を得るべく、以下の比較実験２を行った。比較実験２では、画素電極部と共通電極部とを接続しない（抵抗性素子が存在しない）構成を比較例とし、本実施形態のように５つの抵抗性ＴＦＴ３３３を直列接続した構成（図１６を参照）を実施例２とし、比較例及び実施例２において画素電極部の電位における時間変化を測定し、その結果を図１７に示す。図１７では、縦軸が画素電極部の電位（単位は「Ｖ」）であり、横軸が画素電極部が所定の電位にまで充電されてから経過した時間（単位は「ｓｅｃ」）であり、同図に示される実線が実施例２の実験結果を、一点鎖線が比較例の実験結果をそれぞれ表している。なお、比較実験２では、例えば比較例及び実施例２において画素電極部を約３．６Ｖまで充電してから時間が約１ｓｅｃ経過するまで、画素電極部の電位を測定している。

　比較実験２の実験結果について説明する。図１７に示されるグラフから、比較例及び実施例２において、画素電極部が充電されてから同じ時間が経過したときの画素電極部の電位を比較すると、実施例２の方が比較例よりも相対的に低くなっている。比較例及び実施例２において、画素電極部の電位が同じになるまでに経過した時間を比較すると、実施例２の方が比較例よりも相対的に短くなっている。つまり、実施例２の方が比較例よりも画素電極部の電位に係る減少率が相対的に高いことが分かる。これは、実施例２のように、相互に直列接続した５つの抵抗性ＴＦＴ３３３を、画素電極部３１８と共通電極部３２２との間に介在させる構成を採れば、画素電極部と共通電極部とを接続しない構成の比較例に比べて、画素電極部３１８と共通電極部３２２との間を電荷が直接移動するので、画素電極部３１８の電位がより短い時間でもって共通電極部３２２の基準電位に近づくものと考えられる。なお、実施例２のように抵抗性ＴＦＴ３３３を５つ直列接続した構成を、上記した実施形態３のように抵抗性ＴＦＴ３３を１つのみ配した構成（図１３を参照）に比べると、画素電極部３１８と共通電極部３２２との間を移動する電荷における単位時間あたりの移動量が相対的に少なくなると考えられる。従って、実施例２に係る直列接続した５つの抵抗性ＴＦＴ３３３は、上記した実施形態３に係る１つの抵抗性ＴＦＴ３３よりも大きな抵抗成分として機能する、と言える。これにより、通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ３１７により充電された画素電極部３１８の電位を一定期間維持する上でより好適となり、もって表示画像に係る表示品位が損なわれる事態がより生じ難くなる。

　＜実施形態５＞
　本発明の実施形態５を図１８から図２０によって説明する。この実施形態５では、２つの抵抗性ＴＦＴ４８，４９を直列に接続した構成としたものを示す。なお、上記した実施形態１，３と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る抵抗性ＴＦＴ（抵抗性素子）４８には、図１８に示すように、画素電極部４１８に直接接続された第１抵抗性ＴＦＴ（第１トランジスタ）４９と、共通電極部４２２に直接接続された第２抵抗性ＴＦＴ（第２トランジスタ）５０と、が含まれており、これら第１抵抗性ＴＦＴ４９と第２抵抗性ＴＦＴ５０とが直列に接続されている。第１抵抗性ＴＦＴ４９は、第１ゲート電極部４９ａと、第１ソース電極部４９ｂと、第１ドレイン電極部４９ｃと、第１ソース電極部４９ｂと第１ドレイン電極部４９ｃとを接続する第１チャネル部４９ｄと、を少なくとも有しており、このうちの第１ゲート電極部４９ａ及び第１ソース電極部４９ｂが画素電極部４１８に接続されている。これに対し、第２抵抗性ＴＦＴ５０は、第２ゲート電極部５０ａと、第２ソース電極部５０ｂと、第２ドレイン電極部５０ｃと、第２ソース電極部５０ｂと第２ドレイン電極部５０ｃとを接続する第２チャネル部５０ｄと、を少なくとも有しており、このうちの第２ゲート電極部５０ａ及び第２ソース電極部５０ｂが共通電極部４２２に接続されている。そして、第１抵抗性ＴＦＴ４９をなす第１ドレイン電極部４９ｃと、第２抵抗性ＴＦＴ５０をなす第２ドレイン電極部５０ｃとが直接接続されている。従って、第１抵抗性ＴＦＴ４９をなす第１ゲート電極部４９ａ及び第１ソース電極部４９ｂが画素電極部４１８と同電位に、第２抵抗性ＴＦＴ５０をなす第２ゲート電極部５０ａ及び第２ソース電極部５０ｂが共通電極部４２２と同電位に、第１抵抗性ＴＦＴ４９をなす第１ドレイン電極部４９ｃが第２抵抗性ＴＦＴ５０をなす第２ドレイン電極部５０ｃと同電位にされている。このように、第１抵抗性ＴＦＴ４９及び第２抵抗性ＴＦＴ５０は、共に実質的にダイオードとして機能するものとされ、「ダイオード型トランジスタ」であると言える。

　第１抵抗性ＴＦＴ４９及び第２抵抗性ＴＦＴ５０は、図１９に示すように、平面に視て画素用ＴＦＴ４１７に隣接する位置、具体的には画素用ＴＦＴ４１７に接続されたゲート配線４１９と、画素用ＴＦＴ４１７に接続されたソース配線４２０と、画素用ＴＦＴ４１７に対して画素用ＴＦＴ４１７に接続された画素電極部４１８側とは反対側に配された補助容量配線部４２５と、画素用ＴＦＴ４１７に接続されたドレイン配線４２９とにより取り囲まれた位置に配されている。第１抵抗性ＴＦＴ４９及び第２抵抗性ＴＦＴ５０は、平面に視てＸ軸方向に沿って並ぶとともに第１ドレイン電極部４９ｃと第２ソース電極部５０ｂとが隣り合う形で配されている。第１抵抗性ＴＦＴ４９は、第１ゲート電極部４９ａが第１ソース電極部４９ｂ、第１ドレイン電極部４９ｃ、及び第１チャネル部４９ｄの全域に対して平面に視て重畳するとともに第１ソース電極部４９ｂに対して第１ドレイン電極部４９ｃ側とは反対側に延出する第１ゲート延出部４９ａ１を有する形で形成されている。画素電極部４１８には、第１抵抗性ＴＦＴ４９の一部、具体的には第１ソース電極部４９ｂと、第１ゲート電極部４９ａにおける第１ゲート延出部４９ａ１とに対して平面に視て重畳する画素延出部４１８ｂが形成されている。一方、第２抵抗性ＴＦＴ５０は、第２ゲート電極部５０ａが第２ソース電極部５０ｂ、第２ドレイン電極部５０ｃ、及び第２チャネル部５０ｄの全域に対して平面に視て重畳するとともに第２ソース電極部５０ｂに対して第２ドレイン電極部５０ｃ側とは反対側に延出する第２ゲート延出部５０ａ１を有する形で形成されている。

　詳しくは、第１抵抗性ＴＦＴ４９は、図１９及び図２０に示すように、第１金属膜４３４からなる第１ゲート電極部４９ａと、半導体膜４３６からなり第１ゲート電極部４９ａと平面に視て重畳する第１チャネル部４９ｄと、保護膜４３７からなり第１チャネル部４９ｄと平面に視て重畳する位置に２つの第１開口部４９ｅ１，４９ｅ２が貫通して形成されてなる第１保護部４９ｅと、第２金属膜４３８からなり２つの第１開口部４９ｅ１，４９ｅ２のうちの一方の第１開口部４９ｅ１を通して第１チャネル部４９ｄに接続される第１ソース電極部４９ｂと、第２金属膜４３８からなり２つの第１開口部４９ｅ１，４９ｅ２のうちの他方の第１開口部４９ｅ２を通して第１チャネル部４９ｄに接続される第１ドレイン電極部４９ｃとを有している。このうち、第１ゲート電極部４９ａは、ゲート配線４１９及び補助容量配線部４２５からは分離（独立）する形で配されている。第１チャネル部４９ｄは、Ｘ軸方向に沿って延在するとともに第１ソース電極部４９ｂと第１ドレイン電極部４９ｃとを架け渡して両電極部４９ｂ，４９ｃ間での電子の移動を可能としている。ここで、第１チャネル部４９ｄをなす半導体膜４３６は、画素用ＴＦＴ４１７を構成する画素用チャネル部４１７ｄと同一の酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体）からなるものとされる。第１チャネル部４９ｄは、第１ソース電極部４９ｂと第１ドレイン電極部４９ｃとの間のＸ軸方向に沿う距離をチャネル長（長さ寸法）とし、第１ソース電極部４９ｂから第１ドレイン電極部４９ｃに向かう方向（Ｘ軸方向）と直交するＹ軸方向に沿う寸法をチャネル幅（幅寸法）としたとき、そのチャネル長をチャネル幅で除して得られる比率（Ｌ／Ｗ）が、画素用ＴＦＴ４１７を構成する画素用チャネル部４１７ｄにおける同様のチャネル長をチャネル幅で除して得られる比率よりも大きくなるよう形成なるよう形成されている。従って、この第１チャネル部４９ｄを通して第１ソース電極部４９ｂと第１ドレイン電極部４９ｃとの間を移動する電荷に係る抵抗値は、画素用ＴＦＴ４１７を構成する画素用チャネル部４１７ｄを通して画素用ソース電極部４１７ｂと画素用ドレイン電極部４１７ｃとの間を移動する電荷に係る抵抗値よりも相対的に大きなものとされている。なお、第１チャネル部４９ｄは、そのチャネル長及びチャネル幅が、画素用チャネル部４１７ｄにおけるチャネル長及びチャネル幅よりもそれぞれ小さいものとされる。

　画素電極部４１８における画素延出部４１８ｂの下層側に配された第１層間絶縁膜４３９、有機絶縁膜４４０及び第２層間絶縁膜４４１のうち、画素延出部４１８ｂ及び第１ゲート延出部４９ａ１と平面に視て重畳する位置には、図２０に示すように、第１ゲート用コンタクトホール５１が上下に貫通する形で形成されており、この第１ゲート用コンタクトホール５１を通して画素延出部４１８ｂが第１ゲート電極部４９ａに接続されている。同様に、画素延出部４１８ｂの下層側に配された第１層間絶縁膜４３９、有機絶縁膜４４０及び第２層間絶縁膜４４１のうち、画素延出部４１８ｂ及び第１ソース電極部４９ｂと平面に視て重畳する位置には、第１ソース用コンタクトホール５２が上下に貫通する形で形成されており、この第１ソース用コンタクトホール５２を通して画素延出部５１８ｂが第１ソース電極部４９ｂに接続されている。また、共通電極部４２２には、第１ゲート用コンタクトホール５１及び第１ソース用コンタクトホール５２を取り囲む形で開口部が形成されている。

　これに対し、第２抵抗性ＴＦＴ５０は、図１９及び図２０に示すように、第１金属膜４３４からなる第２ゲート電極部５０ａと、半導体膜４３６からなり第２ゲート電極部５０ａと平面に視て重畳する第２チャネル部５０ｄと、保護膜４３７からなり第２チャネル部５０ｄと平面に視て重畳する位置に２つの第２開口部５０ｅ１，５０ｅ２が貫通して形成されてなる第２保護部５０ｅと、第２金属膜４３８からなり２つの第２開口部５０ｅ１，５０ｅ２のうちの一方の第２開口部５０ｅ１を通して第２チャネル部５０ｄに接続される第２ソース電極部５０ｂと、第２金属膜４３８からなり２つの第２開口部５０ｅ１，５０ｅ２のうちの他方の開口部５０ｅ２を通して第２チャネル部５０ｄに接続される第２ドレイン電極部５０ｃとを有している。このうち、第２ゲート電極部５０ａは、ゲート配線４１９及び補助容量配線部４２５からは分離（独立）する形で配されている。第２チャネル部５０ｄは、Ｘ軸方向に沿って延在するとともに第２ソース電極部５０ｂと第２ドレイン電極部５０ｃとを架け渡して両電極部５０ｂ，５０ｃ間での電子の移動を可能としている。ここで、第２チャネル部５０ｄをなす半導体膜４３６は、画素用ＴＦＴ４１７を構成する画素用チャネル部４１７ｄと同一の酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体）からなるものとされる。第２チャネル部５０ｄは、第２ソース電極部５０ｂと第２ドレイン電極部５０ｃとの間のＸ軸方向に沿う距離をチャネル長（長さ寸法）とし、第２ソース電極部５０ｂから第２ドレイン電極部５０ｃに向かう方向（Ｘ軸方向）と直交するＹ軸方向に沿う寸法をチャネル幅（幅寸法）としたとき、そのチャネル長をチャネル幅で除して得られる比率（Ｌ／Ｗ）が、画素用ＴＦＴ４１７を構成する画素用チャネル部４１７ｄにおける同様のチャネル長をチャネル幅で除して得られる比率よりも大きくなるよう形成なるよう形成されている。従って、この第２チャネル部５０ｄを通して第２ソース電極部５０ｂと第２ドレイン電極部５０ｃとの間を移動する電荷に係る抵抗値は、画素用ＴＦＴ４１７を構成する画素用チャネル部４１７ｄを通して画素用ソース電極部４１７ｂと画素用ドレイン電極部４１７ｃとの間を移動する電荷に係る抵抗値よりも相対的に大きなものとされている。なお、第２チャネル部５０ｄは、そのチャネル長及びチャネル幅が、画素用チャネル部４１７ｄにおけるチャネル長及びチャネル幅よりもそれぞれ小さいものとされる。また、第２チャネル部５０ｄ及び第１チャネル部４９ｄは、材料、チャネル長、及びチャネル幅がそれぞれ同一とされているので、各チャネル部４９ｄ，５０ｄを移動する電荷に対する抵抗値が互いにほぼ等しいものとされている。

　共通電極部４２２の下層側に配された第１層間絶縁膜４３９及び有機絶縁膜４４０のうち、共通電極部４２２及び第２ゲート延出部５０ａ１と平面に視て重畳する位置には、図２０に示すように、第２ゲート用コンタクトホール５３が上下に貫通する形で形成されており、この第２ゲート用コンタクトホール５３を通して共通電極部４２２が第２ゲート電極部５０ａに接続されている。同様に、共通電極部４２２の下層側に配された第１層間絶縁膜４３９及び有機絶縁膜４４０のうち、共通電極部４２２及び第２ソース電極部５０ｂと平面に視て重畳する位置には、第２ソース用コンタクトホール５４が上下に貫通する形で形成されており、この第２ソース用コンタクトホール５４を通して共通電極部４４２が第２ソース電極部５０ｂに接続されている。そして、第２ドレイン電極部５０ｃと第１ドレイン電極部４９ｃとを繋ぐ形で、ＴＦＴ間接続配線部５５が形成されている。ＴＦＴ間接続配線部５５は、第１ドレイン電極部４９ｃ及び第２ドレイン電極部５０ｃと同じ第２金属膜４３８からなるものとされる。ＴＦＴ間接続配線部５５は、第１ドレイン電極部４９ｃと第２ドレイン電極部５０ｃとを結ぶ形でＸ軸方向に沿ってほぼ真っ直ぐに延在することで、第１抵抗性ＴＦＴ４９と第２抵抗性ＴＦＴ５０との間を架け渡す形で配されている。

　以上の構成によれば、例えば、画素用ＴＦＴ４１７により画素電極部４１８が充電された場合には、図１８に示すように、その画素電極部４１８と同電位とされた第１抵抗性ＴＦＴ４９の第１ゲート電極部４９ａ及び第１ソース電極部４９ｂと、共通電極部２２と同電位とされた第２抵抗性ＴＦＴ５０の第２ゲート電極部５０ａ及び第２ソース電極部５０ｂとの間に電位差が生じる。従って、第１抵抗性ＴＦＴ４９及び第２抵抗性ＴＦＴ５０は、実質的にダイオードとして機能し、第１チャネル部４９ｄを介して第１ソース電極部４９ｂと第１ドレイン電極部４９ｃとの間に電流が流される（電荷が移動される）とともに、第２チャネル部５０ｄを介して第２ソース電極部５０ｂと第２ドレイン電極部５０ｃとの間に電流が流されるようになっており、それにより画素電極部４１８と共通電極部４２２との間で電荷が移動し、やがては画素電極部４１８と共通電極部４２２とが同電位となる。これにより、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどが生じ難いものとなる。

　ここで、画素用ＴＦＴ４１７の駆動方法について詳しく説明すると、ゲート配線４１９を介して画素用ゲート電極部４１７ａに所定のタイミングで供給される走査信号により画素用ＴＦＴ４１７がＯＮされると、ソース配線４２０を介して画素用ソース電極部４１７ｂに供給されるデータ信号が画素用チャネル部４１７ｄを介して画素用ドレイン電極部４１７ｃへと伝達される。これに対して、共通電極部４２２に供給される基準電位Ｖｃｏｍは、常時一定の値とされる。このとき、画素用ＴＦＴ４１７は、１フレーム表示期間毎に極性を反転させる、いわゆる「フレーム反転駆動」により駆動されており、共通電極部４２２の基準電位Ｖｃｏｍよりも相対的に高い電位＋Ｖと、共通電極部４２２の基準電位Ｖｃｏｍよりも相対的に低い電位－Ｖと、が１フレーム表示期間毎に交互に画素用ＴＦＴ４１７を介して画素電極部４１８に供給されるようになっている（図１０を参照）。なお、フレームレートは、例えば６０ｆｐｓとされる。画素用ＴＦＴ４１７により充電された画素電極部４１８の電位＋Ｖが共通電極部４２２の基準電位Ｖｃｏｍよりも相対的に高い場合には、第１抵抗性ＴＦＴ４９には順バイアスとなるものの、画素電極部４１８の電位＋Ｖが第１抵抗性ＴＦＴ４９の閾値電圧を超えない設定とされているので、第１ソース電極部４９ｂと第１ドレイン電極部４９ｃとの間を移動する電荷の移動量がごく少なくなっている。一方、画素電極部４１８の電位＋Ｖが共通電極部４２２の基準電位Ｖｃｏｍよりも相対的に高い場合には、第２抵抗性ＴＦＴ５０には逆バイアスとなるため、第２ソース電極部５０ｂと第２ドレイン電極部５０ｃとの間を漏れ電流程度の電荷しか流れないものとされる。逆に、画素用ＴＦＴ４１７により充電された画素電極部４１８の電位－Ｖが共通電極部４２２の基準電位Ｖｃｏｍよりも相対的に低い場合には、第１抵抗性ＴＦＴ４９には逆バイアスとなるため、第１ソース電極部４９ｂと第１ドレイン電極部４９ｃとの間を漏れ電流程度の電荷しか流れないものとされる。一方、画素電極部４１８の電位－Ｖが共通電極部４２２の基準電位Ｖｃｏｍよりも相対的に低い場合には、上記第２抵抗性ＴＦＴ５０には順バイアスとなるものの、共通電極部４２２の基準電位Ｖｃｏｍが第２抵抗性ＴＦＴ５０の閾値電圧を超えない設定とされているので、第２ソース電極部５０ｂと第２ドレイン電極部５０ｃとの間を移動する電荷の移動量がごく少なくなっている。

　以上のように、画素電極部４１８の電位＋Ｖが共通電極部４２２の基準電位Ｖｃｏｍよりも相対的に高い場合と、画素電極部４１８の電位－Ｖが共通電極部４２２の基準電位Ｖｃｏｍよりも相対的に低い場合とのいずれにおいても、第１抵抗性ＴＦＴ４９と第２抵抗性ＴＦＴ５０とのいずれか一方が順バイアスとなり、他方が逆バイアスとなる。第１抵抗性ＴＦＴ４９と第２抵抗性ＴＦＴ５０とのうち、逆バイアスとされた他方は、順バイアスとされた一方に比べると、電荷に対してより大きな抵抗成分を構成する。従って、フレーム反転駆動を行うに際して常に逆バイアスとなる抵抗性ＴＦＴ４９，５０が存在することで、画素電極部４１８の電位が共通電極部４２２の基準電位Ｖｃｏｍに到達するまでの時間をより多く稼ぐことができ、画素電極部４１８の電位が瞬時に共通電極部４２２の基準電位Ｖｃｏｍに到達する事態をより好適に回避することができる。これにより、通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ４１７により充電された画素電極部４１８の電位を一定期間（例えば１フレーム表示期間）維持する上で好適となり、もって表示画像に係る表示品位が損なわれる事態が生じ難くなる。しかも、フレーム反転駆動を行うに際して常に順バイアスとなる抵抗性ＴＦＴ４９，５０と、逆バイアスとなる抵抗性ＴＦＴ４９，５０とがそれぞれ存在することで、画素電極部４１８と共通電極部４２２との間を移動する電荷に対する抵抗値がほぼ一定に保たれる。これにより、画素電極部４１８の電位が共通電極部４２２の基準電位Ｖｃｏｍに到達するまでの時間が一定となり、もって画素電極部４１８の電位に係る保持期間を一定に維持することができる。なお、画素用ＴＦＴ４１７により画素電極部４１８を充電する場合に限らず、例えば液晶パネルの製造工程において何らかの事情（例えば静電気など）により画素電極部４１８に電荷が蓄積し、画素電極部４１８と共通電極部４２２との間に電位差が生じた場合であっても、上記と同様に第１抵抗性ＴＦＴ４９及び第２抵抗性ＴＦＴ５０を介して画素電極部４１８と共通電極部４２２との間を電荷が移動することで、所定の期間を経て画素電極部４１８と共通電極部４２２とが同電位に達するようになっている。

　以上説明したように本実施形態によれば、抵抗性素子を構成する抵抗性ＴＦＴ４８には、第１ゲート電極部４９ａと、第１ソース電極部４９ｂと、第１ドレイン電極部４９ｃと、第１ソース電極部４９ｂと第１ドレイン電極部４９ｃとを接続する第１チャネル部４９ｄと、を少なくとも有していて、第１ゲート電極部４９ａ及び第１ソース電極部４９ｂが画素電極部４１８にそれぞれ接続される第１抵抗性ＴＦＴ４９と、第２ゲート電極部５０ａと、第２ソース電極部５０ｂと、第２ドレイン電極部５０ｃと、第２ソース電極部５０ｂと第２ドレイン電極部５０ｃとを接続する第２チャネル部５０ｄと、を少なくとも有していて、第２ゲート電極部５０ａ及び第２ソース電極部５０ｂが共通電極部４２２にそれぞれ接続され且つ第２ドレイン電極部５０ｃが第１ドレイン電極部４９ｃに接続される第２抵抗性ＴＦＴ５０と、が含まれている。このようにすれば、例えば画素電極部４１８の電位が共通電極部４２２の基準電位よりも高電位だった場合には、第１抵抗性ＴＦＴ４９は順バイアスとなるものの、第２抵抗性ＴＦＴ５０は逆バイアスとなり、画素電極部４１８の電荷は、第１ゲート電極部４９ａと同電位とされた第１ソース電極部４９ｂから第１ドレイン電極部４９ｃへと移動した後、第２ドレイン電極部５０ｃから第２ゲート電極部５０ａと同電位とされた第２ソース電極部５０ｂへと移動することで、共通電極部４２２に達する。逆に、例えば画素電極部４１８の電位が共通電極部４２２の基準電位よりも低電位だった場合には、第２抵抗性ＴＦＴ５０は順バイアスとなるものの、第１抵抗性ＴＦＴ４９は逆バイアスとなり、共通電極部４２２の電荷は、第２ゲート電極部５０ａと同電位とされた第２ソース電極部５０ｂから第２ドレイン電極部５０ｃへと移動した後、第１ドレイン電極部４９ｃから第１ゲート電極部４９ａと同電位とされた第１ソース電極部４９ｂへと移動することで、画素電極部４１８に達する。いずれにしても第１抵抗性ＴＦＴ４９と第２抵抗性ＴＦＴ５０とのいずれかは逆バイアスとなるので、各抵抗性ＴＦＴ４９，５０の漏れ電流程度の電荷しか流されず、電荷の移動量が極めて少なくなる。従って、画素電極部４１８の電位が基準電位になるまでの時間をより多く稼ぐことができ、もって当該液晶パネルに画像を表示するに際して表示画像に係る表示品位が損なわれる事態が一層生じ難いものとされる。しかも、画素用ＴＦＴ４１７によって画素電極部４１８に充電される電位が基準電位よりも高い場合と低い場合とで、画素電極部４１８の電位が各抵抗性ＴＦＴ４９，５０によって基準電位に達するまでの時間が同等になり、もって画素電極部４１８の電位に係る保持期間を一定に維持することができる。

　＜実施形態６＞
　本発明の実施形態６を図２１または図２２によって説明する。この実施形態６では、上記した実施形態５に記載した第１抵抗性ＴＦＴ５４９及び第２抵抗性ＴＦＴ５５０を複数ずつ直列接続した形で配したものを示す。なお、上記した実施形態２，４，５と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る抵抗性ＴＦＴ５４８は、図２１に示すように、画素電極部５１８と共通電極部５２２との間に介在するとともに、相互に直列接続された５つの第１抵抗性ＴＦＴ５４９と、相互に直列接続された５つの第２抵抗性ＴＦＴ５５０と、を備えている。このうち、５つの第１抵抗性ＴＦＴ５４９に係る接続態様は、上記した実施形態２に記載した５つの抵抗性ＴＦＴ１３２に係る接続態様（図１１を参照）とほぼ同様であり、５つの第２抵抗性ＴＦＴ５５０に係る接続態様は、上記した実施形態４に記載した５つの抵抗性ＴＦＴ３３３に係る接続態様（図１６を参照）とほぼ同様であるため、重複する説明については割愛する。５つの第１抵抗性ＴＦＴ５４９のうち、画素電極部５１８側とは反対側の端位置に配された第１抵抗性ＴＦＴ５４９をなす第１ドレイン電極部５４９ｃと、５つの第２抵抗性ＴＦＴ５５０のうち、共通電極部５２２側とは反対側の端位置に配された第２抵抗性ＴＦＴ５５０をなす第２ドレイン電極部５５０ｃとが、ＴＦＴ間接続配線部５５５により接続されている。

　上記のような構成によれば、例えば、画素用ＴＦＴ５１７により画素電極部５１８が充電されて画素電極部５１８が共通電極部５２２よりも高電位にされると、５つの第１抵抗性ＴＦＴ５４９がいずれも順バイアスとなるのに対し、５つの第２抵抗性ＴＦＴ５５０がいずれも逆バイアスとなり、画素電極部５１８に存在する電荷が、５つの第１抵抗性ＴＦＴ５４９を経由した後に５つの第２抵抗性ＴＦＴ５５０を経由して共通電極部５２２にまで移動されることで、画素電極部５１８の電位が所定の期間を経て共通電極部５２２の基準電位に達する。一方、画素用ＴＦＴ５１７により画素電極部５１８が充電されて画素電極部５１８が共通電極部５２２よりも低電位にされた場合には、上記とは逆に、５つの第１抵抗性ＴＦＴ５４９がいずれも逆バイアスとなるのに対し、５つの第２抵抗性ＴＦＴ５５０がいずれも順バイアスとなり、共通電極部５２２に存在する電荷が、５つの第２抵抗性ＴＦＴ５５０を経由した後に５つの第１抵抗性ＴＦＴ５４９を経由して画素電極部５１８にまで移動されることで、画素電極部５１８の電位が所定の期間を経て共通電極部５２２の基準電位に達する。

　ここで、上記のように相互に直列接続した５つずつの第１抵抗性ＴＦＴ５４９及び第２抵抗性ＴＦＴ５５０を、画素電極部５１８と共通電極部５２２との間に介在させる構成により奏される効果に関して知見を得るべく、以下の比較実験３を行った。比較実験３では、画素電極部と共通電極部とを接続しない（抵抗性素子が存在しない）構成を比較例とし、本実施形態のように５つずつの第１抵抗性ＴＦＴ５４９及び第２抵抗性ＴＦＴ５５０を直列接続した構成（図２１を参照）を実施例３とし、比較例及び実施例３において画素電極部の電位における時間変化を測定し、その結果を図２２に示す。図２２では、縦軸が画素電極部の電位（単位は「Ｖ」）であり、横軸が画素電極部が所定の電位にまで充電されてから経過した時間（単位は「ｓｅｃ」）であり、同図に示される実線が実施例３の実験結果を、一点鎖線が比較例の実験結果をそれぞれ表している。なお、比較実験３では、例えば比較例及び実施例３において画素電極部を約３．６Ｖまで充電してから時間が約１ｓｅｃ経過するまで、画素電極部の電位を測定している。

　比較実験３の実験結果について説明する。図２２に示されるグラフから、比較例及び実施例３において、画素電極部が充電されてから同じ時間が経過したときの画素電極部の電位を比較すると、実施例３の方が比較例よりも相対的に低くなっている。比較例及び実施例３において、画素電極部の電位が同じになるまでに経過した時間を比較すると、実施例３の方が比較例よりも相対的に短くなっている。つまり、実施例３の方が比較例よりも画素電極部の電位に係る減少率が相対的に高いことが分かる。これは、実施例３のように、相互に直列接続した５つずつの第１抵抗性ＴＦＴ５４９及び第２抵抗性ＴＦＴ５５０を、画素電極部５１８と共通電極部５２２との間に介在させる構成を採れば、画素電極部と共通電極部とを接続しない構成の比較例に比べて、画素電極部５１８と共通電極部５２２との間を電荷が直接移動するので、画素電極部５１８の電位がより短い時間でもって共通電極部５２２の基準電位に近づくものと考えられる。なお、実施例３のように第１抵抗性ＴＦＴ５４９及び第２抵抗性ＴＦＴ５５０を５つずつ直列接続した構成を、上記した実施形態５のように第１抵抗性ＴＦＴ４９及び第２抵抗性ＴＦＴ５０を１つずつのみ配した構成（図１８を参照）に比べると、画素電極部５１８と共通電極部５２２との間を移動する電荷における単位時間あたりの移動量が相対的に少なくなると考えられる。従って、実施例３に係る直列接続した５つずつの第１抵抗性ＴＦＴ５４９及び第２抵抗性ＴＦＴ５５０は、上記した実施形態５に係る１つずつの第１抵抗性ＴＦＴ４９及び第２抵抗性ＴＦＴ５０よりも大きな抵抗成分として機能する、と言える。これにより、通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ５１７により充電された画素電極部５１８の電位を一定期間維持する上でより好適となり、もって表示画像に係る表示品位が損なわれる事態がより生じ難くなる。

　＜実施形態７＞
　本発明の実施形態７を図２３から図２６によって説明する。この実施形態７では、抵抗性素子として抵抗性配線部５６を設けたものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る抵抗性素子は、図２３に示すように、画素電極部６１８と共通電極部６２２との間を引き回されるとともに両者６１８，６２２に接続される抵抗性配線部（配線部）５６からなるものとされる。具体的には、抵抗性配線部５６は、図２４に示すように、画素電極部６１８に接続される第１配線部５６ａと、共通電極部６２２に接続される第２配線部５６ｂとを有しており、これら第１配線部５６ａと第２配線部５６ｂとにおける端部同士が接続されている。抵抗性配線部５６は、平面に視て画素用ＴＦＴ６１７に隣接する位置、具体的には画素用ＴＦＴ６１７に接続されたゲート配線６１９と、画素用ＴＦＴ６１７に接続されたソース配線６２０と、画素用ＴＦＴ６１７に対して画素用ＴＦＴ６１７に接続された画素電極部６１８側とは反対側に配された補助容量配線部６２５と、画素用ＴＦＴ６１７に接続されたドレイン配線６２９とにより取り囲まれた位置に配されている。画素電極部６１８には、抵抗性配線部５６の一部、具体的には第１配線部５６ａの端部に対して平面に視て重畳する画素延出部６１８ｂが形成されている。

　第１配線部５６ａは、図２４及び図２５に示すように、第１金属膜６３４からなる第１下層側配線部５６ａ１と、第２金属膜６３８からなる第１上層側配線部５６ａ２とからなる。このうちの第１下層側配線部５６ａ１は、Ｘ軸方向に沿って直線的に延在するとともにその一方（第２配線部５６ｂ側とは反対側）の端部に対して平面に視て重畳する形で島状をなす第１上層側配線部５６ａ２が積層されている。第１下層側配線部５６ａ１の上層側に配されるゲート絶縁膜６３５及び保護膜６３７には、第１下層側配線部５６ａ１と第１上層側配線部５６ａ２とを接続するための第１下層側コンタクトホール５７が上下に貫通する形で形成されている。そして、第１上層側配線部５６ａ２の上層側に配される第１層間絶縁膜６３９及び有機絶縁膜６４０には、共通電極部６２２と第１上層側配線部５６ａ２とを接続するための第１上層側コンタクトホール５８が上下に貫通する形で形成されている。これに対し、第２配線部５６ｂは、第１金属膜６３４からなる第２下層側配線部５６ｂ１と、第２金属膜６３８からなる第２上層側配線部５６ｂ２とからなる。このうちの第２上層側配線部５６ｂ２は、Ｘ軸方向に沿って直線的に延在するとともにその一方（第１配線部５６ａ側とは反対側）の端部に対して平面に視て重畳する形で島状をなす第２下層側配線部５６ｂ１が積層されている。第２下層側配線部５６ｂ１の上層側に配されるゲート絶縁膜６３５及び保護膜６３７には、第２下層側配線部５６ｂ１と第２上層側配線部５６ｂ２とを接続するための第２下層側コンタクトホール５９が上下に貫通する形で形成されている。そして、第２上層側配線部５６ｂ２の上層側に配される第１層間絶縁膜６３９、有機絶縁膜６４０及び第２層間絶縁膜６４１には、画素電極部６１８の画素延出部６１８ｂと第２上層側配線部５６ｂ２とを接続するための第２上層側コンタクトホール６０が上下に貫通する形で形成されている。さらには、第１配線部５６ａをなす第１下層側配線部５６ａ１における他方（第２配線部５６ｂ側）の端部と、第２配線部５６ｂをなす第２上層側配線部５６ｂ２における他方（第１配線部５６ａ側）の端部とは、互いに平面に視て重畳する形で配されており、その重畳部位の間に介在する第１層間絶縁膜６３９及び有機絶縁膜６４０には、第１下層側配線部５６ａ１と第２上層側配線部５６ｂ２とを接続するための配線接続用コンタクトホール６１が上下に貫通する形で形成されている。

　以上により、画素電極部６１８と共通電極部６２２とが抵抗性配線部５６を介して電気的に接続されている。従って、例えば、画素用ＴＦＴ６１７により画素電極部６１８が充電された場合には、図２３に示すように、画素電極部６１８と共通電極部６２２との間を、電荷が抵抗性配線部５６を通して移動されるようになっている。このとき、電荷が通る抵抗性配線部５６は、それぞれＸ軸方向に沿って延在する第１配線部５６ａと第２配線部５６ｂとを有するとともに、これら第１配線部５６ａと第２配線部５６ｂとが配線接続用コンタクトホール６１を介して接続された構成とされているから、画素電極部６１８と共通電極部６２２との間を移動する電荷に対して抵抗性配線部５６が抵抗成分を構成することになる。これにより、画素電極部６１８と共通電極部６２２との間を移動する電荷における単位時間あたりの移動量が少なくなり、もって画素電極部６１８の電位が瞬時に共通電極部６２２の基準電位に到達する事態をより好適に回避することができる。従って、通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ６１７により充電された画素電極部６１８の電位を一定期間（例えば１フレーム表示期間）維持する上で好適となり、もって表示画像に係る表示品位が損なわれる事態が生じ難くなる。なお、抵抗性配線部５６に係る具体的な抵抗値としては、数十Ω～数百ＴΩの範囲で適宜に設定することができ、本実施形態では例えば１ＴΩ程度とされている。

　ここで、上記のように抵抗性配線部５６を、画素電極部６１８と共通電極部６２２との間に介在させる構成により奏される効果に関して知見を得るべく、以下の比較実験４を行った。比較実験４では、画素電極部と共通電極部とを接続しない（抵抗性素子が存在しない）構成を比較例とし、本実施形態のように画素電極部６１８と共通電極部６２２との間に抵抗性配線部５６を介在させた構成（図２３を参照）を実施例４とし、比較例及び実施例４において画素電極部の電位における時間変化を測定し、その結果を図２６に示す。図２６では、縦軸が画素電極部の電位（単位は「Ｖ」）であり、横軸が画素電極部が所定の電位にまで充電されてから経過した時間（単位は「ｓｅｃ」）であり、同図に示される実線が実施例４の実験結果を、一点鎖線が比較例の実験結果をそれぞれ表している。なお、比較実験４では、例えば比較例及び実施例４において画素電極部を約３．６Ｖまで充電してから時間が約１ｓｅｃ経過するまで、画素電極部の電位を測定している。

　比較実験４の実験結果について説明する。図２６に示されるグラフから、比較例及び実施例４において、画素電極部が充電されてから同じ時間が経過したときの画素電極部の電位を比較すると、実施例４の方が比較例よりも相対的に低くなっている。比較例及び実施例４において、画素電極部の電位が同じになるまでに経過した時間を比較すると、実施例４の方が比較例よりも相対的に短くなっている。つまり、実施例４の方が比較例よりも画素電極部の電位に係る減少率が相対的に高いことが分かる。これは、実施例４のように、抵抗性配線部５６を、画素電極部６１８と共通電極部６２２との間に介在させる構成を採れば、画素電極部と共通電極部とを接続しない構成の比較例に比べて、画素電極部６１８と共通電極部６２２との間を電荷が直接移動するので、画素電極部６１８の電位がより短い時間でもって共通電極部６２２の基準電位に近づくものと考えられる。

　以上説明したように本実施形態によれば、抵抗性素子には、画素電極部６１８と共通電極部６２２との間を引き回される抵抗性配線部（配線部）５６が含まれる。このように、画素電極部６１８と共通電極部６２２との間に引き回される抵抗性配線部５６が抵抗性素子に含まれているので、画素用ＴＦＴ６１７によって画素電極部６１８に充電される電位が基準電位よりも高い場合と低い場合とで、画素電極部６１８の電位が配線部によって基準電位に達するまでの時間が同等になる。これにより、画素電極部６１８の電位に係る保持期間を一定に維持することができる。

　＜実施形態８＞
　本発明の実施形態８を図２７から図２９によって説明する。この実施形態８では、上記した実施形態１に記載したものと同様の抵抗性ＴＦＴ７３２を、画素電極部７１８と補助容量配線部７２５との間に介在させた構成を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る抵抗性ＴＦＴ７３２は、図２７に示すように、画素電極部７１８と補助容量配線部７２５とに対して間に介在する形で接続されている。抵抗性ＴＦＴ７３２は、ゲート電極部７３２ａと、ソース電極部７３２ｂと、ドレイン電極部７３２ｃと、ソース電極部７３２ｂとドレイン電極部７３２ｃとを接続するチャネル部７３２ｄと、を少なくとも有しており、このうちのゲート電極部７３２ａ及びソース電極部７３２ｂが画素電極部７１８に、ドレイン電極部７３２ｃが補助容量配線部７２５にそれぞれ接続されている。

　抵抗性ＴＦＴ７３２は、図２８及び図２９に示すように、平面に視てＹ軸方向について画素用ＴＦＴ７１７と補助容量配線部７２５との間に配されるとともに、その一部が、画素用ＴＦＴ７１７に対して画素用ＴＦＴ７１７に接続された画素電極部７１８側とは反対側に配された補助容量配線部７２５と重畳する形で配されている。また、抵抗性ＴＦＴ７３２は、平面に視てＸ軸方向について画素用ＴＦＴ７１７に接続されたソース配線７２０と、画素用ＴＦＴ７１７に接続されたドレイン配線７２９との間に配されている。抵抗性ＴＦＴ７３２をなすゲート電極部７３２ａは、Ｙ軸方向に沿って延在するとともにソース電極部７３２ｂ、ドレイン電極部７３２ｃ、及びチャネル部７３２ｄの全域に対して平面に視て重畳し且つソース電極部７３２ｂに対してドレイン電極部７３２ｃ側とは反対側に延出するゲート延出部７３２ａ１を有する形で形成されている。画素電極部７１８には、抵抗性ＴＦＴ７３２の一部、具体的にはドレイン電極部７３２ｃと、ゲート電極部７３２ａにおけるゲート延出部７３２ａ１とに対して平面に視て重畳する画素延出部７１８ｂが形成されている。チャネル部７３２ｄは、Ｙ軸方向に沿って延在するとともにソース電極部７３２ｂとドレイン電極部７３２ｃとを架け渡して両電極部７３２ｂ，７３２ｃ間での電子の移動を可能としている。ソース電極部７３２ｂは、ゲート電極部７３２ａにおける略中央位置に配されるとともに島状に形成されているのに対し、ドレイン電極部７３２ｃは、ゲート電極部７３２ａにおけるゲート延出部７３２ａ１側とは反対側の端部に配されている。上記した説明を除いては、抵抗性ＴＦＴ７３２の詳しい構成（例えば、チャネル部７３２ｄとソース電極部７３２ｂ及びドレイン電極部７３２ｃとの接続構造、ゲート延出部７３２ａ１と画素延出部７１８ｂとの接続構造、ソース電極部７３２ｂと画素延出部７１８ｂとの接続構造など）は、上記した実施形態１に記載した抵抗性ＴＦＴ３２と同様である。

　そして、ドレイン電極部７３２ｃには、同じ第２金属膜７３８からなる補助容量接続配線部６２が接続されている。補助容量接続配線部６２は、Ｙ軸方向に沿って延在するとともに、一方の端部がドレイン電極部７３２ｃに接続されるのに対して他方の端部が抵抗性ＴＦＴ７３２に対して隣り合う補助容量配線部７２５と平面に視て重畳する形で配されており、この他方の端部が補助容量配線部７２５に対する補助容量接続部６２ａとされている。互いに重畳する補助容量接続部６２ａと補助容量配線部７２５との間に介在するゲート絶縁膜７３５及び保護膜７３７には、補助容量接続部６２ａと補助容量配線部７２５とを接続するための補助容量配線接続用コンタクトホール６３が上下に貫通する形で形成されている。これにより、ドレイン電極部７３２ｃは、補助容量配線部７２５の基準電位と同電位とされる。

　以上の構成によれば、例えば、画素用ＴＦＴ７１７により画素電極部７１８が充電された場合には、図２７に示すように、その画素電極部７１８と同電位とされた抵抗性ＴＦＴ７３２のゲート電極部７３２ａ及びソース電極部７３２ｂと、補助容量配線部７２５と同電位とされたドレイン電極部７３２ｃとの間に電位差が生じる。従って、抵抗性ＴＦＴ７３２は、実質的にダイオードとして機能し、チャネル部７３２ｄを介してソース電極部７３２ｂとドレイン電極部７３２ｃとの間に電流が流される（電荷が移動される）ようになっており、それにより画素電極部７１８と補助容量配線部７２５との間で電荷が移動し、やがては画素電極部７１８と補助容量配線部７２５とが同電位となる。これにより、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどが生じ難いものとなる。なお、画素用ＴＦＴ７１７の詳しい駆動方法、及びそれに伴う作用及び効果に関しては、上記した実施形態１と同様であり、重複する説明は割愛する。

　以上説明したように本実施形態によれば、画素電極部７１８との間で静電容量を形成する補助容量配線部７２５が備えられており、基準電位部は、補助容量配線部７２５からなる。このようにすれば、抵抗性素子である抵抗性ＴＦＴ７３２によって画素電極部７１８との間で電荷が移動される基準電位部を、画素電極部７１８との間で静電容量を形成する補助容量配線部７２５としているから、抵抗性素子である抵抗性ＴＦＴ７３２を介した電荷の移動に伴い、画素電極部７１８と補助容量配線部７２５との間の電位差を０に近づけることができる。これにより、表示画像に焼き付きやフリッカなどを一層生じ難くさせることができる。

　＜実施形態９＞
　本発明の実施形態９を図３０から図３２によって説明する。この実施形態９では、上記した実施形態３に記載したものと同様の抵抗性ＴＦＴ８３３を、画素電極部８１８と補助容量配線部８２５との間に介在させた構成を示す。なお、上記した実施形態３，８と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る抵抗性ＴＦＴ８３３は、図３０に示すように、画素電極部７１８と補助容量配線部８２５とに対して間に介在する形で接続されている。抵抗性ＴＦＴ８３３は、ゲート電極部８３３ａと、ソース電極部８３３ｂと、ドレイン電極部８３３ｃと、ソース電極部８３３ｂとドレイン電極部８３３ｃとを接続するチャネル部８３３ｄと、を少なくとも有しており、このうちのソース電極部８３３ｂが画素電極部８１８に、ゲート電極部８３３ａ及びドレイン電極部８３３ｃが補助容量配線部８２５にそれぞれ接続されている。

　補助容量配線部８２５には、図３１及び図３２に示すように、Ｙ軸方向に沿って隣り合う画素用ＴＦＴ８１７に向けて延出する補助容量延出部８２５ａが分岐する形で形成されている。抵抗性ＴＦＴ８３３は、この補助容量延出部８２５ａに対して平面に視て重畳する形で形成されている。そして、抵抗性ＴＦＴ８３３をなすゲート電極部８３３ａは、補助容量延出部８２５ａにより構成されている。画素電極部８１８には、抵抗性ＴＦＴ８３３の一部、具体的にはソース電極部８３３ｂに対して平面に視て重畳する画素延出部８１８ｂが形成されている。チャネル部８３３ｄは、Ｙ軸方向に沿って延在するとともにソース電極部８３３ｂとドレイン電極部８３３ｃとを架け渡して両電極部８３３ｂ，８３３ｃ間での電子の移動を可能としている。ソース電極部８３３ｂは、ゲート電極部８３３ａにおける補助容量配線部８２５側とは反対側の端部に配されるとともに島状に形成されているのに対し、ドレイン電極部８３３ｃは、ゲート電極部８３３ａにおける補助容量配線部８２５側の端部に配されている。上記した説明を除いては、抵抗性ＴＦＴ８３３の詳しい構成（例えば、チャネル部８３３ｄとソース電極部８３３ｂ及びドレイン電極部８３３ｃとの接続構造、ソース電極部８３３ｂと画素延出部８１８ｂとの接続構造など）は、上記した実施形態３に記載した抵抗性ＴＦＴ３３と同様である。

　そして、ドレイン電極部８３３ｃには、同じ第２金属膜８３８からなる補助容量接続配線部８６２が接続されている。補助容量接続配線部８６２は、Ｙ軸方向に沿って延在するとともに、その全域が補助容量延出部８２５ａ及び補助容量配線部８２５と平面に視て重畳する形で配されている。補助容量接続配線部８６２は、一方の端部がドレイン電極部８３３ｃに接続されるのに対して他方の端部が補助容量配線部８２５に接続されており、この他方の端部が補助容量配線部８２５に対する補助容量接続部８６２ａとされている。互いに重畳する補助容量接続部８６２ａと補助容量配線部８２５との間に介在するゲート絶縁膜８３５及び保護膜８３７には、補助容量接続部８６２ａと補助容量配線部８２５とを接続するための補助容量配線接続用コンタクトホール８６３が上下に貫通する形で形成されている。これにより、ドレイン電極部８３３ｃは、補助容量配線部８２５の基準電位と同電位とされる。

　以上の構成によれば、例えば、画素用ＴＦＴ８１７により画素電極部８１８が充電された場合には、図３０に示すように、その画素電極部８１８と同電位とされた抵抗性ＴＦＴ８３３のソース電極部８３３ｂと、補助容量配線部８２５と同電位とされたゲート電極部８３３ａ及びドレイン電極部８３３ｃとの間に電位差が生じる。従って、抵抗性ＴＦＴ８３３は、実質的にダイオードとして機能し、チャネル部８３３ｄを介してソース電極部８３３ｂとドレイン電極部８３３ｃとの間に電流が流される（電荷が移動される）ようになっており、それにより画素電極部８１８と補助容量配線部８２５との間で電荷が移動し、やがては画素電極部８１８と補助容量配線部８２５とが同電位となる。これにより、特殊な制御を行うことなく、表示画像に焼き付きやフリッカなどが生じ難いものとなる。なお、画素用ＴＦＴ８１７の詳しい駆動方法、及びそれに伴う作用及び効果に関しては、上記した実施形態３と同様であり、重複する説明は割愛する。

　＜実施形態１０＞
　本発明の実施形態１０を図３３によって説明する。この実施形態１０では、上記した実施形態７に記載した抵抗性配線部９５６の配索形態を変更したものを示す。なお、上記した実施形態７と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る抵抗性配線部９５６は、図３３に示すように、第１配線部９５６ａ及び第２配線部９５６ｂが共に平面に視て蛇行形状となるよう形成されている。詳しくは、第１配線部９５６ａをなす第１下層側配線部９５６ａ１は、第１上層側配線部９５６ａ２との接続箇所と、第２配線部９５６ｂとの接続箇所との間に配される部分が、平面に視て蛇行した形状とされており、それにより上記した実施形態７に記載した第１配線部５６ａに比べて延面距離及び配線抵抗値が共に大きなものとなっている。第２配線部９５６ｂをなす第２上層側配線部９５６ｂ２は、第２下層側配線部９５６ｂ１との接続箇所と、第１配線部９５６ａとの接続箇所との間に配される部分が、平面に視て蛇行した形状とされており、それにより上記した実施形態７に記載した第２配線部５６ｂに比べて延面距離及び配線抵抗値が共に大きなものとなっている。以上により、抵抗性配線部９５６の配線抵抗値は、上記した実施形態７に記載した抵抗性配線部５６の配線抵抗値に比べて大きなものとされており、それにより通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ９１７により充電された画素電極部９１８の電位を一定期間（例えば１フレーム表示期間）維持する上でより好適となり、もって表示画像に係る表示品位が損なわれる事態がより生じ難くなる。

　＜実施形態１１＞
　本発明の実施形態１１を図３４によって説明する。この実施形態１１では、上記した実施形態１に記載したものと同様の抵抗性ＴＦＴ１０３２と、上記した実施形態７に記載したものと同様の抵抗性配線部１０５６とを直列に接続した構成を示す。なお、上記した実施形態１，７と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態では、図３４に示すように、画素電極部１０１８と共通電極部１０２２との間に介在する抵抗性素子が、互いに直列接続される抵抗性ＴＦＴ１０３２と抵抗性配線部１０５６とから構成されている。抵抗性ＴＦＴ１０３２は、そのゲート電極部１０３２ａ及びソース電極部１０３２ｂが画素電極部１０１８に接続されるのに対し、ドレイン電極部１０３２ｃが抵抗性配線部１０５６の一端側に接続されている。抵抗性配線部１０５６は、一端側がドレイン電極部１０３２ｃに接続されるのに対し、他端側が共通電極部１０２２に接続されている。このような構成であっても、画素電極部１０１８と共通電極部１０２２との間に電位差が生じた場合には、抵抗性ＴＦＴ１０３２及び抵抗性配線部１０５６を介して電荷が画素電極部１０１８と共通電極部１０２２との間を移動して、やがては画素電極部１０１８の電位が共通電極部１０２２と同電位に達するものとされるとともに、その電荷に対して抵抗性ＴＦＴ１０３２及び抵抗性配線部１０５６が抵抗成分を構成することで、画素電極部１０１８の電位が瞬時に共通電極部１０２２と同電位に達することが回避される。そして、画素電極部１０１８と共通電極部１０２２との間を移動する電荷に対する抵抗値は、上記した実施形態１に記載したものや、上記した実施形態７に記載したものよりも高いものとされ、それにより通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ１０１７により充電された画素電極部１０１８の電位を一定期間維持する上でより好適となり、もって表示画像に係る表示品位が損なわれる事態がより生じ難くなる。

　＜実施形態１２＞
　本発明の実施形態１２を図３５によって説明する。この実施形態１２では、上記した実施形態３に記載したものと同様の抵抗性ＴＦＴ１１３３と、上記した実施形態７に記載したものと同様の抵抗性配線部１１５６とを直列に接続した構成を示す。なお、上記した実施形態３，７と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態では、図３５に示すように、画素電極部１１１８と共通電極部１１２２との間に介在する抵抗性素子が、互いに直列接続される抵抗性ＴＦＴ１１３３と抵抗性配線部１１５６とから構成されている。抵抗性ＴＦＴ１１３３は、そのソース電極部１１３３ｂが画素電極部１１１８に接続されるのに対し、ゲート電極部１１３３ａ及びドレイン電極部１１３３ｃが抵抗性配線部１１５６の一端側に接続されている。抵抗性配線部１１５６は、一端側がゲート電極部１１３３ａ及びドレイン電極部１１３３ｃに接続されるのに対し、他端側が共通電極部１１２２に接続されている。このような構成であっても、画素電極部１１１８と共通電極部１１２２との間に電位差が生じた場合には、抵抗性ＴＦＴ１１３３及び抵抗性配線部１１５６を介して電荷が画素電極部１１１８と共通電極部１１２２との間を移動して、やがては画素電極部１１１８の電位が共通電極部１１２２と同電位に達するものとされるとともに、その電荷に対して抵抗性ＴＦＴ１１３３及び抵抗性配線部１１５６が抵抗成分を構成することで、画素電極部１１１８の電位が瞬時に共通電極部１１２２と同電位に達することが回避される。そして、画素電極部１１１８と共通電極部１１２２との間を移動する電荷に対する抵抗値は、上記した実施形態３に記載したものや、上記した実施形態７に記載したものよりも高いものとされ、それにより通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ１１１７により充電された画素電極部１１１８の電位を一定期間維持する上でより好適となり、もって表示画像に係る表示品位が損なわれる事態がより生じ難くなる。

　＜実施形態１３＞
　本発明の実施形態１３を図３６によって説明する。この実施形態１３では、上記した実施形態５に記載したものと同様の抵抗性ＴＦＴ１２４８と、上記した実施形態７に記載したものと同様の抵抗性配線部１２５６とを直列に接続した構成を示す。なお、上記した実施形態５，７と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態では、図３６に示すように、画素電極部１２１８と共通電極部１２２２との間に介在する抵抗性素子が、互いに直列接続される抵抗性ＴＦＴ１２４８と抵抗性配線部１２５６とから構成されている。抵抗性ＴＦＴ１２４８は、第１ゲート電極部１２４９ａ及び第１ソース電極部１２４９ｂが画素電極部１２１８に接続された第１抵抗性ＴＦＴ１２４９と、第２ドレイン電極部１２５０ｃが第１抵抗性ＴＦＴ１２４９をなす第１ドレイン電極部１２４９ｃに接続され且つ第２ゲート電極部１２５０ａ及び第２ソース電極部１２５０ｂが抵抗性配線部１１５６の一端側に接続された第２抵抗性ＴＦＴ１２５０とからなるものとされる。抵抗性配線部１２５６は、一端側が第２抵抗性ＴＦＴ１２５０をなす第２ゲート電極部１２５０ａ及び第２ソース電極部１２５０ｂに接続されるのに対し、他端側が共通電極部１２２２に接続されている。このような構成であっても、画素電極部１２１８と共通電極部１２２２との間に電位差が生じた場合には、抵抗性ＴＦＴ１２４８をなす第１抵抗性ＴＦＴ１２４９及び第２抵抗性ＴＦＴ１２５０と、抵抗性配線部１２５６とを介して電荷が画素電極部１２１８と共通電極部１２２２との間を移動して、やがては画素電極部１２１８の電位が共通電極部１２２２と同電位に達するものとされるとともに、その電荷に対して抵抗性ＴＦＴ１２４８をなす第１抵抗性ＴＦＴ１２４９及び第２抵抗性ＴＦＴ１２５０と、抵抗性配線部１２５６とが抵抗成分を構成することで、画素電極部１２１８の電位が瞬時に共通電極部１２２２と同電位に達することが回避される。そして、画素電極部１２１８と共通電極部１２２２との間を移動する電荷に対する抵抗値は、上記した実施形態５に記載したものや、上記した実施形態７に記載したものよりも高いものとされ、それにより通常の使用時において、液晶パネルに画像を表示するに際して画素用ＴＦＴ１２１７により充電された画素電極部１２１８の電位を一定期間維持する上でより好適となり、もって表示画像に係る表示品位が損なわれる事態がより生じ難くなる。

　＜他の実施形態＞
　本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
　（１）上記した各実施形態以外にも、アレイ基板における抵抗性素子（抵抗性ＴＦＴ及び抵抗性配線部）の平面配置は適宜に変更可能である。例えば、抵抗性素子を画素用ＴＦＴと、画素用ＴＦＴに接続されたゲート配線と、画素用ＴＦＴに接続されたソース配線に対してその画素用ＴＦＴを挟んで隣り合うソース配線と、画素用ＴＦＴに接続された画素電極部側とは反対側に配された補助容量配線部と、画素用ＴＦＴに接続されたドレイン配線とにより取り囲まれた位置に抵抗性素子を配置することも可能である。それ以外にも、Ｘ軸方向について画素電極部とソース配線との間に挟まれた位置に抵抗性素子を配置することも可能である。

　（２）上記した各実施形態（実施形態７，１０を除く）では、抵抗性ＴＦＴをなすチャネル部におけるチャネル長及びチャネル幅が、画素用ＴＦＴをなす画素用チャネル部におけるチャネル長及びチャネル幅よりもそれぞれ小さくなる構成のものを示したが、抵抗性ＴＦＴをなすチャネル部におけるチャネル長とチャネル幅とのいずれか一方または両方を、画素用ＴＦＴをなす画素用チャネル部におけるチャネル長とチャネル幅とのいずれか一方または両方よりも大きくなる構成とすることも可能である。それ以外にも、抵抗性ＴＦＴをなすチャネル部におけるチャネル長とチャネル幅とのいずれか一方を、画素用ＴＦＴをなす画素用チャネル部におけるチャネル長とチャネル幅とのいずれか一方と同じ大きさとすることも可能である。その場合であっても、抵抗性ＴＦＴをなすチャネル部におけるチャネル長をチャネル幅で除した比率が、画素用ＴＦＴをなす画素用チャネル部におけるチャネル長をチャネル幅で除した比率よりも大きくなる構成とするのが好ましい。

　（３）上記した各実施形態（実施形態７，１０を除く）では、抵抗性ＴＦＴをなすチャネル部が、画素用ＴＦＴをなす画素用チャネル部と同一材料からなる場合を例示したが、抵抗性ＴＦＴをなすチャネル部の材料を、画素用ＴＦＴをなす画素用チャネル部の材料とは異ならせることも可能である。その場合、抵抗性ＴＦＴをなすチャネル部に電子移動度の低い半導体材料を用いるようにすれば、抵抗性ＴＦＴをなすチャネル部におけるチャネル長をチャネル幅で除した比率を、画素用ＴＦＴをなす画素用チャネル部におけるチャネル長をチャネル幅で除した比率と同等にしたり、或いは小さくすることが可能である。

　（４）上記した各実施形態では、共通電極部または補助容量配線部における基準電位が常時一定とされる構成のものを例示したが、共通電極部または補助容量配線部における基準電位が変動する構成においても本発明は適用可能である。

　（５）上記した実施形態２，４，６では、５つの抵抗性ＴＦＴを直列に接続した構成を例示したが、直列に接続する抵抗性ＴＦＴの数は適宜に変更可能であり、例えば２つ～４つとしたり、６つ以上とすることが可能である。

　（６）上記した実施形態７，１０では、抵抗性配線部が第１配線部と第２配線部との２本から構成される場合を例示したが、抵抗性配線部が３本以上の配線部からなる構成とすることも可能である。また、抵抗性配線部の具体的な配索経路などは適宜に変更可能である。

　（７）上記した実施形態１１，１２の変形例として、抵抗性ＴＦＴを複数直列に接続することも可能である。その場合、複数の抵抗性ＴＦＴの間に抵抗性配線部を介在させることも可能である。

　（８）上記した実施形態１１，１２の変形例として、画素電極部と抵抗性ＴＦＴとの間に抵抗性配線部を介在させる形で配置することも可能である。

　（９）上記した実施形態１３の変形例として、画素電極部と第１抵抗性ＴＦＴとの間に抵抗性配線部を介在させる形で配置することも可能である。

　（１０）上記した実施形態１３の変形例として、第１抵抗性ＴＦＴをなす第１ドレイン電極部と第２抵抗性ＴＦＴをなす第２ソース電極部との間に抵抗性配線部を介在させる形で配置することも可能である。

　（１１）上記した実施形態１３の変形例として、第１抵抗性ＴＦＴと第２抵抗性ＴＦＴとのうちのいずれか一方または両方を複数形成することも可能である。

　（１２）上記した各実施形態では、抵抗性素子として抵抗性ＴＦＴや抵抗性配線部を用いた場合を例示したが、他の素子を用いることも可能である。例えば、電極部を２つ備え、それら２つの電極部間に半導体膜が介在する形で配される抵抗性ダイオードを抵抗性素子として用いることも可能である。その場合でも、抵抗性ダイオードの半導体膜として画素用ＴＦＴをなす画素用チャネル部と同じ材料を用いるのが好ましい。

　（１３）上記した各実施形態では、共通電極部に印加される基準電位と、補助容量配線部に印加される基準電位とが同電位とされる場合を示したが、共通電極部に印加される基準電位と、補助容量配線部に印加される基準電位とが異なる電位とされるものにも本発明は適用可能である。

　（１４）上記した各実施形態以外にも、液晶パネルを駆動するに際して適用するフレームレートは適宜に変更可能であり、例えば１２０ｆｐｓや２４０ｆｐｓなどとすることも可能である。

　（１５）上記した各実施形態では、ＦＦＳ型の液晶パネルについて例示したが、それ以外にも例えばＩＰＳ型の液晶パネルにも本発明は適用可能である。さらには、共通電極部がＣＦ基板側に形成されたＶＡ型の液晶パネルやＭＶＡ型の液晶パネルにも本発明は適用可能である。

　（１６）上記した各実施形態では、画素用ＴＦＴをなす画素用チャネル部や抵抗性ＴＦＴをなすチャネル部に用いる酸化物半導体としてＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を例示したが、他の酸化物半導体を用いることも可能である。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。

　（１７）上記した各実施形態では、画素用ＴＦＴをなす画素用チャネル部や抵抗性ＴＦＴをなすチャネル部の材料として酸化物半導体を用いた場合を示したが、それ以外にもアモルファスシリコンや多結晶シリコンを用いることも可能である。多結晶シリコンを用いる場合には、ＣＧシリコン（Continuous Grain Silicon）を用いるのが好ましい。

　（１８）上記した各実施形態では、第１金属膜及び第２金属膜がチタン（Ｔｉ）及び銅（Ｃｕ）の積層膜により形成される場合を示したが、例えばチタンに代えてモリブデン（Ｍｏ）、窒化モリブデン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、モリブデン－チタン合金（ＭｏＴｉ）、モリブデン－タングステン合金（ＭｏＷ）などを用いることも可能である。それ以外にも、チタン、銅、アルミニウムなどの単層の金属膜を用いることも可能である。

　（１９）上記した各実施形態では、液晶表示装置のスイッチング素子としてＴＦＴ（画素用ＴＦＴ）を用いたが、ＴＦＴ以外のスイッチング素子（例えば薄膜ダイオード（ＴＦＤ））を用いた液晶表示装置にも適用可能であり、またカラー表示する液晶表示装置以外にも、白黒表示する液晶表示装置にも適用可能である。

　（２０）上記した各実施形態では、アレイ基板の非表示部に列制御回路部及び行制御回路部を設けるようにした場合を示したが、列制御回路部と行制御回路部とのいずれかまたは双方を省略し、その機能をドライバに担わせることも可能である。行制御回路部を省略した場合には、非表示部側コンタクトホールについても省略されることになる。

　（２１）上記した各実施形態では、ドライバをアレイ基板上に直接ＣＯＧ実装したものを示したが、アレイ基板に対してＡＣＦを介して接続したフレキシブル基板上にドライバを実装するようにしたものも本発明に含まれる。

　（２２）上記した各実施形態では、縦長な方形状をなす液晶パネルを例示したが、横長な方形状をなす液晶パネルや正方形状をなす液晶パネルにも本発明は適用可能である。

　（２３）上記した各実施形態に記載した液晶パネルに対して、タッチパネルや視差バリアパネル（スイッチ液晶パネル）などの機能性パネルを積層する形で取り付けるようにしたものも本発明に含まれる。また、液晶パネルに直接タッチパネルパターンを形成するようにしたものも本発明に含まれる。

　（２４）上記した各実施形態では、液晶表示装置が備えるバックライト装置としてエッジライト型のものを例示したが、直下型のバックライト装置を用いるようにしたものも本発明に含まれる。

　（２５）上記した各実施形態では、外部光源であるバックライト装置を備えた透過型の液晶表示装置を例示したが、本発明は、外光を利用して表示を行う反射型液晶表示装置にも適用可能であり、その場合はバックライト装置を省略することができる。

　（２６）上記した各実施形態では、液晶表示装置のスイッチング素子としてＴＦＴを用いたが、ＴＦＴ以外のスイッチング素子（例えば薄膜ダイオード（ＴＦＤ））を用いた液晶表示装置にも適用可能であり、またカラー表示する液晶表示装置以外にも、白黒表示する液晶表示装置にも適用可能である。

　（２７）上記した各実施形態では、一対の基板間に液晶層が挟持された構成とされる液晶パネルについて例示したが、一対の基板間に液晶材料以外の機能性有機分子を挟持した表示パネルについても本発明は適用可能である。

　（２８）上記した各実施形態では、表示パネルとして液晶パネルを例示したが、それ以外にも例えばＰＤＰ（プラズマディスプレイパネル）や有機ＥＬパネルなどの表示パネルにも本発明は適用可能である。

　（２９）上記した各実施形態では、小型または中小型に分類され、携帯型情報端末、携帯電話（スマートフォンを含む）、ノートパソコン（タブレット型ノートパソコンを含む）、デジタルフォトフレーム、携帯型ゲーム機、電子インクペーパなどの各種電子機器などに用いされる液晶パネルを例示したが、画面サイズが例えば２０インチ～９０インチで、中型または大型（超大型）に分類される液晶パネルにも本発明は適用可能である。その場合、液晶パネルをテレビ受信装置、電子看板（デジタルサイネージ）、電子黒板などの電子機器に用いることが可能とされる。

　１１…液晶パネル（表示装置）、１１ａ…アレイ基板、１１ｂ…ＣＦ基板、１１ｃ…液晶層、１１ｈ…カラーフィルタ、１７，１１７，２１７，３１７，４１７，５１７，６１７，８１７，９１７，１０１７，１１１７，１２１７…画素用ＴＦＴ（スイッチング素子、画素用トランジスタ）、１７ａ，２１７ａ，４１７ａ…画素用ゲート電極部、１７ｂ，２１７ｂ，４１７ｂ…画素用ソース電極部、１７ｃ，２１７ｃ，４１７ｃ…画素用ドレイン電極部、１７ｄ，２１７ｄ，４１７ｄ…画素用チャネル部、１８，１１８，２１８，３１８，４１８，５１８，６１８，７１８，８１８，９１８，１０１８，１１１８，１２１８…画素電極部（画素部）、２２，１２２，２２２，３２２，４２２，５２２，６２２，１０２２，１１２２，１２２２…共通電極部（基準電位部）、３２，１３２，７３２，１０３２…抵抗性ＴＦＴ（抵抗性素子、トランジスタ）、３２ａ，１３２ａ，７３２ａ，１０３２ａ…ゲート電極部、３２ｂ，１３２ｂ，７３２ｂ，１０３２ｂ…ソース電極部、３２ｃ，１３２ｃ，７３２ｃ，１０３２ｃ…ドレイン電極部、３２ｄ，７３２ｄ…チャネル部、３３，３３３，８３３，１１３３…抵抗性ＴＦＴ（抵抗性素子、トランジスタ）、３３ａ，３３３ａ，８３３ａ，１１３３ａ…ゲート電極部、３３ｂ，３３３ｂ，８３３ｂ，１１３３ｂ…ソース電極部、３３ｃ，３３３ｃ，８３３ｃ，１１３３ｃ…ドレイン電極部、３３ｄ，８３３ｄ…チャネル部、４８，５４８，１２４８…抵抗性ＴＦＴ（抵抗性素子、トランジスタ）、４９，５４９，１２４９…第１抵抗性ＴＦＴ（第１トランジスタ）、４９ａ，１２４９ａ…第１ゲート電極部、４９ｂ，１２４９ｂ…第１ソース電極部、４９ｃ，５４９ｃ，１２４９ｃ…第１ドレイン電極部、４９ｄ…第１チャネル部、５０，５５０，１２５０…第２抵抗性ＴＦＴ（第２トランジスタ）、５０ａ，１２５０ａ…第２ゲート電極部、５０ｂ，１２５０ｂ…第２ソース電極部、５０ｃ，５５０ｃ，１２５０ｃ…第２ドレイン電極部、５０ｄ…第２チャネル部、５６，９５６，１０５６，１１５６，１２５６…抵抗性配線部（配線部）、７２５，８２５…補助容量配線部（基準電位部）

Claims

　画素部と、
　前記画素部に接続されて前記画素部を充電することが可能なスイッチング素子と、
　基準電位とされる基準電位部と、
　前記画素部と前記基準電位部とに対して間に介在する形で接続され、前記画素部と前記基準電位部との間を移動する電荷に対する抵抗成分を構成する抵抗性素子と、を備える表示装置。
　前記抵抗性素子には、ゲート電極部と、ソース電極部と、ドレイン電極部と、前記ソース電極部と前記ドレイン電極部とを接続するチャネル部と、を少なくとも有していて、前記ゲート電極部が前記画素部と前記基準電位部とのいずれかに接続されるとともに、前記ソース電極部と前記ドレイン電極部とのうちのいずれか一方が前記画素部に、他方が前記基準電位部にそれぞれ接続されるトランジスタが含まれる請求項１記載の表示装置。
　前記スイッチング素子は、画素用ゲート電極部と、画素用ソース電極部と、前記画素部に接続される画素用ドレイン電極部と、前記画素用ソース電極部と前記画素用ドレイン電極部とを接続する画素用チャネル部と、を少なくとも有する画素用トランジスタからなるものとされており、
　前記抵抗性素子を構成する前記トランジスタは、前記チャネル部が前記スイッチング素子を構成する前記画素用トランジスタの前記画素用チャネル部と同一材料からなる請求項２記載の表示装置。
　前記抵抗性素子を構成する前記トランジスタは、前記チャネル部における前記ソース電極部と前記ドレイン電極部との間の距離である長さ寸法を幅寸法で除した比率が、前記スイッチング素子を構成する前記画素用トランジスタの前記画素用チャネル部における前記画素用ソース電極部と前記画素用ドレイン電極部との間の距離である長さ寸法を幅寸法で除した比率よりも大きくなるよう形成されている請求項３記載の表示装置。
　前記抵抗性素子を構成する前記トランジスタは、前記ゲート電極部及び前記ソース電極部が前記画素部に、前記ドレイン電極部が前記基準電位部にそれぞれ接続されている請求項２から請求項４のいずれか１項に記載の表示装置。
　前記抵抗性素子を構成する前記トランジスタは、前記ドレイン電極部が前記画素部に、前記ゲート電極部及び前記ソース電極部が前記基準電位部にそれぞれ接続されている請求項２から請求項４のいずれか１項に記載の表示装置。
　前記抵抗性素子を構成する前記トランジスタには、
　第１ゲート電極部と、第１ソース電極部と、第１ドレイン電極部と、前記第１ソース電極部と前記第１ドレイン電極部とを接続する第１チャネル部と、を少なくとも有していて、前記第１ゲート電極部及び前記第１ソース電極部が前記画素部にそれぞれ接続される第１トランジスタと、
　第２ゲート電極部と、第２ソース電極部と、第２ドレイン電極部と、前記第２ソース電極部と前記第２ドレイン電極部とを接続する第２チャネル部と、を少なくとも有していて、前記第２ゲート電極部及び前記第２ソース電極部が前記基準電位部にそれぞれ接続され且つ前記前記第２ドレイン電極部が前記第１ドレイン電極部に接続される第２トランジスタと、が含まれている請求項２から請求項４のいずれか１項に記載の表示装置。
　前記抵抗性素子は、前記トランジスタを複数直列に接続してなる請求項２から請求項７のいずれか１項に記載の表示装置。
　前記抵抗性素子には、前記画素部と前記基準電位部との間を引き回される配線部が含まれる請求項１から請求項８のいずれか１項に記載の表示装置。
　前記画素部との間で静電容量を形成する共通電極部が備えられており、
　前記基準電位部は、前記共通電極部からなる請求項１から請求項９のいずれか１項に記載の表示装置。
　前記画素部との間で静電容量を形成する補助容量配線部が備えられており、前記基準電位部は、前記補助容量配線部からなる請求項１から請求項９のいずれか１項に記載の表示装置。
　前記スイッチング素子は、画素用ゲート電極部と、画素用ソース電極部と、前記画素部に接続される画素用ドレイン電極部と、前記画素用ソース電極部と前記画素用ドレイン電極部とを接続する画素用チャネル部と、を有する画素用トランジスタからなるものとされており、
　前記画素用チャネル部は、酸化物半導体からなる請求項１から請求項１１のいずれか１項に記載の表示装置。
　前記酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含んでいる請求項１２記載の表示装置。
　前記酸化物半導体は、結晶性を有している請求項１３記載の表示装置。
　前記画素部、前記スイッチング素子、前記基準電位部、及び前記抵抗性素子が配されたアレイ基板と、前記アレイ基板と対向状をなすとともにカラーフィルタが配されたＣＦ基板と、前記アレイ基板と前記ＣＦ基板との間に挟持される液晶層と、を備える導光板１から請求項１４のいずれか１項に記載の表示装置。