WO2014168282A1 - 광 수신 장치 - Google Patents

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WO2014168282A1
WO2014168282A1 PCT/KR2013/003560 KR2013003560W WO2014168282A1 WO 2014168282 A1 WO2014168282 A1 WO 2014168282A1 KR 2013003560 W KR2013003560 W KR 2013003560W WO 2014168282 A1 WO2014168282 A1 WO 2014168282A1
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signal
output
voltage
input
output voltage
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PCT/KR2013/003560
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French (fr)
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김충환
박찬용
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우리로광통신 주식회사
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    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
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    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G—PHYSICS
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    • G01S7/483—Details of pulse systems
    • G01S7/486—Receivers
    • G01S7/4861—Circuits for detection, sampling, integration or read-out

Definitions

  • the present invention relates to an optical receiving apparatus, and more particularly, to a laser detection and ranging (LADAR) receiving apparatus.
  • LADAR laser detection and ranging
  • LADAR technology is developed to obtain a variety of information on the terrain, features, and the like.
  • LADAR technology emits a pulsed laser toward the target, measures the flight time of the pulsed laser reflected from the target, and uses the speed of light to derive the distance to the target.
  • the performance of this LADAR technology is evaluated by sensitivity, multi-target resolution, dynamic range, walk-error, range accuracy, etc. .
  • a LADAR receiver includes an optical receiving element such as a photo diode (PD) or an avalanche photo diode (APD), a trans-impedance amplifier (TIA), and a discriminator. And the like.
  • PD photo diode
  • APD avalanche photo diode
  • TIA trans-impedance amplifier
  • the TIA converts and amplifies the current signal input from the optical receiving element into a voltage signal.
  • TIA is an analog signal processing configuration that has the greatest impact on the performance of LADAR receivers. That is, the performance of the LADAR receiving apparatus may be determined according to specifications of gain, noise, recovery time, operating region, etc. of the TIA.
  • the TIA may be classified into a resistive-feedback TIA (R-TIA) and a capacitive-feedback TIA (C-TIA) according to a method of converting a current signal into a voltage signal.
  • R-TIA uses a resistor as a negative feedback device and a resistive negative feedback method that converts a current signal into a voltage signal according to Ohm's law.
  • C-TIA uses a capacitor as a negative feedback element and converts a current signal into a voltage signal according to a charge amount formula.
  • the C-TIA charges most of the input pulse current into the negative feedback capacitor. Since the voltage charged in the negative feedback capacitor is not automatically discharged even when a current signal is not input, a separate circuit for discharging is required. In general, the discharge circuit uses a switching element connected in parallel to the input and output terminals of the C-TIA.
  • R-TIA exhibits nearly the same rise and fall times of the output voltage signal because of the linear nature of the resistor. That is, the output voltage signal has a nearly symmetrical waveform form. Therefore, it is mainly used in the optical communication system in which a high speed pulse signal is continuously input.
  • a discriminating circuit mainly uses a leading-edge timing discriminator that detects a rising edge of an R-TIA output voltage signal and determines a time.
  • the pulse signal magnitude varies greatly depending on the distance to the target, physical properties such as the reflection coefficient of the target, surface conditions, and the like.
  • the LADAR receiving device may receive reflected pulse signals having different sizes depending on the target.
  • the optical signal A having a relatively large magnitude becomes the reference voltage Vth.
  • the difference occurs between the time point t1 at which the error occurs and the time point t2 at which the small optical signal B becomes equal to or greater than the reference voltage Vth.
  • a walk error may incorrectly determine that the distance is different by the difference between the time point t1 and the time point t2 with respect to the incident light signal B.
  • the R-TIA method can be applied only to a system having a short sensing distance due to poor reception sensitivity, and it is difficult to apply to a system requiring a sensing distance of several km or more.
  • the R-TIA method has a lot of noise due to resistance. In this case, the price may increase because a separate high-performance device must be used to implement low-noise and high-sensitivity R-TIA.
  • an embodiment of the present invention can be applied to a system requiring a sensing distance of several km using a relatively low noise and low-cost C-TIA, and provides an optical receiver capable of preventing a work error. do.
  • An embodiment of the present invention relates to a light receiving apparatus, comprising: a light detecting unit for detecting light reflected from a target and inputting the light into an input current signal; A preamplifier for converting the input current signal into an output voltage signal; And a determination unit configured to calculate an output start time point of the output voltage signal using first and second reference voltages, and output a digital detection signal by delaying the calculated output start time point by a preset fixed delay time.
  • the preamplifier compares the output voltage signal with a preset reset reference voltage during a discharge period of the output voltage signal, and presets the output voltage signal according to a comparison result and an output detection signal that detects the output of the digital detection signal. It is characterized by discharging in size.
  • the light sensing unit may include a photodiode or an avalanche photodiode.
  • the preamplifier includes an inverting amplifier which integrates the input current signal to output the output voltage signal; A negative feedback capacitor connected between the input terminal and the output terminal of the inverting amplifier; A negative feedback resistor connected in parallel with the negative feedback capacitor; And a discharge unit configured to discharge a current charged in an input terminal of the inverting amplifier by a preset current value during a preset reset duration according to the reset reference voltage and the output sensing signal.
  • the inverting amplifier may include a CMOS inverter connected in at least three stages.
  • the discharge unit includes a comparator including a non-inverting terminal to which the output voltage signal is input, an inverting terminal to which the reset reference voltage is input, and an output terminal to output a comparison signal; A logical product gate configured to perform a logical product operation on the comparison signal and the output detection signal; A current source for sinking a current corresponding to the preset current value from the input terminal; And a transistor connecting the input terminal and the current source according to the output of the logical product gate.
  • the preamplifier further includes a filter configured to filter a high band of the output voltage signal.
  • the filter unit may include a high band filter for increasing a slope of the rising edge of the output voltage signal.
  • the preamplifier further includes an amplifier configured to amplify, buffer, and output the output voltage signal.
  • the amplifier includes an active load for adjusting the magnitude of the output voltage signal; A common source amplifier inverting and amplifying the output voltage signal scaled by the active load; And a source follower buffer for buffering the inverted amplified output voltage signal.
  • the determination unit may include: a first comparison unit configured to output first and second comparison signals by comparing the output voltage signal and the first and second reference voltages, respectively; A voltage-time converter configured to generate a ramp voltage corresponding to a section from an output start time of the output voltage signal to a time point when the output voltage signal becomes greater than or equal to a second reference voltage according to the first and second comparison signals; And a second comparison unit configured to compare the ramp voltage with a delay setting voltage set to a magnitude corresponding to the fixed delay time and output the digital detection signal.
  • the first comparator may include a first comparator including a non-inverting terminal to which the output voltage signal is input, an inverting terminal to which the first reference voltage is input, and an output terminal to which the first comparison signal is output; And a second comparator including a non-inverting terminal to which the output voltage signal is input, an inverting terminal to which the second reference voltage is input, and an output terminal to which the second comparison signal is output.
  • the voltage-time converter detects a rising edge of each of the output voltage signals according to the first and second comparison signals, and includes a first edge from the rising edge of the first comparison signal to the rising edge of the second comparison signal.
  • the ramp voltage rises to a voltage level and rises from the falling edge of the second comparison signal to the second voltage level.
  • the voltage-time converter may include a first current source supplying a first current; A second current source for supplying a second current; A capacitor outputting the lamp voltage corresponding to at least one of the first current and the second current; A first switching element selectively turned on according to the first comparison signal to connect the first current source and the capacitor; A second switching element selectively turned on according to an inversion signal of the second comparison signal to connect the second current source and the capacitor; And a third switching element which is selectively turned on according to the inversion signal of the first comparison signal to discharge the lamp voltage charged in the capacitor.
  • the second reference voltage is set to a voltage level two times higher than the first reference voltage, the first and second currents are set to the same magnitude, and the voltage-time converting unit is the first voltage of the lamp voltage.
  • the voltage level is increased by twice the second voltage level.
  • the second comparator may include a comparator including a non-inverting terminal to which the ramp voltage is input, an inverting terminal to which the delay setting voltage is input, and an output terminal to which the digital detection signal is output.
  • the determination unit may further include a digital signal processor configured to process and determine the digital detection signal to calculate a distance to the target.
  • the optical receiver according to the embodiment of the present invention can be applied to a system requiring a sensing distance of several km using a relatively low noise and low-cost C-TIA, and can prevent work errors. to provide.
  • 1 is a view for explaining a general optical receiving device.
  • FIG. 2 is a block diagram showing an optical receiving apparatus according to an embodiment of the present invention.
  • FIG. 3 is a detailed circuit diagram illustrating the light detector 100 and the preamplifier 200 shown in FIG. 2.
  • FIG. 4 is a detailed circuit diagram showing the discharge portion 214 shown in FIG.
  • FIG. 5 is a waveform diagram illustrating the operation of the preamplifier 200 according to an exemplary embodiment of the present invention.
  • FIG. 6 is a detailed block diagram of the determining unit 300 shown in FIG. 2.
  • FIG. 7 is a detailed circuit diagram of the first comparator 310 shown in FIG. 6.
  • FIG. 8 is a detailed circuit diagram illustrating the voltage-time converter 320 and the second comparator 330 shown in FIG. 6.
  • 9 to 11 are views for explaining the operation of the determination unit 300 according to an embodiment of the present invention.
  • FIG. 13 illustrates I / O delay time according to the magnitude of an input current signal Iapd.
  • FIG. 2 is a block diagram illustrating an optical receiver according to an embodiment of the present invention.
  • the optical receiver 1 includes a light detector 100, a preamplifier 200, and a determiner 300.
  • the light detector 100 detects the input light and converts the light into an input current signal Iapd.
  • the input current signal Iapd converted through the light detector 100 preferably includes at least one pulse signal. In the following description, it is assumed that the pulse signal has a square wave shape.
  • the light detector 100 includes a photodiode PD or an avalanche photodiode APD.
  • An embodiment of the present invention will be described by using an example of a high-sensitivity Avalanche Photodiode (APD) for application to a LADAR system for remote measurement.
  • APD Avalanche Photodiode
  • the preamplifier 200 receives an input current signal Iapd from the light detector 100 and converts the input current signal Iapd into an output voltage signal Vo.
  • the preamplifier 200 corrects the pulse waveform distortion of the converted output voltage signal Vo and amplifies and buffers the output voltage signal Vo to a size that can be discriminated by the determination unit 300.
  • the determination unit 300 calculates an input time point of the input current signal Iapd, that is, a time point at which the output voltage signal Vo starts to be output, using the first and second reference voltages VTH1 and VTH2.
  • the digital detection signal Dout is output by delaying a predetermined delay time from the time point.
  • the fixed delay time is a time set corresponding to the delay set voltage Vdelay.
  • FIG. 3 is a detailed circuit diagram illustrating the light detector 100 and the preamplifier 200 shown in FIG. 2.
  • the preamplifier 200 includes a first amplifier 210, a filter 220, and a second amplifier 230.
  • the light sensing unit 100 expresses an avalanche photodiode (APD) as an equivalent circuit, and includes a current source IS1 and a current source IS1 that generate an input current signal Iapd output from the avalanche photodiode (APD).
  • APD avalanche photodiode
  • Cp Parasitic capacitor
  • the first amplifier 210 receives an input current signal Iapd from the photo sensor 100 and converts the input current signal Iapd into an output voltage signal Vo.
  • the first amplifier 210 may integrate and amplify the input current signal Iapd to serve as an integrator that outputs an output voltage signal Vo.
  • the first amplifier 210 returns the output voltage signal Vo to the DC bias voltage level through the negative feedback resistor Rf during the discharge period in which the input current signal Iapd is not input.
  • the first amplifier 210 forces the output voltage signal Vo from the input terminal Nin when the voltage level of the output voltage signal Vo is lower than the preset reset reference voltage Vreset. By discharging, the output voltage signal Vo is returned by a predetermined magnitude.
  • the first amplifier 210 may forcibly discharge the output voltage signal Vo after the digital detection signal Dout is output from the determination unit 300.
  • the first amplifier 210 includes an inverting amplifier 212, a negative feedback capacitor Cf, a negative feedback resistor Rf, and a discharge unit 214.
  • the inverting amplifier 212 includes an input terminal Nin that is connected in parallel with the parasitic capacitor Cp to receive the input current signal Iapd and an output terminal Nout that outputs the output voltage signal Vo.
  • Equation 1 the charge-to-voltage conversion gain of the inverting amplifier 212 is defined as Equation 1 below.
  • C is the size of the negative feedback capacitor (Cf)
  • Q is the amount of charge charged in the negative feedback capacitor (Cf).
  • the size of the parasitic capacitor Cp may be designed within several pF so as to ignore current leakage to the parasitic capacitor Cp.
  • the inverting amplifier 212 should always maintain a high gain up to or above a frequency band inversely proportional to the pulse duration of the input current signal Iapd at the operating temperature. do.
  • an embodiment of the present invention may be configured by connecting the inverting amplifier 212 to a CMOS inverter having a larger transconductance (Gm) in three stages compared to a common source amplifier or a cascode amplifier.
  • Gm transconductance
  • the negative feedback capacitor Cf charges a charge corresponding to the input current signal Iapd.
  • the negative feedback capacitor Cf includes one end connected to the input terminal Nin of the inverting amplifier 212 and the other end connected to the output terminal Nout.
  • Negative feedback capacitor (Cf) is preferably set to a size of several tens fF to increase the charge-voltage conversion gain.
  • the negative feedback resistor Rf stabilizes the output voltage signal Vo to the DC bias voltage level.
  • the negative feedback resistor Rf is connected in parallel to the negative feedback capacitor Cf.
  • Negative feedback resistance (Rf) is large enough not to affect the noise characteristics of the inverting amplifier 212, the diode of the light sensing unit 100 (for example, an avalanche photodiode (APD)) increases as the temperature increases It is desirable to set the resistance value in a range small enough to compensate for the dark current of.
  • the negative feedback resistor Rf is preferably set to a resistance value larger than the impedance of the negative feedback capacitor Cf at the maximum operating frequency.
  • the discharge unit 214 compares the output voltage signal Vo with the reset reference voltage Vreset. If the voltage level of the output voltage signal Vo is lower than the reset reference voltage Vreset, the reset signal Reset is performed. To activate the output.
  • the discharge unit 214 resets the charge charged in the input terminal Nin of the inverting amplifier 212 at a time point when the reset signal Sreset and the output detection signal Sdet are simultaneously activated. While discharged by a predetermined current value.
  • the output detection signal Sdet is activated at the time when the output of the digital detection signal Dout is started from the determination unit 300.
  • the discharge unit 214 includes a comparator 216, an AND gate AND1, a transistor M1, and a current source IS3.
  • the comparator 216 compares the output voltage signal Vo with the reset reference voltage Vreset and outputs a reset signal.
  • the comparator 216 includes a non-inverting terminal (+) to which the output voltage signal Vo is input, an inverting terminal (-) to which a reset reference voltage Vreset is input, and an output terminal to which a reset signal (Sreset) is output. do.
  • the AND gate AND1 performs a logical multiplication operation on the reset signal Reset and the output detection signal Sdet, and outputs the result.
  • the transistor M1 is selectively turned on according to the output of the logic sum gate AND1 to connect the input terminal Nin and the current source IS3.
  • Current source IS3 is connected to input terminal Nin through transistor M1 to sink current from input terminal Nin.
  • the current source IS3 is preferably designed to supply a current whose product with the reset duration Treset cancels the amount of change ⁇ Vo of the output voltage signal Vo in Equation 1 above. .
  • the first amplifier 200 uses the negative feedback resistor Rf to charge the charge charged in the negative feedback capacitor Cf with a DC bias voltage level. Slowly discharge, and when the magnitude of the optical signal is large, the charge charged in the negative feedback capacitor (Cf) through the discharge unit 214 is forcibly discharged to a level close to the DC bias voltage level at a high speed. Therefore, the stabilization time is shorter than when using a switching element.
  • the embodiment of the present invention is not limited thereto, and although the magnitude of the input current signal Iapd is small, the input current signal Iapd is input again before the discharge is completed because the discharge speed of the negative feedback resistor Rf is low. As the charge charges accumulate, the discharge unit 214 may operate when the output voltage signal Vo becomes less than or equal to the reset reference voltage Vreset.
  • the filter unit 220 corrects and outputs a pulse waveform distortion of the output voltage signal Vo. Specifically, the filter unit 220 filters the high band of the output voltage signal Vo to reduce the RC time constant of the rising edge of the output voltage signal Vo. That is, the filter 220 increases the slope of the rising edge of the output voltage signal Vo to control the rising edge and the falling edge of the output voltage signal Vo to become closer to symmetrical shapes.
  • the filter unit 220 includes a capacitor (C1) and a resistor (R1).
  • the capacitor C1 includes one end connected to the output terminal Nout and the other end connected to one end of the resistor R1.
  • the second amplifier 230 amplifies, buffers, and outputs the output voltage signal Vo output from the filter 220.
  • the second amplifier 230 may set a gain such that the gain becomes large enough to reduce a determination error due to an internal offset voltage. have.
  • the second amplifier 230 includes a current source IS2, capacitors C2 and C3, a resistor R2, and transistors T1 to T4.
  • the current source IS2 and the capacitor C2 determine the operating currents of the signal amplifying transistor T1 and the buffer transistor T2.
  • the transistor T3 constitutes a common source amplifier for inverting and amplifying the output voltage signal Vo, which is scaled by the resistor R2, and the transistor T4 buffers the inverted and amplified output voltage signal Vo. Configure the source follower buffer.
  • the current source IS2 supplies a current having a predetermined magnitude to the drain terminal of the transistor T1.
  • the capacitor C2 includes one end connected to the drain terminal of the transistor T1 and the other end connected between the ground terminal and sets a ground potential for the AC power source AC.
  • the capacitor C3 includes one end connected to the source terminal of the transistor T4 and the other end connected to the output terminal OUT.
  • the resistor R2 includes one end connected to the power supply terminal VDD and the other end connected to the gate terminal of the transistor T3.
  • a drain terminal and a gate terminal are connected to each other, and the gate terminal is connected to the other end of the resistor R1.
  • the source terminal of the transistor T1 is connected to the ground terminal.
  • the gate terminal of the transistor T2 is connected to the other end of the resistor R1, and the drain terminal is connected to the source terminal of the transistor T4.
  • the source terminal of the transistor T2 is connected to the ground terminal.
  • the drain terminal of the transistor T3 is connected to one end of the resistor R2, and the gate terminal is connected to the other end of the resistor R2.
  • the source terminal of the transistor T3 is connected to the ground terminal.
  • the gate terminal of the transistor T4 is connected to the other end of the resistor R2 and the drain terminal is connected to the power supply terminal VDD.
  • the source terminal of the transistor T4 is connected to one end of the capacitor C3.
  • FIG. 5 is a waveform diagram illustrating the operation of the preamplifier 200 according to an exemplary embodiment of the present invention.
  • FIG. 5A illustrates an output voltage signal Vo output from the output terminal Nout of the first amplifier 210
  • FIG. 5B illustrates a digital detection signal Dout. .
  • the output detection signal Sdet is activated. Then, the transistor M1 is turned on at the time P5, and the charge charged in the negative feedback capacitor Cf is discharged at a preset current value for a preset reset duration Treset. Then, the charge remaining in the negative feedback capacitor Cf is almost discharged by the negative feedback resistor Rf, and the output voltage signal Vo rises to the DC bias voltage level.
  • the preamplifier 200 may minimize the number of discharges by selectively discharging according to the magnitude of the input current signal Iapd using the negative feedback resistor Rf and the discharge unit 214. Can be.
  • FIG. 6 is a detailed block diagram of the determining unit 300 shown in FIG. 2.
  • the determiner 300 may include a first comparator 310, a voltage-time converter 320, a second comparator 330, and a digital signal processor 340. It includes.
  • the first comparator 310 compares the output voltage signal Vo output from the preamplifier 200 with the first reference voltage VTH1 and the second reference voltage VTH2, respectively, to compare the first and second comparison signals. Outputs (COUT1, COUT2).
  • the voltage-time converter 320 has an output voltage signal Vo greater than or equal to the second reference voltage VTH1 from a start point of output of the output voltage signal Vo according to the first and second comparison signals COUT1 and COUT2.
  • the ramp voltage Vramp corresponding to the section up to the point in time is generated.
  • the voltage-time converter 320 detects the rising edge of the output voltage signal Vo according to the first and second comparison signals COUT1 and COUT2, and starts from the rising edge of the first comparison signal COOUT1.
  • the ramp voltage Vramp rises with the slope of the first voltage level to the rising edge of the second comparison signal COUT2 and rises with the slope of the second voltage level from the rising edge of the second comparison signal COUT2.
  • the second comparator 330 compares the magnitude of the ramp voltage Vramp and the delay setting voltage Vdelay, and compares the magnitudes of the ramp voltage Vramp with the digital detection signal at the time when the ramp voltage Vramp becomes equal to or greater than the delay setting voltage Vdelay. Dout).
  • the digital signal processor 340 processes and determines the digital detection signal Dout to calculate a distance to the target.
  • FIG. 7 is a detailed circuit diagram of the first comparator 310 shown in FIG. 6.
  • the first comparator 310 includes a first comparator 312 and a second comparator 314.
  • the first comparator 312 compares the output voltage signal Vo with the first reference voltage VTH1 to output the first comparison signal COUT1.
  • the first comparator 312 includes a non-inverting terminal (+) to which the output voltage signal Vo is input, an inverting terminal (-) to which the first reference voltage VTH1 is input, and a first comparison signal COUT1. It includes an output terminal output.
  • the second comparator 314 compares the output voltage signal Vo with the second reference voltage VTH2 and outputs a second comparison signal COUT2.
  • the second comparator 314 may include a non-inverting terminal (+) to which the output voltage signal Vo is input, an inverting terminal (-) to which the second reference voltage VTH2 is input, and a second comparison signal COUT2. It includes an output terminal output.
  • FIG. 8 is a detailed circuit diagram illustrating the voltage-time converter 320 and the second comparator 330 shown in FIG. 6.
  • the voltage-time converter 320 includes current sources IS4 and IS5, switching elements SW1 to SW3, and a capacitor C4.
  • the current source IS4 is controlled by the switching element SW1 to supply the current I1 to the capacitor C4.
  • the current source IS5 is controlled by the switching element SW2 to supply the current I2 to the capacitor C4.
  • the current I1 and the current I2 are preferably current values of the same magnitude.
  • the switching element SW1 is connected between the current source IS4 and the capacitor C4 and is selectively turned on according to the first comparison signal COUT1.
  • the switching element SW2 is connected between the current source IS5 and the capacitor C4 and is selectively turned on according to the inversion signal / COUT2 of the second comparison signal COUT2.
  • the capacitor C4 includes one end connected in common to the switching element SW1 and the switching element SW2 and the other end connected between the ground terminal.
  • the lamp voltage Vramp is output in response to the charge charged in the capacitor C4 by the current sources IS4 and IS5.
  • the switching element SW3 is connected in parallel between one end and the other end of the capacitor C4 and is selectively turned on according to the inversion signal / COUT1 of the first comparison signal COUT1.
  • the charge charged in the capacitor C4 is discharged by the switching element SW3.
  • the second comparator 330 includes a comparator 332.
  • the comparator 332 includes a non-inverting terminal (+) to which the ramp voltage Vramp is input, an inverting terminal (-) to which the delay setting voltage Vdelay is input, and an output terminal to which the digital detection signal Dout is output.
  • FIG. 9 to 11 are views for explaining the operation of the determination unit 300 according to an embodiment of the present invention.
  • the solid line is indicated as corresponding to the output voltage signal Vo_L
  • the dotted line is indicated as corresponding to the output voltage signal Vo_S.
  • the output voltage signal Vo input to the determination unit 300 is inverted by the second amplifier 230. Accordingly, the rising edge of the output voltage signal Vo is a point in time at which the input current signal Iapd is input, and the falling edge is charged in the negative feedback capacitor Cf by the negative feedback resistor Rf and the discharge unit 214. It is the time when the charge is discharged.
  • the determination unit 300 outputs the output voltage signal Vo in order to detect the output voltage signal Vo. The delay time occurs until the voltage level is above a certain magnitude.
  • the determination unit 300 inverts the input time of the input current signal Iapd by using the output voltage signal Vo. Also, the determination unit 300 outputs the digital detection signal Dout after a fixed delay time from the input time point of the input current signal Iapd. In this case, the relative output time of the digital detection signal Dout for the plurality of targets may be the same regardless of the magnitude of the input current signal Iapd. As a result, the walk error can be minimized.
  • the first comparator 312 outputs the first comparison signal COUT1 by comparing the first reference voltage VTH1 with the output voltage signal Vo. .
  • the first comparison signal COOUT1 may have a predetermined time t1L from the pulse input start time ts. Activated last time.
  • the first comparison signal COOUT1 has a predetermined time t1S from the pulse input start time ts. Activated last time.
  • the second comparator 314 compares the second reference voltage VTH2 and the output voltage signal Vo to output the second comparison signal COUT2.
  • the second comparison signal COUT2 is activated when a predetermined time t2L has passed from the pulse input start time ts.
  • the second comparison signal COUT2 is activated when a predetermined time t2S has passed from the pulse input start time ts.
  • Equation 2 a relational expression as shown in Equation 2 below is established.
  • the pulse input start time ts corresponds to the difference between the time t1n and the time t2n. That is, assuming that the time passes by twice the time difference t2n-t1n, the pulse input start time ts can be estimated.
  • the voltage-time converter 322 charges the capacitor C4 at twice the current value from the time t1n to the time t2n. That is, the switching elements SW1 and SW2 are simultaneously turned on from the time t1n to the time t2n to charge the capacitor C4 with charges corresponding to the current I1 and the current I2.
  • the voltage-time converter 322 turns off the switching element SW2, and the capacitor C4 is charged with a charge corresponding to the current I1.
  • the digital detection signal Dout is output through the delay unit 324 at a time td when the ramp voltage Vramp charged in the capacitor C4 becomes equal to or greater than the delay set voltage Vdelay.
  • FIG. 12 illustrates an input current signal Iapd, an output voltage signal Vo and a digital detection signal Dout over time
  • FIG. 13 illustrates an I / O delay time according to the magnitude of the input current signal Iapd.
  • Figure is a diagram.
  • the walk error may be determined based on a time between an actual input time point and an output time point of the digital detection signal Dout, that is, an I / O delay time, on the waveform of the input current signal Iapd.
  • the I / O delay time when the embodiment of the present invention is applied is greatly reduced as compared with the conventional comparative example.
  • the difference between the I / O delay time corresponding to the MDS and the I / O delay time corresponding to the 400 MDS in the I / O delay time according to the embodiment is 2.8 ns, which is very short compared to about 7.3 ns of the conventional comparative example.

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Abstract

본 발명은 광 수신 장치에 관한 기술이다. 본 발명은 표적으로부터 반사되어 입력되는 광을 감지하여 입력 전류 신호로 변환하는 광 감지부, 입력 전류 신호를 출력 전압 신호로 변환하는 전치 증폭부, 및 제1 및 제2 기준전압을 이용하여 출력 전압 신호의 출력 시작 시점을 산출하고, 산출된 출력 시작 시점부터 미리 설정된 고정 지연시간만큼 지연시켜 디지털 검출 신호를 출력하는 판별부를 포함한다.

Description

광 수신 장치
본 발명은 광 수신 장치에 관한 것으로, 특히 LADAR(Laser Detection and Ranging) 수신 장치에 관한 기술이다.
최근 지형, 지물 등에 대한 다양한 정보를 얻기 위해 LADAR 기술이 발달하고 있다. LADAR 기술은 펄스 레이저를 표적을 향해 출사시키고, 표적으로부터 반사된 펄스 레이저의 비행 시간을 측정한 후, 빛의 속도를 이용하여 표적까지의 거리를 도출하는 방식이다.
이러한 LADAR 기술의 성능은 감도(Sensitivity), 복수의 표적에 대한 분해능(Multi-target Resolution), 동적 동작영역(Dynamic Range), 워크 에러(Walk-error), 거리 정확도(Range Accuracy) 등으로 평가한다.
일반적으로 LADAR 수신 장치는 포토 다이오드(PD: photo diode)나 어밸런치 포토 다이오드(APD: avalanche photo diode) 등의 광 수신 소자, 트랜스임피던스 증폭기(trans-impedance amplifier, 이하 TIA) 및 판별 회로(discriminator) 등으로 구성된다.
여기서, TIA는 광 수신 소자로부터 입력되는 전류 신호를 전압 신호로 변환 및 증폭한다. TIA는 아날로그 신호 처리를 하는 구성으로 LADAR 수신 장치의 성능에 가장 큰 영향을 미친다. 즉, TIA의 이득(gain), 잡음(noise), 복귀 시간(recovery time), 동작 영역 등의 규격에 따라 LADAR 수신 장치의 성능이 결정될 수 있다.
일반적으로 TIA에서 전류 신호를 전압 신호로 변환시키는 방법에 따라 R-TIA(resistive-feedback TIA) 및 C-TIA(capacitive-feedback TIA)로 구분할 수 있다. R-TIA는 부궤환(negative feedback) 소자로 저항을 이용하고, 옴의 법칙에 따라 전류 신호를 전압 신호로 변환하는 저항성 부궤환(resistive negative feedback) 방법을 이용한다. 또한, C-TIA는 부궤환 소자로 커패시터를 이용하고, 전하량 공식에 따라 전류 신호를 전압 신호로 변환하는 방법을 이용한다.
C-TIA는 입력 펄스 전류의 대부분을 부궤환 커패시터에 충전한다. 부궤환 커패시터에 충전된 전압은 전류 신호가 입력되지 않아도 자동으로 방전되지 않으므로, 방전을 위한 별도의 회로가 필요하다. 일반적으로 방전 회로는 C-TIA의 입출력 단자에 병렬 연결된 스위칭 소자를 이용한다.
이 경우 스위칭 소자의 턴 오프 동작을 제어하는 과정에서 기생 커패시터 성분에 의해 전하가 주입된다. TIA는 입력 단자의 등가 저항 값이 크기 때문에, RC 시정수가 커져 안정화 시간이 길어진다. 또한, 이러한 방전 회로를 이용하는 경우에도 충전 속도보다 방전 속도가 느려 출력 전압 신호가 비대칭 파형으로 나타난다.
반면, R-TIA는 저항의 선형적인 특성 때문에, 출력 전압 신호의 상승 시간과 하강 시간이 거의 비슷하게 나타난다. 즉, 출력 전압 신호가 거의 대칭적인 파형 형태를 갖는다. 이에, 고속의 펄스 신호가 연속적으로 입력되는 광통신 시스템에서 주로 이용되고 있다.
한편, LADAR 수신 장치에서 판별 회로는 주로 R-TIA의 출력 전압 신호에 대한 상승 에지를 검출하여 시각을 판별하는 상승 에지 시각 판별기(leading-edge timing discriminator)를 이용하고 있다. 그런데, 펄스 레이저 신호가 표적으로부터 반사되어 재입사할 때의 펄스 신호 크기는 표적까지의 거리, 표적의 반사 계수 등의 물성, 표면 상태 등에 따라 크게 변화한다.
따라서, 거리가 같은 동일한 표적인 경우에도 LADAR 수신 장치는 표적에 따라 다른 크기의 반사 펄스 신호를 수신할 수 있다. 이 경우, 도 1에 도시된 바와 같이, 고정된 하나의 기준 전압(threshold voltage)(Vth)만으로 반사 펄스 신호의 발생 시점을 판단하면 상대적으로 크기가 큰 광 신호(A)가 기준 전압(Vth) 이상이 되는 시점(t1)과 크기가 작은 광 신호(B)가 기준 전압(Vth) 이상이 되는 시점(t2) 간에 차이가 발생한다.
즉, 거리가 같은 동일한 표적일지라도 작은 크기로 입사된 광 신호(B)에 대해 시점(t1)과 시점(t2) 간의 차이만큼 거리가 다른 것으로 잘못 판단하는 워크 에러가 발생할 수 있다.
이를 해결하기 위해 AGC(automatic gain control)를 이용하여 수신된 펄스 신호의 크기를 일정하게 조절하는 방법이나, 펄스 신호의 형태를 제어하는 방법 등을 개발하고 있다. 그러나, 이러한 방식을 개발하여도 R-TIA 방식을 적용하는 경우 수신 감도가 충분히 좋지 않아 감지 거리가 짧은 시스템에서만 적용이 가능하고, 수 km 이상의 감지 거리를 요구하는 시스템에는 적용이 어렵다. 또한, R-TIA 방식은 저항에 의한 잡음이 많다. 이 경우 저잡음 및 고감도의 R-TIA를 구현하기 위해 별도의 고성능 소자를 사용해야 하므로 가격이 상승할 수 있다.
따라서, 본 발명의 실시 예는 잡음이 상대적으로 적고, 가격이 낮은 C-TIA를 이용하여 수 km의 감지 거리를 요구하는 시스템에도 적용이 가능하고, 워크 에러를 방지할 수 있는 광 수신 장치를 제공한다.
본 발명의 실시 예는 광 수신 장치에 관한 것으로, 표적으로부터 반사되어 입력되는 광을 감지하여 입력 전류 신호로 변환하는 광 감지부; 상기 입력 전류 신호를 출력 전압 신호로 변환하는 전치 증폭부; 및 제1 및 제2 기준전압을 이용하여 상기 출력 전압 신호의 출력 시작 시점을 산출하고, 상기 산출된 출력 시작 시점부터 미리 설정된 고정 지연시간만큼 지연시켜 디지털 검출 신호를 출력하는 판별부를 포함하고, 상기 전치 증폭부는 상기 출력 전압 신호의 방전 구간 동안 상기 출력 전압 신호와 미리 설정된 리셋 기준전압을 비교하고, 비교한 결과 및 상기 디지털 검출 신호의 출력을 감지한 출력 감지 신호에 따라 상기 출력 전압 신호를 미리 설정된 크기로 방전시키는 것을 특징으로 한다.
여기서, 상기 광 감지부는 포토 다이오드 또는 어밸런치 포토 다이오드를 포함하는 것을 특징으로 한다.
그리고, 상기 전치 증폭부는 상기 입력 전류 신호를 적분하여 상기 출력 전압 신호를 출력하는 반전 증폭기; 상기 반전 증폭기의 입력 단자와 출력 단자 사이에 연결된 부궤환 커패시터; 상기 부궤환 커패시터와 병렬 연결된 부궤환 저항; 및 상기 리셋 기준전압 및 상기 출력 감지 신호에 따라 미리 설정된 리셋 지속 시간 동안 상기 반전 증폭기의 입력 단자에 충전된 전류를 미리 설정된 전류 값만큼 방전시키는 방전부를 포함하는 것을 특징으로 한다.
또한, 상기 반전 증폭기는 적어도 3단으로 연결된 CMOS 인버터를 포함하는 것을 특징으로 한다. 그리고, 상기 방전부는 상기 출력 전압 신호가 입력되는 비반전 단자, 상기 리셋 기준전압이 입력되는 반전 단자 및 비교 신호를 출력하는 출력 단자를 포함하는 비교기; 상기 비교 신호와 상기 출력 감지 신호를 논리 곱 연산하여 출력하는 논리 곱 게이트; 상기 입력 단자로부터 상기 미리 설정된 전류 값에 대응하는 전류를 싱크하는 전류원; 및 상기 논리 곱 게이트의 출력에 따라 상기 입력 단자와 상기 전류원을 연결하는 트랜지스터를 포함하는 것을 특징으로 한다.
그리고, 상기 전치 증폭부는 상기 출력 전압 신호의 고대역을 필터링하는 필터부를 더 포함하는 것을 특징으로 한다. 또한, 상기 필터부는 상기 출력 전압 신호의 상승 에지에 대한 기울기를 증가시키는 고대역 필터를 포함하는 것을 특징으로 한다.
그리고, 상기 전치 증폭부는 상기 출력 전압 신호를 증폭 및 버퍼링하여 출력하는 증폭부를 더 포함하는 것을 특징으로 한다. 여기서, 상기 증폭부는 상기 출력 전압 신호의 크기를 조절하는 능동 부하; 상기 능동 부하에 의해 크기가 조절된 출력 전압 신호를 반전 증폭하는 공통 소스 증폭기; 및 상기 반전 증폭된 출력 전압 신호를 버퍼링하는 소스 팔로워 버퍼를 포함하는 것을 특징으로 한다.
그리고, 상기 판별부는 상기 출력 전압 신호와 상기 제1 및 제2 기준 전압 각각과 비교하여 제1 및 제2 비교 신호를 출력하는 제1 비교부; 상기 제1 및 제2 비교 신호에 따라 상기 출력 전압 신호의 출력 시작 시점부터 상기 출력 전압 신호가 제2 기준전압 이상이 되는 시점까지의 구간에 대응하는 램프 전압을 생성하는 전압-시간 변환부; 및 상기 램프 전압과 상기 고정 지연 시간에 대응하는 크기로 설정된 지연 설정 전압을 비교하여 상기 디지털 검출 신호를 출력하는 제2 비교부를 포함하는 것을 특징으로 한다.
또한, 상기 제1 비교부는 상기 출력 전압 신호가 입력되는 비반전 단자, 상기 제1 기준전압이 입력되는 반전 단자 및 상기 제1 비교 신호가 출력되는 출력 단자를 포함하는 제1 비교기; 상기 출력 전압 신호가 입력되는 비반전 단자, 상기 제2 기준전압이 입력되는 반전 단자 및 상기 제2 비교 신호가 출력되는 출력 단자를 포함하는 제2 비교기를 포함하는 것을 특징으로 한다.
그리고, 상기 전압-시간 변환부는 상기 제1 및 제2 비교 신호에 따라 상기 출력 전압 신호 각각의 상승 에지를 검출하고, 상기 제1 비교 신호의 상승 에지부터 상기 제2 비교 신호의 상승 에지까지 제1 전압 레벨로 상승하고, 상기 제2 비교 신호의 하강 에지부터 제2 전압 레벨로 상승하는 상기 램프 전압을 출력하는 것을 특징으로 한다.
또한, 상기 전압-시간 변환부는 제1 전류를 공급하는 제1 전류원; 제2 전류를 공급하는 제2 전류원; 상기 제1 전류 및 상기 제2 전류 중 적어도 하나에 대응하는 상기 램프 전압을 출력하는 커패시터; 상기 제1 비교 신호에 따라 선택적으로 턴 온되어 상기 제1 전류원과 상기 커패시터를 연결하는 제1 스위칭 소자; 상기 제2 비교 신호의 반전 신호에 따라 선택적으로 턴 온되어 상기 제2 전류원과 상기 커패시터를 연결하는 제2 스위칭 소자; 및 상기 제1 비교 신호의 반전 신호에 따라 선택적으로 턴 온되어 상기 커패시터에 충전된 상기 램프 전압을 방전시키는 제3 스위칭 소자를 포함하는 것을 특징으로 한다.
그리고, 상기 제2 기준전압은 상기 제1 기준전압보다 2배 높은 전압 레벨로 설정되며, 상기 제1 및 제2 전류는 동일한 크기로 설정되고, 상기 전압-시간 변환부는 상기 램프 전압의 상기 제1 전압 레벨을 상기 제2 전압 레벨의 2배만큼 상승시키는 것을 특징으로 한다.
그리고, 상기 제2 비교부는 상기 램프 전압이 입력되는 비반전 단자, 상기 지연 설정 전압이 입력되는 반전 단자 및 상기 디지털 검출 신호가 출력되는 출력 단자를 포함하는 비교기를 포함하는 것을 특징으로 한다.
또한, 상기 판별부는 상기 디지털 검출 신호를 신호 처리 및 판별하여 상기 표적까지의 거리를 산출하는 디지털 신호 처리부를 더 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 광 수신 장치는 잡음이 상대적으로 적고, 가격이 낮은 C-TIA를 이용하여 수 km의 감지 거리를 요구하는 시스템에도 적용이 가능하고, 워크 에러를 방지할 수 있는 효과를 제공한다.
도 1은 일반적인 광 수신 장치를 설명하기 위해 도시한 도면.
도 2는 본 발명의 일 실시 예에 따른 광 수신 장치를 도시한 블록도.
도 3은 도 2에 도시된 광 감지부(100) 및 전치 증폭부(200)를 도시한 상세 회로도.
도 4는 도 3에 도시된 방전부(214)를 도시한 상세 회로도.
도 5는 본 발명의 실시 예에 따른 전치 증폭부(200)의 동작을 설명하기 위해 도시한 파형도.
도 6은 도 2에 도시된 판별부(300)의 상세 블록도.
도 7은 도 6에 도시된 제1 비교부(310)의 상세 회로도.
도 8은 도 6에 도시된 전압-시간 변환부(320) 및 제2 비교부(330)를 도시한 상세 회로도.
도 9 내지 도 11은 본 발명의 실시 예에 따른 판별부(300)의 동작을 설명하기 위해 도시한 도면.
도 12는 시간에 따른 입력 전류 신호(Iapd), 출력 전압 신호(Vo) 및 디지털 검출 신호(Dout)를 도시한 도면.
도 13은 입력 전류 신호(Iapd)의 크기에 따른 I/O 지연 시간을 도시한 도면.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 첨부된 도면을 참조로 하여 상세히 설명한다.
이하, 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 2는 본 발명의 일 실시 예에 따른 광 수신 장치를 도시한 블록도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 광 수신 장치(1)는 광 감지부(100), 전치 증폭부(200) 및 판별부(300)를 포함한다. 여기서, 광 감지부(100)는 입력되는 광을 감지하여 입력 전류 신호(Iapd)로 변환한다. 광 감지부(100)를 통해 변환되는 입력 전류 신호(Iapd)는 적어도 하나의 펄스 신호를 포함하는 것이 바람직하다. 이하의 설명에서는 펄스 신호가 사각파 형태인 것으로 가정하여 설명한다.
이를 위해, 광 감지부(100)는 포토 다이오드(PD) 또는 어밸런치 포토 다이오드(APD)를 포함한다. 본 발명의 실시 예는 원거리 측정용 LADAR 시스템에 적용하기 위해 광 감도가 높은 어밸런치 포토 다이오드(APD)를 이용하는 경우를 예를 들어 설명한다.
전치 증폭부(200)는 광 감지부(100)로부터 입력 전류 신호(Iapd)를 전달받아 출력 전압 신호(Vo)로 변환시킨다. 그리고, 전치 증폭부(200)는 변환된 출력 전압 신호(Vo)의 펄스 파형 왜곡을 보정하고, 판별부(300)에서 판별이 가능한 크기로 출력 전압 신호(Vo)를 증폭 및 버퍼링하여 출력한다.
판별부(300)는 제1 및 제2 기준전압(VTH1, VTH2)을 이용하여 입력 전류 신호(Iapd)의 입력 시점, 즉 출력 전압 신호(Vo)가 출력되기 시작하는 시점을 산출하고, 산출된 시점부터 미리 설정된 고정 지연시간만큼 지연시켜 디지털 검출 신호(Dout)를 출력한다. 여기서, 고정 지연시간은 지연 설정전압(Vdelay)에 대응하여 설정되는 시간이다.
도 3은 도 2에 도시된 광 감지부(100) 및 전치 증폭부(200)를 도시한 상세 회로도이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 전치 증폭부(200)는 제1 증폭부(210), 필터부(220) 및 제2 증폭부(230)를 포함한다. 여기서, 광 감지부(100)는 어밸런치 포토 다이오드(APD)를 등가 회로로 표현하였으며, 어밸런치 포토 다이오드(APD)에서 출력하는 입력 전류 신호(Iapd)를 생성하는 전류원(IS1) 및 전류원(IS1)에 병렬로 연결된 기생 캐패시터(Cp)를 포함한다.
제1 증폭부(210)는 광 감지부(100)로부터 입력 전류 신호(Iapd)를 전달받아 출력 전압 신호(Vo)로 변환한다. 여기서, 제1 증폭부(210)는 입력 전류 신호(Iapd)를 적분 및 증폭하여 출력 전압 신호(Vo)를 출력하는 적분기의 역할을 수행한다.
그리고, 제1 증폭부(210)는 입력 전류 신호(Iapd)가 입력되지 않는 방전 구간 동안 부궤환 저항(Rf)를 통해 출력 전압 신호(Vo)를 DC 바이어스 전압 레벨로 복귀시킨다.
본 발명의 실시 예에 따른 제1 증폭부(210)는 출력 전압 신호(Vo)의 전압 레벨이 미리 설정된 리셋 기준전압(Vreset) 보다 낮은 경우 입력 단자(Nin)로부터 출력 전압 신호(Vo)를 강제 방전시켜 미리 설정된 크기만큼 출력 전압 신호(Vo)를 복귀시킨다. 여기서, 제1 증폭부(210)는 판별부(300)로부터 디지털 검출 신호(Dout)가 출력된 이후에 출력 전압 신호(Vo)를 강제 방전시킬 수 있다.
구체적으로, 제1 증폭부(210)는 반전 증폭기(212), 부궤환 커패시터(Cf) 및 부궤환 저항(Rf) 및 방전부(214)를 포함한다. 반전 증폭기(212)는 기생 캐패시터(Cp)와 병렬로 연결되어 입력 전류 신호(Iapd)를 입력받는 입력 단자(Nin) 및 출력 전압 신호(Vo)를 출력하는 출력 단자(Nout)를 포함한다.
여기서, 반전 증폭기(212)의 전하-전압 변환 이득은 아래의 [수학식 1]과 같이 정의된다.
수학식 1
Figure PCTKR2013003560-appb-M000001
여기서, C는 부궤환 커패시터(Cf)의 크기, Q는 부궤환 커패시터(Cf)에 충전되는 전하의 양이다. 그리고, 기생 커패시터(Cp)로의 전류 누설을 무시할 수 있도록 기생 커패시터(Cp)의 크기를 수 pF 이내로 설계할 수 있다.
상기한 [수학식 1]과 같이 전하-전압 변환 이득을 산출하기 위해서는 반전 증폭기(212)가 동작 온도에서 입력 전류 신호(Iapd)의 펄스 지속 시간에 반비례하는 주파수 대역 이상까지 항상 높은 이득을 유지해야 한다.
이를 위해, 본 발명의 실시 예는 반전 증폭기(212)를 공통 소스 증폭기나 캐스코드(cascode) 증폭기에 비해 트랜스컨덕턴스(Gm)가 큰 CMOS 인버터를 3단으로 연결하여 구성할 수 있다.
부궤환 커패시터(Cf)는 입력 전류 신호(Iapd)에 대응하는 전하를 충전한다. 여기서, 부궤환 커패시터(Cf)는 반전 증폭기(212)의 입력 단자(Nin)에 연결된 일단 및 출력 단자(Nout)에 연결된 타단을 포함한다. 부궤환 커패시터(Cf)는 전하-전압 변환 이득을 크게 하기 위해 수십 fF의 크기로 설정하는 것이 바람직하다.
부궤환 저항(Rf)은 출력 전압 신호(Vo)를 DC 바이어스 전압 레벨로 안정화시킨다. 여기서, 부궤환 저항(Rf)은 부궤환 커패시터(Cf)에 병렬 연결되어 있다. 부궤환 저항(Rf)은 반전 증폭기(212)의 잡음 특성에 영향을 주지 않을 만큼 크기가 크고, 온도가 올라갈수록 증가하는 광 감지부(100)의 다이오드(예컨대, 어밸런치 포토 다이오드(APD))의 암 전류(dark current)를 보상할 수 있을 만큼 작은 범위의 저항 값으로 설정되는 것이 바람직하다. 또한, 부궤환 저항(Rf)은 최대 동작 주파수에서 부궤환 커패시터(Cf)의 임피던스보다 큰 저항 값으로 설정되는 것이 바람직하다.
방전부(214)는 출력 전압 신호(Vo)와 리셋 기준전압(Vreset)을 비교하고, 비교 결과, 출력 전압 신호(Vo)의 전압 레벨이 리셋 기준전압(Vreset) 보다 낮으면 리셋 신호(Sreset)를 활성화시켜 출력한다.
그리고, 방전부(214)는 리셋 신호(Sreset)와 출력 감지 신호(Sdet)가 동시에 활성화 되는 시점에 반전 증폭기(212)의 입력 단자(Nin)에 충전된 전하를 미리 설정된 리셋 지속 시간(Treset) 동안 미리 설정된 전류 값만큼 방전시킨다. 여기서, 출력 감지 신호(Sdet)는 판별부(300)로부터 디지털 검출 신호(Dout)의 출력이 시작되는 시점에 활성화된다.
구체적으로, 방전부(214)는 도 4에 도시된 바와 같이, 비교기(216), 논리곱 게이트(AND1), 트랜지스터(M1) 및 전류원(IS3)을 포함한다. 비교기(216)는 출력 전압 신호(Vo)와 리셋 기준전압(Vreset)을 비교하여 리셋 신호(Sreset)를 출력한다.
여기서, 비교기(216)는 출력 전압 신호(Vo)가 입력되는 비반전 단자(+), 리셋 기준전압(Vreset)이 입력되는 반전 단자(-) 및 리셋 신호(Sreset)가 출력되는 출력 단자를 포함한다.
그리고, 논리곱 게이트(AND1)는 리셋 신호(Sreset)와 출력 감지 신호(Sdet)를 논리 곱 연산하여 출력한다. 트랜지스터(M1)는 논리 합 게이트(AND1)의 출력에 따라 선택적으로 턴 온되어 입력 단자(Nin)와 전류원(IS3)을 연결한다.
전류원(IS3)은 트랜지스터(M1)를 통해 입력 단자(Nin)에 연결되어 입력 단자(Nin)로부터 전류를 싱크시킨다. 여기서, 전류원(IS3)은 리셋 지속시간(Treset)과의 곱이 위의 [수학식 1]에서 출력 전압 신호(Vo)의 변화 량(ΔVo)을 상쇄시킬 수 있는 전류를 공급하도록 설계되는 것이 바람직하다.
즉, 본 발명의 실시 예에 따른 제1 증폭부(200)는 수신된 광 신호의 크기가 작은 경우 부궤환 저항(Rf)을 이용하여 부궤환 커패시터(Cf)에 충전된 전하를 DC 바이어스 전압 레벨로 천천히 방전시키고, 광 신호의 크기가 큰 경우 방전부(214)를 통해 부궤환 커패시터(Cf)에 충전된 전하를 빠른 속도로 DC 바이어스 전압 레벨과 근접한 레벨로 강제 방전시킨다. 따라서, 스위칭 소자를 이용하는 경우보다 안정화 시간이 단축된다.
또한, 디지털 검출 신호(Dout)가 출력되는 경우, 즉 입력 전류 신호(Iapd)의 펄스가 감지된 경우에만 강제 방전시키기 때문에, 방전부(214)가 동작하는 동안 발생할 수 있는 무판단 시간(dead zone)을 최소화할 수 있다. 따라서, 연속적으로 입력되는 광 신호를 용이하게 감지하여 복수의 표적에 대한 분해능을 향상시킬 수 있다.
한편, 본 발명의 실시 예는 이에 한정되지 않으며, 입력 전류 신호(Iapd)의 크기가 작더라도 부궤환 저항(Rf)의 방전 속도가 느려 방전이 완료되기 이전에 다시 입력 전류 신호(Iapd)가 입력되어 충전 전하가 누적됨에 따라 출력 전압 신호(Vo)가 리셋 기준전압(Vreset) 이하가 되면 방전부(214)가 동작할 수 있다.
다시 도 3을 참조하면, 필터부(220)는 출력 전압 신호(Vo)의 펄스 파형 왜곡을 보정하여 출력한다. 구체적으로, 필터부(220)는 출력 전압 신호(Vo)의 고대역을 필터링하여 출력 전압 신호(Vo)의 상승 에지에 대한 RC 시정수를 감소시킨다. 즉, 필터부(220)는 출력 전압 신호(Vo)의 상승 에지에 대한 기울기를 증가시켜 출력 전압 신호(Vo)의 상승 에지 및 하강 에지가 좀 더 대칭적인 형태에 가까워지도록 제어한다.
이를 위해, 필터부(220)는 커패시터(C1) 및 저항(R1)을 포함한다. 여기서, 커패시터(C1)는 출력 단자(Nout)에 연결된 일단 및 저항(R1)의 일단에 연결된 타단을 포함한다.
제2 증폭부(230)는 필터부(220)로부터 출력된 출력 전압 신호(Vo)를 증폭 및 버퍼링하여 출력한다. 여기서, 제2 증폭부(230)는 판별부(300)에서 출력 전압 신호(Vo)를 판별할 때 내부의 오프셋 전압에 의한 판별 오류를 감소시킬 수 있는 정도로 크기가 큰 신호가 되도록 이득을 설정할 수 있다.
이를 위해, 제2 증폭부(230)는 전류원(IS2), 커패시터(C2, C3), 저항(R2), 트랜지스터(T1~T4)를 포함한다. 여기서, 전류원(IS2) 및 커패시터(C2)는 신호 증폭용 트랜지스터(T1) 및 버퍼용 트랜지스터(T2)의 동작 전류를 결정한다. 그리고, 트랜지스터(T3)는 저항(R2)에 의해 크기가 조절된 출력 전압 신호(Vo)를 반전 증폭하는 공통 소스 증폭기를 구성하며, 트랜지스터(T4)는 반전 증폭된 출력 전압 신호(Vo)를 버퍼링하는 소스 팔로워 버퍼를 구성한다.
구체적으로, 전류원(IS2)는 트랜지스터(T1)의 드레인 단자에 일정 크기의 전류를 공급한다. 커패시터(C2)는 트랜지스터(T1)의 드레인 단자에 연결된 일단과 접지 단자 사이에 연결된 타단을 포함하고, 교류 전원(AC)에 대한 접지 전위를 설정한다. 커패시터(C3)는 트랜지스터(T4)의 소스 단자에 연결된 일단 및 출력 단자(OUT)에 연결된 타단을 포함한다. 저항(R2)는 전원 단자(VDD)에 연결된 일단 및 트랜지스터(T3)의 게이트 단자에 연결된 타단을 포함한다.
트랜지스터(T1)는 드레인 단자와 게이트 단자가 서로 연결되어 있고, 게이트 단자는 저항(R1)의 타단에 연결되어 있다. 트랜지스터(T1)의 소스 단자는 접지 단자에 연결되어 있다. 트랜지스터(T2)의 게이트 단자는 저항(R1)의 타단에 연결되어 있고, 드레인 단자는 트랜지스터(T4)의 소스 단자에 연결되어 있다. 트랜지스터(T2)의 소스 단자는 접지 단자에 연결되어 있다.
트랜지스터(T3)의 드레인 단자는 저항(R2)의 일단에 연결되어 있고, 게이트단자는 저항(R2)의 타단에 연결되어 있다. 트랜지스터(T3)의 소스 단자는 접지 단자에 연결되어 있다. 트랜지스터(T4)의 게이트 단자는 저항(R2)의 타단에 연결되어 있고, 드레인 단자는 전원 단자(VDD)에 연결되어 있다. 트랜지스터(T4)의 소스 단자는 커패시터(C3)의 일단에 연결되어 있다.
도 5는 본 발명의 실시 예에 따른 전치 증폭부(200)의 동작을 설명하기 위해 도시한 파형도이다. 도 5의 (a)는 제1 증폭부(210)의 출력 단자(Nout)에서 출력된 출력 전압 신호(Vo)를 도시한 도면이고, (b)는 디지털 검출 신호(Dout)를 도시한 도면이다.
도 5를 참조하면, P1 시점에 작은 크기의 입력 전류 신호(Iapd)가 입력되면 부궤환 커패시터(Cf)에 전하가 충전되기 시작한다. 그러면, 출력 전압 신호(Vo)가 DC 바이어스 전압 레벨에서 V1 레벨만큼 낮아진다. 이때, 출력 전압 신호(Vo)는 리셋 기준전압(Vreset) 보다 높은 레벨이므로, 방전부(214)는 동작하지 않는다.
그 다음, 입력 전류 신호(Iapd)가 더 이상 입력되지 않으면 P2 시점부터 부궤환 저항(Rf)에 의해 부궤환 커패시터(Cf)에 충전된 전하가 방전되기 시작한다. 그러면, 출력 전압 신호(Vo)가 DC 바이어스 전압 레벨로 천천히 상승한다.
한편, P4 시점에 크기가 큰 입력 전류 신호(Iapd)가 입력되면, 출력 전압 신호(Vo)가 리셋 기준전압(Vreset) 보다 낮은 V2 레벨로 출력된다. 그러면, 비교기(216)를 통해 리셋 신호(Sreset)가 활성화된다.
이때, P3 시점에 디지털 검출 신호(Dout)의 출력이 완료된 상태이므로, 출력 감지 신호(Sdet)가 활성화된다. 그러면, P5 시점에 트랜지스터(M1)가 턴 온되고, 미리 설정된 리셋 지속 시간(Treset) 동안 미리 설정된 전류 값으로 부궤환 커패시터(Cf)에 충전된 전하가 방전된다. 그러면, 부궤환 저항(Rf)에 의해 부궤환 커패시터(Cf)에 잔류된 전하가 거의 방전되고, 출력 전압 신호(Vo)는 DC 바이어스 전압 레벨로 상승한다.
즉, 본 발명의 실시 예에 따른 전치 증폭부(200)는 부궤환 저항(Rf) 및 방전부(214)를 이용하여 입력 전류 신호(Iapd)의 크기에 따라 선택적으로 방전시킴으로써 방전 횟수를 최소화할 수 있다.
도 6은 도 2에 도시된 판별부(300)의 상세 블록도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 판별부(300)는 제1 비교부(310), 전압-시간 변환부(320), 제2 비교부(330) 및 디지털 신호 처리부(340)를 포함한다. 제1 비교부(310)는 전치 증폭부(200)로부터 출력된 출력 전압 신호(Vo)와 제1 기준전압(VTH1) 및 제2 기준전압(VTH2)과 각각 비교하여 제1 및 제2 비교 신호(COUT1, COUT2)를 출력한다.
전압-시간 변환부(320)는 제1 및 제2 비교 신호(COUT1, COUT2)에 따라 출력 전압 신호(Vo)의 출력 시작 시점부터 출력 전압 신호(Vo)가 제2 기준전압(VTH1) 이상이 되는 시점까지의 구간에 대응하는 램프 전압(Vramp)을 생성한다.
구체적으로, 전압-시간 변환부(320)는 제1 및 제2 비교 신호(COUT1, COUT2)에 따라 출력 전압 신호(Vo)의 상승 에지를 검출하고, 제1 비교 신호(COUT1)의 상승 에지부터 제2 비교 신호(COUT2)의 상승 에지까지 제1 전압 레벨의 기울기로 상승하고, 제2 비교 신호(COUT2)의 상승 에지부터 제2 전압 레벨의 기울기로 상승하는 램프 전압(Vramp)을 생성한다.
제2 비교부(330)는 램프 전압(Vramp)과 지연 설정 전압(Vdelay)의 크기를 비교하여, 비교한 결과 램프 전압(Vramp)이 지연 설정 전압(Vdelay) 이상이 되는 시점에 디지털 검출 신호(Dout)를 출력한다. 디지털 신호 처리부(340)는 디지털 검출 신호(Dout)를 신호 처리 및 판별하여 표적까지의 거리를 산출한다.
도 7은 도 6에 도시된 제1 비교부(310)의 상세 회로도이다.
도 7을 참조하면, 제1 비교부(310)는 제1 비교기(312) 및 제2 비교기(314)를 포함한다. 제1 비교기(312)는 출력 전압 신호(Vo)와 제1 기준전압(VTH1)을 비교하여 제1 비교 신호(COUT1)를 출력한다.
이를 위해, 제1 비교기(312)는 출력 전압 신호(Vo)가 입력되는 비반전 단자(+), 제1 기준전압(VTH1)이 입력되는 반전 단자(-) 및 제1 비교 신호(COUT1)가 출력되는 출력 단자를 포함한다.
제2 비교기(314)는 출력 전압 신호(Vo)와 제2 기준전압(VTH2)을 비교하여 제2 비교 신호(COUT2)를 출력한다. 이를 위해, 제2 비교기(314)는 출력 전압 신호(Vo)가 입력되는 비반전 단자(+), 제2 기준전압(VTH2)이 입력되는 반전 단자(-) 및 제2 비교 신호(COUT2)가 출력되는 출력 단자를 포함한다.
도 8은 도 6에 도시된 전압-시간 변환부(320) 및 제2 비교부(330)를 도시한 상세 회로도이다.
도 8을 참조하면, 전압-시간 변환부(320)는 전류원(IS4, IS5), 스위칭 소자(SW1~SW3) 및 커패시터(C4)를 포함한다. 전류원(IS4)은 스위칭 소자(SW1)에 의해 제어되어 커패시터(C4)에 전류(I1)를 공급한다. 전류원(IS5)은 스위칭 소자(SW2)에 의해 제어되어 커패시터(C4)에 전류(I2)를 공급한다. 여기서, 전류(I1) 및 전류(I2)는 동일한 크기의 전류 값인 것이 바람직하다.
그리고, 스위칭 소자(SW1)는 전류원(IS4)과 커패시터(C4) 사이에 연결되어 제1 비교 신호(COUT1)에 따라 선택적으로 턴 온된다. 스위칭 소자(SW2)는 전류원(IS5)과 커패시터(C4) 사이에 연결되어 제2 비교 신호(COUT2)의 반전 신호(/COUT2)에 따라 선택적으로 턴 온된다.
커패시터(C4)는 스위칭 소자(SW1) 및 스위칭 소자(SW2)에 공통으로 연결된 일단과 접지 단자 사이에 연결된 타단을 포함한다. 전류원(IS4, IS5)에 의해 커패시터(C4)에 충전된 전하에 대응하여 램프 전압(Vramp)이 출력된다.
스위칭 소자(SW3)는 커패시터(C4)의 일단 및 타단 사이에 병렬로 연결되어 제1 비교 신호(COUT1)의 반전 신호(/COUT1)에 따라 선택적으로 턴 온된다. 스위칭 소자(SW3)에 의해 커패시터(C4)에 충전된 전하가 방전된다.
그리고, 제2 비교부(330)는 비교기(332)를 포함한다. 비교기(332)는 램프 전압(Vramp)이 입력되는 비반전 단자(+), 지연 설정 전압(Vdelay)이 입력되는 반전 단자(-) 및 디지털 검출 신호(Dout)가 출력되는 출력 단자를 포함한다.
도 9 내지 도 11은 본 발명의 실시 예에 따른 판별부(300)의 동작을 설명하기 위해 도시한 도면이다. 도 9 내지 도 11에서 실선은 출력 전압 신호(Vo_L)에 대응하는 것으로 표시하고, 점선은 출력 전압 신호(Vo_S)에 대응하는 것으로 표시하여 설명한다.
먼저, 판별부(300)로 입력되는 출력 전압 신호(Vo)는 제2 증폭부(230)에 의해 반전된 상태이다. 이에, 출력 전압 신호(Vo)의 상승 에지가 입력 전류 신호(Iapd)가 입력된 시점이고, 하강 에지가 부궤환 저항(Rf) 및 방전부(214)에 의해 부궤환 커패시터(Cf)에 충전된 전하가 방전되는 시점이다.
즉, 입력 전류 신호(Iapd)의 입력 시점을 파악하기 위해서는 출력 전압 신호(Vo)의 상승 에지를 검출해야 한다. 그런데, 전치 증폭부(200)는 입력 전류 신호(Iapd)를 적분하여 출력 전압 신호(Vo)를 출력하므로, 판별부(300)가 출력 전압 신호(Vo)를 감지하기 위해서는 출력 전압 신호(Vo)의 전압 레벨이 일정 크기 이상이 될 때까지 지연 시간이 발생한다.
따라서, 본 발명의 실시 예에 따른 판별부(300)는 출력 전압 신호(Vo)를 이용하여 입력 전류 신호(Iapd)의 입력 시점을 역산한다. 또한, 판별부(300)는 입력 전류 신호(Iapd)의 입력 시점으로부터 고정된 지연 시간 이후에 디지털 검출 신호(Dout)를 출력한다. 이 경우 입력 전류 신호(Iapd)의 크기와 무관하게 복수의 표적에 대한 디지털 검출 신호(Dout)의 상대적인 출력 시간이 동일해질 수 있다. 이로 인해, 워크 에러를 최소화할 수 있다.
구체적으로 설명하면, 도 9 및 도 10에 도시된 바와 같이, 제1 비교기(312)는 제1 기준전압(VTH1)과 출력 전압 신호(Vo)를 비교하여 제1 비교 신호(COUT1)를 출력한다. 이때, 크기가 상대적으로 큰 펄스로 입력되는 입력 전류 신호(Iapd)에 대응하는 출력 전압 신호(Vo_L)의 경우 제1 비교 신호(COUT1)가 펄스 입력 시작 시간(ts)부터 일정 시간(t1L)이 지난 시점에 활성화된다.
반면, 크기가 상대적으로 작은 펄스로 입력되는 입력 전류 신호(Iapd)에 대응하는 출력 전압 신호(Vo_S)의 경우 제1 비교 신호(COUT1)가 펄스 입력 시작 시간(ts)부터 일정 시간(t1S)이 지난 시점에 활성화된다.
마찬가지로, 제2 비교기(314)는 제2 기준전압(VTH2)과 출력 전압 신호(Vo)를 비교하여 제2 비교 신호(COUT2)를 출력한다. 이때, 출력 전압 신호(Vo_L)의 경우 제2 비교 신호(COUT2)가 펄스 입력 시작 시간(ts)부터 일정 시간(t2L)이 지난 시점에 활성화된다. 반면, 출력 전압 신호(Vo_S)의 경우 제2 비교 신호(COUT2)가 펄스 입력 시작 시간(ts)부터 일정 시간(t2S)이 지난 시점에 활성화된다.
여기서, 제2 기준전압(VTH2)이 제1 기준전압(VTH1)의 2배로 설정된 것으로 가정하면, 아래의 [수학식 2]와 같은 관계 식이 성립한다.
수학식 2
Figure PCTKR2013003560-appb-M000002
여기서, 펄스 입력 시작 시간(ts)은 시간(t1n) 및 시간(t2n) 간의 차이에 대응하는 것을 알 수 있다. 즉, 시간 차(t2n-t1n)의 2배만큼 시간이 빠르게 지나간 것으로 가정하면 펄스 입력 시작 시간(ts)을 추정할 수 있다.
이를 구현하기 위해, 도 11에 도시된 바와 같이, 전압-시간 컨버터(322)는 시간(t1n)부터 시간(t2n)까지 커패시터(C4)에 2배의 전류 값으로 충전한다. 즉, 시간(t1n)부터 시간(t2n)까지 스위칭 소자(SW1, SW2)를 동시에 턴 온시켜 커패시터(C4)에 전류(I1) 및 전류(I2)에 대응하는 전하를 충전한다.
이때, 시간(tn2) 이후에는 전압-시간 컨버터(322)는 스위칭 소자(SW2)가 턴 오프되고, 커패시터(C4)에 전류(I1)에 대응하는 전하가 충전된다. 이와 같이 커패시터(C4)에 충전된 램프 전압(Vramp)이 지연 설정 전압(Vdelay) 이상이 되는 시점(td)에 지연부(324)를 통해 디지털 검출 신호(Dout)가 출력된다.
즉, 입력 전류 신호(Iapd)의 크기와 무관하게 지연 설정 전압(Vdelay)에 의해 설정된 고정 지연 시간(tout)과 펄스 입력 시간(ts) 간의 차이는 일정하기 때문에 워크 에러를 방지할 수 있다.
도 12는 시간에 따른 입력 전류 신호(Iapd), 출력 전압 신호(Vo) 및 디지털 검출 신호(Dout)를 도시한 도면이고, 도 13은 입력 전류 신호(Iapd)의 크기에 따른 I/O 지연 시간을 도시한 도면이다.
도 12를 참조하면, 입력 전류 신호(Iapd)의 파형에 대해 실제 입력 시점으로부터 디지털 검출 신호(Dout)의 출력 시점 간의 시간, 즉 I/O 지연 시간으로 워크 에러를 판단할 수 있다.
도 13에 도시된 바와 같이, 입력 전류 신호(Iapd)의 크기가 MDS(minimum detectable signal)일 때, 본 발명의 실시 예를 적용한 경우의 I/O 지연 시간은 종래 비교 예와 비교해 크게 감소한다. 실시 예에 따른 I/O 지연 시간에서 MDS에 대응하는 I/O 지연 시간과 400MDS에 대응하는 I/O 지연 시간 간의 차는 2.8ns인데, 이는 종래 비교예의 약 7.3ns에 비해 매우 짧은 시간이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (16)

  1. 표적으로부터 반사되어 입력되는 광을 감지하여 입력 전류 신호로 변환하는 광 감지부;
    상기 입력 전류 신호를 출력 전압 신호로 변환하는 전치 증폭부; 및
    제1 및 제2 기준전압을 이용하여 상기 출력 전압 신호의 출력 시작 시점을 산출하고, 상기 산출된 출력 시작 시점부터 미리 설정된 고정 지연시간만큼 지연시켜 디지털 검출 신호를 출력하는 판별부를 포함하고,
    상기 전치 증폭부는
    상기 출력 전압 신호의 방전 구간 동안 상기 출력 전압 신호와 미리 설정된 리셋 기준전압을 비교하고, 비교한 결과 및 상기 디지털 검출 신호의 출력을 감지한 출력 감지 신호에 따라 상기 출력 전압 신호를 미리 설정된 크기로 방전시키는 것을 특징으로 하는 광 수신 장치.
  2. 제1 항에 있어서,
    상기 광 감지부는
    포토 다이오드 또는 어밸런치 포토 다이오드를 포함하는 것을 특징으로 하는 광 수신 장치.
  3. 제1 항에 있어서,
    상기 전치 증폭부는
    상기 입력 전류 신호를 적분하여 상기 출력 전압 신호를 출력하는 반전 증폭기;
    상기 반전 증폭기의 입력 단자와 출력 단자 사이에 연결된 부궤환 커패시터;
    상기 부궤환 커패시터와 병렬 연결된 부궤환 저항; 및
    상기 리셋 기준전압 및 상기 출력 감지 신호에 따라 미리 설정된 리셋 지속 시간 동안 상기 반전 증폭기의 입력 단자에 충전된 전류를 미리 설정된 전류 값만큼 방전시키는 방전부
    를 포함하는 것을 특징으로 하는 광 수신 장치.
  4. 제3 항에 있어서,
    상기 반전 증폭기는
    적어도 3단으로 연결된 CMOS 인버터를 포함하는 것을 특징으로 하는 광 수신 장치.
  5. 제3 항에 있어서,
    상기 방전부는
    상기 출력 전압 신호가 입력되는 비반전 단자, 상기 리셋 기준전압이 입력되는 반전 단자 및 비교 신호를 출력하는 출력 단자를 포함하는 비교기;
    상기 비교 신호와 상기 출력 감지 신호를 논리 곱 연산하여 출력하는 논리 곱 게이트;
    상기 입력 단자로부터 상기 미리 설정된 전류 값에 대응하는 전류를 싱크하는 전류원; 및
    상기 논리 곱 게이트의 출력에 따라 상기 입력 단자와 상기 전류원을 연결하는 트랜지스터
    를 포함하는 것을 특징으로 하는 광 수신 장치.
  6. 제3 항에 있어서,
    상기 전치 증폭부는
    상기 출력 전압 신호의 고대역을 필터링하는 필터부를 더 포함하는 것을 특징으로 하는 광 수신 장치.
  7. 제6 항에 있어서,
    상기 필터부는 상기 출력 전압 신호의 상승 에지에 대한 기울기를 증가시키는 고대역 필터를 포함하는 것을 특징으로 하는 광 수신 장치.
  8. 제3 항에 있어서,
    상기 전치 증폭부는
    상기 출력 전압 신호를 증폭 및 버퍼링하여 출력하는 증폭부를 더 포함하는 것을 특징으로 하는 광 수신 장치.
  9. 제8 항에 있어서,
    상기 증폭부는
    상기 출력 전압 신호의 크기를 조절하는 부하;
    상기 부하에 의해 크기가 조절된 출력 전압 신호를 반전 증폭하는 공통 소스 증폭기; 및
    상기 반전 증폭된 출력 전압 신호를 버퍼링하는 소스 팔로워 버퍼
    를 포함하는 것을 특징으로 하는 광 수신 장치.
  10. 제1 항에 있어서,
    상기 판별부는
    상기 출력 전압 신호와 상기 제1 및 제2 기준 전압 각각과 비교하여 제1 및 제2 비교 신호를 출력하는 제1 비교부;
    상기 제1 및 제2 비교 신호에 따라 상기 출력 전압 신호의 출력 시작 시점부터 상기 출력 전압 신호가 제2 기준전압 이상이 되는 시점까지의 구간에 대응하는 램프 전압을 생성하는 전압-시간 변환부; 및
    상기 램프 전압과 상기 고정 지연 시간에 대응하는 크기로 설정된 지연 설정 전압을 비교하여 상기 디지털 검출 신호를 출력하는 제2 비교부
    를 포함하는 것을 특징으로 하는 광 수신 장치.
  11. 제10 항에 있어서,
    상기 제1 비교부는
    상기 출력 전압 신호가 입력되는 비반전 단자, 상기 제1 기준전압이 입력되는 반전 단자 및 상기 제1 비교 신호가 출력되는 출력 단자를 포함하는 제1 비교기;
    상기 출력 전압 신호가 입력되는 비반전 단자, 상기 제2 기준전압이 입력되는 반전 단자 및 상기 제2 비교 신호가 출력되는 출력 단자를 포함하는 제2 비교기
    를 포함하는 것을 특징으로 하는 광 수신 장치.
  12. 제10 항에 있어서,
    상기 전압-시간 변환부는
    상기 제1 및 제2 비교 신호에 따라 상기 출력 전압 신호 각각의 상승 에지를 검출하고, 상기 제1 비교 신호의 상승 에지부터 상기 제2 비교 신호의 상승 에지까지 제1 전압 레벨로 상승하고, 상기 제2 비교 신호의 하강 에지부터 제2 전압 레벨로 상승하는 상기 램프 전압을 출력하는 것을 특징으로 하는 광 수신 장치.
  13. 제12 항에 있어서,
    상기 전압-시간 변환부는
    제1 전류를 공급하는 제1 전류원;
    제2 전류를 공급하는 제2 전류원;
    상기 제1 전류 및 상기 제2 전류 중 적어도 하나에 대응하는 상기 램프 전압을 출력하는 커패시터;
    상기 제1 비교 신호에 따라 선택적으로 턴 온되어 상기 제1 전류원과 상기 커패시터를 연결하는 제1 스위칭 소자;
    상기 제2 비교 신호의 반전 신호에 따라 선택적으로 턴 온되어 상기 제2 전류원과 상기 커패시터를 연결하는 제2 스위칭 소자; 및
    상기 제1 비교 신호의 반전 신호에 따라 선택적으로 턴 온되어 상기 커패시터에 충전된 상기 램프 전압을 방전시키는 제3 스위칭 소자
    를 포함하는 것을 특징으로 하는 광 수신 장치.
  14. 제13 항에 있어서,
    상기 제2 기준전압은 상기 제1 기준전압보다 2배 높은 전압 레벨로 설정되며, 상기 제1 및 제2 전류는 동일한 크기로 설정되고,
    상기 전압-시간 변환부는
    상기 램프 전압의 상기 제1 전압 레벨을 상기 제2 전압 레벨의 2배만큼 상승시키는 것을 특징으로 하는 광 수신 장치.
  15. 제10 항에 있어서,
    상기 제2 비교부는
    상기 램프 전압이 입력되는 비반전 단자, 상기 지연 설정 전압이 입력되는 반전 단자 및 상기 디지털 검출 신호가 출력되는 출력 단자를 포함하는 비교기를 포함하는 것을 특징으로 하는 광 수신 장치.
  16. 제10 항에 있어서,
    상기 판별부는
    상기 디지털 검출 신호를 신호 처리 및 판별하여 상기 표적까지의 거리를 산출하는 디지털 신호 처리부를 더 포함하는 것을 특징으로 하는 광 수신 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023040594A1 (zh) * 2021-09-18 2023-03-23 华为技术有限公司 一种用于定位的信号的发送方法及装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10962647B2 (en) 2016-11-30 2021-03-30 Yujin Robot Co., Ltd. Lidar apparatus based on time of flight and moving object
JP2019027843A (ja) * 2017-07-27 2019-02-21 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体
US11579298B2 (en) 2017-09-20 2023-02-14 Yujin Robot Co., Ltd. Hybrid sensor and compact Lidar sensor
US11874399B2 (en) 2018-05-16 2024-01-16 Yujin Robot Co., Ltd. 3D scanning LIDAR sensor
CN111273370A (zh) * 2020-03-20 2020-06-12 杭州敏和光电子技术有限公司 一种红外对管的检测方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030118345A1 (en) * 2001-12-05 2003-06-26 Masahito Tomizawa Digital transmission system
US20050110976A1 (en) * 2003-11-26 2005-05-26 Labelle John Rangefinder with reduced noise receiver
JP2010286448A (ja) * 2009-06-15 2010-12-24 Nippon Signal Co Ltd:The 光測距装置
US20110260629A1 (en) * 2009-03-25 2011-10-27 Rohm Co., Ltd. Illuminance Sensor, and Electronic Equipment and Semiconductor Device Using the Same
US20110272559A1 (en) * 2010-05-07 2011-11-10 Flir Systems, Inc. Detector array for high speed sampling of a pulse

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972033B1 (ko) * 2008-08-13 2010-07-23 한국전자통신연구원 전치 증폭기와 후치 증폭기가 단일로 집적된 기가비트 수동형 광 네트워크용 버스트 모드 수신기

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030118345A1 (en) * 2001-12-05 2003-06-26 Masahito Tomizawa Digital transmission system
US20050110976A1 (en) * 2003-11-26 2005-05-26 Labelle John Rangefinder with reduced noise receiver
US20110260629A1 (en) * 2009-03-25 2011-10-27 Rohm Co., Ltd. Illuminance Sensor, and Electronic Equipment and Semiconductor Device Using the Same
JP2010286448A (ja) * 2009-06-15 2010-12-24 Nippon Signal Co Ltd:The 光測距装置
US20110272559A1 (en) * 2010-05-07 2011-11-10 Flir Systems, Inc. Detector array for high speed sampling of a pulse

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023040594A1 (zh) * 2021-09-18 2023-03-23 华为技术有限公司 一种用于定位的信号的发送方法及装置

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