WO2014153798A1 - Flash器件及其制造方法 - Google Patents

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Definitions

  • the present invention relates to semiconductor technology and, more particularly, to a FLASH device including a fin (Fin) and a method of fabricating the same.
  • Background technique
  • UTBB Ultra-thin buried oxide body
  • a FLASH device comprising: a semiconductor substrate; a well region in the semiconductor substrate; a sandwich structure on the well region, the sandwich structure including a back gate conductor on both sides of the back gate conductor a semiconductor fin, and a respective back gate dielectric separating the back gate conductor from the semiconductor fin, wherein the well region is part of a conductive path of the back gate conductor; a punch-through blocking layer at a lower portion of the semiconductor fin; and the semiconductor fin a front gate stack intersecting, the front gate stack including a floating gate dielectric, a floating gate conductor, a control gate dielectric, and a control gate conductor, and the floating gate dielectric separates the floating gate conductor from the semiconductor fins, and the floating gate dielectric Separating the floating gate conductor from the semiconductor fin; An insulating cap over the back gate conductor and over the semiconductor fin, and the insulating cap separates the back gate conductor from the control gate conductor and the source and drain regions connected to the channel region provided
  • a method of fabricating a FLASH device comprising: forming a well region in a semiconductor substrate such that a portion of the semiconductor substrate above the well region forms a semiconductor layer; forming a sandwich structure on the well region
  • the sandwich structure includes a back gate conductor, a semiconductor fin formed of a semiconductor layer on both sides of the back gate conductor, and a respective back gate dielectric separating the back gate conductor from the semiconductor fin, wherein the well region serves as a back gate a portion of the conductive path of the conductor; forming a feedthrough blocking layer at a lower portion of the semiconductor fin; forming a front gate stack that intersects the semiconductor fin, the front gate stack including a floating gate dielectric, a floating gate conductor, a control gate dielectric, and Controlling the gate conductor, and the floating gate dielectric separates the floating gate conductor from the semiconductor fin, and the floating gate dielectric separates the floating gate conductor and the semiconductor fin from the FLASH device of the present invention adjacent to one respective
  • the contact area between the back gate conductor and the well region as a part of the conductive path can be independently determined as needed to avoid the self-heating effect of the back gate conductor. Also, since ion implantation through the semiconductor fins is not required when forming the back gate conductor, unintentional doping of the channel region can be avoided to cause fluctuations in FLASH device performance.
  • the semiconductor device combines the advantages of the fin FLASH device and the UTBB device.
  • the back gate conductor can be used to control or dynamically adjust the threshold voltage of the FLASH device, and the power consumption is significantly reduced while maintaining the same speed.
  • Aspects can use Fin to suppress short channel effects and maintain FLASH device performance when shrinking FLASH devices. Therefore, the semiconductor device can reduce power consumption while reducing the size of the FLASH device to improve integration.
  • the manufacturing method of the FLASH device is compatible with the existing semiconductor process, the manufacturing cost is low.
  • FIGS. 1-15 are schematic diagrams showing FLASH structures at various stages of a method of fabricating a FLASH device in accordance with one embodiment of the present invention.
  • 16-17 illustrate a method of fabricating a FLASH device in accordance with a further preferred embodiment of the present invention.
  • FIGS. 18-19 are schematic diagrams showing a portion of a FLASH structure of a method of fabricating a FLASH device in accordance with a further preferred embodiment of the present invention.
  • Figure 20 shows an exploded perspective view of a FLASH device in accordance with a preferred embodiment of the present invention. detailed description
  • semiconductor structure refers to a general term for the entire semiconductor structure formed in the various steps of fabricating a semiconductor device, including all layers or regions that have been formed.
  • semiconductor structure refers to a general term for the entire semiconductor structure formed in the various steps of fabricating a semiconductor device, including all layers or regions that have been formed.
  • the semiconductor material includes, for example, a group III-V semiconductor such as GaAs, InP, GaN, SiC, and a group IV semiconductor such as Si, Ge.
  • the gate conductor may be formed of various materials capable of conducting electricity, such as a metal layer, a doped polysilicon layer, or a stacked gate conductor including a metal layer and a doped polysilicon layer, or other conductive materials such as TaC, TiN, TaTbN, TaErN.
  • the gate dielectric may be composed of SiO 2 or a material having a dielectric constant greater than SiO 2 , and includes, for example, an oxide, a nitride, an oxynitride, a silicate, an aluminate, a titanate, wherein the oxide includes, for example, SiO 2 , Hf0 2 , Zr0 2, A1 2 0 3, Ti0 2, La 2 0 3, for example, comprises nitride Si 3 N 4, including silicates such as HfSiOx, e.g. aluminates including LaA10 3, titanates include, for example SrTi0 3, oxynitride
  • the compound includes, for example, SiON.
  • the gate dielectric can be formed not only by materials well known to those skilled in the art, but also materials developed for the gate dielectric which will be developed in the future.
  • the present invention can be embodied in various forms, some of which are described below.
  • FIGS. 1-15 An exemplary flow of a method of fabricating a FLASH device in accordance with one embodiment of the present invention is described with reference to FIGS. 1-15, wherein a top view and a cross-sectional view of the FLASH device structure are shown in FIG. 15(a), in FIG. -14 and 15 (b) show cross-sectional views of the FLASH device structure taken along the line AA in the width direction of the semiconductor fin, and shown in Fig. 15 (c) along the line BB in the width direction of the semiconductor fin A cross-sectional view of the FLASH device structure, and a cross-sectional view of the FLASH device structure taken along line CC in the length direction of the semiconductor fin is shown in FIG. 15(d).
  • the method begins with a bulk semiconductor substrate 101.
  • the well region 102 is formed in the bulk semiconductor substrate 101 such that a portion of the semiconductor substrate 101 above the well region 102 forms the semiconductor layer 103, and the well region 102 separates the semiconductor layer 103 from the semiconductor substrate 101.
  • a process of forming the well region 102 in the semiconductor substrate 101 is known, for example, by ion implantation to form a doped region in the semiconductor layer and then annealing to activate the dopant in the doped region.
  • An N-type well region 102 can be formed for the P-type FLASH, and a P-type well region 102 can be formed for the N-type FLASH.
  • the first mask layer 104 is sequentially formed on the semiconductor layer 103 by a known deposition process such as electron beam evaporation (EBM), chemical vapor deposition (CVD), atomic layer deposition (ALD), sputtering, or the like.
  • EBM electron beam evaporation
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • sputtering or the like.
  • the second mask layer 105 and the third mask layer 106 is formed on the third mask layer 106, for example, by spin coating, and the photoresist layer PR is formed to define a pattern of the back gate by a photolithography process including exposure and development therein.
  • a photolithography process including exposure and development therein.
  • the semiconductor substrate 101 is composed of one selected from the group consisting of Si, Ge, SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, and InGaSb.
  • the semiconductor substrate 101 is, for example, a single crystal silicon substrate.
  • the semiconductor layer 103 will form semiconductor fins and determine the approximate height of the semiconductor fins. Process parameters that control ion implantation and annealing can be controlled as needed to control the depth and extent of well region 102. As a result, the semiconductor layer 103 of a desired thickness can be obtained.
  • the first mask layer 104, the second mask layer 105, and the third mask layer 106 may be composed of desired chemicals and substances
  • the material composition of the nature is such that the desired etch selectivity is obtained during the etching step, and/or as a stop layer in chemical mechanical polishing (CMP), and/or as an insulating layer in the final FLASH device.
  • CMP chemical mechanical polishing
  • the first mask layer 104, the second mask layer 105, and the third mask layer 106 may be formed using the same or different deposition processes described above.
  • the first mask layer 104 is a silicon oxide layer having a thickness of about 5-15 nm formed by thermal oxidation
  • the second mask layer 105 is amorphous silicon having a thickness of about 50 nm to 200 nm formed by sputtering
  • the third mask layer 106 is a silicon nitride layer having a thickness of about 5-15 nm formed by sputtering.
  • the first step of etching includes reactive ion etching using a suitable etchant to remove the upper portion of, for example, silicon nitride, relative to, for example, a second mask layer 105 composed of amorphous silicon.
  • the exposed portion of the triple mask layer 106, the second step of etching includes reactive ion etching, using another suitable etchant, and removing the upper portion, for example, amorphous, from the first mask layer 104, for example, composed of silicon oxide.
  • a conformal fourth mask layer 107 is formed on the surface of the semiconductor structure by the above-described known deposition process.
  • the portion of the fourth mask layer 107 that extends laterally over the third mask layer 106 and the bottom portion of the opening (ie, the first mask layer 104) are removed by an anisotropic etching process (eg, reactive ion etching).
  • an anisotropic etching process eg, reactive ion etching.
  • the portion of the fourth mask layer 107 on the inner wall of the opening is left to form a side wall, as shown in FIG.
  • the fourth mask layer 107 will be used to define the width of the semiconductor fins.
  • the thickness of the fourth mask layer 107 can be controlled in accordance with the desired width of the semiconductor fins.
  • the fourth mask layer 107 is a silicon nitride layer having a thickness of about 3 nm to 28 nm formed by atomic layer deposition.
  • the exposed portion of the first mask layer 104 is removed through the opening by the above-described known etching process. And the exposed portions of the semiconductor layer 103 and the well region 102 are further etched until passing through the semiconductor layer 103 and reaching a predetermined depth in the well region 102, as shown in FIG.
  • the portion of the opening in the well region 102 can be determined according to design needs. Depth, and control the depth of the portion by controlling the etching time. In one example, the depth of the portion is, for example, about 10 nm to 30 nm, and thus may be large enough to prevent dopants in the well region 102 from diffusing into the semiconductor fins in a subsequent step.
  • a conformal dielectric layer is formed on the surface of the semiconductor structure by the above-described known deposition process. Removing the portion of the dielectric layer that extends laterally over the third mask layer 106 and the bottom portion of the opening (ie, the exposed surface of the well region 102 within the opening) is removed by an anisotropic etch process (eg, reactive ion etching) In part, the portion of the dielectric layer on the inner wall of the opening remains such that a back gate dielectric 108 in the form of a sidewall is formed, as shown in FIG.
  • an anisotropic etch process eg, reactive ion etching
  • the back gate dielectric 108 in the form of an oxide spacer can be formed directly on the sidewalls of the semiconductor layer 103 and the well region 102 located within the opening by thermal oxidation.
  • back gate dielectric 108 is a silicon oxide layer having a thickness of about 1 Onm-3 Onm.
  • a conductor layer is formed on the surface of the semiconductor structure by the above-described known deposition process.
  • the conductor layer fills at least the opening.
  • the conductor layer is etched back to remove a portion located outside the opening, and a portion of the conductor layer located inside the opening is further removed, thereby forming a back gate conductor 109 in the opening, as shown in FIG.
  • the back gate conductor 109 and the semiconductor layer 103 are separated by a back gate dielectric 108.
  • the back gate conductor 109 is selected from the group consisting of TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax, MoNx, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni 3 Si, Pt, Ru, Ir At least one of Mo, W, Hf u, RuOx, and doped polysilicon.
  • the back gate conductor 109 is composed of polysilicon doped with N-type or P-type, and the doping concentration is, for example, 1 10 18 cm - 3 - 10 21 cm - 3 .
  • the etch back used to form the back gate conductor 109 is such that the top of the back gate conductor 109 is below the back gate dielectric 108.
  • the back gate dielectric 108 can be selectively etched back relative to the back gate conductor 109 such that the tops of the back gate dielectric 108 and the back gate conductor 109 are substantially flush.
  • the third mask layer 106 located above the second mask layer 105 is selectively completely removed with respect to the second mask layer 105 by the above-described known etching process, thereby The surface of the second mask layer 105 is exposed.
  • silicon oxide can be selectively removed using hydrofluoric acid as an etchant.
  • An insulating layer is formed on the surface of the semiconductor structure by the above-described known deposition process. The insulating layer fills at least the opening to cover the top surface of the back gate conductor 109. The insulation The layer is etched back to remove portions located outside the opening.
  • the insulating layer is a silicon nitride layer formed by sputtering.
  • the insulating layer together with the fourth mask layer 107 forms an insulating cap 107, as shown in FIG.
  • the etch may further remove a portion of the insulating layer that is within the opening. By controlling the time of the etch back, the portion of the insulating layer that is within the opening covers the top of the back gate conductor 109 and provides the desired electrical insulation properties.
  • the second mask layer 105 is selectively completely removed with respect to the insulating cap 107 and the first mask layer 104 by the above-described known etching process, thereby exposing the first
  • the surface of the mask layer 104 is as shown in FIG.
  • the first mask layer 104 is composed of silicon oxide
  • the second mask layer 105 is composed of amorphous silicon
  • the insulating cap 107 is composed of silicon nitride
  • Ammonium (TMAH) acts as an etchant to selectively remove amorphous silicon.
  • the exposed portion of the semiconductor layer 103 is completely removed by the above-described known etching process. And the exposed portion of the well region 102 is further etched until a predetermined depth is reached, as shown in FIG. As will be described below, well region 102 will be part of the conductive path of the back gate.
  • the depth of the etch can be controlled by controlling the etch time such that the well region 102 maintains a certain thickness to reduce the associated parasitic resistance.
  • the semiconductor layer 103 is further etched after the semiconductor layer 103 is etched in this example, the present disclosure is not limited thereto.
  • the semiconductor layer 103 or a portion thereof may be etched only without etching the well region 102, particularly in the case where the punch-through blocking layer is formed as described below.
  • the etch engraves the semiconductor layer 103 into two semiconductor fins 103 on either side of the back gate conductor 109, and the back gate conductor 109 and the two semiconductor fins 103 are separated by respective back gate dielectrics 108, thereby forming Flip-back gate-Fin sandwich structure.
  • the semiconductor fin 103 is a part of the initial semiconductor substrate 101 and thus is also composed of a group selected from the group consisting of Si, Ge, SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, and InGaSb. A composition. In the example shown in FIG.
  • the semiconductor fins 103 are in the form of strips having a length along a direction perpendicular to the plane of the paper, a width along a lateral direction in the plane of the paper, and a height along the plane of the paper. Vertical direction.
  • the height of the semiconductor fin 103 is substantially determined by the thickness of the initial semiconductor layer 103.
  • the width of the semiconductor fin 103 is substantially determined by the thickness of the initial fourth mask layer 107.
  • the length of the semiconductor fin 103 can be designed according to the length. Need to be defined by an additional etching step. In the etching step and subsequent process steps, the previously formed back gate conductor 109 is a semiconductor fin 103, providing a machine Mechanical support and protection for high yields.
  • a first insulating layer is formed on the surface of the semiconductor structure by the above-described known deposition process
  • the first insulating layer 110 has a thickness sufficient to fill the opening on the side of the semiconductor fin 103 formed in the etching step of forming the semiconductor fin 103, and also covers the insulating cap 107. If desired, the surface of the first insulating layer 110 may be further planarized by sputtering or additional chemical mechanical polishing.
  • the first insulating layer 110 is etched back by a selective etching process (e.g., reactive ion etching).
  • a selective etching process e.g., reactive ion etching
  • This etching not only removes the portion of the first insulating layer 110 on the top of the insulating cap 107', but also reduces the thickness of the portion of the first insulating layer 110 located in the openings on both sides of the semiconductor fin 103.
  • the etching time is controlled such that the surface of the first insulating layer 110 is slightly higher than the top of the well region 102 or substantially flat, and the side of the semiconductor fin 103 above the well region is exposed.
  • dopants are implanted into the first insulating layer 110 by ion implantation, as shown in FIG. Due to the ion scattering of the surface, the dopant can easily enter the semiconductor fin 103 from the vicinity of the surface of the first insulating layer 110, and the lower portion of the semiconductor fin 103 forms a punch-through blocking layer 111 as shown in FIG.
  • an additional thermal anneal may be used to drive the dopant from the first insulating layer 110 into the semiconductor fins 103 to form the punch-through blocking layer 111.
  • the punch-through blocking layer 111 may also include a portion of the well region 102 located near the surface of the first insulating layer 110.
  • a P-type dopant such as B can be used in the N-type FET, and an N-type dopant such as P, As can be used in the P-type FET.
  • the punch-through blocking layer 111 separates the semiconductor fins 103 from the well regions 102 in the semiconductor substrate 101. Also, the doping type of the punch-through blocking layer 111 is opposite to that of the source and drain regions, and higher than the doping concentration of the well region 102 in the semiconductor substrate 101.
  • the well region 102 can break the leakage current path between the source region and the drain region to a certain extent functioning as a punch-through blocking layer
  • the additional highly doped punch-through blocking layer 112 located below the semiconductor fin 103 can further The effect of suppressing leakage current between the source and drain regions is improved.
  • a floating gate dielectric 112 (e.g., silicon oxide or silicon nitride or high K dielectric) is then formed over the surface of the semiconductor structure by the known deposition process described above, as shown in FIG.
  • the floating gate dielectric 112 is a silicon oxide layer that is about 0.8-1.5 nm thick.
  • Floating gate dielectric 112 covers one side of each of two semiconductor fins 103'.
  • a floating gate conductor 113 for example, doped polysilicon having a thickness of about 3 to 10 nm is formed on the surface of the semiconductor structure by the above-described known deposition process.
  • control gate dielectric 117 eg, a silicon oxide or a high-k dielectric having a thickness of about 1.0-10 nm
  • control gate conductor 118 eg, polysilicon, thickness
  • CMP chemical mechanically polished
  • the entire front gate stack layer is then patterned into a front gate stack that intersects the semiconductor fins 103' using a photoresist mask.
  • the photoresist layer is then removed by dissolving or ashing in a solvent.
  • a nitride layer is formed on the surface of the entire semiconductor structure by the above-described known deposition process.
  • the nitride layer is a silicon nitride layer having a thickness of about 5-20 nm.
  • the laterally extending portion of the nitride layer is removed by an anisotropic etching process (eg, reactive ion etching) such that the nitride layer remains on a vertical portion on the side of the front gate stack, thereby forming a gate spacer 114, such as Figure 15 (a), 15 (b), 15 (c) and 15 (d).
  • anisotropic etching process eg, reactive ion etching
  • the thickness of the nitride layer on the side of the semiconductor fin 103 is larger than that of the front gate stack.
  • the thickness of the nitride layer on the side is small, so that the nitride layer on the side of the semiconductor fin 103 can be completely removed in this etching step. Otherwise, the nitride layer on the side of the semiconductor fins 103 may affect the formation of subsequent source/drain regions.
  • the nitride layer on the side of the semiconductor fins 103 can be further removed by an additional mask.
  • Floating gate dielectric 112, floating gate conductor 113, control gate dielectric 117 and control gate conductor 118 together form a front gate stack.
  • the front gate stack is in the form of a strip and extends in a direction perpendicular to the length of the semiconductor fin.
  • the source and drain regions associated with the channel regions provided by the semiconductor fins 103' may be formed in a conventional process with the previous gate stack and gate spacers 114 as hard masks.
  • the source and drain regions may be semiconductor fins 103, doped regions formed by ion implantation or in situ doping at both ends.
  • the source and drain regions may be doped regions formed by ion implantation or in-situ doping in an additional semiconductor layer in contact with both ends or sides of the semiconductor fin 103.
  • FIGS. 16(c) and 17(c) A cross-sectional view of the FLASH structure taken along the line CC in the longitudinal direction of the semiconductor fin is shown in FIGS. 16(d) and 17(d).
  • the steps shown in Figs. 16 and 17 are further performed after the step shown in Fig. 15 to form a stress acting layer.
  • a stress acting layer 115 is epitaxially grown on the exposed side of the semiconductor fin 103, as shown in Figs. 16(a), 16(b), 16(c) and 16(d).
  • a stress acting layer 115 is also formed on the control gate conductor 118. The thickness of the stressor layer 115 should be sufficient to apply the desired stress on the semiconductor fins 103.
  • Different stress acting layers 115 can be formed for different types of FinFETs. Applying a suitable stress to the channel region of the FLASH through the stress-applying layer 115 can increase the carrier mobility, thereby reducing the on-resistance and increasing the switching speed of the device. For this reason, the stress acting layer 115 is formed of a semiconductor material different from the material of the semiconductor fin 103, and a desired stress can be generated.
  • the stress acting layer 115 is, for example, a Si:C layer having a C content of about 0.2 to 2% by atom on the Si substrate, and a tensile stress is applied to the channel region along the longitudinal direction of the channel region.
  • the stress acting layer 115 is, for example, a SiGe layer having a Ge content of about 155% by atom on the Si substrate, and a compressive stress is applied to the channel region along the longitudinal direction of the channel region.
  • a second insulating layer 116 is formed on the entire surface of the semiconductor structure by the above-described known deposition process.
  • the second insulating layer 116 is, for example, a silicon oxide layer and is thick enough to fill the opening of the side of the semiconductor fin 103 formed in the etching step of forming the semiconductor fin 103, and also covers the control gate conductor 118.
  • the second insulating layer 116 is chemically mechanically polished with the gate spacer 114 as a stop layer to obtain a flat surface as shown in FIGS. 17(a), 17(b), 17(c) and 17(d). .
  • the chemical mechanical polishing removes portions of the stressor layer 115 above the front gate stack and exposes the top surface of the front gate stack, i.e., the top surface of the control gate conductor 118.
  • the control gate can be controlled according to a conventional process.
  • Conductor 118 and gate spacers 114 act as a hard mask to form source and drain regions associated with the channel regions provided by semiconductor fins 103.
  • the source and drain regions may be semiconductor fins 103, doped regions formed by ion implantation or in-situ doping at both ends.
  • the source and drain regions may be doped regions formed by ion implantation or in-situ doping in an additional semiconductor layer in contact with both ends or sides of the semiconductor fins 103.
  • FIGS. 18-19 An exemplary flow of a portion of a method of fabricating a semiconductor device in accordance with a further preferred embodiment of the present invention is described with reference to FIGS. 18-19, wherein a top view and a cross section of the semiconductor structure are shown in FIGS. 18(a) and 19(a)
  • FIGS. 18(b) and Fig. 19(b) are cross-sectional views showing the semiconductor structure taken along the line AA in the width direction of the semiconductor fin, as shown in Figs. 18(c) and 19(c).
  • a cross-sectional view of the semiconductor structure taken along line BB in the width direction of the semiconductor fin, and a cross-sectional view of the semiconductor structure taken along line CC in the longitudinal direction of the semiconductor fin is shown in FIGS. 18(d) and 19(d) .
  • the sacrificial gate conductor 113, and the sacrificial gate dielectric 112 are formed in the step of FIG. 15, and the stress acting layer 115 is formed after the step shown in FIG. 17, and the source and drain regions have been formed, and then The steps shown in FIGS. 18 and 19 are further performed to replace the sacrificial gate stack including the sacrificial gate conductor 113 and the sacrificial gate dielectric 112 with a replacement gate stack, which may include the floating gate dielectric 121, the floating gate conductor 122, and the control gate. Dielectric 123 and control gate conductor 124.
  • the second insulating layer 116 and the gate spacer 114 are used as a hard mask, and the sacrificial gate conductor 113' is removed by the above-described known etching process (for example, reactive ion etching) to form a gate opening, as shown in FIG. (a), 18 (b), 18 (c) and 18 (d).
  • the sacrificial gate dielectric 112 may be further removed, the portion located at the bottom of the gate opening.
  • a floating gate dielectric 121, a floating gate conductor 122, a control gate dielectric 123, and a control gate conductor 124 are formed in the gate opening, as shown in FIGS.
  • floating gate dielectric 121, floating gate conductor 122, control gate dielectric 123, and control gate conductor 124 together form a replacement gate stack.
  • floating gate dielectric 121 and control gate dielectric 123 are HfO 2 layers having a thickness of about 0.3 nm to 1.2 nm
  • floating gate conductor 122 is, for example, a TiN layer
  • control gate conductor 124 is, for example, doped polysilicon.
  • FIG 20 shows an exploded perspective view of a FLASH device 100 in accordance with a preferred embodiment of the present invention, wherein the second insulating layer 116 is not shown for clarity.
  • the FLASH device 100 is formed using the steps illustrated in Figures 1-19 to include various preferred aspects of the present invention, but should not be construed as limiting the present invention to combinations of the various preferred aspects. Moreover, the materials already mentioned above are not repeated for the sake of brevity.
  • the FLASH device 100 includes a semiconductor substrate 101, a well region 102 in the semiconductor substrate 101, and a sandwich structure on the well region 102.
  • the sandwich structure includes a back gate conductor 109, two semiconductor fins 103 on either side of the back gate conductor 109, and respective back gate dielectrics 108 separating the back gate conductor 109 from the two semiconductor fins 103, respectively.
  • Well region 102 serves as a portion of the conductive path of back gate conductor 109.
  • the punch-through blocking layer 111 is located at the lower portion of the semiconductor fin 103.
  • the front gate stack intersects the semiconductor fins 103, which include a floating gate dielectric 121, a floating gate conductor 122, a control gate dielectric 123, and a control gate conductor 124, and the floating gate dielectric 121 will float the gate conductor 122 and the semiconductor fins 103, separated.
  • the floating gate dielectric 121 is a replacement gate dielectric formed in accordance with a back gate process
  • the floating gate conductor 122 is a replacement gate conductor formed in accordance with a back gate process
  • the control gate dielectric 123 is formed in accordance with a back gate process.
  • the control gate conductors 124 are control gate conductors formed in a back gate process that constitute the front gate stack.
  • the gate spacers 114 are located on the side of the front gate stack. During the back gate process, while the portion of the sacrificial gate dielectric 112' that is within the gate opening is removed, the portion below the gate spacer 114 remains.
  • an insulative cap 107 is positioned over the back gate conductor 109 and separates the back gate conductor 109 from the front gate stack.
  • the first insulating layer 110 is between the floating gate dielectric 121 and the well region 102 and separates the floating gate dielectric 121 from the well region 102.
  • the FLASH device 100 also includes a source region 120a and a drain region 120b coupled to the channel region provided by the semiconductor fin 103'.
  • the source region 120a and the drain region 120b may be semiconductor fins 103, doped regions formed by ion implantation or in-situ doping at both ends.
  • the additional stressor layer 115 is in contact with the side of the semiconductor fin 103.
  • Four plugs 119 are connected to the source and drain regions of the two semiconductor fins 103, respectively, through the interlayer insulating layer.
  • An additional plunger 119 is coupled to the control gate conductor 124, and another additional plunger 119 is coupled to the well region 102 through the interlayer insulating layer and first insulating layer 110 to be coupled to the back gate conductor 109 via the well region 102.
  • layers, regions, and the like of a desired shape can be formed by various technical means.
  • those skilled in the art can also design a method that is not exactly the same as the method described above.
  • the respective embodiments have been described above, this does not mean that the measures in the respective embodiments are not advantageously used in combination.

Landscapes

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Abstract

公开了一种FLASH器件及其制造方法，该半导体器件包括：半导体衬底（101）；半导体衬底中的阱区（102）；位于阱区上的夹层结构，该夹层结构包括背栅导体（109）、位于背栅导体两侧的半导体鳍片（103'）、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质（108），其中阱区作为背栅导体的导电路径的一部分；与半导体鳍片相交的前栅堆叠，该前栅堆叠包括依次设置的浮栅电介质（121）、浮栅导体（122）、控制栅电介质（123）和控制栅导体（124），并且浮栅电介质将浮栅导体和半导体鳍片隔开；位于背栅导体上方以及半导体鳍片上方的绝缘帽盖（107'），并且绝缘帽盖将背栅导体与控制栅导体隔开；以及与半导体鳍片提供的沟道区相连的源区和漏区。该半导体器件可以实现高集成度和低功耗。

Description

FLASH器件及其制造方法 本申请要求了 2013年 3月 26日提交的、 申请号为 201310100318.2、发明 名称为 "FLASH器件及其制造方法" 的中国专利申请的优先权， 其全部内容 通过引用结合在本申请中。 技术领域
本发明涉及半导体技术， 更具体地， 涉及包含鰭片 （ Fin )的 FLASH器件 及其制造方法。 背景技术
随着半导体技术的发展，希望在减小半导体器件的尺寸以提高集成度的同 时减小功耗。 为了减小由于漏电导致的功耗， 提出了在半导体衬底中形成的 UTBB ( ultra-thin buried oxide body )型器件。 UTBB型器件包括位于半导体衬 底中的超薄掩埋氧化物层、 位于超薄氧化物埋层上方的前栅堆叠和源 /漏区、 以及位于超薄掩埋氧化物层下方的背栅。在工作中，通过向背栅施加偏置电压， 可以在维持速度不变的情形下显著减小功耗。 目前还难以将 UTBB技术结合 到鰭型 FLASH器件中。 发明内容
本发明的目的是提供一种利用鰭片和背栅改善性能的 FLASH器件及其制 造方法。
根据本发明的一方面， 提供了一种 FLASH器件， 包括： 半导体衬底； 半 导体衬底中的阱区； 位于阱区上的夹层结构， 该夹层结构包括背栅导体、位于 背栅导体两侧的半导体鰭片、以及将背栅导体与半导体鰭片分别隔开的各自的 背栅电介质， 其中阱区作为背栅导体的导电路径的一部分； 位于半导体鰭片下 部的穿通阻止层； 与半导体鰭片相交的前栅堆叠， 该前栅堆叠包括依次设置的 浮栅电介质、 浮栅导体、 控制栅电介质和控制栅导体， 并且浮栅电介质将浮栅 导体和半导体鰭片隔开， 并且浮栅电介质将浮栅导体和半导体鰭片隔开； 位于 背栅导体上方以及半导体鰭片上方的绝缘帽盖，并且绝缘帽盖将背栅导体与控 制栅导体隔开以及与半导体鰭片提供的沟道区相连的源区和漏区。
根据本发明的另一方面， 提供了一种制造 FLASH器件的方法， 包括： 在 半导体衬底中形成阱区， 使得半导体衬底位于阱区上方的部分形成半导体层； 在阱区上形成夹层结构， 该夹层结构包括背栅导体、位于背栅导体两侧的由半 导体层形成的半导体鰭片、以及将背栅导体与半导体鰭片分别隔开的各自的背 栅电介质， 其中阱区作为背栅导体的导电路径的一部分； 在半导体鰭片下部形 成穿通阻止层； 形成与半导体鰭片相交的前栅堆叠， 该前栅堆叠包括从下至上 设置的浮栅电介质、 浮栅导体、 控制栅电介质和控制栅导体， 并且浮栅电介质 将浮栅导体和半导体鰭片隔开， 并且浮栅电介质将浮栅导体和半导体鰭片隔 本发明的 FLASH器件包括与两个半导体鰭片的各自一个侧面相邻的背栅 导体。 由于背栅导体未形成在半导体鰭片下方， 因此可以根据需要独立地确定 该背栅导体与作为导电路径的一部分的阱区之间的接触面积，以避免背栅导体 产生的自热效应。 并且， 由于在形成背栅导体时不需要执行穿过半导体鰭片的 离子注入，因此可以避免对沟道区的非有意掺杂而导致 FLASH器件性能波动。
该半导体器件结合了鰭型 FLASH器件和 UTBB型器件的优点，一方面可 以利用背栅导体控制或动态调整 FLASH器件的阔值电压， 在维持速度不变的 情形下显著减小功耗，另一方面可以利用 Fin抑制短沟道效应，在缩小 FLASH 器件时维持 FLASH器件的性能。 因此， 该半导体器件可以在减小 FLASH器 件的尺寸以提高集成度的同时减小功耗。 并且， 并且该 FLASH器件的制造方 法与现有的半导体工艺兼容， 因而制造成本低。
附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和优点将更为清楚， 在附图中：
图 1-15是示出了根据本发明的一个实施例的制造 FLASH器件的方法的各 个阶段的 FLASH结构的示意图。
图 16-17示出了根据本发明的进一步优选实施例的制造 FLASH器件的方 法的一部分阶段的 FLASH结构的示意图。
图 18-19示出了根据本发明的进一步优选实施例的制造 FLASH器件的方 法的一部分阶段的 FLASH结构的示意图。
图 20示出了根据本发明的优选实施例的 FLASH器件的分解透视图。 具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件釆用类 似的附图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例绘制。
为了简明起见， 可以在一幅图中描述经过数个步骤后获得的半导体结构。 应当理解， 在描述器件的结构时， 当将一层、 一个区域称为位于另一层、 另一个区域 "上面"或 "上方"时， 可以指直接位于另一层、 另一个区域上面， 或者在其与另一层、 另一个区域之间还包含其它的层或区域。 并且， 如果将器 件翻转， 该一层、 一个区域将位于另一层、 另一个区域 "下面" 或 "下方"。
如果为了描述直接位于另一层、 另一个区域上面的情形， 本文将釆用 "直 接在 ... ...上面" 或 "在 ... ...上面并与之邻接" 的表述方式。
在本申请中， 术语 "半导体结构"指在制造半导体器件的各个步骤中形成 的整个半导体结构的统称， 包括已经形成的所有层或区域。在下文中描述了本 发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处理工艺和技术， 以 便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样， 可以不按 照这些特定的细节来实现本发明。
除非在下文中特别指出， FLASH器件的各个部分可以由本领域的技术人 员公知的材料构成。半导体材料例如包括 III-V族半导体，如 GaAs、 InP、 GaN、 SiC, 以及 IV族半导体， 如 Si、 Ge。 栅导体可以由能够导电的各种材料形成， 例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者 是其他导电材料， 例如为 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 W、 Hf u、 RuOx和所述各种导电材料的组合。 栅电 介质可以由 Si02或介电常数大于 Si02的材料构成，例如包括氧化物、氮化物、 氧氮化物、 硅酸盐、 铝酸盐、 钛酸盐， 其中， 氧化物例如包括 Si02、 Hf02、 Zr02、 A1203、 Ti02、 La203 , 氮化物例如包括 Si3N4, 硅酸盐例如包括 HfSiOx, 铝酸盐例如包括 LaA103 , 钛酸盐例如包括 SrTi03 , 氧氮化物例如包括 SiON。 并且，栅电介质不仅可以由本领域的技术人员公知的材料形成， 也可以釆用将 来开发的用于栅电介质的材料。
本发明可以各种形式呈现， 以下将描述其中一些示例。
参照图 1 - 15描述根据本发明的一个实施例的制造 FLASH器件的方法的示 例流程， 其中， 在图 15 ( a ) 中示出了 FLASH器件结构的俯视图及截面图的 截取位置， 在图 1-14和 15 ( b ) 中示出在半导体鰭片的宽度方向上沿线 A-A 截取的 FLASH器件结构的截面图， 在图 15 ( c ) 中示出在半导体鰭片的宽度 方向上沿线 B-B截取的 FLASH器件结构的截面图， 在图 15 ( d ) 中示出在半 导体鰭片的长度方向上沿线 C-C截取的 FLASH器件结构的截面图。
该方法开始于块状的半导体衬底 101。 在块状的半导体衬底 101中形成阱 区 102 , 使得半导体衬底 101位于阱区 102上方的部分形成半导体层 103 , 并 且阱区 102将半导体层 103和半导体衬底 101隔开。在半导体衬底 101中形成 阱区 102的工艺是已知的，例如釆用离子注入从而在半导体层中形成掺杂区然 后进行退火以激活掺杂区中的掺杂剂。 针对 P型 FLASH可以形成 N型阱区 102 , 针对 N型 FLASH可以形成 P型阱区 102。 进一步地， 通过已知的沉积 工艺， 如电子束蒸发（EBM )、 化学气相沉积（CVD )、 原子层沉积（ALD )、 溅射等， 在半导体层 103上依次形成第一掩模层 104、 第二掩模层 105和第三 掩模层 106。 然后， 例如通过旋涂在第三掩模层 106上形成光致抗蚀剂层 PR, 并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层 PR形成用于限定背栅 的图案 （例如， 宽度约为 15nm-100nm的开口 ), 如图 1所示。
半导体衬底 101由选自 Si、 Ge、 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs, InSb和 InGaSb构成的组中的一种组成。 在一个示例中， 半导体衬底 101例如是单晶硅衬底。正如下文将要描述的， 半导体层 103将形 成半导体鰭片， 并且决定了半导体鰭片的大致高度。可以根据需要控制控制离 子注入和退火的工艺参数， 以控制阱区 102的深度及延伸范围。 结果， 可以获 得所需厚度的半导体层 103。
第一掩模层 104、 第二掩模层 105和第三掩模层 106可以由所需化学和物 理性质的材料组成， 从而在蚀刻步骤中获得所需的蚀刻选择性， 和 /或在化学 机械抛光 ( CMP )中作为停止层， 和 /或在最终的 FLASH器件中进一步作为绝 缘层。 并且， 根据使用的材料， 第一掩模层 104、 第二掩模层 105和第三掩模 层 106可以釆用相同或不同的上述沉积工艺形成。在一个示例中， 第一掩模层 104是通过热氧化形成的厚度约为 5-15nm的氧化硅层， 第二掩模层 105是通 过溅射形成的厚度约为 50nm-200nm的非晶硅层，第三掩模层 106是通过溅射 形成的厚度约为 5-15nm的氮化硅层。
然后， 釆用光致抗蚀剂层 PR作为掩模， 通过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻， 从上至下去除第三掩模层 106和第二掩模层 105的暴露部分而形成开口，如图 2所示。 由于蚀刻的选择性， 或者通过控制蚀刻时间， 使得该蚀刻步骤停止在 第一掩模层的顶部。 可以多个步骤的蚀刻分别蚀刻不同层。 在一个示例中， 第 一步蚀刻包括釆用反应离子蚀刻，使用一种合适的蚀刻剂，相对于例如由非晶 硅组成的第二掩模层 105去除上面的例如由氮化硅组成的第三掩模层 106的暴 露部分， 第二步蚀刻包括釆用反应离子蚀刻， 使用另一种合适的蚀刻剂， 相对 于例如由氧化硅组成的第一掩模层 104 去除上面的例如由非晶硅组成的第二 掩模层 105的暴露部分。
然后， 通过在溶剂中溶解或灰化去除光致抗蚀剂层 PR。 通过上述已知的 沉积工艺， 在半导体结构的表面上形成共形的第四掩模层 107。 通过各向异性 的蚀刻工艺 （例如， 反应离子蚀刻）， 去除第四掩模层 107在第三掩模层 106 上方横向延伸的部分以及位于开口的底部（即第一掩模层 104上）的部分， 使 得第四掩模层 107位于开口内壁上的部分保留而形成侧墙，如图 3所示。正如 下文将要描述的， 第四掩模层 107将用于限定半导体鰭片的宽度。可以根据所 需的半导体鰭片的宽度控制第四掩模层 107的厚度。在一个示例中， 第四掩模 层 107是通过原子层沉积形成的厚度约为 3nm-28nm的氮化硅层。
然后， 釆用第三掩模层 106和第四掩模层 107作为硬掩模，通过上述已知 的蚀刻工艺经由开口去除第一掩模层 104的暴露部分。并且进一步蚀刻半导体 层 103和阱区 102的暴露部分，直至穿过半导体层 103并且在阱区 102中达到 预定的深度，如图 4所示。 可以根据设计需要确定开口在阱区 102中的部分的 深度， 并且通过控制蚀刻时间来控制该部分的深度。 在一个示例中， 该部分的 深度例如是约 10nm-30nm, 从而可以足够大以阻止阱区 102 中的掺杂剂在随 后的步骤中扩散到半导体鰭片中。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成共形的电介 质层。 通过各向异性的蚀刻工艺 （例如， 反应离子蚀刻）， 去除该电介质层在 第三掩模层 106上方横向延伸的部分以及位于开口的底部（即阱区 102在开口 内的暴露表面上）的部分，使得该电介质层位于开口内壁上的部分保留而形成 侧墙形式的背栅电介质 108, 如图 5所示。 代替其中沉积电介质层的工艺， 可 以通过热氧化直接在半导体层 103和阱区 102位于开口内的侧壁上形成氧化物 侧墙形式的背栅电介质 108。 在一个示例中， 背栅电介质 108 是厚度约为 1 Onm-3 Onm的氧化硅层。
然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成导体层。 该 导体层至少填满开口。 对该导体层进行回蚀刻， 去除位于开口外部的部分， 并 且进一步去除该导体层位于开口内的一部分， 从而在开口内形成背栅导体 109,如图 6所示。 背栅导体 109与半导体层 103之间由背栅电介质 108隔开。 背栅导体 109 由选自 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 W、 Hf u、 RuOx、 掺杂的多晶硅中的至少一种组成。 在一个示例中， 背栅导体 109由掺杂为 N型或 P型的多晶硅组成， 掺杂浓度 例如为 1 1018 cm-3-1 1021 cm-3。
用于形成背栅导体 109的回蚀刻使得背栅导体 109的顶部位于背栅电介质 108的下方。 可选地， 可以进一步相对于背栅导体 109选择性地回蚀刻背栅电 介质 108, 使得背栅电介质 108和背栅导体 109的顶部大致齐平。
然后， 在未使用掩模的情形下， 通过上述已知的蚀刻工艺， 相对于第二掩 模层 105 , 选择性地完全去除位于第二掩模层 105上方的第三掩模层 106, 从 而暴露第二掩模层 105的表面。在一个示例中，在第二掩模层 105由非晶硅组 成以及第三掩模层 106由氧化硅组成的情形下，可以使用氢氟酸作为蚀刻剂选 择性地去除氧化硅。通过上述已知的沉积工艺，在半导体结构的表面上形成绝 缘层。 该绝缘层至少填满开口， 从而覆盖背栅导体 109的顶部表面。 对该绝缘 层进行回蚀刻， 去除位于开口外部的部分。 在一个示例中， 该绝缘层是通过溅 射形成的氮化硅层。 该绝缘层与第四掩模层 107一起形成绝缘帽盖 107，， 如 图 7所示。该蚀刻可能进一步去除该绝缘层位于开口内的一部分。通过控制回 蚀刻的时间，使得该绝缘层位于开口内的部分覆盖背栅导体 109的顶部， 并且 提供所需的电绝缘特性。
然后， 在未使用掩模的情形下， 通过上述已知的蚀刻工艺， 相对于绝缘帽 盖 107， 和第一掩模层 104, 选择性地完全去除第二掩模层 105, 从而暴露第 一掩模层 104的表面， 如图 8所示。 在一个示例中， 在第一掩模层 104由氧化 硅组成、 第二掩模层 105由非晶硅组成以及绝缘帽盖 107， 由氮化硅组成的情 形下， 可以使用四曱基氢氧化铵（TMAH )作为蚀刻剂选择性地去除非晶硅。
然后， 釆用绝缘帽盖 107， 作为硬掩模， 通过上述已知的蚀刻工艺完全去 除半导体层 103的暴露部分。并且进一步蚀刻阱区 102的暴露部分直至达到预 定的深度， 如图 9所示。 正如下文将描述的， 阱区 102将作为背栅的导电路径 的一部分。 可以通过控制蚀刻时间来控制蚀刻的深度，使得阱区 102维持一定 的厚度以减小相关的寄生电阻。
这里需要指出的是，尽管在该示例中在蚀刻半导体层 103之后进一步蚀刻 阱区 102,但是本公开不限于此。例如， 可以只蚀刻半导体层 103或其一部分， 而不蚀刻阱区 102, 特别是在如下所述形成穿通阻止层的情况下。
该蚀刻将半导体层 103图案化成位于背栅导体 109两侧的两个半导体鰭片 103，， 背栅导体 109与两个半导体鰭片 103， 之间由各自的背栅电介质 108隔 开， 从而形成鰭片 -背栅 -鰭片 （Fin-Back Gate-Fin ) 的夹层结构。 半导体鰭片 103，是初始的半导体衬底 101的一部分，因此同样由选自 Si、 Ge、 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs, InSb和 InGaSb构成的组中的 一种组成。 在图 9所示的示例中， 半导体鰭片 103， 的形状为条带， 其长度沿 着垂直于纸面的方向， 其宽度沿着纸面内的横向方向， 其高度沿着纸面内的垂 直方向。 半导体鰭片 103， 的高度大致由初始的半导体层 103的厚度决定， 半 导体鰭片 103， 的宽度大致由初始的第四掩模层 107的厚度决定， 半导体鰭片 103， 的长度则可以根据设计需要通过附加的蚀刻步骤限定。 在该蚀刻步骤以 及随后的工艺步骤中， 先前形成的背栅导体 109为半导体鰭片 103， 提供了机 械支撑和保护， 从而可以获得高成品率。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第一绝缘层
110, 如图 10所示。 第一绝缘层 110的厚度足以填充在形成半导体鰭片 103， 的蚀刻步骤中形成的位于半导体鰭片 103， 侧面的开口， 并且还覆盖绝缘帽盖 107，。如果需要， 可以进一步通过溅射或者附加的化学机械抛光平整第一绝缘 层 110的表面。
然后， 通过选择性的蚀刻工艺 （例如， 反应离子蚀刻）， 回蚀刻第一绝缘 层 110。 该蚀刻不仅去除第一绝缘层 110位于绝缘帽盖 107' 的顶部上的部分， 而且减小第一绝缘层 110位于半导体鰭片 103， 两侧的开口内的部分的厚度。 控制蚀刻的时间，使得第一绝缘层 110的表面略高于阱区 102的顶部或者基本 持平， 并且暴露位于阱区上方的半导体鰭片 103， 的侧面。
作为可选的步骤， 釆用离子注入在第一绝缘层 110 中注入掺杂剂， 如图 11 所示。 由于表面的离子散射， 掺杂剂可以容易地从第一绝缘层 110的表面 附近进入半导体鰭片 103， 的下部使得半导体鰭片 103， 的下部形成穿通阻止 层 111 , 如图 12所示。 替代地， 可以釆用附加的热退火将掺杂剂从第一绝缘 层 110推入（drive-in )半导体鰭片 103， 中而形成穿通阻止层 111。 穿通阻止 层 111还可能包括阱区 102位于第一绝缘层 110的表面附近的一部分。
针对不同类型的 FET可以釆用不同的掺杂剂。 在 N型 FET中可以使用 P 型掺杂剂， 例如 B, 在 P型 FET中可以使用 N型掺杂剂， 例如 P、 As。 结果， 穿通阻止层 111将半导体鰭片 103， 与半导体衬底 101中的阱区 102隔开。 并 且， 穿通阻止层 111的掺杂类型与源区和漏区的掺杂类型相反， 并且高于半导 体衬底 101中的阱区 102的掺杂浓度。虽然阱区 102可以断开源区和漏区之间 的漏电流路径，在一定程度上起到穿通阻止层的作用，但位于半导体鰭片 103， 下方附加的高掺杂的穿通阻止层 112 可以进一步改善抑制源区和漏区之间的 漏电流的效果。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成浮栅电介质 112 (例如， 氧化硅或氮化硅或高 K电介质）， 如图 13所示。 在一个示例中， 该浮栅电介质 112为约 0.8-1.5nm厚的氧化硅层。 浮栅电介质 112覆盖两个半 导体鰭片 103' 的各自的一个侧面。 如图 14所示， 通过上述已知的沉积工艺， 在半导体结构的表面上形成浮 栅导体 113 (例如， 掺杂多晶硅， 厚度为约 3-10nm )。 进一步地， 通过上述已 知的沉积工艺在半导体结构的表面上继续形成控制栅电介质 117 (例如， 氧化 硅或高 K电介质， 厚度为约 1.0-10nm )和控制栅导体 118 (例如， 多晶硅， 厚 度为约 50-150nm )。 如果需要， 可以对控制栅导体 118的表面进行化学机械抛 光（CMP ), 以获得平整的表面。 这样就获得了前栅堆叠层， 为浮栅介质、 浮 栅导体、 控制栅介质以及控制栅导体组成的叠层。
然后， 釆用光致抗蚀剂掩模， 将整个前栅堆叠层图案化为与半导体鰭片 103' 相交的前栅堆叠。 然后， 通过在溶剂中溶解或灰化去除光致抗蚀剂层。 通过上述已知的沉积工艺，在整个半导体结构的表面上形成氮化物层。在一个 示例中， 该氮化物层为厚度约 5-20nm的氮化硅层。 通过各向异性的蚀刻工艺 (例如， 反应离子蚀刻）， 去除氮化物层的横向延伸的部分， 使得氮化物层位 于前栅堆叠的侧面上的垂直部分保留， 从而形成栅极侧墙 114, 如图 15 ( a )、 15 ( b )、 15 ( c )和 15 ( d ) 所示。
通常， 由于形状因子（例如前栅堆叠的厚度大于两倍的鰭的高度， 或者釆 用上小下大的鰭片形状）， 半导体鰭片 103， 侧面上的氮化物层厚度比前栅堆 叠的侧面上的氮化物层厚度小，从而在该蚀刻步骤中可以完全去除半导体鰭片 103， 侧面上的氮化物层。 否则， 半导体鰭片 103， 侧面上的氮化物层可能会 影响后续源 /漏区的形成。可以釆用附加的掩模进一步去除半导体鰭片 103， 侧 面上的氮化物层。
浮栅电介质 112、 浮栅导体 113、 控制栅电介质 117和控制栅导体 118— 起形成前栅堆叠。 在图 15 ( a )、 15 ( b )、 15 ( c )和 15 ( d )所示的示例中， 前栅堆叠的形状为条带， 并且沿着与半导体鰭片的长度垂直的方向延伸。
在随后的步骤中， 可以按照常规的工艺， 以前栅堆叠和栅极侧墙 114作为 硬掩模， 形成与半导体鰭片 103' 提供的沟道区相连的源区和漏区。 在一个示 例中， 源区和漏区可以是半导体鰭片 103， 两端的通过离子注入或原位掺杂形 成的掺杂区。在另一个示例中， 源区和漏区可以是与半导体鰭片 103的两端或 侧面接触的附加的半导体层中通过离子注入或原位掺杂形成的掺杂区。
参照图 16-17描述根据本发明的进一步优选实施例的制造 FLASH器件的 方法的一部分阶段的示例流程，其中，在图 16(a)和 17(a) 中示出了 FLASH 结构的俯视图及截面图的截取位置， 在图 16 (b)和 17 (b) 中示出在半导体 鰭片的宽度方向上沿线 A-A截取的 FLASH结构的截面图， 在图 16 ( c )和 17 (c) 中示出在半导体鰭片的宽度方向上沿线 B-B截取的 FLASH结构的截面 图， 在图 16 (d)和 17 (d) 中示出在半导体鰭片的长度方向上沿线 C-C截取 的 FLASH结构的截面图。
根据该优选实施例， 在图 15所示的步骤之后进一步执行图 16和 17所示 的步骤以形成应力作用层。
然后， 在半导体鰭片 103， 的暴露侧面上外延生长应力作用层 115, 如图 16 (a)、 16 (b)、 16 (c)和 16 (d)所示。 应力作用层 115还形成在控制栅导 体 118上。 该应力作用层 115的厚度应当足以在半导体鰭片 103， 上施加期望 的应力。
针对不同类型的 FinFET可以形成不同的应力作用层 115。 通过应力作用 层 115向 FLASH的沟道区施加合适的应力， 可以提高载流子的迁移率， 从而 减小导通电阻并提高器件的开关速度。 为此， 釆用与半导体鰭片 103， 的材料 不同的半导体材料形成应力作用层 115, 可以产生期望的应力。 对于 N 型 FLASH, 应力作用层 115例如是在 Si衬底上形成的 C的含量约为原子百分比 0.2-2%的 Si:C 层， 沿着沟道区的纵向方向对沟道区施加拉应力。 对于 P 型 FLASH, 应力作用层 115例如是在 Si衬底上形成的 Ge的含量约为原子百分 比 15-75%的 SiGe层， 沿着沟道区的纵向方向对沟道区施加压应力。
然后，通过上述已知的沉积工艺，在整个半导体结构的表面上形成第二绝 缘层 116。 在一个示例中， 第二绝缘层 116例如是氧化硅层， 并且厚度足以填 充在形成半导体鰭片 103， 的蚀刻步骤中形成的位于半导体鰭片 103， 侧面的 开口， 并且还覆盖控制栅导体 118的顶部表面。 以栅极侧墙 114作为停止层， 对第二绝缘层 116进行化学机械抛光， 以获得平整的表面， 如图 17 (a)、 17 (b)、 17 (c)和 17 (d)所示。 该化学机械抛光去除应力作用层 115的位于 前栅堆叠上方的部分， 并且暴露前栅堆叠的顶部表面， 即控制栅导体 118的顶 面。
进一步地， 如前所述， 在随后的步骤中， 可以按照常规的工艺， 以控制栅 导体 118和栅极侧墙 114作为硬掩模， 形成与半导体鰭片 103， 提供的沟道区 相连的源区和漏区。 在一个示例中， 源区和漏区可以是半导体鰭片 103， 两端 的通过离子注入或原位掺杂形成的掺杂区。在另一个示例中， 源区和漏区可以 是与半导体鰭片 103， 的两端或侧面接触的附加的半导体层中通过离子注入或 原位掺杂形成的掺杂区。
参照图 18-19描述根据本发明的进一步优选实施例的制造半导体器件的方 法的一部分阶段的示例流程， 其中， 在图 18 (a)和 19 (a) 中示出了半导体 结构的俯视图及截面图的截取位置， 在图 18 (b)和 19 (b) 中示出在半导体 鰭片的宽度方向上沿线 A-A截取的半导体结构的截面图， 在图 18 (c)和 19 ( c )中示出在半导体鰭片的宽度方向上沿线 B-B截取的半导体结构的截面图， 在图 18 (d)和 19 (d) 中示出在半导体鰭片的长度方向上沿线 C-C截取的半 导体结构的截面图。
根据该优选实施例， 在图 15的步骤中形成牺牲栅导体 113， 和牺牲栅电 介质 112，， 并且在图 17所示的步骤之后形成应力作用层 115, 并且已经形成 源区和漏区，然后进一步执行图 18和 19所示的步骤釆用替代栅堆叠代替包括 牺牲栅导体 113， 和牺牲栅电介质 112， 的牺牲栅堆叠， 替代栅堆叠可以包括 浮栅电介质 121、 浮栅导体 122、 控制栅电介质 123和控制栅导体 124。
具体地， 釆用第二绝缘层 116和栅极侧墙 114作为硬掩模， 通过上述已知 的蚀刻工艺（例如反应离子蚀刻）去除牺牲栅导体 113' ,从而形成栅极开口， 如 图 18 (a)、 18 (b)、 18 (c)和 18 (d)所示。 可选地， 可以进一步去除牺牲 栅电介质 112， 位于栅极开口底部的部分。 按照后栅工艺， 在栅极开口中形成 浮栅电介质 121、 浮栅导体 122、 控制栅电介质 123以及控制栅导体 124, 如 图 19 (a)、 19 (b)、 19 (c)和 19 (d)所示。 浮栅电介质 121、 浮栅导体 122、 控制栅电介质 123和控制栅导体 124—起形成替代栅堆叠。在一个示例中，浮 栅电介质 121和控制栅电介质 123是厚度约为 0.3nm-1.2nm的 Hf02层， 浮栅 导体 122例如是 TiN层， 控制栅导体 124例如是掺杂的多晶硅。
根据上述的各个实施例， 在形成源区和漏区之后， 可以在所得到的半导体 结构上形成层间绝缘层、位于层间绝缘层中的柱塞、位于层间绝缘层上表面的 布线或电极， 从而完成 FLASH器件的其他部分。 图 20示出了根据本发明的优选实施例的 FLASH器件 100的分解透视图， 其中为了清楚而未示出第二绝缘层 116。 该 FLASH器件 100是釆用图 1-19所 示的步骤形成，从而包括本发明的多个优选方面， 然而不应理解为将本发明限 制为这多个优选方面的组合。此外， 为了简明起见不再重复在上文中已经提及 的材料。
FLASH器件 100包括半导体衬底 101、 半导体衬底 101中的阱区 102、位 于阱区 102上的夹层结构。 该夹层结构包括背栅导体 109、 位于背栅导体 109 两侧的两个半导体鰭片 103，、 以及将背栅导体 109与两个半导体鰭片 103， 分 别隔开的各自的背栅电介质 108。 阱区 102作为背栅导体 109的导电路径的一 部分。穿通阻止层 111位于半导体鰭片 103，下部。前栅堆叠与半导体鰭片 103， 相交， 该前栅堆叠包括浮栅电介质 121、 浮栅导体 122、 控制栅电介质 123以 及控制栅导体 124, 并且浮栅电介质 121将浮栅导体 122和半导体鰭片 103， 隔开。
在图 20所示的示例中， 浮栅电介质 121是按照后栅工艺形成的替代栅电 介质， 浮栅导体 122 是按照后栅工艺形成的替代栅导体， 控制栅电介质 123 是按照后栅工艺形成的替代栅电介质，控制栅导体 124是按照后栅工艺形成的 控制栅导体， 这些替代结构构成了前栅堆叠。栅极侧墙 114位于前栅堆叠的侧 面上。 在后栅工艺期间， 虽然去除了牺牲栅电介质 112' 位于栅极开口内的部 分， 但保留了位于栅极侧墙 114下方的部分。
此外， 绝缘帽盖 107， 位于背栅导体 109上方， 并且将背栅导体 109与前 栅堆叠隔开。 第一绝缘层 110位于浮栅电介质 121和阱区 102之间， 并且将浮 栅电介质 121和阱区 102隔开。
FLASH器件 100还包括与半导体鰭片 103'提供的沟道区相连的源区 120a 和漏区 120b。 在图 20所示的示例中， 源区 120a和漏区 120b可以是半导体鰭 片 103，两端的通过离子注入或原位掺杂形成的掺杂区。附加的应力作用层 115 与半导体鰭片 103， 的侧面接触。 四个柱塞 119穿过层间绝缘层分别连接到两 个半导体鰭片 103，的源区和漏区。一个附加的柱塞 119连接到控制栅导体 124 , 另一个附加的柱塞 119穿过层间绝缘层和第一绝缘层 110连接到阱区 102 , 从 而经由阱区 102与背栅导体 109相连。 在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说 明。 但是本领域技术人员应当理解， 可以通过各种技术手段， 来形成所需形状 的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以 上描述的方法并不完全相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是， 这些实施例仅仅是为了说明的 目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价 物限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替代和修改， 这 些替代和修改都应落在本发明的范围之内。

Claims

权 利 要 求 书
1、 一种 FLASH器件， 包括：
半导体衬底；
半导体衬底中的阱区；
位于阱区上的夹层结构， 该夹层结构包括背栅导体、位于背栅导体两侧的 半导体鰭片、 以及将背栅导体与半导体鰭片分别隔开的各自的背栅电介质， 其 中阱区作为背栅导体的导电路径的一部分；
与半导体鰭片相交的前栅堆叠， 该前栅堆叠包括依次设置的浮栅电介质、 浮栅导体、控制栅电介质和控制栅导体， 并且浮栅电介质将浮栅导体和半导体 鰭片隔开；
位于背栅导体上方以及半导体鰭片上方的绝缘帽盖，并且绝缘帽盖将背栅 导体与前栅堆叠隔开； 以及
与半导体鰭片提供的沟道区相连的源区和漏区。
2、 根据权利要求 1所述的 FLASH器件， 还包括位于半导体鰭片下部的 穿通阻止层。
3、根据权利要求 2所述的 FLASH器件， 其中所述半导体器件是 N型的， 并且所述穿通阻止层和所述阱区是 P型的。
4、 根据权利要求 2所述的 FLASH器件， 其中所述半导体器件是 P型的， 并且所述穿通阻止层和所述阱区是 N型的。
5、 根据权利要求 1所述的 FLASH器件， 其中源区和漏区包括半导体鰭 片两端的部分。
6、 根据权利要求 1所述的 FLASH器件， 其中源区和漏区包括与半导体 鰭片的两端接触的附加的半导体层中的掺杂区。
7、 根据权利要求 1所述的 FLASH器件， 其中源区和漏区包括与半导体 鰭片的侧面接触的附加的半导体层中的掺杂区。
8、 根据权利要求 7所述的 FLASH器件， 其中源区和漏区包括与半导体 鰭片不同的材料组成。
9、 根据权利要求 1所述的 FLASH器件， 还包括与半导体鰭片的侧面接 触的附加的应力作用层。
10、根据权利要求 1所述的 FLASH器件，其中所述背栅导体由选自 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 W、 Hf u、 RuOx、 掺杂的多晶硅中的至少一种组成。
11、 一种制造 FLASH器件的方法， 包括：
在半导体衬底中形成阱区，使得半导体衬底位于阱区上方的部分形成半导 体层；
在半导体层上形成多个掩模层；
在所述多个掩模层中的最顶部的一个中形成开口；
在开口内壁形成侧墙形式的另一个掩模层；
釆用所述另一个掩模层作为硬掩模，将开口穿过所述多个掩模层和所述半 导体层延伸到阱区；
在开口内壁形成背栅电介质；
在开口中形成背栅导体；
在开口中形成包括所述另一个掩模层的绝缘帽盖，该绝缘帽盖覆盖背栅电 介质和背栅导体；
釆用绝缘帽盖作为硬掩模， 将半导体层图案化为半导体鰭片；
形成与半导体鰭片相交的前栅堆叠，该前栅堆叠包括从下至上设置的浮栅 电介质、 浮栅导体、控制栅电介质和控制栅导体， 并且浮栅电介质将浮栅导体 和半导体鰭片隔开； 以及
形成与半导体鰭片提供的沟道区相连的源区和漏区，
其中， 背栅导体、 位于背栅导体两侧的由半导体层形成的半导体鰭片、 以 及将背栅导体与半导体鰭片分别隔开的各自的背栅电介质形成夹层结构，其中 绝缘帽盖将背栅导体与控制栅导体隔开，阱区作为背栅导体的导电路径的一部 分。
12、 根据权利要求 11所述的方法， 在图案化半导体层的步骤和形成前栅 堆叠的步骤之间， 还包括在半导体鰭片下部形成穿通阻止层。
13、 根据权利要求 12所述的方法， 其中形成穿通阻止层包括进行离子注 入而在半导体鰭片与阱区相邻的部分中引入掺杂剂。
14、 根据权利要求 13所述的方法， 其中形成穿通阻止层包括在进行离子 注入之前， 形成绝缘层限定穿通阻止层的位置。
15、 根据权利要求 13所述的方法， 其中所述半导体器件是 N型的， 并且 在形成阱区的步骤中使用 P型掺杂剂， 在形成穿通阻止层的步骤中使用 P型 掺杂剂。
16、 根据权利要求 13所述的方法， 其中所述 FLASH器件是 P型的， 并 且在形成阱区的步骤中使用 N型掺杂剂， 在形成穿通阻止层的步骤中使用 N 型掺杂剂。
17、 根据权利要求 11所述的方法， 其中形成源区和漏区包括对半导体鰭 片的两端的离子注入。
18、 根据权利要求 11所述的方法， 其中形成源区和漏区包括形成与半导 体鰭片的两端接触的附加的半导体层，以及对附加的半导体层进行离子注入或 原位掺杂。
19、 根据权利要求 11所述的方法， 其中形成源区和漏区包括形成与半导 体鰭片的侧面接触的附加的半导体层，以及对附加的半导体层进行离子注入或 原位掺杂。
20、 根据权利要求 11所述的方法， 还包括形成与半导体鰭片的侧面上外 延生长应力作用层。
21、 根据权利要求 11所述的方法， 其中所述背栅导体由选自 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 W、 Hf u、 RuOx、 掺杂的多晶硅中的至少一种组成。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812336B2 (en) 2013-10-29 2017-11-07 Globalfoundries Inc. FinFET semiconductor structures and methods of fabricating same
WO2018059110A1 (zh) * 2016-09-30 2018-04-05 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009003895A1 (en) * 2007-06-29 2009-01-08 International Business Machines Corporation Integrated fin-local interconnect structure
CN102034831A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 具有环绕堆叠栅鳍式场效应晶体管存储器件及形成方法
CN102194756A (zh) * 2010-03-17 2011-09-21 台湾积体电路制造股份有限公司 鳍式场效晶体管及其制法
CN102832133A (zh) * 2012-08-29 2012-12-19 北京大学 在体硅上制备独立双栅FinFET的方法
CN102891179A (zh) * 2011-07-20 2013-01-23 中国科学院微电子研究所 半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
KR20080061764A (ko) * 2006-12-28 2008-07-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101002246B1 (ko) * 2008-07-02 2010-12-20 재단법인서울대학교산학협력재단 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009003895A1 (en) * 2007-06-29 2009-01-08 International Business Machines Corporation Integrated fin-local interconnect structure
CN102034831A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 具有环绕堆叠栅鳍式场效应晶体管存储器件及形成方法
CN102194756A (zh) * 2010-03-17 2011-09-21 台湾积体电路制造股份有限公司 鳍式场效晶体管及其制法
CN102891179A (zh) * 2011-07-20 2013-01-23 中国科学院微电子研究所 半导体器件及其制造方法
CN102832133A (zh) * 2012-08-29 2012-12-19 北京大学 在体硅上制备独立双栅FinFET的方法

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