WO2014106319A1 - 以太网中处理数据的方法、物理层芯片和以太网设备 - Google Patents

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WO2014106319A1
WO2014106319A1 PCT/CN2013/070014 CN2013070014W WO2014106319A1 WO 2014106319 A1 WO2014106319 A1 WO 2014106319A1 CN 2013070014 W CN2013070014 W CN 2013070014W WO 2014106319 A1 WO2014106319 A1 WO 2014106319A1
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fec
channels
ethernet
bits
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PCT/CN2013/070014
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苏伟
曾理
崔凯
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华为技术有限公司
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems

Definitions

  • the present invention relates to the field of network transmission, and in particular, to a method and apparatus for processing Ethernet data.
  • Ethernet has evolved from 10M Ethernet, 100M Ethernet, 1G Ethernet, 10G Ethernet to 40G Ethernet and 100G Ethernet. Their speeds are correspondingly from 10Mbit/s to 100Mbit/s. lGbit/s and 10Gbit/s have been developed to 40Gbit/s and 100Gbit/s.
  • 40G Ethernet and 100G Ethernet have been widely used.
  • business traffic is growing at a rate of 50-60% per year. In the next 10 years, it will increase by 100 times. High bandwidth becomes an urgent demand, which drives Ethernet to more. High rate evolution.
  • the next generation Ethernet (collectively referred to as Super 100G Ethernet in this application) is likely to have a rate of 400 Gbit/s, lTbit/s, and 1.6 Tbit/s.
  • the Ethernet interface with a rate of 100 Gbit/s can be used to interconnect the backbone routers, or between the core switches, or between the backbone routers and the transmitting devices, or the carrier's cloud network data center. cost.
  • the existing 40G Ethernet and 100G Ethernet introduce FEC functions by adding an FEC sublayer in the physical layer architecture.
  • the physical layer architecture of 40G Ethernet and 100G Ethernet refers to the standard IEEE 802.3ba, which includes the following sublayers: PCS (Physical Coding Sublayer), FEC Sublayer, PMA (Physical Medium Attachment) sublayer, PMD (Physical Medium Dependent) sublayer.
  • PCS Physical Coding Sublayer
  • FEC Sublayer FEC Sublayer
  • PMA Physical Medium Attachment sublayer
  • PMD Physical Medium Dependent sublayer.
  • the following 100G Ethernet is used as an example to briefly describe the process related to FEC processing.
  • the PCS layer provides 64B/66B encoding function, and the encoded 66B code block is distributed to 20 virtual channels, and the FEC sublayer is separately performed based on the virtual channel.
  • FEC processing FEC encoding is performed on the code blocks distributed to each virtual channel, specifically using the Fire code (2112, 2080) for FEC encoding, and by compressing the synchronization header of each 66B code block, saving every 32 66B code blocks
  • the 32-bit space is saved, and the saved 32-bit space is used as a check area for filling the verification information generated during the FEC encoding process.
  • the processing in the receiving direction of the PCS layer and the FEC layer is mutually reciprocal to the processing in the transmission direction.
  • the standard IEEE 802.3ba also shows that the FEC processing scheme based on the current physical layer architecture can provide a maximum coding gain of only 2 dB and a delay of 430 ns.
  • embodiments of the present invention provide a method for processing data in an Ethernet, a physical layer chip, and an Ethernet device.
  • a first aspect of the present invention provides a method for processing data in an Ethernet, the method for processing data on a transmitting end, including:
  • N is specifically a least common multiple of m and n, where m is an electrical channel connecting two adjacent physical media additional sublayers in the physical layer of the Ethernet The number, n is the number of optical channels in the Ethernet physical layer. .
  • each of the FEC frames further includes at least one location for indicating a check bit in the FEC frame
  • the FEC frame indicates the field.
  • the distributing the FEC frame to the N virtual channel by using a bit as the distribution granularity includes:
  • All Q FEC frames are distributed to the N virtual channels in turn with a bit as the distribution granularity
  • a is specifically related to the bit included in the data code block
  • the positive integer multiples of the number are the same, or a is exactly the same as a positive integer multiple of the number of bits included in the FEC encoded coded symbol.
  • the method for processing data in the Ethernet may further include The scrambling process is performed on the FEC frame before the FEC frame is distributed to the N virtual channels in a distribution of a bit.
  • the method for processing data in the Ethernet may further include: The data of the N virtual channel is converted into m data, and the m data is transmitted through the m channel.
  • the converting the data from the N virtual channel into the m channel data includes:
  • the method for processing data in the Ethernet may further include: The m-way data is cyclically distributed into n-way data.
  • the routing of the m-path data from the m-channel electrical channel into n-channel data specifically includes:
  • the m-channel data is cyclically distributed into n-channel data in units of code blocks.
  • the method for processing data in the Ethernet may further include: The n channels of data are separately modulated onto n optical carriers to obtain n optical signals, and the n optical signals are transmitted to the receiving end through the n optical channels.
  • a second aspect of the present invention provides a method for processing data in an Ethernet, the method for processing data at a receiving end, including:
  • the n-channel data from the physical medium-related sub-layer is adapted to the N-way virtual channel, where n and N are positive integers, and the data adapted to each virtual channel includes a part of the same forward error correction FEC frame. Extracting FEC frames one by one from data adapted to the N virtual channels, wherein each of the FEC frames includes X consecutive data bits and FEC encoding for the X consecutive data bits Y check bits, X and Y are positive integers;
  • FEC decoding is performed on the FEC frame, the check bits in the FEC frame are deleted, and the serial data block is recovered.
  • N is specifically a least common multiple of m and n, where m is an electrical channel connecting two adjacent physical media additional sublayers in the physical layer of the Ethernet Quantity.
  • the FEC frame is extracted one by one from data adapted to the N virtual channel Specifically include:
  • the method for processing data in the Ethernet further includes:
  • the optical signals from the n optical channels are separately demodulated to obtain the n-channel data.
  • a third aspect of the present invention provides an Ethernet physical layer chip, including:
  • An FEC encoder configured to perform FEC encoding on the serial data block, to obtain an FEC frame, specifically: inserting Y generated by FEC encoding for the X consecutive data bits every X consecutive data bits Check bits; each FEC frame contains X consecutive data bits and Y parity bits generated by FEC encoding for the X consecutive data bits, where X and Y are both positive integers;
  • a distribution module configured to distribute the FEC frame in turn to the N virtual channel with a bit as a distribution granularity, where a and N are both positive integers, and a is smaller than the number of bits included in one FEC frame.
  • N is specifically a least common multiple of m and n, where m is an electrical channel connecting two adjacent physical media additional sublayers in the physical layer of the Ethernet The number, n is the number of optical channels in the Ethernet physical layer.
  • the FEC frame further includes at least one used to indicate a location of the check bit in the FEC frame.
  • the FEC frame indicates the field.
  • the distribution module is specifically configured to:
  • the alignment word is used by the receiving end to determine the boundary of the FEC frame.
  • a is specifically related to the bit included in the data code block
  • the positive integer multiples of the number are the same, or a is exactly the same as a positive integer multiple of the number of bits included in the FEC encoded coded symbol.
  • the Ethernet physical layer chip further includes: a scrambler And performing the scrambling process on the FEC frame before the distribution module distributes the FEC frame to the N-channel virtual channel.
  • the distribution module is specifically configured to add a bit by using a bit.
  • the scrambled FEC frame is distributed to the N virtual channels in turn.
  • the Ethernet physical layer chip further includes: a module, configured to convert data from the N virtual channels into m channels of data.
  • the interface adaptation module when N is not equal to m, is specifically used for performing bit multiplexing or code block multiplexing Data from each N/m virtual channel is multiplexed into one channel of data.
  • a fourth aspect of the present invention provides an Ethernet physical layer chip, including:
  • An interface adaptation module configured to adapt n-channel data derived from a physical layer-related sub-layer to an N-way virtual channel; n and N are positive integers, and data adapted to each virtual channel includes the same forward direction Correcting part of the FEC frame;
  • An FEC frame recovery module configured to extract FEC frames one by one from data adapted to the N virtual channels; each of the FEC frames includes X consecutive data bits and for the X consecutive data bits Y check bits generated by FEC coding, X and Y are positive integers;
  • the FEC decoder is configured to perform FEC decoding on the FEC frame, and then delete the check bits in the FEC frame to recover the serial data code block.
  • N is specifically a least common multiple of m and n, where m is an electrical channel connecting two adjacent physical media additional sublayers in the physical layer of the Ethernet Quantity.
  • the FEC frame recovery module includes:
  • a block synchronization sub-module configured to perform block synchronization processing on data adapted to the N-channel virtual channel, to obtain data of N-block synchronization
  • An alignment word locking sub-module for locking an alignment word included in data synchronized by each block; an alignment and rearrangement sub-module for aligning and navigating data of the N-way block synchronization based on the alignment word of the lock Row processing
  • a frame extraction submodule configured to determine a boundary of the FEC frame based on the locked alignment word, and then extract the FEC frame one by one from the N-block synchronization data that has been aligned and rearranged.
  • the FEC frame recovery module is further include: a descrambler, configured to perform descrambling processing on data synchronized from the N-way block subjected to the alignment and rearrangement processing before the frame recovery sub-module; correspondingly, the frame extraction sub-module is specifically used for the slave descrambler The FEC frame is extracted one by one from the output data.
  • the Ethernet physical layer chip further includes: a decoder , for performing line decoding on the serial data code block output by the FEC decoder.
  • a fifth aspect of the present invention provides an Ethernet device, including:
  • the physical layer chip is configured to perform line coding on the data from the medium access control layer chip to obtain a serial data code block, and perform FEC encoding on the serial data code block to obtain an FEC frame.
  • the method includes: inserting, for every X consecutive data bits, Y check bits generated by performing FEC encoding on the X consecutive data bits; and distributing the FEC frame to the N virtual channel in turn by using a bit as a distribution granularity.
  • each of the FEC frames comprising X consecutive data bits and FEC encoding for the X consecutive data bits Check bits; a, N, X, and Y are all positive integers, and a is less than the number of bits contained in one FEC frame;
  • the optical module is configured to convert data input through the m electrical channels into n-channel data, and respectively modulate the n-channel data onto n optical carriers to obtain n optical signals, where the n-channel is The optical signals are respectively sent to n optical channels, where m and n are positive integers.
  • a sixth aspect of the present invention provides an Ethernet device, including:
  • a media access control layer chip an optical module, an Ethernet physical layer chip provided by the fourth aspect of the present invention or any possible implementation thereof, and m connected to the Ethernet physical layer chip and the optical module Electrical passage
  • the optical module is configured to receive n optical signals transmitted through the n optical channels, demodulate n data from the n optical signals, and convert n data into m data, where the m
  • the road data is sent to the Ethernet physical layer chip through the m electrical channels, where m and n are positive integers;
  • the Ethernet physical layer chip is configured to receive m data transmitted from the m electrical channels, adapt the data to the N virtual channel, and extract one by one from the data adapted to the N virtual channel.
  • Out FEC frame Performing FEC decoding on the FEC frame, then deleting the check bit in each FEC frame, recovering the serial data code block, performing line decoding on the serial data code block, and transmitting the data block to the media access a control layer chip;
  • the data adapted to each virtual channel includes a portion of the same FEC frame; each of the FEC frames includes X consecutive data bits and FEC encoding for the X consecutive data bits Y school insurance bits; N, X and Y are positive integers.
  • the FEC encoding in the embodiment of the present invention can Different FEC coding gains are provided according to different needs.
  • the encoded FEC frame is distributed to each virtual channel by using a bit as the distribution granularity, where a is smaller than the number of bits included in one FEC frame. Therefore, it is possible to make the delay introduced by the receiving end at the time of FEC decoding small.
  • FIG. 1 is a schematic diagram of an Ethernet reference model according to an embodiment of the present invention.
  • FIG. 2 is a flowchart of a method for processing data in an Ethernet according to an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of alternate distribution in an embodiment of the present invention.
  • FIG. 4 is a schematic structural diagram of a physical medium connection sublayer according to an embodiment of the present invention.
  • FIG. 5 is a flowchart of a method for processing data in an Ethernet according to another embodiment of the present invention.
  • FIG. 6 is a flowchart of a method for processing data in an Ethernet according to an embodiment of the present invention.
  • FIG. 7 is a flowchart of a method for processing data in an Ethernet according to another embodiment of the present invention.
  • Figure 8 is a schematic diagram of FEC encoding and polling distribution in an embodiment of the present invention.
  • FIG. 9 is a flowchart of a method for processing data in an Ethernet according to another embodiment of the present invention.
  • FIG. 10 is a schematic structural diagram of an Ethernet device according to an embodiment of the present invention.
  • FIG. 11 is a schematic structural diagram of an Ethernet device according to another embodiment of the present invention.
  • FIG. 12 is a schematic structural diagram of an Ethernet physical layer chip according to another embodiment of the present invention. detailed description
  • the hierarchy includes: LLC (Logic Link Control) layer, MAC (Media Access Control, The media access control layer, the Reconciliation Sublayer and the PHY (Physical Layer Entity), wherein the PHY includes: a PCS, a PMA sublayer, and a PMD sublayer.
  • LLC Logical Link Control
  • MAC Media Access Control
  • the media access control layer the Reconciliation Sublayer
  • PHY Physical Layer Entity
  • the LLC layer and the MAC layer are located in the data link layer of the OSI (Open System Interconnection) reference model
  • the coordination sublayer and PHY are located in the physical layer of the OSI reference model.
  • the functions of the LLC layer, the MAC layer, and the MAC control layer are described in the standard IEEE802.3, and are not described here.
  • the architecture of the super 100G Ethernet to which the embodiment of the present invention is applied also uses the structure shown in FIG.
  • the embodiment of the present invention provides a method for processing data in an Ethernet, which is mainly implemented in a PHY of a super 100G Ethernet, and the application processes the data at the transmitting end.
  • the processing flow is shown in FIG. 2, including: Step S101:
  • the data from the MAC layer is line coded to obtain a serial data block.
  • the line coding in this step plays the same or similar role as the coding in the existing 40G Ethernet, 100G Ethernet PCS, and can improve the transmission characteristics of information across links.
  • the line coding may be specifically used but not limited to 64B/66B coding, or 256B/257B coding, or 512B/513B, where "64B/66B coding", “256B/257B coding” and "512B/513B”
  • the "B” in the code "is” refers to the bit (bit).
  • the data from the MAC layer is line-coded into a series of data blocks, each of which has the same size and size depending on the coding used by the line coding. For example, if the line coding uses 64B/66B coding, the size of the obtained data code block is 66 bits, and the data code block can also be called a 66B code block.
  • the coordination sublayer converts serial data from the MAC layer into parallel data suitable for physical layer transmission, and sends the parallel data to the PCS through a Media Independent Interface (MC), and then in the PCS.
  • ⁇ is a logical interface between the coordination sub-layer and the PCS, and the ⁇ in the embodiment of the present invention is specifically a super-100G ether.
  • Mil of the network for example, for 400G Ethernet, specifically CDGMII (400 Gigabit Media Independent Interface, 400G medium independent interface), wherein "CD” in “CDGMII” is "400” in Roman numerals.
  • Step S102 Perform FEC encoding on the serial data code block to obtain an FEC frame, and specifically include: inserting Y parity bits generated by performing FEC encoding on the X consecutive data bits every X consecutive data bits.
  • Each of the FEC frames includes X consecutive data bits and parity bits generated by FEC encoding for the X bits of data, and both X and Y are positive integers.
  • a code block is a logical concept that is a series of consecutive bits that can be processed as a whole.
  • the serial data code block in the embodiment of the present invention is actually a series of consecutive data bits, and the FEC encoder encodes the serial data code block, that is, FEC encodes the series of consecutive data bits. Inserting check bits generated by FEC encoding for input data bits between input data bits, specifically: inserting Y generated by FEC encoding for the X consecutive data bits every X consecutive data bits A parity bit, each X consecutive data bits and Y parity bits generated by FEC encoding for the X consecutive data bits form an FEC frame.
  • RS Random-Solomon
  • Other types of codes may also be used, which are not limited in this application.
  • RS Random-Solomon
  • Step S103 The FEC frame is distributed in turn to the N virtual channel with a bit as the distribution granularity, where a and N are positive integers, and a is smaller than the number of bits included in each FEC frame.
  • the process of distributing FEC frames in turn to N virtual channels with a bit as the distribution granularity, as shown in FIG. 3, can be understood as follows:
  • the FEC frame is regarded as being composed of a series of data blocks of a bit size, and then These data blocks are distributed to N virtual channels one by one in order, for example, distributing data block 1 to virtual channel 1, distributing data block 2 to virtual channel 2, and so on, distributing data block N to virtual channel N, and then Distribute the data block N + 1 to virtual channel 1, and so on.
  • a is specifically related to the number of bits included in the data code block in step S101.
  • the positive integer multiple is the same, or is the same as the positive integer multiple of the number of bits included in the FEC-encoded code symbol in step S102.
  • the distribution granularity is one or plural data codes.
  • Block or coding symbol when the data is distributed by using the distribution granularity, the integrity of the data code block or the coded symbol is maintained, so that when a continuous error occurs, error diffusion is less likely to occur during FEC decoding or line decoding, and the error is reduced.
  • the difficulty of error correction at the receiving end improves the ability of error correction.
  • the size of the FEC coding gain depends on the size of the space used to fill the check information. The larger the space for filling the check information, the larger the FEC coding gain, and the smaller the space used to fill the check information, the higher the coding gain of the FEC. small.
  • each 66B code block is composed of 64-bit data and a 2-bit sync header.
  • the sync header is the basis for the receiver to perform block synchronization processing.
  • the sync header of each 66B code block must retain at least 1 bit, that is, existing
  • the FEC encoding scheme of 100G Ethernet can provide up to 32 bits of space for every 32 66B code blocks to fill the check information. Therefore, the maximum coding gain that the existing 100G Ethernet FEC coding scheme can provide is very limited.
  • the space for filling the check information is not provided by compressing the sync header of the data block to save space, but by directly inserting the check bit to provide the fill check information.
  • Space therefore, the number of parity bits needs to be set differently according to different requirements.
  • the FEC encoding scheme in the embodiment of the present invention can provide different FEC encoding gains to meet different application requirements. When implementing ultra-100G Ethernet, multi-channel technology is required, and when implementing the same rate of super-100G Ethernet, multiple multi-channel schemes may be used, and the requirement of FEC coding gain for each multi-channel scheme is required. Different embodiments of the present invention can provide different coding gains by adjusting the number of parity bits, so that the coding gain requirements of various multi-channel technology implementation schemes can be flexibly met.
  • the 66B code block coded in the PCS needs to be distributed to 20 virtual channels first, and then the FEC code is separately transmitted to the 66B code blocks distributed to each virtual channel, which means receiving.
  • Each of the 20 virtual channels of the terminal only buffers the data of one complete FEC frame for FEC decoding, and the 20 virtual channels are parallel, that is, the receiving end needs to recover at least one FEC frame. It is necessary to buffer the data of 20 FEC frames, and therefore, has a great delay.
  • the serial data block obtained by the line coding is first FEC-encoded, and then the FEC frame obtained by the FEC encoding is distributed to the N virtual channels in turn, so that the receiving end
  • the FEC decoding can be performed without buffering the data of one complete FEC frame for each virtual channel, thereby greatly reducing the delay.
  • N is specifically a least common multiple of m and n
  • m is the number of electrical channels connecting two adjacent physical media additional sublayers in the physical layer of the Ethernet
  • n is an optical channel in the physical layer of the Ethernet Quantity.
  • the PMA sublayer is located between the PCS and the PMD sublayer, and its function is to provide an adaptation function between the PCS and the PMD sublayer, and adapt data from each virtual channel in the PCS to the PMD sublayer.
  • the channel, the data from each channel in the PMD sublayer is adapted to each virtual channel in the PCS.
  • the matching function is provided by a pair of mutually matching PMA sublayers, the pair of PMA sublayers
  • the connection is through the AUI (Attachment Unit Interface).
  • the electrical channels connecting the adjacent two physical medium additional sub-layers are the channels constituting the AUI, and the number of the electrical channels is the number of channels constituting the AUI.
  • the optical channel in the Ethernet physical layer is the channel for transmitting the signal output by the PMD sublayer in the transmitting direction.
  • the number of optical channels in the Ethernet physical layer is the number of channels used to transmit the signal output by the PMD sublayer in the transmitting direction. .
  • the FEC frame formed by the FEC encoding process may further include at least one FEC frame indication field for indicating a check bit position in the FEC frame, so that the receiving end may determine the FEC frame according to the FEC frame indication field. Check the position of the bits.
  • step S103 specifically includes:
  • Each Q FEC frame is distributed in turn to N virtual channels with a bit as the distribution granularity, and is inserted every ((QX (X+Y)))/(NX a) of the distribution granularity in each virtual channel. At least one of the alignment words, wherein the value of Q is such that data per Q FEC frames is evenly distributed to N virtual channels.
  • the alignment words inserted into each virtual channel may include a field for indicating a virtual channel number, or may be a padding pattern, and each pattern corresponds to a virtual channel number.
  • the receiving end based on the alignment word, identifying the virtual channel number and eliminating the delay deviation between the N virtual channels, in addition, in the embodiment of the present invention, the receiving end may be based on the alignment words inserted into the virtual channels of each channel. Determine the boundaries of the FEC frame. Since the data of each Q FEC frame is evenly distributed to the N virtual channels, in each virtual channel, every ((Q (X+Y)) / (N a) of the distribution granularity insertion is inserted. At least one of the alignment words, there must be The first distribution granularity of an FEC frame is the alignment word of one of the virtual channels. Therefore, the boundary of the FEC frame can be determined according to the law at the receiving end.
  • the method for processing data in the Ethernet further includes:
  • the scrambling code polynomial used in the scrambling code processing may specifically be, but not limited to, l + b 38 + b 47 , where b represents data input to the scrambler for scrambling processing.
  • the scrambling process makes it easier for the receiving end to recover the clock signal from the received data.
  • the method for processing data in the Ethernet may further include: Step S105: Convert data from the N virtual channel into m channel data, and transmit the channel through the m channel The m road data.
  • step S105 may specifically be:
  • N is not equal to m
  • the data of each N/m virtual channel is multiplexed into one channel data by bit multiplexing or code block multiplexing, and the m channel data m channel data is transmitted through the m channel.
  • N is equal to m
  • the m-channel data is transmitted through the m-channel.
  • code block multiplexing and bit multiplexing are similar, except that: in code block multiplexing, multiplexing is performed in units of code blocks, and in bit multiplexing, in bit units. Reuse.
  • the size of the code block is the same as the size of the FEC-encoded coded symbol, or the same as the size of the distribution granularity.
  • the method for processing data in the Ethernet may further include: Step S106: The round-trip data is distributed into n-way data.
  • step S106 specifically includes:
  • the m-channel data is cyclically distributed into n-channel data in units of bits or code blocks.
  • Round-robin distribution in bits is a prior art and can be referred to related processing in existing 100G Ethernet.
  • Step S201 Adapt n-channel data originating from the PMD sub-layer to the N-way virtual channel.
  • N is a positive integer. It can be seen from the foregoing embodiment that one FEC frame is distributed to the N virtual channel in turn at the transmitting end. Therefore, the data adapted to each virtual channel in this step includes a part of the same FEC frame.
  • the receiving end receives the n optical signals transmitted through the n optical channels, and demodulates the n optical signals in the PMD sublayer of the receiving end to obtain n data, and then the n channels.
  • the data is sent to the PMA sublayer.
  • the process of adapting the n data to the N virtual channel is: converting the n data into m data, and then demultiplexing the m data into the N virtual channel.
  • the process of converting n channels of data into m channels and demultiplexing m channels into N channels can refer to the related processing in existing 40G Ethernet and 100G Ethernet.
  • Step S202 Extract FEC frames one by one from data adapted to the N virtual channels.
  • each FEC frame on the transmitting end is distributed to each virtual channel in turn, when extracting the FEC frame in this step, the data adapted to the N virtual channel is regarded as a whole, that is, When the data buffered by the N virtual channels is just the data of a complete FEC frame, the FEC frame can be extracted from the data buffered by the N virtual channels.
  • the existing 40G Ethernet and 100G Ethernet at the transmitting end, when the data cached by each virtual channel is the data of a complete FEC frame, the FEC frame can be recovered, instead of the common buffered data, there is one FEC frame. The recovery of the FEC frame is performed.
  • Step S203 Perform FEC decoding on the FEC frame, delete the check bit in the FEC frame, and recover the serial data code block.
  • the FEC frame is composed of X data bits and Y parity bits generated by FEC encoding for the X data bits.
  • the Y parity bits check the X data bits. After the verification is completed, the Y parity bits are deleted, thereby recovering the serial data code block. The recovered serial data code block can be sent to the coordination sublayer for further processing.
  • N is specifically the least common multiple of m and n
  • m is the number of electrical channels in the Ethernet physical layer connecting two physical medium additional sublayers adjacent to each other
  • n is the optical layer in the Ethernet physical layer The number of channels.
  • step S202 specifically:
  • 400G Ethernet (a type of super 100G Ethernet), which is described in detail from the transmitting end and the receiving end respectively, wherein the architecture of the 400G Ethernet is used. Still can refer to Figure 1.
  • 400 Gbit/s serial data from the MAC layer is converted into a parallel data stream matching CDGMII and then parallel data is sent to the PCS through CDGMII.
  • Step S401 The data stream transmitted through ⁇ is encoded by 64B/66B encoding to obtain a serial 66B code block.
  • the 64B/66B code used here can be replaced with 256B/257B code or other code.
  • Step S402 performing FEC encoding on the serial 66B code block, as shown in FIG. 8, specifically: performing FEC encoding for each X consecutive data bits, generating Y parity bits from the X consecutive data bits and the Y
  • the check bits form an FEC frame.
  • X is 15774
  • Y is 1056, that is, FEC encoding is performed for every 239 66B code blocks, and 16 66B size check code blocks are generated, and the 239 66B code blocks and 16 pieces are generated.
  • the check code block constitutes an FEC frame.
  • Serial 66B code block passes FEC A series of FEC frames are formed after encoding.
  • Step S403 Perform scrambling processing on the FEC frame. Through the scrambling process, the receiving end can more easily recover the clock signal from the received data.
  • the scrambling code polynomial l + b 38 + b 47 can be used for scrambling processing.
  • other scrambling code polynomials can also be used, which is not limited in the present application.
  • Step S404 The scrambled FEC frame is distributed to the N virtual channel in turn.
  • the scrambled FEC frame may be distributed to the N virtual channel in a 66B code block as a distribution granularity.
  • the round-trip distribution process is: distributing the first 66B code block in the first FEC frame after scrambling processing to virtual channel 1, and the second 66B code block is distributed to virtual channel 2. .. ...the Nth 66B code block is distributed to virtual channel N, the N+1th 66B code block is distributed to virtual channel 1, and so on, until the last 66B code block of the first FEC frame is distributed Go to the corresponding virtual channel.
  • the subsequent method of distributing each FEC frame to the N-channel virtual channel is the same as the method of distributing the first FEC frame to the N-channel virtual channel, except that the first one of each subsequent FEC frame
  • the virtual channel to which the 66B code block is divided is the next virtual channel of the virtual channel to which the last 66B code block of the previous FEC frame is distributed.
  • the next virtual channel of the virtual channel N is the virtual channel 1.
  • the distribution granularity can be either 66B code blocks or 20 bits. This application does not limit the distribution granularity.
  • the value of N is set to the number m of electrical channels constituting the AUI and the optical channel in the physical layer of the 400G Ethernet.
  • the number d is the most d, the common multiple.
  • Step S405 The alignment word is periodically inserted in each virtual channel.
  • the alignment period of inserting the alignment words in each virtual channel may be (Q (X+Y)) / (N 66) 66B code blocks, and this step is also specifically:
  • an alignment word is inserted every (Q ( ⁇ + ⁇ ))/( ⁇ 66) 66 ⁇ code blocks, wherein the value of Q is such that the data of every Q FEC frames can be evenly distributed to the UI. Road virtual channel.
  • the FEC frame is distributed to the virtual channel of the virtual channel with the 66 ⁇ code block as the distribution granularity
  • the other N-1 virtual channels are also distributed (Q ( ⁇ + ⁇ ))/( ⁇ 66) 66 ⁇ code blocks, which means the total number of 66 ⁇ code blocks that are distributed to the ⁇ virtual channel in one alignment cycle.
  • Q ( ⁇ + ⁇ )/66 that is, Q FEC frames in a pair of periods are distributed to the virtual channel in turn, that is, each Q FEC frame is distributed in a distribution granularity of 66 ⁇ code blocks.
  • the size of the alignment word and the granularity of the distribution The size is the same, which is 66bit.
  • the receiving end can eliminate the delay deviation between the N virtual channels according to the alignment words in the virtual channels of each channel, and can also make the receiving end
  • the boundary of the FEC frame is determined according to the alignment word in each virtual channel.
  • the distribution granularity is a data block having a size of 20 bits in step S404, then at this step, at least one alignment word is inserted every (Q X (X+Y)) / (N x 20) distribution granularities.
  • the data of the N virtual channels is converted into m data.
  • the data from the N virtual channel is directly transmitted to the second PMA sublayer through the m electrical channels constituting the AUI.
  • data from each N/m path virtual channel can be multiplexed into one channel data by bit multiplexing or code block multiplexing to obtain m channel data, and then the m channel data is respectively passed to form an AUI.
  • the m electrical channels are transmitted to the second PMA sublayer.
  • Code block multiplexing is similar to bit multiplexing except that bit multiplexing is multiplexed in bits, and code block multiplexing is multiplexed in units of code blocks.
  • the m data transmitted through the m electrical channels of the AUI can be converted into n data by using one of the following two methods:
  • the m-channel data is cyclically distributed into n-channel data in units of bits
  • the m- channel data is cyclically distributed into n-channel data in units of code blocks.
  • the first method can refer to the related processing in the existing 100G Ethernet, and the difference between the second method and the first method is only that the unit of the round-robin distribution is a code block, and details are not described herein again.
  • n channels of data from the second PMA layer are separately modulated onto n optical carriers to obtain n optical signals.
  • the n optical signals are transmitted to the receiving end of the 400G Ethernet through the n optical channels.
  • the n optical signals transmitted through the n optical channels are demodulated to obtain n data, and then the n data is sent to the second PMA sublayer.
  • the m-channel data transmitted through the m electrical channels constituting the AUI is demultiplexed to the N-way virtual channel.
  • the FEC frames are all distributed to the N virtual channels in turn, that is, the data distributed to each virtual channel includes a part of the same FEC frame, and correspondingly, Demultiplexing it to the N virtual channel at the receiving end, in each virtual channel
  • the data in it must also contain a part of the same FEC frame.
  • the processing performed in the first PMA sublayer and the second PMA sublayer at the receiving end is the inverse of the processing performed in the first PMA sublayer and the second PMA sublayer at the receiving end, respectively.
  • the data of the N virtual channel from the first PMA sublayer is processed in the PCS as follows:
  • Step S501 Perform block synchronization processing on the data adapted to the N virtual channel to obtain data of the N road block synchronization.
  • Step S502 Lock the alignment word included in the data of each block synchronization.
  • Step S503 Align and rearrange the data of the N-way block synchronization based on the locked alignment word.
  • Step S504 Determine a boundary of each FEC frame based on the locked alignment word, and then extract the FEC frame one by one from the data of the N-way block synchronization through the alignment and rearrangement processing.
  • the data in each virtual channel includes a part of the same FEC frame, when extracting the FEC frame, the data adapted to the N virtual channel is regarded as a whole, and when the N virtual channel is When the co-cached data is exactly a complete FEC frame, the FEC frame is extracted. Therefore, in the embodiment of the present invention, the FEC frames are extracted one by one.
  • Step S505 Perform descrambling processing on the extracted FEC frame.
  • Step S506 Perform FEC decoding on the descrambled FEC frame, and then delete the check bits in each FEC frame to obtain a serial 66B code block.
  • Step S507 Perform 64B/66B decoding on the serial 66B code block, and then send the decoded data to the coordination sublayer through CDGMII.
  • steps S501_S503 can refer to the related processing in the existing 100G Ethernet, and the steps S505, S506, and S507 are the inverse processes of the steps S403, S402, and S401, respectively, and are not described herein.
  • the embodiment of the present invention further provides an Ethernet device, and the structure thereof is as shown in FIG. 10, including: a MAC chip 10, an Ethernet physical layer chip 30, an optical module 50, and an Ethernet physical layer chip 30 and an optical module 50.
  • the AUI consists of electrical channels.
  • the Ethernet physical layer chip 30 is configured to perform line coding on the data from the MAC chip 10 to obtain a serial data code block; FEC encoding the serial data code block to obtain an FEC frame; and distributing the bits by a bit The granularity distributes the FEC frame in turn to the N virtual channels, and the data from the N virtual channels is transmitted to the optical mode through the m electrical channels constituting the AUI connecting the Ethernet physical layer chip 30 and the optical module 50. Block 50.
  • the optical module 50 is configured to convert data input through the m electrical channels into n channels of data, and then separately modulate the n channels of data onto n optical carriers to obtain n optical modulated signals, and n modulated lights.
  • the signal is sent to the n-channel optical channel.
  • N, m, n, and a are both positive integers, and a is less than the number of bits contained in one FEC frame.
  • N is specifically the least common multiple of m and n; a is specifically the same as the number of bits included in the data code block, or the same number of bits as the coded symbols encoded by the FEC.
  • the embodiment of the present invention further provides an Ethernet physical layer chip 30.
  • the structure thereof is as shown in FIG. 10, and includes: a PCS encoder 301, a FEC encoder 302, and a multi-channel distribution module 304.
  • the PCS encoder 301 is configured to perform line coding on data originating from the medium access control layer to obtain a serial data code block.
  • the PCS encoder 301 may be a 64B/66B encoder, a 256B/257B encoder, or a 512B/513B encoder, or other encoders, which is not limited by the present invention.
  • the FEC encoder 302 is configured to perform FEC encoding on the serial data code block obtained by the PCS encoder 301 to obtain an FEC frame.
  • Each FEC frame is composed of X consecutive data bits and Y parity bits obtained by FEC encoding for the X consecutive data bits, where X and Y are both positive integers.
  • the multi-channel distribution module 304 is configured to distribute the FEC frame to the N virtual channel in turn with a bit of distribution granularity.
  • a bit of distribution granularity For the process of the multi-channel distribution module 304 to distribute the FEC frame to the N-channel virtual channel by using a bit as the distribution granularity, refer to the related description in the foregoing method embodiment, and details are not described herein again.
  • a is less than the number of bits contained in one FEC frame.
  • a may be the same as the number of bits included in the data block or the number of bits included in the FEC encoded coded symbol.
  • the FEC encoder 302 performs FEC encoding by directly inserting the check bits to provide a space for filling the check information generated by the FEC encoding, instead of providing a higher embodiment by compressing the data code.
  • the FEC coding gain can be varied to meet different gain requirements by varying the number of parity bits to provide different FEC coding gains depending on the scenario.
  • the FEC encoding is performed by using the FEC encoder, and then the encoded FEC frame is distributed to the N virtual channels in turn, so that the data cached by the N virtual channels at the receiving end is just a complete When FEC frames are used, FEC decoding can be performed, which greatly reduces the delay.
  • the Ethernet physical layer chip 30 may further include a scrambler 303 for performing scrambling processing on the FEC frame output by the FEC encoder.
  • the multi-channel distribution module specifically distributes the scrambled FEC frames in turn to the N virtual channels.
  • the scrambler 303 may perform scrambling processing using the scrambling code polynomial l + b 38 + b 47 , and may also use other scrambling code polynomials, which are not limited in the present invention.
  • the multi-channel distribution module to a particle size distribution of the bits in every Q FEC frame units alternately distributed to N virtual channels, each virtual channels in every other ((QX (X + Y) /(NX a)
  • the preset distribution granularity inserts an alignment word, wherein the value of Q is such that data of every Q FEC frames is evenly distributed to N virtual channels.
  • the Ethernet physical layer chip 30 may further include an interface adaptation module for converting data from the N virtual channel into m channel data.
  • the interface adaptation module is specifically configured to multiplex data of each N/m virtual channel into one channel by bit multiplexing or code block.
  • the embodiment of the present invention further provides another Ethernet device, which is configured to receive the n modulated optical signals sent by the Ethernet device provided in the foregoing embodiment, and perform corresponding processing and resume transmission.
  • the MAC layer data sent by the terminal is as shown in FIG. 11, and includes a MAC chip 20, an Ethernet physical layer chip 40, an optical module 60, and m electrical channels connecting the Ethernet physical layer chip 40 and the optical module 60. AUI.
  • the optical module 60 is configured to receive n optical signals transmitted through the n optical channels, demodulate the n optical signals, obtain n data, convert the n data into m data, and pass the m electrical channels. Transfer to the Ethernet physical layer chip.
  • the Ethernet physical layer chip 40 is configured to adapt the m-channel data transmitted from the m electrical channels to the N-channel virtual channel, and then extract the FEC frames one by one from the data adapted to the N virtual channels, to the FEC.
  • the frame performs FEC decoding, deletes the check bits in the FEC frame, recovers the serial data code block, performs line decoding on the serial data code block, and transmits the decoded data to the MAC chip 20.
  • the FEC frame includes X data bits and Y parity bits generated by FEC encoding for the X data bits, and the data adapted to each virtual channel includes a part of the same FEC frame, X and Y. Is a positive integer.
  • the data that is adapted to the N virtual channels is regarded as a whole, and when the data adapted to the N virtual channels just form a complete FEC frame, Extract this FEC frame.
  • the data that is adapted to each virtual channel has The FEC frame can be extracted only when the data of a complete FEC frame is used.
  • n and n are both positive integers, and preferably N is the least common multiple of m and n.
  • the embodiment of the present invention can provide a higher coding gain of FEC, and the other is
  • the number of check code blocks can be adjusted according to requirements, so that different requirements of FEC coding gain can be met in different scenarios, and the flexibility is high.
  • the embodiment of the present invention further provides an Ethernet physical layer chip 40.
  • the structure thereof is as shown in FIG. 11, and includes a decoder 401, an FEC decoder 402, an FEC frame recovery module 409, and an interface adaptation module 408.
  • the interface adaptation module 408 is configured to adapt the number of m paths transmitted through the m electrical channels to the N virtual channels.
  • the data adapted to each virtual channel contains a portion of the same FEC frame, each FEC frame containing X consecutive data bits and Y parity bits FEC encoded for the X consecutive data bits.
  • the FEC frame recovery module 409 is configured to extract the FEC frames one by one from the data adapted to the N virtual channels.
  • the FEC decoder 402 is configured to perform FEC decoding on the extracted FEC frame, delete the check bits in each FEC frame, and recover the serial data code block.
  • X, Y, N, m and ⁇ are all positive integers.
  • ⁇ is the least common multiple of m and ⁇
  • m is the number of electrical channels connecting the adjacent two physical medium additional sublayers in the Ethernet physical layer.
  • the FEC frame recovery module 409 specifically includes:
  • a block synchronization sub-module 407 configured to perform block synchronization processing on data adapted to the N-way virtual channel, to obtain data of the N-way block synchronization;
  • An alignment word locking sub-module 406 for locking an alignment word included in data of each block synchronization; an alignment and rearrangement sub-module 405 for performing data synchronization of the N-way block based on the locked alignment word Rearrangement and alignment processing;
  • the frame extraction sub-module 404 is configured to determine a boundary of each FEC frame based on the locked alignment word, and extract the FEC frame one by one from the data of the N-block synchronization of the rearrangement and alignment processing.
  • the FEC frame recovery module 409 may further include: a descrambler 403 for performing descrambling processing on the extracted FEC frame.
  • Ethernet physical layer chip 40 may further include:
  • the PCS decoder 402 is configured to perform line decoding on the recovered serial data code block, and then send the line decoded data to the MAC chip 20.
  • the line decoding implemented by the PCS decoder 402 is the inverse of the line coding implemented by the PCS encoder 301 at the transmitting end.
  • the embodiment of the present invention further provides an Ethernet physical layer chip, which has a structure as shown in FIG. 12, and includes a first input/output interface 801, a processor 802, a second input/output interface 803, and a memory 804.
  • an Ethernet physical layer chip which has a structure as shown in FIG. 12, and includes a first input/output interface 801, a processor 802, a second input/output interface 803, and a memory 804.
  • the first input/output interface 801 is configured to receive data originating from the Ethernet MAC layer, and input it to the processor 802;
  • the processor 802 is configured to perform line coding on the data from the MAC chip to obtain a serial data code block, and perform FEC encoding on the serial data code block to obtain an FEC frame, which specifically includes: every X consecutive data Transmitting Y parity bits generated by FEC encoding for the X consecutive data bits; distributing the FEC frames in turn to N virtual channels with a bit as a distribution granularity; wherein each of the FEC frames includes X consecutive data bits and parity bits generated by FEC encoding for the X bits of data, X and Y are positive integers, X and Y are positive integers, N is a positive integer, and a is a positive integer And less than the number of bits contained in one FEC frame.
  • N may be a least common multiple of m and n, where m is the number of electrical channels connecting two adjacent physical media additional sublayers in the physical layer of the Ethernet, and n is Ethernet physics. The number of light channels in the layer.
  • the second input/output interface 803 is configured to send data of the N virtual channel to the PMD sublayer.
  • a second input and output interface 803 configured to receive data originating from the PMD sublayer, and input the same to the processor
  • the processor 802 is configured to adapt the data input by the second input/output interface 803 to the N virtual channel, extract the FEC frame one by one from the data adapted to the N virtual channel, and perform FEC on the extracted FEC frame. Decoding, deleting the check check bits in each FEC frame, obtaining a serial data code block, and performing line decoding on the serial data code block.
  • the first input/output interface 801 is configured to send data decoded by the processor 802 to the MAC layer.
  • the memory 804 is used to store a program required by the processor 804 to perform processing in the transmission direction and the acceptance direction, and data to be buffered when the cache processor 804 performs processing in the transmission direction and the reception direction.
  • the processor 802 is further configured to scramble the FEC frame before distributing the FEC frame to the N virtual channel.
  • the processor is specifically configured to distribute the scrambled FEC frame in turn to the N virtual channel with a bit as the distribution granularity, where a is a positive integer and less than the number of bits included in each FEC frame.
  • the processor 802 in the case of distributing the F-channels of the FEC frame, whether it is scrambled or unscrambled, may be specifically configured to: distribute each Q FEC frame to the N-channel virtual channel in turn by using a bit as a distribution granularity, where The value of Q is such that the data of every Q FEC frames is evenly distributed to the N virtual channels.
  • the processor can also be used to distribute ((Q Y (X+Y)) / (N ⁇ a) every in each virtual channel before data from the N virtual channels is output through the second input/output interface. Insert at least one alignment word into the granularity.
  • the processor 802 extracts the FEC frame one by one from the data adapted to the N virtual channel, including:
  • the processor 802 since the processor 802 performs FEC encoding by directly inserting the check bits to provide a space for filling the check information generated by the FEC encoding, instead of providing the sync header of the compressed data block, it is provided.
  • the embodiment of the present invention can provide a higher FEC coding gain, and can provide different FEC coding gains by changing the number of parity bits depending on different scenarios. Meet different gain requirements.
  • the FEC encoding is performed first, and then the encoded FEC frame is distributed to the N virtual channels in turn, so that when the data buffered by the N virtual channels is exactly a complete FEC frame at the receiving end, Just For FEC decoding, the delay is greatly reduced.
  • the disclosed apparatus, chips, and methods may be implemented in other manners.
  • the device embodiments described above are merely illustrative.
  • the division of the modules is only a logical function division.
  • there may be another division manner for example, multiple modules or components may be combined or Can be integrated into another system, or some features can be ignored, or not executed.
  • the coupling or direct coupling or communication connection shown or discussed may be an indirect coupling or communication connection through some interface, device or unit, and may be electrical, mechanical or otherwise.
  • the modules described as separate components may or may not be physically separate, and the components displayed as the cells may or may not be physical units, that is, may be located in one place, or may be distributed to multiple network elements. Some or all of the units may be selected according to actual needs to achieve the objectives of the solution of the embodiment.
  • each functional module in each embodiment of the present invention may be integrated into one processing unit, or each module may exist physically separately, or two or more modules may be integrated into one unit.
  • the functions may be stored in a computer readable storage medium if implemented in the form of a software functional unit and sold or used as a standalone product.
  • the technical solution of the present invention which is essential or contributes to the prior art, or a part of the technical solution, may be embodied in the form of a software product, which is stored in a storage medium, including
  • the instructions are used to cause a computer device (which may be a personal computer, server, or network device, etc.) to perform all or part of the steps of the methods described in various embodiments of the present invention.
  • the foregoing storage medium includes: a USB flash drive, a removable hard disk, a read-only memory (ROM), and a random access.
  • a medium that can store program code such as a random access memory (RAM), a magnetic disk, or an optical disk.

Landscapes

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Abstract

本发明实施例公开了以太网中处理数据的方法，以太网物理层芯片和以太网设备。该方法应用在发送端对数据进行处理，包括：对源自媒体接入控制层的数据进行线路编码，得到串行的数据码块；对所述串行的数据码块进行前向纠错FEC编码，得到FEC帧，具体包括：每隔X个连续的数据比特插入针对所述X个连续的数据比特进行FEC编码所产生的校验比特；以a个比特为分发粒度将所述FEC帧轮流分发到N路虚通道，其中，a和N均为正整数，且a小于一个FEC帧包含的比特的数量。本发明实施例提供的方法、以太网物理层芯片和以太网设备可以针对不同的需求提供不同的FEC编码增益，并且因FEC处理引入的延时很小。

Description

以太网中处理数据的方法、 物理层芯片和以太网设备 技术领域
本发明涉及网络传输领域， 尤其涉及以太网数据的处理方法和装置。
背景技术
以太网随着技术发展已经从 10M以太网、 100M以太网、 1G以太网， 10G 以太网发展到现在的 40G以太网和 100G以太网， 它们的速率也相应地从 10Mbit/s, 100Mbit/s, lGbit/s、 10Gbit/s发展到了现在的 40Gbit/s和 100Gbit/s, 当前 40G以太网和 100G以太网已经得到广泛应用。 但随着 IP视频、 云计算等新 兴业务的快速涌现， 业务流量按照每年 50~60%的速度增长， 未来 10年， 大概 会增加 100倍， 高带宽成为迫切需求， 这驱动着以太网向更高速率演进。 下一 代以太网（在本申请中将其统称为超 100G以太网）的速率很可能为 400Gbit/s、 lTbit/s、 1.6Tbit/s。 将这种具有超 100Gbit/s速率的以太网接口， 用于骨干路由 器之间、 或者核心交换机之间、 或者骨干路由器和传送设备之间， 或者运营商 的云网络数据中心互连， 可以有效降低成本。
随着以太网速率的提升， 很难通过提高单通道的传输速率来提供超 100Gbit/s的通信带宽。 为了实现超 100Gbit/s的以太网速率， 高阶调制方式和多 通道成为可选的技术。釆用高阶调制方式，可以尽可能提高单通道的传输速率， 加之釆用多通道化并行传输，从而提高整体的传输速率。单通道的传输速率的 提升及高阶调制方式的引入， 会存在传输损耗大、接收灵敏度下降现象， 从而 导致在线路传输时出现误码。 因此， 对于超 100G以太网而言， 为了实现无误 码传输， 需要引入 FEC ( Forward Error Correction , 前向误码纠错）功能， 且需 要引入的 FEC功能可以提供高的编码增益和具有低延时的特点。
现有的 40G以太网和 100G以太网通过在物理层架构中增加 FEC子层以引 入 FEC功能， 其中， 40G以太网和 100G以太网的物理层架构参见标准 IEEE 802.3ba, 其包含如下子层： PCS ( Physical Coding Sublayer, 物理编码子层）、 FEC子层、 PMA ( Physical Medium Attachment, 物理媒介连接）子层、 PMD ( Physical Medium Dependent, 物理媒介相关）子层。 下面 100G以太网为例， 简要描述 FEC处理相关的过程。 在发送方向， PCS层提供 64B/66B编码功能， 并且将编码得到的 66B码块分发到 20路虚通道， FEC子层基于虚通道分别进行 FEC处理， 对分发到每路虚通道的码块分别进行 FEC编码， 具体釆用 Fire码 ( 2112, 2080 )进行 FEC编码， 通过压缩每个 66B码块的同步头， 每 32个 66B 码块节省出 32bit空间， 节省出的 32bit空间作为校验区， 用于填充 FEC编码过程 中产生的校验信息。 PCS层和 FEC层的在接受方向的处理， 与发送方向的处理 互逆， 具体可参见标准 IEEE 802.3ba。 标准 802.3ba中还给出了基于目前物理层 架构的 FEC处理方案能提供的最大编码增益仅为 2dB, 且延时为 430ns。
然而， 对于未来出现的超 100G以太网而言， 基于现有物理层架构的 FEC 处理方案受其所能提供的最大编码增益的限制，而无法针对不同的需求提供不 同的编码增益， 并且其所引入的延时太大无法满足超 100G以太网对延时的要 求。 发明内容
有鉴于此， 本发明实施例提供以太网中处理数据的方法、物理层芯片和以 太网设备。
本发明的第一方面提供一种以太网中处理数据的方法，该方法应用在发送 端对数据进行处理， 包括：
对源自媒体接入控制层的数据进行线路编码， 得到串行的数据码块； 对所述串行的数据码块进行前向纠错 FEC编码， 得到 FEC帧， 具体包括： 每隔 X个连续的数据比特插入针对所述 X个连续的数据比特进行 FEC编码所产 生的 Y个校验比特；每个所述 FEC帧包含 X个连续的数据比特和针对所述 X个连 续的数据比特进行 FEC编码所产生的 Y个校验比特， 其中， Y和 X均为正整数； 以 a个比特为分发粒度将所述 FEC帧轮流分发到 N路虚通道， 其中， a和 N 均为正整数， 且 a小于每个所述 FEC帧包含的比特的数量。
结合第一方面，在第一方面的第一种可能实现方式中， N具体为 m和 n的最 小公倍数， m为以太网物理层中连接相邻的两个物理媒介附加子层的电通道的 数量， n为以太网物理层中光通道的数量。 。
结合第一方面或者第一方面的第一种可能实现方式，在第一方面的第二种 可能实现方式中， 每个所述 FEC帧还包括至少一个用于指示 FEC帧中校验比特 的位置的 FEC帧标示字段。
结合第一方面或者第一方面的第一种可能实现方式或者第一方面的第二 种可能实现方式， 在第一方面的第三种可能实现方式中， 以 a个比特为分发粒 度将所述 FEC帧轮流分发到 N路虚通道具体包括：
以 a个比特为分发粒度将每 Q个 FEC帧轮流分发到 N路虚通道上；
在每路虚通道中每隔 (Q X (X+Y)) /(N X a)个所述分发粒度插入至少一个对 齐字， 其中， Q的取值使得每 Q个 FEC帧的数据被平均地分发到 N路虚通道， 所 述对齐字被接收端用于确定 FEC帧的边界。
结合第一方面或者第一方面的第一种到第三种可能实现方式中的任意一 种， 在第一方面的第四种可能实现方式中， a具体与所述数据码块包含的比特 的数量的正整数倍相同， 或者 a具体与所述 FEC编码的编码符号所包含的比特 的数量的正整数倍相同。
结合第一方面或者第一方面的第一种到第四种可能实现方式中的任意一 种，在第一方面的地第五种可能实现方式中， 以太网中处理数据的方法还可以 进一步包括：在以 a个比特为分发粒度将所述 FEC帧轮流分发到 N路虚通道之前, 先对所述 FEC帧进行加扰处理。
结合第一方面的第一种到第五种可能实现方式中的任意一种，在第一方面 的第六种可能实现方式中， 以太网中处理数据的方法还可以进一步包括： 将来 自所述 N路虚通道的数据转换成 m路数据，通过 m路所述电通道传输所述 m路数 据。
结合第一方面的第六种可能实现方式，在第一方面的第七种可能实现方式 中， 将来自所述 N路虚通道的数据转换成 m路数据具体包括：
如果 N不等于 m, 则通过比特复用或者码块复用将来自每 N/m路虚通道的 数据复用成一路数据。 结合第一方面的第六种或者第七种可能实现方式，在第 一方面的第八种可能实现方式中，以太网中处理数据的方法还可以进一步包括: 将来自所述 m路电通道的所述 m路数据轮循分发成 n路数据。
结合第一方面的第八种可能实现方式，在第一方面的第九种可能实现方式 中， 将来自所述 m路电通道的所述 m路数据轮循分发成 n路数据具体包括：
将所述 m路数据以比特为单位轮循分发成 n路数据； 或者，
将所述 m路数据以码块为单位轮循分发成 n路数据。
结合第一方面的第八种或者第九种可能实现方式中，在第一方面的第十种 可能实现方式中， 以太网中处理数据的方法还可以进一步包括： 将所述 n路数据分别调制到 n个光载波上，得到 n个光信号， 通过所述 n个光 通道将所述 n个光信号传送到接收端。
本发明的第二方面提供一种以太网中处理数据的方法，该方法应用在接收 端对数据进行处理， 包括：
将源自物理媒介相关子层的 n路数据适配到 N路虚通道， 其中， n和 N为正 整数， 适配到每路虚通道的数据均包含同一个前向纠错 FEC帧的一部分； 从适配到所述 N路虚通道的数据中逐个提取出 FEC帧，其中，每个所述 FEC 帧包含 X个连续的数据比特和针对所述 X个连续的数据比特进行 FEC编码所产 生的 Y个校验比特， X和 Y均为正整数；
对所述 FEC帧进行 FEC译码， 删除 FEC帧中的校验比特， 恢复出串行的数 据码块。
结合第二方面，在第二方面的第一种可能实现方式中， N具体为 m和 n的最 小公倍数， m为以太网物理层中连接相邻的两个物理媒介附加子层的电通道的 数量。
结合第二方面或者第二方面的第一种可能实现方式中，在第二方面的第二 种可能实现方式中， 所述从适配到所述 N路虚通道的数据中逐个提取出 FEC帧 具体包括：
对适配到所述 N路虚通道中的数据进行块同步处理， 得到 N路块同步的数 据；
锁定包含在每路块同步的数据中的对齐字；
基于锁定的对齐字， 对所述 N路块同步的数据进行对齐和重排处理； 基于锁定的对齐字， 确定每个 FEC帧的边界， 然后从经过对齐和重排处理 的 N路块同步的数据中逐个提取出 FEC帧。
结合第二方面， 或者第二方面的第一种可能实现方式， 或者第二方面的第 二种可能实现方式，在第二方面的第三种可能实现方式中，在所述将源自物理 媒介相关子层的数据适配到 N路虚通道之前， 以太网中处理数据的方法还进一 步包括：
对来自 n个光通道的光信号分别进行解调， 得到所述 n路数据。
本发明的第三方面提供一种以太网物理层芯片， 包括：
编码器， 用于对源自媒体接入控制层的数据进行线路编码，得到串行的数 据码块；
FEC编码器， 用于对所述串行的数据块进行 FEC编码， 得到 FEC帧， 具体 包括： 每隔 X个连续的数据比特插入针对所述 X个连续的数据比特进行 FEC编 码所产生的 Y个校验比特； 每个 FEC帧包含 X个连续的数据比特和针对所述 X 个连续的数据比特进行 FEC编码所产生的 Y个校验比特， 其中， X和 Y均为正整 数；
分发模块，用于以 a个比特为分发粒度将所述 FEC帧轮流分发到 N路虚通道, 其中， a和 N均为正整数， 且 a小于一个 FEC帧包含的比特的数量。
结合第三方面，在第三方面的第一种可能实现方式中， N具体为 m和 n的最 小公倍数， m为以太网物理层中连接相邻的两个物理媒介附加子层的电通道的 数量， n为以太网物理层中光通道的数量。
结合第三方面或者第三方面的第一种可能实现方式，在第三方面的第二种 可能实现方式中， 所述 FEC帧还进一步包括至少一个用于指示 FEC帧中校验比 特的位置的 FEC帧标示字段。
结合第三方面， 或者第三方面的第一种可能实现方式， 或者第三方面的第 二种可能实现方式，在第三方面的地三种可能实现方式中， 所述分发模块具体 用于：
以 a个比特为分发粒度将 Q个 FEC帧轮流分发到 N路虚通道；
在每路虚通道中每隔 ((Q X (X+Y))/(N X a)个所述分发粒度插入至少一个对 齐字， 其中， Q的取值使得每 Q个 FEC帧的数据被平均地分发到 N路虚通道， 所 述对齐字被接收端用于确定 FEC帧的边界。
结合第三方面或者第三方面的第一种到第三种可能实现方式中的任意一 种， 在第三方面的第四种可能实现方式中， a具体与所述数据码块包含的比特 的数量的正整数倍相同， 或者 a具体与所述 FEC编码的编码符号所包含的比特 的数量的正整数倍相同。
结合第三方面或者第三方面的第一种到第四种可能实现方式中的任意一 种， 在第三方面的第五种可能实现方式中， 以太网物理层芯片还进一步包括： 扰码器， 用于在所述分发模块将 FEC帧轮流分发到 N路虚通道之前先对所 述 FEC帧进行加扰处理； 相应地， 所述分发模块具体用于以 a个比特为分发粒 度将经过加扰处理后的 FEC帧轮流分发到 N路虚通道。 结合第三方面或者第三方面的第一种到第五种可能实现方式中的任意一 种， 在第三方面的第六种可能实现方式中， 以太网物理层芯片还进一步包括： 接口适配模块， 用于将来自所述 N路虚通道的数据转换成 m路数据。
结合第三方面的第六种可能实现方式，在第三方面的第七种可能实现方式 中， 所述接口适配模块， 当 N不等于 m时， 具体用于通过比特复用或者码块复 用将来自每 N/m路虚通道的数据复用成一路数据。
本发明的第四方面提供一种以太网物理层芯片， 包括：
接口适配模块， 用于将源自物理层媒介相关子层的 n路数据适配到 N路虚 通道； n和 N为正整数， 适配到每路虚通道的数据均包含同一个前向纠错 FEC 帧的一部分；
FEC帧恢复模块， 用于从适配到所述 N路虚通道的数据中逐个提取出 FEC 帧； 每个所述 FEC帧包含 X个连续的数据比特和针对所述 X个连续的数据比特 进行 FEC编码所产生的 Y个校验比特， X和 Y均为正整数；
FEC译码器， 用于对所述 FEC帧进行 FEC译码， 然后删除 FEC帧中的校验 比特， 恢复出串行的数据码块。
结合第四方面，在第四方面的第一种可能实现方式中， N具体为 m和 n的最 小公倍数， m为以太网物理层中连接相邻的两个物理媒介附加子层的电通道的 数量。
结合第四方面或者第四方面的第一种可能实现方式，在第四方面的第二种 可能实现方式中， 所述 FEC帧恢复模块包括：
块同步子模块， 用于对适配到所述 N路虚通道的数据进行块同步处理， 得 到 N路块同步的数据；
对齐字锁定子模块， 用于锁定包含在每路块同步的数据中的对齐字； 对齐和重排子模块， 用于基于锁定的对齐字， 对所述 N路块同步的数据进 行对齐和重排处理；
帧提取子模块， 用于基于锁定的对齐字， 确定所述 FEC帧的边界， 然后从 经过对齐和重排处理的的 N路块同步的数据中逐个提取出所述 FEC帧。
结合第四方面， 或者第四方面的第一种可能实现方式， 或者第四方面的第 二种可能实现方式， 在第四方面的第三种可能实现方式中， 所述 FEC帧恢复模 块还进一步包括： 解扰器， 用于在帧恢复子模块之前， 先对从经过对齐和重排处理的 N路块 同步的数据进行解扰处理； 相应地， 所述帧提取子模块具体用于从解扰器输出 的数据中逐个提取出所述 FEC帧。
结合第四方面，或者第四方面的第一种到第三种可能实现方式中的任意一 种， 在第四方面的第四种可能实现方式中， 以太网物理层芯片还进一步包括： 解码器， 用于对 FEC译码器输出的串行的数据码块进行线路解码。
本发明的第五方面提供一种以太网设备， 包括：
媒体接入控制层芯片、光模块、本发明的第三方面或者其任意一种可能实 现方式所提供的以太网物理层芯片，以及连接所述以太网物理层芯片和所述光 模块的 m个电通道；
所述物理层芯片，用于将来自所述媒体接入控制层芯片的数据进行线路编 码，得到串行的数据码块；对所述串行的数据码块进行 FEC编码，得到形成 FEC 帧， 具体包括： 每隔 X个连续的数据比特插入针对所述 X个连续的数据比特进 行 FEC编码所产生的 Y个校验比特； 以 a个比特为分发粒度将 FEC帧轮流分发到 N路虚通道； 将来自所述 N路虚通道的数据适配到所述 m个电通道； 每个所述 FEC帧包含 X个连续的数据比特和针对所述 X个连续的数据比特进行 FEC编码 所产生的校验比特； a、 N、 X和 Y均为正整数， 且 a小于一个 FEC帧包含的比特 数量；
所述光模块， 用于将通过所述 m个电通道输入的数据转换成 n路数据， 将 所述 n路数据分别调制到 n个光载波上，得到 n路光信号， 将所述 n路光信号分别 发送到 n路光通道， 其中， m和 n均为正整数。
本发明的第六方面提供一种以太网设备， 包括：
媒体接入控制层芯片、光模块、本发明的第四方面或者其任意一种可能实 现方式所提供的以太网物理层芯片，以及连接所述以太网物理层芯片和所述光 模块的 m个电通道；
所述光模块， 用于接收通过 n路光通道传输过来的 n路光信号， 从所述 n路 光信号中解调出 n路数据， 将 n路数据转换成 m路数据， 将所述 m路数据通过所 述 m个电通道发送给所述以太网物理层芯片， 其中， m和 n均为正整数；
所述以太网物理层芯片，用于接收从所述 m个电通道传输过来的 m路数据， 将其适配到 N路虚通道，从适配到所述 N路虚通道的数据中逐个提取出 FEC帧 , 对所述 FEC帧进行 FEC解码， 然后删除每个 FEC帧中的校验比特， 恢复出串行 的数据码块，将所述串行的数据码块进行线路解码后发送给所述媒体接入控制 层芯片； 适配到每路虚通道的数据中均包含同一个 FEC帧的一部分； 每个所述 FEC帧包含 X个连续的数据比特和针对该 X个连续的数据比特进行 FEC编码所 产生的 Y个校险比特； N、 X和 Y均为正整数。
在本发明实施例中， 由于在 FEC编码时是每 X个连续的数据比特插入 Y个 校验比特， Y的取值可以根据不同的需求进行设置， 因此， 本发明实施例中的 FEC编码能够根据不同的需求提供不同的 FEC编码增益。 另外， 本发明实施例 中， 由于是先进行 FEC编码， 然后再以 a个比特为分发粒度将编码得到的 FEC 帧轮流分发到各路虚通道， 其中， a小于一个 FEC帧包含的比特数量， 因此， 就可以使得接收端在 FEC译码时引入的延时很小。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地， 下面描述 中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲， 在不付 出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明实施例提供的以太网参考模型示意图。
图 2为本发明一实施例提供的以太网中处理数据的方法的流程图。
图 3为本发明一实施例中轮流分发的示意图。
图 4为本发明一实施例中物理媒介连接子层的结构示意图。
图 5为本发明又一实施例提供的以太网中处理数据的方法的流程图。
图 6为本发明一实施例提供的以太网中处理数据的方法的流程图。
图 7为本发明又一实施例提供的以太网中处理数据的方法的流程图。
图 8为本发明一实施例中 FEC编码和轮流分发的示意图。
图 9为本发明又一实施例提供的以太网中处理数据的方法的流程图。
图 10为本发明一实施例提供的以太网设备的结构示意图。
图 11为本发明又一实施例提供的以太网设备的结构示意图。
图 12为本发明又一实施例提供的以太网物理层芯片的结构示意图。 具体实施方式
为了便于本领域一般技术人员理解和实现本发明，现结合附图描绘本发明 的实施例。 在此， 本发明的示意性实施例及其说明用于解释本发明， 但并不作 为对本发明的限定。
下面结合附图和实施例， 对本发明的技术方案进行描述。
从 10M以太网到现今的 100G以太网， 它们的架构模型都是相似的， 如图 1 所示， 按照层次划分均包括： LLC ( Logic Link Control, 逻辑连接控制）层， MAC ( Media Access Control, 媒体接入控制）层， 协调子层 （Reconciliation Sublayer )和 PHY ( Physical Layer Entity, 物理层实体） ， 其中， PHY包括： PCS , PMA子层和 PMD子层。 LLC层和 MAC层位于 OSI ( Open System Interconnection, 开放系统互联） 参考模型中的数据链路层， 协调子层和 PHY 位于 OSI参考模型的物理层。 在其它的实施例中， LLC层与 MAC层之间还可以 还有 MAC控制 （MAC Control )层。 LLC层、 MAC层、 以及 MAC控制层的功 能参见标准 IEEE802.3中的相关规范， 本申请不再赘述。 本发明实施例所应用 到的超 100G以太网的架构同样釆用图 1所示的结构。
本发明的实施例提供一种以太网中处理数据的方法， 主要在超 100G以太 网的 PHY中实施，应用在发送端对数据进行处理，其处理流程参见图 2, 包括： 步骤 S101 : 对源自 MAC层的数据进行线路编码， 得到串行的数据码块。 本步骤中的线路编码所起的作用与现有的 40G以太网、 100G以太网中 PCS 中的编码所起的作用相同或相似， 均是可以改善信息的跨链路的传输特性。本 实施例中， 线路编码具体可以釆用但不限于 64B/66B编码， 或者 256B/257B编 码，或者 512B/513B,其中， "64B/66B编码"、 "256B/257B编码" 和" 512B/513B 编码" 中的 "B" 是指比特（bit )。 源自 MAC层的数据经过线路编码后变成了 串行的一个个数据码块，每个数据码块大小均相同， 其大小取决于线路编码所 釆用的编码。 例如， 如果线路编码釆用的是 64B/66B编码， 则编码后得到的数 据码块的大小就是 66bit, 该数据码块也可称之为 66B码块。
在本实施例中， 协调子层把来自 MAC层的串行数据转化为适合物理层传 输的并行数据， 并将并行数据通过 Mil ( Media Independent Interface,媒介无关 接口 )发给 PCS, 然后在 PCS中对通过 ΜΠ传输过来的数据进行线路编码。 ΜΠ 是协调子层和 PCS之间的逻辑接口， 本发明实施例中的 ΜΠ具体是超 100G以太 网的 Mil, 例如， 对于 400G以太网， 则 ΜΠ具体为 CDGMII ( 400 Gigabit Media Independent Interface, 400G媒介无关接口） ， 其中， "CDGMII" 中的 "CD" 是罗马数字中的 "400" 。
步骤 S102: 对串行的数据码块进行 FEC编码， 得到 FEC帧， 具体包括： 每 隔 X个连续的数据比特插入针对所述 X个连续的数据比特进行 FEC编码所产生 的 Y个校验比特， 其中，每个所述 FEC帧包含 X个连续的数据比特和针对所述 X 个比特的数据进行 FEC编码所产生的校验比特， X和 Y均为正整数。
码块是一个逻辑概念， 它是可以作为整体处理的一串连续的比特。本发明 实施例中的串行的数据码块实际上是一系列连续的数据比特， FEC编码器对串 行的数据码块进行编码， 也就是对该一系列连续的数据比特进行 FEC编码， 在 输入的数据比特之间插入针对输入的数据比特进行 FEC编码所产生的校验比 特，具体为：每隔 X个连续的数据比特插入针对该 X个连续的数据比特进行 FEC 编码所产生的 Y个校验比特， 每 X个连续的数据比特和与针对该 X个连续的数 据比特进行 FEC编码所产生的 Y个校验比特组成一个 FEC帧。
本发明实施例具体的 FEC编码具体可以釆用 RS ( Reed-Solomon,里德所罗 门）码， 例如， RS(255,239,t=8,m=8 )编码， RS(528,514,t=7,m=10)等， 也可以 釆用其它类型的编码， 本申请对其不进行限制。 以 RS(528,514,t=7,m=10) 为例 对其做简要介绍，该编码将每 514个大小为 10比特的编码符号编码成一个由 528 个编码符号构成的帧， 其中， "m = 10" 表示编码符号的大小为 10比特， "t = 7"表示该编码能够纠正的最大连续误码长度为 7个编码符号大小（即 70比特）。 当本发明实施例的 FEC编码釆用 RS(528,514,t=7,m=10)编码时， X为 5140, Y为 140.
步骤 S103: 以 a个比特为分发粒度将所述 FEC帧轮流分发到 N路虚通道，其 中， a和 N为正整数， 且 a小于每个 FEC帧所包含的比特的数量。
以 a个比特为分发粒度将 FEC帧轮流分发到 N个虚通道的过程， 参见图 3 , 具体可以理解为： 将 FEC帧看成是由一系列由 a个比特大小的数据块组成， 然 后将这些数据块按照顺序逐个分发到 N个虚通道， 例如， 将数据块 1分发到虚 通道 1 , 将数据块 2分发到虚通道 2, 依次类推， 将数据块 N分发到虚通道 N, 然 后又将数据块 N + 1分发到虚通道 1 , 如此循环下去。
在一实施例中， 优选地， a具体与步骤 S101中数据码块包含的比特的数量 的正整数倍相同，或者与步骤 S102中 FEC编码的编码符号包含的比特的数量的 正整数倍相同。 在本实施例中， 由于 a与数据码块包含的比特的数量的正整数 倍相同， 或者与 FEC编码的编码符号包含的比特的数量的正整数倍相同， 分发 粒度就是一个或者复数个数据码块或者编码符号，釆用该分发粒度分发数据时 就保持了数据码块或者编码符号的完整性， 使得当出现连续误码时， 在 FEC译 码或者线路解码时不易出现误码扩散， 降低了接收端误码糾错的难度，提高了 误码纠错的能力。
FEC编码增益的大小取决于用于填充校验信息的空间大小，用于填充校验 信息的空间越大则 FEC编码增益越大， 用于填充校验信息的空间越小则 FEC的 编码增益越小。
在现有 100G以太网的 FEC编码方案中， 通过压缩码每个 66B码块的同步头 , 每压缩 32个 66B码块可以节省出 32bit的空间， 利用节省出的 32bit的空间来填充 FEC编码所产生的校验信息。每个 66B码块是由 64bit的数据和 2bit的同步头构成, 同步头是接收端在进行块同步处理时的依据， 每个 66B码块的同步头至少要保 留 1比特， 也就是说现有 100G以太网的 FEC编码方案每 32个 66B编码块最多能 提供 32个比特的空间来填充校验信息。 因此，现有 100G以太网的 FEC编码方案 所能提供的最大编码增益非常有限。
在本发明实施例中，并不是通过压缩数据码块的同步头节省空间的方式来 提供用于填充校验信息的空间，而是通过直接插入校验比特的的方式以提供填 充校验信息的空间， 因此， 只需要根据不同的需求对校验比特的个数进行不同 的设置， 本发明实施例中的 FEC编码方案就可以提供不同的 FEC编码增益以满 足不同的应用需求。 在实现超 100G以太网时， 需要釆用多通道技术， 而在实 现同一种速率的超 100G以太网时， 可能会才釆用多种多通道方案， 每种多通 道方案对 FEC编码增益的需求也不相同， 而本发明实施例则通过调整校验比特 的个数就可以提供不同的编码增益从而可以灵活地满足各种多通道技术实现 方案对编码增益的要求。
在现有 100G以太网中， 在 PCS中编码得到的 66B码块需先分发到 20个虚通 道中， 然后再对分发到每路虚通道的 66B码块分别进行 FEC编码， 也就意味着 接收端的 20个虚通道中每个虚通道只有緩存一个完整 FEC帧的数据， 才能进行 FEC译码， 而 20个虚通道是并行的， 也就是说接收端要恢复出一个 FEC帧至少 需要緩存 20个 FEC帧的数据， 因此， 具有极大的延时。 而在本发明实施例中， 则是先将经线路编码得到的串行的数据码块进行 FEC编码， 然后将 FEC编码得 到的 FEC帧轮流分发到 N个虚通道中， 此种方式使得接收端的 N个虚通道共同 緩存的数据刚好是一个 FEC帧的数据时， 就可以进行 FEC译码， 而无需每个虚 通道都緩存一个完整 FEC帧的数据， 因此， 大大降低了延时。
在一实施例中， N具体为 m和 n的最小公倍数， m为以太网物理层中连接相 邻的两个物理媒介附加子层的电通道的数量， n为以太网物理层中光通道的数 量。
如图 4所示， PMA子层位于 PCS和 PMD子层之间， 其功能是在 PCS和 PMD 子层之间提供适配功能，将来自 PCS中各个虚通道的数据适配到 PMD子层中的 通道， 将来自 PMD子层中各个通道的数据适配到 PCS中各个虚通道，一般情况 下， 是由一对相互匹配的 PMA子层来提供上述适配功能， 该一对 PMA子层之 间则是通过 AUI ( Attachment Unit Interface, 连接单元接口）连接。 本发明实施 例中的连接相邻的两个物理媒介附加子层的电通道即为组成 AUI的通道， 所述 电通道的数量即为组成 AUI的通道的数量。 以太网物理层中光通道即为用于传 输 PMD子层在发送方向输出的信号的通道， 以太网物理层中光通道的数量即 为用于传输 PMD子层在发送方向输出的信号的通道数量。
在一实施例中， FEC编码处理形成的 FEC帧中还可以进一步包括至少一个 用于指示 FEC帧中校验比特位置的 FEC帧标示字段， 以便接收端可以根据此 FEC帧标示字段确定 FEC帧中校验比特的位置。
在另一实施例中， 步骤 S103具体包括：
以 a个比特为分发粒度将每 Q个 FEC帧轮流分发到 N路虚通道， 并在每路虚 通道中每隔 ((Q X (X+Y) )/(N X a)个所述分发粒度插入至少一个所述对齐字， 其 中， Q的取值使得每 Q个 FEC帧的数据被平均地分发到 N路虚通道 。
在本发明实施例中，插入到每路虚通道的对齐字可以包含用于指示虚通道 号的字段， 也可以是填充图案， 每种图案对应一个虚通道号。 在接收端， 基于 对齐字， 识别虚通道号以及消除 N路虚通道间的延时偏差， 除此之外， 在本发 明实施例中，接收端可以根据插入到各路虚通道中的对齐字确定 FEC帧的边界。 由于每 Q个 FEC帧的数据均被平均地分发到 N路虚通道， 在每路虚通道中， 又 是每隔 ((Q (X+Y))/(N a)个所述分发粒度插入至少一个所述对齐字， 必然有 一个 FEC帧的第一个分发粒度是紧邻其中一个虚通道的对齐字， 因此， 在接收 端就可以据此规律确定 FEC帧的边界。
在另一实施例中， 如图 5所示， 在步骤 S103之前， 以太网中处理数据的方 法还进一步包括：
步骤 S104:对 FEC帧进行加扰处理；相应地，步骤 S103中被轮流分发的 FEC 帧就具体为经过加扰处理后的 FEC帧。
在本实施例中， 扰码处理所釆用的扰码多项式具体可以为但不限于 l + b38 + b47 , 其中， b表示输入到扰码器进行加扰处理的数据。
在本实施例中，通过加扰处理可以使得接收端更容易从接收数据中恢复出 时钟信号。
在本实施例中，如图 5所示，以太网中处理数据的方法还可以进一步包括： 步骤 S105: 将来自 N路虚通道的数据转换成 m路数据， 通过 m路所述电通 道传输所述 m路数据。
在一具体实施例中， 步骤 S105具体可以为：
如果 N不等于 m, 则通过比特复用或者码块复用将每 N/m路虚通道的数据 复用成一路数据， 通过 m路所述电通道传输所述 m路数据 m路数据；
如果 N等于 m , 则通过 m路所述电通道传输所述 m路数据。
在本实施例中， 码块复用和比特复用类似， 区别仅在于： 在码块复用时， 是以码块为单位进行复用的， 而比特复用时， 则是以比特为单位进行复用的。 如果是码块复用， 优选地， 码块的大小和 FEC编码的编码符号的大小相同， 或 者与分发粒度的大小相同。
在本实施例中，如图 5所示，以太网中处理数据的方法还可以进一步包括： 步骤 S106: 将所述 m路数据轮循分发成 n路数据。
在一具体实施例中， 步骤 S106具体包括：
将所述 m路数据以比特或者码块为单位轮循分发成 n路数据。
以比特为单位轮循分发是现有技术， 可以参考现有 100G以太网中的相关 处理。
在本实施例中，如图 5所示，以太网中处理数据的方法还可以进一步包括： 步骤 S107: 将所述 n路数据分别调制到 n个光载波上， 得到 n个光信号， 通 过所述 n路所述光通道将所述 n个光信号传送到接收端。 实施例还提供一种以太网中处理数据的方法， 主要在超 100G以太网的 PHY中 实施， 应用在接收端对数据进行处理， 其处理流程参见图 6, 包括：
步骤 S201 : 将源自 PMD子层的 n路数据适配到 N路虚通道。
在本实施例中， N为正整数。 由前文的实施例可知， 在发送端一个个 FEC 帧被轮流分发到 N路虚通道， 因此， 本步骤中适配到每路虚通道的数据均包含 有同一个 FEC帧的一部分。
本实施例中，接收端接收通过 n路光通道传送过来的 n路光信号，在接收端 的 PMD子层中， 对该 n路光信号分别进行解调， 得到 n路数据， 然后将该 n路数 据发送到 PMA子层。在 PMA子层中，将该 n路数据适配到 N路虚通道的过程为： 将该 n路数据转换成 m路数据， 然后将该 m路数据解复用到 N路虚通道。 将 n路 数据转换成 m路数据， 以及将 m路数据解复用到 N路虚通道具体过程可以参考 现有 40G以太网和 100G以太网中的相关处理。
步骤 S202: 从适配到所述 N路虚通道的数据中逐个提取出 FEC帧。
由于在发送端每一个 FEC帧均是被轮流分发到各路虚通道， 因此， 在本步 骤中提取 FEC帧时， 均是将适配到 N路虚通道的数据当作一个整体看待， 也即 在 N路虚通道共同緩存的数据刚好是一个完整 FEC帧的数据时， 就可以从 N路 虚通道共同緩存的数据中提取出该 FEC帧。现有的 40G以太网和 100G以太网中， 在发送端， 则每路虚通道緩存的数据均是一个完整 FEC帧的数据时， 才能恢复 出 FEC帧， 而不是共同緩存的数据有一个 FEC帧时进行 FEC帧的恢复。
步骤 S203: 对所述 FEC帧进行 FEC译码， 删除 FEC帧中的校验比特， 恢复 出串行的数据码块。
由前文实施例可知， FEC帧是由 X个数据比特和针对所述 X个数据比特进 行 FEC编码所产生的 Y个校验比特构成。
在本步骤中， FEC译码是发送端 FEC编码的逆过程， 基于每个 FEC帧中的
Y个校验比特对 X个数据比特进行校验，待校验完成后，删除该 Y个校验比特， 从而恢复出串行的数据码块。可以将恢复出的串行的数据码块发送给协调子层 做进一步的处理。
在本实施例中， 可以看出在恢复 FEC帧时， 只需要 N路虚通道共同緩存一 个完整 FEC帧的数据就可以提取出一个 FEC帧， 延时小， 除此之外， 由于用于 填充校验信息的空间不是通过压缩码块得到的，而是通过直接插入校验比特以 提供填充校验信息的空间，校验比特的个数可以根据不同的场景需求进行相应 的调整， 从而可以满足不同场景对 FEC编码增益的不同需求， 灵活性高。
在另一实施例中， N具体为 m和 n的最小公倍数， m为以太网物理层中连接 连接相邻的两个物理媒介附加子层的电通道的数量， n为以太网物理层中光通 道的数量。
在另一实施例中， 步骤 S202, 具体包括：
对适配到所述 N路虚通道中的数据进行块同步处理， 得到 N路块同步的数 据；
锁定包含在每路块同步的的数据中的对齐字；
基于锁定的对齐字， 对所述 N路块同步的数据进行对齐和重排处理； 基于锁定的对齐字， 确定每个 FEC帧的边界， 然后从经过对齐和重排处理 的 N路块同步的数据中逐个提取出 FEC帧。
上述块同步处理、 锁定对齐字、 对齐和重排处理均是现有技术， 可以参考 现有 40G以太网和 100G以太网中的相关处理。
为了便于更好的理解本发明，下面以 400G以太网（超 100G以太网的一种） 为例，分别从发送端和接收端两方面来对本发明进行详细的阐述，其中， 400G 以太网的架构依然可以参考图 1。
一方面， 在以太网发送端实施如下处理：
在协调子层，将来自 MAC层的 400Gbit/s的串行数据转化成与 CDGMII匹配 的并行数据流然后将并行数据通过 CDGMII发送给 PCS。
参见图 7, 在 PCS层对通过 CDGMII传输过来的数据进行如下处理： 步骤 S401 : 釆用 64B/66B编码对通过 ΜΠ传输过来的数据流进行编码， 得 到串行的 66B码块。 此处所釆用的 64B/66B编码可以替换成 256B/257B编码， 也 可以为其它的编码。
步骤 S402: 对串行的 66B码块进行 FEC编码， 参见如 8, 具体为： 针对每 X 个连续的数据比特进行 FEC编码， 产生 Y个校验比特由该 X个连续的数据比特 和该 Y个校验比特构成一个 FEC帧。 在一具体的实现方案中， X为 15774, Y为 1056,也即针对每 239个 66B码块进行 FEC编码，产生 16个 66B大小的校验码块， 由该 239个 66B码块和 16个校验码块构成一个 FEC帧。 串行的 66B码块经过 FEC 编码后形成了一系列的 FEC帧。
步骤 S403: 对 FEC帧进行加扰处理。 通过加扰处理， 可以使得接收端更容 易从接收到的数据中恢复出时钟信号。 在本步骤中， 可以釆用扰码多项式 l + b38 + b47进行加扰处理， 当然也可以釆用其它的扰码多项式， 本申请不对 其进行限定。
步骤 S404: 将经过加扰处理后的 FEC帧轮流分发到 N路虚通道。
在本步骤中， 可以以 66B码块为分发粒度将经过扰码处理后的 FEC帧轮流 分发到 N路虚通道。 参见图 8 , 轮流分发过程为： 将经过扰码处理后的第一个 FEC帧中的第一个 66B码块被分发到虚通道 1 , 第二个 66B码块被分发到虚通道 2, ... ...第 N个 66B码块被分发到虚通道 N,第 N+1个 66B码块被分发到虚通道 1 , 依次类推， 直到第一个 FEC帧的最后一个 66B码块被分发到相应的虚通道。 后 续的每一个 FEC帧被分发到 N路虚通道所釆用的方法， 与第一个 FEC帧分发到 到 N路虚通道所釆用的方法相同， 只不过后续每个 FEC帧的第一个 66B码块被 分的虚通道是其前一个 FEC帧的最后一个 66B码块所分发到的虚通道的下一个 虚通道， 其中， 虚通道 N的下一个虚通道是虚通道 1。 分发粒度除了可以为 66B 码块， 还可以 20bit, 本申请对分发粒度并不进行限制。
为了适配 400G以太网的构成 AUI的电通道数和 400G以太网物理层中的光 通道数， 将 N的取值设为构成 AUI的电通道的数量 m和 400G以太网物理层中的 光通道的数量 n的最 d、公倍数。
步骤 S405: 在每路虚通道中周期性地插入对齐字。
参见图 8, 在本步骤中， 在每路虚通道中插入对齐字的对齐周期可以为 (Q (X+Y))/(N 66)个 66B码块， 本步骤也具体为： 在每个虚通道中每隔 (Q (Χ+Υ))/(Ν 66)个 66Β码块就插入一个对齐字， 其中， Q的取值使得每 Q个 FEC 帧的数据刚好可以被平均地分发到 Ν路虚通道。 由于是以 66Β码块为分发粒度 将 FEC帧轮流分发到 Ν路虚通道，当任意一路虚通道被分发了（Q X (Χ+Υ))/(Ν χ 66) 个 66Β码块， 那么其它的 N-1路虚通道也均被分发了（Q (Χ+Υ))/(Ν 66) 个 66Β码块，也就是说一个对齐周期内被分发到 Ν路虚通道的 66Β码块的总数量 为 Q (Χ+Υ)/66个， 也即一个对周期内有 Q个 FEC帧被轮流分发到 Ν路虚通道， 也就是说将每 Q个 FEC帧以 66Β码块为分发粒度轮流分发到 Ν路虚通道后，刚好 就可以在每路虚通道中均插入一个对齐字。优选的，对齐字的大小与分发粒度 的大小相同， 即为 66bit。
在本步骤中，通过在每路虚通道中插入对齐字， 可以使得接收端在根据各 路虚通道中的对齐字来消除 N路虚通道间的延时偏差， 另外， 还可以使得接收 端可以根据各路虚通道中的对齐字来确定 FEC帧的边界。
如果在步骤 S404中， 分发粒度是大小为 20bit的数据块， 则在此步骤中， 则 是每隔 (Q X (X+Y))/(N X 20)个分发粒度插入至少一个对齐字。
在第一 PMA子层中， 将 N路虚通道的数据转换成 m路数据。
对于 N等于 m的情况， 直接将来自 N路虚通道的数据分别通过构成 AUI的 m 个电通道传送到第二 PMA子层。
对于 N不等于 m的情况， 可以通过比特复用或者码块复用将来自每 N/m路 虚通道的数据复用成一路数据， 得到 m路数据， 然后将该 m路数据分别通过构 成 AUI的 m个电通道传输到第二 PMA子层。 码块复用和比特复用相似， 只不过 比特复用是比特为单位进行复用的，而码块复用则是以码块为单位进行复用的。
在第二 PMA子层中， 可以釆用如下的两种方式中的一种将通过 AUI的 m个 电通道传输过来的 m路数据转化成 n路数据：
方式一， 将 m路数据以比特为单位轮循分发成 n路数据；
方式二， 将 m路数据以码块为单位轮循分发成 n路数据。
方式一可以参考现有 100G以太网中的相关处理， 方式二与方式一的区别 仅在于轮循分发的单位是码块， 此处不再赘述。
在 PMD子层中， 将来自第二 PMA层的 n路数据分别调制到 n路光载波上， 得到 n路光信号。 将该 n路光信号通过 n路光通道传送到 400G以太网的接收端。
另一方面， 在以太网接收端实施如下处理：
在 PMD子层中， 对通过 n路光通道传送过来的 n路光信号进行解调， 得到 n 路数据， 然后将该 n路数据发送给第二 PMA子层。
在第二 PMA子层中， 将来自 PMD子层的 n路数据转换成 m路数据， 将 m路 数据通过构成 AUI的 m个电通道传送到第一 PMA子层。
在第一 PMA子层中， 将通过构成 AUI的 m个电通道传送过来的 m路数据解 复用到 N路虚通道。 从前文实施例的描述可以知道， 在发送端， FEC帧均被轮 流分发到 N路虚通道， 也就是说分发到每路虚通道的数据中均包含有同一个 FEC帧的一部分， 相应地， 在接收端将其解复用到 N路虚通道， 在每路虚通道 中的数据也必然包含同一个 FEC帧的一部分。
在接收端的第一 PMA子层和第二 PMA子层中所实施的处理分别是在接收 端的第一 PMA子层和第二 PMA子层中所实施的处理的逆处理。
参见图 9, 在 PCS中对来自第一 PMA子层的 N路虚通道的数据进行如下处 理：
步骤 S501 : 对适配到 N路虚通道中的数据进行块同步处理， 得到 N路块同 步的数据。
步骤 S502： 锁定包含在每路块同步的数据中的对齐字。
步骤 S503:基于锁定的对齐字，对 N路块同步的数据进行对齐和重排处理。 步骤 S504: 基于锁定的对齐字， 确定每个 FEC帧的边界， 然后从经过对齐 和重排处理的 N路块同步的数据中逐个提取出 FEC帧。 在本实施例中， 由于在 每路虚通道中的数据均包含同一个 FEC帧的一部分， 在提取 FEC帧时， 将适配 到 N路虚通道的数据看成一个整体， 当 N路虚通道共同緩存的数据刚好是一个 完整的 FEC帧时， 则将该 FEC帧提取出来， 因此， 在本发明实施例中， FEC帧 是被逐个提取出来的。
步骤 S505: 对提取出的 FEC帧进行解扰处理。
步骤 S506: 对经过解扰后的 FEC帧进行 FEC译码， 然后删除每个 FEC帧中 的校验比特， 得到串行的 66B码块。
步骤 S507: 对串行的 66B码块进行 64B/66B解码， 然后将解码后得到的数 据通过 CDGMII发送给协调子层。
其中， 步骤 S501 _ S503的具体过程均可以参考现有 100G以太网中的相关 处理， 步骤 S505、 S506、 S507分别是步骤 S403、 S402、 S401的逆处理， 此处 不在赘述。
本发明实施例还提供一种以太网设备， 其结构如图 10所示， 包括： MAC 芯片 10、 以太网物理层芯片 30、光模块 50和连接以太网物理层芯片 30和光模块 50的由 m个电通道构成的 AUI。
以太网物理层芯片 30, 用于将来自 MAC芯片 10的数据进行线路编码， 得 到串行的数据码块； 对该串行的数据码块进行 FEC编码， 得到 FEC帧； 以 a个比 特为分发粒度将 FEC帧轮流分发到 N路虚通道， 将来自所述 N路虚通道的数据 通过构成连接以太网物理层芯片 30和光模块 50的 AUI的 m个电通道传送到光模 块 50。
光模块 50, 用于将通过上述 m个电通道输入的数据转化成 n路数据， 然后 将所述 n路数据分别调制到 n个光载波上，得到 n个光调制信号，将 n个调制光信 号发送到 n路光通道。
其中， N、 m、 n和 a均为正整数，且 a小于一个 FEC帧所包含的比特的数量。 优选地， N具体为 m和 n的最小公倍数； a具体与数据码块的包含的比特的数量 相同， 或者与 FEC编码的编码符号包含的比特的数量相同。
本发明实施例还提供了一种以太网物理层芯片 30, 其结构如图 10所示， 包 括： PCS编码器 301、 FEC编码器 302和多通道分发模块 304。
PCS编码器 301 , 用于对源自媒体接入控制层的数据进行线路编码， 得到 串行的数据码块。 PCS编码器 301具体可以为 64B/66B编码器， 也可以为 256B/257B编码器， 或者为 512B/513B编码器， 还可以为其它的编码器， 本发 明不限定。
FEC编码器 302, 用于对 PCS编码器 301得到的串行的数据码块进行 FEC编 码，得到 FEC帧。每个 FEC帧由 X个连续的数据比特和针对该 X个连续的数据比 特进行 FEC编码得到的 Y个校验比特组成， 其中， X和 Y均为正整数。
多通道分发模块 304 , 用于以 a个比特为分发粒度将 FEC帧轮流分发到 N路 虚通道。 多通道分发模块 304以 a个比特为分发粒度将 FEC帧轮流分发到 N路虚 通道的过程可以参见前文方法实施例中的相关描述， 此处不再赘述。
其中， a小于一个 FEC帧所包含的比特的数量。 优选的， a具体可以与数据 码块的包含的比特的数量相同，或者与 FEC编码的编码符号包含的比特的数量 相同。
在本实施例中， 由于 FEC编码器 302进行 FEC编码时是通过直接插入校验 比特以提供用于填充 FEC编码所产生的校验信息的空间， 而非通过压缩数据码 实施例能提供较高的 FEC编码增益， 而且可以视不同的场景， 通过改变校验比 特的数量以提供不同的 FEC编码增益来满足不同的增益需求。 另外， 本发明实 施例是先用 FEC编码器进行 FEC编码， 然后将编码得到的 FEC帧轮流分发到 N 路虚通道， 这样使得在接收端只要 N路虚通道共同緩存的数据刚好是一个完整 的 FEC帧时， 就可以进行 FEC译码， 从而极大的减小了延时。 在一实施例中， 以太网物理层芯片 30还可以进一步包括扰码器 303 , 用于 对 FEC编码器输出的 FEC帧进行加扰处理。 相应地， 多通道分发模块具体是将 经过扰码处理的 FEC帧轮流分发到 N路虚通道。具体地，扰码器 303可以釆用扰 码多项式 l + b38 + b47进行扰码处理， 也可以釆用其它的扰码多项式， 本发明 不进行限定。
在一具体实施例中， 多通道分发模块以 a个比特为分发粒度将每 Q个 FEC 帧为单位轮流分发到 N路虚通道， 在每路虚通道中每隔 ((Q X (X+Y))/(N X a)个 所述预设的分发粒度插入一个对齐字， 其中， Q的取值使得每 Q个 FEC帧的数 据被平均地分发到 N路虚通道。
在由一实施例中， 以太网物理层芯片 30还可以进一步包括接口适配模块， 用于将来自 N路虚通道的数据转换成 m路数据。 当 N不等于 m时，接口适配模块 具体用于通过比特复用或者码块将每 N/m路虚通道的数据复用成一路数据。
相应于前文实施例提供的以太网设备，本发明实施例还提供另一种以太网 设备， 用于接收前文实施例提供的以太网设备发送的 n个调制光信号并进行相 应处理并恢复出发送端发送的 MAC层数据， 其结构如图 11所示， 包括 MAC芯 片 20、 以太网物理层芯片 40, 光模块 60, 以及连接以太网物理层芯片 40和光模 块 60的由 m个电通道构成的 AUI。
光模块 60, 用于接收通过 n路光通道传输过来的 n路光信号， 对 n路光信号 进行解调， 得到 n路数据， 将该 n路数据转换成 m路数据， 通过 m个电通道传送 给以太网物理层芯片。
以太网物理层芯片 40, 用于将从上述 m个电通道传输过来的 m路数据适配 到 N路虚通道， 然后从适配到 N路虚通道的数据中逐个提取出 FEC帧， 对 FEC 帧进行 FEC译码， 删除 FEC帧中的校验比特， 恢复出串行的数据码块， 对串行 的数据码块进行线路解码， 将解码后的数据发送给 MAC芯片 20。 其中， FEC 帧包含 X个数据比特和针对该 X个数据比特进行 FEC编码所产生的 Y个校验比 特， 适配到每路虚通道的数据中均包含同一个 FEC帧的一部分， X和 Y为正整 数。
在本实施例中， 逐个提出 FEC帧时是指将适配到 N路虚通道中的数据看成 一个整体， 适配到 N路虚通道中的数据刚好共同构成一个完整的 FEC帧时， 就 将此 FEC帧提取出来。 而在现有技术中， 则只有适配到每路虚通道的数据都有 一个完整的 FEC帧的数据时才能提取出 FEC帧。
在本实施例中， m和 n均为正整数， 优选地， N为 m和 n的最小公倍数。
在本实施例中， 在提取 FEC帧时， 只需要适配到 N路虚通道的数据能共同 构成一个 FEC帧时就可以提取出该 FEC帧， 延时小， 除此之外， 由于用于填充 校验信息的空间不是通过压缩码块得到的，而是通过直接插入校验比特以提供 填充校验信息的空间， 因此， 本发明实施例能提供较高的 FEC的编码增益， 另 夕卜， 校验码块的个数可以根据需求进行调整， 从而可以满足不同场景对 FEC编 码增益的不同需求， 灵活性高。
本发明实施例还提供一种以太网物理层芯片 40, 其结构如图 11所示， 包括 解码器 401、 FEC译码器 402、 FEC帧恢复模块 409和接口适配模块 408。
接口适配模块 408 , 用于将通过 m个电通道传输过来的 m路数适配到 N路虚 通道。 适配到每路虚通道的数据中均包含同一个 FEC帧的一部分， 每个 FEC帧 包含 X个连续的数据比特和针对所述 X个连续的数据比特进行 FEC编码的 Y个 校验比特。
FEC帧恢复模块 409,用于从适配到 N路虚通道的数据中逐个提取出 FEC帧。
FEC译码器 402 , 用于对提取出的 FEC帧进行 FEC译码， 删除每个 FEC帧中 的校验比特， 恢复出串行的数据码块。
在本发明实施例中， X、 Y、 N、 m和 η均为正整数。 优选地， Ν为 m和 η的 最小公倍数， m为以太网物理层中连接相邻的两个物理媒介附加子层的电通道 的数量。
在本实施例中， 可以看出在恢复 FEC帧时， 只需要 N路虚通道共同緩存一 个完整 FEC帧的数据就可以提取出一个 FEC帧， 延时小， 除此之外， 由于用于 填充校验信息的空间不是通过压缩码块得到的，而是通过直接插入校验比特以 提供填充校验信息的空间，校验比特的个数可以根据不同的场景需求进行相应 的调整， 从而可以满足不同场景对 FEC编码增益的不同需求， 灵活性高。
在一实施例中， FEC帧恢复模块 409具体包括：
块同步子模块 407 , 用于对适配到 N路虚通道的数据进行块同步处理， 得 到 N路块同步的数据；
对齐字锁定子模块 406, 用于锁定包含在每路块同步的数据中的对齐字； 对齐和重排子模块 405 , 用于基于锁定的对齐字对 N路块同步的数据进行 重排和对齐处理；
帧提取子模块 404, 用于基于锁定的对齐字， 确定每个 FEC帧的边界， 从 而经过重排和对齐处理的 N路块同步的数据中逐个提取出 FEC帧。
在一实施例中， FEC帧恢复模块 409还可以进一步包括： 解扰码器 403 , 用 于对提取出的 FEC帧进行解扰处理。
在一实施例中， 以太网物理层芯片 40还可以进一步包括：
PCS解码器 402, 用于对恢复出的串行的数据码块进行线路解码， 然后将 线路解码后的数据发送给 MAC芯片 20。 PCS解码器 402所实施的线路解码是发 送端的 PCS编码器 301所实施的线路编码的逆处理。
本发明实施例还提供了一种以太网物理层芯片， 其结构如图 12所示， 包括 第一输入输出接口 801 , 处理器 802, 第二输入输出接口 803和存储器 804。
在发送方向：
第一输入输出接口 801 , 用于接收源自以太网 MAC层的数据， 将其输入到 处理器 802;
处理器 802, 用于对源自 MAC芯片的数据进行线路编码， 得到串行的数据 码块； 对串行的数据码块进行 FEC编码， 得到 FEC帧， 具体包括： 每隔 X个连 续的数据比特插入针对所述 X个连续的数据比特进行 FEC编码所产生的 Y个校 验比特； 以 a个比特为分发粒度将 FEC帧轮流分发到 N路虚通道； 其中， 每个所 述 FEC帧包含 X个连续的数据比特和针对所述 X个比特的数据进行 FEC编码所 产生的校验比特， X和 Y均为正整数， X和 Y均为正整数， N为正整数， a为正整 数且小于一个 FEC帧所包含的比特的数量。
在一具体实施例中， 优选地， N具体可以为 m和 n的最小公倍数， m为以太 网物理层中连接相邻的两个物理媒介附加子层的电通道的数量， n为以太网物 理层中光通道的数量。
第二输入输出接口 803 , 用于将 N路虚通道的数据发送给 PMD子层。
在接^:方向：
第二输入出接口 803 , 用于接收源自 PMD子层的数据， 将其输入到处理器
802;
处理器 802, 用于将第二输入输出接口 803输入的数据适配到 N路虚通道， 从适配到 N路虚通道的数据中逐个提取出 FEC帧， 对提取出的 FEC帧进行 FEC 译码， 删除每个 FEC帧中的校验校验比特， 得到串行的数据码块， 对串行的数 据码块进行线路解码。
第一输入输出接口 801 , 用于将处理器 802进行线路解码后的数据发送给 MAC层。
存储器 804,用于存储处理器 804执行发送方向和接受方向的处理时所需要 的程序， 以及緩存处理器 804在执行发送方向和接受方向的处理时需要緩存的 数据。
在另一实施例中，在发送方向，处理器 802还用于在将 FEC帧轮流分发到 N 路虚通道之前， 对 FEC帧进行加扰处理。 相应地， 处理器具体用于以 a个比特 为分发粒度将加扰处理后的 FEC帧轮流分发到 N路虚通道， 其中， a为正整数且 小于每个 FEC帧所包含的比特的数量。 处理器 802在将 FEC帧无论是加扰的还 是未加扰的轮流分发 N路虚通道可以具体为： 以 a个比特为分发粒度将每 Q个 FEC帧轮流分发到 N路虚通道， 其中， Q的取值使得每 Q个 FEC帧的数据被平均 的分发到 N路虚通道。 处理器还可以用于在将来自 N路虚通道的数据通过第二 输入输出接口输出之前， 在每路虚通道中每隔((Q χ (X+Y))/(N χ a)个分发粒度 插入至少一个对齐字。
在接收方向，处理器 802从适配到 N路虚通道的数据中逐个提取出 FEC帧具 体包括：
对适配到 N路虚通道的数据进行块同步处理， 得到 N路块同步的数据； 锁定包含在每路块同步的数据中的对齐字；
基于锁定的对齐字， 对 N路块同步的数据进行对齐和重排处理； 基于锁定的对齐字， 确定 FEC帧的边界， 然后从经过对齐和重排处理后的 N路块同步的数据中中识别出逐个提取出恢复 FEC帧。
在本实施例中， 由于处理器 802进行 FEC编码时是通过直接插入校验比特 以提供用于填充 FEC编码所产生的校验信息的空间， 而非通过压缩数据码块的 同步头来提供用于填充 FEC编码所产生的校验信息的空间， 因此， 本发明实施 例能提供较高的 FEC编码增益， 而且可以视不同的场景， 通过改变校验比特的 数量以提供不同的 FEC编码增益来满足不同的增益需求。 另外， 本发明实施例 是先进行 FEC编码， 然后将编码得到的 FEC帧轮流分发到 N路虚通道， 这样使 得在接收端只要 N路虚通道共同緩存的数据刚好是一个完整的 FEC帧时， 就可 以进行 FEC译码 , 从而极大的减小了延时。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示 例的单元及算法步骤， 能够以电子硬件、或者计算机软件和电子硬件的结合来 实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用 和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现 所描述的功能， 但是这种实现不应认为超出本发明的范围。
所属领域的技术人员可以清楚地了解到， 为描述的方便和简洁， 上述描述 的设备，芯片和单元的具体工作过程 ,可以参考前述方法实施例中的对应过程 , 在此不再赘述。
在本申请所提供的几个实施例中， 应该理解到， 所揭露的设备、 芯片和方 法， 可以通过其它的方式实现。 例如， 以上所描述的装置实施例仅仅是示意性 的， 例如， 所述模块的划分， 仅仅为一种逻辑功能划分， 实际实现时可以有另 外的划分方式， 例如多个模块或组件可以结合或者可以集成到另一个系统， 或 一些特征可以忽略， 或不执行。 另一点， 所显示或讨论的相互之间的耦合或直 接耦合或通信连接可以是通过一些接口， 装置或单元的间接耦合或通信连接， 可以是电性， 机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为 单元显示的部件可以是或者也可以不是物理单元， 即可以位于一个地方， 或者 也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部 单元来实现本实施例方案的目的。
另外， 在本发明各个实施例中的各功能模块可以集成在一个处理单元中， 也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元 中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用 时， 可以存储在一个计算机可读取存储介质中。 基于这样的理解， 本发明的技 术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以 以软件产品的形式体现出来， 该计算机软件产品存储在一个存储介质中， 包括 若干指令用以使得一台计算机设备（可以是个人计算机， 服务器， 或者网络设 备等）执行本发明各个实施例所述方法的全部或部分步骤。 而前述的存储介质 包括： U盘、 移动硬盘、 只读存储器（ROM, Read-Only Memory ) 、 随机存取 存储器（RAM, Random Access Memory ) 、 磁碟或者光盘等各种可以存储程 序代码的介质。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局 限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到的变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应该以权利要求书的保护范围为准。

Claims

权利要求
1、 一种以太网中处理数据的方法， 其特征在于， 应用在发送端对数据进 行处理， 包括：
对源自媒体接入控制层的数据进行线路编码， 得到串行的数据码块； 对所述串行的数据码块进行前向纠错 FEC编码， 得到 FEC帧， 具体包括： 每隔 X个连续的数据比特插入针对所述 X个连续的数据比特进行 FEC编码所产 生的 Y个校验比特；每个所述 FEC帧包含 X个连续的数据比特和针对所述 X个连 续的数据比特进行 FEC编码所产生的 Y个校验比特， 其中， X和 Y均为正整数； 以 a个比特为分发粒度将所述 FEC帧轮流分发到 N路虚通道， 其中， a和 N 均为正整数， 且 a小于每个所述 FEC帧包含的比特的数量。
2、 如权利要求 1所述以太网中处理数据的方法， 其特征在于， N具体为 m 和 n的最小公倍数， m为以太网物理层中连接相邻的两个物理媒介附加子层的 电通道的数量， n为以太网物理层中光通道的数量。
3、 如权利要求 1或 2所述的以太网中处理数据的方法， 其特征在于， 每个 所述 FEC帧还包括至少一个用于指示 FEC帧中校验比特的位置的 FEC帧标示字 段。
4、如权利要求 1至 3任一项所述的以太网中处理数据的方法，其特征在于， 以 a个比特为分发粒度将所述 FEC帧轮流分发到 N路虚通道具体包括：
以 a个比特为分发粒度将每 Q个 FEC帧轮流分发到 N路虚通道上；
在每路虚通道中每隔 (Q (X+Y)) /(N X a)个所述分发粒度插入至少一个对 齐字， 其中， Q的取值使得每 Q个 FEC帧的数据被平均地分发到 N路虚通道， 所 述对齐字被接收端用于确定 FEC帧的边界。
5、如权利要求 1至 4任一项所述的以太网中处理数据的方法，其特征在于， a具体与所述数据码块包含的比特的数量的正整数倍相同， 或者 a具体与所述 FEC编码的编码符号所包含的比特的数量的正整数倍相同。
6、如权利要求 1至 5任一项所述的以太网中处理数据的方法，其特征在于， 所述方法还进一步包括：
在以 a个比特为分发粒度将所述 FEC帧轮流分发到 N路虚通道之前，先对所 述 FEC帧进行加扰处理。
7、如权利要求 2至 6任一项所述的以太网中处理数据的方法，其特征在于， 进一步包括： 将来自所述 N路虚通道的数据转换成 m路数据， 通过 m路所述电 通道传输所述 m路数据。
8、 如权利要求 7所述的以太网中处理数据的方法， 其特征在于， 所述将来 自所述 N路虚通道的数据转换成 m路数据， 具体包括：
如果 N不等于 m, 则通过比特复用或者码块复用将来自每 N/m路虚通道的 数据复用成一路数据。
9、 如权利要求 7或 8所述的以太网中处理数据的方法， 其特征在于， 进一 步包括：
将来自所述 m路电通道的所述 m路数据轮循分发成 n路数据。
10、 如权利要求 9所述的以太网中处理数据的方法， 其特征在于， 所述将 来自所述 m路电通道的所述 m路数据轮循分发成 n路数据， 具体包括：
将所述 m路数据以比特为单位轮循分发成 n路数据； 或者，
将所述 m路数据以码块为单位轮循分发成 n路数据。
11、 如权利要求 9或 10所述的以太网中处理数据的方法， 其特征在于， 进 一步包括：
将所述 n路数据分别调制到 n个光载波上，得到 n个光信号， 通过所述 n个光 通道将所述 n个光信号传送到接收端。
12、 一种以太网中处理数据的方法， 其特征在于， 所述方法应用在接收端 对数据进行处理， 包括：
将源自物理媒介相关子层的 n路数据适配到 N路虚通道， 其中， n和 N为正 整数， 适配到每路虚通道的数据均包含同一个前向纠错 FEC帧的一部分； 从适配到所述 N路虚通道的数据中逐个提取出 FEC帧，其中，每个所述 FEC 帧包含 X个连续的数据比特和针对所述 X个连续的数据比特进行 FEC编码所产 生的 Y个校验比特， X和 Y均为正整数；
对所述 FEC帧进行 FEC译码， 删除 FEC帧中的校验比特， 恢复出串行的数 据码块。
13、如权利要求 12所述的方法，其特征在于， N具体为 m和 n的最小公倍数， m为以太网物理层中连接相邻的两个物理媒介附加子层的电通道的数量。
14、 如权利要求 12或 13所述的以太网中处理数据的方法， 其特征在于， 所 述从适配到所述 N路虚通道的数据中逐个提取出 FEC帧， 具体包括： 对适配到所述 N路虚通道中的数据进行块同步处理， 得到 N路块同步的数 据；
锁定包含在每路块同步的数据中的对齐字；
基于锁定的对齐字， 对所述 N路块同步的数据进行对齐和重排处理； 基于锁定的对齐字， 确定每个 FEC帧的边界， 然后从经过对齐和重排处理 的 N路块同步的数据中逐个提取出 FEC帧。
15、如权利要求 12到 14任一项所述的以太网中处理数据的方法， 其特征在 于， 在所述将源自物理媒介相关子层的 n路数据适配到 N路虚通道之前， 还进 一步包括：
对来自 n个光通道的光信号分别进行解调， 得到所述 n路数据。
16、 一种以太网物理层芯片， 其特征在于， 包括：
编码器， 用于对源自媒体接入控制层的数据进行线路编码，得到串行的数 据码块；
FEC编码器， 用于对所述串行的数据块进行 FEC编码， 得到 FEC帧， 具体 包括： 每隔 X个连续的数据比特插入针对所述 X个连续的数据比特进行 FEC编 码所产生的 Y个校验比特； 每个 FEC帧包含 X个连续的数据比特和针对所述 X 个连续的数据比特进行 FEC编码所产生的 Y个校验比特， 其中， X和 Y均为正整 数；
分发模块，用于以 a个比特为分发粒度将所述 FEC帧轮流分发到 N路虚通道, 其中， a和 N均为正整数， 且 a小于一个 FEC帧包含的比特的数量。
17、 如权利要求 16所述的以太网物理层芯片， 其特征在于， N具体为 m和 n 的最小公倍数， m为以太网物理层中连接相邻的两个物理媒介附加子层的电通 道的数量， n为以太网物理层中光通道的数量。
18、 如权利要求 16或 17所述的以太网物理层芯片， 其特征在于， 所述 FEC 帧还进一步包括至少一个用于指示 FEC帧中校验比特的位置的 FEC帧标示字 段。
19、 如权利要求 16到 18任一项所述的以太网物理层芯片， 其特征在于， 所 述分发模块具体用于：
以 a个比特为分发粒度将 Q个 FEC帧轮流分发到 N路虚通道；
在每路虚通道中每隔 ((Q (X+Y))/(N X a)个所述分发粒度插入至少一个对 齐字， 其中， Q的取值使得每 Q个 FEC帧的数据被平均地分发到 N路虚通道， 所 述对齐字被接收端用于确定 FEC帧的边界。
20、 如权利要求 16至 19任一项所述的以太网物理层芯片， 其特征在于， a 具体与所述数据码块包含的比特的数量的正整数倍相同， 或者 a具体与所述 FEC编码的编码符号所包含的比特的数量的正整数倍相同。
21、 如权利要求 16至 20任一项所述的以太网物理层芯片， 其特征在于， 还 进一步包括：
扰码器， 用于在所述分发模块将 FEC帧轮流分发到 N路虚通道之前先对所 述 FEC帧进行加扰处理； 相应地，
所述分发模块具体用于以 a个比特为分发粒度将经过加扰处理后的 FEC帧 轮流分发到 N路虚通道。
22、 如权利要求 17至 21任一项所述的以太网物理层芯片， 其特征在于， 还 进一步包括：
接口适配模块， 用于将来自所述 N路虚通道的数据转换成 m路数据。
23、 如权利要求 22所述的以太网物理层芯片， 其特征在于， 所述接口适配 模块， 当 N不等于 m时， 具体用于通过比特复用或者码块复用将来自每 N/m路 虚通道的数据复用成一路数据。
24、 一种以太网物理层芯片， 其特征在于， 包括：
接口适配模块， 用于将源自物理层媒介相关子层的 n路数据适配到 N路虚 通道； n和 N为正整数， 适配到每路虚通道的数据均包含同一个前向纠错 FEC 帧的一部分；
FEC帧恢复模块， 用于从适配到所述 N路虚通道的数据中逐个提取出 FEC 帧； 每个所述 FEC帧包含 X个连续的数据比特和针对所述 X个连续的数据比特 进行 FEC编码所产生的 Y个校验比特， X和 Y均为正整数；
FEC译码器， 用于对所述 FEC帧进行 FEC译码， 然后删除 FEC帧中的校验 比特， 恢复出串行的数据码块。
25、 如权利要求 24所述的以太网物理层芯片， 其特征在于， N具体为 m和 n 的最小公倍数， m为以太网物理层中连接相邻的两个物理媒介附加子层的电通 道的数量。
26、 如权利要求 24或 25所述的以太网物理层芯片， 其特征在于， 所述 FEC 帧恢复模块包括：
块同步子模块， 用于对适配到所述 N路虚通道的数据进行块同步处理， 得 到 N路块同步的数据；
对齐字锁定子模块， 用于锁定包含在每路块同步的数据中的对齐字； 对齐和重排子模块， 用于基于锁定的对齐字， 对所述 N路块同步的数据进 行对齐和重排处理；
帧提取子模块， 用于基于锁定的对齐字， 确定所述 FEC帧的边界， 然后从 经过对齐和重排处理的的 N路块同步的数据中逐个提取出所述 FEC帧。
27、 如权利要求 24至 26任一项所述的以太网物理层芯片， 其特征在于， 所 述 FEC帧恢复模块还进一步包括：
解扰器， 用于在帧恢复子模块之前， 先对从经过对齐和重排处理的 N路块 同步的数据进行解扰处理； 相应地，
所述帧提取子模块具体用于从解扰器输出的数据中逐个提取出所述 FEC 帧。
28、 如权利要求 24至 27任一项所述的以太网物理层芯片， 其特征在于， 还 进一步包括：
解码器， 用于对 FEC译码器输出的串行的数据码块进行线路解码。
29、 一种以太网设备， 其特征在于， 包括媒体接入控制层芯片、 光模块、 如权利要求 16至 23任一项所述的以太网物理层芯片，以及连接所述以太网物理 层芯片和所述光模块的 m个电通道；
所述物理层芯片，用于将来自所述媒体接入控制层芯片的数据进行线路编 码，得到串行的数据码块；对所述串行的数据码块进行 FEC编码，得到形成 FEC 帧， 具体包括： 每隔 X个连续的数据比特插入针对所述 X个连续的数据比特进 行 FEC编码所产生的 Y个校验比特； 以 a个比特为分发粒度将 FEC帧轮流分发到 N路虚通道； 将来自所述 N路虚通道的数据适配到所述 m个电通道； 每个所述 FEC帧包含 X个连续的数据比特和针对所述 X个连续的数据比特进行 FEC编码 所产生的校验比特； a、 N、 X和 Y均为正整数， 且 a小于一个 FEC帧包含的比特 数量；
所述光模块， 用于将通过所述 m个电通道输入的数据转换成 n路数据， 将 所述 n路数据分别调制到 n个光载波上，得到 n路光信号， 将所述 n路光信号分别 发送到 n路光通道， 其中， m和 n均为正整数。
30、 一种以太网设备， 其特征在于， 包括媒体接入控制层芯片、 光模块、 如权利要求 24至 28任一项所述的以太网物理层芯片，以及连接所述以太网物理 层芯片和所述光模块的 m个电通道；
所述光模块， 用于接收通过 n路光通道传输过来的 n路光信号， 从所述 n路 光信号中解调出 n路数据， 将 n路数据转换成 m路数据， 将所述 m路数据通过所 述 m个电通道发送给所述以太网物理层芯片， 其中， m和 n均为正整数；
所述以太网物理层芯片，用于接收从所述 m个电通道传输过来的 m路数据， 将其适配到 N路虚通道，从适配到所述 N路虚通道的数据中逐个提取出 FEC帧， 对所述 FEC帧进行 FEC解码， 然后删除每个 FEC帧中的校验比特， 恢复出串行 的数据码块，将所述串行的数据码块进行线路解码后发送给所述媒体接入控制 层芯片； 适配到每路虚通道的数据中均包含同一个 FEC帧的一部分； 每个所述 FEC帧包含 X个连续的数据比特和针对该 X个连续的数据比特进行 FEC编码所 产生的 Y个校验比特； N、 X和 Y均为正整数。
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