CN115842602A

CN115842602A - 一种编码方法、译码方法以及相关装置

Info

Publication number: CN115842602A
Application number: CN202111127055.5A
Authority: CN
Inventors: 严增超; 马会肖; 杨小玲; 梁伟光
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2021-09-18
Filing date: 2021-09-18
Publication date: 2023-03-24
Also published as: EP4391429A1; US20240223215A1; JP2024531763A; WO2023040466A1

Abstract

公开了一种编方法、译码方法以及相关装置，旨在对z路第二数据流中的每一路第二数据流进行独立地编码处理，无需执行去偏斜、重排序等操作，降低了操作复杂度并减少了时延。该编码方法包括：通过m路输入通道获取m路第一数据流，m为正整数；对m路第一数据流进行处理，得到z路第二数据流，z为正整数；对z路第二数据流中的每路第二数据流独立进行编码处理，得到z路第三数据流；对z路第三数据流进行复用处理，得到n路第四数据流，n均为正整数。

Description

一种编码方法、译码方法以及相关装置

技术领域

本申请实施例涉及通信技术领域，具体涉及一种编码方法、译码方法以及相关装置。

背景技术

当前第五代移动通信技术(5th generation mobile communicationtechnology，5G)、人工智能、虚拟现实等应用，正驱动数据中心的流量持续高速增长。目前已有的400GE技术，无法满足未来数据中心的底层互联架构。因此需要超过400Gbps吞吐率的下一代以太网技术，满足未来数据中心的带宽需求。随着以太网传输速率的提升，传输误码率增大，前向纠错码(forward errorcorrection，FEC)成为解决传输误码的关键核心技术。设计出高效、低复杂度、低时延的FEC编码算法与实现架构，成为下一代以太网技术面临的主要技术挑战。

在相关现有的以太网通信架构中，以太网通信架构的物理子层可分为物理编码子层 (physical coding sublayer，PCS)、物理介质接入子层(physical medium attachmentsublayer，PMA)和物理介质关联层(physical media dependent，PMD)。在PCS层将数据流依次完成64B/66B编码处理、256B/257B转码处理、对齐标记插入处理、里德所罗门 (Reed-Solomon，RS)编码处理等主要数据流操作。然后，将RS编码处理后得到的数据流分发到物理编码子层通道(PCS lane)，并通过多路复用器(multiplexer，MUX)进行复用处理后，通过m个输出通道将复用处理后得到的数据流发送到PMA层。在PMA层对所接收到的数据流进行时钟数据恢复(clock data recovery，CDR)，发送端的比特复用，信号驱动等操作。并且从PMA层输出的数据流在PMD层完成数据的光调制，电光转换等操作，将光信号输出到传输媒介，完成整个发送端的数据操作。

然而，在相关现有的以太网通信架构中，数据流在PCS层通过m个输出通道传输至光模块的PMA层，物理通道之间会产生延迟偏斜。为了保证数据流对齐，要完成多条物理编码子层通道的对齐、去偏斜、重排序等操作，需要极大地复杂度和时延代价。并且，现有的以太网通信架构中只适用于400Gbps吞吐率以内的场景。而随着以太网传输速率的提升，现有的以太网通信架构无法满足超过400Gbps吞吐率的下一代以太网通信所要求的系统纠错性能要求。

发明内容

本申请实施例公开了一种编码方法、译码方法以及相关装置，旨在通过对z路第二数据流中的每一路第二数据流进行独立地内码编码处理，无需对这z路第二数据流执行去偏斜、重排序等操作，降低了操作复杂度并减少了时延。

第一方面，本申请实施例提供一种编码方法，该编码方法可以应用在光模块或者其他的编码装置。在该编码方法中，通过m路输入通道获取m路第一数据流，m为正整数；对所述m路第一数据流进行处理，得到z路第二数据流，z均为正整数；对所述z路第二数据流中的每路第二数据流独立进行编码处理，得到z路第三数据流；对所述z路第三数据流进行复用处理，得到n路第四数据流，n均为正整数。需说明，在每一路第二数据流中, 均可以包括Y个待编码数据块，待编码数据块可以理解成待编码的信息位。针对每一路第二数据流中的待编码数据块，其与RS码字之间的映射关系满足：Y×待编码数据块的长度＝X×(N×RS码字的码字长度)/z，其中，Y、X为大于或等于1的正整数。需说明，每一个待编码数据块的长度为k，校验位长度为p以及总码字长度为n，其中n、k和p之间满足n＝k+p,n、k、p为大于0的整数。举例来说，若待编码数据块的长度k为170比特，并添加10比特的校验位后，该待编码数据块的总码字长度为180比特。又或者，待编码数据块的长度k为170比特，并添加9比特的校验位后，该待编码数据块的总码字长度为179 比特。又或者，待编码数据块的长度k为170比特，并添加11比特的校验位后，该待编码数据块的总码字长度为181比特。又或者，待编码数据块的长度k为120比特，并添加8 比特的校验位后，该待编码数据块的总码字长度为128比特等等。此处仅作为例子进行说明，在本申请中不做具体限定。

通过上述方式，本申请实施例对z路第二数据流中的每一路第二数据流进行独立地内码编码处理，并且每个编码后得到的第三数据流中的FEC码字含有边界标识，既保证了内码编码与上层PCS层编码后的数据解耦，又保证了内码编码与下层PMD层的传输解耦，可以节省处理延迟偏斜和乱序的时延，使得本申请的内码编译码适用于对传输时延敏感的场景。

在一些可能的实施方式中，所述z路第二数据流中的每一路第二数据流包括待编码数据块。在该编码方法中，对z路第二数据流进行编码处理，可以采用如下方式：对第一数据块进行内码编码处理，得到FEC码字，所述第一数据块为对应的第二数据流中至少C/z个连续的待编码数据块，C为正整数，且C为z的整数倍。该编码方法还包括：在所述FEC 码字中的任意一个FEC码字的码字边界位置插入第一标识，第一标识用于标识所述FEC码字的码字边界，插入所述第一标识后的FEC码字的吞吐率或波特率为参考时钟的整数倍。需说明，码字边界位置可以理解成码字首和/或码字尾，此处不做限定。通过第一标识来标识出FEC码字的码字边界，能够为后续译码过程中，可以直接识别该第一标识，即可明确每个FEC码字的边界位置，避免了延迟偏斜以及未知数据起始位置情况下，内码译码失效的情况。

在另一些可能的实施方式中，所述z路第二数据流中的每一路第二数据流包括待编码数据块。在该编码方法中，对z路第二数据流进行编码处理，也可以采用如下方式：在第一数据块中的每个待编码数据块插入第一标识，得到第二数据块，所述第一数据块为对应的第二数据流中至少C/z个连续的待编码数据块；对所述第二数据块进行编码处理，得到 FEC码字，FEC码字的吞吐率或波特率为参考时钟的整数倍。通过上述方式，通过第一标识来标识出编码后的FEC码字的码字边界，能够为后续译码过程中，可以直接识别该第一标识，即可明确每个FEC码字的边界位置，避免了延迟偏斜以及未知数据起始位置情况下，内码译码失效的情况。

在另一些可能的实施方式中，所述第一标识为预设标识序列。例如，第一标识可以为 “1”和“0”组成的序列，也可以选取为“101010”，“1010”等序列，或者也可以为其他的已知序列，此处不做限定说明。通过上述方式，将第一标识设置为预设标识序列，可以满足不同场景需求。

在另一些可能的实施方式中，所述第一标识为根据所述第一数据块的第一比特的取值得到，所述第一比特为所述第一数据块中至少一个比特中的任意一个；或者，所述第一标识为根据所述第一数据块中的至少L个第二比特的比特取值得到，所述L个第二比特中的每两个相邻的第二比特之间间隔s个比特，L≥2，s≥0，且L、s为整数。例如，第一比特可以为该第一数据块中的第0比特。若第0比特的取值为“0”，通过对该第0比特的取值直接取反操作，即可得到该第一标识，即“1”。或者，若第0比特的取值为“1”，通过对该第0比特的取值直接取反操作，即可得到该第一标识，即“0”，具体此处不做限定。在实际应用中，第一比特也可以是该第一数据块中的第1比特、第2比特等，此处不做限定。例如：第一数据块的码字长度是180比特，可选择最后一个比特取反，即选取第179 比特的取值直接取反操作，即可得到该第一标识。通过在码字的最开始位置或者最末尾处的比特进行取反操作得到第一标识，利于接收端较快速地确定出码字边界。又或者，当L＝4， s＝2时，从第一数据块中所选取的4个第二比特，分别为第0比特、第2比特、第4比特以及第6比特。这样，通过异或运算对第0比特、第2比特、第4比特以及第6比特对应的比特取值进行处理，处理的结果即可作为第一标识。需说明，在一些示例中，所选取的 4个第二比特，也可以为第1比特、第3比特、第5比特以及第7比特等，此处不做限定说明。在实际应用中，L也可以为8、s为3，或者L为6、s为4等等。在本申请中并不限定L的取值，也不限定s的取值。通过上述方式，根据第一数据块中的比特来确定第一标识，也能够适用于不同的场景。

在另一些可能的实施方式中，对m路第一数据流进行处理，得到z路第二数据流，可以采用如下方式，即：根据第二比例对所述m路第一数据流进行解复用处理，得到z路第二数据流，所述第二比例为m与z之比。譬如说，若第一比例为16:4，此时第二比例应为 4:16。此处仅以4:16为例进行说明，在实际应用中还可以是其他的取值，本申请不做限定。通过上述方式，直接对m路第一数据流进行解复用处理，为得到z路第二数据流提供了多种可能的实现方式。

在另一些可能的实施方式中，根据第二比例对所述m路第一数据流进行解复用处理，得到z路第二数据流，包括：根据所述第二比例对所述m路第一数据流进行解复用处理，得到z路第五数据流，并对所述z路第三数据流中的每一路第五数据流独立进行Q级处理，以获取z路第二数据流。其中，所述Q级处理中的每一级处理包括：对前一级获取的数据流进行轮循分发处理，以获取至少两路子数据流，并对第一子数据流进行延迟处理，以获取第六数据流，并对第二子数据流和所述第六数据流进行复用处理，以获取本级处理后的输出数据流，所述第一子数据流为所述至少两路子数据流中的至少一路子数据流，所述第二子数据流为所述至少两路子数据流中未经过延迟处理的一路子数据流，Q为正整数，所述第二数据流为Q级处理后的数据流。通过上述方式，为得到z路第二数据流提供了多种可能的实现方式。

在另一些可能的实施方式中，所述第六数据流的的比特长度至少为(N×RS码字的码字长度)/(z×i)个比特,N为正整数，i为所述子数据流的个数。

在另一些可能的实施方式中，所述编码方法还包括：通过所述m路物理通道获取m路第七数据流；根据所述第二比例解复用处理所述m路第七数据流，得到z路第八数据流；对所述m路第一数据流进行处理，得到z路第二数据流，包括：对所述z路第二数据流和所述z路第八数据流进行复用处理，得到z路复用处理后的第二数据流。通过上述方式，为得到z路第二数据流提供了多种可能的实现方式。

在另一些可能的实施方式中，所述编码方法还包括：识别每路所述第二数据流中的对齐标记，所述对齐标记用于标识对应第二数据流中的符号边界，并且根据所述对齐标记确定对应第二数据流中的符号边界。例如，在每一路第一数据流中都添加了120比特已知序列的AM对齐块，并且在这在这120比特已知序列的AM对齐块中，有48比特公共对齐标记符。那么在只需要RS码字符号边界的操作中，识别出48比特公共对齐标记符即可锁定对齐。

在另一些可能的实施方式中，所述m路第一数据流为经过第一比例对里德所罗门RS编码后的z路数据流进行复用处理得到。需说明，第一比例可以理解成z与m之比。譬如说，第一比例为16:4，32:4，32:16，16:8等等，此处不做限定说明。此外，这m路第一数据流共同包括N个RS码字，其中，每一路第一数据流中可以包括(N×RS码字的码字长度) /m个比特。

第二方面，本申请实施例提供一种译码方法，该译码方法可以应用在光模块或者其他的译码装置。在该译码方法中，通过n路输入通道获取n路第四数据流；对所述n路第四数据流进行解复用处理，得到z路第三数据流；对所述z路第三数据流中的每一路第三数据流独立进行译码处理，得到所述z路第二数据流；根据第一比例对所述z路第二数据流进行复用处理，得到所述m路第一数据流，所述第一比例与所述第二比例互为倒数。

在另一些可能的实施方式中，所述z路第三数据流中包括第一标识，所述第一标识用于标识FEC码字的码字边界。在该译码方法中，该译码方法还包括：根据所述第一标识和/ 或译码标志位用于识别所述FEC的码字边界，所述译码标志位用于指示内码译码处理是否成功。

在另一些可能的实施方式中，在根据第一标识和/或译码标志位识别FEC码字的码字边界之前，该译码方法还包括：根据所述第一标识和/或所述译码标志位生成第一信号，所述第一信号用于确定数据时钟信息。需说明，通过该第一信号能够确定数据时钟信息，使得 CDR单元加速对数据和时钟的恢复过程，提前确定出数据时钟信息，减少系统锁定所需的时间，利于提前确定系统传输的频率。此外，由于本申请的第一标识在设计序列产生方式上，既考虑到该第一标识对应的序列的自相关特性，有助于该第一标识更加快速地被检测到；又考虑了第一标识含有固定的0,1跳变特性，提高了CDR单元的数据时钟恢复的收敛速度。需说明，若CDR单元在接收到第一信号之前，先接收到自身反馈的用于正常恢复数据和时钟的信号，此时CDR单元可以基于该用于正常恢复数据和时钟的信号进入锁定状态，以此完成对数据和时钟的恢复操作。

第三方面，本申请实施例提供另一种编码方法。在该编码方法中，获取待传输的数据流，并对所述待传输的数据流进行RS编码处理，得到z路数据流，所述z路数据流中的每一路数据流对应于一路所述物理编码子层通道。然后，按照所述第一比例对所述z路数据流进行复用处理，得到所述m路第一数据流，并通过所述m路输出通道发送所述m路第一数据流。

在另一些可能的实施方式中，该编码方法还可以包括：对所述z路数据流中的每一路数据流进行Q级处理，以获取z路第九数据流。其中，所述Q级处理中的每一级处理包括对前一级获取的第九数据流进行轮循分发处理，以获取至少两路子数据流，并对第三子数据流进行延迟处理，以获取第十数据流，并对第四子数据流和所述第十数据流进行复用处理，以获取本级处理后的第九数据流，所述第三子数据流为所述至少两路子数据流中的至少一路子数据流，所述第四子数据流为所述至少两路子数据流中未经过延迟处理的一路子数据流。然后，按照所述第一比例对z路第九数据流进行复用处理，得到所述m路第一数据流。

第四方面，本申请实施例提供了一种编码装置，该编码装置包括第一获取单元和第一处理单元。其中，第一获取单元用于通过m路输入通道获取m路第一数据流，m为正整数。第一处理单元，用于对所述m路第一数据流进行处理，得到z路第二数据流，z均为正整数；对所述z路第二数据流中的每路第二数据流独立进行编码处理，得到z路第三数据流；对所述z路第三数据流进行复用处理，得到n路第四数据流，n均为正整数。

在另一些可能的实施方式中，所述z路第二数据流中的每一路第二数据流包括待编码数据块；所述第一处理单元用于：对第一数据块进行编码处理，得到FEC码字，所述第一数据块为对应第二数据流中至少C/z个连续的所述待编码数据块，C为正整数，且C为z的整数倍；在所述FEC码字中的任意一个FEC码字的码字边界位置插入第一标识，第一标识用于标识所述FEC码字的码字边界，插入所述第一标识后的FEC码字的吞吐率或波特率为参考时钟的整数倍。通过上述方式，通过第一标识来标识出编码后的FEC码字的码字边界，能够为后续译码过程中，可以直接识别该第一标识，即可明确每个FEC码字的边界位置，避免了延迟偏斜以及未知数据起始位置情况下，内码译码失效的情况。

在另一些可能的实施方式中，所述z路第二数据流中的每一路第二数据流包括待编码数据块；所述第一处理单元用于：在第一数据块中的每个待编码数据块插入第一标识，得到第二数据块，所述第一数据块为C/z个连续的所述待编码数据块，C为正整数，且C为z 的整数倍；对所述第二数据块进行编码处理，得到FEC码字，所述FEC码字的吞吐率或波特率为参考时钟的整数倍。通过上述方式，通过第一标识来标识出FEC码字的码字边界，能够为后续译码过程中，可以直接识别该第一标识，即可明确每个FEC码字的边界位置，避免了延迟偏斜以及未知数据起始位置情况下，内码译码失效的情况。

在另一些可能的实施方式中，所述第一标识为预设标识序列。通过上述方式，将第一标识设置为预设标识序列，可以满足不同场景需求。

在另一些可能的实施方式中，所述第一标识为根据所述第一数据块的第一比特的取值得到，所述第一比特为所述第一数据块中至少一个比特中的任意一个；或者，所述第一标识为根据所述第一数据块中的至少L个第二比特的比特取值得到，所述L个第二比特中的每两个相邻的第二比特之间间隔s个比特，L≥2，s≥0，且L、s为整数。

在另一些可能的实施方式中，所述第一处理单元用于根据第二比例对所述m路第一数据流进行解复用处理，得到z路第二数据流，所述第二比例为m与z之比。

在另一些可能的实施方式中，所述第一处理单元用于根据所述第二比例对所述m路第一数据流进行解复用处理，得到z路第五数据流；对所述z路第五数据流中的每一路第五数据流独立进行Q级处理，以获取z路第二数据流；其中，所述Q级处理中的每一级处理包括：对前一级获取的数据流进行轮循分发处理，以获取至少两路子数据流，并对第一子数据流进行延迟处理，以获取第六数据流，并对第二子数据流和所述第六数据流进行复用处理，以获取本级处理后的输出数据流，所述第一子数据流为所述至少两路子数据流中的至少一路子数据流，所述第二子数据流为所述至少两路子数据流中未经过延迟处理的一路子数据流，Q为正整数，所述第二数据流为Q级处理后的数据流。

在另一些可能的实施方式中，所述第六数据流的比特长度至少为(N×RS码字的码字长度)/(z×i)个比特，N为正整数，i为所述子数据流的个数。

在另一些可能的实施方式中，所述第一获取单元还用于通过所述m路输入通道获取m 路第七数据流。所述第一处理单元用于根据第二比例解复用处理所述m路第七数据流，得到z路第八数据流；对所述z路第二数据流和所述z路第八数据流进行复用处理，得到复用处理后的z路第二数据流。

在另一些可能的实施方式中，所述第一处理单元还用于识别每路所述第二数据流中的对齐标记，所述对齐标记用于标识对应第二数据流中的符号边界；基于所述对齐标记确定对应第二数据流中的符号边界。

在另一些可能的实施方式中，所述m路第一数据流为经过第一比例对里德所罗门RS编码后的z路数据流进行复用处理得到。

第五方面，本申请实施例提供了一种译码装置，该译码装置包括第二获取单元和第二处理单元。其中，第二获取单元，用于通过n路输入通道获取n路第四数据流。第二处理单元用于：对所述n路第四数据流进行解复用处理，得到z路第三数据流；对所述z路第三数据流中的每一路第三数据流独立进行译码处理，得到所述z路第二数据流；根据第一比例对所述z路第二数据流进行复用处理，得到所述m路第一数据流，所述第一比例与所述第二比例互为倒数。

在另一些可能的实施方式中，所述z路第三数据流中包括第一标识，所述第一标识用于标识FEC码字的码字边界；所述第二处理单元还用于：根据所述第一标识和/或译码标志位识别所述FEC码字的码字边界，所述译码标志位用于指示译码处理是否成功。

在另一些可能的实施方式中,所述第二处理单元，还用于根据所述第一标识和/或译码标志位识别所述FEC码字的码字边界之前，根据所述第一标识和/或所述译码标志位生成第一信号，所述第一信号用于确定数据时钟信息。需说明，通过该第一信号能够确定数据时钟信息，使得CDR单元加速对数据和时钟的恢复过程，提前确定出数据时钟信息，减少系统锁定所需的时间，利于提前确定系统传输的频率。此外，由于本申请的第一标识在设计序列产生方式上，既考虑到该第一标识对应的序列的自相关特性，有助于该第一标识更加快速地被检测到；又考虑了第一标识含有固定的0,1跳变特性，提高了CDR单元的数据时钟恢复的收敛速度。需说明，若CDR单元在接收到第一信号之前，先接收到自身反馈的用于正常恢复数据和时钟的信号，此时CDR单元可以基于该用于正常恢复数据和时钟的信号进入锁定状态，以此完成对数据和时钟的恢复操作。

第六方面，本申请实施例提供了一种编码装置，可以包括：存储器，用于存储计算机可读指令。还可以包括，与存储器耦合的处理器，用于执行存储器中的计算机可读指令从而使得编码装置执行如第一方面或第一方面任意一种可能的实施方式中所描述的编码方法。

第七方面，本申请实施例提供了一种译码装置，可以包括：存储器，用于存储计算机可读指令。还可以包括，与存储器耦合的处理器，用于执行存储器中的计算机可读指令从而使得译码装置执行如第二方面或第二方面任意一种可能的实施方式中所描述的方法。

第八方面，本申请实施例提供了一种计算机可读存储介质，包括指令，当其在计算机上运行时，使得计算机执行如第一方面、第一方面任意一种、第二方面或第二方面任意一种可能实现方式的方法。

第九方面，本申请实施例提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行如第一方面、第一方面任意一种、第二方面或第二方面任意一种可能实现方式的方法。

本申请第十方面提供一种芯片系统，该芯片系统可以包括处理器，用于支持编码装置实现上述第一方面或第一方面任意一种可能的实施方式中所描述的编码方法中所涉及的功能，或者支持译码装置实现上述第二方面或第二方面任意一种可能的实施方式中所描述的译码方法中所涉及的功能。

可选地，结合上述第十方面，在第一种可能的实施方式中，芯片系统还可以包括存储器，存储器，用于保存编码装置、译码装置必要的程序指令和数据。该芯片系统，可以由芯片构成，也可以包含芯片和其他分立器件。其中，芯片系统可以可以包括专用集成电路(application specific integrated circuit，ASIC)、现成可编程门阵列(fieldprogrammable gate array，FPGA)或者其他可编程逻辑器件等。进一步，芯片系统还可以可以包括接口电路等。

从以上技术方案可以看出，本申请实施例具有以下优点：

在本申请实施例中，通过m路输入通道获取m路第一数据流，m为正整数，并对所述m路第一数据流进行处理，得到z路第二数据流，z均为正整数。然后，对所述z路第二数据流中的每路第二数据流独立进行编码处理，得到z路第三数据流，并对所述z路第三数据流进行复用处理，得到n路第四数据流，n均为正整数。通过上述方式，本申请实施例中在对z路第二数据流中的每一路第二数据流进行独立地编码处理，并且每个编码后得到的第三数据流中的FEC码字含有边界标识，既保证了内码编码与上层PCS层编码后的数据解耦，又保证了内码编码与下层PMD层的传输解耦，无需对这第二数据流执行去偏斜、重排序等操作，节省处理延迟偏斜和乱序的时延，使得本申请的内码编译码适用于对传输时延敏感的场景。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例。

图1A为相关方案中提供的以太网通信架构示意图；

图1B为数据流存在偏斜和乱序的示意图；

图2为本申请实施例提供的一种应用场景示意图；

图3为本申请实施例提供的一种编译方法的流程示意图；

图4A为本申请实施例中提供的编码过程中数据流的一种传输示意图；

图4B为本申请实施例中提供的编码过程中数据流的另一种传输示意图；

图4C为本申请实施例中提供的编码过程中数据流的另一种传输示意图；

图4D为本申请实施例中提供的编码过程中数据流的另一种传输示意图；

图4E为本申请实施例中提供的编码过程中数据流的另一种传输示意图；

图4F为本申请实施例中提供的编码过程中数据流的另一种传输示意图；

图5A为本申请实施例中执行内码编码处理操作的一个示意图；

图5B为本申请实施例中执行内码编码处理操作的另一个示意图；

图6A为本申请实施例中提供的一种添加第一标识的示意图；

图6B为本申请实施例提供的一种第一标识的取值方式的示意图；

图6C为本申请实施例提供的另一种第一标识的取值方式的示意图；

图7为本申请实施例提供的编码过程中数据流的另一种传输示意图；

图8为数据流在PMA层中整体传输的一个示意图；

图9为本申请实施例提供的一种译码方法的流程示意图；

图10A为本申请实施例提供的译码过程中数据流的一种传输示意图；

图10B为本申请实施例提供的译码过程中数据流的另一种传输示意图；

图11为本申请实施例提供的通信设备的硬件结构示意图；

图12为本申请实施例提供的编码装置的结构示意图；

图13为本申请实施例提供的接收装置的结构示意图。

具体实施方式

本申请实施例公开了一种编码方法、译码方法以及相关装置，旨在对z路第二数据流中的每一路第二数据流进行独立地编码处理，无需对这z路第二数据流执行去偏斜、重排序等操作，降低了操作复杂度并减少了时延。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、 “第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。在本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。 “以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a 和b，a和c，b和c或a和b和c，其中a、b和c可以是单个，也可以是多个。值得注意的是，“至少一项(个)”还可以解释成“一项(个)或多项(个)”。

在相关现有的以太网通信架构中，以太网通信架构的物理子层可分为PCS层、PMA层和PMD层。图1A为相关方案中提供的以太网通信架构示意图。如图1A所示，从MAC模块中获取数据流，并在PCS层依次对数据流完成64B/66B编码处理、256B/257B转码处理、对齐标记(alignment marker，AM)插入处理以及RS编码处理。然后，将RS编码处理后得到的数据流进行多路复用处理后，通过m路输出通道将复用得到的数据流传输至PMA层。在PMA层对通过m路输入通道接收到的数据流依次进行CDR处理以及比特复用处理，并且将处理后的数据流从PMA层传输至PMD层。然后在PMD层对数据流完成光调制等处理，并将光信号输出到传输媒介中，完成整个发送端的数据操作。数据流在接收端中的处理操作是一个逆向操作，即在接收端中依次完成PMD层中的处理、PMA层的处理。再通过m路输出通道将数据流传输至PCS层。

然而，在图1A示出的相关以太网通信架构中，经过PCS层处理后的数据流在通过m路输出通道传输至PMA层，这m路输出通道之间会产生延迟偏斜，使得从m路输出通道中获取到的数据流在时间上不同步，导致在PMA层接收到的数据流也无法对齐，具体可以参照图1B示出的数据流存在偏斜和乱序的示意图。因此，图1A所示的以太网通信架构中，将输入通道之间的数据流对齐，需要完成多条物理编码子层通道的对齐、去偏斜、重排序等处理操作之后，才能进行编码操作。而完成数据对齐、去偏斜以及重排序等操作所需的时延指示需要 180ns，既增加操作复杂度，也增加时延。并且，随着以太网传输速率的提升，现有的以太网通信架构中只适用于400Gbps吞吐率以内的场景，无法满足超过400Gbps吞吐率的下一代以太网通信所要求的系统纠错性能要求。

因此，为了解决上述图1A与图1B中所描述的问题，若能够在PMA层中将内码子层与物理编码子层通道形成一一对应的关系，以用于对各个物理编码子层通道中的数据流进行独立地内码编码，那么可以省去图1B所示的去偏斜、重排序等处理操作，有效地减少时延和复杂度。基于此，本申请实施例提供了一种编码方法和译码方法，应用于数据中心的中短距互联通信、长距互联通信、云存储、云计算、5G基站骨干网、光传输、光接入、基站前传等各种光通信场景。所描述的编码方法和译码方法还可以应用在超过400Gbps吞吐率(例如： 800Gbps吞吐率、1600Gbps吞吐率等)的下一代以太网通信架构中。所描写的中短距互联通信包括但不限于小于或等于40KM的光传输场景。图2为本申请实施例提供的一种应用场景示意图。如图2所示，任意两个主机之间通过光模块实现数据通信。例如，以数据流从主机A 传输至主机B为例，该光模块a插入在主机A中，光模块b插入在主机B中，主机A依次经过光模块a和光模块b可以将数据流发送至主机B。为了省去去偏斜、重排序等处理操作，有效地减少时延和复杂度，并且也尽可能地保持主机的处理流程不变化，需要改变光模块对于数据流的处理过程，旨在对通过m路输入通道获取到的m路第一数据流进行处理，恢复出原有的z路第二数据流后，对这z路第二数据流中的每一路第二数据流独立进行内码编码处理，得到z路第三数据流。其中，独立地对每一路第二数据流进行内码编码处理，不需要对这z 路第二数据流进行复杂的去偏斜、重排序等处理。在系统存在散列(breakout)模式需求的情况下，只需将PMA层的每个输入通道以及每个输出通道唯一地对应一个传输介质，即可保证每路第二数据流都可以独立地传输，较好地适应于散列模式。

需说明，上述的光模块可以理解成将数据流传输至接收端时所使用的光模块，也可以理解成从接收端接收数据流时所使用的光模块，例如上述的光模块a和光模块b。在实际应用中，也可以从主机B中传输数据流至主机A中，此处不想限定说明。另外，所描述的主机 (如主机A、主机B等)又可以包括但不限于应用在路由器、交换机、光传送网(opticaltransport network，OTN)传输设备中的交换芯片或者接口芯片，也可以是手机芯片、CPU芯片、以及需要高速通信的接口芯片等，此处不做限定说明。

图3为本申请实施例提供的一种编码方法的流程示意图。如图3所示，该编码方法可以包括如下步骤：

301、通过m路输入通道获取m路第一数据流，m为正整数。

该示例中，在PCS层获取到MAC模块发送的待传输的数据流后，并对该待传输的数据流依次经过64B/66B编码处理、256B/257B转码处理以及RS编码处理，得到z路数据流。并且，这z路数据流中的每一路数据流均与该PCS层中的一路物理编码子层通道(PCS lane)对应，使得通过一路物理编码子层通道可以传输一路数据流。然后，在得到RS编码后的z路数据流后，可以根据第一比例对这z路RS编码后的数据流进行复用处理，从而得到m路第一数据流 (例如：D₁、D₂、……D_m)，具体可以参照前述图1A进行理解，此处不做赘述。需说明，此处所描述的RS编码可以理解成级联码中的第一编码，即在PCS层中所包含的编码。

在另一些可能的示例中，在PCS层中，还可以在根据第一比例对z路RS编码后的数据流进行复用处理，得到m路第一数据流之前，还可以先执行如下操作：对z路RS编码后的数据流中的每一路RS编码后的数据流进行Q级处理，以获取z路第九数据流；其中，Q级处理中的每一级处理包括对前一级获取的数据流进行轮循分发处理，以获取至少两路子数据流，并对第三子数据流进行延迟处理，以获取第十数据流，并对第四子数据流和第十数据流进行复用处理，以获取本级处理后的输出数据流，所述第三子数据流为所述至少两路子数据流中的至少一路子数据流，所述第四子数据流为所述至少两路子数据流中未经过延迟处理的一路子数据流，Q为正整数，所述第九数据流为Q级处理后的数据流。然后，在PCS层再按照第一比例对这z路第九数据流进行复用处理，即可得到m路第一数据流。

需说明，在PCS层进行Q级处理的具体过程，可以参照后续图4B-图4D中所描述的内容进行理解，此处先不做赘述。

上述的第一比例为z与m之比，也可以理解成物理编码子层通道的通道数目与输入通道的通道数目之比。譬如说，在PCS层要想通过4路输出通道将16路数据流发送至PMA层，需要按照第一比例为16:4的比例对这16路数据流进行复用处理，从而得到4路第一数据流。需说明，此处仅以第一比例为16:4为例进行说明。在实际应用中，该第一比例也可以为其他的取值，例如：32:4，32:16，16:8等等，此处不做限定说明。

此外，这m路第一数据流共同包括N个RS码字，例如N可以取值为2、4、6等等，此处不做限定。其中，每一路第一数据流中可以包括(N×RS码字的码字长度)/m个比特。举例来说，RS码字的数据块长度可以为514个符号、校验位长度为62符号，总码字长度为576个符号，每个符号的大小为10个比特，码字的纠错能力为31个错误符号可纠。或者，RS码字的数据块长度可以为514个符号、校验位长度为30符号，总码字长度为544 个符号，每个符号的大小为10个比特，码字的纠错能力为15个错误符号可纠。需说明，本申请并不限定该RS码字的码字长度，在实际应用中还可能包括其他的码字长度，实现对不同的错误符号的纠错。

这样，在PCS层中获取到m路第一数据流后，将这m路第一数据流从PCS层传输至PMA层。此时，PMA层可以通过m路输入通道获取到m路第一数据流。需说明，所描述的输入通道可以理解成物理媒介附加子层通道、AUI接口的物理通道或者上一层PMA层的输出通道等，本申请中不做限定说明。

302、对m路第一数据流进行处理，得到z路第二数据流，z为正整数。

该示例中，在PMA层在通过m路输入通道(例如：E₁、E₂、……E_m)接收到PCS层发送的m路第一数据流之后，可以对这m路第一数据流进行处理，进而得到z路第二数据流(例如：F₁、F₂、……F_z)。需说明，所描述的z路第二数据流的数据流数目，与前述步骤301中PCS 层经过对待传输的数据流进行RS编码后得到的z路数据流的数据流数目相等。此外，这z路第二数据流在一些可能示例中，也可以称为PCS lane数据流。

在每一路第二数据流中,均可以包括Y个待编码数据块，待编码数据块可以理解成待编码的信息位。另外，针对每一路第二数据流中的待编码数据块，其与RS码字之间的映射关系满足：Y×待编码数据块的长度＝X×(N×RS码字的码字长度)/z，其中，Y、X为正整数。

此外，每一个待编码数据块的长度为k，校验位长度为p以及总码字长度为n，其中n、k 和p之间满足n＝k+p,n、k、p为大于0的整数。举例来说，若待编码数据块的长度k为170比特，并添加10比特的校验位后，该待编码数据块的总码字长度为180比特。又或者，待编码数据块的长度k为170比特，并添加9比特的校验位后，该待编码数据块的总码字长度为179 比特。又或者，待编码数据块的长度k为170比特，并添加11比特的校验位后，该待编码数据块的总码字长度为181比特。又或者，待编码数据块的长度k为120比特，并添加8比特的校验位后，该待编码数据块的总码字长度为128比特等等。此处仅作为例子进行说明，在本申请中不做具体限定。

在另一些可能的示例中，在PMA层，可以对这m路第一数据流执行不同的处理操作，得到z路第二数据流。譬如说，这z路第二数据流，既可以直接解复用处理m路第一数据流得到；也可以在对解复用处理得到的数据流作进一步地延迟和复用处理后得到；又或者可以将来源于不同的RS编码处理后得到数据流进行复用处理得到。下面将分别以不同的实施例详细地介绍：

(1)直接解复用处理得到z路第二数据流。

在一些可选的示例中，对m路第一数据流进行处理，得到z路第二数据流，可以采用如下方式，即：根据第二比例对m路第一数据流进行解复用处理，得到z路第二数据流，第二比例与第一比例互为倒数。

在该示例中，第二比例为m与z之比，并且与第一比例互为倒数。在PMA层通过m路输入通道获取到m路第一数据流后，能够根据第二比例直接解复用得到与物理编码子层通道数目相同的数据流，即z路第二数据流。譬如说，若第一比例为16:4，此时第二比例应为4:16。在通过4路输入通道获取到4路第一数据流后，按照第二比例为4:16的比例，可以解复用得到16路的第二数据流。需说明，这z路第二数据流中每一路第二数据流的比特长度为(N×RS 码字的码字长度)/z个比特。

参阅图4A，为本申请实施例提供的一种数据流传输的示意图。从图4A可以看出，在该 PMA层中，在通过m路输入通道获取到m路第一数据流之后，按照第二比例(例如：m/z)对m路第一数据流进行第一解复用处理，得到z路第二数据流。需说明，第一解复用处理可以包括但不限于DeMUX。然后，再通过内码(Inner-FEC)子层对这解复用处理后的z路第二数据流中的每一路第二数据流独立地进行内码编码处理，具体可以参照后续后续步骤303所描述的内容进行理解，此处不做赘述。然后，再对这z路第三数据流进行复用处理，得到n路第四数据流，具体可以参照后续步骤304所描述的内容进行理解，此处先不做赘述。

(2)对解复用处理得到的数据流作进一步地延迟和复用处理，得到z路第二数据流。

在一些可选的示例中，在PMA层根据第二比例对m路第一数据流进行解复用处理，得到z路第二数据流，也可以采用如下方式，即：根据第二比例对m路第一数据流进行解复用处理，得到z路第五数据流。然后，对z路第五数据流中的每一路第五数据流进行Q级处理，以获取z路第二数据流；其中，Q级处理中的每一级处理包括对前一级获取的数据流进行轮循分发处理，以获取至少两路子数据流，并对第一子数据流进行延迟处理，以获取第六数据流，并对第二子数据流和第六数据流进行复用处理，以获取本级处理后的输出数据流，所述第一子数据流为所述至少两路子数据流中的至少一路子数据流，所述第二子数据流为所述至少两路子数据流中未经过延迟处理的一路子数据流，Q为正整数，所述第二数据流为Q级处理后的数据流。

在该示例中，按照第二比例解复用处理m路第一数据流，得到z路第五数据流(例如： G₁、G₂、……G_z)，可以参照前述图4A解复用得到z路第二数据流进行理解，此处不做赘述。

以其中一路第五数据流(例如：G₁)为例，该PMA层需要对前一次获取到的数据流进行第一级轮循分发处理，得到至少两路子数据流，并将其中至少一路子数据流进行延迟处理，以得到第一级第六数据流。需说明，所描述的前一级获取到的数据流是由对前一级第五数据流依次进行轮循分发处理、延迟处理和复用处理得到。输入到第一级轮循分发处理的前一次获取到的数据流可以理解成第五数据流G₁。输入到第二级轮循分发处理的前一次获取到的数据流，可以理解成第一级第一复用处理后的输出数据流。然后，将该至少两路子数据流中未经过延迟处理的一路子数据流(即第二子数据流)和该第一级第六数据流进行复用处理，进而获取得到本级处理后的输出数据流。以此类推，直到执行第Q级处理后，即可得到相应的一路第二数据流，即第二数据流为Q级处理后的数据流。

需说明，上述所描述的Q级处理可以理解成Q级级联处理，也可以理解成Q级迭代处理。该Q级级联处理可以参照后续的图4B-图4D所描述的内容进行理解。Q级迭代处理可以参照后续的图4E所描述的内容进行理解。下面将分别从不同的实施例进行说明。

1)Q级级联处理

图4B为本申请实施例提供的数据流传输的另一种示意图。从图4B可以看出，在上述图 4A示出的结构的基础上，在该内码子层中，先经过第一解复用处理m路第一数据流，得到的 z路第五数据流。然后，再经过Q级轮循分发处理、Q级第一延迟处理和Q级第一复用处理共同对这z路第五数据流进行处理，进而得到z路第二数据流。具体地，第一解复用处理在解复用得到这z路第五数据流后，可以通过z路物理媒介附加子层通道将这z路第五数据流传输至第一级轮循分发处理中。需说明，输入到第一级轮循分发处理的前一次获取到的数据流可以理解成第五数据流。另外，Q级级联处理中的每一级处理的比特长度为(N×RS码字的码字长度)/z个比特。

以其中一路第五数据流(例如G₁)为例，将第五数据流G₁作为第一级轮循分发处理的输入，通过该第一级轮循分发处理对第五数据流G₁进行轮循分发处理，得到至少两路第一级子数据流(例如：G₁₁ ¹、G₁₂ ¹、G₁₃ ¹、G₁₄ ¹等等)。以G₁₁ ¹和G₁₂ ¹为例，将其中一路第一级子数据流(如：G₁₁ ¹)作为第一级第一延迟处理的输入，通过该第一级第一延迟处理对这子数据流G₁₁ ¹进行延迟处理，输出得到一路第一级第六数据流(例如：J₁ ¹)。然后，将该第一级第六数据流J₁ ¹和另一路第一级子数据流G₁₂ ¹作为第一级第一复用处理的输入，通过该第一级第一复用处理对第一级第六数据流J₁ ¹和另一路子数据流G₁₂ ¹进行复用处理，即可得到复用处理后的一路第一级输出数据流(例如：P₁ ¹)。需说明，所描述的G₁₁ ¹可以理解成前述所描述的第一子数据流，所描述的G₁₂ ¹可以理解成前述所描述的第二子数据流。

然后，将该第一级输出数据流P₁ ¹作为第二级轮循分发处理的输入，通过该第二级轮循分发处理对第一级输出数据流P₁ ¹进行轮循分发处理，得到至少两路第二级子数据流(例如： G₁₁ ²、G₁₂ ²、G₁₃ ²、G₁₄ ²等等)。以G₁₁ ²和G₁₂ ²为例，将其中一路子数据流(如：G₁₁ ²)作为第二级第一延迟处理的输入，通过该第二级第一延迟处理对这子数据流G₁₁ ²进行延迟处理，得到一路第二级第六数据流(例如：J₁ ²)。这时候，将这一路第二级第六数据流J₁ ²和另一路第二级子数据流G₁₂ ²作为第二级第二复用处理的输入，通过该第二级第二复用处理的复用处理，即可得到一路第二级输出数据流(例如：P₁ ²)。

以此类推，直到对一路第Q-1级输出数据流(例如：P₁ ^Q-1)进行第Q级轮循分发处理，即可得到第Q级得到至少两路第Q级子数据流(例如：G₁₁ ^Q、G₁₂ ^Q、G₁₃ ^Q、G₁₄ ^Q等等)。以 G₁₁ ^Q和G₁₂ ^Q为例，将其中一路第Q级子数据流(如：G₁₁ ^Q)作为第Q级第一延迟处理的输入，通过该第Q级第一延迟处理对这第Q级子数据流G₁₁ ^Q进行延迟处理，输出得到一路第Q级第六数据流(例如：J₁ ^Q)。然后，将该第Q级第六数据流J₁ ^Q和另一路第Q级子数据流G₁₂ ^Q作为第 Q级第一复用处理的输入，通过该第Q级第一复用处理对第Q级第六数据流J₁ ^Q和另一路第Q级子数据流G₁₂ ^Q进行复用处理，即可得到一路最终输入到编码处理中的数据流，即第二数据流(例如F₁)。

类似地，针对其余路的第五数据流(例如：G₂、……G_z)，也可以通过各自对应的Q 级第一延迟处理和Q级第一复用处理进行处理，从而得到相应的第二数据流。具体处理过程可以参照上述第五数据流G₁的处理过程进行理解，此处不做赘述。

然后，在该内码子层中，再对所得到的z路第二数据流分别独立地进行内码编码处理，即可得到相应的z路第三数据流。具体可以参照后续后续步骤303所描述的内容进行理解，此处不做赘述。然后，对这z路第三数据流进行复用处理，得到n路第四数据流，具体可以参照后续步骤304所描述的内容进行理解，此处先不做赘述。

需说明，进行任意一级轮循分发处理的过程中，可以以U个比特为颗粒度，按照该颗粒度对该级轮循分发处理所输入的数据流进行轮循分发处理。所提及的U＝w×N×(RS码字中的一个符号的比特长度)，w为大于或等于1的正整数。举例来说，以前述第一级轮循分发处理为例进行说，若一路第五数据流(如：G₁)中包含4个RS码字，总共包括136个符号，每一个符号的比特长度为10比特。此时，当w＝2时，那么颗粒度U＝80比特。所轮循分发处理后所得到的子数据流G₁₁ ¹、G₁₂ ¹的长度，分别为680个比特。

需说明，上述的Q级第一复用处理中的每一级第一复用处理，可以包括但不限于符号复用单元(symbol MUX)，或者比特复用单元(bit MUX)等。所描述的Q级第一延迟处理中的每一级第一延迟单元也可以理解成缓冲(buffer)单元。

举例来说，图4C示出了本申请实施例提供的数据流传输的另一种示意图。如图4C所示，以Q＝1，z＝16为例，4路第一数据流经过第一解复用处理后，得到16路第五数据流(例如： G₁、G₂、……G₁₆)。以第五数据流G₁₆为例，在该内码子层中，将该第五数据流G₁₆作为第一级轮循分发处理的输入，通过该第一级轮循分发处理对第五数据流G₁进行轮循分发处理，得到至少两路第一级子数据流(例如：G₁₆₁ ¹、G₁₆₂ ¹、G₁₆₃ ¹、G₁₆₄ ¹等等)。以G₁₆₁ ¹和G₁₆₂ ¹为例，将其中一路第一级子数据流(如：G₁₆₁ ¹)作为第一级第一延迟处理的输入，通过该第一级第一延迟处理对这子数据流G₁₆₁ ¹进行延迟处理，输出得到一路第一级第六数据流(例如：J₁₆ ¹)。然后，将该第一级第六数据流J₁₆ ¹和另一路第一级子数据流G₁₆₂ ¹作为第一级第一复用处理的输入，通过该第一级第一复用处理对第一级第六数据流J₁₆₁ ¹和另一路子数据流G₁₆₂ ¹进行复用处理，即可得到复用处理后的一路最终输入到编码处理中的数据流，即第二数据流F₁₆。然后，再对这一路复用处理后的第二数据流F₁₆进行内码编码处理，具体可以参照后续后续步骤303所描述的内容进行理解，此处不做赘述。需说明，针对其他的第五数据流，如G₁、……G₁₅的处理过程也可以参照该G₁₆的处理过程进行理解，此处不做赘述。

又或者，参阅图4D，示出了本申请实施例提供的数据流传输的另一种示意图。如图4D 所示，以Q＝2，z＝16为例，4路第一数据流经过第一解复用处理后，得到16路第五数据流(例如：G₁、G₂、……G₁₆)。以第五数据流G₁₆为例，将第五数据流G₁₆作为第一级轮循分发处理的输入，通过该第一级轮循分发处理对第五数据流G₁进行轮循分发处理，得到至少两路第一级子数据流(例如：G₁₆₁ ¹、G₁₆₂ ¹、G₁₆₃ ¹、G₁₆₄ ¹等等)。以G₁₆₁ ¹和G₁₆₂ ¹为例，将其中一路第一级子数据流(如：G₁₆₁ ¹)作为第一级第一延迟处理的输入，通过该第一级第一延迟处理对这子数据流G₁₆₁ ¹进行延迟处理，输出得到一路第一级第六数据流(例如：J₁₆ ¹)。然后，将该第一级第六数据流J₁₆ ¹和另一路第一级子数据流G₁₆₂ ¹作为第一级第一复用处理的输入，通过该第一级第一复用处理对第一级第六数据流J₁₆₁ ¹和另一路子数据流G₁₆₂ ¹进行复用处理，即可得到复用处理后的一路第一级输出数据流(例如：P₁₆ ¹)。进一步地，将该第一级输出数据流P₁₆ ¹作为第二级轮循分发处理的输入，通过该第二级轮循分发处理对第一级输出数据流P₁ ¹进行轮循分发处理，得到至少两路第二级子数据流(例如：G₁₆₁ ²、G₁₆₂ ²、G₁₆₃ ²、 G₁₆₄ ²等等)。以G₁₆₁ ²和G₁₆₂ ²为例，将其中一路子数据流(如：G₁₆₁ ²)作为第一级第一延迟处理的输入，通过该第一级第一延迟处理对这子数据流G₁₆₁ ²进行延迟处理，得到一路第二级第六数据流(例如：J₁₆ ²)。这时候，将这一路第二级第六数据流J₁₆ ²和另一路第二级子数据流G₁₆₂ ²作为第二级第二复用处理的输入，最终由该第二级第二复用处理输出得到一路最终输入到编码处理中的数据流，即第二数据流，如F₁₆。需说明，然后，再对这z路复用处理后的第二数据流进行内码编码处理，具体可以参照后续后续步骤303所描述的内容进行理解，此处不做赘述。

示例性地，上述描述的第六数据流的比特数至少为(N×RS码字的码字长度)/(z×i) 个比特，N为正整数，i为所述子数据流的个数。举例来说，以图4C示出的一级处理为例，譬如说，当Q＝1时，若第一级轮循分发处理后得到的子数据流的个数为4，那么第一级子数据流(如：G₁₆₁ ¹、G₁₆₂ ¹、G₁₆₃ ¹、G₁₆₄ ¹)中的每一路子数据流的比特长度，分别为(N×RS 码字的码字长度)/(z×4)。那么第一级第六数据流J₁₆ ¹的比特长度至少为(N×RS码字的码字长度)/(z×4)个比特。

应理解，上述图4C以一级为例，图4D以两级为例进行说明。在实际应用中，该Q的取值只要大于或等于1的整数即可，具体取值可以视需求而定，此处不做限定。

2)Q级迭代处理

图4E为本申请实施例提供的数据流传输的另一种示意图。从图4E可以看出，在上述图 4A示出的结构的基础上，在该内码子层中，先经过第一解复用处理m路第一数据流，得到的 z路第五数据流。然后，再对这z路第五数据流分别经过Q级迭代处理，进而得到z路第二数据流。

具体地，第一解复用处理在解复用得到这z路第五数据流后，可以通过z路物理媒介附加子层通道将这z路第五数据流传输至第一级轮循分发处理中。需说明，输入到第一级轮循分发处理的前一次获取到的数据流可以理解成第五数据流。另外，Q级迭代处理中的每一级处理的比特长度为(N×RS码字的码字长度)/z个比特。

以其中一路第五数据流(例如G₁)为例，将第五数据流G₁作为第一级轮循分发处理的输入，通过该第一级轮循分发处理对第五数据流G₁进行轮循分发处理，得到至少两路第一级子数据流(例如：G₁₁ ¹、G₁₂ ¹等等)。以G₁₁ ¹和G₁₂ ¹为例，将其中一路第一级子数据流(如：G₁₁ ¹)作为第一级第一延迟处理的输入，通过该第一级第一延迟处理对这子数据流G₁₁ ¹进行延迟处理，输出得到一路第一级第六数据流(例如：J₁ ¹)。然后，将该第一级第六数据流 J₁ ¹和另一路第一级子数据流G₁₂ ¹作为第一级第一复用处理的输入，通过该第一级第一复用处理对第一级第六数据流J₁ ¹和另一路子数据流G₁₂ ¹进行复用处理，即可得到复用处理后的一路第一级输出数据流(例如：P₁ ¹)。需说明，所描述的G₁₁ ¹可以理解成前述所描述的第一子数据流，所描述的G₁₂ ¹可以理解成前述所描述的第二子数据流。

然后，将该第一级输出数据流P₁ ¹继续作为该第一级轮循分发处理的输入，继续通过该第一级轮循分发处理对第一级输出数据流P₁ ¹进行轮循分发处理，得到至少两路第二级子数据流(例如：G₁₁ ²、G₁₂ ²等等)。以G₁₁ ²和G₁₂ ²为例，将其中一路子数据流(如：G₁₁ ²)继续作为第一级第一延迟处理的输入，通过该第一级第一延迟处理对这子数据流G₁₁ ²进行延迟处理，得到一路第二级第六数据流(例如：J₁ ²)。这时候，将这一路第二级第六数据流J₁ ²和另一路第二级子数据流G₁₂ ²继续作为第一级第二复用处理的输入，通过该第一级第二复用处理的复用处理，即可得到一路第二级输出数据流(例如：P₁ ²)。

以此类推，直到对一路第Q-1级输出数据流(例如：P₁ ^Q-1)进行第Q级轮循分发处理，即可得到第Q级得到至少两路第Q级子数据流(例如：G₁₁ ^Q、G₁₂ ^Q等等)。以G₁₁ ^Q和G₁₂ ^Q为例，将其中一路第Q级子数据流(如：G₁₁ ^Q)继续作为第一级第一延迟处理的输入，通过该第一级第一延迟处理对这第Q级子数据流G₁₁ ^Q进行延迟处理，输出得到一路第Q级第六数据流(例如：J₁ ^Q)。然后，将该第Q级第六数据流J₁ ^Q和另一路第Q级子数据流G₁₂ ^Q作为第一级第一复用处理的输入，通过该第一级第一复用处理对第Q级第六数据流J₁ ^Q和另一路第Q级子数据流G₁₂ ^Q进行复用处理，即可得到一路第二数据流(例如F₁)。

类似地，针对其余路的第五数据流(例如：G₂、……G_z)，也可以通过各自对应的Q 级迭代处理，从而得到相应的第二数据流。具体处理过程可以参照上述第五数据流G₁的处理过程进行理解，此处不做赘述。

需说明，Q级迭代处理中所得到的第六数据流的比特长度，也可以参照前述Q级级联处理所得到的第六数据流的比特长度进行理解，此处不做赘述。

(3)将来源于不同RS编码处理后得到数据流进行复用处理得到z路第二数据流。

在一些可选的示例中，该编码方法还可以包括：通过m路第一输入通道获取m路第七数据流；根据第二比例解复用处理m路第七数据流，得到z路第八数据流；对m路第一数据流进行处理，得到z路第二数据流，包括：对z路第二数据流和z路第八数据流进行复用处理，得到复用处理后的z路第二数据流。

在该示例中，m路第七数据流为经过第一比例对RS编码后的z路数据流进行复用处理得到，具体可以参照前述步骤301中的m路第一数据流进行理解，此处不做赘述。在PCS层将从 MAC模块中获取到的数据流，分成两部分数目相同的数据流。针对每一部分z路数据流，在 PCS层依次对z路数据流完成64B/66B编码处理、256B/257B转码处理、对齐标记AM插入处理以及RS编码等处理。然后，将这两部分经过RS编码处理后得到的z路数据流分别按照第一比例进行多路复用处理后，得到m路第一数据流和m路第七数据流。然后，该PCS层通过m路输出通道，将这m路第一数据流传输至PMA层，并且通过m路第一输出通道将这m路第七数据流传输至PMA层。这样，PMA层在通过m路输入通道接收到PCS层发送的m路第一数据流后，按照第二比例解复用处理这m路第一数据流，得到z路第二数据流，具体参照前述图4A进行理解，此处不做赘述。并且，PMA层在通过m路第一输入通道接收到m路第七数据流后，也按照第二比例解复用处理这m路第七数据流，得到B路第八数据流，具体也可以参照前述图4A进行理解，此处不做赘述。然后，该PMA层可以将这z路第二数据流和z路第八数据流进行复用处理，即可得到复用处理后的z路第二数据流。

举例来说，图4F示出了本申请实施例提供的数据流传输的另一种示意图。从图4F可以看出，在上述图4A示出的结构的基础上，在该PMA层中，先按照第二比例对这m路第七数据流进行第二解复用处理，得到z路第八数据流。然后，在该PMA层的内码子层中，将这z路第二数据流和z路第八数据流经过第二复用处理，即可得到复用处理后的z路第二数据流。举例来说，以z＝16为例，这16路第二数据流分别表示为F₁、F₂、……、F₁₆，这16路第八数据流分别表示为W₁、W₂、……、W₁₆。可以将该第二数据流F₁和第八数据流W₁进行第二复用处理，得到一路处理后的第二数据流。类似的，可以将该第二数据流F₂和第八数据流W₂也进行第二复用处理复用处理，得到另一路处理后的第二数据流。以此类推，既可以得到复用处理后的16路第二数据流。然后，再对这复用处理后的z路第二数据流进行内码编码处理，具体可以参照后续步骤303所描述的内容进行理解，此处不做赘述。

在一些可能的示例中，在对z路第二数据流和z路第八数据流进行复用处理，得到复用处理后的z路第二数据流之后，该编码方法还可以包括：对所述复用处理后的z路第二数据流中的每一路第二数据流独立进行Q级处理，以获取z路第十二数据流；其中，所述Q级处理中的每一级处理包括对前一级获取的数据流进行轮循分发处理，以获取至少两路子数据流，并对第五子数据流进行延迟处理，以获取第十三数据流，并对第六子数据流和所述第十三数据流进行复用处理，以获取本级处理后的输出数据流，所述第五子数据流为所述至少两路子数据流中的至少一路子数据流，所述第六子数据流为所述至少两路子数据流中未经过延迟处理的一路子数据流，Q为正整数，所述复用处理后的第二数据流为Q级处理后的数据流；对所述z路第十二数据流中的每一路第十二数据流独立进行编码处理，得到z路第三数据流。

需说明，此处对复用处理后的z路第二数据流中的每一路第二数据流独立进行Q级处理，该Q级处理的过程具体可以参照上述(2)中所描述的内容进行理解，此处不做赘述。另外，对z路第十二数据流中的每一路第十二数据流独立进行编码处理，具体也可以参照后续步骤 303所描述的内容进行理解，此处不做赘述。

上述的第十三数据流的比特长度至少为(N×RS码字的码字长度)/(z×i)个比特，N 为正整数，i为所述子数据流的个数，具体也可以参照前述(2)中所描述的第六数据流进行理解，此处不做赘述。

需说明，所得到的z路第二数据流可以理解成未经过数据对齐、去偏斜或者重排序等处理的数据流。本申请实施例中处理采用上述(1)至(3)中任一种方式对m路第一数据流进行处理，得到z路第二数据流以外，在实际应用中，还可能存在其他的方式进行处理，此处不做限定说明。

303、对z路第二数据流中的每一路第二数据流独立进行编码处理，得到z路第三数据流。

在该示例中，按照物理编码子层通道数目的整数倍，在该PMA层中例化C个内码子层，即C为B的整数倍。这样，在PMA层得到z路第二数据流以后，针对每一路第二数据流，都可以将C/z个内码子层与一路第二数据流形成一一对应的关系，进而单独地使用C/z个内码子层对对应的第二数据流进行内码编码处理，以生成相应的内码编码处理后的数据流，即第三数据流。

需理解，经过内码编码处理后得到z路第三数据流，也可以理解成每一路编码处理后的数据流中均包括FEC码字。在一些可能的示例中，本申请的内码子层也可以称为内码前向纠错码(inner-forward error correction，Inner-FEC)编码子层。在实际应用中，也可以使用其他的名称，在本申请中不做具体限定。此外，所描述的内码编码处理，可以理解成级联码中的第二编码，与前述步骤301中所描述的RS编码构成级联码。

举例来说，若处理得到的第二数据流为16路，分别为F₁、F₂、……、F₁₆。此时，在PMA层的内码子层中，分别执行16个内码编码处理操作，即H₁、H₂、……H₁₆。然后通过H₁这一内码编码处理操作对数据流F₁进行内码编码处理、通过H₂这一内码编码处理操作对数据流F₂进行内码编码处理、……、通过H₁₆这一内码编码处理操作对数据流F₁₆进行内码编码处理。在另一些示例中，在内码子层中也可以分别执行32个内码编码处理操作，即H₁、H₂、H₃、H₄、……H₃₁、H₃₂，并通过H₁和H₂这两个内码编码处理操作对数据流F₁进行内码编码处理，通过H₃和H₄这两个内码编码处理操作对数据流F₂进行内码编码处理，以此类推，通过H₃₁和H₃₂这两个内码编码处理操作对数据流F₁₆进行内码编码处理。需说明，此处仅以16个内码编码处理操作、32个内码编码处理操作为例进行说明。在实际应用中，针对16路第二数据流，也可以在内码子层中执行64个内码编码处理操作，并通过不同的4个内码编码处理操作对每一路第二数据流进行内码编码处理。也可以执行128个内码编码处理操作等，只要C满足z的整数倍即可，此处不做限定说明。

又或者，若处理得到的第二数据流为32路，分别为F₁、F₂、……、F₁₆、……、F₃₁、F₃₂。此时，在PMA层的内码子层中，分别执行32个内码编码处理操作，分别为H₁、H₂、……H₃₂。然后通过H₁这一内码编码处理操作对数据流F₁进行内码编码处理，通过H₂这一内码编码处理操作对数据流F₂进行内码编码处理，……通过H₁₆这一内码编码处理操作对数据流F₁₆进行内码编码处理，……以此类推，通过H₃₂这一内码编码处理操作对数据流F₃₂进行内码编码处理。在另一些示例中，在内码子层中也可以执行64个内码编码处理操作，分别为H₁、H₂、 H₃、H₄、……H₃₁、H₆₄，并通过H₁和H₂这两个内码子层对数据流F₁进行内码编码处理，通过H₃和H₄这两个内码编码处理操作对数据流F₂进行内码编码处理，以此类推，通过H₆₃和H₆₄这两个内码编码处理操作对数据流F₃₂进行内码编码处理。需说明，此处仅以内码子层中执行32个内码编码处理操作、64个内码编码处理操作为例进行说明。在实际应用中，针对32 路第二数据流，也可以执行128个内码编码处理操作，并通过不同的4个内码编码处理操作对每一路第二数据流进行内码编码处理等等，此处不做限定说明。

需说明，上述仅以16路第二数据流、32路第二数据流为例进行说明。在实际应用中，也可以包括其他z路第二数据流，z的取值视需求而定，此处不做限定说明。

在一些可能的示例中，由于内码编码的处理过程实际上也可以理解成对第二数据流中的待编码数据块进行内码编码，并且为了在后续译码过程中能够使译码子层直接明确每个码字的边界位置，提高译码准确度。在不同的场景中可以采用不同的方式进行内码编码。

示例性地，可以参照以下两种方式理解：

1)对第一数据块进行编码处理，得到FEC码字，第一数据块为对应第二数据流中至少 C/z个连续的待编码数据块，C为正整数，且C为z的整数倍；在FEC码字中的任意一个FEC码字的码字边界位置插入第一标识，第一标识用于标识FEC码字的码字边界，插入第一标识后的FEC码字的吞吐率或波特率为参考时钟的整数倍。

在该示例中，第一数据块为对应的第二数据流中至少C/z个连续的待编码数据块，或者可以理解成由C/z个连续的待编码数据块构成。并且，该第一数据块的长度为这C/z个连续的待编码数据块的长度之和。譬如说，针对每一路第二数据流，总共包括Y个待编码数据块，分别为I₁、I₂、……、I_Y。若待编码数据块I₁、I₂、……、I_Y各自的长度为k，那么在第一数据块为I₁时，其对应的第一数据块的长度为k。类似的，在第一数据块为由I₁和I₂组成的时候，其对应的第一数据块的长度为2k。需说明，上述仅以I₁、I₂、……、I_Y各自的长度均为k为例子做了说明，在实际应用中，每个待编码数据块的长度也可以不相同，此处不做限定。

此外，所得到的FEC码字的个数是与组成该第一数据块的待编码数据块的数量相关。

举例来说，若处理得到的第二数据流为16路，分别为F₁、F₂、……、F₁₆。那么，针对 F₁这一路第二数据流，总共包括Y个待编码数据块，分别为I₁、I₂、……、I_Y。若此时在内码子层中，分别执行16个内码编码处理操作，即为H₁、H₂、……H₁₆，那么第一数据块可以理解成I₁、I₂、……、I_Y这Y个待编码数据块中的一个。这样，执行每一个内码编码处理操作都可以对其中一个第一数据块进行内码编码处理，得到相应的FEC码字。此时各个内码编码处理操作得到的FEC码字为一个。譬如，图5A为本申请实施例中执行内码编码处理操作的示意图。从图5A可以看出，执行内码编码处理操作H₁可以对第二数据流F₁中的待编码数据块I₁ (比如：k个比特)进行内码编码处理，此时可以得到1个FEC码字(如：FEC码字1)；执行内码编码处理操作H₂可以对第二数据流F₂中的待编码数据块I₂进行内码编码处理，此时可以得到1个FEC码字；……以此类推，执行内码编码处理操作H₁₆可以对第二数据流F₁₆中的待编码数据块I₁₆进行内码编码处理，此时可以得到1个FEC码字。需说明，在本申请中仅以执行内码编码处理操作H₁对待编码数据块I₁进行内码编码处理为例进行说明，在实际应用中，该执行内码编码处理操作H₁也可以对待编码数据块I₂或者I₃等进行内码编码处理，此处不做限定说明。此外，其余的内码编码处理操作也可以参照该内码编码处理操作H₁进行理解，此处不做赘述。另外，其余的第二数据流F₂、……、F₁₆，实际上也可以参照该第二数据流 F₁进行理解，此处不做赘述。

又或者，若处理得到的第二数据流仍为16路，但此时在内码子层中执行32个内码编码处理操作。那么，第一数据块可以理解成I₁、I₂、……、I_Y这Y个待编码数据块中至少两个连续的待编码数据块。例如：第一数据块可以由I₁和I₂组成，也可以由I₃和I₄组成等等，此处不做限定。譬如，图5B为本申请实施例中另一种执行内码编码处理操作的示意图。从图5B 可以看出，执行内码编码处理操作H₁和H₂可以对第二数据流F₁中的，由I₁和I₂组成的第一数据块(比如：k+k个比特)进行内码编码处理，此时可以得到2个FEC码字(如：FEC码字1和FEC码字2)；执行内码编码处理操作H₃和H₄可以对第二数据流F₂中的，由I₃和I₄组成的第一数据块进行内码编码处理，此时可以得到2个FEC码字；……以此类推，执行内码编码处理操作H₃₁和H₃₂可以对第二数据流F₁₆中的，由I₃₁和I₃₂组成的第一数据块进行内码编码处理，此时可以得到2个FEC码字。需说明，在本申请中仅以执行内码编码处理操作H₁对由I₁和I₂组成的第一数据块进行内码编码处理为例进行说明，在实际应用中，执行内码编码处理操作H₁和H₂也可以对第二数据流F₁中的、由I₃和I₄组成的第一数据块，或者对第二数据流F₁中的、由I₃₁和I₃₂组成的第一数据块进行内码编码处理，此处不做限定说明。此外，其余的内码编码处理操作也可以参照该内码编码处理操作H₁进行理解，此处不做赘述。另外，其余的第二数据流F₂、……、F₁₆，实际上也可以参照该第二数据流F₁进行理解，此处不做赘述。

又或者，若处理得到的第二数据流仍为16路，此时在内码子层中也可以执行64个内码编码处理操作，那么第一数据块可以理解成I₁、I₂、……、I_Y这Y个待编码数据块中的4个连续的待编码数据块。例如：第一数据块可以由I₁、I₂、I₃和I₄组成，也可以由I₅、I₆、I₇和I₈组成等等，此处不做限定。这时候，执行内码编码处理操作H₁至H₄可以对第二数据流F₁中的，由I₁、I₂、I₃和I₄组成第一数据块(比如：k+k+k+k个比特)进行内码编码处理，此时可以得到4个FEC码字。执行内码编码处理操作H₅至H₈可以对第二数据流F₂中的，由I₅、I₆、I₇和I₈组成的第一数据块进行内码编码处理，此时可以得到4个FEC码字；……以此类推，执行内码编码处理操作H₆₁至H₆₄可以对第二数据流F₁₆中的，由I₆₁、I₆₂、I₆₃和I₆₄组成的第一数据块进行内码编码处理，此时可以得到4个FEC码字。需说明，在本申请中仅以执行内码编码处理操作H₁至H₄对第二数据流F₁中的、由I₁、I₂、I₃和I₄组成的第一数据块进行内码编码处理为例进行说明，在实际应用中，执行内码编码处理操作H₁至H₄也可以对该第二数据流F₁中的、由I₅、I₆、I₇和I₈组成的第一数据块、或者由I₆₁、I₆₂、I₆₃和I₆₄组成的第一数据块进行内码编码处理，此处不做限定说明。此外，其余的内码编码处理操作也可以参照该内码编码处理操作H₁进行理解，此处不做赘述。另外，其余的第二数据流F₂、……、F₁₆，实际上也可以参照该第二数据流F₁进行理解，此处不做赘述。

需说明，上述仅以B＝16为例，在实际应用中还可以是32路第二数据流、64路第二数据流等，具体与可以参照前述16路第二数据流的内容进行理解，此处不做赘述。

这样，在得到FEC码字之后，还可以在FEC码字中的任意一个FEC码字的码字边界位置插入第一标识。举例来说，如上述图5A所示，可以在执行内码编码处理操作H₁得到的FEC码字 (例如：FEC码字1)的码字边界位置插入第一标识。或者，如上述图5B所示，也可以在执行内码编码处理操作H₁得到的2个FEC码字(如：FEC码字1和FEC码字2)中的任意一个FEC码字的码字边界位置插入第一标识。例如：在FEC码字1的码字边界位置插入第一标识，或者在FEC码字2的码字边界位置插入第一标识等，此处不做限定。需说明，在FEC码字中的任意一个FEC码字的码字边界位置插入第一标识，也可以理解成每间隔C/z个FEC码字，就可以插入一个第一标识。

需说明，插入第一标识后的FEC码字的吞吐率或波特率为参考时钟的整数倍。举例来说，若数据传输速率用吞吐率表示时，假设数据流在PCS层中的吞吐率为850Gbps，那么插入第一标识后的FEC码字的吞吐率可以为910Gbps。或者数据传输速率用波特率表示时，PCS层中每个物理编码子层通道的波特率为26.5625Gbaud，在经过内码编码处理后，得到FEC码字的总长度为180比特，并插入第一标识后，整个插入第一标识后的FEC码字的总长度可以变成 182比特，此时对应的每个物理编码子层通道的波特率变成了28.4375Gbaud。又例如，假设数据流在PCS层中的吞吐率为850Gbps，那么插入第一标识后的FEC码字的吞吐率可以为 900Gbps。或者数据传输速率用波特率表示时，PCS层中每个物理编码子层通道的波特率为 26.5625Gbaud，在经过内码编码处理后，得到FEC码字的总长度为179比特，并插入第一标识后，整个插入第一标识后的FEC码字的总长度可以变成180比特，此时对应的每个物理编码子层通道的波特率变成了28.125Gbaud。

此处仅以吞吐率为850Gbps、波特率为26.5625Gbaud为例进行说明，在实际应用中，数据流在PCS层中的传输速率应当与RS码字的负载有关。此外，此处也仅以插入第一标识后的 FEC码字的吞吐率为910Gbps、900Gbps为例，也仅以在每个物理编码子层通道的波特率变为26.5625Gbaud、28.125Gbaud为例进行说明，本申请不做具体限定。所描述的参考时钟可以理解成156.25兆赫兹(MHz)，在实际应用中还可能是其他的取值，此处不做限定。

上述的参考时钟表示数据流传输的频率，即每秒可以传输的次数。波特率和吞吐率都可以表示出数据流的传输速率，其中，吞吐率表示每秒传输的比特数，波特率表示每秒传输的符号数。例如每次可以传输5个符号，而每秒可以传输10次，此时一秒总共可以传输50 个符号。

此外，码字边界位置可以理解成码字首和/或码字尾，此处不做限定。通过第一标识来标识出FEC码字的码字边界，能够为后续译码过程中，可以直接识别该第一标识，即可明确每个FEC码字的边界位置，避免了延迟偏斜以及未知数据起始位置情况下，内码译码失效的情况。

需理解，上述的第一标识可以为预设标识序列，也可以根据第一数据块的比特取值得到。下面将分别举例进行说明。

①第一标识为预设标识序列。

在该示例中，第一标识可以为“1”和“0”组成的序列，也可以为其他的已知序列，此处不做限定说明。举例来说，图6A为本申请实施例中提供的一种插入第一标识的示意图。如图6A所示，在FEC码字中的码字首的位置添加该第一标识，即由“1”和“0”组成的序列，该第一标识占用两个比特。因此，在FEC码字的码字边界位置添加第一标识后，码字总长度从n个比特变成了n+2个比特。譬如说，若第一数据块的长度为170，在经过内码编码处理后，得到FEC码字的总长度为180。现在插入第一标识后，整个插入第一标识后的FEC码字的长度变成了182比特。

需说明，在第一标识为预设标识序列的情况下，该第一标识也可以选取为“101010”， “1010”等序列，此处不做限定说明。

②第一标识为根据第一数据块的比特取值得到。

在该示例中，针对第一数据块中不同的比特取值，也可以得到不同的第一标识。具体可以分为以下两种方式来确定，即：

第一种方式：第一标识为根据第一数据块的第一比特的取值得到。需说明，第一比特为该第一数据块中至少一个比特中的任意一个。

举例来说，图6B示出了本申请实施例提供的一种第一标识的取值方式的示意图。从图 6B可以看出，第一比特可以为该第一数据块中的第0比特。若第0比特的取值为“0”，通过对该第0比特的取值直接取反操作，即可得到该第一标识，即“1”。或者，若第0比特的取值为“1”，通过对该第0比特的取值直接取反操作，即可得到该第一标识，即“0”，具体此处不做限定。此外，图6B仅以第0比特为第一比特为例进行说明，在实际应用中，第一比特也可以是该第一数据块中的第1比特、第2比特等，此处不做限定。例如：第一数据块的长度是180比特，可选择最后一个比特取反，即选取第179比特的取值直接取反操作，即可得到该第一标识。通过在第一数据块的最开始位置或者最末尾处的比特进行取反操作得到第一标识，利于接收端的PMA层较快速地确定出码字边界。

第二种方式：第一标识为根据第一数据块中的至少L个第二比特的比特取值得到，其中， L个第二比特中的每两个相邻的第二比特之间间隔s个比特，L≥2，s≥0，且L、s为整数。

该示例中，在第一数据块中，每间隔s个比特选取一个第二比特，总共选取L个第二比特。这样，再通过异或运算、或运算、或者与运算对这L个第二比特进行处理，即可得到该第一标识。

举例来说，图6C示出了本申请实施例提供的另一种第一标识的取值方式的示意图。从图6C可以看出，当L＝4，s＝2时，从第一数据块中所选取的4个第二比特，分别为第0比特、第2比特、第4比特以及第6比特。这样，通过异或运算对第0比特、第2比特、第4比特以及第6比特对应的比特取值进行处理，处理的结果即可作为第一标识。需说明，在一些示例中，所选取的4个第二比特，也可以为第1比特、第3比特、第5比特以及第7比特等，此处不做限定说明。

需说明，图6C仅以L为4、s为2为例进行说明。在实际应用中，L也可以为8、s为3，或者L为6、s为4等等。在本申请中并不限定L的取值，也不限定s的取值。

此外，除了上述所提到的①和②来确定第一标识以外，在实际应用中还可能存在其他的方式来明确第一标识，具体在本申请中不做限定。

上述1)主要描述了先对第一数据块进行内码编码后，再插入第一标识的方案。下面将描述第一标识也参与到内码编码的方案。具体如下：

2)在第一数据块中的每个待编码数据块插入第一标识，得到第二数据块，其中，第一数据块为C/z个连续的所述待编码数据块，C为正整数，且C为z的整数倍；对第二数据块进行内码编码处理，得到FEC码字。需说明，所述FEC码字的吞吐率或波特率为参考时钟的整数倍。

在该示例中，第二数据块可以理解成由第一数据块和第一标识组成，并且该第二数据块的长度为第一数据块的长度和第一标识所占用的比特之和。这样，在第一数据块中的每个待编码数据块中均插入第一标识。譬如说，上述图5B示出的第一数据块由待编码数据块 I₁和I₂组成时，可以在待编码数据块I₁的码字边界位置插入第一标识，以及在待编码数据块 I₂的码字边界位置插入第一标识。若在第一数据块的长度为k(即第一数据块占用k个比特)，第一标识占用1个比特时，此时第二数据块的长度为k+2个比特。

针对每一路第二数据流中的第二数据块，均可以对第二数据块进行内码编码处理，可以参照前述1)中对第一数据块进行内码编码处理的过程进行理解，此处不做赘述。另外，第一数据块可以参照前述1)中的内容进行理解，此处不做赘述。另外，第一标识也可以参照前述①和②中所描述的内容进行理解，此处不做赘述。

在另一些可能的示例中，所描述的编码方法还可以包括：识别每路第二数据流中的对齐标记，对齐标记用于标识对应第二数据流中的符号边界；并基于对齐标记确定对应第二数据流中的符号边界。

在该示例中，PCS层在m路第一数据流中的每路第一数据流中都添加AM对齐块的公共对齐标记符。而这m路第一数据流在映射得到z路第二数据流后，使得每路第二数据流中均包括了相应的对齐标记，由该对齐标记标识出每路第二数据流中的符号边界。因此，在PMA 层在经过前述图4A至图4F中任一种可能的方式对m路第一数据流处理，得到z路第二数据流之后，还可以对每一路第二数据流中所包括的对齐标记进行识别。在识别出相应的对齐标记后，将该对齐标记进行锁定，即可确定出对应的第二数据流中的符号边界。例如，在每一路第一数据流中都添加了120比特已知序列的AM对齐块，并且在这在这120比特已知序列的AM对齐块中，有48比特公共对齐标记符。那么在只需要RS码字符号边界的操作中，识别出48比特公共对齐标记符即可锁定对齐。

然后，再对这z路第二数据流分别独立地进行内码编码处理，具体参照前述步骤303中所描述的内容进行理解，此处不做赘述。

示例性地，图7为本申请实施例中提供的数据流传输的另一种示意图。如图7所示，在前述图4A-图4F任一种所描述的实施例的基础上，在PMA层的内码子层中，可以对这z路第二数据流分别进行对齐处理，然后再独立地进行内码编码处理。

304、对z路第三数据流进行复用处理，得到n路第四数据流，n为正整数。

在该示例中，PMA层在得到z路第三数据流后，若想通过n路输出通道发送至接收端，那么该PMA层仍需要对这z路第三数据流进行复用处理，得到n路第四数据流，进而通过这n路输出通道将这n路第四数据流传输至接收端的PMA层。

示例性地，PMA层将z路第三数据流按照第三比例(即z/n)复用，得到n路第四数据流。或者，PMA层也可以先将z路第三数据流按照第四比例(即z/m)复用，得到m路数据流，然后再根据第五比例(即m/n)复用处理这m路数据流，得到n路第四数据流。具体采用哪种方式，本申请不做限定。需说明，所描述的n可以取值为4，8，16等等，此处不做限定。

示例性地，图8为数据流在PMA层中整体传输的一个示意图。如图8所示，通过m路输入通道获取z路第一数据流，并按照m/z的比例对这m路第一数据流进行第一解复用处理，进而得到z路PCS lane数据流，即z路第二数据流。然后，再执行内码子层中的C个内码编码处理操作，以实现对这z路PCS lane数据流独立地进行编码处理，得到z路第三数据流，每一路 PCS lane数据流的内码编码处理均由C/z个内码编码处理操作来实现。然后，再按照z/n对这z路第三数据流进行复用处理，得到n路第四数据流，并经过n路输出通道传输出去。

上述图3-图8主要描述了本申请实施例提供的编码方法。下面将描述本申请实施例提供的译码方法。图9为本申请实施例提供的一种译码方法的流程示意图。如图9所示，该译码方法可以包括如下步骤：

901、通过n路输入通道获取n路第四数据流。

该示例中，由于发送端的PMA层在得到n路第四数据流后，可以将这n路第四数据流发送至PMD层。这n路第四数据流在PMD层经过光电转换等处理后，可以通过传输介质等将信号传输至接收端的PMD层。然后，在接收端，PMD层对从传输介质中接收到的信号进行转换处理，得到n路第四数据流。然后，PMD层通过n路输出通道可以将这n路第四数据流传输至接收端侧的PMA层。这样，PMA层便可以通过n路输入通道获取到n路第四数据流。

902、对n路第四数据流进行解复用处理，得到z路第三数据流。

在PMA层获取到n路第四数据流后，可以按照第三比例的倒数对这n路第四数据流进行解复用处理，得到z路第三数据流。所描述的第三比例可以参照前述图3中的步骤304进行理解，此处不做赘述。

903、对z路第三数据流中的每一路第三数据流独立进行译码处理，得到z路第二数据流。

在该示例中，译码的处理流程为前述图3所描述的编码处理的一个逆过程。针对这z路第三数据流，在内码子层中同样可以执行C个内码译码处理操作，使得能够通过执行不同的 C/z个内码译码处理操作独立地对一路第三数据流进行内码译码处理。

在另一些可能的示例中，该译码方法还可以包括：根据第一标识和/或译码标志位识别编码后的FEC的码字边界，译码标志位用于指示内码译码处理是否成功。

由于z路第三数据流中均包括相应的第一标识。在对相应的第三数据流进行解码过程中，通过识别该第一标识和/或译码标志位，即可获知每路第三数据流中FEC码字的码字边界位置，进一步提高了译码效率和译码的准确度。譬如说，PMA层在识别到第一标识中的每个标识值均正确的时候，可以进一步地通过该译码标志位来确定内码译码处理是否成功。并在该译码标志位指示内码译码处理成功时，基于该第一标识识别FEC码字的码字边界，进而对这编码后的FEC码字进行译码处理。

需说明，根据第一标识和/或译码标志位识别编码后的FEC的码字边界，可以分为三种情况进行理解。即，①可以根据第一标识识别编码后的FEC的码字边界；②可以根据译码标志位识别编码后的FEC的码字边界；③可以根据第一标识和译码标志位识别编码后的FEC的码字边界。具体采用哪种方式，本申请不做限定说明。另外，上述的译码标志位可以在进行译码处理过程中反馈，也可以不反馈，此处不做限定说明。

904、根据第一比例对z路第二数据流进行复用处理，得到m路第一数据流。

该示例中，PMA层在得到z路第二数据流后，按照第一比例对这z路第二数据流进行复用处理，得到m路第一数据流。示例性地，当z＝16时，第一比例可以为16:4，复用处理得到4 路第一数据流。

参阅图10A，为本申请实施例提供的译码过程中数据流的一种传输示意图。从图10A可以看出，先对n路第四数据流进行解复用处理，得到z路第三数据流。然后，在内码子层中对这z路第三数据流分别进行内码译码处理，即可得到z路第二数据流。最后对这z路第二数据流进行处理。

在另一些可选的示例中，由于经过PMD层的光电转换后得到电信号，而电信号首先需要需经过CDR单元进行数据与时钟恢复操作。而CDR单元恢复时钟和数据所需的时间越短，对系统越有利。基于此，该译码方法还可以包括：在根据所述第一标识和/或译码标志位识别FEC码字的码字边界之前，根据所述第一标识和/或所述译码标志位生成第一信号，所述第一信号用于确定数据时钟信息。

图10B示出了本申请实施例提供的译码过程中数据流的另一种传输示意图。从图10B 可以看出，在上述图10A示出的基础上，在解复用处理所得到的z路第三数据流之前，先对这n路第四数据流进行时钟数据恢复处理。然后再对时钟恢复处理后的n路第四数据流进行解复用处理，得到z路第三数据流，再对这z路第三数据流独立地进行内码译码处理。需说明，CDR单元与输入通道中传输的数据流唯一对应。又由于每个输入通道与物理编码子层通道存在唯一对应关系，而每个物理编码子层通道又各自对应着C/z个内码译码处理操作。因此，每个CDR单元连接的译码单元也是固定的，可以通过连线相连接。例如PMD 层有4个输入通道，PMA层有16个物理编码子层通道，若在内码子层中可以执行32个内码译码处理操作，那么每个物理编码子层通道对应连接着2个译码单元。在通过CDR单元恢复数据与时钟的过程中，可以先由内码子层检测第一标识和/或译码标志位，进而产生反馈信号，即第一信号。这时候，CDR单元在接收到该第一信号时，可以加速该CDR单元对数据和时钟的恢复过程，提前确定出数据时钟信息，减少系统锁定所需的时间。此外，由于本申请的第一标识在设计序列产生方式上，既考虑到该第一标识对应的序列的自相关特性，有助于该第一标识更加快速地被检测到；又考虑了第一标识含有固定的0,1跳变特性，提高了CDR单元的数据时钟恢复的收敛速度。

此外，若CDR单元在接收到第一信号之前，先接收到自身反馈的用于正常恢复数据和时钟的信号，此时CDR单元可以基于该用于正常恢复数据和时钟的信号进入锁定状态，以此完成对数据和时钟的恢复操作。

在另一些示例中，PMA层在得到m路第一数据流后，也可以通过m路输出通道将m路第一数据流发送至PCS层。这样，PCS层在通过m路输入通道获取到m路第一数据流后，根据第二比例解复用处理这m路第一数据流，从而得到z路第十一数据流。需说明，所描述的z路第十一数据流与经过RS编码处理后得到z路数据流相对应。PCS层也可以进一步地对这z路第十一数据流依次经过RS解码处理、256B/257B转码处理以及64B/66B编码处理，具体可以参照前述图1A进行理解。

相较于图1A-图1B所示的现有方案，本申请实施例中在PMA层中对z路第二数据流中的每一路第二数据流进行独立地内码编码处理，得到z路第三数据流；并且每个编码后得到的第三数据流中的FEC码字含有边界标识，既保证了内码编码与上层PCS层编码后的数据解耦，又保证了内码编码与下层PMD层的传输解耦，可以节省处理延迟偏斜和乱序的时延，使得本申请的内码编译码适用于对传输时延敏感的场景。此外，只需要识别每路第三数据流中的边界标识，即可明确出每路第三数据流的码字边界，实现对这z路第三数据流中的每一路第三数据流独立地进行内码译码处理，无需对数据流执行去偏斜、重排序等操作，降低了操作复杂度并减少了时延。

上述主要从方法的角度对本申请实施例提供的方案进行了介绍。可以理解的是，上述的PMA层为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本文中所公开的实施例描述的功能，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

从实体设备角度来描述，上述PMA层具体可以由一个实体设备实现，例如光模块、或者其他的编码装置、译码装置等,也可以由多个实体设备共同实现，还可以是一个实体设备内的一个逻辑功能单元，本申请实施例对此不做具体限定。

例如，上述PMA层可以由图11中的通信设备来实现。图11为本申请实施例提供的通信设备的硬件结构示意图。该通信设备包括至少一个处理器1101、存储器1102以及收发器1103。

处理器1101可以是一个通用中央处理器CPU，微处理器，特定应用集成电路(application-specific integrated circuit)，或一个或多个用于控制本申请方案程序执行的集成电路。该处理器1101能够进行判断、分析、运算等操作，包括对m路第一数据流进行处理，得到z路第二数据流；以及对z路第二数据流中的每一路第二数据流独立进行内码编码处理，得到z路第三数据流等。

收发器1103，使用任何收发器一类的装置，用于与其他设备或通信网络通信，如以太网，无线接入网(radio access network，RAN)，无线局域网(wireless local areanetworks，WLAN)等。收发器1103可以与处理器1101相连接。该收发器1103可以获取m 路第一数据流等。

存储器1102可以是只读存储器(read-only memory，ROM)或可存储静态信息和指令的其他类型的静态存储设备，随机存取存储器(random access memory，RAM)或者可存储信息和指令的其他类型的动态存储设备，也可以是电可擦可编程只读存储器(electrically erable programmable read-only memory，EEPROM)、只读光盘(compactdisc read-only memory，CD-ROM)或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。存储器1102可以是独立存在，也可以与处理器1101相连接。存储器 1102也可以和处理器1101集成在一起。

其中，存储器1102用于存储执行本申请方案的计算机执行指令，并由处理器1101来控制执行。处理器1101用于执行存储器1102中存储的计算机执行指令，从而实现本申请上述方法实施例提供的编码方法以及译码方法。

一种可能的实现方式，本申请实施例中的计算机执行指令也可以称之为应用程序代码，本申请实施例对此不做具体限定。

在具体实现中，作为一种实施例，处理器1101可以包括一个或多个CPU，例如图11中的CPU0和CPU1。

从功能单元的角度，本申请可以根据上述方法实施例对PMA层进行功能单元的划分，例如，可以对应各个功能划分各个功能单元，也可以将两个或两个以上的功能集成在一个功能单元中。上述集成的功能单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

比如，以采用集成的方式划分各个功能单元的情况下，图12示出了本申请实施例提供的一种编码装置的结构示意图。如图12所示，本申请的编码装置的一个实施例可以包括：第一获取单元1201和第一处理单元1202。

其中，第一获取单元1201用于通过m路输入通道获取m路第一数据流，m为正整数。具体可以参照前述图3中的步骤301的内容进行理解，此处不做赘述。

第一处理单元1202用于对所述m路第一数据流进行处理，得到z路第二数据流，并对所述z路第二数据流中的每路第二数据流独立进行编码处理，得到z路第三数据流；对所述z路第三数据流进行复用处理，得到n路第四数据流，n、z均为正整数。具体可以参照前述图3中的步骤302-304的内容进行理解，此处不做赘述。

在一些可能的实施方式中，所述z路第二数据流中的每一路第二数据流包括待编码数据块；所述第一处理单元1202用于：对第一数据块进行编码处理，得到FEC码字，所述第一数据块为对应第二数据流中至少C/z个连续的所述待编码数据块，C为正整数，且C为z的整数倍；在所述FEC码字中的任意一个FEC码字的码字边界位置插入第一标识，第一标识用于标识所述FEC码字的码字边界，插入所述第一标识后的FEC码字的吞吐率或波特率为参考时钟的整数倍。具体可以参照前述图3中的步骤303的内容进行理解，此处不做赘述。

在一些可能的实施方式中，所述z路第二数据流中的每一路第二数据流包括待编码数据块；所述第一处理单元1202用于：在第一数据块中的每个待编码数据块插入第一标识，得到第二数据块，所述第一数据块为C/z个连续的所述待编码数据块，C为正整数，且C为z的整数倍；对所述第二数据块进行编码处理，得到FEC码字，所述FEC码字的吞吐率或波特率为参考时钟的整数倍。具体可以参照前述图3中的步骤303的内容进行理解，此处不做赘述。

在一些可能的实施方式中，第一标识为预设标识序列。具体可以参照前述图3中的步骤303的内容进行理解，此处不做赘述。

在一些可能的实施方式中，第一标识为根据第一数据块的第一比特的取值得到，第一比特为第一数据块中至少一个比特中的任意一个；或者，第一标识为根据第一数据块中的至少L个第二比特的比特取值得到，L个第二比特中的每两个相邻的第二比特之间间隔s 个比特，L≥2，s≥0，且L、s为整数。具体可以参照前述图3中的步骤303的内容进行理解，此处不做赘述。

在一些可能的实施方式中，第一处理单元1202用于根据第二比例对m路第一数据流进行解复用处理，得到z路第二数据流，第二比例为m与z之比。

在一些可能的实施方式中，第一处理单元1202用于：用于根据所述第二比例对所述m 路第一数据流进行解复用处理，得到z路第五数据流；对所述z路第五数据流中的每一路第五数据流独立进行Q级处理，以获取z路第二数据流；其中，所述Q级处理中的每一级处理包括对前一级获取的数据流进行轮循分发处理，以获取至少两路子数据流，并对第一子数据流进行延迟处理，以获取第六数据流，并对第二子数据流和所述第六数据流进行复用处理，以获取本级处理后的输出数据流，所述第一子数据流为所述至少两路子数据流中的至少一路子数据流，所述第二子数据流为所述至少两路子数据流中未经过延迟处理的一路子数据流，Q为正整数，所述第二数据流为Q级处理后的数据流。

在一些可能的实施方式中，所述第六数据流的比特长度至少为(N×RS码字的码字长度)/(z×i)个比特，N为正整数，i为所述子数据流的个数。

在一些可能的实施方式中，第一获取单元1201还用于通过所述m路输入通道获取m路第七数据流。所述第一处理单元1202用于根据所述第二比例解复用处理所述m路第七数据流，得到z路第八数据流；对所述z路第二数据流和所述z路第八数据流进行复用处理，得到复用处理后的z路第二数据流。

在一些可能的实施方式中，第一处理单元1202还用于：识别每路第二数据流中的对齐标记，对齐标记用于标识对应第二数据流中的符号边界；基于对齐标记确定对应第二数据流中的符号边界。

在一些可能的实施方式中，所述m路第一数据流为经过第一比例对里德所罗门RS编码后的z路数据流进行复用处理得到。

本申请实施例提供的编码装置用于执行图3中对应的方法实施例中的编码方法，故本申请实施例可以参考图3对应的方法实施例中的相关部分进行理解。

上述主要从功能模块的角度描述了本申请实施例提供的编码装置。下面将从功能模块的角度描述本申请实施例提供的译码装置。图13示出了本申请实施例提供的一种译码装置的结构示意图。如图13所示，本申请的译码装置的一个实施例可以包括：第二获取单元1301、和第二处理单元1302。

其中，第二获取单元1301，用于通过n路输入通道获取n路第四数据流。具体可以参照前述图9中的步骤901的内容进行理解，此处不做赘述。

第二处理单元1302，第二处理单元用于：对所述n路第四数据流进行解复用处理，得到z路第三数据流；对所述z路第三数据流中的每一路第三数据流独立进行译码处理，得到所述z路第二数据流；根据第一比例对所述z路第二数据流进行复用处理，得到所述m 路第一数据流，所述第一比例与所述第二比例互为倒数。具体可以参照前述图9中的步骤902-904的内容进行理解，此处不做赘述。

在一些可能的实施方式中，所述z路第三数据流中包括第一标识，所述第一标识用于标识FEC码字的码字边界；所述第二处理单元1302还用于：根据所述第一标识和/或译码标志位识别所述FEC码字的码字边界，所述译码标志位用于指示译码处理是否成功。

在另一些可能的实施方式中，所述第二处理单元1302，还用于根据所述第一标识和/ 或译码标志位识别所述FEC码字的码字边界之前，根据所述第一标识和/或所述译码标志位生成第一信号，所述第一信号用于确定数据时钟信息。需说明，通过该第一信号能够确定数据时钟信息，使得CDR单元加速对数据和时钟的恢复过程，提前确定出数据时钟信息，减少系统锁定所需的时间，利于提前确定系统传输的频率。此外，由于本申请的第一标识在设计序列产生方式上，既考虑到该第一标识对应的序列的自相关特性，有助于该第一标识更加快速地被检测到；又考虑了第一标识含有固定的0,1跳变特性，提高了CDR单元的数据时钟恢复的收敛速度。需说明，若CDR单元在接收到第一信号之前，先接收到自身反馈的用于正常恢复数据和时钟的信号，此时CDR单元可以基于该用于正常恢复数据和时钟的信号进入锁定状态，以此完成对数据和时钟的恢复操作。

本申请实施例提供的译码装置用于执行图9中对应的方法实施例中的译码方法，故本申请实施例可以参考图9对应的方法实施例中的相关部分进行理解。

本申请实施例中，编码装置、译码装置以采用集成的方式划分各个功能单元的形式来呈现。这里的“功能单元”可以指特定应用集成电路(application-specificintegrated circuit，ASIC)，执行一个或多个软件或固件程序的处理器和存储器，集成逻辑电路，和 /或其他可以提供上述功能的器件。在一个简单的实施例中，本领域的技术人员可以想到编码装置、译码装置可以采用图11所示的形式。

比如，图11的处理器1101可以通过调用存储器1102中存储的计算机执行指令，使得编码装置执行图3对应的方法实施例中PMA层所执行的编码方法。图11的处理器1101可以通过调用存储器1102中存储的计算机执行指令，使得译码装置执行图8对应的方法实施例中PMA层所执行的译码方法。

具体的，图12中的第一处理单元1202，图13中的第二处理单元1302的功能/实现过程可以通过图11中的处理器1101调动存储器1102中存储的计算机执行指令来实现。图 12中的第一获取单元1201、图13中的第二获取单元1301的功能/实现过程可以通过图11 中的收发器1103来实现。

在本申请图11的设备中各个组件通信连接，即处理单元(或者处理器)、存储单元(或者存储器)和收发单元(收发器)之间通过内部连接通路互相通信，传递控制和/或数据信号。本申请上述方法实施例可以应用于处理器中，或者由处理器实现上述方法实施例的步骤。处理器可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法实施例的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是中央处理器(central processing unit，CPU)，网络处理器(networkprocessor，NP)或者CPU和NP的组合、数字信号处理器(digital signal processor， DSP)、专用集成电路(application specific integrated circuit，ASIC)、现成可编程门阵列(field programmable gate array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。虽然图中仅仅示出了一个处理器，该装置可以包括多个处理器或者处理器包括多个处理单元。具体的，处理器可以是一个单核(single-CPU)处理器，也可以是一个多核(multi-CPU)处理器。

存储器用于存储处理器执行的计算机指令。存储器可以是存储电路也可以是存储器。存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器、可编程只读存储器、可擦除可编程只读存储器、电可擦除可编程只读存储器或闪存。易失性存储器可以是随机存取存储器，其用作外部高速缓存。存储器可以独立于处理器，也可以是处理器中的存储单元，在此不做限定。虽然图中仅仅示出了一个存储器，该装置也可以包括多个存储器或者存储器包括多个存储单元。

收发器用于实现处理器与其他单元或者网元的内容交互。具体的，收发器可以是该装置的通信接口，也可以是收发电路或者通信单元，还可以是收发信机。收发器还可以是处理器的通信接口或者收发电路。可选的，收发器可以是一个收发芯片。该收发器还可以包括发送单元和/或接收单元。在一种可能的实现方式中，该收发器可以包括至少一个通信接口。在另一种可能的实现方式中，该收发器也可以是以软件形式实现的单元。在本申请的各实施例中，处理器可以通过收发器与其他单元或者网元进行交互。例如：处理器通过该收发器获取或者接收来自其他网元的内容。若处理器与收发器是物理上分离的两个部件，处理器可以不经过收发器与该装置的其他单元进行内容交互。

一种可能的实现方式中，处理器、存储器以及收发器可以通过总线相互连接。总线可以是外设部件互连标准(peripheral component interconnect，PCI)总线或扩展工业标准结构(extended industry standard architecture，EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。

本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如” 等词旨在以具体方式呈现相关概念。

在本申请的各实施例中，为了方便理解，进行了多种举例说明。然而，这些例子仅仅是一些举例，并不意味着是实现本申请的最佳实现方式。

上述实施例，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现，当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。

计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机执行指令时，全部或部分地产生按照本申请实施例的流程或功能。计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一计算机可读存储介质传输，例如，计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。计算机可读存储介质可以是计算机能够存储的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘Solid State Disk(SSD))等。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的发送端光模块、接收端光模块、单元以及模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims

1.一种编码方法，其特征在于，包括：

通过m路输入通道获取m路第一数据流，m为正整数；

对所述m路第一数据流进行处理，得到z路第二数据流，z为正整数；

对所述z路第二数据流中的每路第二数据流独立进行编码处理，得到z路第三数据流；

对所述z路第三数据流进行复用处理，得到n路第四数据流，n均为正整数。

2.根据权利要求1所述的编码方法，其特征在于，所述z路第二数据流中的每一路第二数据流包括待编码数据块；所述对所述z路第二数据流中的每路第二数据流独立进行编码处理，包括：

对第一数据块进行编码处理，得到前向纠错码FEC码字，所述第一数据块为对应第二数据流中至少C/z个连续的所述待编码数据块，C为正整数，且C为z的整数倍；

所述编码方法还包括：

在所述FEC码字中的任意一个FEC码字的码字边界位置插入第一标识，第一标识用于标识所述FEC码字的码字边界，插入所述第一标识后的FEC码字的吞吐率或波特率为参考时钟的整数倍。

3.根据权利要求1所述的编码方法，其特征在于，所述z路第二数据流中的每一路第二数据流包括待编码数据块；所述对所述z路第二数据流中的每路第二数据流独立进行编码处理，包括：

在第一数据块中的每个待编码数据块插入第一标识，得到第二数据块，所述第一数据块为C/z个连续的所述待编码数据块，C为正整数，且C为z的整数倍；

对所述第二数据块进行编码处理，得到FEC码字，所述FEC码字的吞吐率或波特率为参考时钟的整数倍。

4.根据权利要求2或3所述的编码方法，其特征在于，所述第一标识为预设标识序列。

5.根据权利要求2或3所述的编码方法，其特征在于，所述第一标识为根据所述第一数据块的第一比特的取值得到，所述第一比特为所述第一数据块中至少一个比特中的任意一个；或者，所述第一标识为根据所述第一数据块中的至少L个第二比特的比特取值得到，所述L个第二比特中的每两个相邻的第二比特之间间隔s个比特，L≥2，s≥0，且L、s为整数。

6.根据权利要求1-5中任一项所述的编码方法，其特征在于，对所述m路第一数据流进行处理，得到z路第二数据流，包括：

根据第二比例对所述m路第一数据流进行解复用处理，得到z路第二数据流，所述第二比例为m与z之比。

7.根据权利要求6所述的编码方法,其特征在于，所述根据第二比例对所述m路第一数据流进行解复用处理，得到z路第二数据流，包括：

根据所述第二比例对所述m路第一数据流进行解复用处理，得到z路第五数据流；

对所述z路第五数据流中的每一路第五数据流独立进行Q级处理，以获取z路第二数据流；其中，所述Q级处理中的每一级处理包括：

对前一级获取的数据流进行轮循分发处理，以获取至少两路子数据流；

对第一子数据流进行延迟处理，以获取第六数据流；

对第二子数据流和所述第六数据流进行复用处理，以获取本级处理后的输出数据流；

其中，所述第一子数据流为所述至少两路子数据流中的至少一路子数据流，所述第二子数据流为所述至少两路子数据流中未经过延迟处理的一路子数据流，所述第二数据流为Q级处理后输出的数据流，Q为正整数。

8.根据权利要求7所述的编码方法，其特征在于，所述第六数据流的比特长度至少为(N×RS码字的码字长度)/(z×i)个比特，N为正整数，i为所述子数据流的个数。

9.根据权利要求1-5中任一项所述的编码方法，其特征在于，所述编码方法还包括：

通过所述m路第一输入通道获取m路第七数据流；

根据所述第二比例解复用处理所述m路第七数据流，得到z路第八数据流；

对所述m路第一数据流进行处理，得到z路第二数据流，包括：

对所述z路第二数据流和所述z路第八数据流进行复用处理，得到复用处理后的z路第二数据流。

10.根据权利要求1-9中任一项所述的编码方法，其特征在于，所述编码方法还包括：

识别每路所述第二数据流中的对齐标记，所述对齐标记用于标识对应第二数据流中的符号边界；

基于所述对齐标记确定对应第二数据流中的符号边界。

11.根据权利要求1-10中任一项所述的编码方法，其特征在于，所述m路第一数据流为经过第一比例对里德所罗门RS编码后的z路数据流进行复用处理得到。

12.一种译码方法，其特征在于，所述译码方法包括：

通过n路输入通道获取n路第四数据流；

对所述n路第四数据流进行解复用处理，得到z路第三数据流；

对所述z路第三数据流中的每一路第三数据流独立进行译码处理，得到所述z路第二数据流；

根据第一比例对所述z路第二数据流进行复用处理，得到所述m路第一数据流，所述第一比例为z与m之比。

13.根据权利要求12所述的译码方法，其特征在于，所述z路第三数据流中包括第一标识，所述第一标识用于标识FEC码字的码字边界；所述译码方法还包括：

根据所述第一标识和/或译码标志位识别所述FEC码字的码字边界，所述译码标志位用于指示译码处理是否成功。

14.根据权利要求13所述的译码方法，其特征在于，所述根据所述第一标识和/或译码标志位识别所述FEC码字的码字边界之前，所述译码方法还包括：

根据所述第一标识和/或所述译码标志位生成第一信号，所述第一信号用于确定数据时钟信息。

15.一种编码装置，其特征在于，包括：

第一获取单元，用于通过m路输入通道获取m路第一数据流，m为正整数；

第一处理单元，用于：

对所述m路第一数据流进行处理，得到z路第二数据流，z均为正整数；

16.根据权利要求15所述的编码装置，其特征在于，所述z路第二数据流中的每一路第二数据流包括待编码数据块；所述第一处理单元用于：

对第一数据块进行编码处理，得到FEC码字，所述第一数据块为对应第二数据流中至少C/z个连续的所述待编码数据块，C为正整数，且C为z的整数倍；

17.根据权利要求15所述的编码装置，其特征在于，所述z路第二数据流中的每一路第二数据流包括待编码数据块；所述第一处理单元用于：

18.根据权利要求16或17所述的编码装置，其特征在于，所述第一标识为预设标识序列。

19.根据权利要求16或17所述的编码装置，其特征在于，所述第一标识为根据所述第一数据块的第一比特的取值得到，所述第一比特为所述第一数据块中至少一个比特中的任意一个；或者，所述第一标识为根据所述第一数据块中的至少L个第二比特的比特取值得到，所述L个第二比特中的每两个相邻的第二比特之间间隔s个比特，L≥2，s≥0，且L、s为整数。

20.根据权利要求15-19中任一项所述的编码装置，其特征在于，所述第一处理单元用于：

21.根据权利要求20所述的编码装置,其特征在于，所述第一处理单元用于：

对所述z路第五数据流中的每一路第五数据流独立进行Q级处理，以获取z路第二数据流；其中，所述Q级处理中的每一级处理包括对前一级获取的数据流进行轮循分发处理，以获取至少两路子数据流，并对第一子数据流进行延迟处理，以获取第六数据流，并对第二子数据流和所述第六数据流进行复用处理，以获取本级处理后的输出数据流，所述第一子数据流为所述至少两路子数据流中的至少一路子数据流，所述第二子数据流为所述至少两路子数据流中未经过延迟处理的一路子数据流，Q为正整数，所述第二数据流为Q级处理后的数据流。

22.根据权利要求21所述的编码装置，其特征在于，所述第六数据流的比特长度至少为(N×RS码字的码字长度)/(z×i)个比特，N为正整数，i为所述子数据流的个数。

23.根据权利要求15-19中任一项所述的编码装置，其特征在于，

所述第一获取单元，还用于通过所述m路第一输入通道获取m路第七数据流；

所述第一处理单元用于：

24.根据权利要求15-23中任一项所述的编码装置，其特征在于，所述编码装置还包括：

基于所述对齐标记确定对应第二数据流中的符号边界。

25.根据权利要求15-24中任一项所述的编码装置，其特征在于，所述m路第一数据流为经过第一比例对里德所罗门RS编码后的z路数据流进行复用处理得到。

26.一种译码装置，其特征在于，所述译码装置包括：

第二获取单元，用于通过n路输入通道获取n路第四数据流；

第二处理单元，用于：

27.根据权利要求26所述的译码装置，其特征在于，所述z路第三数据流中包括第一标识，所述第一标识用于标识FEC码字的码字边界；所述第二处理单元还用于：

28.根据权利要求27所述的译码装置，其特征在于，

所述第二处理单元，还用于根据所述第一标识和/或译码标志位识别所述FEC码字的码字边界之前，根据所述第一标识和/或所述译码标志位生成第一信号，所述第一信号用于确定数据时钟信息。

29.一种编码装置，其特征在于，包括：

存储器，用于存储计算机可读指令；

还包括，与所述存储器耦合的处理器，用于执行所述存储器中的计算机可读指令从而执行如权利要求1-11中任一项所述的编码方法。

30.一种译码装置，其特征在于，包括：

存储器，用于存储计算机可读指令；

还包括，与所述存储器耦合的处理器，用于执行所述存储器中的计算机可读指令从而执行如权利要求12-14中任一项所述的译码方法。

31.一种计算机可读存储介质，其特征在于，当指令在计算机上运行时，使得所述计算机执行如权利要求1-11中任一项所述的编码方法。

32.一种计算机可读存储介质，其特征在于，当指令在计算机上运行时，使得所述计算机执行如权利要求12-14中任一项所述的译码方法。