WO2014071640A1 - 以太数据处理的方法和装置 - Google Patents

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WO2014071640A1
WO2014071640A1 PCT/CN2012/084491 CN2012084491W WO2014071640A1 WO 2014071640 A1 WO2014071640 A1 WO 2014071640A1 CN 2012084491 W CN2012084491 W CN 2012084491W WO 2014071640 A1 WO2014071640 A1 WO 2014071640A1
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module
data
fec
frame
sub
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Application number
PCT/CN2012/084491
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English (en)
French (fr)
Inventor
苏伟
青华平
曾理
董立民
Original Assignee
华为技术有限公司
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Filing date
Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end

Definitions

  • the present invention relates to the field of data transfer technologies and, more particularly, to a method and apparatus for processing Ethernet data. Background technique
  • the Ethernet transmission rate has evolved from 10 Mbit/s, 100 Mbit/s, 1 Gbit/s, 10 Gbit/s to the current 40 Gbit/s and 100 Gbit/s with the development of technology (hereinafter referred to as 40G and 100G respectively). ), the current 40G and 100G Ethernet has been widely used.
  • the Ethernet architecture includes the physical layer, data link layer, and network layer.
  • the physical layer mainly includes a Reconciliation Sublayer (RS), a Physical Coding Sublayer (PCS), a Physical Medium Attachment (PMA), and a Physical Medium Dependent. , PMD).
  • RS Reconciliation Sublayer
  • PCS Physical Coding Sublayer
  • PMA Physical Medium Attachment
  • PMD Physical Medium Dependent.
  • ⁇ interface is analog interface, for 100Gbit/sec (100 Gigabit bit per second, the following is called 100G) Ethernet transmission rate, ⁇ interface is 100G media independent interface (100 Gigabit Media Independent Interface, CGMII ).
  • the PCS sublayer and the PMA sublayer are connected by an Attachment Unit Interface (AUI).
  • the AUI interface is a physical interface. For 100 Gbit/s (100 Gigabit bit per second, the following is called 100G) Ethernet transmission. Rate, the AUI interface is a 100 Gigabit Attachment Unit Interface (CAUI).
  • the RS sublayer converts a medium access control (MAC) frame into CGMII interface data and transmits the CGMII interface data to the PCS sublayer.
  • MAC medium access control
  • the PCS sublayer performs 64B/66B encoding on the CGMII interface data, converts it into 66B code block data, and then distributes the 66B code block data into multiple logical channels.
  • the PMA sublayer performs FEC (forward error correction) encoding processing on the data in units of logical channels, and transmits the data to the PMD sublayer, and compresses the synchronization header of each 66B code block in each logical channel.
  • FEC forward error correction
  • the PMD sublayer modulates the data received from the PMA sublayer onto the optical carrier for transmission.
  • the FEC check space is provided by compressing the sync header of the 66B code block, and the gain is low; the data is FEC encoded in units of logical channels, and the delay is high.
  • the low gain, high latency FEC encoding method is not suitable for high speed Ethernet to transmit data over long distances.
  • next-generation Ethernet rate is likely to be 400G, 1T, 1.6 ⁇ .
  • the Ethernet interface with the super 100G rate can be used to interconnect the backbone routers, or between the core switches, or between the backbone routers and the transmitting devices, or the carrier's cloud network data center.
  • high-order modulation and multi-channel are optional technologies.
  • the communication rate of a single channel can be increased as much as possible; in addition, multi-channel parallel transmission is adopted to improve the overall communication rate.
  • high-rate Ethernet needs to consider introducing FEC function, maintaining high gain and low latency, and meeting the error-free transmission requirements of high-speed Ethernet at low cost.
  • Ethernet In addition, as the Ethernet rate increases, multi-channel and high-order modulation become application trends. In the future, high-speed Ethernet will have a variety of transmission forms. For example, a single channel adopts different modulation patterns, different channel numbers, and different rates. This difference also has a difference in gain requirements for FEC. Therefore, it is also necessary to consider how to be compatible with the diversity of multi-channel transmission. Taking 400G bit/s (hereinafter referred to as 400G) as an example, 16 channels of 25G channels may be used in the future, and each channel adopts 25G baud rate and NRZ (Non Return to Zero) modulation pattern.
  • 400G 400G bit/s
  • NRZ Non Return to Zero
  • each channel uses 25G baud rate and PAM4 (Pulse Amplitude Modulation 4) modulation pattern to achieve single channel 50G rate; or use 4 channels 100G channel
  • PAM4 Pulse Amplitude Modulation 4
  • Each channel uses 25G baud rate and PAM16 modulation pattern to achieve single channel 100G rate.
  • the FEC coding for a specific number of optical channels is only fixed to the specific number of optical channels; if the optical channels are diverse, the FEC coding mode also needs to be diverse, resulting in diversity of the Ethernet physical layer architecture with FEC function.
  • an embodiment of the present invention provides a method and an apparatus for processing Ethernet data to satisfy High-speed Ethernet transmits data over long distances with high gain, low latency requirements, and adapts to a variety of multi-channel transmission formats.
  • a method for processing Ethernet data including: mapping an Ethernet data to a payload area of a forward error correction FEC frame; performing FEC encoding on the Ethernet data mapped to the FEC frame, and encoding the FEC Generating verification information is placed in an FEC area of the FEC frame; adding overhead information to the FEC frame, the overhead information including a frame header indication FAS and a logical channel label LLM; and the FAS and the FEC frame Information other than the LLM is scrambled; the FEC frame is distributed to multiple channels for transmission.
  • the distributing the FEC frame to multiple channels for transmission includes: distributing the FEC frame into N logical channel data by using an integer multiple of the FEC symbol size as the distribution granularity, where The value is a common multiple of the number of electrical channels M and the number of optical channels X.
  • the distribution granularity is greater than or equal to the number of bytes occupied by the FAS and the LLM; and the data of the N logical channels is multiplexed into the data of the M electrical channels.
  • the AUI interface data is multiplexed into the X-channel optical channel data, and is transmitted through the X-channel optical channel.
  • the value of N is the least common multiple of the number of electrical channels M and the number of optical channels X.
  • the distributing the FEC frame to multiple channels for transmission specifically: distributing the FEC frame as an integer multiple of a FEC symbol size as a distribution granularity
  • N-channel logical channel data multiplex the N-channel logical channel data into X-channel optical channel data, and transmit the data through the X-channel optical channel, where N is an integer multiple of the number of optical channels X, and the distribution granularity is greater than or equal to FAS and The number of bytes occupied by the LLM.
  • the Ethernet data is used as a medium access control MAC frame, and each MAC frame in the MAC frame is a slave media.
  • the Ethernet data is code block data
  • each code block in the code block data is a media independent interface.
  • the interface data is encoded.
  • the code block data is one of 66B code block data, 65B code block data, and 257B code block data.
  • a method for processing Ethernet data comprising: Retrieving a forward error correction FEC frame in the transmitted data; performing descrambling on the information other than the frame header indication FAS and the logical channel label LLM in the FEC frame; according to the verification information carried in the FEC frame The FEC frame performs error correction; and de-maps the Ethernet data from the payload area of the FEC frame.
  • the recovering the FEC frame from the data transmitted by the multi-channel includes: demodulating the X-channel optical channel data from the X-channel optical channel; and the X-channel optical channel data Demultiplexing into M channel data, forming an AUI interface data of the adaptation unit interface; demultiplexing the AUI interface data into N logical channel data, wherein the value of N is a common multiple of the number of electrical channels M and the number of optical channels X; Searching for a frame header indication FAS in the N logical channel data, confirming a distribution granularity, the distribution granularity being an integer multiple of the FEC symbol size; aligning the N logical channel data according to the FAS, marking the LLM according to the logical channel The N logical channel data is rearranged and reorganized into FEC frames.
  • the value of N is the least common multiple of the number of electrical channels M and the number of optical channels X.
  • the distributing the FEC frame to multiple channels for transmission specifically: distributing the FEC frame as an integer multiple of a FEC symbol size as a distribution granularity
  • N-channel logical channel data multiplex the N-channel logical channel data into X-channel optical channel data, and transmit the data through the X-channel optical channel, where N is an integer multiple of the number of optical channels X, and the distribution granularity is greater than or equal to FAS and The number of bytes occupied by the LLM.
  • the code block data is one of 66B code block data, 65B code block data, and 257B code block data.
  • a third aspect provides a processing device for Ethernet data, the device comprising a mapping module, an FEC processing module, a scrambling module, and a distribution module; the mapping module mapping the received Ethernet data to a net of the forward error correction FEC frame And carrying the FEC frame to the FEC processing module; the FEC processing module receives the FEC frame transmitted by the mapping module, performs FEC encoding on the Ethernet data mapped to the FEC frame, and places the verification information generated by the FEC encoding into the FEC area of the FEC frame, adding overhead information to the FEC frame, where the overhead information includes a frame header indication FAS and a logical channel label LLM, and transmitting the FEC frame to the scrambling code module; the scrambling code module is configured to receive the FEC Processing the FEC frame transmitted by the module, scrambling information other than the FAS and the LLM in the FEC frame, and transmitting the scrambled FEC frame to the distribution module; the distribution module is configured to receive the FEC transmitted by the scrambling module
  • the distribution module includes a distribution submodule, a first multiplexing submodule, and a second multiplexing submodule; and the distribution submodule is configured to distribute the FEC frame as N logical channel data. And transmitting to the first multiplex sub-module, where N is a common multiple of the number of electrical channels M and the number of optical channels X; the first multiplex sub-module is configured to receive N logical channel data transmitted by the distribution sub-module, and the N-way
  • the logical channel data is multiplexed into M-channel electrical channel data, constitutes an adaptation unit interface AUI interface data, and transmits the AUI interface data to the second multiplexing sub-module; the second multiplexing sub-module is configured to receive the first multiplexing
  • the AUI interface data transmitted by the submodule is further multiplexed into the X channel optical channel data and transmitted through the X channel optical channel.
  • the value of N is the least common multiple of the number of electrical channels M and the number of optical channels X.
  • the mapping module includes an extraction submodule and a mapping submodule; and the extraction submodule is configured to extract from the media independent interface/interface data.
  • the medium access control MAC frame is transmitted to the mapping sub-module; the mapping sub-module is configured to receive the MAC frame transmitted by the extraction sub-module, and map the MAC frame to the payload area of the FEC frame.
  • the mapping module includes an encoding submodule and a mapping submodule;
  • the medium-independent interface/interface data is encoded to obtain code block data, and is sent to the mapping sub-module;
  • the mapping sub-module is configured to receive the code block data transmitted by the encoding sub-module, adopting a bit synchronization mapping procedure BMP or asynchronous mapping mode,
  • the code block data is mapped to a payload area of the FEC frame.
  • the asynchronous mapping manner is a general mapping procedure GMP in the standard G.709.
  • the code block data is 66B code block data, 65B code block data, and 257B code block.
  • the code block data is 66B code block data, 65B code block data, and 257B code block.
  • the code block data is 66B code block data, 65B code block data, and 257B code block.
  • a fourth aspect provides a processing device for Ethernet data, where the device includes a recovery module, a descrambling code module, a decoding module, and a demapping module; the recovery module is configured to recover an FEC frame from data transmitted by multiple channels, and Sending the FEC frame to the descrambling code module; the descrambling code module is configured to receive the FEC frame sent by the recovery module, and perform information other than the FAS and the LLM in the FEC frame.
  • the decoding module is configured to receive the FEC frame sent by the descrambling code module, and correct the FEC frame according to the check information carried in the FEC frame The error is then sent to the demapping module; the demapping module is configured to receive the FEC frame sent by the decoding module 426, and de-map the Ethernet data from the payload area of the FEC frame.
  • the recovery module includes a demodulation submodule, a first demultiplexing submodule, a second demultiplexing submodule, a framing submodule, and a recombination submodule; Demodulating X channel optical channel data from the X channel optical channel, and transmitting the X channel optical channel data to the first demultiplexing submodule; the first demultiplexing submodule is configured to receive the demodulation submodule transmission X-channel optical channel data, demultiplexing the X-channel optical channel data into M-channel electrical channel data, forming CDAUI interface data, and transmitting the CD AUI interface data to the second demultiplexing sub-module; The demultiplexing submodule is configured to receive CDAUI interface data transmitted by the first demultiplexing submodule, demultiplex the CDAUI interface data into N logical channel data, and transmit the N logical channel data to a fixed frame a submodule, where the value of N is a common multiple of
  • the value of N is the least common multiple of the number of electrical channels M and the number of optical channels X.
  • the recovery module includes a demodulation submodule, a framing submodule, a demultiplexing submodule, and a recombination submodule; and the demodulation submodule is configured to demodulate from the X channel optical channel.
  • the framing sub-module is configured to receive the X-channel optical channel data transmitted by the demodulation sub-module, where the X-channel optical The search frame header in the channel data indicates FAS, and then transmitted to the demultiplexing sub-module;
  • the demultiplexing sub-module is configured to receive the X-channel optical channel data transmitted by the fixed-frame sub-module, and demultiplex the X-channel optical channel data into N logical channel data, and the N logical channel data is transmitted to the recombination sub-module, wherein the value of N is a common multiple of the number of electrical channels M and the number of optical channels X, and the distribution granularity is greater than or equal to the words occupied by the FAS and the LLM.
  • the recombination sub-module is configured to receive N pieces of logical channel data transmitted by the demultiplexing sub-module, and align the N-way logical channel data according to the FAS, and rearrange the N-way logical channel data according to the logical channel mark LLM, Reorganized into FEC frames
  • the code block data is one of 66B code block data, 65B code block data, and 257B code block data.
  • a fifth aspect provides a computer system for processing Ethernet data, including a memory and a processor; a memory for storing program information; a processor for mapping the Ethernet data to a payload area of the forward error correction FEC frame, the mapping to Performing FEC encoding on the ETC data of the FEC frame, and placing the check information generated by the FEC encoding into the FEC area of the FEC frame, adding overhead information to the FEC frame, where the overhead information includes a frame header indicating FAS and logic Channel tag LLM, scrambling information other than the FAS and LLM in the FEC frame, and distributing the FEC frame to multiple channels for transmission; the processor is coupled to the memory for Control execution of the program.
  • the processor specifically distributes the FEC frame into N logical channel data by using an integer multiple of the FEC symbol size as the distribution granularity, where the value of N is the number of electrical channels and the number of optical channels X. a common multiple, the distribution granularity is greater than or equal to the number of bytes occupied by the FAS and the LLM; and the N logical channel data is multiplexed into M electrical channel data to form an AUI interface data of the adaptation unit interface; The data is multiplexed into X-channel optical channel data and transmitted through the X-channel optical channel.
  • the value of N is the least common multiple of the number of electrical channels M and the number of optical channels X.
  • the processor is specifically multiplexed into X-channel optical channel data by using integer channel data of FEC symbol size, and is transmitted through an X-channel optical channel, where N is an integer multiple of the number of optical channels X.
  • the distribution granularity is greater than or equal to the number of bytes occupied by the FAS and the LLM.
  • the Ethernet data is used as a medium access control MAC frame, and each MAC frame in the MAC frame is a slave media.
  • the Ethernet data is code block data
  • each code block in the code block data is a media independent interface.
  • the interface data is encoded.
  • the code block data is one of 66B code block data, 65B code block data, and 257B code block data.
  • a sixth aspect provides a computer system for processing Ethernet data, including a memory and a processor; a memory for storing program information; and a processor for recovering a forward error correction FEC frame from the multi-channel transmitted data, for the FEC
  • the information in the frame except the frame header indicating the FAS and the logical channel label LLM is descrambled, and the FEC frame is error-corrected according to the check information carried in the FEC frame; and the payload from the FEC frame
  • the area is mapped out of the Ethernet data; the processor is coupled to the memory for controlling execution of the program.
  • the processor demodulates the X channel optical channel data from the X channel optical channel, and demultiplexes the X channel optical channel data into the M channel data to form an adaptation unit.
  • Interface AUI interface data demultiplexing the AUI interface data into N logical channel data, where N is a common multiple of the number of electrical channels M and the number of optical channels X; searching for frame headers in the N logical channel data Instructing the FAS to confirm the distribution granularity, the distribution granularity being an integer multiple of the FEC symbol size; aligning the N logical channel data according to the FAS, rearranging the N logical channel data according to the logical channel label LLM, and reorganizing into FEC frame.
  • the value of N is the least common multiple of the number of electrical channels M and the number of optical channels X.
  • the processor is specifically multiplexed into X-channel optical channel data by using integer channel data of FEC symbol size, and is transmitted through an X-channel optical channel, where N is an integer multiple of the number of optical channels X.
  • the distribution granularity is greater than or equal to the number of bytes occupied by the FAS and the LLM.
  • the code block data is one of 66B code block data, 65B code block data, and 257B code block data.
  • the Ether data is FEC-encoded before the Ethernet data is distributed into multiple channels for transmission, and the high-speed Ethernet long-distance transmission data is required for high gain and low delay, and the multi-channel is adapted.
  • the form of transmission is DRAWINGS
  • FIG. 2 is a schematic structural diagram of a medium access control FEC frame according to an embodiment of the present invention.
  • FIG. 4 is a schematic diagram of an AUI interface of an adaptation unit interface according to an embodiment of the present invention
  • FIG. 6 is a flowchart of a method for mapping steps in FIG. 5 according to an embodiment of the present invention
  • FIG. 7 is a schematic diagram of processing of Ethernet data in an embodiment of the present invention.
  • FIG. 8 is a schematic diagram of a FEC frame coding process of a flowchart of a method for processing Ethernet data at a receiving end according to an embodiment of the present invention
  • Figure 9 is a flow chart showing the method of the recovery step of Figure 8 of the embodiment of the present invention.
  • FIG. 10 is a flowchart of another method for recovering steps in FIG. 8 according to an embodiment of the present invention
  • FIG. 11 is a schematic diagram of distributing FEC frames to multiple logical channels in an embodiment of the present invention
  • FIG. 12 to FIG. 16 are embodiments of the present invention.
  • FIG. 17 to FIG. 21 are structural diagrams of a processing apparatus for transmitting Ethernet data in an embodiment of the present invention
  • FIG. 22 is another processing apparatus of Ethernet data in an embodiment of the present invention
  • FIG. 23 and FIG. 24 are structural diagrams of the memory of FIG. 22 according to an embodiment of the present invention. detailed description
  • the rate units mentioned in this article are bits per second (bit/s), "G” indicates a rate level of gigabits per second or gigabits per second, and “T” indicates a rate level of terabits per bit. second.
  • the "E” in “GE” mentioned in this document indicates the class of data in the data of Ethernet, for example, 100GE means that the rate of Ethernet data is 100 Gbits per second.
  • the character "/" in this article generally means that the context before and after the object is an "or" relationship.
  • the embodiment of the present invention defines a structure of an FEC frame, and proposes an Ethernet data processing method and apparatus. As shown in FIG. 2, the structure of the FEC frame is defined as 4 rows * 4080 columns, including an overhead area, a payload area, and an FEC area.
  • the overhead area is used to carry a Frame Alignment Signal (FAS) and a Logical Lane Marker (LLM);
  • the frame header indication is used to indicate the FEC frame, and the distribution granularity boundary of the FEC frame is identified;
  • the logical channel mark is used to indicate Each logical channel of the FEC frame implements N-way logical channel differentiation and labeling of the FEC frame.
  • the frame header indication is located in the 1st to 3rd columns of the FEC frame, which occupies 3 bytes;
  • the logical channel marker is located in the 1st line of the FEC frame, 4th ⁇ ' J , which occupies 1 byte, and its value range It is 0 ⁇ 255.
  • the payload area is divided into a plurality of blocks for carrying Ethernet data; for example, the payload area is divided into 476 blocks, and the size of each block is 257 bits, that is, 257B (B is an abbreviation of bit), a total of 15291.5 words Section.
  • the FEC area is used to carry the verification information generated by the FEC coding; for example, the FEC area is located in the 1-4th line of the FEC frame, the 3825-4080 column, which occupies 4 rows * 256 columns, a total of 1024 bytes.
  • the size is also 64 bits.
  • the Chinese name of RS Reconciliation Sublayer
  • the overhead area further includes reserved bytes, for example, 0.5 reserved bytes, located in the first 4 bits of the 5th column of the 1st row, and the reserved bytes are padded with 0 when not in use.
  • the reserved byte is used to carry check information, for example, bearer BIP (Bit Interleaved Parity) check information, used to verify the payload area.
  • the Ethernet data processing method includes: mapping Ethernet data to a payload area of a FEC (forward error correction) frame; performing FEC encoding on the mapped Ethernet data in the FEC frame, and generating the FEC encoding And verifying information is placed in an FEC area of the FEC frame; adding overhead information to the FEC frame, where the overhead information includes a frame header indication (FAS) and a logical channel label (LLM); scrambling the FEC frame; And distributing the FEC frame as multiple channels and transmitting.
  • FEC forward error correction
  • the Ethernet data is a 257B code block stream.
  • the Ethernet data processing method includes: synchronously mapping 257B code block stream bits to a payload area of an FEC frame, the payload area of the FEC frame carrying 476 257B code blocks; mapping in a payload area of the FEC frame
  • FES head indication
  • LLM logical channel labeling
  • the Ethernet architecture of the embodiment of the present invention includes a physical layer, a data link layer, a network layer, and the like.
  • the physical layer mainly includes a Reconciliation Sublayer (RS), a Physical Coding Sublayer (PCS), a Physical Medium Attachment (PMA), and a Physical Medium Dependent. , PMD).
  • RS Reconciliation Sublayer
  • PCS Physical Coding Sublayer
  • PMA Physical Medium Attachment
  • PMD Physical Medium Dependent.
  • the RS sublayer and the PCS sublayer are connected by a Media Independent Interface (MIL), and the Mil interface is an analog interface; for example, for a 400G Ethernet transmission rate, the ⁇ interface is a 400G medium independent interface (400 Gigabit Media Independent Interface) , CDGMII).
  • MIL Media Independent Interface
  • CDGMII 400G medium independent interface
  • the AUI interface is a physical interface; for example, for a 400G Ethernet transmission rate, the AUI interface is a 400G Gigabit Attachment Unit Interface (CDAUI).
  • CDAUI 400G Gigabit Attachment Unit Interface
  • the CDAUI interface can be defined as follows:
  • CDAUI-16 consisting of 16 25G electrical signals
  • CDAUI-8 consisting of 8 channels of 50G electrical signals
  • CDAUI-4 consisting of 4 100G electrical signals.
  • the Ethernet data processing method of the embodiment of the present invention is completed in the PCS sublayer of the physical layer, and may also be completed in the PMA sublayer.
  • the Ether data is FEC-encoded before the Ethernet data is distributed into multiple channels for transmission, and the high-speed Ethernet long-distance transmission data is required for high gain and low delay, and the multi-channel is adapted.
  • the form of transmission is FEC-encoded before the Ethernet data is distributed into multiple channels for transmission, and the high-speed Ethernet long-distance transmission data is required for high gain and low delay, and the multi-channel is adapted.
  • the form of transmission is
  • the embodiment of the present invention describes a method for processing Ethernet data by taking a 400G Ethernet transmission rate as an example, and the method is implemented in a PCS sublayer.
  • Step 102 Map the Ethernet data to the payload area of the FEC frame.
  • the Ethernet data is a MAC (Media Access Control) frame
  • each MAC frame in the MAC frame is extracted from the CDGMII interface data transmitted by the RS sublayer.
  • CGMlK 100 Gigabit Media Independent Interface
  • 100G media independent interface 100G interface data
  • CDGMII interface data It consists of 64-bit data and 8-bit control code.
  • step 102 uses GFP-F (Frame-Mapped Generic framing Procedure) to directly map the MAC frame to the payload area of the FEC frame.
  • the Ethernet data is 66B code block data
  • each 66B code block in the 66B code block data is obtained by 64B/66B encoding the CDGMII interface data by the PCS sublayer.
  • the 66B code blocks contain 64-bit data and a 2-bit sync header.
  • the Ethernet data is 65B code block data
  • each 65B code block in the 65B code block data is 64B/66B encoded by the PCS sublayer to obtain the 66B code of the CDGMII interface data.
  • the block is then compressed by compressing the 2-bit sync header of the 66B code block into 1 bit to obtain the 65B code block.
  • the Ethernet data is 257B code block data
  • each 257B code block in the 257B code block data is 256B/257B performed by a PCS sublayer pair 65B code block or a 66B code block.
  • the code is obtained, and the CDGMII interface data can also be encoded by the PCS sublayer.
  • step 102 may adopt a BMP (Bit Synchronous Mapping Procedure) or an asynchronous mapping method, for example, a GMP (Generic Mapping Procedure) in the standard G.709,
  • BMP Bit Synchronous Mapping Procedure
  • GMP Generic Mapping Procedure
  • Ethernet data and its mapping manner there may be other types of the Ethernet data and its mapping manner.
  • the above data types and their mapping manners are not limited herein.
  • Step 104 Perform FEC encoding on the Ethernet data mapped to the FEC frame, and place the verification information generated by the FEC encoding into the FEC area of the FEC frame.
  • Each line of the FEC frame is split into 16 sub-rows using a byte interleaving method, and FEC encoding is performed independently for each sub-line, according to the first to the 239th of each sub-line.
  • the FEC check byte calculated by the byte is placed in the 240th to 256th bytes of the same subrow.
  • the position of each byte i in each row of the FEC frame is expressed as: j+16* ( i-1 ); where j is the sub-row number, which ranges from 1 to 16; i is the sub-row of each sub-line Byte position, which ranges from 1 to 256.
  • the coding mode of the FEC coding is not limited in the embodiment of the present invention.
  • Step 106 Add overhead information to the FEC frame, where the overhead information includes a frame header indication
  • FAS FAS
  • LLM Logical Channel Mark
  • the scrambling method can use self-synchronizing scrambling code.
  • the scrambling code polynomial can be, but is not limited to, 1 + x39 + x58. It can also use frame synchronization scrambling code to scramble the code in units of FEC frames.
  • the scrambling code polynomial can be but not limited to Use 1 + X + x3 + xl2 + xl6.
  • Step 110 Distribute the FEC frame to multiple channels for transmission.
  • the FEC frame is distributed into multiple logical channel data, and the multiple logical channel data is multiplexed according to the actual number of optical channels, thereby being compatible with a plurality of different optical channel applications.
  • step 110 specifically includes the following processing steps.
  • Step 1102 Distribute the FEC frame as N logical channel data, where N is a common multiple of the number of electrical channels M and the number of optical channels X.
  • N uses the least common multiple of the number M of electrical channels and the number X of optical channels.
  • the electrical interface rate adopts the 25G rate level, and the number of electrical channels M is 16; assuming that the number of optical channels X is 8, the number of distributed logical channels N is 16, that is, the FEC frame is distributed as 16 logical channel data.
  • the number of electrical channels is the number of electrical channels of the Adaptation Unit Interface (AUI), and the electrical channel interface and the optical channel interface of multiple rates are adapted by this mechanism.
  • AUI Adaptation Unit Interface
  • Step 1104 The N-channel logical channel data is multiplexed into the M-channel electrical channel data to form CDAUI interface data.
  • the N logical channels are divided into M groups, and each group includes N/M logical channels, where N and M are positive integers, N is an integer multiple of M; and each group of N/M logical channels Data is multiplexed into 1 channel of data.
  • N and M are positive integers
  • N is an integer multiple of M
  • each group of N/M logical channels Data is multiplexed into 1 channel of data.
  • 16 logical channels are divided into 4 groups, each group includes 4 logical channels, and 4 channels of logical channel data for each group are polled and multiplexed into 1 channel data with 4 bytes of distribution granularity. .
  • the N logical channel data directly constitutes the CDAUI interface data.
  • Step 1106 further multiplex the CDAUI interface data into X-channel optical channel data, and further multiplex the M-channel electrical channel data into X-channel optical channel data, and transmit the data through the X-channel optical channel, that is, the X-channel optical channel data.
  • Each of the data is modulated into one optical channel for transmission.
  • Step 1106 and step 1104 use the same multiplexing method.
  • the N logical channel data if the N logical channel data does not pass through the CDAUI interface, the N logical channel data is multiplexed into X optical channel data, where the value of N is Is an integer multiple of the number of optical channels X.
  • the FEC frame is distributed into N logical channel data with an integer multiple of the FEC symbol size as the distribution granularity, and is multiplexed in units of the distribution granularity.
  • the distribution granularity is greater than or equal to the number of bytes occupied by the FAS and the LLM.
  • the distribution granularity is not mandatory. It is to be noted that the distribution granularity must be an integer multiple of the FEC symbol size, and a space of granularity can be guaranteed to carry FAS and LLM.
  • the FEC frame is distributed into N logical channel data in a bit interleaved manner and multiplexed in units of bits.
  • the FEC frame may be directly distributed to the X optical channel transmission, that is, The FEC frame is modulated onto the optical carrier of the X-channel optical channel for transmission at an integer multiple of the FEC symbol size.
  • the embodiment of the present invention uses a 400G Ethernet transmission rate as an example to describe the processing method of the Ethernet data, and the method is implemented in the PCS sublayer.
  • Step 202 Resume the FEC frame from the data transmitted by the multi-channel.
  • Step 204 Perform descrambling on information other than a frame header indication (FAS) and a logical channel label (LLM) in the FEC frame.
  • FAS frame header indication
  • LLM logical channel label
  • Step 206 Perform error correction on the FEC frame according to the check information carried in the FEC frame.
  • Step 208 Demap the Ethernet data from the payload area of the FEC frame.
  • Ethernet data is 66B code block data
  • the 66B code block data is further subjected to 64B/66B decoding processing to form CDGMII interface data, and is sent to the RS sublayer.
  • the CDMA-F is used to demap the MAC frame from the payload area of the FEC frame, and convert the MAC frame into CDGMII interface data. , sent to the RS sublayer.
  • step 202 includes the following processing steps.
  • Al Demodulate the X channel optical channel data from the X channel.
  • A2 Demultiplexing the X-channel optical channel data into M-channel electrical channel data to form CDAUI interface data, and each of the M-channel electrical channel data is transmitted in one electrical channel.
  • N is the number of electrical channels A common multiple of M and the number of optical channels X.
  • the value of N is the least common multiple of the number M of electrical channels and the number X of optical channels.
  • A4 Search for a frame header indication (FAS) in the N logical channel data.
  • FAS frame header indication
  • A5. Align the N logical channel data according to the FAS, rearrange the N logical channel data according to the logical channel label (LLM), and reorganize into an FEC frame.
  • LLM logical channel label
  • the X-channel optical channel data if the X-channel optical channel data does not pass through the CDAUI interface, the X-channel optical channel data is demultiplexed into N logical channel data in units of bits, where N is taken.
  • the value is an integer multiple of the number of optical channels X.
  • step 202 includes the following processing steps.
  • B2 Searching for a frame header indication (FAS) in the X-channel optical channel data to determine a distribution granularity boundary when multiplexing, wherein the distribution granularity is an integer multiple of the FEC symbol size.
  • FAS frame header indication
  • the X-channel optical channel data is demultiplexed into the N-channel logical channel data by using the distribution granularity, where the value of N is an integer multiple of the number of optical channels X.
  • the X-channel optical channel data passes through the CDAUI interface in step b3, the X-channel optical channel data is first demultiplexed into M-channel power in units of the distribution granularity.
  • the channel data is configured to form CDAUI interface data, and the CDAUI interface data is demultiplexed into N logical channel data in units of the distribution granularity, wherein the value of N is a common multiple of the number of electrical channels M and the number of optical channels X.
  • the value of N is the least common multiple of the number of electrical channels M and the number of optical channels X.
  • the 0-255 distribution granularity is equal to the number of bytes occupied by the FAS and LLM.
  • the LLM modulo 16 is 0 corresponding to the 0th logical channel, the LLM modulo 16 is 1 corresponding to the 1st logical channel, and so on, and the LLM modulo 16 is 15 corresponding to the 15th logical channel.
  • the transmitting end polls the first FEC frame in a 4-byte distribution granularity from the 0th logical channel, that is, the first 4-byte distributed granularity (including FAS and LLM) is distributed as the 0th logical channel.
  • the second 4-byte distribution particle is distributed as the first logical channel, which is distributed sequentially.
  • the 16th 4-byte distribution particle is distributed as the 15th logical channel, and the 17th 4-byte distribution particle is distributed again as the 0th logical Channels are distributed sequentially until the last 4-byte distribution of particles is distributed as the 15th logical channel.
  • the second FEC frame is polled and distributed from the first logical channel in a 4-byte distribution granularity, that is, the first 4-byte distributed granularity (including FAS and LLM) is distributed as the first logical channel, and the second The 4 bytes of distributed particles are distributed as the 2nd logical channel, which is distributed sequentially.
  • the 15th 4-byte distribution particle is distributed as the 15th logical channel
  • the 16th 4-byte distributed particle is distributed as the 0th logical channel.
  • the 17 4-byte distribution granules are again distributed as the first logical channel, which is sequentially distributed until the last 4-byte distribution granule is distributed as the 0th logical channel.
  • the third FEC frame is polled and distributed in sequence from the second logical channel with a 4-byte distribution granularity, until the 16th FEC frame is polled and distributed from the 15th logical channel in order to be distributed in a 4-byte distribution. .
  • the distribution process of the 1st to 16th FEC frames is repeated. This ensures that the FAS and LLM polling occurs in each logical channel, and the LLM modulo 16 (ie, the remainder of the LLM divided by 16) in the 0 ⁇ 15th logical channel is 0 ⁇ 15, respectively, for the receiving end to distinguish 16 logics. aisle.
  • the number of each logical channel can be obtained through the LLM mode 16.
  • the rearrangement processing is performed according to the number of each logical channel, and is restored to the order of the 0th to 15th logical channels.
  • the logical channels of each channel are aligned, and the alignment pattern is shown as the position of the FAS in the logical channel of the 0 ⁇ 16th channel in Fig.11.
  • the method for processing Ethernet data proposed by the embodiment of the present invention may also be implemented in a PMA sublayer, where the method is implemented in the PMA sublayer and the steps implemented in the PCS sublayer are the same, and the difference between the two solutions is only in the mapping and demapping steps.
  • the type of Ethernet data mentioned is different. Specifically, taking the 400G Ethernet transmission rate as an example, in the solution implemented by the method in the PMA sublayer, the Ethernet data mentioned in step S102 of FIG. 5 is the CDMII interface data transmitted by the PCS sublayer, and step 208 of FIG. 8 is mentioned.
  • the ether data is the CDAUI interface data.
  • the PCS sublayer processing can be continued.
  • MLD Multi-Channel Distribution
  • the embodiment of the present invention uses a 400G Ethernet transmission rate as an example to describe the processing device 34 of the Ethernet data.
  • the device 34 is integrated at the transmitting end, and the device 34 performs the Ethernet data disclosed in the foregoing embodiment. Approach.
  • the apparatus 34 includes a mapping module 342, an FEC processing module 344, a scrambling module 346, and a distribution module 348.
  • the mapping module 342 is configured to map the received Ethernet data to the payload area of the FEC frame and transmit the FEC frame to the FEC processing module 344.
  • the FEC processing module 344 is configured to receive the FEC frame transmitted by the mapping module 342, perform FEC encoding on the Ethernet data mapped to the FEC frame, and place the check information generated by the FEC encoding into the FEC area of the FEC frame, where the FEC frame is The overhead information is added, wherein the overhead information includes a frame header indication (FAS) and a logical channel label (LLM), and the FEC frame is transmitted to the scrambling code module 346.
  • FES frame header indication
  • LLM logical channel label
  • the scrambling code module 346 is configured to receive the FEC frame transmitted by the FEC processing module 344, scramble the information other than the FAS and the LLM in the FEC frame, and transmit the scrambled FEC frame to the distribution module 348.
  • the distribution module 348 is configured to receive the FEC frame transmitted by the scrambling module 346, distribute the FEC frame to multiple channels and transmit through the optical transceiver.
  • the mapping module 342 includes an extraction submodule 3422 and a mapping submodule 3424.
  • the extraction sub-module 3422 is configured to extract a MAC (Media Access Control) frame from the CDGMII interface data and transmit it to the mapping sub-module 3424.
  • MAC Media Access Control
  • the mapping sub-module 3424 is configured to receive the MAC frame transmitted by the extraction sub-module 3422, and map the MAC frame to the FEC frame by using a GFP-F (Frame-Mapped Generic framing Procedure) Payload area.
  • GFP-F Fram-Mapped Generic framing Procedure
  • the mapping module 342 includes an encoding sub-module 3426 and a mapping sub-module 3428.
  • the encoding sub-module 3426 is used to encode the CDGMII interface data to obtain code block data and transmit it to the mapping sub-module 3428.
  • the code block data may be 65B or 66B code block data, or may be 257B code block data.
  • the mapping sub-module 3428 is configured to receive the code block data transmitted by the encoding sub-module 3426, using BMP (Bit Synchronous Mapping Procedure), or asynchronous mapping mode, for example, GMP (Generic Mapping Procedure) in Standard G.709, mapping the code block data to the net of the FEC frame Lotus area.
  • BMP Bit Synchronous Mapping Procedure
  • GMP Generic Mapping Procedure
  • mapping manner is not limited herein.
  • the distribution module 348 includes a distribution submodule 3482, a first multiplexing submodule 3484, and a second multiplexing submodule 3486.
  • the first multiplex sub-module 3484 is given, where N is a common multiple of the number of electrical channels M and the number of optical channels X.
  • N uses the least common multiple of the number of electrical channels M and the number of optical channels X.
  • the first multiplexing submodule 3484 is configured to receive N logical channel data transmitted by the distribution submodule 3482, multiplex the N logical channel data into M electrical channel data, form CDAUI interface data, and configure the CDAUI interface. The data is passed to the second multiplex sub-module 3486.
  • the N logical channels are divided into M groups, and each group includes N/M logical channels, where N and M are positive integers, N is an integer multiple of M; and each group of N/M logical channels Data is multiplexed into 1 channel of data.
  • N logical channel data directly constitutes CDAUI interface data.
  • the second multiplex sub-module 3486 is configured to receive the CDAUI interface data transmitted by the first multiplex sub-module 3484, further multiplex the CDAUI interface data into X-channel optical channel data, and further multiplex the M-channel electrical channel data into The X channel optical channel data is transmitted through the X channel optical channel, that is, each channel in the X channel optical channel data is modulated to be transmitted by one optical channel.
  • the first multiplexing sub-module 3484 and the second multiplexing sub-module 3486 are multiplexed in the same manner.
  • the distribution module 348 includes a distribution sub-module 3487 and a multiplexing sub-module 3489.
  • the distribution sub-module 3487 is configured to distribute the FEC frame as N-way logical channel data and transmit it to the multiplexing sub-module 3489.
  • the multiplexing sub-module 3489 is configured to receive N logical channel data transmitted by the distribution sub-module 3487, and multiplex the N logical channel data into X-channel optical channel data, where the value of N is an integer multiple of the number of optical channels X. .
  • the distribution sub-modules 3482, 3487 distribute the FEC frames into N logical channel data with an integer multiple of the FEC symbol size, and the first multiplexing sub-module 3484, the second complex Using the submodule 3486 and the multiplexing submodule 3489 in units of the distribution granularity Perform a multiplexing operation.
  • the distribution sub-modules 3482, 3487 distribute the FEC frames into N logical channel data in a bit interleaving manner, and the first multiplexing submodule 3484 and the second multiplexing submodule 3486 And the multiplexing sub-module 3489 performs a multiplexing operation in units of bits.
  • the distribution granularity is greater than or equal to the number of bytes occupied by the FAS and the LLM.
  • the distribution granularity is not mandatory. The purpose of this description is that the distribution granularity must be an integer multiple of the FEC symbol size, and a distribution granularity space can carry FAS and LLM.
  • the distribution module 348 can directly distribute the FEC frame to the X channel optical channel for transmission. That is, the FEC frame is modulated onto the optical carrier of the X-channel optical channel for transmission at an integer multiple of the FEC symbol size.
  • the embodiment of the present invention uses a 400G Ethernet transmission rate as an example to describe the processing device 42 of the Ethernet data.
  • the device 42 is integrated at the receiving end, and the device 42 performs the Ethernet data disclosed in the foregoing embodiment. Approach.
  • the apparatus 42 includes a recovery module 422, a descrambling code module 424, a decoding module 426, and a de-mapping module 428.
  • the recovery module 422 is configured to recover the FEC frame from the multi-channel transmitted data and send the FEC frame to the descrambling code module 424.
  • the descrambling code module 424 is configured to receive the FEC frame sent by the recovery module 422, descramble the information in the FEC frame except the FAS and the LLM, and send the descrambled FEC frame to the decoding module 426.
  • the decoding module 426 is configured to receive the FEC frame sent by the descrambling code module 424, perform error correction on the FEC frame according to the check information carried in the FEC frame, and then send the error to the demapping module 428.
  • the demapping module 428 is configured to receive the FEC frame sent by the decoding module 426, and de-map the Ethernet data from the payload area of the FEC frame.
  • the demapping module 428 further performs 64B/66B decoding processing on the 66B code block data to form CDGMII interface data, and sends the data to the RS sublayer.
  • the demapping module 428 demaps the MAC frame from the payload area of the FEC frame by using GFP-F, and converts the MAC frame into The CDGMII interface data is sent to the RS sublayer.
  • the recovery module 422 includes a demodulation sub-module 4222, a first demultiplexing sub-module 4224, a second demultiplexing sub-module 4226, a framing sub-module 4228, and a recombination sub-module 4230.
  • the demodulation sub-module 4222 is configured to demodulate the X-channel optical channel data from the X-channel optical channel, and transmit the X-channel optical channel data to the first demultiplexing sub-module 4224.
  • the first demultiplexing sub-module 4224 is configured to receive the X-channel optical channel data transmitted by the demodulation sub-module 4222, and demultiplex the X-channel optical channel data into the M-channel electrical channel data to form the CDAUI interface data, and The CDAUI interface data is transmitted to the second demultiplexing sub-module 4226, and each of the M-channel electrical channel data is transmitted in one electrical channel.
  • the second demultiplexing sub-module 4226 is configured to receive the CDAUI interface data transmitted by the first demultiplexing sub-module 4224, and demultiplex the CDAUI interface data into N logical channel data, that is, the M-channel electrical channel data. Demultiplexing into N logical channel data, and transmitting the N logical channel data to a fixed frame sub-module 4228.
  • the framing sub-module 4228 is configured to receive the N-way logical channel data transmitted by the second demultiplexing sub-module 4226, search for a frame header indication (FAS) in the N-way logical channel data, and then transmit the data to the recombination sub-module 4230.
  • FAS frame header indication
  • the recombination submodule 4230 is configured to receive the N logical channel data transmitted by the framing submodule 4228, align the N logical channel data according to the FAS, and rearrange the N logical channel data according to the logical channel label (LLM). Recombined into FEC frames and transmitted to the descrambling code module 424.
  • LLM logical channel label
  • the recovery module 422 includes a demodulation sub-module 4252, a framing sub-module 4254, a de-multiplexing sub-module 4256, and Recombination sub-module 4258.
  • the demodulation sub-module 4252 is configured to demodulate the X-channel optical channel data from the X-channel optical channel, and transmit the X-channel optical channel data to the demultiplexing sub-module 4254.
  • the framing sub-module 4254 is configured to receive the X-channel optical channel data transmitted by the demodulation sub-module 4252, search for a frame header indication (FAS) in the X-channel optical channel data, and then transmit the data to the demultiplexing sub-module 4256.
  • FAS frame header indication
  • the demultiplexing sub-module 4256 is configured to receive the X-channel optical channel data transmitted by the framing sub-module 4254, demultiplex the X-channel optical channel data into N-way logical channel data, and transmit the N-way logical channel data.
  • the sub-module 4258 is given.
  • the recombination submodule 4258 is configured to receive N logical channel data transmitted by the demultiplexing submodule 4256, align the N logical channel data according to the FAS, and rearrange the N logical channel data according to a logical channel label (LLM) Reorganizing into an FEC frame and transmitting the FEC frame to the descrambling code module 424.
  • LLM logical channel label
  • the recovery module is used for the multiplexing method of the integer multiple of the FEC symbol size.
  • demodulation sub-module 4232 includes a demodulation sub-module 4232, a framing sub-module 4234, a de-multiplexing sub-module 4236, and a recombination sub-module 4238.
  • the demodulation sub-module 4232 is configured to demodulate the X-channel optical channel data from the X-channel optical channel, and transmit the X-channel optical channel data to the fixed-frame sub-module 4234.
  • the framing sub-module 4234 is configured to receive X-channel optical channel data sent by the demodulation sub-module 4232, search for a frame header indication (FAS) in the X-channel optical channel data, determine a distribution granularity boundary when multiplexing, and The X-channel optical channel data is transmitted to a demultiplexing sub-module 4236, wherein the distribution granularity is an integer multiple of the FEC symbol size.
  • FES frame header indication
  • the demultiplexing sub-module 4236 is configured to receive the X-channel optical channel data transmitted by the framing sub-module 4234, and demultiplex the X-channel optical channel data into an N-way logical channel data by using an integer multiple of the FEC symbol size.
  • the N logical channel data is transferred to the recombination submodule 4238.
  • the recombination submodule 4238 is configured to receive N logical channel data transmitted by the demultiplexing submodule 4236, align the N logical channel data according to the FAS, and rearrange the N logical channel data according to a logical channel label (LLM) Reorganizing into an FEC frame and transmitting the FEC frame to the descrambling code module 424.
  • LLM logical channel label
  • the recovery module 422 includes a demodulation sub-module 4262, a first demultiplexing sub-module 4264, and a second demultiplexing.
  • Sub-module 4266, framing sub-module 4268, and recombination sub-module 4270 are demodulation sub-module 4262, a first demultiplexing sub-module 4264, and a second demultiplexing.
  • Sub-module 4266, framing sub-module 4268, and recombination sub-module 4270 are demodulation sub-module 4262, a first demultiplexing sub-module 4264, and a second demultiplexing.
  • the demodulation sub-module 4262 is configured to demodulate the X-channel optical channel data from the X-channel optical channel and transmit the data to the first demultiplexing sub-module 4264.
  • the first demultiplexing sub-module 4264 is configured to receive the X-channel optical channel data transmitted by the demodulation sub-module 4262, demultiplex the X-channel optical channel data into the M-channel electrical channel data, and form the CDAUI interface data, and The CDAUI interface data is transmitted to the second demultiplexing sub-module 4266, wherein each of the M-channel electrical channel data is transmitted in one electrical channel.
  • the second demultiplexing sub-module 4266 is configured to receive the CDAUI interface data transmitted by the first demultiplexing sub-module 4264, and demultiplex the CDAUI interface data into N logical channel data, that is, The M-channel electrical channel data is demultiplexed into N logical channel data, and the N logical channel data is transmitted to the fixed frame sub-module 4268, wherein the value of N is a common multiple of the number of electrical channels M and the number of optical channels X.
  • the value of N is the least common multiple of the number M of electrical channels and the number X of optical channels.
  • the framing sub-module 4268 is configured to receive N logical channel data sent by the second demodulation sub-module 4266, search for a frame header indication (FAS) in the N-channel logical channel data, determine a distribution granularity boundary when multiplexing, and The N logical channel data is transferred to a recombination sub-module 4270, wherein the distribution granularity is an integer multiple of the FEC symbol size.
  • FES frame header indication
  • the recombination submodule 4270 is configured to receive N logical channel data transmitted by the framing submodule 4268, align the N logical channel data according to the FAS, and rearrange the N logical channel data according to a logical channel label (LLM). Recombined into FEC frames and transmitted to the descrambling code module 424.
  • LLM logical channel label
  • the disclosed systems, devices, and methods may be implemented in other ways.
  • the device embodiments described above are merely illustrative.
  • the division of the unit is only a logical function division.
  • there may be another division manner for example, multiple units or components may be combined or Can be integrated into another system, or some features can be ignored, or not executed.
  • the mutual coupling or direct coupling or communication connection shown or discussed may be an indirect coupling or communication connection through some interface, device or unit, and may be in an electrical, mechanical or other form.
  • the components displayed for the unit may or may not be physical units, ie may be located in one place, or may be distributed over multiple network units.
  • each functional unit in each embodiment of the present invention may be integrated into one processing unit, or each unit may exist physically separately, or two or more units may be integrated into one unit.
  • FIG. 22 shows a schematic diagram of the structure of the Ethernet data processing device, which adopts a general computer system structure.
  • the computer system may be in particular a processor based computer such as a general purpose personal computer (PC), a portable device such as a tablet computer, or a smart phone.
  • the computer system includes a bus, a processor, a memory, a communication interface, an input device, and an output device.
  • the bus can include a path to transfer information between various components of the computer.
  • the processor may be a general purpose central processing unit (CPU), a microprocessor, an application specific integrated circuit (ASIC), or one or more integrated circuits for controlling the execution of the program of the present invention.
  • the computer system also includes one or more memories, which may be read-only memory (ROM) or other types of static storage devices that store static information and instructions, random access memory (RAM) or may be stored. Other types of dynamic storage devices for information and instructions may also be disk storage. These memories are connected to the processor via a bus.
  • the input device can include a device or a physical interface to receive data and information input by the user, such as a keyboard, mouse, camera, scanner, light pen, voice input device, touch screen, and the like.
  • the output device can include a device or a physical interface to allow output of information to the user, including display screens, printers, speakers, and the like.
  • the computer system also includes a communication interface that uses devices such as any transceiver to communicate with other devices or communication networks, such as Ethernet, Radio Access Network (RAN), Wireless Local Area Network (WLAN), and the like.
  • RAN Radio Access Network
  • WLAN Wireless Local Area Network
  • a memory such as RAM, stores programs that perform the inventive arrangements, and may also hold operating systems, other applications, and/or Ethernet data.
  • the program code for carrying out the inventive arrangement is stored in a memory and controlled by the processor for execution.
  • the program for executing the solution of the present invention in the memory specifically includes a mapping module, an FEC processing module, a scrambling module, and a distribution module.
  • the mapping module is configured to map the received Ethernet data to a payload area of the FEC frame and transmit the FEC frame to the FEC processing module.
  • the FEC processing module is configured to receive the FEC frame transmitted by the mapping module, perform FEC encoding on the Ethernet data mapped to the FEC frame, and set the check information generated by the FEC encoding into the FEC area of the FEC frame to add an overhead to the FEC frame.
  • Information including a frame header indication (FAS) and logic A channel marker (LLM) is transmitted and the FEC frame is transmitted to the scrambling module.
  • FES frame header indication
  • LLM logic A channel marker
  • the scrambling code module is configured to receive the FEC frame transmitted by the FEC processing module, scramble the information other than the FAS and the LLM in the FEC frame, and transmit the scrambled FEC frame to the distribution module.
  • the distribution module is configured to receive the FEC frame transmitted by the scrambling module, distribute the FEC frame to the multi-channel and transmit the signal through the optical transceiver.
  • the program for executing the scheme of the present invention in the memory specifically includes a recovery module, a descrambling code module, a decoding module, and a demapping module.
  • the recovery module is configured to recover the FEC frame from the data transmitted by the multi-channel and send the FEC frame to the descrambling code module.
  • the descrambling code module is configured to receive the FEC frame sent by the recovery module, descramble the information in the FEC frame except the FAS and the LLM, and send the descrambled FEC frame to the decoding module.
  • the decoding module is configured to receive the FEC frame sent by the descrambling code module, perform error correction on the FEC frame according to the check information carried in the FEC frame, and then send the error to the demapping module.
  • the demapping module is configured to receive the FEC frame sent by the decoding module, and de-map the Ethernet data from the payload area of the FEC frame.
  • the functions, if implemented in the form of software functional units and sold or used as separate products, may be stored in a computer readable storage medium.
  • the technical solution of the present invention which is essential or contributes to the prior art, or a part of the technical solution, may be embodied in the form of a software product, which is stored in a storage medium, including
  • the instructions are used to cause a computer device (which may be a personal computer, server, or network device, etc.) to perform all or part of the steps of the methods described in various embodiments of the present invention.
  • the foregoing storage medium includes: a U disk, a mobile hard disk, a read-only memory (ROM), a random access memory (RAM), a magnetic disk or an optical disk, and the like, which can store program codes. .

Abstract

本发明实施例提供了一种以太数据的处理方法和装置，所述方法包括：将以太数据映射到前向纠错FEC帧的净荷区；对映射到所述FEC帧的以太数据进行FEC编码，并将FEC编码产生的校验信息置于所述FEC帧的FEC区；为所述FEC帧添加开销信息，所述开销信息包含帧头指示FAS和逻辑通道标记LLM；对所述FEC帧中除所述FAS和LLM之外的信息进行扰码；将所述FEC帧分发到多通道进行传送。本发明实施例在将以太数据分发为多通道进行传送之前，对所述以太数据进行FEC编码，满足高速以太网长距离传送数据对高增益、低时延的要求，适配多样化的多通道传输形式。

Description

以太数据处理的方法和装置 技术领域
本发明涉及数据传送技术领域， 并且更具体地， 涉及以太数据的处理方 法和装置。 背景技术
以太网传送速率随技术发展已经从 10M比特 /秒、 100M比特 /秒、 1G比 特 /秒、 10G比特 /秒发展到了现在的 40G比特 /秒和 100G比特 /秒（以下分别 筒称为 40G和 100G ) , 当前 40G和 100G的以太网已经得到广泛应用。
参见 IEEE 802.3ba,如图 1所示， 以太网架构包括物理层、数据链路层、 网络层等。 物理层主要包括适配子层（Reconciliation Sublayer, RS )、 物理编 码子层（ Physical Coding Sublayer, PCS )、物理媒介适配子层（ Physical Medium Attachment, PMA )、 物理媒介相关子层 ( Physical Medium Dependent, PMD )。
RS 子层和 PCS 子层之间通过媒介无关接口 （ Media Independent
Interface, Mil )连接， ΜΠ接口是模拟接口，对于 100G比特 /秒（ 100 Gigabit bit per second, 以下筒称为 100G ) 以太网传送速率， ΜΠ接口为 100G媒介 无关接口 （100 Gigabit Media Independent Interface , CGMII )。
PCS 子层和 PMA 子层之间通过适配单元接口 （ Attachment Unit Interface, AUI )连接， AUI接口是物理接口，对于 100G比特 /秒（ 100 Gigabit bit per second, 以下筒称为 100G ) 以太网传送速率， AUI接口为 100G适配 单元接口 （100 Gigabit Attachment Unit Interface , CAUI )。
RS子层将媒介接入控制（ medium access control, MAC )帧转换成 CGMII 接口数据， 并将所述 CGMII接口数据发送到 PCS子层。
PCS子层对 CGMII接口数据进行 64B/66B编码，转换为 66B码块数据， 之后将 66B码块数据分发为多路逻辑通道。
PMA子层以逻辑通道为单位对数据进行 FEC ( forward error correction, 前向糾错）编码处理， 并将数据发送到 PMD子层， 在每路逻辑通道中通过 压缩每个 66B码块的同步头，每 32个 66B码块节省出 32比特空间作为 FEC 的校验区。
PMD子层将从 PMA子层接收到的数据调制到光载波进行传送。 现有技术通过压缩 66B码块的同步头提供 FEC校验空间， 增益低； 以 逻辑通道为单位对数据进行 FEC编码， 时延高。 低增益、 高时延的 FEC编 码方法不适用于高速以太网长距离传送数据的要求。
随着 IP ( Internet Protocol , 互联网协议 )视频、 云计算等新兴业务的快 速涌现， 业务流量按照每年 50~60%的速度增长， 未来 10年， 大概会增加 100倍， 高带宽成为迫切需求， 这驱动着以太网向更高速率演进。 下一代以 太网速率很可能为 400G、 1T、 1.6Τ。 将这种超 100G速率的以太接口， 用于 骨干路由器之间、 或者核心交换机之间、 或者骨干路由器和传送设备之间， 或者运营商的云网络数据中心互连， 可以有效降低成本。
随着以太网速率的提升， 很难通过单通道的通信速率达到超 100G的通 信带宽。 为了做到超 100G以太网速率， 高阶调制方式和多通道成为可选的 技术。 采用高阶调制方式， 可以尽可能提高单通道的通信速率； 加之采用多 通道化并行传输， 从而提高整体的通信速率。 单通道速率的提升及高阶调制 方式的引入，会存在传输损耗大、接收灵敏度下降现象，从而导致线路误码。 因此， 高速率以太网为了做到无误码传输， 需要考虑引入 FEC 功能， 保持 高增益和低延时， 以低成本满足高速以太网的无误码传输需求。
另外， 随着以太网速率的提升， 多通道化及高阶调制成为应用趋势。 未 来高速以太网将会存在多样化传输形式，例如，单通道采用不同的调制码型、 不同的通道数量以及不同的速率， 这种差异性也会出现对 FEC 的增益需求 差异。 因此， 还需要考虑如何兼容多通道化传输的多样性。 以 400G 比特 / 秒（以下筒称为 400G )为例， 未来可能采用 16路 25G通道， 每路通道采用 25G波特率和 NRZ ( Non Return to Zero , 非归零调制 )调制码型， 从而实现 单通道 25G速率；或者采用 8路 50G通道，每路通道采用 25G波特率和 PAM4 ( Pulse Amplitude Modulation 4, 脉冲幅度调制 4 )调制码型， 从而实现单通 道 50G速率；或者采用 4路 100G通道，每路通道采用 25G波特率和 PAM16 调制码型， 从而实现单通道 100G速率。 针对特定数量的光通道进行的 FEC 编码， 仅固定适配该特定数量的光通道； 如果光通道具有多样性， 则 FEC 编码方式也需要多样性， 导致含 FEC功能的以太物理层架构具有多样性。 发明内容
有鉴于此， 本发明实施例提供一种以太数据的处理方法和装置， 以满足 高速以太网长距离传送数据对高增益、 低时延的要求， 以及适配多样化的多 通道传输形式。
第一方面， 提供了一种以太数据的处理方法， 包括： 将以太数据映射到 前向纠错 FEC帧的净荷区；对映射到所述 FEC帧的以太数据进行 FEC编码， 并将 FEC编码产生的校验信息置于所述 FEC帧的 FEC区； 为所述 FEC帧 添加开销信息， 所述开销信息包含帧头指示 FAS和逻辑通道标记 LLM; 对 所述 FEC帧中除所述 FAS和 LLM之外的信息进行扰码； 将所述 FEC帧分 发到多通道进行传送。
在第一种可能的实现方式中， 所述将所述 FEC 帧分发到多通道进行传 送， 具体包括： 以 FEC符号大小的整数倍为分发粒度将 FEC帧分发为 N路 逻辑通道数据， N的取值是电通道数量 M和光通道数量 X的公倍数， 所述 分发粒度大于等于所述 FAS和 LLM占用的字节数；将所述 N路逻辑通道数 据复用为 M路电通道数据， 构成适配单元接口 AUI接口数据； 将所述 AUI 接口数据复用为 X路光通道数据， 并通过 X路光通道传送。
结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实 现方式中， N的取值是电通道数量 M和光通道数量 X的最小公倍数。
在第三种可能的实现方式中， 所述将所述 FEC 帧分发到多通道进行传 送， 具体包括： 以 FEC符号大小的整数倍为分发粒度将所述 FEC帧分发为
N路逻辑通道数据； 将所述 N路逻辑通道数据复用为 X路光通道数据， 并 通过 X路光通道传送， 其中 N为光通道数量 X的整数倍， 所述分发粒度大 于等于 FAS和 LLM占用的字节数。
结合第一方面或第一方面的上述可能的实现方式， 在第四种可能的实现 方式中，所述以太数据为媒介接入控制 MAC帧，所述 MAC帧中的每个 MAC 帧是从媒体无关接口 ΜΠ接口数据中提取得到。
结合第一方面或第一方面的上述可能的实现方式， 在第五种可能的实现 方式中， 所述以太数据是码块数据， 所述码块数据中的每个码块是对媒体无 关接口 ΜΠ接口数据进行编码得到。
结合第一方面或第一方面的上述可能的实现方式， 在第六种可能的实现 方式中， 所述码块数据是 66B码块数据、 65B码块数据和 257B码块数据中 的一种。
第二方面， 提供了一种以太数据的处理方法， 所述方法包括： 从多通道 传送的数据中恢复出前向纠错 FEC帧； 对所述 FEC帧中除帧头指示 FAS和 逻辑通道标记 LLM之外的信息进行解扰码； 根据所述 FEC帧中承载的校验 信息对所述 FEC帧进行纠错； 并从所述 FEC帧的净荷区中解映射出以太数 据。
在第一种可能的实现方式中， 所述从多通道传送的数据中恢复出 FEC 帧， 具体包括： 从 X路光通道中解调出 X路光通道数据； 将所述 X路光通 道数据解复用为 M路数据， 构成适配单元接口 AUI接口数据； 将所述 AUI 接口数据解复用为 N路逻辑通道数据， 其中 N的取值是电通道数量 M和光 通道数量 X的公倍数； 在所述 N路逻辑通道数据中搜索帧头指示 FAS , 确 认分发粒度边界， 所述分发粒度是 FEC符号大小的整数倍； 根据所述 FAS 对齐所述 N路逻辑通道数据，根据逻辑通道标记 LLM重排所述 N路逻辑通 道数据， 重组为 FEC帧。
结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实 现方式中， N的取值是电通道数量 M和光通道数量 X的最小公倍数。
在第三种可能的实现方式中， 所述将所述 FEC 帧分发到多通道进行传 送， 具体包括： 以 FEC符号大小的整数倍为分发粒度将所述 FEC帧分发为
N路逻辑通道数据； 将所述 N路逻辑通道数据复用为 X路光通道数据， 并 通过 X路光通道传送， 其中 N为光通道数量 X的整数倍， 所述分发粒度大 于等于 FAS和 LLM占用的字节数。
结合第二方面或第二方面的上述可能的实现方式， 在第四种可能的实现 方式中， 所述码块数据是 66B码块数据、 65B码块数据和 257B码块数据中 的一种。
第三方面， 提供了一种以太数据的处理装置， 所述装置包括映射模块、 FEC处理模块、扰码模块和分发模块； 映射模块将接收到的以太数据映射到 前向纠错 FEC帧的净荷区， 并将所述 FEC帧传送给 FEC处理模块； FEC处 理模块接收映射模块传送的 FEC帧， 对映射到 FEC帧的以太数据进行 FEC 编码， 将 FEC编码产生的校验信息置于所述 FEC帧的 FEC区， 为所述 FEC 帧添加开销信息， 其中所述开销信息包含帧头指示 FAS 和逻辑通道标记 LLM, 并将所述 FEC帧传送给扰码模块； 扰码模块用于接收 FEC处理模块 传送的 FEC帧， 对所述 FEC帧中除 FAS和 LLM之外的信息进行扰码， 并 将扰码后的 FEC帧传送给分发模块；分发模块用于接收扰码模块传送的 FEC 帧， 将所述 FEC帧分发到多通道进行传送。
在第一种可能的实现方式中， 所述分发模块包括分发子模块、 第一复用 子模块和第二复用子模块； 分发子模块用于将所述 FEC帧分发为 N路逻辑 通道数据， 并传送给第一复用子模块， 其中 N为电通道数量 M和光通道数 量 X的公倍数； 第一复用子模块用于接收分发子模块传送的 N路逻辑通道 数据， 将所述 N路逻辑通道数据复用为 M路电通道数据， 构成适配单元接 口 AUI接口数据， 并将所述 AUI接口数据传送给第二复用子模块； 第二复 用子模块用于接收第一复用子模块传送的 AUI接口数据， 将所述 AUI接口 数据进一步复用为 X路光通道数据， 并通过 X路光通道传送。
结合第三方面或第三方面的第一种可能的实现方式，在第二种可能的实 现方式中， N的取值是电通道数量 M和光通道数量 X的最小公倍数。
结合第三方面或第三方面的上述可能的实现方式， 在第三种可能的实现 方式中， 映射模块包括提取子模块和映射子模块； 提取子模块用于从媒介无 关接口 ΜΠ接口数据中提取媒介接入控制 MAC帧， 并传送给映射子模块； 映射子模块用于接收提取子子模块传送的 MAC帧， 将所述 MAC帧映射到 所述 FEC帧的净荷区。
结合第三方面或第三方面的上述第一种或第二种可能的实现方式，在第 四种可能的实现方式中， 所述映射模块包括编码子模块和映射子模块； 编码 子模块用于对媒介无关接口 ΜΠ接口数据进行编码， 得到码块数据， 并发送 给映射子模块； 映射子模块用于接收编码子模块传送的所述码块数据， 采用 比特同步映射规程 BMP或异步映射方式， 将所述码块数据映射到所述 FEC 帧的净荷区。
结合第三方面或第三方面的第四种可能的实现方式， 在第五种可能的实 现方式中， 所述异步映射方式是标准 G.709中的通用映射规程 GMP。
结合第三方面或第三方面的第四种或第五种可能的实现方式，在第六种 可能的实现方式中， 所述码块数据是 66B码块数据、 65B码块数据和 257B 码块数据中的一种。
第四方面， 提供了一种以太数据的处理装置， 所述装置包括恢复模块、 解扰码模块、 解码模块和解映射模块； 恢复模块用于从多通道传送的数据中 恢复出 FEC帧， 并将所述 FEC帧发送给解扰码模块； 解扰码模块用于接收 恢复模块发送的 FEC帧， 对所述 FEC帧中除 FAS和 LLM之外的信息进行 解扰码， 并将解扰码后的 FEC 帧发送给解码模块； 解码模块用于接收解扰 码模块发送的 FEC帧，根据所述 FEC帧中承载的校验信息对所述 FEC帧进 行纠错， 然后发送给解映射模块； 解映射模块用于接收解码模块 426发送的 FEC帧， 从所述 FEC帧的净荷区中解映射出以太数据。
在第一种可能的实现方式中， 所述恢复模块包括解调子模块、 第一解复 用子模块、 第二解复用子模块、 定帧子模块和重组子模块； 解调子模块用于 从 X路光通道中解调出 X路光通道数据， 并将所述 X路光通道数据传送给 第一解复用子模块；第一解复用子模块用于接收解调子模块传送的 X路光通 道数据， 将所述 X路光通道数据解复用为 M路电通道数据， 构成 CDAUI 接口数据， 并将所述 CD AUI接口数据传送给第二解复用子模块； 第二解复 用子模块用于接收第一解复用子模块传送的 CDAUI 接口数据， 将所述 CDAUI接口数据解复用为 N路逻辑通道数据， 并将所述 N路逻辑通道数据 传送给定帧子模块， 其中 N的取值是电通道数量 M和光通道数量 X的公倍 数； 定帧子模块用于接收第二解复用子模块 4226传送的所述 N路逻辑通道 数据， 在所述 N路逻辑通道数据中搜索帧头指示 （FAS ), 然后传送给重组 子模块； 重组子模块用于接收定帧子模块传送的 N路逻辑通道数据，根据所 述 FAS对齐所述 N路逻辑通道数据， 根据逻辑通道标记 LLM重排所述 N 路逻辑通道数据， 重组为 FEC帧。
结合第四方面或第四方面的第一种可能的实现方式，在第二种可能的实 现方式中， N的取值是电通道数量 M和光通道数量 X的最小公倍数。
在第三种可能的实现方式中， 所述恢复模块包括解调子模块、 定帧子模 块、解复用子模块和重组子模块； 解调子模块用于从 X路光通道中解调出 X 路光通道数据， 并将所述 X路光通道数据传送给解复用子模块； 定帧子模块 用于接收解调子模块传送的所述 X路光通道数据， 在所述 X路光通道数据 中搜索帧头指示 FAS , 然后传送给解复用子模块； 解复用子模块用于接收定 帧子模块传送的 X路光通道数据， 将所述 X路光通道数据解复用为 N路逻 辑通道数据， 并将所述 N路逻辑通道数据传送给重组子模块， 其中 N的取 值是电通道数量 M和光通道数量 X的公倍数， 所述分发粒度大于等于 FAS 和 LLM占用的字节数； 重组子模块用于接收解复用子模块传送的 N路逻辑 通道数据， 根据所述 FAS对齐所述 N路逻辑通道数据， 根据逻辑通道标记 LLM重排所述 N路逻辑通道数据， 重组为 FEC帧。 结合第四方面或第四方面的上述可能的实现方式， 在第四种可能的实现 方式中， 所述码块数据是 66B码块数据、 65B码块数据和 257B码块数据中 的一种。
第五方面， 提供了一种处理以太数据的计算机系统， 包括存储器和处理 器； 存储器用于存储程序信息； 处理器用于将以太数据映射到前向纠错 FEC 帧的净荷区， 对映射到所述 FEC帧的以太数据进行 FEC编码， 并将 FEC编 码产生的校验信息置于所述 FEC帧的 FEC区，为所述 FEC帧添加开销信息， 所述开销信息包含帧头指示 FAS和逻辑通道标记 LLM, 对所述 FEC帧中除 所述 FAS和 LLM之外的信息进行扰码，并将所述 FEC帧分发到多通道进行 传送； 所述处理器与所述存储器相耦合， 用于控制执行所述程序。
在第五种可能的实现方式中， 所述处理器具体以 FEC符号大小的整数 倍为分发粒度将 FEC帧分发为 N路逻辑通道数据， N的取值是电通道数量 M和光通道数量 X的公倍数，所述分发粒度大于等于所述 FAS和 LLM占用 的字节数； 将所述 N路逻辑通道数据复用为 M路电通道数据， 构成适配单 元接口 AUI接口数据； 将所述 AUI接口数据复用为 X路光通道数据， 并通 过 X路光通道传送。
结合第五方面或第五方面的第一种可能的实现方式，在第二种可能的实 现方式中， N的取值是电通道数量 M和光通道数量 X的最小公倍数。
在第三种可能的实现方式中， 所述处理器具体以 FEC符号大小的整数 道数据复用为 X路光通道数据， 并通过 X路光通道传送， 其中 N为光通道 数量 X的整数倍， 所述分发粒度大于等于 FAS和 LLM占用的字节数。
结合第五方面或第五方面的上述可能的实现方式， 在第四种可能的实现 方式中，所述以太数据为媒介接入控制 MAC帧，所述 MAC帧中的每个 MAC 帧是从媒体无关接口 ΜΠ接口数据中提取得到。
结合第五方面或第五方面的上述可能的实现方式， 在第五种可能的实现 方式中， 所述以太数据是码块数据， 所述码块数据中的每个码块是对媒体无 关接口 ΜΠ接口数据进行编码得到。
结合第五方面或第五方面的上述可能的实现方式，在第六种可能的实现 方式中， 所述码块数据是 66B码块数据、 65B码块数据和 257B码块数据中 的一种。 第六方面， 提供了一种处理以太数据的计算机系统， 包括存储器和处理 器； 存储器用于存储程序信息； 处理器用于从多通道传送的数据中恢复出前 向纠错 FEC帧， 对所述 FEC帧中除帧头指示 FAS和逻辑通道标记 LLM之 外的信息进行解扰码， 根据所述 FEC帧中承载的校验信息对所述 FEC帧进 行纠错； 并从所述 FEC 帧的净荷区中解映射出以太数据； 所述处理器与所 述存储器相耦合， 用于控制执行所述程序。
在第一种可能的实现方式中，所述处理器具体从 X路光通道中解调出 X 路光通道数据； 将所述 X路光通道数据解复用为 M路数据， 构成适配单元 接口 AUI接口数据； 将所述 AUI接口数据解复用为 N路逻辑通道数据， 其 中 N的取值是电通道数量 M和光通道数量 X的公倍数；在所述 N路逻辑通 道数据中搜索帧头指示 FAS , 确认分发粒度边界， 所述分发粒度是 FEC符 号大小的整数倍； 根据所述 FAS对齐所述 N路逻辑通道数据， 根据逻辑通 道标记 LLM重排所述 N路逻辑通道数据， 重组为 FEC帧。
结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实 现方式中， N的取值是电通道数量 M和光通道数量 X的最小公倍数。
在第三种可能的实现方式中， 所述处理器具体以 FEC符号大小的整数 道数据复用为 X路光通道数据， 并通过 X路光通道传送， 其中 N为光通道 数量 X的整数倍， 所述分发粒度大于等于 FAS和 LLM占用的字节数。
结合第二方面或第二方面的上述可能的实现方式， 在第四种可能的实现 方式中， 所述码块数据是 66B码块数据、 65B码块数据和 257B码块数据中 的一种。
本发明实施例在将以太数据分发为多通道进行传送之前，对所述以太数 据进行 FEC 编码， 满足高速以太网长距离传送数据对高增益、 低时延的要 求， 适配多样化的多通道传输形式。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例或现有技 术描述中所需要使用的附图作筒单地介绍， 显而易见地， 下面描述中的附图 仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造 性劳动的前提下， 还可以根据这些附图获得其他的附图。 图 1是现有技术中 40G/100G以太网参考模型；
图 2是本发明实施例中媒介接入控制 FEC帧的结构示意图；
图 3是本发明实施例中 400G以太网参考模型；
图 4是本发明实施例中适配单元接口 AUI接口的示意图； 图 6是本发明实施例的图 5中映射步骤的方法流程图；
图 7是本发明实施例中以太数据的处理示意图；
图 8是本发明实施例中接收端以太数据的处理方法流程图的 FEC帧编 码过程示意图；
图 9是本发明实施例的图 8中恢复步骤的方法流程图；
图 10是本发明实施例的图 8中恢复步骤的另一种方法流程图； 图 11是本发明实施例中 FEC帧分发到多路逻辑通道的示意图； 图 12到图 16是本发明实施例中发送端以太数据的处理装置的结构图； 图 17到图 21是本发明实施例中发送端以太数据的处理装置的结构图； 图 22是本发明实施例中另一种以太数据的处理装置的结构图； 图 23和图 24是本发明实施例的图 22中存储器的结构图。 具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是 全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创 造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
本文中提到的速率单位是比特每秒（bit/s ), "G" 指示一种速率级别为 千兆比特每秒或吉比特每秒， "T"指示一种速率级别为万亿比特每秒。 本文 中提到的 "GE" 中的 "E"指示数据的类别是以太数据， 例如 100GE是指以 太数据的速率为 100G比特每秒。 另外， 本文中字符 "/" , 一般表示前后关 联对象是一种 "或" 的关系。
对于超 100G高速以太网， 为了避免其物理层架构实现形式多样化， 考 虑引入统一的 FEC 编码， 制定统一的高速以太物理层架构， 兼容多样化的 多通道传输形式， 实现高速以太数据的有效传输。 基于此， 本发明实施例定 义了一种 FEC帧的结构， 并提出了一种以太数据处理方法和装置。 如图 2所示， FEC帧的结构定义为 4行 *4080列， 包括开销区、 净荷区 和 FEC区。 开销区用于承载帧头指示（Frame Alignment Signal, FAS )和逻 辑通道标记（ Logical Lane Marker, LLM ); 帧头指示用于指示 FEC帧， 识 别 FEC帧的分发粒度边界； 逻辑通道标记用于指示 FEC帧的每一路逻辑通 道，实现所述 FEC帧的 N路逻辑通道区分和标记。例如，帧头指示位于 FEC 帧的第 1行第 1~3列， 占 3个字节； 逻辑通道标记位于 FEC帧的第 1行第 4 歹' J , 占 1个字节， 其取值范围是 0~255。
净荷区划分成多个块（block ), 用于承载以太数据； 例如， 净荷区划分 成 476个块，每个块的大小是 257比特，即 257B( B是 bit的缩写 )，共 15291.5 个字节。
FEC区用于承载 FEC编码产生的校验信息； 例如， FEC区位于 FEC帧 的第 1-4行第 3825-4080列， 占 4行 *256列， 共 1024个字节。 FEC区采用 RS(255,239,t=8,m=8)编码方式， 其中 m=8指示编码符号大小为 8比特， t=8 指示该种编码方式能够纠正的最大连续误码长度为 8个符号大小，也即为 64 比特。 RS ( Reconciliation Sublayer ) 的中文名称是适配子层。
可选的， 作为不同的实施例， 开销区还包含保留字节， 例如 0.5个保留 字节， 位于第 1行第 5列的前 4个比特， 所述保留字节不用时填充 0。 可选 的，所述保留字节用于承载校验信息，例如，承载 BIP ( Bit Interleaved Parity , 比特奇偶校验 )校验信息， 用于校验净荷区。
所述以太数据处理方法包括： 将以太数据映射到 FEC ( forward error correction, 前向纠错） 帧的净荷区； 对所述 FEC 帧中映射的以太数据进行 FEC编码， 并将 FEC编码产生的校验信息置于所述 FEC帧的 FEC区； 为所 述 FEC帧添加开销信息， 所述开销信息包含帧头指示（FAS )和逻辑通道标 记（ LLM ); 对所述 FEC帧进行扰码； 以及将所述 FEC帧分发为多通道并发 送。
可选的， 作为一个实施例， 所述以太数据是 257B码块流。 所述以太数 据处理方法包括： 将 257B码块流比特同步映射到 FEC帧的净荷区， 所述 FEC帧的净荷区承载 476个 257B码块；对所述 FEC帧的净荷区中映射的所 述 476个 257B码块进行 RS(255,239,t=8,m=8)编码处理，并将 FEC编码产生 的校验信息置于所述 FEC帧的 FEC区； 为所述 FEC帧添加帧头指示（ FAS ) 及逻辑通道标记（ LLM ); 对所述 FEC帧进行 4尤码； 以及将所述 FEC帧分发 为多通道并发送。
如图 3所示， 本发明实施例的以太网架构包括物理层、 数据链路层、 网 络层等。 物理层主要包括适配子层（Reconciliation Sublayer, RS )、 物理编码 子层（ Physical Coding Sublayer, PCS )、 物理媒介适配子层（ Physical Medium Attachment, PMA )、 物理媒介相关子层 ( Physical Medium Dependent, PMD )。
RS 子层和 PCS 子层之间通过媒介无关接口 （ Media Independent Interface , Mil )连接， Mil接口是模拟接口； 例如， 对于 400G以太网传送 速率， ΜΠ 接口为 400G 媒介无关接口 （ 400 Gigabit Media Independent Interface, CDGMII )。
PCS 子层和 PMA 子层之间通过适配单元接口 （ Attachment Unit
Interface, AUI )连接， AUI接口是物理接口； 例如， 对于 400G以太网传送 速率， AUI接口为 400G适配单元接口（ 400 Gigabit Attachment Unit Interface , CDAUI )。
如图 4所示， 以在 PCS子层将 FEC帧分发为 16路逻辑通道为例， 所述 CDAUI接口可以定义如下几种类型：
CDAUI-16, 由 16路 25G的电信号组成；
CDAUI-8， 由 8路 50G的电信号组成；
CDAUI-4, 由 4路 100G的电信号组成。
本发明实施例的以太数据处理方法在物理层的 PCS子层完成，也可以在 PMA子层完成。
本发明实施例在将以太数据分发为多通道进行传送之前，对所述以太数 据进行 FEC 编码， 满足高速以太网长距离传送数据对高增益、 低时延的要 求， 适配多样化的多通道传输形式。
如图 5所示， 本发明实施例以 400G以太网传送速率为例描述以太数据 的处理方法， 且所述方法在 PCS子层实现。
1、 在发送端：
步骤 102、 将以太数据映射到 FEC帧的净荷区。
可选的， 作为不同的实施例， 所述以太数据为 MAC ( Media Access Control, 媒介接入控制 ) 帧， 所述 MAC帧中的每个 MAC帧从 RS子层传 送的 CDGMII接口数据中提取得到。类同 100G的 CGMlK 100 Gigabit Media Independent Interface, 100G媒介无关接口）接口数据， CDGMII接口数据由 64 比特数据和 8 比特控制码组成。 相应的， 步骤 102 采用 GFP-F ( Frame-Mapped Generic framing Procedure , 基于帧映射的通用成帧规程 ) , 直接将 MAC帧映射到所述 FEC帧的净荷区。
可选的， 作为不同的实施例， 所述以太数据是 66B码块数据， 所述 66B 码块数据中的每个 66B码块是由 PCS子层对 CDGMII接口数据进行 64B/66B 编码得到， 每个 66B码块包含 64比特数据和 2比特同步头。
可选的， 作为不同的实施例， 所述以太数据是 65B码块数据， 所述 65B 码块数据中的每个 65B码块是由 PCS子层对 CDGMII接口数据进行 64B/66B 编码得到 66B码块，之后将 66B码块的 2比特同步头压缩为 1比特得到 65B 码块。
可选的，作为不同的实施例，所述以太数据是 257B码块数据，所述 257B 码块数据中的每个 257B码块是由 PCS子层对 65B码块或 66B码块进行 256B/257B编码得到， 也可以由 PCS子层对 CDGMII接口数据进行编码得 到。
相应的， 步骤 102可以采用 BMP ( Bit Synchronous Mapping Procedure , 比特同步映射规程），也可以采用异步映射方式，例如，标准 G.709中的 GMP ( Generic Mapping Procedure, 通用映射规程）， 将所述各类码块数据映射到 所述 FEC帧的净荷区。
随着技术的发展， 所述以太数据及其映射方式可能还有其他类型， 采用 上述何种数据类型及其映射方式在此不作限制。
步骤 104、 对映射到所述 FEC帧的以太数据进行 FEC编码， 并将 FEC 编码产生的校验信息置于所述 FEC帧的 FEC区。
下面举例说明 FEC编码的过程， 所述 FEC帧的每一行使用字节交织的 方法拆分为 16个子行， 针对每一个子行独立进行 FEC编码， 根据每一个子 行的第 1到第 239个字节计算出来的 FEC校验字节被放置在同一个子行的 第 240到第 256个字节。每个字节 i在所述 FEC帧每行中的位置表示为： j+16* ( i-1 ); 其中 j是子行编号， 其取值范围是 1~16； i是每个子行的字节位置， 其取值范围是 1 ~256。 FEC编码采用何种编码方式在本发明实施例中未作限 制。
步骤 106、 为所述 FEC 帧添加开销信息， 所述开销信息包含帧头指示
( FAS )和逻辑通道标记（ LLM )„ 步骤 108、 对所述 FEC帧中除 FAS和 LLM之外的信息进行扰码。
扰码方式可以采用自同步扰码，扰码多项式可以但不局限于采用 1 + x39 + x58; 也可以采用帧同步扰码， 以 FEC帧为单位进行扰码， 扰码多项式可 以但不局限于采用 1 + X + x3 + xl2 + xl6。
步骤 110、 将所述 FEC帧分发到多通道进行传送。
具体的， 将 FEC帧分发为多路逻辑通道数据， 根据实际的光通道数量， 对所述多路逻辑通道数据进行复用， 从而兼容多种不同光通道数量的应用。
如图 6所示， 作为一种实施例， 步骤 110具体包括以下处理步骤。
步骤 1102、 将所述 FEC帧分发为 N路逻辑通道数据， 其中 N为电通道 数量 M和光通道数量 X的公倍数。 优选的， N采用电通道数量 M和光通道 数量 X的最小公倍数。
对于 400G以太网传送速率， 假设电接口速率采用 25G速率等级， 电通 道数量 M为 16; 假设光通道数量 X为 8, 则分发的逻辑通道数量 N为 16, 即， 将所述 FEC帧分发为 16路逻辑通道数据。
在本实施例中， 电通道数量即为适配单元接口 （AUI ) 的电通道数量， 通过该种机制适配多种速率的电通道接口和光通道接口。
步骤 1104、 将所述 N路逻辑通道数据复用为 M路电通道数据， 构成 CDAUI接口数据。
具体的， 将所述 N路逻辑通道分为 M组， 每组包含 N/M路逻辑通道， 其中 N和 M都是正整数， N为 M的整数倍； 将每组的 N/M路逻辑通道数 据复用为 1路数据。 例如， 如图 7所示， 将 16路逻辑通道分为 4组， 每组 包含 4路逻辑通道，针对每组的 4路逻辑通道数据以 4字节为分发粒度轮询 复用为 1路数据。
可选的， 对于 N=M的情况， N路逻辑通道数据直接构成 CDAUI接口 数据。
步骤 1106、 将所述 CDAUI接口数据进一步复用为 X路光通道数据， 也 即将 M路电通道数据进一步复用为 X路光通道数据， 并通过 X路光通道传 送，即将 X路光通道数据中的每一路数据调制到一路光通道发送。步骤 1106 和步骤 1104采用的复用方式相同。
可选的， 作为不同的实施例， 若所述 N路逻辑通道数据不经过 CDAUI 接口， 则将所述 N路逻辑通道数据复用为 X路光通道数据， 其中 N的取值 是光通道数量 X的整数倍。
可选的，作为一种实施例，以 FEC符号大小的整数倍为分发粒度将 FEC 帧分发为 N路逻辑通道数据， 并以所述分发粒度为单位进行复用。所述分发 粒度大于等于 FAS和 LLM占用的字节数。 分发粒度并不是强制为多大， 这 里想说明的是， 分发粒度既要为 FEC符号大小的整数倍， 也要保证一个分 发粒度的空间能够承载 FAS和 LLM。
可选的， 作为不同的实施例， 以比特间插的方式将 FEC帧分发为 N路 逻辑通道数据， 并以比特为单位进行复用。
可选的， 作为不同的实施例， 如果光通道的数量 X是一个固定值， 且将 以太数据的处理功能集成到光收发器中， 则可以直接将 FEC帧分发到 X路 光通道传送， 即以 FEC符号大小的整数倍为分发粒度将 FEC帧调制到 X路 光通道的光载波上进行传送。
如图 8所示， 本发明实施例以 400G以太网传送速率为例描述以太数据 的处理方法， 且所述方法在 PCS子层实现。
2、 在接收端：
步骤 202、 从多通道传送的数据中恢复出 FEC帧。
步骤 204、对所述 FEC帧中除帧头指示（ FAS )和逻辑通道标记（ LLM ) 之外的信息进行解扰码。
步骤 206、 根据所述 FEC帧中承载的校验信息对所述 FEC帧进行纠错。 步骤 208、 从所述 FEC帧的净荷区中解映射出以太数据。
可选的， 若所述以太数据为 66B码块数据， 则进一步对所述 66B码块 数据进行 64B/66B解码处理构成 CDGMII接口数据， 送给 RS子层。
可选的，作为不同的实施例，若所述以太数据为 MAC帧，则采用 GFP-F 从所述 FEC帧的净荷区中解映射出 MAC帧，将所述 MAC帧转换为 CDGMII 接口数据， 送给 RS子层。
参考图 9, 对于比特复用方式， 步骤 202包括如下处理步骤。
al、 从 X路光通道中解调出 X路光通道数据。
a2、 将所述 X路光通道数据解复用为 M路电通道数据， 构成 CDAUI 接口数据， 所述 M路电通道数据中的每一路在一路电通道中传送。
a3、 将所述 CDAUI接口数据解复用为 N路逻辑通道数据， 也即将所述
M路电通道数据解复用为 N路逻辑通道数据， 其中 N的取值是电通道数量 M和光通道数量 X的公倍数。 优选的， N的取值是电通道数量 M和光通道 数量 X的最小公倍数。
a4、 在所述 N路逻辑通道数据中搜索帧头指示 （FAS )。
a5、 根据所述 FAS 对齐所述 N路逻辑通道数据， 根据逻辑通道标记 ( LLM )重排所述 N路逻辑通道数据， 重组为 FEC帧。
可选的， 作为不同的实施例， 若所述 X路光通道数据不经过 CDAUI接 口， 则将所述 X路光通道数据以比特为单位解复用为 N路逻辑通道数据， 其中 N的取值是光通道数量 X的整数倍。
参考图 10, 对于 FEC符号大小的整数倍为分发粒度的复用方式， 步骤 202包括如下处理步骤。
bl、 从 X路光通道中解调出 X路光通道数据。
b2、 在所述 X路光通道数据中搜索帧头指示 （FAS ), 确定复用时的分 发粒度边界， 其中所述分发粒度是 FEC符号大小的整数倍。
b3、 将所述 X路光通道数据以所述分发粒度为单位解复用出 N路逻辑 通道数据， 其中 N的取值是光通道数量 X的整数倍。
b4、 根据所述 FAS 对齐所述 N路逻辑通道数据， 根据逻辑通道标记 ( LLM )重排所述 N路逻辑通道数据， 重组为 FEC帧。
可选的， 作为不同的实施例， 在步骤 b3中若所述 X路光通道数据经过 CDAUI接口， 则首先将所述 X路光通道数据以所述分发粒度为单位解复用 为 M路电通道数据， 构成 CDAUI接口数据， 再以所述分发粒度为单位将所 述 CDAUI接口数据解复用为 N路逻辑通道数据，其中 N的取值是电通道数 量 M和光通道数量 X的公倍数。 优选的， N的取值是电通道数量 M和光通 道数量 X的最小公倍数。
如图 11所示，举例说明以 FEC符号大小的整数倍为分发粒度将 FEC帧 分发为 N路逻辑通道的过程。
本发明实施例采用 4字节分发粒度，也即 RS(255,239,t=8,m=8)符号大小 的 4倍， 将 FEC帧分发为 16路逻辑通道 ( Vitual Lane , VL ), LLM取值为 0-255„ 所述 4字节分发粒度等于 FAS和 LLM占用的字节数。
LLM模 16为 0对应第 0路逻辑通道， LLM模 16为 1对应第 1路逻辑 通道， 依此类推， LLM模 16为 15对应第 15路逻辑通道。
一个 4行 *4080列的 FEC帧 （ 16320字节）， 包含 4080个 4字节的分发 颗粒。
发送端， 将第 1个 FEC帧以 4字节分发粒度从第 0路逻辑通道开始依 次轮询分发， 即第 1个 4字节分发颗粒（含 FAS和 LLM )分发为第 0路逻 辑通道， 第 2个 4字节分发颗粒分发为第 1路逻辑通道， 依次分发， 第 16 个 4字节分发颗粒分发为第 15路逻辑通道， 第 17个 4字节分发颗粒再次分 发为第 0路逻辑通道，依次分发，直到最后一个 4字节分发颗粒分发为第 15 路逻辑通道。
之后将第 2个 FEC帧以 4字节分发粒度从第 1路逻辑通道开始依次轮 询分发， 即第 1个 4字节分发颗粒（含 FAS和 LLM )分发为第 1路逻辑通 道， 第 2个 4字节分发颗粒分发为第 2路逻辑通道， 依次分发， 第 15个 4 字节分发颗粒分发为第 15路逻辑通道， 第 16个 4字节分发颗粒分发为第 0 路逻辑通道， 第 17个 4字节分发颗粒再次分发为第 1路逻辑通道， 依次分 发， 直到最后一个 4字节分发颗粒分发为第 0路逻辑通道。
之后将第 3个 FEC帧以 4字节分发粒度从第 2路逻辑通道开始依次轮 询分发， 直到将第 16个 FEC帧以 4字节分发粒度从第 15路逻辑通道开始 依次轮询分发完毕。
之后， 重复第 1~16个 FEC帧的分发过程。 这样保证了 FAS及 LLM轮 询出现在各个逻辑通道， 且第 0~15路逻辑通道中的 LLM模 16 (即 LLM除 以 16的余数）分别为 0~15 , 用于接收端区别 16路逻辑通道。
接收端， 通过识别各路逻辑通道中 LLM信息， 通过 LLM模 16即可获 知各路逻辑通道的编号。 根据各路逻辑通道的编号进行重排处理， 还原为第 0~15路逻辑通道的顺序。 之后根据 FAS对各路逻辑通道进行对齐处理， 对 齐图案如图 11第 0~16路逻辑通道中 FAS的位置所示。
本发明实施例提出的以太数据的处理方法还可以在 PMA子层实现， 所 述方法在 PMA子层实现和在 PCS子层实现的步骤相同， 这两种方案的区别 仅在于映射和解映射步骤中提到的以太数据的类型不同。 具体的， 以 400G 以太网传送速率为例，在所述方法在 PMA子层实现的方案中，图 5步骤 S102 提到的以太数据是 PCS子层传送的 CDMII接口数据， 图 8步骤 208提到的 以太数据是 CDAUI接口数据。
相应的， 所述方法在 PMA子层实现的方案中， PCS子层处理可以延续
100GE多通道分发 ( Multi Lane Distribution, MLD )处理架构， PCS子层发 送 CDAUI接口数据到 PMA子层， PCS子层中的 MLD架构处理机制适配各 种 CDAUI接口数量。
如图 12所示，本发明实施例以 400G以太网传送速率为例描述以太数据 的处理装置 34,所述装置 34集成在发送端，所述装置 34执行上述实施例揭 示的所述以太数据的处理方法。
所述装置 34包括映射模块 342、 FEC处理模块 344、 扰码模块 346和分 发模块 348。
映射模块 342用于将接收到的以太数据映射到 FEC帧的净荷区， 并将 所述 FEC帧传送给 FEC处理模块 344。
FEC处理模块 344用于接收映射模块 342传送的 FEC帧，对映射到 FEC 帧的以太数据进行 FEC编码，将 FEC编码产生的校验信息置于所述 FEC帧 的 FEC区， 为所述 FEC帧添加开销信息， 其中所述开销信息包含帧头指示 ( FAS )和逻辑通道标记（ LLM ), 并将所述 FEC帧传送给扰码模块 346。
扰码模块 346用于接收 FEC处理模块 344传送的 FEC帧， 对所述 FEC 帧中除 FAS和 LLM之外的信息进行扰码，并将扰码后的 FEC帧传送给分发 模块 348。
分发模块 348用于接收扰码模块 346传送的 FEC帧， 将所述 FEC帧分 发到多通道并通过光收发器传送。
可选的， 如图 13所示， 映射模块 342包括提取子模块 3422和映射子模 块 3424。
提取子模块 3422用于从 CDGMII接口数据中提取 MAC ( Media Access Control, 媒介接入控制） 帧， 并传送给映射子模块 3424。
映射子模块 3424用于接收提取子模块 3422传送的 MAC帧，采用 GFP-F ( Frame-Mapped Generic framing Procedure , 基于帧映射的通用成帧规程 ) , 将所述 MAC帧映射到所述 FEC帧的净荷区。
可选的， 作为不同的实施例， 如图 14所示， 映射模块 342包括编码子 模块 3426和映射子模块 3428。
编码子模块 3426用于对 CDGMII接口数据进行编码， 得到码块数据， 并传送给映射子模块 3428。 所述码块数据可以为 65B或 66B码块数据， 也 可以是 257B码块数据。
映射子模块 3428用于接收编码子模块 3426传送的码块数据，采用 BMP ( Bit Synchronous Mapping Procedure , 比特同步映射规程）， 或者异步映射 方式， 例如， 标准 G.709中的 GMP ( Generic Mapping Procedure , 通用映射 规程 ), 将所述码块数据映射到所述 FEC帧的净荷区。
随着技术的发展， 所述映射方式可能还有其他类型， 采用上述何种映射 方式在此不作限制。
可选的， 作为一种实施例， 如图 15所示， 分发模块 348包括分发子模 块 3482、 第一复用子模块 3484、 第二复用子模块 3486。 给第一复用子模块 3484 ,其中 N为电通道数量 M和光通道数量 X的公倍数。 优选的， N采用电通道数量 M和光通道数量 X的最小公倍数。
第一复用子模块 3484用于接收分发子模块 3482传送的 N路逻辑通道数 据，将所述 N路逻辑通道数据复用为 M路电通道数据，构成 CDAUI接口数 据， 并将所述 CDAUI接口数据传送给第二复用子模块 3486。
具体的， 将所述 N路逻辑通道分为 M组， 每组包含 N/M路逻辑通道， 其中 N和 M都是正整数， N为 M的整数倍； 将每组的 N/M路逻辑通道数 据复用为 1路数据。 可选的， 对于 N=M的情况， N路逻辑通道数据直接构 成 CDAUI接口数据。
第二复用子模块 3486用于接收第一复用子模块 3484传送的 CDAUI接 口数据， 将所述 CDAUI接口数据进一步复用为 X路光通道数据， 也即将 M 路电通道数据进一步复用为 X路光通道数据， 并通过 X路光通道传送， 即 将 X路光通道数据中的每一路调制到一路光通道发送。第一复用子模块 3484 和第二复用子模块 3486采用的复用方式相同。
可选的， 作为不同的实施例， 参见附图 16所示， 若所述 N路逻辑通道 数据不经过 CDAUI接口，则分发模块 348包括分发子模块 3487和复用子模 块 3489。 分发子模块 3487用于将所述 FEC帧分发为 N路逻辑通道数据， 并传送给复用子模块 3489。复用子模块 3489用于接收分发子模块 3487传送 的 N路逻辑通道数据， 将所述 N路逻辑通道数据复用为 X路光通道数据， 其中 N的取值是光通道数量 X的整数倍。
可选的， 作为一种实施例， 分发子模块 3482、 3487以 FEC符号大小的 整数倍为分发粒度将 FEC帧分发为 N路逻辑通道数据， 并且， 第一复用子 模块 3484、第二复用子模块 3486和复用子模块 3489以所述分发粒度为单位 执行复用操作。
可选的， 作为不同的实施例， 分发子模块 3482、 3487以比特间插的方 式将 FEC帧分发为 N路逻辑通道数据， 并且， 第一复用子模块 3484、 第二 复用子模块 3486和复用子模块 3489以比特为单位执行复用操作。
所述分发粒度大于等于 FAS和 LLM占用的字节数。 分发粒度并不是强 制为多大， 这里想说明的是， 分发粒度既要为 FEC符号大小的整数倍， 也 要保证一个分发粒度的空间能够承载 FAS和 LLM。
可选的， 作为不同的实施例， 如果光通道的数量 X是一个固定值， 且将 以太数据的处理功能集成到光收发器中， 分发模块 348可以直接将 FEC帧 分发到 X路光通道传送， 即以 FEC符号大小的整数倍为分发粒度将 FEC帧 调制到 X路光通道的光载波上进行传送。
如图 17所示，本发明实施例以 400G以太网传送速率为例描述以太数据 的处理装置 42,所述装置 42集成在接收端，所述装置 42执行上述实施例揭 示的所述以太数据的处理方法。
所述装置 42包括恢复模块 422、 解扰码模块 424、 解码模块 426和解映 射模块 428。
恢复模块 422用于从多通道传送的数据中恢复出 FEC帧，并将所述 FEC 帧发送给解扰码模块 424。
解扰码模块 424用于接收恢复模块 422发送的 FEC帧， 对所述 FEC帧 中除 FAS和 LLM之外的信息进行解扰码，并将解扰码后的 FEC帧发送给解 码模块 426。
解码模块 426用于接收解扰码模块 424发送的 FEC帧， 根据所述 FEC 帧中承载的校验信息对所述 FEC帧进行纠错， 然后发送给解映射模块 428。
解映射模块 428用于接收解码模块 426发送的 FEC帧， 从所述 FEC帧 的净荷区中解映射出以太数据。
可选的， 作为一种实施例， 若所述以太数据为 66B码块数据， 解映射模 块 428进一步对所述 66B码块数据进行 64B/66B解码处理构成 CDGMII接 口数据， 送给 RS子层。
可选的， 作为不同的实施例， 若所述以太数据为 MAC帧， 解映射模块 428采用 GFP-F从所述 FEC帧的净荷区中解映射出 MAC帧， 将所述 MAC 帧转换为 CDGMII接口数据， 送给 RS子层。 参考图 18 , 对于比特复用方式， 恢复模块 422包括解调子模块 4222、 第一解复用子模块 4224、 第二解复用子模块 4226、 定帧子模块 4228和重组 子模块 4230。
解调子模块 4222用于从 X路光通道中解调出 X路光通道数据， 并将所 述 X路光通道数据传送给第一解复用子模块 4224。
第一解复用子模块 4224用于接收解调子模块 4222传送的 X路光通道数 据，将所述 X路光通道数据解复用为 M路电通道数据，构成 CDAUI接口数 据， 并将所述 CDAUI接口数据传送给第二解复用子模块 4226, 所述 M路 电通道数据中的每一路在一路电通道中传送。
第二解复用子模块 4226用于接收第一解复用子模块 4224传送的 CDAUI 接口数据， 将所述 CDAUI接口数据解复用为 N路逻辑通道数据， 也即将所 述 M路电通道数据解复用为 N路逻辑通道数据， 并将所述 N路逻辑通道数 据传送给定帧子模块 4228。
定帧子模块 4228用于接收第二解复用子模块 4226传送的所述 N路逻辑 通道数据， 在所述 N路逻辑通道数据中搜索帧头指示 （FAS ), 然后传送给 重组子模块 4230。
重组子模块 4230用于接收定帧子模块 4228传送的 N路逻辑通道数据， 根据所述 FAS对齐所述 N路逻辑通道数据， 根据逻辑通道标记（LLM ) 重 排所述 N路逻辑通道数据， 重组为 FEC帧， 并将所述 FEC帧传送给解扰码 模块 424。
可选的， 作为不同的实施例， 若所述 X路光通道数据不经过 CDAUI接 口， 参考图 19, 恢复模块 422包括解调子模块 4252、 定帧子模块 4254、 解 复用子模块 4256和重组子模块 4258。
解调子模块 4252用于从 X路光通道中解调出 X路光通道数据， 并将所 述 X路光通道数据传送给解复用子模块 4254。
定帧子模块 4254用于接收解调子模块 4252传送的所述 X路光通道数 据， 在所述 X路光通道数据中搜索帧头指示 （FAS ), 然后传送给解复用子 模块 4256。
解复用子模块 4256用于接收定帧子模块 4254传送的 X路光通道数据， 将所述 X路光通道数据解复用为 N路逻辑通道数据， 并将所述 N路逻辑通 道数据传送给重组子模块 4258。 重组子模块 4258用于接收解复用子模块 4256传送的 N路逻辑通道数 据， 根据所述 FAS对齐所述 N路逻辑通道数据， 根据逻辑通道标记（ LLM ) 重排所述 N路逻辑通道数据， 重组为 FEC帧， 并将所述 FEC帧传送给解扰 码模块 424。
参考图 20, 对于 FEC符号大小的整数倍为粒度的复用方式， 恢复模块
422包括解调子模块 4232、 定帧子模块 4234、 解复用子模块 4236和重组子 模块 4238。
解调子模块 4232用于从 X路光通道中解调出 X路光通道数据， 并将所 述 X路光通道数据传送给定帧子模块 4234。
定帧子模块 4234用于接收解调子模块 4232发送的 X路光通道数据，在 所述 X路光通道数据中搜索帧头指示（FAS ), 确定复用时的分发粒度边界， 并将所述 X路光通道数据传送给解复用子模块 4236, 其中所述分发粒度是 FEC符号大小的整数倍。
解复用子模块 4236用于接收定帧子模块 4234传送的 X路光通道数据， 将所述 X路光通道数据以 FEC符号大小的整数倍为粒度解复用出 N路逻辑 通道数据， 并将所述 N路逻辑通道数据传送给重组子模块 4238。
重组子模块 4238用于接收解复用子模块 4236传送的 N路逻辑通道数 据， 根据所述 FAS对齐所述 N路逻辑通道数据， 根据逻辑通道标记（ LLM ) 重排所述 N路逻辑通道数据， 重组为 FEC帧， 并将所述 FEC帧传送给解扰 码模块 424。
可选的，作为不同的实施例，若所述 X路光通道数据经过 CDAUI接口， 参考图 21 , 恢复模块 422包括解调子模块 4262、 第一解复用子模块 4264、 第二解复用子模块 4266、 定帧子模块 4268和重组子模块 4270。
解调子模块 4262用于从 X路光通道中解调出 X路光通道数据， 并传送 给第一解复用子模块 4264。
第一解复用子模块 4264用于接收解调子模块 4262传送的 X路光通道数 据，将所述 X路光通道数据解复用为 M路电通道数据，构成 CDAUI接口数 据， 并将所述 CDAUI接口数据传送给第二解复用子模块 4266, 其中所述 M 路电通道数据中的每一路在一路电通道中传送。
第二解复用子模块 4266用于接收第一解复用子模块 4264传送的 CDAUI 接口数据， 将所述 CDAUI接口数据解复用为 N路逻辑通道数据， 也即将所 述 M路电通道数据解复用为 N路逻辑通道数据， 并将所述 N路逻辑通道数 据传送给定帧子模块 4268 , 其中 N的取值是电通道数量 M和光通道数量 X 的公倍数。 优选的， N的取值是电通道数量 M和光通道数量 X的最小公倍 数。
定帧子模块 4268用于接收第二解调子模块 4266发送的 N路逻辑通道数 据， 在所述 N路逻辑通道数据中搜索帧头指示 （FAS ), 确定复用时的分发 粒度边界， 并将所述 N路逻辑通道数据传送给重组子模块 4270 , 其中所述 分发粒度是 FEC符号大小的整数倍。
重组子模块 4270用于接收定帧子模块 4268传送的 N路逻辑通道数据， 根据所述 FAS对齐所述 N路逻辑通道数据， 根据逻辑通道标记（ LLM ) 重 排所述 N路逻辑通道数据， 重组为 FEC帧， 并将所述 FEC帧传送给解扰码 模块 424。
本领域普通技术人员可以意识到， 结合本文中所公开的实施例描述的各 示例的单元及算法步骤， 能够以电子硬件、 或者计算机软件和电子硬件的结 合来实现。 这些功能究竟以硬件还是软件方式来执行， 取决于技术方案的特 定应用和设计约束条件。 专业技术人员可以对每个特定的应用来使用不同方 法来实现所描述的功能， 但是这种实现不应认为超出本发明的范围。
所属领域的技术人员可以清楚地了解到， 为描述的方便和筒洁， 上述描 述的系统、 装置和单元的具体工作过程， 可以参考前述方法实施例中的对应 过程， 在此不再赘述。
在本申请所提供的几个实施例中， 应该理解到， 所揭露的系统、 装置和 方法， 可以通过其它的方式实现。 例如， 以上所描述的装置实施例仅仅是示 意性的， 例如， 所述单元的划分， 仅仅为一种逻辑功能划分， 实际实现时可 以有另外的划分方式， 例如多个单元或组件可以结合或者可以集成到另一个 系统， 或一些特征可以忽略， 或不执行。 另一点， 所显示或讨论的相互之间 的耦合或直接耦合或通信连接可以是通过一些接口， 装置或单元的间接耦合 或通信连接， 可以是电性， 机械或其它的形式。 为单元显示的部件可以是或者也可以不是物理单元， 即可以位于一个地方， 或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或 者全部单元来实现本实施例方案的目的。 另外， 在本发明各个实施例中的各功能单元可以集成在一个处理单元 中， 也可以是各个单元单独物理存在， 也可以两个或两个以上单元集成在一 个单元中。
以下图 22显示的是以太数据处理装置的结构示意图， 采用通用计算机 系统结构。
计算机系统可具体是基于处理器的计算机， 如通用个人计算机（PC ), 便携式设备如平板计算机， 或智能手机。 计算机系统包括总线， 处理器， 存 储器， 通信接口， 输入设备和输出设备。 总线可包括一通路， 在计算机各个 部件之间传送信息。 处理器可以是一个通用中央处理器（CPU ), 微处理器， 特定应用集成电路 application-specific integrated circuit (ASIC), 或一个或多 个用于控制本发明方案程序执行的集成电路。计算机系统还包括一个或多个 存储器， 可以是只读存储器 read-only memory (ROM) 或可存储静态信息和 指令的其他类型的静态存储设备， 随机存取存储器 random access memory (RAM) 或者可存储信息和指令的其他类型的动态存储设备， 也可以是磁盘 存储器。 这些存储器通过总线与处理器相连接。
输入设备可包括一种装置或一种物理接口， 以接收用户输入的数据和信 息， 例如键盘， 鼠标、 摄像头， 扫描仪， 光笔， 语音输入装置， 触摸屏等。
输出设备可包括一种装置或一种物理接口， 以允许输出信息给用户， 包 括显示屏， 打印机， 扬声器等。 计算机系统还包括一个通信接口， 使用任何 收发器一类的装置， 以便与其他设备或通信网络通信， 如以太网， 无线接入 网 （RAN ), 无线局域网 (WLAN)等。
存储器， 如 RAM, 保存有执行本发明方案的程序， 还可以保存有操作 系统、其他应用程序和 /或以太数据。执行本发明方案的程序代码保存在存储 器中， 并由处理器来控制执行。
如图 23 , 存储器中执行本发明方案的程序具体包括映射模块、 FEC 处 理模块、 扰码模块和分发模块。
映射模块用于将接收到的以太数据映射到 FEC 帧的净荷区， 并将所述 FEC帧传送给 FEC处理模块。
FEC处理模块用于接收映射模块传送的 FEC帧， 对映射到 FEC帧的以 太数据进行 FEC编码，将 FEC编码产生的校验信息置于所述 FEC帧的 FEC 区， 为所述 FEC帧添加开销信息， 所述开销信息包含帧头指示（FAS )和逻 辑通道标记（ LLM ), 并将所述 FEC帧传送给扰码模块。
扰码模块用于接收 FEC处理模块传送的 FEC帧，对所述 FEC帧中除 FAS 和 LLM之外的信息进行扰码， 并将扰码后的 FEC帧传送给分发模块。
分发模块用于接收扰码模块传送的 FEC帧， 将所述 FEC帧分发到多通 道并通过光收发器传送。
如图 24,存储器中执行本发明方案的程序具体包括恢复模块、解扰码模 块、 解码模块和解映射模块。
恢复模块用于从多通道传送的数据中恢复出 FEC帧， 并将所述 FEC帧 发送给解扰码模块。
解扰码模块用于接收恢复模块发送的 FEC帧， 对所述 FEC帧中除 FAS 和 LLM之外的信息进行解扰码， 并将解扰码后的 FEC帧发送给解码模块。
解码模块用于接收解扰码模块发送的 FEC帧， 根据所述 FEC帧中承载 的校验信息对所述 FEC帧进行纠错， 然后发送给解映射模块。
解映射模块用于接收解码模块发送的 FEC帧， 从所述 FEC帧的净荷区 中解映射出以太数据。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使 用时， 可以存储在一个计算机可读取存储介质中。 基于这样的理解， 本发明 的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部 分可以以软件产品的形式体现出来， 该计算机软件产品存储在一个存储介质 中， 包括若干指令用以使得一台计算机设备（可以是个人计算机， 服务器， 或者网络设备等 )执行本发明各个实施例所述方法的全部或部分步骤。 而前 述的存储介质包括： U盘、移动硬盘、只读存储器（ ROM , Read-Only Memory )、 随机存取存储器（RAM, Random Access Memory ), 磁碟或者光盘等各种可 以存储程序代码的介质。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应所述以权利要求的保护范围为准。

Claims

权利要求
1、 一种以太数据的处理方法， 其特征在于， 所述方法包括：
将以太数据映射到前向纠错 FEC帧的净荷区；
对映射到所述 FEC帧的以太数据进行 FEC编码， 并将 FEC编码产生的 校验信息置于所述 FEC帧的 FEC区；
为所述 FEC帧添加开销信息， 所述开销信息包含帧头指示 FAS和逻辑 通道标记 LLM;
对所述 FEC帧中除所述 FAS和 LLM之外的信息进行扰码； 及
将所述 FEC帧分发到多通道进行传送。
2、 根据权利要求 1所述的方法， 所述将所述 FEC帧分发到多通道进行 传送， 具体包括：
以 FEC符号大小的整数倍为分发粒度将 FEC帧分发为 N路逻辑通道数 据， N的取值是电通道数量 M和光通道数量 X的公倍数， 所述分发粒度大 于等于所述 FAS和 LLM占用的字节数；
将所述 N路逻辑通道数据复用为 M路电通道数据， 构成适配单元接口 AUI接口数据； 及
将所述 AUI接口数据复用为 X路光通道数据，并通过 X路光通道传送。
3、 根据权利要求 2所述的方法， 其特征在于， N的取值是电通道数量 M和光通道数量 X的最小公倍数。
4、 根据权利要求 1所述的方法， 所述将所述 FEC帧分发到多通道进行 传送， 具体包括：
以 FEC符号大小的整数倍为分发粒度将所述 FEC帧分发为 N路逻辑通 道数据；
将所述 N路逻辑通道数据复用为 X路光通道数据， 并通过 X路光通道 传送，其中 N为光通道数量 X的整数倍，所述分发粒度大于等于 FAS和 LLM 占用的字节数。
5、 一种以太数据的处理方法， 其特征在于， 所述方法包括：
从多通道传送的数据中恢复出前向纠错 FEC帧；
对所述 FEC帧中除帧头指示 FAS和逻辑通道标记 LLM之外的信息进行 解扰码； 根据所述 FEC帧中承载的校验信息对所述 FEC帧进行纠错； 及 从所述 FEC帧的净荷区中解映射出以太数据。
6、根据权利要求 5所述的方法，所述从多通道传送的数据中恢复出 FEC 帧， 具体包括：
从 X路光通道中解调出 X路光通道数据；
将所述 X路光通道数据解复用为 M路数据， 构成适配单元接口 AUI接 口数据；
将所述 AUI接口数据解复用为 N路逻辑通道数据， 其中 N的取值是电 通道数量 M和光通道数量 X的公倍数；
在所述 N路逻辑通道数据中搜索帧头指示 FAS ,确认分发粒度边界，所 述分发粒度是 FEC符号大小的整数倍； 及
根据所述 FAS对齐所述 N路逻辑通道数据，根据逻辑通道标记 LLM重 排所述 N路逻辑通道数据， 重组为 FEC帧。
7、 根据权利要求 6所述的方法， 其特征在于， N的取值是电通道数量 M和光通道数量 X的最小公倍数。
8、根据权利要求 5所述的方法，所述从多通道传送的数据中恢复出 FEC 帧， 具体包括：
从 X路光通道中解调出 X路光通道数据；
在所述 X路光通道数据中搜索帧头指示 FAS ,确认分发粒度边界，所述 分发粒度是 FEC符号大小的整数倍； 及
将 X路光通道数据以所述分发粒度为单位解复用出 N路逻辑通道数据； 及
根据所述 FAS对齐所述 N路逻辑通道数据，根据逻辑通道标记 LLM重 排所述 N路逻辑通道数据， 重组为 FEC帧， 其中 N的取值是光通道数量 X 的整数倍。
9、 一种以太数据的处理装置， 其特征在于， 所述装置包括映射模块、 FEC处理模块、 扰码模块和分发模块；
映射模块将接收到的以太数据映射到前向纠错 FEC 帧的净荷区， 并将 所述 FEC帧传送给 FEC处理模块；
FEC处理模块接收映射模块传送的 FEC帧， 对映射到 FEC帧的以太数 据进行 FEC编码， 将 FEC编码产生的校验信息置于所述 FEC帧的 FEC区， 为所述 FEC帧添加开销信息， 其中所述开销信息包含帧头指示 FAS和逻辑 通道标记 LLM, 并将所述 FEC帧传送给扰码模块；
扰码模块用于接收 FEC处理模块传送的 FEC帧，对所述 FEC帧中除 FAS 和 LLM之外的信息进行扰码， 并将扰码后的 FEC帧传送给分发模块； 及 分发模块用于接收扰码模块传送的 FEC帧， 将所述 FEC帧分发到多通 道进行传送。
10、 根据权利要求 9所述的装置， 所述分发模块包括分发子模块、 第一 复用子模块和第二复用子模块；
分发子模块用于将所述 FEC帧分发为 N路逻辑通道数据， 并传送给第 一复用子模块， 其中 N为电通道数量 M和光通道数量 X的公倍数；
第一复用子模块用于接收分发子模块传送的 N路逻辑通道数据，将所述 N路逻辑通道数据复用为 M路电通道数据， 构成适配单元接口 AUI接口数 据， 并将所述 AUI接口数据传送给第二复用子模块； 及
第二复用子模块用于接收第一复用子模块传送的 AUI接口数据，将所述 AUI接口数据进一步复用为 X路光通道数据， 并通过 X路光通道传送。
11、 根据权利要求 10所述的装置， 其特征在于， N的取值是电通道数 量 M和光通道数量 X的最小公倍数。
12、 根据权利要求 9至 11 中任一项所述的装置， 其特征在于， 映射模 块包括提取子模块和映射子模块；
提取子模块用于从媒介无关接口 ΜΠ 接口数据中提取媒介接入控制
MAC帧， 并传送给映射子模块；
映射子模块用于接收提取子子模块传送的 MAC帧， 将所述 MAC帧映 射到所述 FEC帧的净荷区。
13、 根据权利要求 9至 11 中任一项所述的装置， 其特征在于， 所述映 射模块包括编码子模块和映射子模块；
编码子模块用于对媒介无关接口 ΜΠ接口数据进行编码， 得到码块数 据， 并发送给映射子模块；
映射子模块用于接收编码子模块传送的所述码块数据， 采用比特同步映 射规程 BMP或异步映射方式，将所述码块数据映射到所述 FEC帧的净荷区。
14、 一种以太数据的处理装置， 其特征在于， 所述装置包括恢复模块、 解扰码模块、 解码模块和解映射模块； 恢复模块用于从多通道传送的数据中恢复出 FEC帧， 并将所述 FEC帧 发送给解扰码模块；
解扰码模块用于接收恢复模块发送的 FEC帧， 对所述 FEC帧中除 FAS 和 LLM之外的信息进行解扰码， 并将解扰码后的 FEC帧发送给解码模块； 解码模块用于接收解扰码模块发送的 FEC帧， 根据所述 FEC帧中承载 的校验信息对所述 FEC帧进行纠错， 然后发送给解映射模块； 及
解映射模块用于接收解码模块 426发送的 FEC帧， 从所述 FEC帧的净 荷区中解映射出以太数据。
15、 根据权利要求 14所述的装置， 所述恢复模块包括解调子模块、 第 一解复用子模块、 第二解复用子模块、 定帧子模块和重组子模块；
解调子模块用于从 X路光通道中解调出 X路光通道数据， 并将所述 X 路光通道数据传送给第一解复用子模块；
第一解复用子模块用于接收解调子模块传送的 X路光通道数据，将所述 X路光通道数据解复用为 M路电通道数据， 构成 CDAUI接口数据， 并将所 述 CDAUI接口数据传送给第二解复用子模块；
第二解复用子模块用于接收第一解复用子模块传送的 CDAUI接口数 据， 将所述 CDAUI接口数据解复用为 N路逻辑通道数据， 并将所述 N路逻 辑通道数据传送给定帧子模块， 其中 N的取值是电通道数量 M和光通道数 量 X的公倍数；
定帧子模块用于接收第二解复用子模块 4226传送的所述 N路逻辑通道 数据， 在所述 N路逻辑通道数据中搜索帧头指示 （FAS ), 然后传送给重组 子模块； 及
重组子模块用于接收定帧子模块传送的 N路逻辑通道数据， 根据所述 FAS对齐所述 N路逻辑通道数据，根据逻辑通道标记 LLM重排所述 N路逻 辑通道数据， 重组为 FEC帧。
16、 根据权利要求 15所述的装置， 其特征在于， N的取值是电通道数 量 M和光通道数量 X的最小公倍数。
17、 根据权利要求 14所述的装置， 所述恢复模块包括解调子模块、 定 帧子模块、 解复用子模块和重组子模块；
解调子模块用于从 X路光通道中解调出 X路光通道数据， 并将所述 X 路光通道数据传送给解复用子模块； 定帧子模块用于接收解调子模块传送的所述 X路光通道数据，在所述 X 路光通道数据中搜索帧头指示 FAS , 然后传送给解复用子模块；
解复用子模块用于接收定帧子模块传送的 X路光通道数据， 将所述 X 路光通道数据解复用为 N路逻辑通道数据， 并将所述 N路逻辑通道数据传 送给重组子模块，其中 N的取值是电通道数量 M和光通道数量 X的公倍数， 所述分发粒度大于等于 FAS和 LLM占用的字节数； 及
重组子模块用于接收解复用子模块传送的 N路逻辑通道数据，根据所述 FAS对齐所述 N路逻辑通道数据，根据逻辑通道标记 LLM重排所述 N路逻 辑通道数据， 重组为 FEC帧。
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