JP2023531786A

JP2023531786A - インターフェイス、電子装置、通信システム

Info

Publication number: JP2023531786A
Application number: JP2022581367A
Authority: JP
Inventors: ワン，シンユアン; ホ，シアン; ルェン，ハオ
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2020-06-29
Filing date: 2021-03-10
Publication date: 2023-07-25
Also published as: CN118713943A; CN118713944A; MX2023000239A; EP4164181A1; KR20230027239A; BR112022026781A2; CN113938329A; EP4164181A4; EP4435619A2; US20240283565A1; CA3188569A1; WO2022001166A1; US20230133314A1; JP2024112904A

Abstract

本願は、インターフェイスを開示する。インターフェイスには、汎用機能ユニットと、１つ又は複数の特殊機能ユニットとが含まれる。汎用機能ユニットは、１つ又は複数の汎用機能モジュールを含む。特殊機能ユニットは、１つ又は複数の特定の機能モジュールを含む。

Description

本願は、２０２０年６月２９日に中国国家知識産権局に出願した“INTERFACE,
DEVICE, NETWORK SYSTEM, AND TRANSMISSION METHOD”という名称の中国特許出願第２０２０１０６０５３２４．３号と、２０２１年１月１４日に中国国家知識産権局に出願した、“INTERFACE, ELECTRONIC DEVICE, AND COMMUNICATION SYSTEM”という名称の中国特許出願第２０２１１００４９５４８．５号とについて優先権を主張するものであり、これら両文献は、その全体が参照により本明細書に組み込まれる。

本願は、インターフェイス、電子装置、及び通信システムに関する。

イーサネットインターフェイスの現在の進化過程において、新しいインターフェイスの速度は、複数の速度を有する以前の電気的インターフェイス及び以前の光インターフェイスと互換性がある必要がある。しかしながら、イーサネットインターフェイスの論理レイヤのソリューションでは、送信媒体の性能の利用率が低い。

本願の実施形態は、インターフェイス、電子装置、及び通信システムを提供する。本願の実施形態における技術的解決策によれば、光モジュールの性能を十分に活用することができる。第１の態様によれば、インターフェイスには、機能部分１と機能部分２とが含まれる。機能部分１は、媒体アクセス制御（ＭＡＣ）レートに依存する処理を実施するように構成され、機能部分２は、ＭＡＣレートとは独立した処理を実施するように構成される。

いくつかの実施形態では、インターフェイスはイーサネットインターフェイスである。

いくつかの実施形態では、機能部分１はメディア独立インターフェイスを含む。

いくつかの実施形態では、機能部分１は、ＭＡＣモジュール、調整（reconciliation）サブレイヤ（ＲＳ）モジュール、及び物理コーディングサブレイヤ（ＰＣＳ）における符号化及びレート・マッチングモジュールを含む。

いくつかの実施形態では、機能部分２は１つ又は複数の機能ユニットを含み、１つ又は複数の機能ユニットは第１の機能ユニットを含み、第１の機能ユニットは、トランスコードモジュール、スクランブルモジュール、アライメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、物理媒体接続サブレイヤ（ＰＭＡ）モジュール、及び物理媒体依存（ＰＭＤ）モジュールを含む。

いくつかの実施形態では、機能部分２は、１つのＰＭＡ／ＰＭＤモジュール及び１つ又は複数の機能ユニットを含み、１つ又は複数の機能ユニットは第２の機能ユニットを含み、第２の機能ユニットは、トランスコードモジュール、スクランブルモジュール、アラインメントマーカー挿入モジュール、及び前方誤り訂正（ＦＥＣ）モジュールを含み、第２の機能ユニットは、ＰＭＡ／ＰＭＤモジュールに結合される。

いくつかの実施形態では、機能部分２は、連結された第１レベルの機能ユニットと第２レベルの機能ユニットとを含む。第１レベルの機能ユニットは、１つ又は複数の第１レベルの機能サブユニットを含み、第１レベルの機能ユニット内の少なくとも１つの第１レベルのサブユニットが、トランスコードモジュール、スクランブルモジュール、アラインメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、及びＰＭＡモジュールを含む。第２レベルの機能ユニットは１つ又は複数の第２レベルのサブユニットを含み、第２レベルの機能ユニット内の少なくとも１つの第２レベルのサブユニットが、ＰＣＳ／ＦＥＣ／ＰＭＡモジュール及びＰＭＤモジュールを含む。

いくつかの実施形態では、複数の機能部分２のＦＥＣが出力するデータは、ＰＭＡレイヤでインターリーブされる。

いくつかの実施形態では、第１レベルの機能ユニット内の少なくとも１つの第１レベルのサブユニットに含まれるＦＥＣモジュールは、リードソロモン（ＲＳ）（５４４，５１４）ＦＥＣ符号化及び／又は復号化を行うように構成され、第２レベルの機能ユニット内の少なくとも１つの第２レベルのサブユニットに含まれるＦＥＣモジュールは、ＢＣＨＦＥＣ符号化及び／又は復号化、リードソロモン前方誤り訂正（ＲＳＦＥＣ）符号化及び／又は復号化、極性（polar）ＦＥＣ符号化及び／又は復号化、低密度パリティチェック前方誤り訂正（ＬＤＰＣＦＥＣ）符号化及び／又は復号化、連結前方誤り訂正（ＣＦＥＣ）符号化及び／又は復号化、オープン（open）前方誤り訂正（ＯＦＥＣ）符号化及び／又は復号化、又はターボプロダクトコード（Turbo
product code）（ＴＰＣＦＥＣ）符号化及び／又は復号化を行うように構成される。オプションで、第１レベルのサブユニットに含まれるＦＥＣモジュールは、外部コード（outband：アウトバンド）ＦＥＣモジュールである。

いくつかの実施形態では、インターフェイスは、光デジタル信号プロセッサ（ｏＤＳＰ）を含む。

いくつかの実施形態では、ＦＥＣモジュールは連結ＦＥＣモジュールであり、第２レベルの機能ユニットは、第２レベルの機能ユニットに入るデータに対して連結内部コード（inner-code）符号化を行うように構成された内部コード符号化モジュールをさらに含む。オプションで、第２レベルの機能ユニットは、第２レベルの機能ユニットに入るデータに対して連結ＦＥＣ内部コード復号化を行うように構成された復号化モジュールをさらに含む。

いくつかの実施形態では、機能部分１は、ＭＡＣモジュール、調整サブレイヤ（ＲＳ）モジュール、物理コーディングサブレイヤ（ＰＣＳ）における符号化及びレート・マッチングモジュール、及びトランスコードモジュールを含む。

いくつかの実施形態では、機能部分２は１つ又は複数の機能ユニットを含み、１つ又は複数の機能ユニットは第３の機能ユニットを含み、第３の機能ユニットは、スクランブルモジュール、アライメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、及び物理媒体接続サブレイヤ（ＰＭＡ）／物理媒体依存（ＰＭＤ）モジュールを含む。

いくつかの実施形態では、機能部分２は１つ又は複数の機能ユニットを含み、１つ又は複数の機能ユニットは第４の機能ユニットを含み、第４の機能ユニットは、トランスコードモジュール、スクランブルモジュール、アライメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、物理媒体接続サブレイヤ（ＰＭＡ）モジュール、及び物理媒体依存（ＰＭＤ）モジュールを含む。

いくつかの実施形態では、機能部分１は、ＭＡＣモジュール、調整サブレイヤ（ＲＳ）モジュール、物理コーディングサブレイヤ（ＰＣＳ）における符号化及びレート・マッチングモジュール、トランスコードモジュール、及びスクランブルモジュールを含む。

いくつかの実施形態では、機能部分２は１つ又は複数の機能ユニットを含み、１つ又は複数の機能ユニットは第５の機能ユニットを含み、第５の機能ユニットは、アライメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、及び物理媒体接続サブレイヤ（ＰＭＡ）／物理媒体依存（ＰＭＤ）モジュールを含む。

いくつかの実施形態では、インターフェイスは、速度が８００Ｇｂ／秒又は１．６Ｔｂ／秒のイーサネットインターフェイスである。

いくつかの実施形態では、トランスコードモジュールはＩＥＥＥ８０２．３－２０１８準拠の６４Ｂ／６６Ｂ～２５６Ｂ／２５７Ｂのトランスコーダである。

いくつかの実施形態では、機能部分２に含まれる機能ユニットの数量は、１、２、３、４、５、８、又は１６である。

いくつかの実施形態では、機能部分２は、データブロック分配モジュールを介して機能部分１に結合される。

別の態様によれば、電子装置は、前述の実施形態のいずれか１つによるインターフェイスを含む。

別の態様によれば、通信システムは、送信側装置及び受信側装置を含む。送信側装置及び／又は受信側装置は電子装置である。

いくつかの実施形態では、インターフェイスは、汎用機能ユニット及び１つ又は複数の特殊機能ユニットを含む。汎用機能ユニットは、１つ又は複数の汎用機能モジュールを含む。特殊機能ユニットは、１つ又は複数の特定の機能モジュールを含む。

いくつかの実施形態では、汎用機能ユニットは、媒体アクセス制御（ＭＡＣ）レートに密接に依存する機能モジュールを含む。

いくつかの実施形態では、特殊機能ユニットは、速度に依存する機能部分を含む。

いくつかの実施形態では、汎用機能ユニットは、メディア独立インターフェイスを含む。

いくつかの実施形態では、汎用機能ユニットは、媒体アクセス制御（ＭＡＣ）ユニット、調整サブレイヤ（ＲＳ）ユニット、及びＰＣＳレイヤにおける符号化及びレート・マッチングモジュールを含む。

いくつかの実施形態では、特殊機能ユニットは、トランスコードユニット、スクランブルユニット、アラインメントロックユニット、前方誤り訂正（ＦＥＣ）符号化／復号化ユニット、及び物理媒体接続サブレイヤ（ＰＭＡ）／物理媒体依存（ＰＭＤ）ユニットを含む。

いくつかの実施形態では、特殊機能ユニットは、複数の機能サブユニットと、１つのＰＭＡ／ＰＭＤユニットとを含む。各機能サブユニットは、トランスコードサブユニット、スクランブルサブユニット、アラインメントロック処理サブユニット、及びＦＥＣサブユニットを含む。複数の機能サブユニットは、ＰＭＡ／ＰＭＤユニットに結合される。

いくつかの実施形態では、特殊機能ユニットは、第１レベル及び第２レベルを含む。第１レベルには、１つ又は複数の第１レベルのサブユニットが含まれ、各第１レベルのサブユニットは、トランスコードサブユニット、スクランブルサブユニット、アラインメントロックサブユニット、ＦＥＣサブユニット、及びＰＭＡサブユニットを含む。第２レベルには、１つ又は複数の第２レベルのサブユニットが含まれ、各第２レベルのサブユニットは、ＰＣＳ／ＦＥＣ／ＰＭＡサブユニットと、ＰＭＤサブユニットとを含む。

いくつかの実施形態では、複数の特殊機能ユニットのＦＥＣが出力するデータは、ＰＭＡレイヤでインターリーブされる。

いくつかの実施形態では、第１レベルのＦＥＣはＲＳ（５４４，５１４）ＦＥＣ符号化であり、第２レベルのＦＥＣは、ＢＣＨＦＥＣ、極性ＦＥＣ、ＬＤＰＣＦＥＣ、ＣＦＥＣ、ＯＦＥＣ、又はＴＰＣＦＥＣである。

いくつかの実施形態では、インターフェイスには、光デジタル信号プロセッサ（ｏＤＳＰ）が含まれる。

いくつかの実施形態では、ＦＥＣは連結ＦＥＣであり、第２レベルには、第２レベルに入るデータに対して連結コード内部コード復号化を行うように構成された内部コード復号化ユニットをさらに含む（復号化は主に誤り訂正機能であり、オーバーヘッドは、復号化が完了した後に内部コードの符号化を削除することによって発生する）。

いくつかの実施形態では、第２レベルのＰＣＳ／ＦＥＣ／ＰＭＡは、ＰＣＳ／Ｃ／ＯＦＥＣ／ＰＭＡである。

いくつかの実施形態では、汎用機能ユニットは、ＭＡＣ、ＲＳ、ＰＣＳレイヤにおける符号化及びレート・マッチングモジュール、及びトランスコードモジュールを含む。

いくつかの実施形態では、特殊機能ユニットは、スクランブル、ＡＭ、ＦＥＣ、及びＰＭＡ／ＰＭＤを含む。

いくつかの実施形態では、特殊機能ユニットは複数の機能サブユニットを含み、各機能サブユニットは、スクランブルサブユニット、アラインメントロックサブユニット、ＦＥＣサブユニット、ＰＭＡサブユニット、及びＰＭＤサブユニットを含む。

いくつかの実施形態では、汎用機能ユニットは、ＭＡＣユニット、ＲＳユニット、ＰＣＳレイヤにおける符号化及びレート・マッチングモジュール、トランスコードモジュール、及びスクランブルモジュールを含む。

いくつかの実施形態では、特殊機能ユニットは、アライメントロックユニット、ＦＥＣユニット、及びＰＭＡ／ＰＭＤユニットを含む。

いくつかの実施形態では、ＦＥＣサブユニットは８００Ｇｂ／秒イーサネットインターフェイスである。

請求項１乃至２０のいずれか一項に記載のインターフェイスであって、トランスコードはＩＥＥＥ８０２．３－２０１８準拠の６４Ｂ／６６Ｂ～２５６Ｂ／２５７Ｂのトランスコーダである。

いくつかの実施形態では、インターフェイスに含まれる特殊機能ユニットの数量は、１、２、４、５、８、又は１６である。

いくつかの実施形態では、汎用機能ユニットは、データブロック分配モジュールを介して特殊機能ユニットに結合される。

別の態様によれば、ネットワークシステムは、送信側装置及び受信側装置を含む。送信側装置及び／又は受信側装置は電子装置である。

別の態様によれば、コンピュータ可読記憶媒体は、コンピュータ可読プログラム又は命令を含む。コンピュータ可読プログラム又は命令が実行されると、装置が、前述の実施形態のいずれか１つによるインターフェイスの機能を実行できるようになる。

別の態様によれば、コンピュータプログラム製品は、コンピュータ可読プログラム又は命令を含む。コンピュータ可読プログラム又は命令が実行されると、装置が、前述の実施形態のいずれか１つによるインターフェイスの機能を実行できるようになる。

別の態様によれば、送信方法は、前述の実施形態のいずれか１つによるインターフェイスの機能ステップを含む。

インターフェイス構成及び通信の概略図である。他のインターフェイス構成及び通信の概略図である。他のインターフェイス構成及び通信の概略図である。他のインターフェイス構成及び通信の概略図である。一実施形態によるインターフェイスのアーキテクチャの概略図である。別の実施形態によるインターフェイスのアーキテクチャの概略図である。別の実施形態によるインターフェイスのアーキテクチャの概略図である。図４Ａのインターフェイスを含む通信システムの概略図である。図４Ｂのインターフェイスを含む通信システムの概略図である。図４Ａのインターフェイスを有する送信機側装置と、ＩＥＥＥ８０２．３標準インターフェイスを有する受信側装置とを含む通信システムの概略図である。図４Ｂのインターフェイスを有する送信機側装置と、ＩＥＥＥ８０２．３標準インターフェイスを有する受信側装置とを含む通信システムの概略図である。さらに別の実施形態によるインターフェイスのアーキテクチャの概略図である。さらに別の実施形態によるインターフェイスのアーキテクチャの概略図である。図５Ａのインターフェイスを含む通信システムの概略図である。さらに別の実施形態によるインターフェイスのアーキテクチャの概略図である。図６Ａのインターフェイスを含む通信システムの概略図である。さらに別の実施形態によるインターフェイスのアーキテクチャの概略図である。図６Ｃのインターフェイスを含む通信システムの概略図である。さらに別の実施形態によるインターフェイスのアーキテクチャの概略図である。図７Ａのインターフェイスを含む通信システムの概略図である。さらに別の実施形態によるインターフェイスのアーキテクチャの概略図である。実施形態１によるインターフェイスのアーキテクチャの概略図である。実施形態２によるインターフェイスのアーキテクチャの概略図である。実施形態３によるインターフェイスのアーキテクチャの概略図である。実施形態４によるインターフェイスのアーキテクチャの概略図である。実施形態５によるインターフェイスのアーキテクチャの概略図である。図４Ａのインターフェイスに対応するインターフェイスを有する受信側装置と、ＩＥＥＥ８０２．３標準インターフェイスを有する送信機側装置とを含む通信システムの概略図である。図４Ｂのインターフェイスに対応するインターフェイスを有する受信側装置と、ＩＥＥＥ８０２．３標準インターフェイスを有する送信側装置とを含む別の通信システムの概略図である。図５Ａのインターフェイスに対応するインターフェイスを有する受信側装置と、ＩＥＥＥ８０２．３標準インターフェイスを有する送信機側装置とを含む別の通信システムの概略図である。図６Ａのインターフェイスに対応するインターフェイスを有する受信側装置と、ＩＥＥＥ８０２．３標準インターフェイスを有する送信機側装置とを含む別の通信システムの概略図である。図６Ｃのインターフェイスに対応するインターフェイスを有する受信側装置と、ＩＥＥＥ８０２．３標準インターフェイスを有する送信側装置とを含む別の通信システムの概略図である。図７Ａのインターフェイスに対応するインターフェイスを有する受信側装置と、ＩＥＥＥ８０２．３標準インターフェイスを有する送信機側装置とを含む別の通信システムの概略図である。一実施形態による機器の構造の概略図である。一実施形態による機器の構造の概略図である。

実施形態において、「機能部分（functional part）１」は「汎用機能部分」又は「汎用機能ユニット」とも呼ばれ、「機能部分２」は「特殊機能部分」とも呼ばれ、「機能ユニット２」は「特殊機能部分」とも呼ばれる。「機能部分２」における複数の機能ユニットは「特殊機能ユニット」とも呼ばれる。例えば、「機能部分２」は、Ｎ個の機能ユニット：第１の機能ユニット、第２の機能ユニット、・・・、第ｎの機能ユニットを含み、ｉ番目の機能ユニットはｉ番目の特殊機能ユニットとも呼ばれ、ここで、ｉは正の整数であり、ｎは１より大きい正の整数であり、１＜＝ｉ＜＝ｎである。

本願では、１０Ｍｂ／秒の動作及び１００Ｍｂ／秒の動作のためのメディア独立インターフェイス（正式英名：media independent interface）をＭＩＩと呼び、１０００Ｍｂ／秒の動作のためのメディア独立インターフェイスをＧＭＩＩと呼び、１０Ｇｂ／秒の動作のためのメディア独立インターフェイスをＸＧＭＩと呼ぶ。本願におけるｘＭＩＩは、ＲＭＩＩ（reduced MII）、シリアルＭＩＩ（serial MII, SMII）、シリアル同期ＭＩＩ（serial sync MII, SSMII）、ソース同期ＳＭＩＩ（source
synchronous SMII, S3MII）、ギガビットＭＩＩ（Gigabit MII, GMII）、ＲＧＭＩＩ（Reduced GMII）、シリアルＧＭＩＩ（serial GMII, SGMII）、１０ビットインターフェイス（ten bit interface, TBI）、ＲＴＢＩ（Reduced TBI）、１０ギガビットＭＩＩ（10 Gigabit MII, XGMII）、２５ギガビットＭＩＩ（25 Gigabit
MII）、４０ギガビットＭＩＩ、５０ギガビットＭＩＩ、１００Ｇｂ／秒ＭＩＩ（100 GB/s MII、CGMII）、２００Ｇｂ／秒ＭＩＩ（200 GB/s MII, 200GMII）、４００Ｇｂ／秒ＭＩＩ（400 Gb/s MII, 400GMII）、８００Ｇｂ／秒ＭＩＩ、及び１．６テラビットＭＩＩ等の複数のタイプのイーサネットインターフェイスを含むことができる。

２００ＧｂＥ／４００ＧｂＥ速度標準は、シングルレーン電気インターフェイス５０Ｇ４レベルパルス振幅変調（four-level pulse amplitude modulation, PAM4）技術に基づく新世代のイーサネット速度標準を実施する。次世代の８００ＧｂＥ／１．６ＴｂＥ標準の検討では、シングルレーンの電気的インターフェイス速度が（Ｎレベルパルス振幅変調ＰＡＭ－Ｎ、Ｎ＝４、６、又は８を使用して）１００ＧＰＡＭ４又は２００ＧＰＡＭ－Ｎまで増大されるので、次世代速度は、電気インターフェイス速度をサポートする可能性があり、レーン電気インターフェイス当たり前世代の５０Ｇｂ／秒との互換性が必要になる場合がある。光インターフェイスの進化経路には、波長毎に異なる速度を有する多くの可能性がある。例えば、各波長は、５０Ｇｂ／秒、１００Ｇｂ／秒、２００Ｇｂ／秒、４００Ｇｂ／秒、又は８００Ｇｂ／秒のレート（rate：速度）を搬送することができる。

イーサネットインターフェイスの論理レイヤの現在の複数の解決策において、異なるレートを有するインターフェイスの論理レイヤは、特定の共通の特徴及び明確な違いを有する。これらの違いにより、異なるレート同士の間でハードウェアリソースを共有する、又は複数の低速イーサネットインターフェイスを１つの高速インターフェイスモジュールに結合してインターワーキングを実装することが困難になる。例えば、２００ＧｂＥ／４００ＧｂＥインターフェイスでは、図１の論理レイヤのアーキテクチャが使用される。図１では、装置インターフェイスは、媒体アクセス制御（medium access control, MAC）レイヤ、調整サブレイヤ（reconciliation
sublayer, RS）、物理コーディングサブレイヤ（physical coding sublayer, PCS）、前方誤り訂正（forward error correction, FEC）、物理媒体接続サブレイヤ（physical
medium attachment sublayer, PMA）、及び物理媒体依存（physical
medium dependent, PMD）レイヤを含む。送信側装置のデータは処理され、次にＰＭＤから受信側装置のＰＭＤに送られ、複数のサブモジュールによって処理され、次にＭＡＣ層に到達する。ＰＣＳサブレイヤは、６４Ｂ／６６Ｂの符号化及び復号化、トランスコード、スクランブル、アライメントマーカー（alignment marker, AM）の挿入、ＦＥＣの符号化及び復号化等の機能を実施するように構成される。ＰＭＡサブレイヤは、クロックリカバリ、キャリア検出、ＰＡＭ４変調／復調等の機能を実施するように構成される。ＰＭＤサブレイヤは、受信データに対してパラレル－シリアル／シリアル－パラレル（parallel-to-serial/serial-to-parallel）変換を行い、デジタル信号を送信のための回線に変調するように構成される。ＰＣＳレイヤのＦＥＣサブレイヤでは、新しいインターリービングＦＥＣ（例えば、Reed-Solomon RS (544, 514)FEC）の導入により、新しいインターリービングＦＥＣの論理レイヤと１００ＧｂＥソリューションとの間に大きな違いがあるため、再開発の作業負荷が大きくなる。別の例として、４００Ｇ－ＺＲで規定された論理レイヤは、図２Ａ及び図２Ｂ－１及び図２Ｂ－２に示されるアーキテクチャを使用する。論理レイヤのアーキテクチャでは、４００Ｇ－ＺＲ（８０ｋｍ）をサポートする光モジュールは、ホスト側インターフェイスが４００ＧＡＵＩ（Attachment unit interface, AUI）に固定されているため、２＊２００ＧｂＥインターフェイスをサポートすることができない。

本発明者は、世代を超えた（cross-generation）イーサネット速度により引き起こされる論理レイヤの変化が、主にＰＣＳの機能にあることを研究により見出した。ＰＣＳより上では、ＲＳによって出力されるデータは非常に似ている。類似部分を非類似部分と区別し、非類似部分をデータフローの方向と平行な方向にモジュール化すると、高度なリソースの再利用が実現でき、開発コストが削減され、経済的な利点が得られる。本願の実施形態によれば、現在のイーサネットアーキテクチャは、特定のレートに依存する機能部分と、特定のＰＭＤに対応するサブレートに依存する機能部分とに基づいて、機能部分１と機能部分２との２つの部分に分割される。図３を参照されたい。機能部分１は汎用機能部分であり、機能部分１は、ＭＡＣレートに密接に依存する機能モジュール、例えば、ＲＳモジュール及びレート・マッチングを行うのに必要であるモジュールを含む。いくつかの実施形態では、機能部分１は、レートに直接依存するｘＭＩＩインターフェイスをさらに含む。機能部分２は、レートに依存しない機能部分を含む。例えば、機能部分２は、１つ又は複数の機能ユニット：機能ユニット１、機能ユニット２、・・・、及び機能ユニットｎを含む。機能部分２は、データフローに基づく処理を行うＰＣＳ／ＰＭＡレイヤ機能を含んでもよい。ＰＭＤは、メディアに依存し、特定の実施態様に基づいて機能部分２の一部として使用される場合もある、又はＰＭＤは、プロトコルから独立しており、機能部分１及び機能部分２とは独立した機能コンポーネントとして使用される場合もあると考えられる。

ここで、２つの機能部分の間の境界点を選択するための参照基準には、以下の１つ又は複数が含まれ得る。（１）世代間速度（cross-generation rate）が出現した後に、できるだけ多くの汎用機能部分が存在するように、可能な限り下向き（downward）選択を行って、コストを節約する。（２）２つの機能モジュールの間のデータ分配の設計を可能な限り簡素化し、データブロックの分配に小さなユニット（単位）を使用する。（３）機能部分２のユニットは、信頼性を確保するために必要な検証機能を含めて、可能な限り完全な機能を有するようにする。（４）具体的な実施態様の複雑さ及びチップリソースの制御を総合的に考慮して、最適な設計を実現する。（４）については、一部のシナリオ、例えば超高速接続シナリオでは、従来のパラレルメディア独立インターフェイスを接続機能インターフェイスとして使用することは適切ではない。

図４Ａに示されるように、一実施形態では、インターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配（data block distribution）モジュールを含む。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、及びＰＣＳレイヤにおける符号化及びレート・マッチング（encode and rate matching）モジュールを含む。機能部分２は、１つ又は複数の機能ユニットを含む。１つ又は複数の機能ユニットのそれぞれは、トランスコード（transcode）モジュール、スクランブル（scramble）モジュール、アライメントマーカー挿入（AM Insertion）モジュール、ＦＥＣモジュール、及びＰＭＡ／ＰＭＤモジュール等の複数の機能サブモジュールを含む。

例えば、機能部分２の各機能ユニットが、２００Ｇｂｐｓの対応速度でＭＡＣデータフローを処理できると仮定する。８００Ｇｂ／秒イーサネット（正式英名：800 Gigabit Ethernet）ＭＡＣモジュールの場合に、機能部分２は４つの機能ユニットを含むことができ、各機能ユニットは、２００Ｇｂｐｓの対応する速度でＭＡＣデータフローを処理することができる。４つの機能ユニットは一体化してもよく、又は別々に配置してもよい。１Ｔｂｐｓの速度のＭＡＣモジュールの場合に、機能部分２は５つの機能ユニットを含むことができ、各機能ユニットは、２００Ｇｂｐｓの対応する速度でＭＡＣデータフローを処理することができる。５つの機能ユニットは、一体化してもよく、又は別々に配置してもよい。１．６Ｔｂｐｓの速度のＭＡＣモジュールの場合に、機能部分２は８つの機能ユニットを含むことができ、各機能ユニットは、２００Ｇｂｐｓの対応する速度でＭＡＣデータフローを処理することができる。８つの機能ユニットは、一体化してもよく、又は別々に配置してもよい。

いくつかの実施形態では、機能部分２の各機能ユニットは、対応するＭＡＣデータフローを別の速度、例えば５Ｇｂｐｓ、１０Ｇｂｐｓ、２０Ｇｂｐｓ、２５Ｇｂｐｓ、１００Ｇｂｐｓ、４００Ｇｂｐｓ、８００Ｇｂｐｓ、１Ｔｂｐｓ、又は１．６Ｔｂｐｓで処理することができる。

いくつかの他の実施形態では、機能部分２はＭ個の機能ユニットを含み、Ｍ個の機能ユニットのうちのＮ個の機能ユニットがアクティブ状態にあり、Ｎ個の機能ユニットは、現在のＭＡＣモジュールからデータを送信するように構成される。Ｎ個の機能ユニットは、第１の機能ユニット及び第２の機能ユニットを含み、第１の機能ユニットが処理できる対応するＭＡＣデータフローのレートは、第２の機能が処理できる対応するＭＡＣデータフローのレートと同じか又は異なる。例えば、８００ＧｂＥの速度のＭＡＣモジュールの場合に、機能部分２は、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、及びｈの８つの機能ユニットを含むことができる。機能ユニットａ、ｂ、ｃ、及びｄがアクティブ化され、機能ユニットａ、ｂ、ｃ、及びｄのそれぞれは、対応するＭＡＣデータフローを２００Ｇｂｐｓの速度で処理することができる。あるいはまた、機能ユニットａ、ｂ、ｃ、ｄ、ｇ、及びｈが非アクティブ状態にある間に、機能ユニットｄ、ｅ、及びｆがアクティブ状態にあり得、機能ユニットｄ、ｅ、及びｆは、対応するＭＡＣデータフローをそれぞれ２００Ｇｂｐｓ、２００Ｇｂｐｓ、及び４００Ｇｂｐｓの速度で処理することができる。Ｍ、Ｎはそれぞれ正の整数であり、Ｍ＝＞Ｎ＝＞１である。

上から順に、符号化（６４Ｂ／６６Ｂ又は２５６Ｂ／２５７Ｂの符号化等）及びレート・マッチングによって得られたデータは、境界点で分配されるデータがデータブロックの単位であるため、第１の適切な境界点である。データ及びクロックを使用することにより同期送信を実現するｘＭＩＩインターフェイスとは異なり、データブロック自体に同期ヘッダ（sync header）がある。また、レート・マッチングにより得られるデータブロックの送信速度は固定値であり、データブロックは規則的に分布し得る。ラウンドロビン分配を実行した後に、機能部分２においてアクティブ化された機能ユニットの処理速度が一定であることを保証できるため、機能部分２においてレート・マッチング操作を行う必要はない。イーサネットインターフェイスでレート・マッチングを行うには、データフローのフォーマットを識別する必要があり、パケット境界を見つける必要があり、アイドルコードブロックを、レート調整のためにＭＡＣインターフレームギャップ（IFG、inter-frame gap、IPG、inter-packet gapとも呼ばれる）に挿入又はこれから削除する必要がある。レート・マッチング機能は機能部分１に移される。ＭＡＣレートに依存する部分は、中間レートのみに依存するがＭＡＣレートとは独立した部分と区別される。

図４Ａのインターフェイスでは、ＰＭＡ／ＰＭＤがプロトコル又はデータフォーマットを識別しないので、ＰＭＡ／ＰＭＤは機能部分に亘って存在し得る。インターフェイスが図４Ｂに示される。例えば、アクティブ状態にあり、且つ現在のＭＡＣモジュールからのデータフローを処理するように構成された機能部分２における機能ユニット、例えばＭ個の機能ユニットのうちのＮ個の機能ユニットは、１つのＰＭＡ／ＰＭＤモジュールを共有する。いくつかの実施形態では、Ｎ個の機能ユニットの一部が第１のＰＭＡ／ＰＭＤモジュールを共有し、一部が第２のＰＭＡ／ＰＭＤモジュールを共有することも可能であり、或いは、Ｎ個の機能ユニットの一部が第１のＰＭＡ／ＰＭＤモジュールを共有し、他の機能ユニットのそれぞれが別個のＰＭＡ／ＰＭＤモジュールを使用することも可能である。

図４Ｇは一実施形態に対応する。ｏＤＳＰ（Optical Digital Signal
Processor）が、ホストチップに統合され、カプセル化される。ｏＤＳＰによって出力されるデータフロー又はデータフレームフローは、ＰＭＤに送られ、ＰＭＤによって処理され、次にレーザーに入る、或いは、ｏＤＳＰによって出力されるデータフロー又はデータフレームフローは、変調され、レーザーの駆動信号として使用される。変調は、ｏＤＳＰ又は別の変調器によって完了することができる。

オプションで、機能部分２は、ｏＤＳＰが処理したデータを符号化するために、新しいＦＥＣ符号化機能（ＦＥＣエンコーダｘ）をさらに含んでもよい。ＦＥＣ符号化はＲＳＦＥＣ符号化である。二次ＦＥＣ符号化は、ｏＤＳＰによる処理後に行われる。二次ＦＥＣ符号化は、ＢＣＨＦＥＣ又はＲＳＦＥＣ符号化であってもよい。ＦＥＣ符号化ｘは、ｏＤＳＰで設定してもよく、又は独立して設定してもよい。

いくつかの実施形態では、図４Ａ、図４Ｂ、又は図４Ｇの機能部分１及び機能部分２は、同じチップに統合してもよい。

いくつかの実施形態では、通信システムは、送信側装置及び受信側装置を含む。送信側装置は図４Ｇのインターフェイスを含み、受信側装置に含まれるインターフェイスは任意のアーキテクチャのインターフェイスである。例えば、いくつかの実施形態では、通信システムは、送信側装置及び受信側装置を含み、送信側装置は図７Ｃのインターフェイスを含み、受信側装置に含まれるインターフェイスは、任意のアーキテクチャのインターフェイス、例えば図４Ａ、図４Ｂ、図４Ｇ、図５Ａ、図６Ａ、図７Ａ、図７Ｃ、図８、図９、図１０、図１１、又は図１２Ａのインターフェイス、或いはＩＥＥＥ８０２．３標準イーサネットインターフェイスである。

例えば、送信側装置及び受信側装置のインターフェイスは、図４Ｂのアーキテクチャである。図４Ｄを参照されたい。通信システムは、送信側装置及び受信側装置を含む。

送信側装置のインターフェイスによって受信されるパケットは、送信側装置のインターフェイスの機能部分１に入る。

この実施形態では、送信側装置のインターフェイスの機能部分１は、ＭＡＣモジュール、ＲＳモジュール、及び符号化及びレート・マッチング（encode and rate matching）モジュールを含む。パケットは、ＭＡＣモジュール、ＲＳモジュール、及び符号化及びレート・マッチングモジュールによって処理され、次にデータブロック分配（data block distribution）モジュールに入る。具体的には、ＭＡＣモジュールによる処理によって得られたデータフレームは、ＲＳモジュールによって対応するビット幅のデータに変換され（幅はレートによって異なる）、データは、処理のためにメディア独立インターフェイスＭＩＩを介して符号化及びレート・マッチングモジュールに送られ、符号化及びレート・マッチングモジュールは、ＭＩＩから送信されたデータを処理して、６４Ｂ／６６Ｂブロック（block）を生成する。

一実施形態では、ＰＣＳレイヤにおいて１００Ｇの送信速度を有する入力データは、調整サブレイヤ（ＲＳ）における１００Ｇイーサネットメディア独立インターフェイス（ＣＧＭＩＩ）フォーマットのパラレルデータである。４００Ｇイーサネット（略して４００ＧｂＥ）インターフェイスは、入力データを対応するＣＤＧＭＩＩフォーマットに変換する。ＣＤＧＭＩＩインターフェイスのデータフォーマットを具体的に説明すると以下の通りである。ＣＤＧＭＩＩインターフェイスのビット幅は（６４＋８＋２）であり、ＣＤＧＭＩＩインターフェイスのフォーマットは、６４ビットのデータ情報ビット、８ビットの制御情報指標ビット、及び送受信に対応する２つのクロックであり、８ビットの制御情報ビットは、６４ビット、すなわち８バイトのデータがデータ又は制御情報を表すかを示す。ＣＤＧＭＩＩからのデータは、符号化のために６４Ｂ／６６Ｂ符号化モジュールに送信される。

符号化及びレート・マッチングモジュールが処理したデータブロックを受信した後に、送信側装置内のデータブロック分配モジュールは、データブロックを送信側装置の機能部分２におけるＮ個の機能ユニットに分配する。

この実施形態では、Ｎ個の機能ユニットのそれぞれが、１つ又は複数のＰＣＳレーンを含む。いくつかの実施形態では、Ｎ個の機能ユニットのうちの１つ又は複数のそれぞれが、１つ又は複数のＰＣＳレーンを含む。

この実施形態では、データブロック分配モジュールは、符号化及びレート・マッチングモジュールによる処理によって生成した６４Ｂ／６６ＢブロックをＮ個の機能ユニットに分配する。いくつかの実施形態では、データブロック分配モジュールは、６４Ｂ／６６ＢブロックをＮ個の機能ユニットにラウンドロビンモードで１つずつ分配する。例えば、データブロック分配モジュールは、最初に受信した６４Ｂ／６６ＢブロックをＮ個の機能ユニットのうちの第１の機能ユニットに分配し、２番目に受信した６４Ｂ／６６ＢブロックをＮ個の機能ユニットのうちの第２の機能ユニットに分配し、・・・、Ｎ番目に受信した６４Ｂ／６６ＢブロックをＮ個の特殊機能ユニットのうちの第Ｎの機能ユニットに分配する。

この実施形態では、Ｎ個の機能ユニットのそれぞれは、トランスコードモジュール、スクランブルモジュール、ＡＭモジュール、ＦＥＣ符号化モジュール、及びＰＭＡ／ＰＭＤモジュールを含む。各機能ユニット内のトランスコードモジュール、スクランブルモジュール、ＡＭモジュール、及びＦＥＣ符号化モジュールはそれぞれ、機能ユニットに入るデータブロックに対して対応する処理を行う。例えば、Ｎ個の機能ユニットのうちｉ番目の機能ユニットは、データ分配モジュールから受信したデータに対して、トランスコード、スクランブル、ＡＭ挿入、及びＦＥＣ符号化処理を順次行い、処理したデータをＰＭＡ／ＰＭＤ及びメディア（例えば、バックプレーン又は光ファイバ）を介して受信側装置に送る。例えば、データフローに対して６４Ｂ／６６Ｂ符号化を行うことにより得られたブロックをトランスコードする。トランスコードモジュールによってトランスコードされるデータの特定のフォーマットには、２５６ＢＢ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂ等のトランスコード方式が含まれる。特定のトランスコード方式は、本願では限定されない。

具体的には、スクランブルモジュールは、トランスコードしたデータフローをスクランブルする。いくつかの実施形態では、全体的又は部分的なスクランブルを特定の粒度で行うことができる。自己同期スクランブル（self-synchronizing scramble、乗算スクランブルとも呼ばれる）が統合されたデータフロー全体に対して行われるか、又は同期スクランブル（synchronous scramble、追加スクランブルとも呼ばれる）がＦＥＣ粒度で行われるか、或いは自己同期又は同期スクランブルが、ＰＣＳレーン（英語名：lane）の粒度で行われ得る。同期スクランブルの場合に、スクランブルモジュール及びデスクランブル（descramble：スクランブル解除）モジュールの初期値は、システム全体の性能を保証するように設定され得る。

アライメントマーカー挿入モジュールがアライメントマーカー（ＡＭ）をスクランブルされたデータフローに挿入した後に、データは、ＦＥＣ符号化のためにＦＥＣ符号化モジュールに入る。いくつかの実施形態では、ＦＥＣモジュールは、リードソロモン（ＲＳ）（５４４，５１４）ＦＥＣ、Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ（英語：Bose-Chaudhuri-Hocquenghem、略してＢＣＨ）ＦＥＣ、極性ＦＥＣ、ＬＤＰＣＦＥＣ、ＣＦＥＣＦＥＣ、ＯＦＥＣＦＥＣ、又はＴＰＣＦＥＣの１つ又は複数の符号化方式に基づいて、受信したデータフローを処理することができる。ＦＥＣ符号化モジュールによって処理したデータは、ＰＭＡモジュール及びＰＭＤモジュールを順に通過して送信媒体に到達する。ＰＭＡモジュール及びＰＭＤモジュールは、１つの機能モジュールに統合してもよく、又は別個に配置してもよい。ＰＭＡモジュールは、受信したデータに対してシリアル－パラレル変換を行い、変換したデータをＰＭＤモジュールに送る。次に、ＰＭＤモジュールは、次に受信信号を対応する送信媒体に変換する。

図４Ｄに示されるように、一実施形態では、受信側装置のインターフェイスのアーキテクチャは、図４Ａに示されるインターフェイスの構造に対応する。この場合に、送信側装置の機能部分２によって処理したＮ個のデータフローが、媒体を介して受信側装置のインターフェイスの機能部分２に入り、受信側装置のインターフェイスの機能部分２におけるＮ個の機能ユニットが、送信側装置のインターフェイスの機能部分２におけるＮ個の機能ユニットと１対１で対応する。受信側装置のインターフェイスの機能部分２におけるＮ個の機能ユニットはそれぞれ、機能部分２におけるＮ個の機能ユニットによって送信されたデータを受信する。機能部分２におけるＮ個の機能ユニットのそれぞれは、逆トランスコード（reverse transcode）モジュール、デスクランブルモジュール、アライメントマーカー削除（AM removal）モジュール、ＦＥＣ復号化モジュール、及びアライメントロック（Alignment
lock）モジュールを含む。例えば、Ｎ個の機能ユニットのうちのｉ番目の機能ユニットは、ＰＭＡ／ＰＭＤモジュールから受信したデータに対して、アラインメントマーカーのアラインメントロック、ＦＥＣ復号化、アラインメントマーカー削除、デスクランブル、及び逆トランスコード処理を順次行い、処理したＮ個のデータフローが、受信側装置のインターフェイスのデータブロック分配モジュールに入る。受信側装置のインターフェイスのデータブロック分配モジュールは、Ｎ個のデータブロックフローを受信側装置のインターフェイスの機能部分１に送る。受信側装置インターフェイスのインターフェイスの機能部分１は、ＭＡＣモジュール、ＲＳモジュール、及び復号化及びレート・マッチングモジュールを含む。受信側装置のインターフェイスの復号化及びレート・マッチングモジュールは、データブロック分配モジュールによって分配されたＮ個のデータフローを復号化し、レート・デマッチングを行い、レート・デマッチングによって得られたデータをＲＳモジュールに送る。データは、ＲＳモジュールによって処理され、受信側装置のインターフェイスのＭＡＣモジュールに到達する。オプションで、受信側装置のインターフェイスの復号化及びレート・マッチングモジュールは、Ｎ個のデータフローに対してレート・デマッチングを行い、レート・デマッチングによって得られたデータは、ｘＭＩＩを介して受信側装置のインターフェイスのＲＳモジュールに到達する。

図４Ｃを参照されたい。通信システムは、送信側装置及び受信側装置を含む。送信側装置のインターフェイスのアーキテクチャを図４Ａに示す。受信側装置のインターフェイスのアーキテクチャは、図４Ａのインターフェイスのアーキテクチャに対応する。送信側装置のインターフェイスがデータを処理し、次に処理したデータを受信側装置のインターフェイスに送信するプロセスと、受信側装置のインターフェイスが受信したデータを処理するプロセスとは、図４Ｄの通信システムにおける送信側装置のインターフェイスと受信側装置のインターフェイスとのプロセスと同様である。詳細について、ここでは再び説明しない。

図４Ｅを参照されたい。通信システムは、送信側装置及び受信側装置を含む。送信側装置は図４Ａに示されるインターフェイスを含み、受信側装置のインターフェイスはＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。送信側装置のインターフェイスが送信すべきデータを処理するプロセスは、図４Ｃの送信側装置のインターフェイスの動作と同様である。詳細について、ここでは再び説明しない。送信側装置のインターフェイスがデータを処理した後に、送信側装置の機能部分２によって処理したＮ個のデータフローは、媒体を介して受信側装置のインターフェイスに入る。受信側装置のインターフェイスは、ＩＥＥＥ８０２．３イーサネットインターフェイスであり、ＭＡＣモジュール、ＲＳモジュール、復号化及びレート・マッチングモジュール、データブロック分配モジュール、逆トランスコードモジュール、デスクランブル（descramble）モジュール、アライメントマーカー削除モジュール、ＦＥＣ復号化モジュール、及びＰＭＡ／ＰＭＤモジュールを含む。受信側装置のインターフェイスが媒体を介して送信側装置からデータフローを受信した後に、ＰＭＤ／ＰＭＡ処理、アライメントマーカーのアライメントロック、ＦＥＣ復号化、アライメントマーカー削除、デスクランブル、逆トランスコードが、データフローに対して順次行われ、次に処理したデータフローがデータブロック分配モジュールに到達する。データブロック分配モジュールは、受信したデータフローを処理する。符号化及びレート・マッチング、ＲＳ処理がデータフローに対して順次行われ、次に処理したデータフローがＭＡＣモジュールに到達する。ＭＡＣモジュールは、データフローを処理してイーサネットフレームを生成する。

図４Ｆを参照されたい。通信システムは、送信側装置及び受信側装置を含む。送信側装置は図４Ｂに示されるインターフェイスを含み、受信側装置のインターフェイスはＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。送信側装置のインターフェイスが送信すべきデータを処理するプロセスは、図４Ｄの送信側装置のインターフェイスの動作と同様である。詳細について、ここでは再び説明しない。受信側装置のインターフェイスが受信したデータを処理するプロセスは、図４Ｅの受信側装置のインターフェイスの処理プロセスと同様である。詳細について、ここでは再び説明しない。

図５Ａに示されるように、一実施形態では、イーサネットインターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配モジュールを含む。機能部分１は、ＭＡＣモジュール、調整モジュール、及び符号化及びレート・マッチングモジュールを含む。機能部分２は、複数の機能ユニットを含む。例えば、各機能ユニットは、ＰＣＳ機能の複数のフローを含む。データブロック分配モジュールは、機能部分１と機能部分２との間に含まれる。データブロック分配モジュールは、機能部分２内の複数の機能ユニットにアクセスする。機能部分２内の複数の機能ユニットは、ＰＭＡ／ＰＭＤを介して出力を行う。いくつかの実施形態では、機能部分２内の複数の機能ユニットは、共有のＰＭＡ／ＰＭＤに接続してもよい。

図５Ｂを参照されたい。通信システムは、送信側装置及び受信側装置を含む。送信側装置は図５Ａに示されるインターフェイスを含み、受信側装置は、図５Ａに示されるインターフェイスに対応するインターフェイスを含む。図５Ａに示されるインターフェイスの機能部分１における各モジュールの処理方式は、図４Ａの機能部分１の処理方式と同様である。詳細について、ここでは再び説明しない。図５Ａの機能部分２は、ＰＣＳ機能のｍ個のフローを含み、ここで、ｍは１以上の整数である。ＰＣＳ機能の各フローは、トランスコードモジュール、スクランブルモジュール、アラインメントマーカー挿入モジュール、及びＦＥＣ符号化モジュールを含む。これらのモジュールの処理方式は、図４Ａの対応するモジュールの処理方式と同様である。データブロック分配モジュールは、符号化及びレート・マッチングモジュールからのデータブロックをＰＣＳ機能のｍ個のフローに分配する。ＰＣＳ機能のｍ個のフローは、対応する処理を行った後に、ＰＣＳ機能のｍ個のフローのデータを１つのＰＭＡモジュールに送る。ＰＭＡモジュールによって処理したデータは、１つ又は複数のＰＭＤモジュールに分配され、ＰＭＤモジュールによって処理され、次に送信媒体に送られる。図５Ａの解決策では、機能部分２では、トランスコードモジュール、スクランブルモジュール、アライメントマーカー挿入モジュール、ＦＥＣ符号化モジュールのみを個別に配置し、ＰＣＳ機能のｍ個のフローによって出力されるデータを別のＰＭＡモジュールによって処理し、それによってデータをより柔軟に処理することができる。送信側装置の機能部分２によって処理したｍ個のデータフローは、媒体を介して受信側装置の機能部分２に入る。受信側装置の機能部分２は、ＰＣＳ機能のｍ個のフローと、ＰＣＳ機能のｍ個のフローによって共有されるＰＭＡ及びＰＭＤとを含む。送信側装置の機能部分２によって処理したｍ個のデータフローは、媒体を介して機能部分２に入り、受信側装置のＰＭＡ及びＰＭＤによって処理され、次に受信側装置のＰＣＳ機能のｍ個のフローにそれぞれ入る。受信側装置の機能部分２のＰＣＳ機能のｍ個のフローは、送信側装置の機能部分２における機能ユニットのｍ個のフローと１対１で対応し、機能ユニットの各フローは、逆トランスコードモジュール、デスクランブルモジュール、アラインメントマーカー削除モジュール、ＦＥＣ復号化モジュール、及びアラインメントロック（alignment lock）モジュールを含む。受信側装置の機能部分２のＰＣＳ機能のｍ個のフローは、機能部分１のＰＣＳ機能のｍ個のフローによって送信されたデータをそれぞれ受信する。例えば、ＰＣＳ機能のｍ個のフローのうちのＰＣＳ機能のｉ番目のフローは、ＰＭＡから受信したデータに対してＰＣＳ処理を行う。受信側装置の機能部分２のＰＣＳ機能のｍ個のフローによって処理した後に出力されたデータは、データブロック分配モジュールによって処理され、次に受信側装置の機能部分１に入る。受信側装置の機能部分１は、データブロック分配モジュールからのデータに対して、復号化及びレート・マッチング、調整、ＭＡＣ処理を順次行い、イーサネットフレームを取得する。

いくつかの実施形態では、図６Ａ及び図６Ｂに示されるように、インターフェイス内のデータ分配位置は異なる場合がある。トランスコード（transcode）は、分配の境界として使用される。この場合に、データはトランスコード後の粒度（例えば、２５７ビット）で分配され、機能部分２は、２５７ビットの粒度でデータフローを処理する。図６Ａでは、インターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配（data block distribution）モジュールを含む。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、ＰＣＳレイヤにおける符号化及びレート・マッチング（encode and rate matching）モジュール、及びトランスコードモジュールを含む。機能部分２は複数の機能ユニットを含み、各機能ユニットは、スクランブル（scramble）モジュール、アライメントマーカー挿入（AM insertion）モジュール、ＦＥＣ符号化モジュール、ＰＭＡ／ＰＭＤモジュールを含む。機能部分１は、データブロック分配モジュールを介して機能部分２に結合され、機能部分２と通信する。図６Ａのイーサネットインターフェイスの構造は、送信側装置に適用することができる。図６Ａの機能モジュール、すなわち、ＭＡＣモジュール、ＲＳモジュール、符号化及びレート・マッチングモジュール、トランスコードモジュール、データブロック分配モジュール、スクランブルモジュール、ＦＥＣモジュール、ＰＭＡモジュール、及びＰＭＤモジュールの機能は、図４Ａの対応するモジュールの機能と同様である。詳細について、ここでは再び説明しない。図６Ａでは、機能部分１は、ＭＡＣモジュール、ＲＳモジュール、トランスコードモジュールを含む。送信側装置の場合に、送信側装置がパケットを受信した後に、そのパケットは送信側装置の機能部分１に入る。機能部分１のＭＡＣモジュールは、パケットを処理してデータフレームを形成する。ＲＳモジュールは、データフレームを対応するビット幅のデータに変換し、そのデータを符号化及びレート・マッチングモジュールに送る。符号化及びレート・マッチングモジュールは、受信したデータを処理して６４Ｂ／６６Ｂブロック（block）を生成する。６４Ｂ／６６Ｂブロックはトランスコードモジュールに転送される。トランスコードモジュールは、受信したデータブロックをトランスコードし、例えば、データフローに対して６４Ｂ／６６Ｂ６４Ｂ／６６Ｂ符号化を行うことによって得られるブロックをトランスコードする。トランスコードモジュールによってトランスコードされるデータの特定のフォーマットには、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂ等のトランスコード方式が含まれる。特定のトランスコード方式は、本願では限定されない。

データブロック分配モジュールは、トランスコードしたデータフローを、機能部分２に含まれる機能ユニットのｍ個のフローに分配し、機能ユニットのｍ個のフローのそれぞれは、スクランブルモジュール、アラインメントマーカー挿入モジュール、ＦＥＣ符号化モジュール、ＰＭＡモジュール、及びＰＭＤモジュールを含む。本明細書におけるスクランブルモジュール、アライメントマーカー挿入モジュール、ＦＥＣ符号化モジュール、ＰＭＡモジュール、及びＰＭＤモジュールの機能及び動作は、図４Ａの対応する機能モジュールの機能と同様である。詳細について、ここでは再び説明しない。データブロック分配モジュールがトランスコードしたデータフローを機能部分２に含まれる機能ユニットのｍ個のフローに分配することは、データブロック分配モジュールが、ラウンドロビンモードで、トランスコードしたデータフローを機能部分２に含まれる機能ユニットのｍ個のフローに分配することを特に含む。

いくつかの実施形態では、図６Ａの機能部分２において、機能ユニットのｍ個のフローのそれぞれは、スクランブルモジュール、アラインメントロックモジュール、及びＦＥＣ符号化モジュールを含む。サブ機能ユニットのｍ個のフロー内のＦＥＣモジュールは、ＦＥＣ処理を行ったデータを１つ又は複数のＰＭＡモジュールに送る。データは、１つ又は複数のＰＭＡモジュールによって処理され、次に処理のために１つ又は複数のＰＭＤモジュールに送られる。１つ又は複数のＰＭＤモジュールは、処理したデータを送信媒体を介して受信側装置に送る。

図６Ｂに示されるように、通信システムは、送信側装置及び受信側装置を含む。送信側装置は図６Ａに示されるインターフェイスを含み、受信側装置は、図６Ａに示されるインターフェイスに対応するインターフェイスを含む。受信側装置のインターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配モジュールを含む。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、ＰＣＳレイヤにおける復号化及びレート・マッチング（decode and rate matching）モジュール、及びトランスコードモジュールを含む。機能部分２は複数の機能ユニットを含み、各機能ユニットは、デスクランブル（descramble）モジュール、アライメントマーカー削除（AM Removal）モジュール、ＦＥＣ復号化モジュール、アライメントロック（alignment lock）モジュール、ＰＭＡ／ＰＭＤモジュールを含む。機能部分１は、データブロック分配モジュールを介して機能部分２に結合され、機能部分２と通信する。図６Ｂの受信側装置のインターフェイスのモジュールの機能モジュール、すなわち、ＭＡＣモジュール、ＲＳモジュール、復号化及びレート・マッチングモジュール、逆トランスコード（reverse transcode）モジュール、データブロック分配モジュール、デスクランブルモジュール、アライメントマーカー削除（AM Removal）モジュール、ＦＥＣ復号化モジュール、アラインメントロック（alignment
lock）モジュール、ＰＭＡモジュール、及びＰＭＤモジュールの機能は、図４Ｃの対応するモジュールの機能と同様である。詳細について、ここでは再び説明しない。

いくつかの実施形態では、図６Ａの機能部分１及び機能部分２は、同じチップに統合することができる。

図６Ｃを参照されたい。別のインターフェイスの構造では、スクランブル（scramble）を分配の境界として使用する場合に、データを複数の粒度、例えば１ビット及び１０ビットで分配してもよい。インターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配モジュールを含む。機能部分１は、データブロック分配を介して機能部分２に結合され、機能部分２と通信する。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、ＰＣＳレイヤにおける符号化及びレート・マッチング（encode and rate matching）モジュール、トランスコードモジュール、及びスクランブルモジュールを含む。機能部分２は、ＡＭ挿入モジュール、ＦＥＣ符号化モジュール、ＰＭＡ／ＰＭＤモジュールを含む。機能部分２は機能ユニットのｍ個のフローを含み、機能ユニットのｍ個のフローのそれぞれは、アライメントマーカー挿入モジュール、ＦＥＣモジュール、及びＰＭＡ／ＰＭＤモジュールを含む。

図６Ｄに示されるように、通信システムは、送信側装置及び受信側装置を含む。送信側装置は図６Ｃに示されるインターフェイスを含み、受信側装置は、図６Ｃに示されるインターフェイスに対応するインターフェイスを含む。受信側装置のインターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配モジュールを含む。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、ＰＣＳレイヤにおける復号化及びレート・マッチング（decode and rate matching）モジュール、逆トランスコードモジュール、及びデスクランブル（Descramble）モジュールを含む。機能部分２は複数の機能ユニットを含み、各機能ユニットは、アライメントマーカー削除（AM Removal）モジュール、ＦＥＣ復号化モジュール、アライメントロック（alignment
lock）モジュール、ＰＭＡ／ＰＭＤモジュールを含む。機能部分１は、データブロック分配モジュールを介して機能部分２に結合され、機能部分２と通信する。図６Ｄの受信側装置の機能モジュール、すなわち、ＭＡＣモジュール、ＲＳモジュール、復号化及びレート・マッチングモジュール、逆トランスコードモジュール、データブロック分配モジュール、デスクランブルモジュール、アライメントマーカー削除（AM Removal）モジュール、ＦＥＣ復号化モジュール、アライメントロックモジュール、ＰＭＡモジュール、及びＰＭＤモジュールの機能は、図４Ｃの対応するモジュールの機能と同様である。詳細について、ここでは再び説明しない。送信側装置では、ＭＡＣユニットが受信パケットを処理してデータフレームを取得し、そのデータフレームをＲＳモジュールに転送する。ＲＳモジュールは、受信したデータフレームを対応するビット幅のデータに変換し、変換したデータを符号化及びレート・マッチングモジュールに送る。符号化及びレート・マッチングモジュールは、データを処理して６４Ｂ／６６Ｂブロック（block）を生成する。トランスコードモジュールは、符号化及びレート・マッチングモジュールによって処理したデータブロックを受信し、データブロックをトランスコードする。トランスコードユニットによってトランスコードされるデータの具体的なフォーマットには、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂ等のトランスコード方式が含まれる。特定のトランスコード方式は、本願では限定されない。トランスコードモジュールによってトランスコードしたデータフローは、スクランブルモジュールによってスクランブルされ、次にデータブロック分配モジュールに送られる。データブロック分配モジュールは、受信したデータフローを、送信側装置の機能部分１内の機能ユニットのｍ個のフローに分配し、ここで、ｍは１以上の整数である。機能ユニットのｍ個のフローのそれぞれのアライメントマーカー挿入（AM Insertion）モジュールが、受信したデータフローにアラインメントマーカー（ＡＭ）を追加し、次にデータフローをＦＥＣ符号化モジュールに送る。ＦＥＣ符号化モジュールは、受信したデータフローに対してＦＥＣ符号化処理を行い、次に処理したデータフローをＰＭＡモジュールに送る。データは、ＰＭＡモジュール及びＰＭＤモジュールを介して送信媒体に送られる。送信側装置のアライメントマーカー挿入モジュールによってデータに対して行われる処理は、ＡＭ挿入と呼ばれるアライメントマーカーの挿入である。データブロック分配モジュールが、受信したデータフローを送信側装置の機能部分１内の機能ユニットのｍ個のフローに分配することは、データブロック分配モジュールが、特定の粒度（例えば、１ビット、２ビット、８ビット、又は１０ビット）でスクランブルしたデータに対してラウンドロビン分配を行って、受信したデータフローを送信側装置の機能部分１内の機能ユニットのｍ個のフローに分配することを特に含む。

受信側装置において、受信側装置は、送信媒体を介して、図６Ｃに示されるインターフェイスを含む送信側装置によって送信されたデータを受信する。送信側装置から送信されたｍ個のデータフローは、受信側装置の機能部分２における機能ユニットのｍ個のフローにそれぞれ入る。受信側装置の機能ユニットのｍ個のフローのそれぞれについて、ＰＭＤモジュールは、送信媒体の送信フォーマットに準拠した受信データを受信側装置のフォーマットに準拠した信号に変換し、その信号をＰＭＡモジュールに送る。ＰＭＡモジュールは、受信した信号に対してパラレル－シリアル変換を行い、変換した信号をアライメントロック（alignment lock）モジュールに送る。整列されたデータはＦＥＣ復号化モジュールに入る。ＦＥＣ復号化モジュールは、信号に対してＦＥＣ復号化を行い、アライメントマーカーを削除し、次に信号はデータブロック分配モジュールに送られる。データブロック分配モジュールは、受信したｍ個のデータフローを、受信側装置のインターフェイスの機能部分１のデスクランブルモジュールに送る。デスクランブルモジュールは、受信したデータに対してデスクランブル（descramble）処理を行い、次にそのデータをトランスコードユニットに送る。トランスコードモジュールは、受信したデータに対して逆トランスコード処理を行い、例えば、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、及び５１２Ｂ／５１４Ｂ等のフォーマットのデータを６４Ｂ／６６Ｂコードブロック（block）にトランスコードする。逆トランスコードモジュールは、生成した６４Ｂ／６６Ｂコードブロックを復号化及びレート・マッチングモジュールに送る。復号化及びレート・マッチングモジュールは、６４Ｂ／６６Ｂブロックを処理して、対応するビット幅のデータを取得し、対応するビット幅のデータをＲＳモジュールに送る。ＲＳモジュールは、対応するビット幅のデータを処理してデータフレームを取得し、そのデータフレームを処理のためにＭＡＣモジュールに送る。ＭＡＣモジュールは、データフレームを処理して、送信側装置によって送信されたパケットを取得する。受信側装置のアライメントマーカー削除（AM Removal）モジュールが受信したデータフローからアライメントマーカーを削除する処理は、ＡＭ削除とも呼ばれ、受信側装置のＲＳモジュールが対応するビット幅のデータに対して行う処理は、調整（reconciliation：調停）と呼ばれ、受信側装置のＦＥＣ復号化モジュールがデータフローに対してＦＥＣ復号化を処理することは、ＦＥＣ復号化と呼ばれる。

いくつかの実施形態では、送信機側装置は、図６Ａ又は図６Ｃに示されるインターフェイスを含み、受信側装置はＩＥＥＥ８０２．３標準インターフェイスを含む。送信側装置によって処理したｍ個のデータフローは、媒体を介して受信側装置に入る。受信側装置のインターフェイスのＰＭＡは、受信したｍ個のデータフローを信号に変換する。信号は、ＰＭＡモジュールが信号に対してシリアル－パラレル／パラレル－シリアル変換を行った後に、アライメントマーカー削除モジュールに送られる。整列されたデータは、ＦＥＣ復号化モジュールに入る。ＦＥＣ復号化モジュールは、受信したデータに対してＦＥＣ復号化を行い、そのデータをデスクランブルモジュールに送る。デスクランブルモジュールは、受信したデータをデスクランブルし、そのデータをトランスコードモジュールに送る。トランスコードモジュールは、受信したデータをトランスコードする。トランスコードモジュールによってトランスコードされるデータの具体的なフォーマットには、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂ等のトランスコード方式が含まれる。特定のトランスコード方式は、本願では限定されない。逆トランスコードにより得られたブロックは、データブロック分配モジュール、復号化及びレート・マッチングモジュール、及びＲＳモジュールによって順次処理され、次にＭＡＣモジュールに到達する。いくつかの実施形態では、ＲＳモジュールは、ＭＩＩを介して復号及びレート・マッチングモジュールに接続される。

いくつかの実施形態では、図６Ａ～図６Ｄの機能部分２における機能ユニットのｍ個のフローにおいて、機能ユニットの各フローは、ＰＭＡモジュール又はＰＭＤモジュールを含まなくてもよく、機能ユニットのｍ個のフローは、１つのＰＭＡモジュール及び１つのＰＭＤモジュールを共有する。

いくつかの実施形態では、本願の実施形態におけるインターフェイスの機能部分２を拡張することができ、機能部分２は、２つのレベル又はさらに複数のレベルの機能部分２を含むことができる。例えば、図７Ａでは、２つのレベルの機能部分２を使用してＦＥＣ連結を実現し、送信距離を延ばしている。機能部分１は、ＭＡＣ、ＲＳ、ＰＣＳレイヤにおける符号化及びレート・マッチング（encode and rate matching）機能ユニットを含む。機能部分２は、２つのレベルを含む。第１レベルには、複数の第１レベルの機能ユニットが含まれる。各第１レベルの機能ユニットは、トランスコードモジュール、スクランブルモジュール、アラインメントマーカー挿入モジュール、ＦＥＣ符号化モジュール、及びＰＭＡモジュールを含む。第２レベルには、複数の第２レベルの機能ユニットが含まれ、第２レベルの機能ユニットは第１レベルの機能ユニットと１対１で対応する。各第２レベルの機能ユニットは、ＰＣＳ／ＦＥＣ／ＰＭＡモジュールと、ＰＭＤモジュールとを含む。機能部分１は、データブロック分配モジュールを介して機能部分２に結合され、機能部分２と通信する。

図７Ａに示されるインターフェイスは、機能部分１、機能部分２、及びデータブロック分配モジュールを含む。機能部分２は、第１レベルの機能ユニットのｍ個のフローと、第２レベルの機能ユニットのｍ個のフローとを含み、第２レベルの機能ユニットのｍ個のフローは、第１レベル機能ユニットのｍ個のフローと１対１で対応する。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、及び符号化及びレート・マッチングモジュールを含む。各第１レベルの機能ユニットは、トランスコードモジュール、スクランブルモジュール、アラインメントロックモジュール、ＦＥＣ符号化モジュール、及びＰＭＡモジュールを含む。各第２レベルの機能ユニットは、ＰＣＳモジュール、ＦＥＣモジュール、及びＰＭＡ／ＰＭＤモジュールを含む。

図７Ｂに示されるように、通信システムは、送信側装置及び受信側装置を含む。送信側装置は図７Ａに示されるインターフェイスを含み、受信側装置は、図７Ａのインターフェイスに対応するインターフェイスを含む。送信側装置では、ＭＡＣモジュールが、受信したパケットフローを処理してデータフレームを取得し、そのデータフレームをＲＳモジュールに転送する。ＲＳモジュールは、受信したデータフレームを対応するビット幅のデータに変換し、変換したデータを符号化及びレート・マッチングモジュールに送る。符号化及びレート・マッチングモジュールは、データを処理してデータブロック、例えば６４Ｂ／６６Ｂブロック（block）を生成し、そのデータブロックをデータブロック分配モジュールに送る。データブロック分配モジュールは、符号化及びレート・マッチングモジュールによって処理したデータブロックを受信し、データブロックを送信側装置の機能部分２における第１レベルの機能ユニットのｍ個のフローに分配し、ここで、ｍは１以上の正の整数である。データブロック分配モジュールがデータブロックを機能部分２における第１レベルの機能ユニットのｍ個のフローと第１レベルの機能ユニットの各フローの各モジュールの機能に分配する方法は、前述の実施形態における方法と同様である。詳細について、ここでは再び説明しない。送信側装置によって処理したｍ個のデータフローは、媒体を介して受信側装置に入る。受信側装置のインターフェイスの第２レベルの機能ユニット、第１レベルの機能ユニット、データブロック分配モジュール、符号化及びレート・マッチングモジュール、ＲＳモジュール、及びＭＡＣモジュールは、受信したｍ個のデータフローを順次処理して、イーサネットフレームを取得する。具体的には、送信側装置によって処理したｍ個のフローのデータは、媒体を介して、第２レベルの機能ユニット内の送信側装置のインターフェイスに対応する第２レベルの機能ユニットのｍ個のフローに到達する。機能ユニットの各フロー内のＰＭＤモジュール及びＰＣＳ／ＦＥＣ／ＰＭＡモジュールは、受信したデータを信号に変換する。信号は、第１レベルの機能ユニット内の対応する第１レベルの機能ユニットの各フローに入る。第１レベルの機能ユニットの各フロー内のＰＭＡモジュールは、受信信号に対してシリアル－パラレル／パラレル－シリアル変換を行い、変換した信号をＦＥＣ復号化モジュールに送る。ＦＥＣ復号化モジュールは、受信したデータに対してＦＥＣ復号化を行う。ＦＥＣ復号化により得られたデータは、アライメントマーカー削除（AM removal）モジュール、デスクランブルモジュール、及びトランスコードモジュールにより順次処理され、次にデータブロック分配モジュールに到達する。アライメントマーカー削除モジュールは、データからアライメントマーカーを削除する。デスクランブルモジュールは、アラインメントマーカーを削除したデータのスクランブルを解除（デスクランブル）する。デスクランブルしたデータは、逆トランスコードモジュールに到達する。逆トランスコードモジュールは、受信したデータに対して逆トランスコード処理を行う。トランスコードモジュールによってトランスコードされるデータの具体的なフォーマットには、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂ等のトランスコード方式が含まれる。特定のトランスコード方式は、本願では限定されない。トランスコードしたブロックは、データブロック分配モジュール、符号化及びレート・マッチングモジュール、及びＲＳモジュールによって順次処理され、次にＭＡＣモジュールに到達する。いくつかの実施形態では、ＲＳモジュールは、ＭＩＩを介して符号化及びレート・マッチングモジュールに接続される。

図７Ｃを参照されたい。第２レベルの機能ユニットは、統合パッケージｏＤＳＰ（Optical
Digital Signal Processor）をさらに含む。第２レベルの機能ユニットのＰＭＡの出力は、ｏＤＳＰに入る。ｏＤＳＰによって処理した後に出力されるデータフロー又はデータフレームフローは、ＰＭＤに送信され、ＰＭＤによって処理され、次にレーザーに入る。或いは、ｏＤＳＰが出力したデータフロー又はデータフレームフローを、変調し、ＰＭＤモジュールを通過させる必要なしに、レーザーの駆動信号として使用する。変調は、ｏＤＳＰ又は別の変調器によって完了することができる。

オプションで、ｏＤＳＰは、ｏＤＳＰによって処理したデータを符号化するために、新しいＦＥＣ符号化機能（ＦＥＣエンコーダｘ）をさらに含むことができる。第１レベルの機能ユニットでのＦＥＣ符号化は、ＲＳＦＥＣ符号化である。二次ＦＥＣ符号化は、ｏＤＳＰによる処理後に行われる。二次ＦＥＣ符号化は、ＢＣＨＦＥＣ又はＲＳＦＥＣ符号化であってもよい。

オプションで、第２レベルの機能ユニットは、ＦＥＣ復号化モジュールをさらに含むことができる。ＦＥＣ復号化モジュールは、第１レベルの機能ユニット内のＦＥＣ符号化モジュールによって符号化したデータフロー又はデータフレームフローを復号化し、復号化したデータフローは、二次ＦＥＣ符号化のために、第２レベルの機能ユニット内のｏＤＳＰのＦＥＣ符号化ｘに入る。ＦＥＣ復号化モジュールは、第１レベルの機能ユニット又は第２レベルの機能ユニットに配置される。ＦＥＣ符号化ｘは、ｏＤＳＰで設定してもよく、又は独立して設定してもよい。

いくつかの実施形態では、通信システムは、送信側装置及び受信側装置を含む。送信側装置は図７Ｃのインターフェイスを含み、受信側装置に含まれるインターフェイスは、任意のアーキテクチャのインターフェイス、例えば、図４Ａ、図４Ｂ、図７Ａ、又は図７Ｂのインターフェイス、又はＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。

いくつかの実施形態では、通信システムは、送信側装置及び受信側装置を含む。送信側装置は図７Ｃのインターフェイスを含み、受信側装置に含まれるインターフェイスは、任意のアーキテクチャのインターフェイス、例えば、図４Ａ、図４Ｂ、図４Ｇ、図５Ａ、図６Ａ、図７Ａ、図７Ｃ、図８、図９、図１０、図１１、又は図１２Ａ、或いはＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。

図３～図７では、機能部分２内の機能ユニットの各グループの図において、各ブロック図は、機能のみを表し、機能を実行する回路及びモジュールの数量を表すものではない。例えば、ＦＥＣ機能では、複数のＦＥＣエンコーダ／デコーダを含めることができる。ＦＥＣ符号化により得られたデータは、必ずしも単一のレーンを介して出力されるとは限らず、複数の仮想レーン（又はＰＣＳレーン）を介して出力される。

以下では、特定のＭＡＣレートに基づく本願の実施形態における技術的解決策について詳細に説明する。

実施形態１：機能部分２は、８００Ｇｂ／秒のＭＡＣレートをサポートする機能ユニットのグループを含む。

図８は、可能な８００ＧＥインターフェイスの構造の概略図である。インターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置する符号化及びレート・マッチングモジュールを含む。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、及び符号化及びレート・マッチングモジュールを含む。機能部分２は、トランスコードモジュール、スクランブルモジュール、アライメントロックモジュール、ＦＥＣ符号化モジュール、ＰＭＡモジュール、及びＰＭＤモジュールを含む。ＦＥＣ符号化モジュールは、データフローに対してＦＥＣ符号化を実施するように構成される。６４Ｂ／６６Ｂに基づいて符号化した６６ビットのデータブロックが出力される。これらのデータブロックは、データブロック分配を介して元の順序で機能部分２に入り、機能部分２の処理ステップが１つずつ行われる。機能部分２は、機能ユニットの１つ又は複数のグループを含む。機能ユニットの各グループは、トランスコードモジュール、スクランブルモジュール、ＡＭ挿入モジュール、８００ＧＦＥＣモジュール、ＰＭＡモジュール、及びＰＭＤモジュールを含む。本明細書のトランスコーダは、ＩＥＥＥ８０２．３－２０１８と同じ６４Ｂ／６６Ｂ～２５６Ｂ／２５７Ｂのトランスコーダであってもよい。ＡＭ挿入は、２００ＧＥ／４００ＧＥと同様のＡＭ挿入方式であってもよい。ＦＥＣ符号化は、複数のコードブロックの符号化及びインターリービングを行うリードソロモンＲＳ－ＦＥＣであってもよい。符号化後に、ＦＥＣシンボル（１０ビットシンボル）に基づいてデータをインターリーブして複数のＰＣＳレーンに分配し、次にＰＭＡレイヤでＢｉｔ－ｍｕｘ（ビット多重化）を介して複数タイプのＰＭＤへの適応を実現する。

いくつかの実施形態では、機能部分２は、複数の機能ユニットを含むことができ、各機能ユニットは、トランスコードモジュール、スクランブルモジュール、アラインメントマーカー挿入モジュール、ＦＥＣ符号化モジュール、ＰＭＡモジュール、及びＰＭＤモジュールを含む。特定の実施態様については、前述の実施形態を参照されたい。図８に示されるインターフェイスは、送信側装置に適用することができる。送信側装置のデータ処理方式については、前述の実施形態を参照されたい。

実施形態２：機能部分２は、機能ユニットの２つのグループを含み、１．６ＴｂＥインターフェイスは、実施形態１の技術を使用して実現される。

図８に示されるインターフェイスのアーキテクチャに基づいて、図９に示されるように、１．６Ｔｂ／秒ＭＡＣは、機能部分２の２つのグループに機能ユニットを実装することによってサポートすることができる。ＭＡＣ機能、ＲＳ機能、符号化及びレート・マッチング機能は、機能部分１に位置しており、機能に関して実施形態１と同様であるが、レートが２倍になっている。データブロック分配（data block distribution）モジュールは、符号化した６６ビットのデータブロックを、ラウンドロビンモードで機能部分２内の機能ユニットの２つのグループに分配する。従って、機能ユニットの各グループの実行レート及び実行方式は、実施形態１のものと同じである。ＰＭＡレイヤは、機能ユニット全体で単純なビットレベル操作を行うことができ、すなわち、複数のタイプのＰＭＤをサポートするために、データの２つの部分に対してＢｉｔ－ｍｕｘを行うことができる。

実施形態３：機能部分２は、ＦＥＣ連結を実施するために連結される。

図１０では、機能部分１は、ＭＡＣ機能、ＲＳ機能、符号化及びレート・マッチング機能を含む。６４Ｂ／６６Ｂに基づいて符号化した６６ビットのデータブロックが出力される。これらのデータブロックは、データブロック分配を介して元の順序で機能部分２に入り、機能部分２の処理ステップが１つずつ行われる。機能部分２は、第１レベル及び第２レベルを含み、２つのレベルの機能ユニットは異なる。例えば、「機能部分２」の第１レベルには、機能ユニットの複数のグループが含まれ、機能ユニットの各グループは、トランスコードサブモジュール、スクランブルサブモジュール、アライメントマーカー挿入サブモジュール、ＦＥＣ符号化サブモジュール、及びＰＭＡサブモジュール等の複数の機能サブモジュールを含む。第１レベルによって処理したデータは、第２レベルに入る。「連結された機能部分２」、すなわち第２レベルでは、上位レイヤからの出力データフローに対して第２レベルのＦＥＣ符号化演算を行うことができる。第２レベルには、第１レベルと１対１で対応する機能ユニットが含まれ、各機能ユニットはＰＣＳ／ＦＥＣ／ＰＭＡとＰＭＤとを含む。機能部分２の２つのレベルの機能は、機能部分１においてＭＡＣデータのプロトコルを感知する必要なしに、２つのレベルの上位レイヤから送信されたデータを処理することである。本願の典型的なシナリオは、ホストチップ（ホストＡＳＩＣ）が光デジタル信号プロセッサ（Optical Digital Signal Processor, oDSP）に外部接続されるシナリオであり得る。第２レベルの機能部分２は、上位レイヤのＦＥＣを終端しないが、第２レベルでＦＥＣ符号化を直接行うことができる。例えば、第１レベルのＦＥＣは、ＲＳ（５４４，５１４）ＦＥＣ符号化であり、第２レベルのＦＥＣは、ＢＣＨコード（Bose-Chaudhuri-Hocquenghem code）ＦＥＣ、極性ＦＥＣ、低密度パリティチェック（low density parity check, LDPC）ＦＥＣ、連結ＦＥＣ（concatenated
FEC,CFEC）、オープンＦＥＣ（Open FEC, OFEC）、ターボプロダクトコード（ＴＰＣ）ＦＥＣ、及びソースコーディングＦＥＣ（source coding FEC, SCFEC）の１つ又は複数であってもよい。

実施形態４：機能部分２は、ＦＥＣ連結を実施するために連結される。

図１１に示されるように、実施形態３と同様に、いくつかのシナリオでは、より強力なＦＥＣ保護が２つの機能部分２の間で必要とされる場合がある。図１１に示されるように、上位レイヤ機能部分２は既に連結ＦＥＣを含んでおり、ＲＳ＋ＢＣＨ連結が使用される。しかしながら、連結された機能部分２では、データオーバーヘッドの制限及びＳｅｒＤｅｓレートの制限により、連結ＦＥＣの内部コードを最初に削除する必要がある場合があり、次に、ｏＤＳＰでのより強力なＦＥＣフレームによってカプセル化が実施される。この場合に、連結された機能部分２では、機能部分１のＭＡＣレートに相当するデータフローに対しては操作（operation：演算）を行う必要がなく、上位レイヤの機能部分２内の１つの機能ユニットのレートに相当するデータフローのみが処理される。

本願の技術的解決策によれば、機能部分２のマルチフロー並列処理により、機能ユニットの１つのフローを機能ユニットの複数のフローに複製することができ、任意のレートが機能ユニットの組合せによって実現されて、最終的に機能ユニットの投資（investment：運用）の再利用を実施し、イーサネットインターフェイスのコストを大幅に削減する。

いくつかの実施形態では、イーサネットインターフェイスは、論理レイヤアーキテクチャから機能部分の２つのレイヤ：特定のインターフェイス速度の全帯域幅に基づいて処理を行う機能部分１と、特定のインターフェイス速度のサブセット（部分帯域幅）に基づいて処理を行う機能部分２とに分割される。機能部分２は、少なくとも１つの機能ユニットを含む。いくつかの実施形態では、機能部分２は、２つ以上の機能ユニットを含む。

いくつかの実施形態では、機能部分１は、特定の全帯域幅インターフェイスに基づいてデータ処理を完了し、現在のイーサネット標準におけるＭＡＣサブレイヤ及びＲＳサブレイヤ、並びにＰＣＳサブレイヤに従属する６４／６６Ｂ符号化／復号化サブレイヤを含む。機能部分１は、異なる実施形態に基づいて、特定の全帯域幅のトランスコードサブレイヤ、スクランブル／デスクランブルサブレイヤ、又は完全なＰＣＳ／ＦＥＣ／ＰＭＡサブレイヤをさらに含むことができる。

いくつかの実施形態では、機能部分１は、特定のルール又はシーケンスに基づくラウンドロビンモードで、機能部分２に従属する機能ユニットにデータを分配し、特定のインターフェイス速度のパケットフォーマットの内容を反映しないデータブロックが、分配によって取得される。データブロックの粒度は、ビット、６４／６６Ｂ、トランスコード後の２５６／２５７Ｂ、別の異なるトランスコードされたデータ形式、ＦＥＣシンボル、又はそれらの組合せであり得る。

いくつかの実施形態では、機能部分２の各機能ユニットは、機能部分１からのデータブロックに対して、更なるデータ送信に必要なＰＣＳ／ＦＥＣ／ＰＭＡレイヤ処理を行う。しかしながら、機能部分１の特定速度インターフェイスのパノラマ情報は、処理のために既知である必要はない。簡潔に言えば、各機能ユニットは、機能ユニットより受信したデータに関する情報のみを考慮し、再インターリーブ及び再結合を行ってデータブロックを形成し、さらにデータブロックに基づいてＰＣＳ／ＦＥＣ／ＰＭＡレイヤ処理を行うと理解される。機能部分１の全帯域のデータを感知することのみで反映できるコンテンツ情報は、複合処理で処理する必要がなく、処理は、機能部分１のイーサネットデータフレームの特定の情報（Idle及びPreamble/SFD）をリカバー又は感知する必要なしに実施される。さらに、ビットレベルデータの再結合又はインターリーブ及び分配のみが、オプションでＰＭＡレイヤにおける異なる機能ユニットの間で実行され、マルチビット組合せを通じて得られた情報のセンシングに基づく相互作用は、複数の機能ユニットの間で行う必要はない。

いくつかの実施形態では、機能部分２の各機能ユニットは独立して動作し、特定速度インターフェイスの機能部分１の一部又は全ての機能をもはや回復させる必要がない。例えば、機能部分２は、機能部分１でＩｄｌｅの挿入又は削除の統一調整をもはや行わず、又は機能部分１でＡＭ識別をもはや行わず、又は再整列後に対応するデータをもはや回復しなくする。

いくつかの実施形態では、機能部分２の各機能ユニットは、その機能ユニットの機能ユニットに従属するＰＭＤ物理レイヤに対応する。このようにして、理論的には、複数の機能ユニットを任意の数量で組み合わせて、特定のレートに一致するイーサネットインターフェイスが必要とする物理レイヤソリューションを形成し、レートとは独立したイーサネットアーキテクチャを実現することができる。

いくつかの実施形態では、本願の実施形態におけるインターフェイスは、別の装置上に配置された独立したチップ又は機能モジュールである。

いくつかの実施形態では、本願の実施形態におけるインターフェイスは、ネットワーク装置、ワークステーション、記憶装置、又はサーバに配置される。

いくつかの実施形態では、ワークステーションは、ホスト、端末、サーバ、又は仮想マシン等の様々なタイプの装置であってもよい。ネットワーク装置は、通信ネットワークにおいてパケットを転送するように構成された装置、例えば、スイッチ又はルータ（router）であってもよい。また、同じ通信ネットワーク内のネットワーク装置は、同じネットワーク装置であってもよく、又は異なるネットワーク装置であってもよい。例えば、同じ通信ネットワーク内の全てのネットワーク装置がルータであり、いくつかのネットワーク装置がルータであり、他のネットワーク装置がスイッチである。

本願の図１～図１１の非ブレイクアウトシナリオについては、アライメントマーカーを挿入するプロセスにおいて、複数の機能ユニットの間の共同（collaborative）挿入（例えば、ビット間隔又はコードブロック間隔に基づく挿入）を実施する必要がある。このようにして、送信側の分配ユニットの分配シーケンスに基づいて、受信側でデータブロックリカバリ動作を行うことができる。

実施形態５：ブレイクアウトシナリオ

ブレイクアウトのシナリオでは、大容量ポートが、複数の低速ポート又はインターフェイスをサポートするために、物理チャネルを介して分離される。例えば、スイッチでのブレイクアウトをサポートする４００ＧｂＥポートは、ブレイクアウトケーブル、ファンアウトケーブル（fanout cables）、又はモジュールを介して４つの１００ＧｂＥポート又は８つの５０ＧｂＥポートをサポートすることができる。本願では、機能部分２が当然マルチフロー実行をサポートするため、ブレイクアウトシナリオをサポートするという本質的な利点がある。例えば、機能部分１に１．６ＴｂＥＭＡＣが既にあり、機能部分２に機能ユニットの８つのフローがあり、各フローが２００Ｇｂ／秒のデータ処理能力をサポートしている場合に、図１２Ａに示されるように、２＊８００ＧｂＥのブレイクアウトを、マイナーチェンジを経てアーキテクチャに実装できる。この場合に、機能部分１は、２つの８００ＧｂＥ機能ユニットに分割される１．６ＴｂＥ機能ユニットを含む。各ユニットは標準の８００ＧｂＥＭＡＣである。機能部分２の８つの機能ユニットは変わらないままである。最終的なデータ集計（aggregation）モードのみが変更される。１つの出力フローが２つの出力フローに変更される。各フローは、標準の８００ＧｂＥ物理ポートである。

ブレイクアウトのシナリオでは、各ユニットはそれ自体のイーサネットデータフローを搬送する。アライメントマーカーの挿入プロセスは適応的である。複数の機能ユニットの間の共同挿入を行う必要はない。換言すれば、データブロックリカバリ動作は、送信機側の分配ユニットの分配シーケンスに基づいて受信機側で行うことができる。

図１２Ｂを参照されたい。いくつかの実施形態では、通信システムは、受信側装置及び複数の送信側装置を含む。送信側装置のインターフェイスは、ＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。受信側装置は、図４Ａに示されるインターフェイスに対応するインターフェイスを含むが、ＰＭＡモジュールとＦＥＣモジュールとの間にアライメントロック（alignment lock）モジュールをさらに含む。図４Ａのスクランブルモジュールはデスクランブルモジュールに置き換えられ、図４Ａのアラインメントマーカー挿入（AM Insertion）モジュールは、アライメントマーカー削除（AM Removal）モジュールに置き換えられる。送信側インターフェイスは、ＩＥＥＥ８０２．３イーサネットインターフェイスの処理方式で送信すべきデータを処理し、次に処理したデータを媒体を介して受信側装置に送信する。受信側装置のインターフェイスは、送信側装置からのデータを受信する。ブレイクアウトのシナリオでは、受信側装置のインターフェイスは、データを、複数の送信側装置のインターフェイスから、受信側装置のインターフェイス内にあり且つ送信側装置のインターフェイスの速度に対応する１つ又は複数の機能ユニットにそれぞれ対応して分配する。例えば、２００Ｇｂｐｓのレートを有する４つのＩＥＥＥ８０２．３標準イーサネットインターフェイスが、図４Ａに示されるインターフェイスにデータを送る。図４Ａに示されるインターフェイスは、２００Ｇｂｐｓの速度で４つのデータフローを受信し、インターフェイスの機能部分２において、２００Ｇｂｐｓの速度の４つのデータフローを２００Ｇｂｐｓの速度の４つの機能ユニットにそれぞれマッピングし、機能部分２における処理を行い、次に機能部分１における処理を行い、４つの送信側装置によって送信されたデータを取得する。

図１２Ｃを参照されたい。通信システムは、受信側装置及び複数の送信側装置を含む。送信側装置のインターフェイスは、ＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。受信側装置は、図４Ｂに示されるインターフェイスに対応するインターフェイスを含むが、ＰＭＡモジュールとＦＥＣモジュールとの間にアライメントロック（alignment lock）モジュールをさらに含む。図４Ｂのスクランブルモジュールは、デスクランブルモジュールに置き換えられ、図４Ｂのアラインメントマーカー挿入（AM Insertion）モジュールは、アライメントマーカー削除（AM Removal）モジュールに置き換えられる。送信側装置のインターフェイスが送信すべきデータを処理するプロセスは、図１２Ｂの送信側装置のインターフェイスの動作と同様である。詳細について、ここでは再び説明しない。

図１２Ｄを参照されたい。通信システムは、受信側装置及び複数の送信側装置を含む。送信側装置のインターフェイスは、ＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。受信側装置は、図５Ａに示されるインターフェイスに対応するインターフェイスを含むが、ＰＭＡモジュールとＦＥＣモジュールとの間にアライメントロック（alignment lock）モジュールをさらに含む。図５Ａのスクランブルモジュールは、デスクランブルモジュールに置き換えられ、図５Ａのアラインメントマーカー挿入（AM Insertion）モジュールは、アライメントマーカー削除（AM Removal）モジュールに置き換えられる。送信側装置のインターフェイスが送信すべきデータを処理するプロセスは、図１２Ｂの送信側装置のインターフェイスの動作と同様である。詳細について、ここでは再び説明しない。

図１２Ｅを参照されたい。通信システムは、受信側装置及び複数の送信側装置を含む。送信側装置のインターフェイスは、ＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。受信側装置は、図６Ａに示されるインターフェイスに対応するインターフェイスを含むが、ＰＭＡモジュールとＦＥＣモジュールとの間にアライメントロック（alignment lock）モジュールをさらに含む。図６Ａのスクランブルモジュールは、デスクランブルモジュールに置き換えられ、図６Ａのアラインメントマーカー挿入（AM Insertion）モジュールは、アライメントマーカー削除（AM Removal）モジュールに置き換えられる。送信側装置のインターフェイスが送信すべきデータを処理するプロセスは、図１２Ｂの送信側装置のインターフェイスの動作と同様である。詳細について、ここでは再び説明しない。

図１２Ｆを参照されたい。通信システムは、受信側装置及び複数の送信側装置を含む。送信側装置のインターフェイスは、ＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。受信側装置は、図６Ｃに示されるインターフェイスに対応するインターフェイスを含むが、ＰＭＡモジュールとＦＥＣモジュールとの間にアライメントロック（alignment lock）モジュールをさらに含む。図６Ｃのスクランブルモジュールは、デスクランブルモジュールに置き換えられ、図６Ｃのアラインメントマーカー挿入（AM Insertion）モジュールは、アライメントマーカー削除（AM Removal）モジュールに置き換えられる。送信側装置のインターフェイスが送信すべきデータを処理するプロセスは、図１２Ｂの送信側装置のインターフェイスの動作と同様である。詳細について、ここでは再び説明しない。

図１２Ｇを参照されたい。通信システムは、受信側装置及び複数の送信側装置を含む。送信側装置のインターフェイスは、ＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。受信側装置は、図７Ａに示されるインターフェイスに対応するインターフェイスを含むが、ＰＭＡモジュールとＦＥＣモジュールとの間にアライメントロック（alignment lock）モジュールをさらに含む。図７Ａのスクランブルモジュールは、デスクランブルモジュールに置き換えられ、図７Ａのアラインメントマーカー挿入（AM Insertion）モジュールは、アライメントマーカー削除（AM Removal）モジュールに置き換えられる。送信側装置のインターフェイスが送信すべきデータを処理するプロセスは、図１２Ｂの送信側装置のインターフェイスの動作と同様である。詳細について、ここでは再び説明しない。

本願の実施形態における受信側装置のインターフェイスの機能部分２における機能ユニットについて、単一のＰＣＳレーンしかない場合に、アラインメントロック（alignment lock）のみを実行する必要がある。或いは、複数のＰＣＳレーンがある場合に、アライメントロック後にレーン同士の間でレーン・デスキュー（lane deskew）を実行する必要がある。

いくつかの実施形態では、受信側装置のインターフェイスの機能部分２の機能ユニットについて、ＦＥＣ復号化モジュールを共有することができる。具体的には、機能部分２内の複数の機能ユニット又は全ての機能ユニットが同一のＦＥＣ復号化モジュールを共有し、同一のＦＥＣ復号化モジュールが複数の機能ユニット又は全ての機能ユニット内の他のモジュールからのデータに対してＦＥＣ復号化を行う。

図１３は、本願の例示的な実施形態による機器２１００の構造の概略図である。機器２１００は、例えば、スイッチ又はルータであり、機器２１００は、バスアーキテクチャを使用して実装され得る。

図１３に示されるように、機器２１００は、主制御ボード２１１０及びインターフェイスボード２１３０を含む。インターフェイスボード２１３０は、図３～図１２に示される任意のインターフェイスを含む。

主制御ボードは、主処理装置（main processing unit, MPU）又はルートプロセッサカード（route processor card）とも呼ばれる。主制御ボード２１１０は、ルート計算、装置管理、装置保守、及びプロトコルベースの処理を含む、機器２１００内のコンポーネントを制御及び管理するように構成される。主制御ボード２１１０は、中央処理装置２１１１及びメモリ２１１２を含む。

インターフェイスボード２１３０は、ライン処理装置（line processing unit,
LPU）、ラインカード（line card）、又はサービスボードとも呼ばれる。インターフェイスボード２１３０は、様々なサービスインターフェイスを提供し、データパケットを転送するように構成される。サービスインターフェイスは、イーサネットインターフェイス、及びＰＯＳ（Packet over SONET/SDH）インターフェイス等を含むが、これらに限定されない。イーサネットインターフェイスは、例えば、柔軟なイーサネットサービスインターフェイス（Flexible Ethernet Client, FlexE Client）である。インターフェイスボード２１３０は、中央処理装置２１３１、ネットワークプロセッサ２１３２、転送エントリメモリ２１３４、及び物理インターフェイスカード（physical interface card, PIC）２１３３を含む。

インターフェイスボード２１３０上の中央処理装置２１３１は、インターフェイスボード２１３０を制御及び管理し、主制御ボード２１１０上の中央処理装置２１１１と通信するように構成される。

ネットワークプロセッサ２１３２は、パケットを転送するように構成される。ネットワークプロセッサ２１３２の形態は、転送チップであってもよい。転送チップは、ネットワークプロセッサ（network processor, NP）であってもよい。いくつかの実施形態では、転送チップは、特定用途向け集積回路（application-specific integrated circuit, ASIC）又はフィールドプログラマブルゲートアレイ（field programmable gate array, FPGA）を使用して実装され得る。具体的には、ネットワークプロセッサ２１３２は、転送エントリメモリ２１３４に格納した転送テーブルに基づいて、受信したパケットを転送するように構成される。パケットの宛先アドレスが機器２１００のアドレスである場合に、ネットワークプロセッサ２１３２は、パケットを、処理のためにＣＰＵ（例えば、中央処理装置２１３１）に送る。パケットの宛先アドレスが機器２１００のアドレスでない場合に、ネットワークプロセッサ２１３２は、宛先アドレスに基づいて、転送テーブル内の宛先アドレスに対応するネクストホップ及びアウトバウンド（outbound）インターフェイスを検索し、パケットを宛先アドレスに対応するアウトバウンド・インターフェイスに転送する。アップリンクパケットに対する処理は、パケット入口インターフェイスでの処理及び転送テーブルルックアップを含むことができ、ダウンリンクパケットに対する処理は、転送テーブルルックアップ等を含むことができる。いくつかの実施形態では、中央処理装置は、転送チップの機能を実行することもでき、例えば、汎用ＣＰＵに基づいてソフトウェア転送を実装することができる。従って、インターフェイスボードには転送チップは必要ない。

物理インターフェイスカード２１３３は、物理レイヤ相互接続機能を実施するように構成される。元のトラフィックは、物理インターフェイスカード２１３３からインターフェイスボード２１３０に入り、処理したパケットが物理インターフェイスカード２１３３から送出される。物理インターフェイスカード２１３３は、サブカードとも呼ばれ、インターフェイスボード２１３０に取り付けられ得、光／電気信号をパケットに変換し、パケットの有効性チェックを行い、パケットを処理のためにネットワークプロセッサ２１３２に転送する役割を担う。いくつかの実施形態では、中央処理装置２１３１は、ネットワークプロセッサ２１３２の機能を実行することもでき、例えば、汎用ＣＰＵに基づいてソフトウェア転送を実施することができる。従って、物理インターフェイスカード２１３３にはネットワークプロセッサ２１３２は必要ない。

オプションで、機器２１００は、複数のインターフェイスボードを含む。例えば、機器２１００は、インターフェイスボード２１４０をさらに含み、インターフェイスボード２１４０は、中央処理装置２１４１、ネットワークプロセッサ２１４２、転送エントリメモリ２１４４、及び物理インターフェイスカード２１４３を含む。インターフェイスボード２１４０のコンポーネントの機能及び実施態様は、インターフェイスボード２１３０のものと同一又は同様であり、詳細について、ここでは再び説明しない。インターフェイスボードは、前述の実施形態で説明した１つ又は複数のインターフェイスを含む。

オプションで、機器２１００は、スイッチングボード２１２０をさらに含む。スイッチングボード２１２０は、スイッチファブリックユニット（switch fabric unit, SFU）とも呼ばれ得る。機器が複数のインターフェイスボードを有する場合に、スイッチングボード２１２０は、インターフェイスボード同士の間のデータ交換を完了するように構成される。例えば、インターフェイスボード２１３０及びインターフェイスボード２１４０は、スイッチングボード２１２０を介して互いに通信することができる。

主制御ボード２１１０は、インターフェイスボードに結合される。例えば、主制御ボード２１１０、インターフェイスボード２１３０、インターフェイスボード２１４０、及びスイッチングボード２１２０は、システムバスを介してシステムバックプレーンに接続され、インターワーキングを実現する。可能な実施態様では、インタープロセス（プロセス間）通信（inter-process communication, IPC）チャネルが、主制御ボード２１１０とインターフェイスボード２１３０との間、及び主制御ボード２１１０とインターフェイスボード２１４０との間に確立され、主制御ボード２１１０は、ＩＰＣチャネルを介してインターフェイスボード２１３０及びインターフェイスボード２１４０と通信する。

論理的には、機器２１００は、制御プレーン及び転送プレーンを含む。制御プレーンは、主制御ボード２１１０及び中央処理装置２１１１を含む。転送プレーンは、転送エントリメモリ２１３４、物理インターフェイスカード２１３３、及びネットワークプロセッサ２１３２等、転送に使用されるコンポーネントを含む。制御プレーンは、ルーティング、転送テーブルの生成、シグナリング及びプロトコルパケットの処理、及び機器ステータスの構成及び維持等の機能を実行する。制御プレーンは、生成した転送テーブルを転送プレーンに配信する。転送プレーンでは、ネットワークプロセッサ２１３２は、制御プレーンによって配信された転送テーブルを検索して、物理インターフェイスカード２１３３によって受信されるパケットを転送する。制御プレーンによって配信された転送テーブルは、転送エントリメモリ２１３４に格納され得る。いくつかの実施形態では、制御プレーン及び転送プレーンは、完全に分離していてもよく、同じ機器上にない。

１つ又は複数の主制御ボードがあってもよく、複数の主制御ボードがある場合に、主制御ボードは、一次主制御ボード及び二次主制御ボードを含んでもよいことに留意されたい。１つ又は複数のインターフェイスボードがあってもよく、提供されるインターフェイスボードが多ければ多いほど、機器のデータ処理能力はより強力になる。インターフェイスボードには、１つ又は複数の物理インターフェイスカードがあってもよい。スイッチングボード或いは１つ又は複数のスイッチングボードが存在しない場合がある。複数のスイッチングボードがある場合に、複数のスイッチングボードが共同で負荷分散及び冗長バックアップを実施することができる。集中型転送アーキテクチャでは、スイッチングボードは機器内に必要とされず、インターフェイスボードはシステム全体のサービスデータを処理する機能を提供する。分散型転送アーキテクチャでは、機器は少なくとも１つのスイッチングボードを有することができ、複数のインターフェイスボードの間のデータ交換は、スイッチングボードを使用して実施され、大容量のデータ交換及び処理能力を提供する。従って、分散型アーキテクチャの機器のデータアクセス及び処理能力は、集中型アーキテクチャの機器のデータアクセス及び処理能力よりも優れている。オプションで、機器は、代替的に、カードが１枚だけある形態であってもよい。具体的には、スイッチングボードがなく、インターフェイスボード及び主制御ボードの機能がカードに集約される。この場合に、インターフェイスボード上の中央処理装置と主制御ボード上の中央処理装置とを組み合わせてカード上に１つの中央処理装置を形成し、２つの中央処理装置を組み合わせることにより得られる機能を実行することができる。この形態の機器（例えば、ローエンドスイッチ又はルータ等の機器）は、データ交換及び処理能力が弱い。使用すべき特定のアーキテクチャは、特定のネットワーク展開シナリオに依存する。これは、本明細書では限定されない。

プロセッサは、中央処理装置（Central Processing Unit, CPU）であってもよく、又は別の汎用プロセッサ、デジタル信号プロセッサ（digital signal processor, DSP）、特定用途向け集積回路（application-specific
integrated circuit, ASIC）、フィールドプログラマブルゲートアレイ（field
programmable gate array, FPGA）又は別のプログラマブル論理装置、ディスクリートゲート又はトランジスタ論理装置、又はディスクリートハードウェアコンポーネント等であってもよいことを理解されたい。汎用プロセッサは、マイクロプロセッサ又は任意の従来のプロセッサ等であり得る。プロセッサは、高度な縮小命令セットコンピューティングマシン（advanced RISC machines, ARM）アーキテクチャをサポートするプロセッサであることに留意されたい。

さらに、オプションの実施形態では、メモリは、読取り専用メモリ及びランダムアクセスメモリを含み、プロセッサに命令及びデータを提供することができる。メモリは、不揮発性ランダムアクセスメモリをさらに含んでもよい。例えば、メモリは、装置タイプに関する情報をさらに格納することができる。

メモリは、揮発性メモリ又は不揮発性メモリであってもよく、或いは揮発性メモリ及び不揮発性メモリを含んでもよい。不揮発性メモリは、読取り専用メモリ（read-only memory, ROM）、プログラム可能な読取り専用メモリ（programmable
ROM, PROM）、消去可能なプログラム可能な読取り専用メモリ（erasable PROM, EPROM）、電気的に消去可能なプログラム可能な読取り専用メモリ（electrically EPROM、EEPROM）、又はフラッシュメモリであってもよい。揮発性メモリは、外部キャッシュとして使用されるランダムアクセスメモリ（random access memory, RAM）であってもよい。限定ではなく例として、例えば、スタティックランダムアクセスメモリ（static RAM, SRAM）、ダイナミックランダムアクセスメモリ（dynamic
random access memory, DRAM）、同期ダイナミックランダムアクセスメモリ（synchronous
DRAM, SDRAM）、ダブルデータレート同期ダイナミックランダムアクセスメモリ（double data
rate SDRAM, DDR SDRAM）、拡張同期ダイナミックランダムアクセスメモリ（enhanced
SDRAM, ESDRAM）、同期リンクダイナミックランダムアクセスメモリ（synchlink DRAM, SLDRAM）、及びダイレクトラムバスランダムアクセスメモリ（direct rambus RAM, DR RAM）等の多くの形態のＲＡＭが使用され得る。

図１４は、本願の例示的な実施形態による装置４０００の構造の概略図である。図１４に示される装置４０００は、図３～図１２のいずれか１つに示されるインターフェイスの機能に関連する動作を実行するように構成される。機器４０００は、例えば、スイッチ、ルータ、コントローラであり、或いはサーバ、記憶装置、又はネットワーク装置等であってもよい。装置４０００は、バスアーキテクチャを使用して実装され得る。

図１４に示されるように、機器４０００は、少なくとも１つのプロセッサ４００１及び少なくとも１つの通信インターフェイス４００４を含む。いくつかの実施形態では、プロセッサ４００１はメモリ４００３に結合される。

プロセッサ４００１は、例えば、本願のソリューションを実現するように構成された汎用の中央処理装置（central
processing unit, CPU）、デジタル信号プロセッサ（digital signal
processor, DSP）、ネットワークプロセッサ（network processor, NP）、グラフィック処理装置（Graphics Processing Unit, GPU）、ニューラルネットワーク処理装置（neural network processing unit, NPU）、データ処理装置（Data Processing Unit, DPU）、マイクロプロセッサ、又は１つ又は複数の集積回路である。例えば、プロセッサ２００１は、特定用途向け集積回路（application-specific integrated circuit, ASIC）、プログラマブル論理装置（programmable logic device, PLD）又は別のプログラマブル論理装置、トランジスタ論理装置、ハードウェアコンポーネント、又はそれらの任意の組合せを含む。ＰＬＤは、例えば、コンプレックス・プログラマブル論理装置（complex programmable logic device, CPLD）、フィールドプログラマブル論理ゲートアレイ（field programmable gate array, FPGA）、汎用アレイロジック（generic array logic, GAL）、又はそれらの任意の組合せである。プロセッサ４００１は、本発明の実施形態で開示した内容を参照して説明した様々な論理ブロックモジュール、及び回路を実装又は実行することができる。あるいはまた、プロセッサは、コンピューティング機能を実施するプロセッサの組合せ、例えば、１つ又は複数のマイクロプロセッサの組合せ、又はＤＳＰとマイクロプロセッサの組合せであってもよい。

オプションで、機器４０００はバスをさらに含む。バスは、機器４０００内のコンポーネント同士の間で情報を送信するように構成される。バスは、周辺コンポーネント相互接続（peripheral component interconnect、略してＰＣＩ）バス、又は拡張業界標準アーキテクチャ（extended industry standard architecture、略してＥＩＳＡ）バス等であってもよい。バスは、アドレスバス、データバス、及び制御バス等に分類され得る。表現を容易にするために、図１４のバスを表すために１本の太い線だけを使用しているが、これはバスが１つしかない、又はバスの種類が１つしかないことを意味するものではない。

メモリ４００３は、例えば、読取り専用メモリ（read-only memory, ROM）又は静的情報及び命令を格納できる別のタイプのスタティック記憶装置、ランダムアクセスメモリ（random access memory, RAM）又は情報及び命令を格納できる別のタイプのダイナミック記憶装置、電気的に消去可能なプログラム可能な読取り専用メモリ（electrically erasable programmable read-only memory, EEPROM）、コンパクトディスク読取り専用メモリ（compact disc read-only memory, CD-ROM）又は別のコンパクトディスク記憶装置、光ディスク記憶装置（コンパクトディスク、レーザーディスク、光ディスク、デジタルバーサタイルディスク、又はブルーレイディスク等を含む）、磁気ディスク記憶媒体又は別の磁気記憶装置、又は予想されるプログラムコードを命令又はデータ構造の形式で搬送又は格納するために使用でき、且つコンピュータによってアクセスできる任意の他の媒体であるが、これらに限定されない。例えば、メモリ４００３は独立して存在し、バスを介してプロセッサ４００１に接続される。あるいはまた、メモリ４００３は、プロセッサ４００１と統合してもよい。

通信インターフェイス４００４は、トランシーバ等の任意の機器であり、別の装置又は通信ネットワークと通信するように構成される。通信ネットワークは、イーサネット、無線アクセスネットワーク（ＲＡＮ）、又はワイヤレスローカルエリアネットワーク（wireless local area network, WAN）等であってもよい。通信インターフェイス４００４は、有線通信インターフェイスを含んでもよく、無線通信インターフェイスをさらに含んでもよい。具体的には、通信インターフェイス４００４は、イーサネット（Ethernet）インターフェイス、ファストイーサネット（Fast Ethernet,
FE）インターフェイス、ギガビットイーサネット（Gigabit Ethernet, GE）インターフェイス、非同期転送モード（Asynchronous Transfer Mode, ATM）インターフェイス、ワイヤレスローカルエリアネットワーク（wireless local area network, WLAN）インターフェイス、セルラーネットワーク通信インターフェイス、又はそれらの組合せであってもよい。イーサネットインターフェイスは、光インターフェイス、電気インターフェイス、又はそれらの組合せであってもよい。本願のこの実施形態では、通信インターフェイス４００４は、別の装置と通信するために機器４０００によって使用され得る。

特定の実施態様では、一実施形態では、プロセッサ４００１は、１つ又は複数のＣＰＵ、例えば、図１４に示されるＣＰＵ０及びＣＰＵ１を含むことができる。各プロセッサは、シングルコア（シングルＣＰＵ）プロセッサであってもよく、又はマルチコア（マルチＣＰＵ）プロセッサであってもよい。本明細書におけるプロセッサは、データ（例えば、コンピュータプログラム命令）を処理するように構成された１つ又は複数の装置、回路、及び／又は処理コアであり得る。

特定の実施態様では、一実施形態では、機器４０００は、複数のプロセッサ、例えば、図１４に示されるプロセッサ４００１及びプロセッサ４００５を含むことができる。各プロセッサは、シングルコアプロセッサ（シングルＣＰＵ）であってもよく、又はマルチコアプロセッサ（マルチＣＰＵ）であってもよい。本明細書におけるプロセッサは、データ（例えば、コンピュータプログラム命令）を処理するように構成された１つ又は複数の装置、回路、及び／又は処理コアであり得る。

特定の実施態様では、一実施形態では、機器４０００は、出力装置及び入力装置をさらに含むことができる。出力装置は、プロセッサ２００１と通信し、複数の方法で情報を表示することができる。例えば、出力装置は、液晶ディスプレイ（liquid crystal display, LCD）、発光ダイオード（light
emitting diode, LED）表示装置、陰極線管（cathode ray tube, CRT）表示装置、又はプロジェクタ（projector）等であってもよい。入力装置は、プロセッサ４００１と通信し、複数の方法でユーザから入力を受け取ることができる。例えば、入力装置は、マウス、キーボード、タッチスクリーン装置、又はセンサ装置であってもよい。

いくつかの実施形態では、メモリ４００３は、本願のソリューションを実行するためのプログラムコード４０１０を格納するように構成され、プロセッサ４００１は、メモリ４００３に格納したプログラムコード４０１０を実行することができる。換言すると、機器４０００は、プロセッサ４００１及びメモリ４００３のプログラムコード４０１０を使用して、図３～図１２のいずれか１つに示されるインターフェイスの機能を実現することができる。プログラムコード４０１０は、１つ又は複数のソフトウェアモジュールを含むことができる。オプションで、プロセッサ４００１は、代替的に、本願のソリューションを実行するためのプログラムコード又は命令を格納することができる。

いくつかの実施形態では、通信インターフェイス４００４は、図３～図１２のいずれか１つに示されるインターフェイスの機能に関連する動作を実行するように構成される。

本願の一実施形態は、コンピュータ可読記憶媒体をさらに提供する。記憶媒体は、少なくとも１つの命令を格納し、命令は、プロセッサによってロードされ、実行されて、図３～図１２のいずれか１つに示されるインターフェイスの機能を実現する。

本願の一実施形態は、コンピュータプログラム（製品）を提供する。コンピュータプログラムがコンピュータによって実行されると、プロセッサ又はコンピュータは、図３～図１２のいずれか１つに示されるインターフェイスの機能を実行することが可能になり得る。

本願の一実施形態は、メモリから、メモリに格納した命令を呼び出して命令を実行するように構成された、プロセッサを含むチップを提供し、このチップが設置された通信装置が、図３～図１２のいずれか１つに示されるインターフェイスの機能を実行する。

本願の一実施形態は、入力インターフェイス、出力インターフェイス、プロセッサ、及びメモリを含む別のチップをさらに提供する。入力インターフェイス、出力インターフェイス、プロセッサ、及びメモリは、内部接続経路を介して互いに接続される。プロセッサは、メモリ内のコードを実行するように構成される。コードが実行されると、プロセッサは、図３～図１２のいずれか１つに示されるインターフェイスの機能を実行するように構成される。

前述の実施形態において、機能部分２が機能ユニットのｍ個のフローを含み、各機能ユニットによって処理され得る対応するＭＡＣデータフローのレートがＲである場合に、機能部分２によってサポートされ得る機能部分１の最大レートは、ｍ＊Ｒである。通常、ｍの値は２の整数乗であり、例えば、ｍ＝２^ｋであり、ここで、ｋ＝０、１、２、・・・である。Ｒの値は、通常、５Ｇｂｐｓ、１０Ｇｂｐｓ、２５Ｇｂｐｓ、５０Ｇｂｐｓ、１００Ｇｂｐｓ、２００Ｇｂｐｓ、又は４００Ｇｂｐｓ等である。

いくつかの実施形態では、各機能ユニットへの符号化、トランスコード、及びＦＥＣ等の機能の導入により、実際の出力レートは、公称の１００Ｇｂｐｓ及び２００Ｇｂｐｓより高くなり得る。例えば、１００ＧｂｐｓのＭＡＣデータフローの場合に、６４Ｂ／６６Ｂ符号化及び２５６Ｂ／２５７Ｂトランスコードが使用され、ＲＳ（５４４，５１４）ＦＥＣ符号化が追加されると、データフローのレートは１０６．２５Ｇｂｐｓになる。或いは、ＦＥＣがＲＳ（５２８，５１４）である場合に、符号化後のレートは１０３．１２５Ｇｂｐｓである。一般的に、レートは業界では１００Ｇと呼ばれる。他のレートについても同様である。

機能部分１内の機能ユニットの数量がｎである場合に、対応するｎ＊２^ｋの機能ユニット２をサポートのために使用することができる。

前述の実施形態の全て又は一部は、ソフトウェア、ハードウェア、ファームウェア、又はそれらの任意の組合せによって実装することができる。ソフトウェアを使用して実施形態を実施する場合に、実施形態の全部又は一部は、コンピュータプログラム製品の形態で実施され得る。コンピュータプログラム製品は、１つ又は複数のコンピュータ命令を含む。コンピュータプログラム命令がコンピュータにロードされて実行されると、本願の手順又は機能の全て又は一部が生成される。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータネットワーク、又は別のプログラム可能な機器であってもよい。コンピュータ命令は、コンピュータ可読記憶媒体に記憶してもよく、コンピュータ可読記憶媒体から別のコンピュータ可読記憶媒体に送信してもよい。例えば、コンピュータ命令は、ウェブサイト、コンピュータ、サーバ、又はデータセンタから別のウェブサイト、コンピュータ、サーバ、又はデータセンタに有線（例えば、同軸ケーブル、光ファイバ、又はデジタル加入者回線）又は無線（赤外線、電波、マイクロ波等）方式で送信してもよい。コンピュータ可読記憶媒体は、コンピュータによってアクセス可能な任意の使用可能な媒体、或いは１つ又は複数の使用可能な媒体を統合するサーバ又はデータセンタ等のデータ記憶装置であり得る。使用可能な媒体は、磁気媒体（例えば、フロッピーディスク、ハードディスク、又は磁気テープ）、光媒体（例えば、ＤＶＤ）、又は半導体媒体（例えば、ソリッドステートドライブ（Solid State Disk））であり得る。

前述の特定の実施形態では、本願の目的、技術的解決策、及び有益な効果をさらに詳細に説明している。前述の説明は、本願の特定の実施形態に過ぎず、本願の保護範囲を限定することを意図していないことを理解されたい。本願の技術的解決策に基づいて行われたあらゆる修正、同等の交換、改良等は、本願の保護範囲内にあるものとする。

当業者は、本明細書で開示する実施形態を参照して説明した方法ステップ及びモジュールが、ソフトウェア、ハードウェア、ファームウェア、又はそれらの組合せによって実装され得ることを認識することができる。ハードウェアとソフトウェアとの間の互換性を明確に説明するために、上記では、機能に従って各実施形態のステップ及び構成を一般的に説明した。機能がハードウェアで実行されるかソフトウェアで実行されるかは、特定のアプリケーションと技術的解決策の設計上の制約条件とに依存する。当業者は、説明した機能を特定のアプリケーション毎に実装するために異なる方法を使用することができるが、その実施態様が本願の範囲を超えるとみなすべきではない。

当業者は、実施形態のステップの全て又は一部が、ハードウェア又は関連するハードウェアに命令するプログラムによって実施され得ることを理解するだろう。プログラムは、コンピュータ可読記憶媒体に記憶することができる。記憶媒体は、読取り専用メモリ、磁気ディスク、又は光ディスク等であってもよい。

ソフトウェアを使用して実施形態を実施する場合に、実施形態の全て又は一部は、コンピュータプログラム製品の形態で実現され得る。コンピュータプログラム製品は、１つ又は複数のコンピュータプログラム命令を含む。例えば、本願の実施形態における方法は、機械実行可能命令のコンテキストで説明することができる。機械実行可能命令は、例えば、ターゲットの実プロセッサ又は仮想プロセッサ上のコンポーネントで実行されるプログラムモジュールに含まれる。一般に、プログラムモジュールは、ルーチン、プログラム、ライブラリ、オブジェクト、クラス、コンポーネント、及びデータ構造等を含み、特定のタスクを実行する、又は特定の抽象データ構造を実現する。様々な実施形態において、プログラムモジュールの機能は、説明したプログラムモジュール同士の間で結合又は分割され得る。プログラムモジュールの機械実行可能命令は、ローカルで又は分散型装置内で実行され得る。分散型装置では、プログラムモジュールは、ローカル記憶媒体とリモート記憶媒体との両方に配置することができる。

本願の実施形態において方法を実施するために使用されるコンピュータプログラムコードは、１つ又は複数のプログラミング言語で記述してもよい。コンピュータプログラムコードは、汎用コンピュータ、専用コンピュータ、又は別のプログラム可能なデータ処理機器のプロセッサに提供してもよく、プログラムコードがコンピュータ又は別のプログラム可能なデータ処理機器によって実行されると、フローチャート及び／又はブロック図で指定された機能／動作が実施される。全てのプログラムコードがコンピュータ上で実行され得るか、又は一部がスタンドアロン型ソフトウェアパッケージとしてコンピュータ上で実行され得るか、又は一部がコンピュータ上で実行される一方、一部がリモートコンピュータ上で実行されるか、又は全てのプログラムコードがリモートコンピュータ又はサーバ上で実行され得る。

本願の実施形態の文脈において、コンピュータプログラムコード又は関連データは、装置、機器、又はプロセッサが上述の様々な処理及び操作を実行できるように、任意の適切なキャリアによって搬送され得る。キャリアの例には、信号、及びコンピュータ可読媒体等が含まれる。

信号の例は、電気信号、光信号、無線信号、音声信号、又は搬送波及び赤外線信号等の別の形態の伝播信号を含み得る。

機械可読媒体は、命令実行システム、機器、又は装置に使用される、又はそれらに関連するプログラムを含む又は格納する任意の有形の媒体であり得る。機械可読媒体は、機械可読信号媒体又は機械可読記憶媒体であってもよい。機械可読媒体は、電子、磁気、光、電磁気、赤外線、又は半導体のシステム、機器、又は装置、或いはそれらの任意の適切な組合せを含むことができるが、これらに限定されない。機械可読記憶媒体のより詳細な例には、１つ又は複数のワイヤを用いる電気的接続、ポータブルコンピュータディスク、ハードディスク、ランダムアクセスメモリ（RAM）、読取り専用メモリ（ROM）、消去可能なプログラム可能な読取り専用メモリ（EPROM）、フラッシュメモリ、光記憶装置、磁気記憶装置、又はそれらの任意の適切な組合せが含まれる。

簡便で簡潔な説明のために、前述のシステム、装置、及びモジュールの詳細な動作プロセスについて、前述の方法の実施形態における対応するプロセスを参照することは、当業者によって明確に理解されよう。詳細について、ここでは説明しない。

本願で提供するいくつかの実施形態において、開示したシステム、装置、及び方法は、他の方法で実現できることを理解すべきである。例えば、説明した装置の実施形態は単なる例である。例えば、モジュール分割は単なる論理的な機能分割であり、実際の実施態様では別の分割であってもよい。例えば、複数のモジュール又はコンポーネントを別のシステムに結合又は統合してもよく、或いはいくつかの機能を無視するか又は実行しなくてもよい。さらに、表示又は議論した相互結合又は直接結合又は通信接続は、いくつかのインターフェイスを介して実現してもよい。装置同士又はモジュール同士の間の間接的な結合又は通信接続は、電気的接続、機械的接続、又は他の形式の接続であってもよい。

別個の部品として説明したモジュールは、物理的に分離していてもいなくてもよく、モジュールとして表示される部品は、物理的なモジュールであってもなくてもよく、１つの位置に配置してもよく、又は複数のネットワークモジュールに分散してもよい。本願の実施形態における解決策の目的を達成するために、モジュールの一部又は全部を実際の要件に従って選択することができる。

さらに、本願の実施形態における機能モジュールは、１つの処理モジュールに統合してもよく、又はモジュールのそれぞれが物理的に単独で存在してもよく、又は２つ以上のモジュールを１つのモジュールに統合してもよい。統合モジュールは、ハードウェアの形態で実現してもよく、ソフトウェア機能モジュールの形態で実現してもよい。

統合モジュールがソフトウェア機能モジュールの形態で実現され、独立した製品として販売又は使用される場合に、統合ユニットはコンピュータ可読記憶媒体に記憶してもよい。このような理解に基づいて、本質的に本願の技術的解決策、つまり従来の技術に寄与する部分、又は技術的解決策の全部又は一部をソフトウェア製品の形態で実現することができる。コンピュータソフトウェア製品は、記憶媒体に格納され、コンピュータ装置（パーソナルコンピュータ、サーバ、又はネットワーク装置等であり得る）に、本願の実施形態において説明した方法のステップの全て又は一部を実行するように指示するためのいくつかの命令を含む。前述の記憶媒体には、ＵＳＢフラッシュドライブ、リムーバブルハードディスク、読取り専用メモリ（read-only memory, ROM）、ランダムアクセスメモリ（random
access memory, RAM）、磁気ディスク、又は光ディスク等、プログラムコードを記憶できる任意の媒体が含まれる。

本願では、「第１」及び「第２」等の用語は、効果及び機能が基本的に同じである同じ又は類似のアイテムを区別するために使用される。なお、「第１」、「第２」、「第ｎ（ｎ番目）」の間には、論理的又は時系列的な依存関係はなく、数量及び実行順序も限定されないことを理解すべきである。「第１」及び「第２」等の用語は、様々な要素を説明するために以下の説明で使用されるが、これらの要素はこれらの用語によって限定すべきではないことをさらに理解されたい。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、様々な例の範囲から逸脱することなく、第１の画像を第２の画像と呼ぶことができ、同様に、第２の画像を第１の画像と呼ぶことができる。第１の画像と第２の画像との両方が画像であってもよく、場合によっては別個の異なる画像であってもよい。

プロセスのシーケンス番号は、本願の様々な実施形態における実行シーケンスを意味しないことをさらに理解すべきである。プロセスの実行シーケンスは、プロセスの機能及び内部ロジックに基づいて決定すべきであり、本願の実施形態の実装プロセスに対するいかなる制限としても解釈すべきではない。

本願において、「少なくとも１つ」という用語は、１つ又は複数を意味し、「複数」という用語は、２つ以上を意味する。例えば、複数の第２のパケットとは、２つ以上の第２のパケットを意味する。「システム」及び「ネットワーク」という用語は、本明細書では交換可能に使用され得る。

本明細書の様々な例の説明で使用する用語は、単に特定の例を説明することを意図しており、限定を構成することを意図していないことを理解されたい。様々な例の説明及び添付の特許請求の範囲で使用される単数形の用語「１つ」（「a」及び「an」）及び「その（the）」は、文脈において他に明示的に指定されない限り、複数形を含むことも意図している。

本明細書で使用する「含む、有する（include）」という用語（「含む、有する（includes）」、「含む、有する（including）」、「備える、有する、含む（comprises）」、及び／又は「備える、有する、含む（comprising）」とも呼ばれる）は、述べた特徴、整数ステップ、操作、要素、及び／又はコンポーネントの存在を、１つ又は複数の他の機能、整数、ステップ、操作、要素、コンポーネントの存在又は追加した状態で、及び／又はそれらのコンポーネントを除外しない状態で特定することをさらに理解されたい。

「もし～の場合（if）」という用語は、「～するとき（when）」（「～するとき（when）」又は「～すると（upon）」）、「決定に応じて」、又は「検出に応じて」という意味として解釈され得ることをさらに理解すべきである。同様に、文脈に応じて、「～と判定された場合」又は「（述べた状態又はイベント）が検出された場合」という語句は、「～と判定された場合」又は「～という判定に応じて」、或いは「（述べた状態又はイベント）が検出されたとき」又は「（述べた状態又はイベント）の検出に応答して」の意味として解釈される場合がある。

Ａに基づいてＢを決定することは、ＢがＡのみに基づいて決定されることを意味するものではなく、代替的に、Ａ及び／又は他の情報に基づいてＢが決定され得ることを理解されたい。

本明細書を通して言及する「一実施形態」、「実施形態」、又は「可能な実施態様」は、実施形態又は実施態様に関連する特定の特徴、構造、又は特性が本願の少なくとも１つの実施形態に含まれることを意味することをさらに理解すべきである。従って、本明細書全体に現れる「一実施形態において」、「実施形態において」、又は「可能な実施態様において」は、必ずしも同じ実施形態を意味するわけではない。さらに、これらの特定の特徴、構造、又は特性は、任意の適切な方法を使用して、１つ又は複数の実施形態で組み合わせることができる。

前述の説明は、本願の単なるオプションの実施形態であり、本願を限定することを意図するものではない。本願の原理から逸脱することなく行われたあらゆる修正、同等の置換、又は改良は、本願の保護範囲内に入って然るべきである。

いくつかの実施形態では、機能部分２は、連結された第１レベルの機能ユニットと第２レベルの機能ユニットとを含む。第１レベルの機能ユニットは、１つ又は複数の第１レベルのサブユニットを含み、第１レベルの機能ユニット内の少なくとも１つの第１レベルのサブユニットが、トランスコードモジュール、スクランブルモジュール、アラインメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、及びＰＭＡモジュールを含む。第２レベルの機能ユニットは１つ又は複数の第２レベルのサブユニットを含み、第２レベルの機能ユニット内の少なくとも１つの第２レベルのサブユニットが、ＰＣＳ／ＦＥＣ／ＰＭＡモジュール及びＰＭＤモジュールを含む。

いくつかの実施形態では、第１レベルの機能ユニット内の少なくとも１つの第１レベルのサブユニットに含まれるＦＥＣモジュールは、リードソロモン（ＲＳ）（５４４，５１４）ＦＥＣ符号化及び／又は復号化を行うように構成され、第２レベルの機能ユニット内の少なくとも１つの第２レベルのサブユニットに含まれるＦＥＣモジュールは、ＢＣＨＦＥＣ符号化及び／又は復号化、リードソロモン前方誤り訂正（ＲＳＦＥＣ）符号化及び／又は復号化、極性（polar）ＦＥＣ符号化及び／又は復号化、低密度パリティチェック前方誤り訂正（ＬＤＰＣＦＥＣ）符号化及び／又は復号化、連結前方誤り訂正（ＣＦＥＣ）符号化及び／又は復号化、オープン（open）前方誤り訂正（ＯＦＥＣ）符号化及び／又は復号化、又はターボプロダクトコード（Turbo
product code）（ＴＰＣＦＥＣ）符号化及び／又は復号化を行うように構成される。オプションで、第１レベルのサブユニットに含まれるＦＥＣモジュールは、外部コードＦＥＣモジュールである。

いくつかの実施形態では、トランスコードはＩＥＥＥ８０２．３－２０１８準拠の６４Ｂ／６６Ｂ～２５６Ｂ／２５７Ｂのトランスコードである。

いくつかの実施形態では、第１レベルのＦＥＣはＲＳ（５４４，５１４）ＦＥＣ符号化を行うように構成され、第２レベルのＦＥＣは、ＢＣＨＦＥＣ、極性ＦＥＣ、ＬＤＰＣＦＥＣ、ＣＦＥＣ、ＯＦＥＣ、又はＴＰＣＦＥＣ符号化を行うように構成される。

いくつかの実施形態では、第２レベルのＰＣＳ／ＦＥＣ／ＰＭＡは、ＰＣＳ／ＣＦＥＣ／ＯＦＥＣ／ＰＭＡである。

請求項１乃至２０のいずれか一項に記載のインターフェイスであって、トランスコードはＩＥＥＥ８０２．３－２０１８準拠の６４Ｂ／６６Ｂ～２５６Ｂ／２５７Ｂのトランスコードである。

本願では、１０Ｍｂ／秒の動作及び１００Ｍｂ／秒の動作のためのメディア独立インターフェイス（正式英名：media independent interface）をＭＩＩと呼び、１０００Ｍｂ／秒の動作のためのメディア独立インターフェイスをＧＭＩＩと呼び、１０Ｇｂ／秒の動作のためのメディア独立インターフェイスをＸＧＭＩＩと呼ぶ。本願におけるｘＭＩＩは、ＲＭＩＩ（reduced MII）、シリアルＭＩＩ（serial MII, SMII）、シリアル同期ＭＩＩ（serial sync MII, SSMII）、ソース同期ＳＭＩＩ（source
synchronous SMII, S3MII）、ギガビットＭＩＩ（Gigabit MII, GMII）、ＲＧＭＩＩ（Reduced GMII）、シリアルＧＭＩＩ（serial GMII, SGMII）、１０ビットインターフェイス（ten bit interface, TBI）、ＲＴＢＩ（Reduced TBI）、１０ギガビットＭＩＩ（10 Gigabit MII, XGMII）、２５ギガビットＭＩＩ（25 Gigabit
MII）、４０ギガビットＭＩＩ、５０ギガビットＭＩＩ、１００Ｇｂ／秒ＭＩＩ（100 GB/s MII、CGMII）、２００Ｇｂ／秒ＭＩＩ（200 GB/s MII, 200GMII）、４００Ｇｂ／秒ＭＩＩ（400 Gb/s MII, 400GMII）、８００Ｇｂ／秒ＭＩＩ、及び１．６テラビットＭＩＩ等の複数のタイプのイーサネットインターフェイスを含むことができる。

イーサネットインターフェイスの論理レイヤの現在の複数の解決策において、異なるレートを有するインターフェイスの論理レイヤは、特定の共通の特徴及び明確な違いを有する。これらの違いにより、異なるレートのインターフェイス同士の間でハードウェアリソースを共有する、又は複数の低速イーサネットインターフェイスを１つの高速インターフェイスモジュールに結合してインターワーキングを実装することが困難になる。例えば、２００ＧｂＥ／４００ＧｂＥインターフェイスでは、図１の論理レイヤのアーキテクチャが使用される。図１では、装置インターフェイスは、媒体アクセス制御（medium access control, MAC）レイヤ、調整サブレイヤ（reconciliation
sublayer, RS）、物理コーディングサブレイヤ（physical coding sublayer, PCS）、前方誤り訂正（forward error correction, FEC）、物理媒体接続サブレイヤ（physical
medium attachment sublayer, PMA）サブレイヤ、及び物理媒体依存（physical
medium dependent, PMD）レイヤを含む。送信側装置のデータは処理され、次にＰＭＤから受信側装置のＰＭＤに送られ、複数のサブモジュールによって処理され、次にＭＡＣ層に到達する。ＰＣＳは、６４Ｂ／６６Ｂの符号化及び復号化、トランスコード、スクランブル、アライメントマーカー（alignment marker, AM）の挿入、ＦＥＣの符号化及び復号化等の機能を実施するように構成される。ＰＭＡサブレイヤは、クロックリカバリ、キャリア検出、ＰＡＭ４変調／復調等の機能を実施するように構成される。ＰＭＤサブレイヤは、受信データに対してパラレル－シリアル／シリアル－パラレル（parallel-to-serial/serial-to-parallel）変換を行い、デジタル信号を送信のための回線に変調するように構成される。ＰＣＳレイヤのＦＥＣサブレイヤでは、新しいインターリービングＦＥＣ（例えば、Reed-Solomon RS (544, 514)FEC）の導入により、新しいインターリービングＦＥＣの論理レイヤと１００ＧｂＥソリューションとの間に大きな違いがあるため、再開発の作業負荷が大きくなる。別の例として、４００Ｇ－ＺＲで規定された論理レイヤは、図２Ａ及び図２Ｂ－１及び図２Ｂ－２に示されるアーキテクチャを使用する。論理レイヤのアーキテクチャでは、４００Ｇ－ＺＲ（８０ｋｍ）をサポートする光モジュールは、ホスト側インターフェイスが４００ＧＡＵＩ（Attachment unit interface, AUI）に固定されているため、２＊２００ＧｂＥインターフェイスをサポートすることができない。

世代を超えた（cross-generation）イーサネット速度により引き起こされる論理レイヤの変化が、主にＰＣＳの機能にあることを研究により見出した。ＰＣＳより上では、ＲＳによって出力されるデータは非常に似ている。類似部分を非類似部分と区別し、非類似部分をデータフローの方向と平行な方向にモジュール化すると、高度なリソースの再利用が実現でき、開発コストが削減され、経済的な利点が得られる。本願の実施形態によれば、現在のイーサネットアーキテクチャは、特定のレートに依存する機能部分と、特定のＰＭＤに対応するサブレートに依存する機能部分とに基づいて、機能部分１と機能部分２との２つの部分に分割される。図３を参照されたい。機能部分１は汎用機能部分であり、機能部分１は、ＭＡＣレートに密接に依存する機能モジュール、例えば、ＲＳモジュール及びレート・マッチングを行うのに必要であるモジュールを含む。いくつかの実施形態では、機能部分１は、レートに直接依存するｘＭＩＩインターフェイスをさらに含む。機能部分２は、レートに依存しない機能部分を含む。例えば、機能部分２は、１つ又は複数の機能ユニット：機能ユニット１、機能ユニット２、・・・、及び機能ユニットｎを含む。機能部分２は、データフローに基づく処理を行うＰＣＳ／ＰＭＡレイヤ機能を含んでもよい。ＰＭＤは、メディアに依存し、特定の実施態様に基づいて機能部分２の一部として使用される場合もある、又はＰＭＤは、プロトコルから独立しており、機能部分１及び機能部分２とは独立した機能コンポーネントとして使用される場合もあると考えられる。

ここで、２つの機能部分の間の境界点を選択するための参照基準には、以下の１つ又は複数が含まれ得る。（１）世代間速度（cross-generation rate）が出現した後に、できるだけ多くの汎用機能部分が存在するように、可能な限り下向き（downward）選択を行って、コストを節約する。（２）２つの機能部分の間のデータ分配の設計を可能な限り簡素化し、データブロックの分配に小さなユニット（単位）を使用する。（３）機能部分２のユニットは、信頼性を確保するために必要な検証機能を含めて、可能な限り完全な機能を有するようにする。（４）具体的な実施態様の複雑さ及びチップリソースの制御を総合的に考慮して、最適な設計を実現する。（４）については、一部のシナリオ、例えば超高速接続シナリオでは、従来のパラレルメディア独立インターフェイスを接続機能インターフェイスとして使用することは適切ではない。

例えば、機能部分２の各機能ユニットが、２００Ｇｂｐｓの対応速度でＭＡＣデータフローを処理できると仮定する。８００Ｇｂ／秒イーサネット（正式英名：800 Gigabit Ethernet）ＭＡＣの場合に、機能部分２は４つの機能ユニットを含むことができ、各機能ユニットは、２００Ｇｂｐｓの対応する速度でＭＡＣデータフローを処理することができる。４つの機能ユニットは一体化してもよく、又は別々に配置してもよい。１Ｔｂｐｓの速度のＭＡＣモジュールの場合に、機能部分２は５つの機能ユニットを含むことができ、各機能ユニットは、２００Ｇｂｐｓの対応する速度でＭＡＣデータフローを処理することができる。５つの機能ユニットは、一体化してもよく、又は別々に配置してもよい。１．６Ｔｂｐｓの速度のＭＡＣモジュールの場合に、機能部分２は８つの機能ユニットを含むことができ、各機能ユニットは、２００Ｇｂｐｓの対応する速度でＭＡＣデータフローを処理することができる。８つの機能ユニットは、一体化してもよく、又は別々に配置してもよい。

いくつかの他の実施形態では、機能部分２はＭ個の機能ユニットを含み、Ｍ個の機能ユニットのうちのＮ個の機能ユニットがアクティブ状態にあり、Ｎ個の機能ユニットは、現在のＭＡＣモジュールからデータを送信するように構成される。Ｎ個の機能ユニットは、第１の機能ユニット及び第２の機能ユニットを含み、第１の機能ユニットが処理できる対応するＭＡＣデータフローのレートは、第２の機能ユニットが処理できる対応するＭＡＣデータフローのレートと同じか又は異なる。例えば、８００ＧｂＥ／秒のイーサネットＭＡＣの場合に、機能部分２は、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、及びｈの８つの機能ユニットを含むことができる。機能ユニットａ、ｂ、ｃ、及びｄがアクティブ化され、機能ユニットａ、ｂ、ｃ、及びｄのそれぞれは、対応するＭＡＣデータフローを２００Ｇｂｐｓの速度で処理することができる。あるいはまた、機能ユニットａ、ｂ、ｃ、ｄ、ｇ、及びｈが非アクティブ状態にある間に、機能ユニットｄ、ｅ、及びｆがアクティブ状態にあり得、機能ユニットｄ、ｅ、及びｆは、対応するＭＡＣデータフローをそれぞれ２００Ｇｂｐｓ、２００Ｇｂｐｓ、及び４００Ｇｂｐｓの速度で処理することができる。Ｍ、Ｎはそれぞれ正の整数であり、Ｍ＝＞Ｎ＝＞１である。

上から順に、符号化（６４Ｂ／６６Ｂ又は２５６Ｂ／２５７Ｂの符号化等）及びレート・マッチングによって得られたデータは、境界点で分配されるデータがデータブロックの単位であるため、第１の適切な境界点である。データ及びクロックを使用することにより同期送信を実現するｘＭＩＩインターフェイスとは異なり、データブロック自体に同期ヘッダ（sync header）がある。また、レート・マッチングにより得られるデータブロックの送信速度は固定値であり、符号化したデータブロックは規則的に分布し得る。ラウンドロビン分配を実行した後に、機能部分２においてアクティブ化された機能ユニットの処理速度が一定であることを保証できるため、機能部分２においてレート・マッチング操作を行う必要はない。イーサネットインターフェイスでレート・マッチングを行うには、データフローのフォーマットを識別する必要があり、パケット境界を見つける必要があり、アイドルコードブロックを、レート調整のためにＭＡＣインターフレームギャップ（IFG、inter-frame gap、IPG、inter-packet gapとも呼ばれる）に挿入又はこれから削除する必要がある。レート・マッチング機能は機能部分１に移される。ＭＡＣレートに依存する部分は、中間レートのみに依存するがＭＡＣレートとは独立した部分と区別される。

オプションで、機能部分２は、ｏＤＳＰが処理したデータを符号化するために、新しいＦＥＣ符号化機能（ＦＥＣエンコードｘ）をさらに含んでもよい。ＦＥＣ符号化はＲＳＦＥＣ符号化である。二次ＦＥＣ符号化は、ｏＤＳＰによる処理後に行われる。二次ＦＥＣ符号化は、ＢＣＨＦＥＣ又はＲＳＦＥＣ符号化であってもよい。ＦＥＣ符号化ｘは、ｏＤＳＰで設定してもよく、又は独立して設定してもよい。

例えば、送信側装置のインターフェイスは、図４Ｂのアーキテクチャである。図４Ｄを参照されたい。通信システムは、送信側装置及び受信側装置を含む。

一実施形態では、１００ＧｂＥＰＣＳの入力データは、調整サブレイヤ（ＲＳ）における１００Ｇイーサネットメディア独立インターフェイス（ＣＧＭＩＩ）フォーマットのパラレルデータである。４００Ｇイーサネット（略して４００ＧｂＥ）インターフェイスは、入力データを対応するＣＤＧＭＩＩフォーマットに変換する。ＣＤＧＭＩＩインターフェイスのデータフォーマットを具体的に説明すると以下の通りである。ＣＤＧＭＩＩインターフェイスのビット幅は（６４＋８＋２）であり、ＣＤＧＭＩＩインターフェイスのフォーマットは、６４ビットのデータ情報ビット、８ビットの制御情報指標ビット、及び送受信に対応する２つのクロックであり、８ビットの制御情報ビットは、６４ビット、すなわち８バイトのデータがデータ又は制御情報を表すかを示す。ＣＤＧＭＩＩからのデータは、符号化のために６４Ｂ／６６Ｂ符号化モジュールに送信される。

この実施形態では、データブロック分配モジュールは、符号化及びレート・マッチングモジュールによる処理によって生成した６４Ｂ／６６ＢブロックをＮ個の機能ユニットに分配する。いくつかの実施形態では、データブロック分配モジュールは、６４Ｂ／６６ＢブロックをＮ個の機能ユニットにラウンドロビンモードで１つずつ分配する。例えば、データブロック分配モジュールは、最初に受信した６４Ｂ／６６ＢブロックをＮ個の機能ユニットのうちの第１の機能ユニットに分配し、２番目に受信した６４Ｂ／６６ＢブロックをＮ個の機能ユニットのうちの第２の機能ユニットに分配し、・・・、Ｎ番目に受信した６４Ｂ／６６ＢブロックをＮ個の機能ユニットのうちの第Ｎの機能ユニットに分配する。

この実施形態では、Ｎ個の機能ユニットのそれぞれは、トランスコードモジュール、スクランブルモジュール、ＡＭモジュール、ＦＥＣ符号化モジュール、及びＰＭＡ／ＰＭＤモジュールを含む。各機能ユニット内のトランスコードモジュール、スクランブルモジュール、ＡＭモジュール、及びＦＥＣ符号化モジュールはそれぞれ、機能ユニットに入るデータブロックに対して対応する処理を行う。例えば、Ｎ個の機能ユニットのうちｉ番目の機能ユニットは、データブロック分配モジュールから受信したデータに対して、トランスコード、スクランブル、ＡＭ挿入、及びＦＥＣ符号化処理を順次行い、処理したデータをＰＭＡ／ＰＭＤ及びメディア（例えば、バックプレーン又は光ファイバ）を介して受信側装置に送る。例えば、データフローに対して６４Ｂ／６６Ｂ符号化を行うことにより得られたブロックをトランスコードする。トランスコードモジュールによってトランスコードされるデータの特定のフォーマットには、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂが含まれる。特定のトランスコード方式は、本願では限定されない。

アライメントマーカー挿入モジュールがアライメントマーカー（ＡＭ）をスクランブルされたデータフローに挿入した後に、データフローは、ＦＥＣ符号化のためにＦＥＣ符号化モジュールに入る。いくつかの実施形態では、ＦＥＣ符号化モジュールは、リードソロモン（ＲＳ）（５４４，５１４）ＦＥＣ、Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ（英語：Bose-Chaudhuri-Hocquenghem、略してＢＣＨ）ＦＥＣ、極性ＦＥＣ、ＬＤＰＣＦＥＣ、ＣＦＥＣＦＥＣ、ＯＦＥＣＦＥＣ、又はＴＰＣＦＥＣの１つ又は複数の符号化方式に基づいて、受信したデータフローを処理することができる。ＦＥＣ符号化モジュールによって処理したデータは、ＰＭＡモジュール及びＰＭＤモジュールを順に通過して送信媒体に到達する。ＰＭＡモジュール及びＰＭＤモジュールは、１つの機能モジュールに統合してもよく、又は別個に配置してもよい。ＰＭＡモジュールは、受信したデータに対してシリアル－パラレル変換を行い、変換したデータをＰＭＤモジュールに送る。次に、ＰＭＤモジュールは、次に受信信号を対応する送信媒体に変換する。

図４Ｄに示されるように、一実施形態では、受信側装置のインターフェイスのアーキテクチャは、図４Ａに示されるインターフェイスの構造に対応する。この場合に、送信側装置の機能部分２によって処理したＮ個のデータフローが、媒体を介して受信側装置のインターフェイスの機能部分２に入り、受信側装置のインターフェイスの機能部分２におけるＮ個の機能ユニットが、送信側装置のインターフェイスの機能部分２におけるＮ個の機能ユニットと１対１で対応する。受信側装置のインターフェイスの機能部分２におけるＮ個の機能ユニットはそれぞれ、機能部分２におけるＮ個の機能ユニットによって送信されたデータを受信する。機能部分２におけるＮ個の機能ユニットのそれぞれは、逆トランスコード（reverse transcode）モジュール、デスクランブルモジュール、アライメントマーカー削除（AM removal）モジュール、ＦＥＣ復号化モジュール、及びアライメントロック（Alignment
lock）モジュールを含む。例えば、Ｎ個の機能ユニットのうちのｉ番目の機能ユニットは、ＰＭＡ／ＰＭＤモジュールから受信したデータに対して、アラインメントマーカーのアラインメントロック、ＦＥＣ復号化、アラインメントマーカー削除、デスクランブル、及び逆トランスコード処理を順次行い、処理したＮ個のデータフローが、受信側装置のインターフェイスのデータブロック分配モジュールに入る。受信側装置のインターフェイスのデータブロック分配モジュールは、Ｎ個のデータフローを受信側装置のインターフェイスの機能部分１に送る。受信側装置インターフェイスのインターフェイスの機能部分１は、ＭＡＣモジュール、ＲＳモジュール、及び復号化及びレート・マッチングモジュールを含む。受信側装置のインターフェイスの復号化及びレート・マッチングモジュールは、データブロック分配モジュールによって分配されたＮ個のデータフローを復号化し、レート・マッチングを行い、レート・マッチングによって得られたデータをＲＳモジュールに送る。データは、ＲＳモジュールによって処理され、受信側装置のインターフェイスのＭＡＣモジュールに到達する。オプションで、受信側装置のインターフェイスの復号化及びレート・マッチングモジュールは、Ｎ個のデータフローに対してレート・マッチングを行い、レート・マッチングによって得られたデータは、ｘＭＩＩを介して受信側装置のインターフェイスのＲＳモジュールに到達する。

図４Ｅを参照されたい。通信システムは、送信側装置及び受信側装置を含む。送信側装置は図４Ａに示されるインターフェイスを含み、受信側装置のインターフェイスはＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。送信側装置のインターフェイスが送信すべきデータを処理するプロセスは、図４Ｃの送信側装置のインターフェイスの動作と同様である。詳細について、ここでは再び説明しない。送信側装置のインターフェイスがデータを処理した後に、送信側装置の機能部分２によって処理したＮ個のデータフローは、媒体を介して受信側装置のインターフェイスに入る。受信側装置のインターフェイスは、ＩＥＥＥ８０２．３イーサネットインターフェイスであり、ＭＡＣモジュール、ＲＳモジュール、復号化及びレート・マッチングモジュール、データブロック分配モジュール、逆トランスコードモジュール、デスクランブル（descramble）モジュール、アライメントマーカー削除モジュール、ＦＥＣ復号化モジュール、及びＰＭＡ／ＰＭＤモジュールを含む。受信側装置のインターフェイスが媒体を介して送信側装置からデータフローを受信した後に、ＰＭＤ／ＰＭＡ処理、アライメントマーカーのアライメントロック、ＦＥＣ復号化、アライメントマーカー削除、デスクランブル、逆トランスコードが、データフローに対して順次行われ、次に処理したデータフローがデータブロック分配モジュールに到達する。データブロック分配モジュールは、受信したデータフローを処理する。復号化及びレート・マッチング、ＲＳ処理がデータフローに対して順次行われ、次に処理したデータフローがＭＡＣモジュールに到達する。ＭＡＣモジュールは、データフローを処理してイーサネットフレームを生成する。

図５Ｂを参照されたい。通信システムは、送信側装置及び受信側装置を含む。送信側装置は図５Ａに示されるインターフェイスを含み、受信側装置は、図５Ａに示されるインターフェイスに対応するインターフェイスを含む。図５Ａに示されるインターフェイスの機能部分１における各モジュールの処理方式は、図４Ａの機能部分１の処理方式と同様である。詳細について、ここでは再び説明しない。図５Ａの機能部分２は、ＰＣＳ機能のｍ個のフローを含み、ここで、ｍは１以上の整数である。ＰＣＳ機能の各フローは、トランスコードモジュール、スクランブルモジュール、アラインメントマーカー挿入モジュール、及びＦＥＣ符号化モジュールを含む。これらのモジュールの処理方式は、図４Ａの対応するモジュールの処理方式と同様である。データブロック分配モジュールは、符号化及びレート・マッチングモジュールからのデータブロックをＰＣＳ機能のｍ個のフローに分配する。ＰＣＳ機能のｍ個のフローは、対応する処理を行った後に、ＰＣＳ機能のｍ個のフローのデータを１つのＰＭＡモジュールに送る。ＰＭＡモジュールによって処理したデータは、１つ又は複数のＰＭＤモジュールに分配され、ＰＭＤモジュールによって処理され、次に送信媒体に送られる。図５Ａの解決策では、機能部分２では、トランスコードモジュール、スクランブルモジュール、アライメントマーカー挿入モジュール、ＦＥＣ符号化モジュールのみを個別に配置し、ＰＣＳ機能のｍ個のフローによって出力されるデータを別のＰＭＡモジュールによって処理し、それによってデータをより柔軟に処理することができる。送信側装置の機能部分２によって処理したｍ個のデータフローは、媒体を介して受信側装置の機能部分２に入る。受信側装置の機能部分２は、ＰＣＳ機能のｍ個のフローと、ＰＣＳ機能のｍ個のフローによって共有されるＰＭＡ及びＰＭＤとを含む。送信側装置の機能部分２によって処理したｍ個のデータフローは、媒体を介して機能部分２に入り、受信側装置のＰＭＡ及びＰＭＤによって処理され、次に受信側装置のＰＣＳ機能のｍ個のフローにそれぞれ入る。受信側装置の機能部分２のＰＣＳ機能のｍ個のフローは、送信側装置の機能部分２における機能ユニットのｍ個のフローと１対１で対応し、機能ユニットの各フローは、逆トランスコードモジュール、デスクランブルモジュール、アラインメントマーカー削除モジュール、ＦＥＣ復号化モジュール、及びアラインメントロック（alignment lock）モジュールを含む。受信側装置の機能部分２のＰＣＳ機能のｍ個のフローは、送信側装置の機能部分２のＰＣＳ機能のｍ個のフローによって送信されたデータをそれぞれ受信する。例えば、ＰＣＳ機能のｍ個のフローのうちのＰＣＳ機能のｉ番目のフローは、ＰＭＡから受信したデータに対してＰＣＳ処理を行う。受信側装置の機能部分２のＰＣＳ機能のｍ個のフローによって処理した後に出力されたデータは、データブロック分配モジュールによって処理され、次に受信側装置の機能部分１に入る。受信側装置の機能部分１は、データブロック分配モジュールからのデータに対して、復号化及びレート・マッチング、調整、ＭＡＣ処理を順次行い、イーサネットフレームを取得する。

いくつかの実施形態では、図６Ａ及び図６Ｂに示されるように、インターフェイス内のデータ分配位置は異なる場合がある。トランスコードデータは、分配の境界として使用される。この場合に、データはトランスコード後の粒度（例えば、２５７ビット）で分配され、機能部分２は、２５７ビットの粒度でデータフローを処理する。図６Ａでは、インターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配（data block distribution）モジュールを含む。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、ＰＣＳレイヤにおける符号化及びレート・マッチング（encode and rate matching）モジュール、及びトランスコードモジュールを含む。機能部分２は複数の機能ユニットを含み、各機能ユニットは、スクランブル（scramble）モジュール、アライメントマーカー挿入（AM insertion）モジュール、ＦＥＣ符号化モジュール、ＰＭＡ／ＰＭＤモジュールを含む。機能部分１は、データブロック分配モジュールを介して機能部分２に結合され、機能部分２と通信する。図６Ａのイーサネットインターフェイスの構造は、送信側装置に適用することができる。図６Ａの機能モジュール、すなわち、ＭＡＣモジュール、ＲＳモジュール、符号化及びレート・マッチングモジュール、トランスコードモジュール、データブロック分配モジュール、スクランブルモジュール、ＦＥＣモジュール、ＰＭＡモジュール、及びＰＭＤモジュールの機能は、図４Ａの対応するモジュールの機能と同様である。詳細について、ここでは再び説明しない。図６Ａでは、機能部分１は、ＭＡＣモジュール、ＲＳモジュール、トランスコードモジュールを含む。送信側装置の場合に、送信側装置がパケットを受信した後に、そのパケットは送信側装置の機能部分１に入る。機能部分１のＭＡＣモジュールは、パケットを処理してデータフレームを形成する。ＲＳモジュールは、データフレームを対応するビット幅のデータに変換し、そのデータを符号化及びレート・マッチングモジュールに送る。符号化及びレート・マッチングモジュールは、受信したデータを処理して６４Ｂ／６６Ｂブロック（block）を生成する。６４Ｂ／６６Ｂブロックはトランスコードモジュールに転送される。トランスコードモジュールは、受信したデータブロックをトランスコードし、例えば、データフローに対して６４Ｂ／６６Ｂ符号化を行うことによって得られるブロックをトランスコードする。トランスコードモジュールによってトランスコードされるデータの特定のフォーマットには、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂが含まれる。特定のトランスコード方式は、本願では限定されない。

いくつかの実施形態では、図６Ａの機能部分２において、機能ユニットのｍ個のフローのそれぞれは、スクランブルモジュール、アラインメントロックモジュール、及びＦＥＣ符号化モジュールを含む。機能ユニットのｍ個のフロー内のＦＥＣ符号化モジュールは、ＦＥＣ処理を行ったデータを１つ又は複数のＰＭＡモジュールに送る。データは、１つ又は複数のＰＭＡモジュールによって処理され、次に処理のために１つ又は複数のＰＭＤモジュールに送られる。１つ又は複数のＰＭＤモジュールは、処理したデータを送信媒体を介して受信側装置に送る。

図６Ｃを参照されたい。別のインターフェイスの構造では、スクランブルを分配の境界として使用する場合に、データを複数の粒度、例えば１ビット及び１０ビットで分配してもよい。インターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配モジュールを含む。機能部分１は、データブロック分配を介して機能部分２に結合され、機能部分２と通信する。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、ＰＣＳレイヤにおける符号化及びレート・マッチング（encode and rate matching）モジュール、トランスコードモジュール、及びスクランブルモジュールを含む。機能部分２は、ＡＭ挿入モジュール、ＦＥＣ符号化モジュール、ＰＭＡ／ＰＭＤモジュールを含む。機能部分２は機能ユニットのｍ個のフローを含み、機能ユニットのｍ個のフローのそれぞれは、アライメントマーカー挿入モジュール、ＦＥＣモジュール、及びＰＭＡ／ＰＭＤモジュールを含む。

図６Ｄに示されるように、通信システムは、送信側装置及び受信側装置を含む。送信側装置は図６Ｃに示されるインターフェイスを含み、受信側装置は、図６Ｃに示されるインターフェイスに対応するインターフェイスを含む。受信側装置のインターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配モジュールを含む。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、ＰＣＳレイヤにおける復号化及びレート・マッチング（decode and rate matching）モジュール、逆トランスコードモジュール、及びデスクランブル（Descramble）モジュールを含む。機能部分２は複数の機能ユニットを含み、各機能ユニットは、アライメントマーカー削除（AM Removal）モジュール、ＦＥＣ復号化モジュール、アライメントロック（alignment
lock）モジュール、ＰＭＡ／ＰＭＤモジュールを含む。機能部分１は、データブロック分配モジュールを介して機能部分２に結合され、機能部分２と通信する。図６Ｄの受信側装置の機能モジュール、すなわち、ＭＡＣモジュール、ＲＳモジュール、復号化及びレート・マッチングモジュール、逆トランスコードモジュール、データブロック分配モジュール、デスクランブルモジュール、アライメントマーカー削除（AM Removal）モジュール、ＦＥＣ復号化モジュール、アライメントロックモジュール、ＰＭＡモジュール、及びＰＭＤモジュールの機能は、図４Ｃの対応するモジュールの機能と同様である。詳細について、ここでは再び説明しない。送信側装置では、ＭＡＣモジュールが受信パケットを処理してデータフレームを取得し、そのデータフレームをＲＳモジュールに転送する。ＲＳモジュールは、受信したデータフレームを対応するビット幅のデータに変換し、変換したデータを符号化及びレート・マッチングモジュールに送る。符号化及びレート・マッチングモジュールは、データを処理して６４Ｂ／６６Ｂブロック（block）を生成する。トランスコードモジュールは、符号化及びレート・マッチングモジュールによって処理したデータブロックを受信し、データブロックをトランスコードする。トランスコードモジュールによってトランスコードされるデータの具体的なフォーマットには、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂが含まれる。特定のトランスコード方式は、本願では限定されない。トランスコードモジュールによってトランスコードしたデータフローは、スクランブルモジュールによってスクランブルされ、次にデータブロック分配モジュールに送られる。データブロック分配モジュールは、受信したデータフローを、送信側装置の機能部分２内の機能ユニットのｍ個のフローに分配し、ここで、ｍは１以上の整数である。機能ユニットのｍ個のフローのそれぞれのアライメントマーカー挿入（AM Insertion）モジュールが、受信したデータフローにアラインメントマーカー（ＡＭ）を追加し、次にデータフローをＦＥＣ符号化モジュールに送る。ＦＥＣ符号化モジュールは、受信したデータフローに対してＦＥＣ符号化処理を行い、次に処理したデータフローをＰＭＡモジュールに送る。データフローは、ＰＭＡモジュール及びＰＭＤモジュールを介して送信媒体に送られる。送信側装置のアライメントマーカー挿入モジュールによってデータフローに対して行われる処理は、ＡＭ挿入と呼ばれるアライメントマーカーの挿入である。データブロック分配モジュールが、受信したデータフローを送信側装置の機能部分２内の機能ユニットのｍ個のフローに分配することは、データブロック分配モジュールが、特定の粒度（例えば、１ビット、２ビット、８ビット、又は１０ビット）でスクランブルしたデータフローに対してラウンドロビン分配を行って、受信したデータフローを送信側装置の機能部分２内の機能ユニットのｍ個のフローに分配することを特に含む。

受信側装置において、受信側装置は、送信媒体を介して、図６Ｃに示されるインターフェイスを含む送信側装置によって送信されたデータフローを受信する。送信側装置から送信されたｍ個のデータフローは、受信側装置の機能部分２における機能ユニットのｍ個のフローにそれぞれ入る。受信側装置の機能ユニットのｍ個のフローのそれぞれについて、ＰＭＤモジュールは、送信媒体の送信フォーマットに準拠した受信データを受信側装置のフォーマットに準拠したデータに変換し、そのデータをＰＭＡモジュールに送る。ＰＭＡモジュールは、受信したデータに対してパラレル－シリアル変換を行い、変換したデータをアライメントロック（alignment lock）モジュールに送る。整列されたデータはＦＥＣ復号化モジュールに入る。ＦＥＣ復号化モジュールは、データに対してＦＥＣ復号化を行い、アライメントマーカーを削除し、次にデータはデータブロック分配モジュールに送られる。データブロック分配モジュールは、受信したｍ個のデータフローを、受信側装置のインターフェイスの機能部分１のデスクランブルモジュールに送る。デスクランブルモジュールは、受信したデータに対してデスクランブル（descramble）処理を行い、次にそのデータをトランスコードモジュールに送る。トランスコードモジュールは、受信したデータに対して逆トランスコード処理を行い、例えば、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、及び５１２Ｂ／５１４Ｂ等のフォーマットのデータを６４Ｂ／６６Ｂコードブロック（block）にトランスコードする。逆トランスコードモジュールは、生成した６４Ｂ／６６Ｂコードブロックを復号化及びレート・マッチングモジュールに送る。復号化及びレート・マッチングモジュールは、６４Ｂ／６６Ｂブロックを処理して、対応するビット幅のデータを取得し、対応するビット幅のデータをＲＳモジュールに送る。ＲＳモジュールは、対応するビット幅のデータを処理してデータフレームを取得し、そのデータフレームを処理のためにＭＡＣモジュールに送る。ＭＡＣモジュールは、データフレームを処理して、送信側装置によって送信されたパケットを取得する。受信側装置のアライメントマーカー削除（AM Removal）モジュールが受信したデータフローからアライメントマーカーを削除する処理は、ＡＭ削除とも呼ばれ、受信側装置のＲＳモジュールが対応するビット幅のデータに対して行う処理は、調整（reconciliation：調停）と呼ばれ、受信側装置のＦＥＣ復号化モジュールがデータフローに対してＦＥＣ復号化を処理することは、ＦＥＣ復号化と呼ばれる。

いくつかの実施形態では、送信機側装置は、図６Ａ又は図６Ｃに示されるインターフェイスを含み、受信側装置はＩＥＥＥ８０２．３標準インターフェイスを含む。送信側装置によって処理したｍ個のデータフローは、媒体を介して受信側装置に入る。受信側装置のインターフェイスのＰＭＡは、受信したｍ個のデータフローをデータに変換する。データは、ＰＭＡモジュールがデータに対してシリアル－パラレル／パラレル－シリアル変換を行った後に、アライメントマーカー削除モジュールに送られる。整列されたデータは、ＦＥＣ復号化モジュールに入る。ＦＥＣ復号化モジュールは、受信したデータに対してＦＥＣ復号化を行い、そのデータをデスクランブルモジュールに送る。デスクランブルモジュールは、受信したデータをデスクランブルし、そのデータをトランスコードモジュールに送る。トランスコードモジュールは、受信したデータをトランスコードする。トランスコードモジュールによってトランスコードされるデータの具体的なフォーマットには、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂ方式が含まれる。特定のトランスコード方式は、本願では限定されない。逆トランスコードにより得られたブロックは、データブロック分配モジュール、復号化及びレート・マッチングモジュール、及びＲＳモジュールによって順次処理され、次にＭＡＣモジュールに到達する。いくつかの実施形態では、ＲＳモジュールは、ＭＩＩを介して復号及びレート・マッチングモジュールに接続される。

図７Ｂに示されるように、通信システムは、送信側装置及び受信側装置を含む。送信側装置は図７Ａに示されるインターフェイスを含み、受信側装置は、図７Ａのインターフェイスに対応するインターフェイスを含む。送信側装置では、ＭＡＣモジュールが、受信したパケットフローを処理してデータフレームを取得し、そのデータフレームをＲＳモジュールに転送する。ＲＳモジュールは、受信したデータフレームを対応するビット幅のデータに変換し、変換したデータを符号化及びレート・マッチングモジュールに送る。符号化及びレート・マッチングモジュールは、データを処理してデータブロック、例えば６４Ｂ／６６Ｂブロック（block）を生成し、そのデータブロックをデータブロック分配モジュールに送る。データブロック分配モジュールは、符号化及びレート・マッチングモジュールによって処理したデータブロックを受信し、データブロックを送信側装置の機能部分２における第１レベルの機能ユニットのｍ個のフローに分配し、ここで、ｍは１以上の正の整数である。データブロック分配モジュールがデータブロックを機能部分２における第１レベルの機能ユニットのｍ個のフローと第１レベルの機能ユニットの各フローの各モジュールの機能に分配する方法は、前述の実施形態における方法と同様である。詳細について、ここでは再び説明しない。送信側装置によって処理したｍ個のデータフローは、媒体を介して受信側装置に入る。受信側装置のインターフェイスの第２レベルの機能ユニット、第１レベルの機能ユニット、データブロック分配モジュール、復号化及びレート・マッチングモジュール、ＲＳモジュール、及びＭＡＣモジュールは、受信したｍ個のデータフローを順次処理して、イーサネットフレームを取得する。具体的には、送信側装置によって処理したｍ個のフローのデータは、媒体を介して、第２レベルの機能ユニット内の送信側装置のインターフェイスに対応する第２レベルの機能ユニットのｍ個のフローに到達する。機能ユニットの各フロー内のＰＭＤモジュール及びＰＣＳ／ＦＥＣ／ＰＭＡモジュールは、受信したデータをデータに変換する。データは、第１レベルの機能ユニット内の対応する第１レベルの機能ユニットの各フローに入る。第１レベルの機能ユニットの各フロー内のＰＭＡモジュールは、受信データに対してシリアル－パラレル／パラレル－シリアル変換を行い、変換したデータをＦＥＣ復号化モジュールに送る。ＦＥＣ復号化モジュールは、受信したデータに対してＦＥＣ復号化を行う。ＦＥＣ復号化により得られたデータは、アライメントマーカー削除（AM removal）モジュール、デスクランブルモジュール、及びトランスコードモジュールにより順次処理され、次にデータブロック分配モジュールに到達する。アライメントマーカー削除モジュールは、データからアライメントマーカーを削除する。デスクランブルモジュールは、アラインメントマーカーを削除したデータのスクランブルを解除（デスクランブル）する。デスクランブルしたデータは、逆トランスコードモジュールに到達する。逆トランスコードモジュールは、受信したデータに対して逆トランスコード処理を行う。トランスコードモジュールによってトランスコードされるデータの具体的なフォーマットには、２５６Ｂ／２５７Ｂ、５１２Ｂ／５１３Ｂ、２５６Ｂ／２５８Ｂ、又は５１２Ｂ／５１４Ｂが含まれる。特定のトランスコード方式は、本願では限定されない。トランスコードしたブロックは、データブロック分配モジュール、復号化及びレート・マッチングモジュール、及びＲＳモジュールによって順次処理され、次にＭＡＣモジュールに到達する。いくつかの実施形態では、ＲＳモジュールは、ＭＩＩを介して復号化及びレート・マッチングモジュールに接続される。

オプションで、ｏＤＳＰは、ｏＤＳＰによって処理したデータを符号化するために、新しいＦＥＣ符号化機能（ＦＥＣエンコードｘ）をさらに含むことができる。第１レベルの機能ユニットでのＦＥＣ符号化は、ＲＳＦＥＣ符号化である。二次ＦＥＣ符号化は、ｏＤＳＰによる処理後に行われる。二次ＦＥＣ符号化は、ＢＣＨＦＥＣ又はＲＳＦＥＣ符号化であってもよい。

図８は、可能な８００ＧＥインターフェイスの構造の概略図である。インターフェイスは、機能部分１、機能部分２、及び機能部分１と機能部分２との間に位置するデータブロック分配ジュールを含む。機能部分１は、ＭＡＣモジュール、ＲＳモジュール、及び符号化及びレート・マッチングモジュールを含む。機能部分２は、トランスコードモジュール、スクランブルモジュール、アライメントロックモジュール、ＦＥＣ符号化モジュール、ＰＭＡモジュール、及びＰＭＤモジュールを含む。ＦＥＣ符号化モジュールは、データフローに対してＦＥＣ符号化を実施するように構成される。６４Ｂ／６６Ｂに基づいて符号化した６６ビットのデータブロックが出力される。これらのデータブロックは、データブロック分配を介して元の順序で機能部分２に入り、機能部分２の処理ステップが１つずつ行われる。機能部分２は、機能ユニットの１つ又は複数のグループを含む。機能ユニットの各グループは、トランスコードモジュール、スクランブルモジュール、ＡＭ挿入モジュール、８００ＧＦＥＣモジュール、ＰＭＡモジュール、及びＰＭＤモジュールを含む。本明細書のトランスコードは、ＩＥＥＥ８０２．３－２０１８と同じ６４Ｂ／６６Ｂ～２５６Ｂ／２５７Ｂのトランスコードであってもよい。ＡＭ挿入は、２００ＧＥ／４００ＧＥインターフェイスと同様のＡＭ挿入方式であってもよい。ＦＥＣ符号化は、複数のコードブロックの符号化及びインターリービングを行うリードソロモンＲＳ－ＦＥＣであってもよい。符号化後に、ＦＥＣシンボル（１０ビットシンボル）に基づいてデータをインターリーブして複数のＰＣＳレーンに分配し、次にＰＭＡレイヤでＢｉｔ－ｍｕｘ（ビット多重化）を介して複数タイプのＰＭＤへの適応を実現する。

図８に示されるインターフェイスのアーキテクチャに基づいて、図９に示されるように、１．６Ｔｂ／秒イーサネットＭＡＣは、機能部分２の２つのグループに機能ユニットを実装することによってサポートすることができる。ＭＡＣモジュール、ＲＳモジュール、符号化及びレート・マッチングモジュールは、機能部分１に位置しており、機能に関して実施形態１と同様であるが、レートが２倍になっている。データブロック分配（data block distribution）モジュールは、符号化した６６ビットのデータブロックを、ラウンドロビンモードで機能部分２内の機能ユニットの２つのグループに分配する。従って、機能ユニットの各グループの実行レート及び実行方式は、実施形態１のものと同じである。ＰＭＡレイヤは、機能ユニット全体で単純なビットレベル操作を行うことができ、すなわち、複数のタイプのＰＭＤをサポートするために、データの２つの部分に対してＢｉｔ－ｍｕｘを行うことができる。

いくつかの実施形態では、イーサネットインターフェイスは、論理レイヤアーキテクチャから機能部分の２つのレイヤ：特定のインターフェイスの総データレートに基づいて処理を行う機能部分１と、特定のインターフェイス速度のサブセット（総データレートの部分）に基づいて処理を行う機能部分２とに分割される。機能部分２は、少なくとも１つの機能ユニットを含む。いくつかの実施形態では、機能部分２は、２つ以上の機能ユニットを含む。

いくつかの実施形態では、機能部分１は、特定の総データレートに基づいてデータ処理を完了し、現在のイーサネット標準におけるＭＡＣサブレイヤ及びＲＳサブレイヤ、並びにＰＣＳサブレイヤに従属する６４／６６Ｂ符号化／復号化サブレイヤを含む。機能部分１は、異なる実施形態に基づいて、特定の総データレートのトランスコードサブレイヤ、スクランブル／デスクランブルサブレイヤ、又は完全なＰＣＳ／ＦＥＣ／ＰＭＡサブレイヤをさらに含むことができる。

いくつかの実施形態では、機能部分２の各機能ユニットは、機能部分１からのデータブロックに対して、更なるデータ送信に必要なＰＣＳ／ＦＥＣ／ＰＭＡレイヤ処理を行う。しかしながら、機能部分１の特定のインターフェイス速度のパノラマ情報は、処理のために既知である必要はない。簡潔に言えば、各機能ユニットは、機能ユニットより受信したデータに関する情報のみを考慮し、再インターリーブ及び再結合を行ってデータブロックを形成し、さらにデータブロックに基づいてＰＣＳ／ＦＥＣ／ＰＭＡレイヤ処理を行うと理解される。機能部分１の総データレートのデータを感知することのみで反映できるコンテンツ情報は、複合処理で処理する必要がなく、処理は、機能部分１のイーサネットデータフレームの特定の情報（Idle及びPreamble/SFD）をリカバー又は感知する必要なしに実施される。さらに、ビットレベルデータの再結合又はインターリーブ及び分配のみが、オプションでＰＭＡレイヤにおける異なる機能ユニットの間で実行され、マルチビット組合せを通じて得られた情報のセンシングに基づく相互作用は、複数の機能ユニットの間で行う必要はない。

いくつかの実施形態では、機能部分２の各機能ユニットは独立して動作し、特定のインターフェイス速度の機能部分１の一部又は全ての機能をもはや回復させる必要がない。例えば、機能部分２は、機能部分１でＩｄｌｅの挿入又は削除の統一調整をもはや行わず、又は機能部分１でＡＭ識別をもはや行わず、又は再整列後に対応するデータをもはや回復しなくする。

実施形態５：ブレイクアウトシナリオ

ブレイクアウトのシナリオでは、大容量ポートが、複数の低速ポート又はインターフェイスをサポートするために、物理チャネルを介して分離される。例えば、スイッチでのブレイクアウトをサポートする４００ＧｂＥポートは、ブレイクアウトケーブル、ファンアウトケーブル（fanout cables）、又はモジュールを介して４つの１００ＧｂＥポート又は８つの５０ＧｂＥポートをサポートすることができる。本願では、機能部分２が当然マルチフロー平行処理（parallelism）をサポートするため、ブレイクアウトシナリオをサポートするという本質的な利点がある。例えば、機能部分１に１．６ＴｂＥＭＡＣが既にあり、機能部分２に機能ユニットの８つのフローがあり、各フローが２００Ｇｂ／秒のデータ処理能力をサポートしている場合に、図１２Ａに示されるように、２＊８００ＧｂＥのブレイクアウトを、マイナーチェンジを経てアーキテクチャに実装できる。この場合に、機能部分１は、２つの８００ＧｂＥ機能ユニットに分割される１．６ＴｂＥ機能ユニットを含む。各ユニットは標準の８００ＧｂＥＭＡＣである。機能部分２の８つの機能ユニットは変わらないままである。最終的なデータ集計（aggregation）モードのみが変更される。１つの出力フローが２つの出力フローに変更される。各フローは、標準の８００ＧｂＥ物理ポートである。

図１２Ｂを参照されたい。いくつかの実施形態では、通信システムは、受信側装置及び複数の送信側装置を含む。送信側装置のインターフェイスは、ＩＥＥＥ８０２．３標準のイーサネットインターフェイスである。受信側装置は、図４Ａに示されるインターフェイスに対応するインターフェイスを含むが、ＰＭＡモジュールとＦＥＣモジュールとの間にアライメントロック（alignment lock）モジュールをさらに含む。図４Ａのスクランブルモジュールはデスクランブルモジュールに置き換えられ、図４Ａのアラインメントマーカー挿入（AM Insertion）モジュールは、アライメントマーカー削除（AM Removal）モジュールに置き換えられる。送信側装置のインターフェイスは、ＩＥＥＥ８０２．３イーサネットインターフェイスの処理方式で送信すべきデータを処理し、次に処理したデータを媒体を介して受信側装置に送信する。受信側装置のインターフェイスは、送信側装置からのデータを受信する。ブレイクアウトのシナリオでは、受信側装置のインターフェイスは、データを、複数の送信側装置のインターフェイスから、受信側装置のインターフェイス内にあり且つ送信側装置のインターフェイスの速度に対応する１つ又は複数の機能ユニットにそれぞれ対応して分配する。例えば、２００Ｇｂｐｓのレートを有する４つのＩＥＥＥ８０２．３標準イーサネットインターフェイスが、図４Ａに示されるインターフェイスにデータを送る。図４Ａに示されるインターフェイスは、２００Ｇｂｐｓの速度で４つのデータフローを受信し、インターフェイスの機能部分２において、２００Ｇｂｐｓの速度の４つのデータフローを２００Ｇｂｐｓの速度の４つの機能ユニットにそれぞれマッピングし、機能部分２における処理を行い、次に機能部分１における処理を行い、４つの送信側装置によって送信されたデータを取得する。

図１４は、本願の例示的な実施形態による機器４０００の構造の概略図である。図１４に示される機器４０００は、図３～図１２のいずれか１つに示されるインターフェイスの機能に関連する動作を実行するように構成される。機器４０００は、例えば、スイッチ、ルータ、コントローラであり、或いはサーバ、記憶装置、又はネットワーク装置等であってもよい。機器４０００は、バスアーキテクチャを使用して実装され得る。

プロセッサ４００１は、例えば、本願のソリューションを実現するように構成された汎用の中央処理装置（central
processing unit, CPU）、デジタル信号プロセッサ（digital signal
processor, DSP）、ネットワークプロセッサ（network processor, NP）、グラフィック処理装置（Graphics Processing Unit, GPU）、ニューラルネットワーク処理装置（neural network processing unit, NPU）、データ処理装置（Data Processing Unit, DPU）、マイクロプロセッサ、又は１つ又は複数の集積回路である。例えば、プロセッサ４００１は、特定用途向け集積回路（application-specific integrated circuit, ASIC）、プログラマブル論理装置（programmable logic device, PLD）又は別のプログラマブル論理装置、トランジスタ論理装置、ハードウェアコンポーネント、又はそれらの任意の組合せを含む。ＰＬＤは、例えば、コンプレックス・プログラマブル論理装置（complex programmable logic device, CPLD）、フィールドプログラマブル論理ゲートアレイ（field programmable gate array, FPGA）、汎用アレイロジック（generic array logic, GAL）、又はそれらの任意の組合せである。プロセッサ４００１は、本発明の実施形態で開示した内容を参照して説明した様々な論理ブロックモジュール、及び回路を実装又は実行することができる。あるいはまた、プロセッサは、コンピューティング機能を実施するプロセッサの組合せ、例えば、１つ又は複数のマイクロプロセッサの組合せ、又はＤＳＰとマイクロプロセッサの組合せであってもよい。

特定の実施態様では、一実施形態では、機器４０００は、出力装置及び入力装置をさらに含むことができる。出力装置は、プロセッサ４００１と通信し、複数の方法で情報を表示することができる。例えば、出力装置は、液晶ディスプレイ（liquid crystal display, LCD）、発光ダイオード（light
emitting diode, LED）表示装置、陰極線管（cathode ray tube, CRT）表示装置、又はプロジェクタ（projector）等であってもよい。入力装置は、プロセッサ４００１と通信し、複数の方法でユーザから入力を受け取ることができる。例えば、入力装置は、マウス、キーボード、タッチスクリーン装置、又はセンサ装置であってもよい。

前述の実施形態の全て又は一部は、ソフトウェア、ハードウェア、ファームウェア、又はそれらの任意の組合せによって実装することができる。ソフトウェアを使用して実施形態を実施する場合に、実施形態の全部又は一部は、コンピュータプログラム製品の形態で実施され得る。コンピュータプログラム製品は、１つ又は複数のコンピュータ命令を含む。コンピュータプログラム命令がコンピュータにロードされて実行されると、本願の手順又は機能の全て又は一部が生成される。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータネットワーク、又は別のプログラム可能な機器であってもよい。コンピュータ命令は、コンピュータ可読記憶媒体に記憶してもよく、コンピュータ可読記憶媒体から別のコンピュータ可読記憶媒体に送信してもよい。例えば、コンピュータ命令は、ウェブサイト、コンピュータ、サーバ、又はデータセンタから別のウェブサイト、コンピュータ、サーバ、又はデータセンタに有線（例えば、同軸ケーブル、光ファイバ、又はデジタル加入者回線）又は無線（赤外線、電波、マイクロ波等）方式で送信してもよい。コンピュータ可読記憶媒体は、コンピュータによってアクセス可能な任意の使用可能な媒体、或いは１つ又は複数の使用可能な媒体を統合するサーバ又はデータセンタ等のデータ記憶装置であり得る。使用可能な媒体は、磁気媒体（例えば、フロッピーディスク、ハードディスク、又は磁気テープ）、光媒体（例えば、ＤＶＤ）、又は半導体媒体（例えば、ソリッドステートドライブ（ＳＳＤ）であり得る。

Claims

機能部分１及び機能部分２を含むインターフェイスであって、
前記機能部分１は、媒体アクセス制御（ＭＡＣ）レートに依存する処理を実施するように構成され、
前記機能部分２は、前記ＭＡＣレートとは独立した処理を実施するように構成される、
インターフェイス。
前記インターフェイスはイーサネットインターフェイスである、請求項１に記載のインターフェイス。
前記機能部分１は、ＭＡＣモジュール、調整サブレイヤ（ＲＳ）モジュール、及び物理コーディングサブレイヤ（ＰＣＳ）における符号化及びレート・マッチングモジュールを含む、請求項１又は２に記載のインターフェイス。
前記機能部分２は１つ又は複数の機能ユニットを含み、該１つ又は複数の機能ユニットは第１の機能ユニットを含み、該第１の機能ユニットは、トランスコードモジュール、スクランブルモジュール、アラインメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、物理媒体接続サブレイヤ（ＰＭＡ）モジュール、及び物理媒体依存（ＰＭＤ）モジュールを含む、請求項３に記載のインターフェイス。
前記機能部分２は、１つのＰＭＡ／ＰＭＤモジュール及び１つ又は複数の機能ユニットを含み、該１つ又は複数の機能ユニットは第２の機能ユニットを含み、該第２の機能ユニットは、トランスコードモジュール、スクランブルモジュール、アライメントマーカー挿入モジュール、及び前方誤り訂正（ＦＥＣ）モジュールを含み、前記第２の機能ユニットはＰＭＡ／ＰＭＤモジュールに結合される、請求項３に記載のインターフェイス。
前記機能部分２は、連結された第１レベルの機能ユニットと第２レベルの機能ユニットとを含み、前記第１レベルの機能ユニットは、１つ又は複数の第１レベルの機能サブユニットを含み、前記第１レベルの機能ユニット内の少なくとも１つの第１レベルのサブユニットが、トランスコードモジュール、スクランブルモジュール、アラインメントマーカー挿入モジュール、前方誤り訂正モジュール（ＦＥＣ）モジュール、及びＰＭＡモジュールを含み、前記第２レベルの機能ユニットは１つ又は複数の第２レベルのサブユニットを含み、前記第２レベルの機能ユニット内の少なくとも１つの第２レベルのサブユニットが、ＰＣＳ／ＦＥＣ／ＰＭＡモジュール及びＰＭＤモジュールを含む、請求項３に記載のインターフェイス。
複数の機能部分２のＦＥＣモジュールが出力するデータは、ＰＭＡレイヤでインターリーブされる、請求項４乃至６のいずれか一項に記載のインターフェイス。
前記第１レベルの機能ユニット内の前記少なくとも１つの第１レベルのサブユニットに含まれる前記ＦＥＣモジュールは、リードソロモン（ＲＳ）（５４４，５１４）ＦＥＣ符号化を行うように構成され、前記第２レベルの機能ユニット内の前記少なくとも１つの第２レベルのサブユニットに含まれる前記ＦＥＣモジュールは、ＢＣＨＦＥＣ、リードソロモン前方誤り訂正（ＲＳＦＥＣ）、極性ＦＥＣ、低密度パリティチェック前方誤り訂正（ＬＤＰＣＦＥＣ）、連結前方誤り訂正（ＣＦＥＣ）、オープン前方誤り訂正（ＯＦＥＣ）、又はターボプロダクトコード前方誤り訂正ＴＰＣＦＥＣを行うように構成される、請求項６又は７に記載のインターフェイス。
当該インターフェイスには、光デジタル信号プロセッサ（ｏＤＳＰ）が含まれる、請求項３乃至８のいずれか一項に記載のインターフェイス。
前記ＦＥＣモジュールは連結ＦＥＣモジュールであり、前記第２レベルの機能ユニットは、前記第２レベルの機能ユニットに入るデータに対して連結コード符号化を行うように構成されたＦＥＣ符号化モジュールをさらに含む、請求項３乃至９のいずれか一項に記載のインターフェイス。
前記機能部分１は、ＭＡＣモジュール、調整サブレイヤ（ＲＳ）モジュール、物理コーディングサブレイヤ（ＰＣＳ）における符号化及びレート・マッチングモジュール、及びトランスコードモジュールを含む、請求項１又は２に記載のインターフェイス。
前記機能部分２は１つ又は複数の機能ユニットを含み、該１つ又は複数の機能ユニットは第３の機能ユニットを含み、該第３の機能ユニットは、スクランブルモジュール、アライメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、及び物理媒体接続サブレイヤ（ＰＭＡ）／物理媒体依存（ＰＭＤ）モジュールを含む、請求項１１に記載のインターフェイス。
前記機能部分２は１つ又は複数の機能ユニットを含み、該１つ又は複数の機能ユニットは第４の機能ユニットを含み、該第４の機能ユニットは、スクランブルモジュール、アライメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、及び物理媒体接続サブレイヤ（ＰＭＡ）モジュール／物理媒体依存（ＰＭＤ）モジュールを含む、請求項１１に記載のインターフェイス。
前記機能部分１は、ＭＡＣモジュール、調整サブレイヤ（ＲＳ）モジュール、物理コーディングサブレイヤ（ＰＣＳ）における符号化及びレート・マッチングモジュール、トランスコードモジュール、及びスクランブルモジュールを含む、請求項１又は２に記載のインターフェイス。
前記機能部分２は１つ又は複数の機能ユニットを含み、該１つ又は複数の機能ユニットは第５の機能ユニットを含み、該第５の機能ユニットは、アライメントマーカー挿入モジュール、前方誤り訂正（ＦＥＣ）モジュール、及び物理媒体接続サブレイヤ（ＰＭＡ）／物理媒体依存（ＰＭＤ）モジュールを含む、請求項１４に記載のインターフェイス。
前記インターフェイスは、８００Ｇｂ／秒又は１．６Ｔｂ／秒のレートを有するイーサネットインターフェイスである、請求項１乃至１５のいずれか一項に記載のインターフェイス。
前記トランスコードモジュールは、ＩＥＥＥ８０２．３－２０１８準拠の６４Ｂ／６６Ｂ～２５６Ｂ／２５７Ｂのトランスコーダである、請求項１乃至１６のいずれか一項に記載のインターフェイス。
前記機能部分２に含まれる機能ユニットの数が、１、２、３、４、５、８、又は１６である、請求項１乃至１７のいずれか一項に記載のインターフェイス。
前記機能部分２は、データブロック分配モジュールを介して前記機能部分１に結合される、請求項１乃至１８のいずれか一項に記載のインターフェイス。
前記機能部分１はメディア独立インターフェイスを含む、請求項１乃至１９のいずれか一項に記載のインターフェイス。
請求項１乃至２０のいずれか一項に記載のインターフェイスを含む電子装置。
送信側装置と受信側装置とを含む通信システムであって、前記送信側装置及び／又は前記受信側装置は、請求項２１に記載の電子装置である、通信システム。