WO2014091959A1 - 半導体装置およびその製造方法 - Google Patents

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上田　直樹
明博 織田
錦　博彦
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    • G09G3/3266—Details of drivers for scan electrodes

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device, an organic EL display device, or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • An active matrix substrate including TFTs as switching elements is called a TFT substrate.
  • a TFT having an amorphous silicon film as an active layer hereinafter referred to as “amorphous silicon TFT”) or a TFT having a polycrystalline silicon film as an active layer (hereinafter referred to as “polycrystalline silicon TFT”).
  • a TFT substrate a TFT is provided as a switching element for each pixel in a display region having a plurality of pixels.
  • the drain electrode of the TFT is connected to the pixel electrode.
  • the source electrode is connected to the source bus line or formed integrally with the source bus line.
  • a TFT may be provided as a circuit element constituting the drive circuit.
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • Patent Document 1 discloses an amorphous silicon TFT having a structure (bottom gate structure) in which a gate electrode is disposed on the substrate side of an active layer.
  • Patent Documents 2 to 4 disclose oxide semiconductor TFTs having a bottom gate structure. In these TFTs, part of the source and drain electrodes are provided on the active layer. An insulating layer (passivation film) is provided above the source and drain electrodes so as to cover the TFT. The passivation film can prevent impurities and moisture from entering the active layer.
  • the source and drain electrodes of a TFT are formed by patterning the same conductive film.
  • wirings such as source bus lines, terminals, and the like can be formed from the same conductive film as the source and drain electrodes of the TFT (see Patent Document 3).
  • a layer including an electrode / wiring formed using the same conductive film as the source electrode and the source bus line is referred to as a “source metal layer”.
  • a source bus line may be formed above the source electrode and drain electrode of the TFT via an insulating film (see Patent Document 4).
  • the source bus line and the source electrode are connected in a contact hole formed in the interlayer insulating layer.
  • Patent Document 5 discloses that in a circuit having a transistor, another wiring layer (global wiring layer) is provided above the wiring layer (local wiring layer) including the source and drain electrodes via an interlayer insulating layer. is doing.
  • the wiring in the local wiring layer and the wiring in the global wiring layer are connected by a contact hole formed in the interlayer insulating layer.
  • the manufacturing process is more than the configuration of Patent Document 3 described above. Becomes complicated.
  • the source and drain electrodes of the TFT and the wiring and terminals such as the source bus line are formed in the same layer (source metal layer).
  • a relatively thick film containing a low-resistance conductive material is used as a conductive film for forming these electrodes and wiring. Used. This is because the resistance of the wiring is kept low to ensure high-speed circuit operation.
  • the step formed at the end portions of these electrodes can reduce the coverage of the passivation film formed thereon. It turns out that there is sex.
  • the coverage of the passivation film is reduced and voids (spaces or fine holes) are generated inside the passivation film on the above steps, impurities or moisture may enter the semiconductor layer from here. This may be a factor that degrades the characteristics of the TFT.
  • an oxide semiconductor layer is more likely to vary in electrical characteristics due to moisture and impurities. For example, when moisture, hydrogen, or the like enters the oxide semiconductor layer, a reduction reaction may occur in the oxide semiconductor and oxygen vacancies may be generated in the oxide semiconductor layer. When carrier electrons are generated due to oxygen vacancies, the electrical resistance of the oxide semiconductor layer is lowered, and desired TFT characteristics may not be obtained in some cases.
  • an object of an embodiment of the present invention is to suppress deterioration in characteristics of a thin film transistor due to a decrease in the coverage of a passivation film while suppressing an increase in resistance of a wiring in a source metal layer in a semiconductor device including the thin film transistor.
  • a semiconductor device includes a substrate and a plurality of thin film transistors supported by the substrate, wherein each of the plurality of thin film transistors includes a gate electrode and a gate insulating layer formed on the gate electrode
  • a plurality of thin film transistors having a semiconductor layer formed on the gate insulating layer, a source electrode and a drain electrode provided on the semiconductor layer and electrically connected to the semiconductor layer,
  • a thin film transistor and an insulating protective layer covering the source metal layer, and the source metal layer includes: And a global layer has a first layer structure including the lower layer and the upper layer, and the source electrode and the upper layer stacked on a part of the lower layer, At least a portion of the drain electrode located on the semiconductor layer has a second layer structure including the lower layer and not including the upper layer.
  • the surface of the upper layer in the first layer structure is in contact with the insulating protective layer, and the surface of the lower layer in the second layer structure is in contact with the insulating protective layer.
  • the lower layer includes a first layer
  • the upper layer includes a second layer formed on the first layer using a material different from that of the first layer
  • the source metal layer further includes a global wiring-transistor connection wiring that electrically connects the global wiring and each of the plurality of thin film transistors, and the global wiring-transistor connection wiring is the first wiring. It has a two-layer structure.
  • the source metal layer further includes an inter-transistor connection wiring that electrically connects at least two of the plurality of thin film transistors, and the inter-transistor connection wiring has the second layer structure. Yes.
  • the lower layer is thinner than the upper layer.
  • the source electrode and the drain electrode that overlaps the gate electrode has the second layer structure.
  • the distance between the global wiring and the semiconductor layer is 10 ⁇ m or more when viewed from the normal direction of the substrate.
  • the surface of the channel region of the plurality of thin film transistors is in contact with the insulating protective layer.
  • an etch stop layer is provided between the semiconductor layer of the plurality of thin film transistors and the source and drain electrodes.
  • the semiconductor device includes a shift register, and the shift register includes at least some of the plurality of thin film transistors.
  • the semiconductor device includes a display region having a plurality of pixels, and each of the plurality of pixels includes at least one thin film transistor among the plurality of thin film transistors.
  • the semiconductor layer is an oxide semiconductor layer.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based oxide.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device including a plurality of thin film transistors and a global wiring that supplies a common signal to the plurality of thin film transistors.
  • step (c) Forming a plurality of semiconductor layers (c), forming a first conductive film on the semiconductor layer and the gate insulating layer, and then forming a second conductive film on the first conductive film Performing step (d), patterning the first conductive film and the second conductive film, and connecting the source and drain electrodes of the plurality of thin film transistors and the global wiring Forming a source metal layer, wherein the source metal layer is formed of a lower layer formed of the first conductive film and a second conductive film, and is stacked on a part of the lower layer. And a step (e) of forming an insulating protective layer on the source metal layer, wherein the global wiring includes a lower layer and an upper layer. A portion of the source electrode and the drain electrode located on the semiconductor layer has a second layer structure including the lower layer and not including the upper layer. ing.
  • the step (e) is performed after the step (e1) of patterning the second conductive film to form the upper layer and the step (e1). And (e2) forming a lower layer by patterning.
  • the semiconductor device includes a global wiring region and a local wiring region, and the step (e) performs patterning of the second conductive film using a mask that covers the global wiring region, The first conductive film and the second conductive film are patterned after the step (e1 ′) of removing the portion of the second conductive film located in the local wiring region and the step (e1 ′). Forming the lower layer from the first conductive film and forming the upper layer from the second conductive film (e2 ′).
  • the step (e2 ′) includes a step of patterning the first conductive film and the second conductive film by a photolithography process using a multi-tone mask.
  • the semiconductor layer is an oxide semiconductor layer.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based oxide.
  • a display device includes any one of the semiconductor devices described above and a display medium layer.
  • the covering performance of an insulating protective layer (passivation film) covering the thin film transistors is suppressed while suppressing a decrease in circuit performance due to an increase in wiring resistance. Degradation of thin film transistor characteristics due to the decrease can be suppressed.
  • (A) And (b) is sectional drawing and the top view which show 100 A of semiconductor devices of 1st Embodiment by this invention, respectively.
  • (A) to (d) are plan views illustrating the arrangement of the global wiring region G and the local wiring region L in the semiconductor device 100A of this embodiment, respectively.
  • (A)-(g) is sectional drawing for demonstrating an example of the manufacturing method of 100 A of semiconductor devices by embodiment of this invention.
  • (H) to (l) are cross-sectional views for explaining an example of the manufacturing method of the semiconductor device 100A according to the embodiment of the present invention.
  • (A) And (b) is a top view for demonstrating an example of the manufacturing method of 100 A of semiconductor devices by embodiment of this invention, and respond
  • (A)-(g) is sectional drawing for demonstrating the other example of the manufacturing method of 100 A of semiconductor devices by embodiment of this invention.
  • (H) to (k) are cross-sectional views for explaining another example of the manufacturing method of the semiconductor device 100A according to the embodiment of the present invention.
  • (A) And (b) is a top view for demonstrating an example of the manufacturing method of 100 A of semiconductor devices by embodiment of this invention, and respond
  • (A)-(g) is sectional drawing for demonstrating the further another example of the manufacturing method of 100 A of semiconductor devices by embodiment of this invention. It is sectional drawing which shows the semiconductor device 100B of 2nd Embodiment by this invention. It is sectional drawing which shows 100 C of semiconductor devices of 3rd Embodiment by this invention.
  • (A) is a top view which shows semiconductor device 100D of 4th Embodiment by this invention,
  • (b) is a figure explaining the structure of each pixel 101 in semiconductor device 100D.
  • (A) is a block diagram showing the configuration of the shift register 110A in the gate driver circuit of the semiconductor device 100D, and (b) is a diagram illustrating the circuit configuration of each stage of the shift register 110A. It is a figure for demonstrating the layout of 110 A of shift registers. It is sectional drawing which illustrates the display apparatus 1000 of embodiment by this invention.
  • a semiconductor device 100A according to a first embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 100A exemplified here is a TFT substrate having a plurality of TFTs on the substrate.
  • the TFT substrate can be used in a display device such as a liquid crystal display device or an organic EL display device.
  • the semiconductor device 100A of the present embodiment is not limited to a TFT substrate as long as it includes a plurality of TFTs.
  • 1A and 1B are a cross-sectional view and a plan view showing a part of the semiconductor device 100A, respectively.
  • the semiconductor device 100A includes a substrate 1, a plurality of TFTs 10 supported by the substrate 1, a global wiring 9g, a gate metal layer 20 including the gate electrode 3 of the TFT 10, source and drain electrodes 9s and 9d of the TFT 10, and a global wiring.
  • the “global wiring 9 g” refers to a wiring that supplies a common signal to the plurality of TFTs 10.
  • the semiconductor device (TFT substrate) 100A has a display area including a plurality of pixels. Each pixel is provided with a TFT (pixel TFT) as a switching element.
  • the TFT substrate may be provided with part or all of a driver circuit such as a driver (monolithic).
  • the drive circuit is formed in a region (non-display region) other than the display region on the TFT substrate.
  • the TFT 10 illustrated in FIG. 1 may be disposed for each pixel as a pixel TFT.
  • the global wiring 9g may be a source bus line.
  • the TFT 10 may be arranged in a non-display area as a TFT (circuit TFT) constituting a circuit such as a shift register, and the global wiring 9g may be a wiring (for example, a trunk wiring) constituting the circuit. Furthermore, both the pixel TFT and the circuit TFT may be the TFT 10. A more specific configuration of the semiconductor device 100A will be described later.
  • the TFT 10 has a bottom gate structure.
  • the TFT 10 is provided on the gate electrode 3, the gate insulating layer 5 formed on the gate electrode 3, the semiconductor layer 7 formed on the gate insulating layer 5, and the semiconductor layer 7.
  • Source electrode 9s and drain electrode 9d electrically connected to each other.
  • the source electrode 9s and the drain electrode 9d are formed so as to be in contact with portions of the upper surface of the semiconductor layer 7 located on both sides of the channel region 7c.
  • the surface of the channel region 7 c is in contact with the insulating protective layer 12.
  • at least the channel region 7 c of the semiconductor layer 7 is disposed so as to overlap the gate electrode 3 with the gate insulating layer 5 interposed therebetween.
  • the global wiring 9g is electrically connected to the plurality of TFTs 10.
  • the global wiring 9g is formed integrally with the source electrode 9s of the TFT 10.
  • the gate metal layer 20 refers to a layer including electrodes formed by patterning a conductive film forming the gate electrode 3 of the TFT 10, wiring such as gate bus lines, terminals, and the like.
  • the gate metal layer 20 may include a CS bus line and a CS electrode (not shown) in addition to the gate electrode 3 and the gate bus line.
  • the source metal layer 30 refers to a layer including electrodes formed by patterning a conductive film that forms the source electrode 9s and the drain electrode 9d, wiring such as source bus lines, terminals, and the like.
  • the source metal layer 30 is, for example, a drain extraction wiring / electrode (not shown) (a wiring / electrode that faces the CS bus line or the CS electrode and forms a CS capacitor). Etc. may be included.
  • wirings constituting the drive circuit and circuit element electrodes may be included.
  • the source metal layer 30 includes a source electrode 9s and a drain electrode 9d, and a global wiring 9g.
  • an inter-transistor connection wiring 9 a that connects two TFTs 10
  • a global wiring-inter-transistor connection wiring 9 b that connects the global wiring 9 g and the TFT 10, and the like may be included.
  • the source metal layer 30 of the present embodiment includes a lower layer 30A and an upper layer 30B stacked on a part of the lower layer 30A. Accordingly, the source metal layer 30 has a portion including the lower layer 30A and the upper layer 30B and a portion including the lower layer 30A but not the upper layer 30B.
  • a wiring structure including the lower layer 30A and the upper layer 30B is referred to as a “first layer structure”, and a wiring structure including the lower layer 30A and not including the upper layer 30B is referred to as a “second layer structure”.
  • Each of the lower layer 30A and the upper layer 30B may be a single layer or may have a stacked structure of two or more layers.
  • the surface of the upper layer 30B in the first layer structure may be in contact with the insulating protective layer 12, and the surface of the lower layer 30A in the second layer structure may be in contact with the insulating protective layer 12.
  • the global wiring 9g in the present embodiment has a first layer structure.
  • at least a portion of the source electrode 9s and the drain electrode 9d located on the semiconductor layer 7 of the TFT 10 has a second layer structure.
  • at least a portion of the source electrode 9s and the drain electrode 9d located on the semiconductor layer 7 of the TFT 10 is composed of only the lower layer 30A, and the global wiring 9g includes the lower layer 30A and the upper layer 30B. It is composed of Therefore, the insulating protective layer 12 is in contact with the lower layer 30A on the semiconductor layer 7, and the upper layer 30B of the global wiring 9g is in contact with the insulating protective layer 12.
  • the semiconductor device 100A has three or more TFTs, at least two of them may have the above-described configuration. Further, in the semiconductor device 100A, it is only necessary that at least a part of the wiring for supplying a common signal to the plurality of TFTs 10 has the above-described wiring structure.
  • the thickness and material of the global wiring 9g and the thickness and material of the source electrode 9s and the drain electrode 9d on the semiconductor layer 7 can be controlled independently of each other. Therefore, it is possible to improve the coverage of the insulating protective layer 12 with respect to the TFT 10 while keeping the resistance of the global wiring 9g low.
  • the structure of the source metal layer 30 can be partially different. For this reason, it is possible to individually optimize the structure of the electrodes, wirings, and the like in the source metal layer 30 according to the application, the position where they are formed, and the like.
  • the source electrode 9s and the drain electrode 9d on the semiconductor layer 7 can be formed thinner than the global wiring 9g. Accordingly, it is possible to suppress a decrease in coverage such as generation of voids in the insulating protective layer 12 due to a step between the source electrode 9s and the drain electrode 9d while suppressing the resistance of the global wiring 9g. As a result, it is possible to suppress degradation of TFT characteristics due to impurities and moisture entering the semiconductor layer 7.
  • the width of the gate electrode 3 in the channel length direction is larger than the width of the semiconductor layer 7 in the channel length direction.
  • at least a portion of the source electrode 9s and the drain electrode 9d that overlaps with the gate electrode 3 may have a second layer structure.
  • the global wiring 9g can be formed without increasing the thickness of the source electrode 9s and the drain electrode 9d on the semiconductor layer 7. It becomes possible to increase the thickness of the conventional one. Therefore, it is possible to further reduce the wiring resistance and improve the circuit performance while ensuring the coverage of the insulating protective layer 12.
  • the source electrode 9s and the drain electrode 9d of the TFT 10 may be configured by only the lower layer 30A, and the upper layer 30B may not configure the TFT 10.
  • the lower layer 30A may be extended to the outside of the TFT 10 (outside of the semiconductor layer 7 of the TFT 10 and a region in the vicinity thereof) and used for connection to another TFT or wiring. Thereby, the deterioration of the TFT 10 due to a decrease in the coverage of the insulating protective layer 12 can be more effectively suppressed.
  • the source electrode 9s refers to a portion of the source metal layer 30 that overlaps the semiconductor layer 7 when viewed from the normal direction of the substrate 1 and functions as the source of the TFT 10, and the drain electrode 9d is the source metal layer Of the layer 30, it may refer to a portion that overlaps with the semiconductor layer 7 when viewed from the normal direction of the substrate 1 and functions as the drain of the TFT 10.
  • the above-mentioned “outside of TFT 10” refers to a region other than the region (TFT region) defined by the semiconductor layer 7, the source electrode 9 s and the drain electrode 9 d when viewed from the normal direction of the substrate 1. .
  • a TFT having a channel etch structure is used as the TFT 10.
  • the etching step for example, a conductive film is deposited on the surface of the semiconductor layer, and anisotropic etching of the conductive film is performed to separate the source electrode and the drain electrode.
  • the conductive film becomes thicker, variation in the thickness of the conductive film increases, and thus the amount of removal of the portion that becomes the channel region of the semiconductor layer by anisotropic etching (overetching amount) increases.
  • the “over-etching amount” refers to the amount of the semiconductor material that is the underlying material that is exposed to etching after the conductive material that is the material to be etched is removed.
  • the amount of over-etching increases, damage to the semiconductor layer also increases, and there is a possibility that stable TFT characteristics cannot be obtained.
  • characteristic deterioration due to damage received in the etching process is significant.
  • the conductive film formed on the semiconductor layer 7 can be made thinner than before, the amount of overetching of the semiconductor layer 7 can be reduced in the etching process for forming the source electrode 9s and the drain electrode 9d. Can be suppressed. Therefore, since damage to the semiconductor layer 7 can be reduced, deterioration of TFT characteristics can be suppressed.
  • the thickness of the source electrode 9s and the drain electrode 9d on the semiconductor layer 7, that is, the thickness t A of the lower layer 30A is, for example, 200 nm or less, more preferably 100 nm or less. Thereby, the fall of the coating property of the insulating protective layer 12 can be suppressed more reliably. In addition, damage to the semiconductor layer 7 due to anisotropic etching can be reduced more effectively. On the other hand, if the thickness t A of the lower layer 30A is 300 nm or more, for example, the resistance of the TFT can be further reduced.
  • the thickness of the global wiring 9g that is, the total thickness t B of the lower layer 30A and the upper layer 30B is, for example, 300 nm or more, more preferably 400 nm or more. As a result, the resistance of the global wiring 9g can be kept lower, so that the operation speed of the circuit including the TFT 10 can be increased more effectively.
  • the thickness t B is preferably 500 nm or less.
  • the thickness of the lower layer 30A in the first layer structure and the thickness of the lower layer 30A in the second layer structure are substantially the same.
  • the surface layer of the lower layer 30A may also be removed.
  • the lower layer 30A in the first layer structure is thicker than the lower layer 30A in the second layer structure.
  • the lower layer 30A may be thinner than the upper layer 30B. Thereby, it is possible to more effectively reduce the resistance of the global wiring 9g and suppress the deterioration of the TFT characteristics.
  • the thickness of the upper layer 30B may be, for example, not less than 2 times and not more than 10 times the thickness of the lower layer 30A.
  • both the inter-transistor connection wiring 9a and the global wiring-inter-transistor connection wiring 9b have the second layer structure. Note that some of these connection wirings 9a and 9b may have a first layer structure.
  • the wiring structure of the connection wirings 9a and 9b can be appropriately selected according to the distance from the closest TFT 10.
  • the inter-transistor connection wiring 9a has the second layer structure, it is not necessary to partially form the upper layer 30B between the adjacent TFTs 10. Therefore, it is not necessary to increase the distance D between the adjacent TFTs 10 in consideration of the design margin by lithography. Therefore, compared to the case where the inter-transistor connection wiring 9a has the first layer structure, the adjacent TFTs 10 The distance D between them can be reduced.
  • the distance D here refers to the shortest distance between the two semiconductor layers 7 when viewed from the normal direction of the surface of the substrate 1.
  • the source metal layer 30 preferably has the second layer structure.
  • the portion having the first layer structure of the source metal layer 30 is provided in the vicinity of the semiconductor layer 7, the coverage of the insulating protective layer 12 is reduced due to the step generated at the end of the upper layer 30 ⁇ / b> B.
  • the distance E is, for example, 3 ⁇ m or more, more preferably 10 ⁇ m or more.
  • the distance E can be appropriately selected depending on the process margin, the thickness of the upper layer 30B, the material of the insulating protective layer 12, and the like.
  • the upper layer 30B is located on a region that is sufficiently separated from the TFT 10 and in which the effect of the step due to the semiconductor layer 7 and the gate electrode 3 is reduced, for example, on a region where the surface of the gate insulating layer 5 is substantially flat. Has been placed. Thereby, the penetration
  • the lower layer 30A may include a first layer
  • the upper layer 30B may include a second layer formed on the first layer using a material different from that of the first layer.
  • patterning for forming the lower layer 30A and the upper layer 30B can be performed using the difference in etching rate.
  • the lower layer 30A may be composed of only the first layer, or may further include another layer below the first layer (substrate side).
  • the upper layer 30B may be composed of only the second layer, or may further have another layer on the second layer.
  • the semiconductor device 100A of the present embodiment includes a global wiring region G including the global wiring 9g and a local wiring region L including the TFT 10, and a portion of the source metal layer 30 located in the global wiring region G is the first.
  • the layer structure and the portion located in the local wiring region L may have a second layer structure.
  • the local wiring region L is disposed in a region including the TFT 10 and the vicinity thereof, and the global wiring region G is disposed in a region other than the TFT 10 and the vicinity thereof.
  • a region where a plurality of TFTs 10 are arranged close to each other may be referred to as a local wiring region L, and a region located between the plurality of local wiring regions L may be referred to as a global wiring region G.
  • the global wiring region G is preferably separated from the semiconductor layer 7 of the closest TFT 10 by, for example, 5 ⁇ m or more.
  • the distance between the semiconductor layer 7 of the TFT 10 and the end portion of the upper layer 30B in the substrate plane. Can be ensured sufficiently, so that a decrease in the coverage of the insulating protective layer 12 in the vicinity of the semiconductor layer 7 can be more reliably suppressed.
  • the arrangement of the local wiring region L and the global wiring region G can be appropriately selected depending on the configuration of the circuit including the TFT 10, the distance between the semiconductor layer 7 of the TFT 10 and the global wiring 9g, and the like.
  • the case where the source metal layer 30 has the pattern shown in FIG. 1B will be described as an example.
  • the wiring protruding from the global wiring 9g when viewed from the normal direction of the substrate 1 The local wiring region L may be arranged so as to include the entire (protruding portion).
  • the local wiring region L may be arranged so as to include only a part of the protruding portion.
  • the portion close to the global wiring 9g in the protruding portion has the first layer structure
  • the portion close to the TFT 10 has the second layer structure.
  • the local wiring region L may be arranged so as to include a part of the global wiring 9g.
  • the local wiring region L may be arranged so as to cross the global wiring 9g (for example, the source bus line).
  • the upper layer 30B is divided in the global wiring 9g, and the portion where the upper layer 30B is divided is composed of only the lower layer 30A.
  • the global wiring region G and the local wiring region L may be arranged so as to partially overlap.
  • FIGS. 4 (h) to 4 (l) are process cross-sectional views for explaining a method for manufacturing the semiconductor device 100A.
  • 5 (a) and 5 (b) are plan views corresponding to FIGS. 3 (g) and 4 (h), respectively.
  • a gate metal layer 20 including a gate electrode 3, a gate bus line (not shown) and a connection wiring (not shown) is formed on a substrate 1 such as a glass substrate.
  • the gate metal layer 20 is formed on the substrate 1 by forming a gate conductive film (not shown) using a sputtering method and patterning the gate conductive film using a mask.
  • the substrate 1 is typically a transparent substrate, for example, a glass substrate.
  • a plastic substrate can also be used.
  • the plastic substrate may be a substrate formed of a thermosetting resin or a thermoplastic resin, or a composite substrate of these resins and inorganic fibers (for example, glass fibers or glass fiber nonwoven fabrics).
  • a resin material having heat resistance polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic resin, or polyimide resin can be used.
  • a metal such as aluminum (Al), molybdenum (Mo), copper (Cu), titanium (Ti), an alloy including at least one of these, or a metal nitride thereof is used.
  • a metal such as aluminum (Al), molybdenum (Mo), copper (Cu), titanium (Ti), an alloy including at least one of these, or a metal nitride thereof is used.
  • a Ti / Al / Ti film thickness: for example, 100 nm to 500 nm
  • the gate conductive film is used as the gate conductive film.
  • the gate insulating layer 5 is formed so as to cover the gate metal layer 20.
  • the gate insulating layer 5 is formed using, for example, a CVD method.
  • Examples of the material of the gate insulating layer 5 include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y , x> y), and silicon nitride oxide (SiN x O y , x>).
  • y silicon nitride oxide
  • the gate insulating layer 5 may be a single layer film or a laminated film.
  • the gate insulating layer 5 is a SiO 2 film having a thickness of 100 nm to 500 nm, for example.
  • an island-shaped semiconductor layer 7 is formed. Specifically, first, an oxide semiconductor film (not shown) is formed on the gate insulating layer 5 by sputtering.
  • the oxide semiconductor film for example, an In—Ga—Zn—O-based oxide semiconductor film with a thickness of 30 nm to 300 nm is formed. Thereafter, the oxide semiconductor film is patterned by photolithography to obtain an island-shaped semiconductor layer (here, an oxide semiconductor layer) 7.
  • the oxide semiconductor film and the semiconductor layer 7 include, for example, an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor As the crystalline In—Ga—Zn—O-based semiconductor, a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475.
  • the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • materials of the oxide semiconductor film include oxide semiconductors other than In—Ga—Zn—O-based semiconductors, such as InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg x Zn 1-x O), and cadmium zinc oxide ( Cd x Zn 1-x O) or cadmium oxide (CdO) may be used.
  • ZnO to which one or more impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element or Group 17 element are added, or an amorphous state, a polycrystalline state, or A microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added can also be used.
  • another semiconductor film such as a silicon semiconductor film may be used instead of the oxide semiconductor film.
  • the first conductive film 30A ′ and the second conductive film 30B ′ are formed in this order on the gate insulating layer 5 and the semiconductor layer 7 by, eg, sputtering. Then, a source conductive film 30 ′ having a laminated structure (here, a two-layer structure) is formed.
  • the material for the first conductive film 30A ′ and the second conductive film 30B ′ include aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), and titanium.
  • a film containing a metal such as (Ti) or an alloy thereof, or a metal nitride thereof can be used as appropriate.
  • Each of the conductive films 30A 'and 30B' may be a single layer film or a laminated film.
  • the second conductive film 30B ′ is easily obtained. Can be patterned. Further, the thickness of the first conductive film 30A 'may be smaller than the thickness of the second conductive film 30B'. Thereby, the part which has a 1st layer structure among source metal layers can be made thinner. Further, the sheet resistance of the second conductive film 30B 'may be lower than the sheet resistance of the first conductive film 30A'. As a result, the resistance of the global wiring can be further reduced, so that the circuit characteristics can be improved.
  • a Ti film having a thickness of 20 to 150 (eg, 70 nm) is formed as the first conductive film 30A ′, and an Al film having a thickness of from 100 nm to 500 nm (eg, 300 nm) is formed as the second conductive film 30B ′.
  • a film is formed.
  • a first photoresist 51 is formed on the source conductive film 30 'using a first mask.
  • the first photoresist 51 is disposed so as to cover at least a portion to be a global wiring and not to cover the semiconductor layer 7.
  • the region covered with the first photoresist 51 corresponds to the global wiring region G for forming the wiring and electrodes having the first layer structure
  • the region not covered with the first photoresist 51 is the region covered with the first photoresist 51.
  • the mask data of the first mask is designed so as to correspond to the local wiring region L in which the TFT and the wiring and electrode having the second layer structure are formed.
  • the portion of the second conductive film 30B 'that is not covered with the first photoresist 51 is removed by a dry etching method or a wet etching method. Regardless of which etching method is used, the materials and etching methods of these films 30A ′ and 30B ′ are adjusted so that the etching rate of the first conductive film 30A ′ is lower than the etching rate of the second conductive film 30B ′. select. Accordingly, in the region not covered with the first photoresist 51, only the second conductive film 30B 'is patterned, and the first conductive film 30A' is hardly etched.
  • FIG. 3G A plan view corresponding to FIG. 3G is shown in FIG.
  • the second conductive film 30 ⁇ / b> B ′ is formed over the global wiring region G.
  • the second conductive film 30B ' is removed, and the upper surface of the first conductive film 30A' is exposed.
  • a second photoresist 52 is formed on the source conductive film 30 'using the second mask.
  • the second mask defines the pattern of the wiring (local wiring) such as the TFT drain electrode and source electrode and the inter-transistor connection wiring in the local wiring region L, and in the global wiring region G, It is designed to define a pattern of wiring having a first layer structure such as global wiring.
  • the pattern of the second photoresist 52 is illustrated in FIG.
  • the portion of the second conductive film 30B 'that is not covered with the second photoresist 52 is removed by a dry etching method or a wet etching method. Regardless of which etching method is used, the materials and etching methods of these films 30A ′ and 30B ′ are adjusted so that the etching rate of the first conductive film 30A ′ is lower than the etching rate of the second conductive film 30B ′. select. Accordingly, even in a region not covered with the second photoresist 52, only the second conductive film 30B 'is patterned, and the first conductive film 30A' is hardly etched.
  • the second conductive film 30B ' is patterned, and the upper layer 30B used for the global wiring is obtained.
  • the first conductive film 30A is formed in the opening portion of the second photoresist 52. 'Is exposed. In this etching process, the exposed first conductive film 30A 'is not patterned.
  • the part used as the channel region of the semiconductor layer 7 is covered with 1st electrically conductive film 30A ', it can suppress that the part used as a channel region receives a damage by this etching process.
  • the portion of the first conductive film 30A ′ that is not covered with the second photoresist 52 is etched using the second photoresist 52 again as an etching mask. Remove with.
  • an etching method for example, a dry etching method such as an RIE (reactive ion etching) method or a wet etching method is used.
  • the lower layer 30A is obtained from the first conductive film 30A '. In this way, the source metal layer 30 including the lower layer 30A and the upper layer 30B is obtained.
  • the source electrode 9s and the drain electrode 9d composed of the lower layer 30A are obtained, and thus the TFT 10 is manufactured. Further, a local wiring composed of the lower layer 30A, such as the inter-transistor connection wiring 9a, is formed.
  • a global wiring 9g having a laminated structure (first layer structure) of the lower layer 30A and the upper layer 30B is formed. Thereafter, as shown in FIG. 4K, the second photoresist 52 is removed.
  • an insulating protective layer (passivation layer) 12 covering the TFT 10 and the source metal layer 30 is provided using, for example, a CVD apparatus.
  • the insulating protective layer 12 is made of SiO x , SiN x , SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y), Al 2 O 3 (aluminum oxide) or Ta It may be made of 2 O 5 (tantalum oxide) or the like.
  • the thickness of the insulating protective layer 12 is not particularly limited, but is, for example, 100 nm or more and 300 nm or less.
  • a SiO 2 film is formed by a plasma CVD method.
  • planarizing film may be formed on the insulating protective layer 12.
  • the planarizing film can be obtained, for example, by applying a photosensitive organic film on the insulating protective layer 12 and curing it. In this way, the semiconductor device 100A is manufactured.
  • the drain electrode 9d and the source electrode 9s of the TFT 10 can be formed only from the first conductive film 30A ', and the step generated in the base of the insulating protective layer 12 in the vicinity of the TFT 10 can be reduced. As a result, deterioration of the covering property of the insulating protective layer 12 in the vicinity of the TFT 10 can be suppressed. Further, in the etching process (source / drain separation process) for forming the source electrode 9s and the drain electrode 9d, only the first conductive film 30A ′ is patterned, so that the portion that becomes the channel of the semiconductor layer 7 at the time of patterning Can reduce the damage to the. This effect is particularly remarkable when the thickness of the first conductive film 30A 'is small.
  • the thickness of the global wiring 9g can be arbitrarily set independently of the thicknesses of the source electrode 9s, the drain electrode 9d, the local wiring, and the like. Accordingly, the thickness of the global wiring 9g can be increased, and a low resistance wiring can be realized.
  • the manufacturing method of the semiconductor device 100A of the present embodiment is not limited to the above method. Hereinafter, another example of the manufacturing method of the semiconductor device 100A will be described.
  • FIGS. 6A to 6G and FIGS. 7H to 7K are process cross-sectional views for explaining another method for manufacturing the semiconductor device 100A.
  • FIGS. 8A and 8B are plan views corresponding to FIGS. 6G and 7H, respectively. Components similar to those in FIGS. 3 to 5 are denoted by the same reference numerals and description thereof is omitted.
  • a gate metal layer 20 including a gate electrode 3, a gate insulating layer 5, and an island-shaped semiconductor layer 7 serving as an active layer of a TFT are formed on a substrate 1.
  • the first conductive film 30 ⁇ / b> A ′ and the second conductive film 30 ⁇ / b> B ′ are formed in this order on the gate insulating layer 5 and the semiconductor layer 7, thereby forming the source conductive film 30 ′.
  • These forming methods are the same as those described above with reference to FIGS. 3 (a) to 3 (d).
  • the material and thickness of each layer are the same as those described above.
  • a third photoresist 53 is formed on the source conductive film 30 'using a third mask.
  • the third photoresist 53 is designed to define a pattern of wiring having a first layer structure such as global wiring.
  • the portion of the second conductive film 30B 'that is not covered with the third photoresist 53 is removed by etching.
  • the etching method is the same as the method described above with reference to FIG. Thereby, the upper layer 30B is obtained from the second conductive film 30B '.
  • FIG. 6G A plan view corresponding to FIG. 6G is shown in FIG.
  • the upper layer 30B is formed in the region where the wiring having the first layer structure such as the global wiring is formed, and in the other regions, the first layer 30B is formed.
  • the upper surface of the conductive film 30A ′ is exposed.
  • a fourth photoresist 54 is formed on the source conductive film 30 'using a fourth mask.
  • the fourth mask defines the pattern of the wiring (local wiring) such as the TFT drain electrode and source electrode and the inter-transistor connection wiring in the local wiring region L, and in the global wiring region G, It is designed to define a pattern of wiring having a first layer structure such as global wiring.
  • the pattern of the fourth photoresist 54 is illustrated in FIG. As shown in the drawing, the first conductive film 30 ⁇ / b> A ′ is exposed in the opening portion of the fourth photoresist 54.
  • the portion of the first conductive film 30A 'that is not covered with the fourth photoresist 54 is removed by a dry etching method or a wet etching method.
  • the lower layer 30A is obtained from the first conductive film 30A '.
  • the source metal layer 30 including the lower layer 30A and the upper layer 30B is obtained.
  • the source electrode 9s and the drain electrode 9d composed of the lower layer 30A are obtained, and thus the TFT 10 is manufactured. Further, a local wiring composed of the lower layer 30A, such as the inter-transistor connection wiring 9a, is formed.
  • a global wiring 9g having a laminated structure (first layer structure) of the lower layer 30A and the upper layer 30B is formed. Thereafter, as shown in FIG. 7J, the second photoresist 52 is removed.
  • an insulating protective layer (passivation layer) 12 covering the TFT 10 and the source metal layer 30 is provided.
  • the material, thickness and formation method of the insulating protective layer 12 are the same as those described above with reference to FIG. Thereafter, although not shown, a planarizing film may be formed on the insulating protective layer 12. In this way, the semiconductor device 100A is manufactured.
  • a multi-tone mask may be used as the second mask.
  • a halftone mask is used instead of the second mask.
  • 9A to 9G are process cross-sectional views for explaining still another example of the method for manufacturing the semiconductor device 100A.
  • a gate metal layer 20 including a gate electrode 3, a gate insulating layer 5, a semiconductor layer 7, a first conductive film 30A ′ and a second conductive film 30B ′ are formed on a substrate 1.
  • a portion of the second conductive film 30B 'located in the local wiring region L is removed using a first photoresist.
  • the method for forming these layers and the method for etching the second conductive film 30B ' are the same as those described above with reference to FIGS.
  • the material and thickness of each layer (or film) are the same as those described above.
  • a fifth photoresist 55 is formed on the source conductive film 30 'using the fifth mask.
  • a multi-tone mask is used as the fifth mask.
  • a region exposed at three different exposure amounts can be obtained in one exposure step.
  • the fifth photoresist 55 can be formed by developing and developing this.
  • a region where the exposure amount is an intermediate value is defined by a halftone mask.
  • a photoresist film is formed using a negative type photoresist an opening is formed in a region where the exposure amount is the largest, a region where the exposure amount is the smallest, and a recess ( A portion thinner than the region with the maximum exposure amount) is formed.
  • a positive photoresist is used, the film thickness of the region with the smallest exposure amount is the largest, an opening is formed in the region with the largest exposure amount, and a recess is formed in the region with the intermediate exposure amount.
  • the fifth mask defines the pattern of wiring (local wiring) such as the TFT drain electrode and source electrode and inter-transistor connection wiring in the local wiring region L, and in the global wiring region G, the global wiring or the like. It is designed to define the pattern of the wiring having the first layer structure. Further, the region where the exposure amount is intermediate is designed to define a region x in the local wiring region L where the pattern of the wiring (local wiring) such as the drain electrode and source electrode of the TFT and the inter-transistor connection wiring is not formed. Yes.
  • the fifth photoresist 55 obtained by development has a recess in the region x in the local wiring region L. That is, it is thinner than the region that defines the electrode and wiring patterns.
  • the global wiring region G has an opening in a region y where a wiring pattern is not formed.
  • the portion of the second conductive film 30B ′ that is not covered with the fifth photoresist 55, that is, the portion located in the region y is removed by the dry etching method or the wet etching method. To do. Regardless of which etching method is used, the materials and etching methods of these films 30A ′ and 30B ′ are adjusted so that the etching rate of the first conductive film 30A ′ is lower than the etching rate of the second conductive film 30B ′. select. Accordingly, only the second conductive film 30B 'that is not covered with the fifth photoresist 55 is patterned, and the first conductive film 30A' is hardly etched. Thereby, in the global wiring region G, the second conductive film 30B 'is patterned, and the upper layer 30B used for the global wiring is obtained.
  • the local wiring region L is covered with the fifth photoresist 55.
  • the pattern of local wiring such as TFT source and drain electrodes and inter-transistor connection wiring is covered with a thick portion of the fifth photoresist 55, and the region (x) other than the above pattern is the fifth photoresist 55. It is covered with a thin part. For this reason, the portion of the first conductive film 30A 'located in the local wiring region L is not patterned in this etching process, and is not exposed to the etching atmosphere.
  • the thickness of the fifth photoresist 55 is decreased by performing the ashing process using the fifth photoresist 55 as it is.
  • the thin portion of the fifth photoresist 55 located in the region x is removed, and the first conductive film 30A 'is exposed.
  • the fifth photoresist 55 after the ashing process has openings in the region x and the region y.
  • the exposed part) is removed by etching.
  • etching method for example, a drain etching method or a wet etching method is used.
  • a drain etching method or a wet etching method is used.
  • portions of the first conductive film 30A 'located in the region x and the region y are removed, and the lower layer 30A is formed. In this way, the source metal layer 30 including the lower layer 30A and the upper layer 30B is obtained.
  • the source electrode 9s and the drain electrode 9d constituted by the lower layer 30A are obtained, whereby the TFT 10 is manufactured. Further, a local wiring composed of the lower layer 30A, such as the inter-transistor connection wiring 9a, is formed.
  • a global wiring 9g having a laminated structure (first layer structure) of the lower layer 30A and the upper layer 30B is formed. Thereafter, as shown in FIG. 9F, the fifth photoresist 55 is removed.
  • an insulating protective layer (passivation layer) 12 covering the TFT 10 and the source metal layer 30 is provided.
  • the material, thickness and formation method of the insulating protective layer 12 are the same as those described above with reference to FIG. Thereafter, although not shown, a planarizing film may be formed on the insulating protective layer 12. In this way, the semiconductor device 100A is manufactured.
  • etching for forming the upper layer 30B is performed in a state where the portion to be the channel of the semiconductor layer 7 is covered with both the first conductive film 30A ′ and the fifth photoresist 55. be able to. Accordingly, the first conductive film 30A 'is less likely to be damaged in the etching atmosphere, so that it becomes possible to more reliably protect the portion that becomes the channel region of the semiconductor layer 7.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device 100B according to the second embodiment of the invention.
  • the semiconductor device 100B is different from the semiconductor device 100A shown in FIG. 1 in that it has an etch stop layer that covers the channel region of the semiconductor layer.
  • FIG. 10 the same components as those in FIG.
  • the semiconductor device 100B includes an etch stop layer 8 between the semiconductor layer 7 and the source electrode 9s and the drain electrode 9d.
  • the etch stop layer 8 is provided so as to cover at least the channel region 7 c of the semiconductor layer 7.
  • the etch stop layer 8 may be a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof.
  • the thickness of the etch stop layer 8 is, for example, not less than 50 nm and not more than 400 nm.
  • the source electrode 9s and the drain electrode 9d are disposed so as to be in contact with a portion of the surface of the semiconductor layer 7 that is not covered with the etch stop layer 8.
  • the source electrode 9s and the drain electrode 9d may be in contact with the semiconductor layer 7 in the opening formed in the etch stop layer 8, respectively. Further, the etch stop layer 8 may be extended over substantially the entire substrate 1 as with the gate insulating layer 5. Since other configurations are the same as those of the semiconductor device 100A, description thereof is omitted.
  • the same effect as that of the first embodiment can be obtained. Specifically, the deterioration of the TFT characteristics due to the decrease in the coverage of the insulating protective layer 12 can be suppressed. Further, the circuit characteristics can be improved by suppressing the resistance of the global wiring 9g.
  • the etching process for forming the source electrode 9s and the drain electrode 9d the portion that becomes the channel region of the semiconductor layer 7 is protected by the etch stop layer 8. Therefore, as compared with the first embodiment, the damage received by the semiconductor layer 7 by etching can be more reliably suppressed.
  • the semiconductor device 100B can be manufactured by the same method as the semiconductor device 100A except that the etch stop layer 8 is formed after the patterning of the semiconductor layer 7 and before the formation of the source conductive film 30 ′.
  • the etch stop layer 8 can be formed, for example, by forming a silicon oxide film (SiO 2 film) so as to cover the semiconductor layer 7 by CVD and patterning the silicon oxide film.
  • the TFT 10 shown in FIG. 1 is used as the pixel TFT in the active matrix substrate (TFT substrate) of the liquid crystal display device.
  • FIG. 11 is a plan view illustrating a part of the TFT substrate 100C, and shows a part of the display area of the TFT substrate 100C.
  • the TFT substrate 100 ⁇ / b> C has a display area including a plurality of pixels 101.
  • a plurality of source bus lines 31 formed on an insulating substrate, a plurality of gate bus lines 21, a plurality of TFTs (pixel TFTs) 10 formed at intersections thereof, and each pixel A pixel electrode 41 formed on the pixel 101 is provided.
  • Each pixel 101 may be provided with an auxiliary capacitor (not shown).
  • the TFT 10 has a configuration as shown in FIG.
  • the source electrode 9 s of each TFT 10 is electrically connected to the source bus line 31, the gate electrode 3 is electrically connected to the gate bus line 21, and the drain electrode 9 d is electrically connected to the pixel electrode 41.
  • the pixel electrode 41 is made of, for example, a transparent conductive film (for example, ITO (Indium Tin Oxide) or IZO (registered trademark) (Indium Zinc Oxide) film).
  • the thickness of the pixel electrode 41 is, for example, not less than 20 nm and not more than 200 nm.
  • the source bus line 31 extends in a direction orthogonal to the gate bus line 21.
  • the source bus line 31 and the source electrode 9 s are connected by a wiring 9 b extending from the side surface of the source bus line 31 in a direction different from that of the source bus line 31.
  • the source bus line 31 is a global wiring 9g and has a first layer structure.
  • the wiring 9b, the source electrode 9s and the drain electrode 9d have a second layer structure. As described above, it is only necessary that the portion of the source electrode 9s and the drain electrode 9d located on the semiconductor layer 7 has at least the second layer structure, and the wiring 9b, the source electrode 9s, and the drain electrode 9d
  • the structure is not limited to the above.
  • the TFT 10 shown in FIG. 1 is used as a pixel TFT, but an etch stop type TFT as shown in FIG. 10 may be used instead.
  • the circuit TFT used in the peripheral circuit may have the same structure as the pixel TFT described above.
  • a part of the wiring in the peripheral circuit may have the same wiring structure (first layer structure) as that of the source bus line 31.
  • the active matrix substrate of the liquid crystal display device has been described as an example here, but the present invention can also be applied to an active matrix substrate of another display device such as an organic EL display device.
  • the TFT 10 shown in FIG. 1 is used as a circuit TFT in an active matrix substrate (TFT substrate) of a liquid crystal display device.
  • FIG. 12A is a schematic plan view showing the TFT substrate 100D of the present embodiment.
  • the TFT substrate 100D has a display area 130 including a plurality of pixels 101 and an area (non-display area) 140 other than the display area.
  • a gate driver 110 and a source driver 120 are provided in the non-display area 140.
  • the gate driver 110 is formed integrally with the TFT substrate 100D.
  • the source driver 120 may not be integrally formed, and a separately manufactured source driver IC or the like may be mounted on the TFT substrate 100D by a known method.
  • FIG. 12B shows the configuration of the pixel 101 on the TFT substrate 100D.
  • the pixel 101 includes a pixel TFT, a source bus line 31, a gate bus line 21, and a pixel electrode 41.
  • the drain electrode of the pixel TFT is connected to the pixel electrode 41, and the source electrode is connected to the source bus line 31.
  • the gate electrode of the pixel TFT is connected to the gate bus line 21.
  • the gate bus line 21 is connected to the output of the gate driver 110 and is scanned line-sequentially.
  • the source bus line 31 is connected to the output of the source driver 120 and supplied with a display signal voltage (gray scale voltage).
  • FIG. 13A is a block diagram for explaining the configuration of the shift register 110A included in the gate driver 110.
  • the shift register 110A is supported on an insulating substrate such as a glass substrate constituting the TFT substrate 100D. At least one of the TFTs (circuit TFTs) constituting the shift register 110A is the TFT 10 shown in FIG.
  • FIG. 13A schematically shows only six stages from the first stage STAGE (1) to the sixth stage STAGE (6) among the plurality of stages (first to N stages) of the shift register 110A. Show. Each stage has substantially the same structure and is cascaded. Output from each stage of the shift register 110 ⁇ / b> A is given to each gate bus line 21 in the display area 130.
  • Such a shift register 110A is described in, for example, International Publication No. 2011/024499 by the present applicant. The entire disclosure of WO 2011/024499 is incorporated herein by reference.
  • Each stage of the shift register 110A has four clock signals having different phases from each other, an input terminal for receiving the set signal S, an input terminal for receiving the reset signal R, and an output terminal for outputting the output signal Q. And an input terminal for receiving CKA, CKB, CKC and CKD.
  • a gate start pulse GSP-O is input as a set signal S to STAGE (1).
  • the output terminal of each stage is connected to the corresponding gate bus line 21.
  • the output terminals of STAGE (2) to STAGE (N-1) are respectively connected to input terminals for receiving set signals in the next stage.
  • wirings VSS, CK1, CK1B, CK2, CK2B, and CLR represent trunk wirings.
  • the wirings CK1, CK1B, CK2, and CK2B are trunk wirings for gate clock signals
  • the wiring VSS is a trunk wiring for a low potential DC voltage VSS
  • the wiring CLR is a trunk wiring for a clear signal CLR.
  • these trunk lines are arranged in a region opposite to the display region 130 with respect to the shift register 110A.
  • FIG. 13B is a diagram showing a configuration of a circuit used in one stage (Nth stage) of the shift register 110A.
  • this circuit includes thin film transistors MA, MB, MI, MF, MJ, MK, ME, ML, MN, MD and a capacitor CAP1.
  • the conductivity type of these thin film transistors (TFTs) is preferably p-type or all n-type.
  • These TFTs are, for example, oxide semiconductor TFTs.
  • an amorphous silicon TFT or a microcrystalline silicon TFT may be used. At least one or all of these TFTs have the configuration described above with reference to FIG.
  • FIG. 14 is a schematic diagram for explaining the layout of the shift register 110A, and corresponds to the configuration shown in FIG.
  • N is a positive integer
  • the first clock CKA and the second clock CKB among the four clock signals given to this circuit are given from the trunk wiring for the clock signal.
  • the third clock CKC to be given to the thin film transistor MF is given from the (N + 1) th stage circuit
  • the fourth clock CKD to be given to the thin film transistor MK is given from the (N ⁇ 1) th stage circuit.
  • the source metal layer is composed of a trunk line 9g for connecting circuits at each stage, and a line for connecting the trunk line 9g and a specific TFT (in this case, the thin film transistor MI) in each circuit (global-local connection).
  • the trunk wiring 9g is a global wiring having a first layer structure.
  • the source and drain electrodes of each TFT have a second layer structure.
  • both the global-local connection wiring 9c and the inter-transistor connection wiring 9a are local wirings having the second layer structure.
  • a region where a plurality of trunk wires 9g are arranged may be a global wiring region G, and a region where circuits of each stage are formed may be a local wiring region L.
  • the global wiring region G and the local wiring region L may partially overlap.
  • the structure of the trunk wiring (global wiring) 9g and the connection wiring (local wiring) 9a and 9b can be optimized, respectively, as in the above-described embodiment. Therefore, the resistance of the main wiring 9g can be reduced to ensure the high speed of the circuit operation, and the variation in TFT characteristics due to the decrease in the coverage of the passivation film can be suppressed.
  • the global-local connection wiring 9c and the inter-transistor connection wiring 9a have the second layer structure, but some or all of these connection wirings 9c, 9a have the first layer structure. You may do it.
  • the structure of these connection wirings 9c and 9a can be optimized as appropriate according to the layout and circuit constants. For example, the first layer structure may be used when a lower resistance of the wiring is required, and the second layer structure may be used when a higher density of layout is required.
  • TFT substrates 100A to 100D are used for a liquid crystal display device, for example.
  • the structure of the liquid crystal display device 1000 using the TFT substrates 100A to 100D will be described with reference to FIG.
  • the liquid crystal display device 1000 includes a TFT substrate 100, a substrate (for example, a glass substrate) 200, and a liquid crystal layer 80.
  • a counter electrode 82 is formed on the liquid crystal layer 80 side of the substrate 200.
  • the TFT substrate 100 for example, a TFT substrate 100C or 100D can be used.
  • the pixel electrode 41 may be formed on the TFT substrates 100 ⁇ / b> A and 100 ⁇ / b> B described above and used as the TFT substrate 100.
  • a voltage is applied to the liquid crystal layer 80 existing between the pixel electrode 41 and the counter electrode 82.
  • the liquid crystal display device 1000 is, for example, a vertical alignment mode (VA mode) liquid crystal display device.
  • VA mode vertical alignment mode
  • the liquid crystal display device according to the embodiment of the present invention is not limited thereto, and has, for example, a pixel electrode and a counter electrode on a TFT substrate, for example, an In-Plane Switching (IPS) mode or a Ringe Field Switching (FFS).
  • IPS In-Plane Switching
  • FFS Ringe Field Switching
  • the present invention can also be applied to a liquid crystal display device in a horizontal electric field mode such as a mode. Since the structure of the TFT of the IPS mode or FFS mode liquid crystal display device is well known, description thereof is omitted.
  • the display device only needs to include a TFT substrate and a display medium layer such as a liquid crystal layer.
  • a display medium layer such as a liquid crystal layer.
  • an organic electroluminescence (EL) display device and an inorganic electroluminescence display device can be used. There may be.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having TFTs.
  • application to various semiconductor devices including an oxide semiconductor TFT is advantageous because deterioration of the oxide semiconductor layer can be suppressed.
  • Embodiments of the present invention include, for example, a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image
  • EL organic electroluminescence
  • an imaging device such as an image sensor device
  • the present invention can also be applied to electronic devices such as input devices and fingerprint readers.

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Abstract

　半導体装置（１００Ａ）は、ゲート電極（３）、ゲート絶縁層（５）、ゲート絶縁層の上に形成された半導体層（７）、および、半導体層の上に設けられたソース電極（９ｓ）およびドレイン電極（９ｄ）を有する複数の薄膜トランジスタ（１０）と、ソース電極およびドレイン電極と同一の導電膜を用いて形成され、複数の薄膜トランジスタに共通の信号を供給するグローバル配線（９ｇ）を含むソースメタル層（３０）と、複数の薄膜トランジスタおよびソースメタル層を覆う絶縁保護層（１２）とを備え、ソースメタル層は、下部層（３０Ａ）と、下部層の一部上に積み重ねられた上部層（３０Ｂ）とを有しており、グローバル配線（９ｇ）は下部層および上部層を含む第１の層構造を有し、ソース電極（９ｓ）およびドレイン電極（９ｄ）のうち少なくとも半導体層上に位置する部分は下部層を含み且つ上部層を含まない第２の層構造を有している。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　液晶表示装置や有機ＥＬ表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。スイッチング素子としてＴＦＴを備えるアクティブマトリクス基板はＴＦＴ基板と呼ばれる。
　このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。ＴＦＴ基板では、複数の画素を有する表示領域において、画素ごとにスイッチング素子としてＴＦＴが設けられている。ＴＦＴのドレイン電極は画素電極に接続されている。ソース電極はソースバスラインに接続されているか、あるいは、ソースバスラインと一体的に形成されている。ＴＦＴ基板の表示領域以外の領域（非表示領域）において、駆動回路を構成する回路素子としてＴＦＴが設けられる場合もある。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　特許文献１には、活性層の基板側にゲート電極が配置された構造（ボトムゲート構造）を有するアモルファスシリコンＴＦＴが開示されている。特許文献２～４には、ボトムゲート構造を有する酸化物半導体ＴＦＴが開示されている。これらのＴＦＴでは、ソースおよびドレイン電極の一部は、活性層上に設けられている。ソースおよびドレイン電極の上方には、ＴＦＴを覆うように絶縁層（パッシベーション膜）が設けられる。パッシベーション膜により、活性層に不純物や水分が浸入することを抑制できる。
　一般に、ＴＦＴのソースおよびドレイン電極は、同一の導電膜をパターニングすることによって形成される。また、ＴＦＴ基板では、ソースバスラインなどの配線や端子等も、ＴＦＴのソースおよびドレイン電極と同一の導電膜から形成することができる（特許文献３参照）。なお、本明細書では、ソース電極やソースバスラインと同一の導電膜を用いて形成された電極・配線を含む層を「ソースメタル層」と称する。
　一方、ＴＦＴのソース電極およびドレイン電極の上方に絶縁膜を介してソースバスラインを形成する場合もある（特許文献４参照）。この場合、ソースバスラインとソース電極とは、層間絶縁層に形成されたコンタクトホール内で接続される。さらに、特許文献５は、トランジスタを有する回路において、ソースおよびドレイン電極を含む配線層（ローカル配線層）の上方に、層間絶縁層を介して他の配線層（グローバル配線層）を設けることを開示している。ローカル配線層内の配線とグローバル配線層内の配線とは、層間絶縁層に形成されたコンタクトホールによって接続される。しかしながら、特許文献４、５に開示されたような構成によると、ソースおよびドレイン電極を含む配線層とは別個にさらに配線層を設ける必要があるので、上述した特許文献３の構成よりも製造プロセスが複雑になる。
特開昭６２－６７８７２号公報 特開２０１１－１２９９２６号公報 特開２００９－７６８９４号公報 特開２０１１－０３５３８７号公報 特開２００１－２４４２６７号公報
　上述したように、ＴＦＴ基板において、ＴＦＴのソースおよびドレイン電極と、ソースバスラインなどの配線や端子等とを同一層（ソースメタル層）内に形成することが製造プロセスの観点から好ましい。ＴＦＴのソースおよびドレイン電極とソースバスラインなどの配線とを同一層内に形成する場合、これらの電極や配線を形成するための導電膜として、低抵抗な導電材料を含む、比較的厚い膜が用いられる。配線の抵抗を低く抑えて回路動作の高速性を確保するためである。
　しかしながら、本発明者が検討したところ、厚い導電膜を用いてソースおよびドレイン電極を形成すると、これらの電極の端部に生じる段差によって、その上に形成されるパッシベーション膜の被覆性が低下する可能性があることが分かった。パッシベーション膜の被覆性が低下し、上記の段差上でパッシベーション膜の内部に鬆（空間や細かい孔）が発生すると、ここから半導体層に不純物や水分が浸入するおそれがある。これは、ＴＦＴの特性を低下させる要因となる可能性がある。
　上記の問題は、従来のシリコン半導体ＴＦＴにも生じ得るが、酸化物半導体ＴＦＴで特に顕著である。酸化物半導体層では、シリコン半導体層と比べて、水分や不純物による電気特性の変動が生じやすい。例えば、酸化物半導体層に水分や水素などが浸入すると、酸化物半導体に還元反応が生じて、酸化物半導体層に酸素欠損が発生するおそれがある。酸素欠損によってキャリア電子が生じると、酸化物半導体層の電気抵抗が低くなり、所望のＴＦＴ特性が得られない場合がある。
　上記事情を鑑み、本発明の実施形態の目的は、薄膜トランジスタを備えた半導体装置において、ソースメタル層内の配線の抵抗増大を抑えつつ、パッシベーション膜の被覆性の低下による薄膜トランジスタの特性悪化を抑制することにある。
　本発明による実施形態の半導体装置は、基板と、前記基板に支持された複数の薄膜トランジスタであって、前記複数の薄膜トランジスタのそれぞれは、ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記半導体層の上に設けられ、前記半導体層と電気的に接続されたソース電極およびドレイン電極とを有する、複数の薄膜トランジスタと、前記ソース電極および前記ドレイン電極と、前記ソース電極および前記ドレイン電極と同一の導電膜を用いて形成された、前記複数の薄膜トランジスタに共通の信号を供給するグローバル配線とを含むソースメタル層と、前記複数の薄膜トランジスタおよび前記ソースメタル層を覆う絶縁保護層とを備え、前記ソースメタル層は、下部層と、前記下部層の一部上に積み重ねられた上部層とを有しており、前記グローバル配線は、前記下部層および前記上部層を含む第１の層構造を有し、前記ソース電極および前記ドレイン電極のうち少なくとも前記半導体層上に位置する部分は、前記下部層を含み、且つ、前記上部層を含まない第２の層構造を有している。
　ある実施形態において、前記第１の層構造における前記上部層の表面は前記絶縁保護層と接し、前記第２の層構造における前記下部層の表面は前記絶縁保護層と接している。
　ある実施形態において、前記下部層は第１の層を含み、前記上部層は、前記第１の層と異なる材料を用いて前記第１の層上に形成された第２の層を含む。
　ある実施形態において、前記ソースメタル層は、前記グローバル配線と前記複数の薄膜トランジスタのそれぞれとを電気的に接続するグローバル配線―トランジスタ間接続配線をさらに含み、前記グローバル配線―トランジスタ間接続配線は前記第２の層構造を有している。
　ある実施形態において、前記ソースメタル層は、前記複数の薄膜トランジスタの少なくとも２つを電気的に接続するトランジスタ間接続配線をさらに含み、前記トランジスタ間接続配線は、前記第２の層構造を有している。
　ある実施形態において、前記下部層は前記上部層よりも薄い。
　ある実施形態において、前記基板の法線方向から見たとき、前記ソース電極および前記ドレイン電極のうち少なくとも前記ゲート電極と重なる部分は前記第２の層構造を有する。
　ある実施形態において、前記基板の法線方向から見たとき、前記グローバル配線と前記半導体層との距離は１０μｍ以上である。
　ある実施形態において、前記複数の薄膜トランジスタのチャネル領域の表面は前記絶縁保護層と接している。
　ある実施形態において、前記複数の薄膜トランジスタの前記半導体層と前記ソース電極および前記ドレイン電極との間にはエッチストップ層が設けられている。
　ある実施形態において、上記半導体装置は、シフトレジスタを備え、前記シフトレジスタは、前記複数の薄膜トランジスタのうち少なくとも一部の薄膜トランジスタを含む。
　ある実施形態において、上記半導体装置は、複数の画素を有する表示領域を有し、前記複数の画素のそれぞれは、前記複数の薄膜トランジスタのうち少なくとも１つの薄膜トランジスタを含む。
　ある実施形態において、前記半導体層は酸化物半導体層である。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む。
　本発明による実施形態の半導体装置の製造方法は、複数の薄膜トランジスタと、前記複数の薄膜トランジスタに共通の信号を供給するグローバル配線とを備えた半導体装置の製造方法であって、基板上に、複数のゲート電極を含むゲートメタル層を形成する工程（ａ）と、前記ゲートメタル層の上にゲート絶縁層を形成する工程（ｂ）と、前記ゲート絶縁層の上に、前記複数の薄膜トランジスタの活性層となる複数の半導体層を形成する工程（ｃ）と、前記半導体層および前記ゲート絶縁層の上に第１導電膜を形成し、次いで、前記第１導電膜上に第２導電膜を形成する工程（ｄ）と、前記第１導電膜および前記第２導電膜のパターニングを行って、前記複数の薄膜トランジスタのソース電極およびドレイン電極と前記グローバル配線とを含むソースメタル層を形成する工程であって、前記ソースメタル層は、前記第１導電膜から形成された下部層と、前記第２導電膜から形成され、前記下部層の一部上に積み重ねられた上部層とを有する、工程（ｅ）と、前記ソースメタル層の上に絶縁保護層を形成する工程（ｆ）とを包含し、前記グローバル配線は、前記下部層および前記上部層を含む第１の層構造を有し、前記ソース電極および前記ドレイン電極のうち少なくとも前記半導体層上に位置する部分は、前記下部層を含み、且つ、前記上部層を含まない第２の層構造を有している。
　ある実施形態において、前記工程（ｅ）は、前記第２導電膜のパターニングを行って前記上部層を形成する工程（ｅ１）と、前記工程（ｅ１）の後に行われ、前記第１導電膜のパターニングを行って前記下部層を形成する工程（ｅ２）とを含む。
　ある実施形態において、前記半導体装置は、グローバル配線領域とローカル配線領域とを含み、前記工程（ｅ）は、前記グローバル配線領域を覆うマスクを用いて前記第２導電膜のパターニングを行うことにより、前記第２導電膜のうち前記ローカル配線領域に位置する部分を除去する工程（ｅ１’）と、前記工程（ｅ１’）の後に行われ、前記第１導電膜および第２導電膜のパターニングを行って、前記第１導電膜から前記下部層を形成するとともに、前記第２導電膜から前記上部層を形成する工程（ｅ２’）とを含む。
　ある実施形態において、前記工程（ｅ２’）は、前記第１導電膜および前記第２導電膜を、多階調マスクを用いたフォトリソグラフィプロセスでパターニングする工程を含む。
　ある実施形態において、前記半導体層は酸化物半導体層である。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む。
　本発明による実施形態の表示装置は、上記のいずれかの半導体装置と表示媒体層とを備える。
　本発明の実施形態によると、ボトムゲート構造を有する複数の薄膜トランジスタを備えた半導体装置において、配線抵抗の増大による回路性能の低下を抑えつつ、薄膜トランジスタを覆う絶縁保護層（パッシベーション膜）の被覆性の低下に起因する薄膜トランジスタ特性の悪化を抑制できる。
（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態の半導体装置１００Ａを示す断面図および平面図である。 （ａ）～（ｄ）は、それぞれ、本実施形態の半導体装置１００Ａにおけるグローバル配線領域Ｇとローカル配線領域Ｌとの配置を例示する平面図である。 （ａ）～（ｇ）は、本発明の実施形態による半導体装置１００Ａの製造方法の一例を説明するための断面図である。 （ｈ）～（ｌ）は、本発明の実施形態による半導体装置１００Ａの製造方法の一例を説明するための断面図である。 （ａ）および（ｂ）は、本発明の実施形態による半導体装置１００Ａの製造方法の一例を説明するための平面図であり、それぞれ、図３（ｇ）および図４（ｈ）に対応している。 （ａ）～（ｇ）は、本発明の実施形態による半導体装置１００Ａの製造方法の他の例を説明するための断面図である。 （ｈ）～（ｋ）は、本発明の実施形態による半導体装置１００Ａの製造方法の他の例を説明するための断面図である。 （ａ）および（ｂ）は、本発明の実施形態による半導体装置１００Ａの製造方法の一例を説明するための平面図であり、それぞれ、図６（ｇ）および図７（ｈ）に対応している。 （ａ）～（ｇ）は、本発明の実施形態による半導体装置１００Ａの製造方法のさらに他の例を説明するための断面図である。 本発明による第２の実施形態の半導体装置１００Ｂを示す断面図である。 本発明による第３の実施形態の半導体装置１００Ｃを示す断面図である。 （ａ）は、本発明による第４の実施形態の半導体装置１００Ｄを示す平面図であり、（ｂ）は、半導体装置１００Ｄにおける各画素１０１の構成を説明する図である。 （ａ）は、半導体装置１００Ｄのゲートドライバ回路におけるシフトレジスタ１１０Ａの構成を示すブロック図であり、（ｂ）は、シフトレジスタ１１０Ａの各段の回路構成を例示する図である。 シフトレジスタ１１０Ａのレイアウトを説明するための図である。 本発明による実施形態の表示装置１０００を例示する断面図である。
　（第１の実施形態）
　図１を参照しながら、本発明の第１の実施形態の半導体装置１００Ａを説明する。ここで例示する半導体装置１００Ａは、基板上に複数のＴＦＴを有するＴＦＴ基板である。ＴＦＴ基板は、例えば、液晶表示装置または有機ＥＬ表示装置などの表示装置に用いられ得る。なお、本実施形態の半導体装置１００Ａは、複数のＴＦＴを備えていればよく、ＴＦＴ基板に限定されない。
　図１（ａ）および（ｂ）は、それぞれ、半導体装置１００Ａの一部を示す断面図および平面図である。
　半導体装置１００Ａは、基板１と、基板１に支持された複数のＴＦＴ１０と、グローバル配線９ｇと、ＴＦＴ１０のゲート電極３を含むゲートメタル層２０と、ＴＦＴ１０のソースおよびドレイン電極９ｓ、９ｄとグローバル配線９ｇとを含むソースメタル層３０と、ＴＦＴ１０およびソースメタル層３０を覆う絶縁保護層１２とを備えている。本明細書では、「グローバル配線９ｇ」は、複数のＴＦＴ１０に共通の信号を供給する配線を指す。
　半導体装置（ＴＦＴ基板）１００Ａは、複数の画素を含む表示領域を有している。各画素にはスイッチング素子としてＴＦＴ（画素用ＴＦＴ）が配置されている。ＴＦＴ基板には、ドライバなどの駆動回路の一部又は全部が設けられていてもよい（モノリシック化）。駆動回路は、ＴＦＴ基板における表示領域以外の領域（非表示領域）に形成される。半導体装置１００Ａにおいて、図１に示すＴＦＴ１０は、画素用ＴＦＴとして画素ごとに配置されていてもよい。その場合、グローバル配線９ｇは、ソースバスラインであってもよい。あるいは、ＴＦＴ１０は、シフトレジスタなどの回路を構成するＴＦＴ（回路用ＴＦＴ）として非表示領域に配置され、グローバル配線９ｇは、回路を構成する配線（例えば幹配線）であってもよい。さらには、画素用ＴＦＴおよび回路用ＴＦＴの両方がＴＦＴ１０であってもよい。半導体装置１００Ａのより具体的な構成は後述する。
　図１（ａ）に示すように、ＴＦＴ１０はボトムゲート構造を有している。ＴＦＴ１０は、ゲート電極３と、ゲート電極３の上に形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された半導体層７と、半導体層７の上に設けられ、半導体層７と電気的に接続されたソース電極９ｓおよびドレイン電極９ｄとを有している。この例では、ソース電極９ｓおよびドレイン電極９ｄは、半導体層７の上面のうちチャネル領域７ｃの両側に位置する部分に接するように形成されている。チャネル領域７ｃの表面は絶縁保護層１２と接している。また、基板１の法線方向から見たとき、半導体層７のうち少なくともチャネル領域７ｃは、ゲート絶縁層５を介してゲート電極３と重なるように配置されている。
　グローバル配線９ｇは、複数のＴＦＴ１０と電気的に接続されている。この例では、グローバル配線９ｇは、ＴＦＴ１０のソース電極９ｓと一体的に形成されている。
　ゲートメタル層２０は、ＴＦＴ１０のゲート電極３を形成する導電膜をパターニングすることによって形成された電極、ゲートバスラインなどの配線、端子等を包含する層を指す。ゲートメタル層２０は、ゲート電極３やゲートバスラインの他、不図示のＣＳバスライン、ＣＳ電極などを含むことがある。
　ソースメタル層３０は、ソース電極９ｓおよびドレイン電極９ｄを形成する導電膜をパターニングすることによって形成された電極、ソースバスラインなどの配線、端子等を包含する層を指す。ソースメタル層３０は、ソース電極９ｓ、ドレイン電極９ｄ、ソースバスラインの他、例えば、不図示のドレイン引出配線・電極（ＣＳバスラインまたはＣＳ電極に対向し、ＣＳ容量を形成する配線・電極）等を含むことがある。また、駆動回路を構成する配線、回路素子の電極を含むこともある。ここでは、ソースメタル層３０は、ソース電極９ｓおよびドレイン電極９ｄと、グローバル配線９ｇとを含んでいる。これらに加えて、２つのＴＦＴ１０を接続するトランジスタ間接続配線９ａや、グローバル配線９ｇとＴＦＴ１０とを接続するグローバル配線－トランジスタ間接続配線９ｂなどを含んでいてもよい。
　本実施形態のソースメタル層３０は、下部層３０Ａと、下部層３０Ａの一部上に積み重ねられた上部層３０Ｂとを含んでいる。従って、ソースメタル層３０は、下部層３０Ａおよび上部層３０Ｂを含む部分と、下部層３０Ａを含むが上部層３０Ｂを含まない部分とを有している。本明細書では、下部層３０Ａおよび上部層３０Ｂを含む配線構造を「第１の層構造」、下部層３０Ａを含み、且つ、上部層３０Ｂを含まない配線構造を「第２の層構造」と呼ぶ。下部層３０Ａおよび上部層３０Ｂは、それぞれ、単層であってもよいし、２層以上の積層構造を有していてもよい。第１の層構造における上部層３０Ｂの表面は絶縁保護層１２と接し、第２の層構造における下部層３０Ａの表面は絶縁保護層１２と接していてもよい。
　本実施形態におけるグローバル配線９ｇは、第１の層構造を有している。これに対し、ソース電極９ｓおよびドレイン電極９ｄのうち、少なくともＴＦＴ１０の半導体層７上に位置する部分は、第２の層構造を有している。図示する例では、ソース電極９ｓおよびドレイン電極９ｄのうち、少なくともＴＦＴ１０の半導体層７上に位置する部分は、下部層３０Ａのみから構成されており、グローバル配線９ｇは、下部層３０Ａおよび上部層３０Ｂから構成されている。従って、絶縁保護層１２は、半導体層７上で下部層３０Ａと接し、グローバル配線９ｇの上部層３０Ｂは絶縁保護層１２と接している。
　なお、半導体装置１００Ａが３以上のＴＦＴを有する場合、そのうちの少なくとも２つのＴＦＴが上述した構成を有していればよい。また、半導体装置１００Ａにおいて、複数のＴＦＴ１０に共通の信号を供給する配線のうち少なくとも一部が上述した配線構造を有していればよい。
　本実施形態によると、ソースメタル層３０において、グローバル配線９ｇの厚さや材料と、半導体層７上のソース電極９ｓおよびドレイン電極９ｄの厚さや材料とを、互いに独立して制御することができる。したがって、グローバル配線９ｇの抵抗を低く抑えつつ、ＴＦＴ１０に対する絶縁保護層１２の被覆性を向上させることができる。以下、本実施形態の利点を詳しく説明する。
　本実施形態では、ソースメタル層３０の構造を部分的に異ならせることができる。このため、ソースメタル層３０内の電極・配線などの構造を、その用途や形成されている位置などに応じて、個別に最適化することが可能である。
　また、半導体層７上のソース電極９ｓおよびドレイン電極９ｄを、グローバル配線９ｇよりも薄く形成できる。これにより、グローバル配線９ｇの抵抗を低く抑えつつ、ソース電極９ｓおよびドレイン電極９ｄの段差に起因して絶縁保護層１２に鬆が発生する等の被覆性の低下を抑制できる。この結果、不純物や水分が半導体層７に侵入することによるＴＦＴ特性の低下を抑制できる。
　図示する例では、ゲート電極３におけるチャネル長方向の幅が、半導体層７におけるチャネル長方向の幅よりも大きい。このような場合には、基板１の表面の法線方向から見たとき、ソース電極９ｓおよびドレイン電極９ｄのうち少なくともゲート電極３と重なる部分が第２の層構造を有していてもよい。これにより、絶縁保護層１２の被覆性の低下による半導体層７の電気特性の変動などをより効果的に抑制できる。
　さらに、ソース電極９ｓおよびドレイン電極９ｄの厚さと、グローバル配線９ｇの厚さとを別個に制御できるので、半導体層７上のソース電極９ｓおよびドレイン電極９ｄの厚さを増大させることなく、グローバル配線９ｇの厚さを従来よりも増加させることが可能になる。従って、絶縁保護層１２の被覆性を確保しつつ、配線抵抗をさらに低減し、回路性能を向上させることができる。
　ＴＦＴ１０のソース電極９ｓおよびドレイン電極９ｄを下部層３０Ａのみで構成し、上部層３０ＢはＴＦＴ１０を構成しなくてもよい。この場合、下部層３０ＡをＴＦＴ１０の外部（ＴＦＴ１０の半導体層７およびその近傍の領域の外部）まで延伸し、他のＴＦＴまたは配線との接続に用いてもよい。これにより、絶縁保護層１２の被覆性低下によるＴＦＴ１０の劣化をより効果的に抑制できる。なお、ソース電極９ｓは、ソースメタル層３０のうち、基板１の法線方向から見たときに半導体層７と重なり、且つ、ＴＦＴ１０のソースとして機能する部分を指し、ドレイン電極９ｄは、ソースメタル層３０のうち、基板１の法線方向から見たときに半導体層７と重なり、且つ、ＴＦＴ１０のドレインとして機能する部分を指す場合がある。この場合、上述した「ＴＦＴ１０の外部」とは、基板１の法線方向から見たときに、半導体層７、ソース電極９ｓおよびドレイン電極９ｄによって規定される領域（ＴＦＴ領域）以外の領域を指す。
　図示する例では、ＴＦＴ１０としてチャネルエッチ構造のＴＦＴを用いている。一般に、チャネルエッチ構造のＴＦＴを形成するプロセスでは、ソースおよびドレイン電極を形成するためのエッチング工程において、半導体層のチャネル領域がダメージを受け易いという問題がある。エッチング工程では、例えば、半導体層の表面上に導電膜を堆積し、この導電膜の異方性エッチングを行うことにより、ソース電極とドレイン電極とに分離する。このとき、導電膜が厚くなると、導電膜の厚さのばらつきが大きくなるため、異方性エッチングによって半導体層のチャネル領域となる部分が除去される量（オーバーエッチング量）が大きくなる。なお、「オーバーエッチング量」は、被エッチング材料である導電材料を除去してから、その下地の材料である半導体材料がエッチングに曝される量を指す。オーバーエッチング量が大きくなると、半導体層の受けるダメージも大きくなり、安定したＴＦＴ特性が得られない可能性がある。特に、半導体層として酸化物半導体層を用いる場合には、エッチング工程で受けるダメージによる特性劣化が顕著である。これに対し、本実施形態では、半導体層７上に形成する導電膜を従来よりも薄くできるので、ソース電極９ｓおよびドレイン電極９ｄを形成するためのエッチング工程において半導体層７のオーバーエッチング量を小さく抑えることができる。従って、半導体層７のダメージを低減できるので、ＴＦＴ特性の低下を抑制できる。
　半導体層７上のソース電極９ｓおよびドレイン電極９ｄの厚さ、すなわち下部層３０Ａの厚さｔAは例えば２００ｎｍ以下、より好ましくは１００ｎｍ以下である。これにより、絶縁保護層１２の被覆性の低下をより確実に抑制できる。また、異方性エッチングによる半導体層７のダメージをより効果的に低減できる。一方、下部層３０Ａの厚さｔAが例えば３００ｎｍ以上であれば、ＴＦＴの抵抗をより小さく抑えることができる。
　グローバル配線９ｇの厚さ、すなわち下部層３０Ａと上部層３０Ｂとの合計厚さｔBは例えば３００ｎｍ以上、より好ましくは４００ｎｍ以上である。これにより、グローバル配線９ｇの抵抗をより低く抑えることができるので、ＴＦＴ１０を含む回路の動作速度をより効果的に高めることが可能である。一方、加工性などの観点から、厚さｔBは、５００ｎｍ以下であることが好ましい。
　なお、第１の層構造における下部層３０Ａの厚さと、第２の層構造における下部層３０Ａの厚さとは略同じである。ただし、上部層３０Ｂをエッチングで除去する際に下部層３０Ａの表層も除去される場合がある。この場合には、第１の層構造における下部層３０Ａの方が、第２の層構造における下部層３０Ａよりも厚くなる。
　下部層３０Ａは上部層３０Ｂよりも薄くてもよい。これにより、より効果的に、グローバル配線９ｇの低抵抗化と、ＴＦＴ特性の低下の抑制とを図ることができる。上部層３０Ｂの厚さは、下部層３０Ａの厚さの例えば２倍以上１０倍以下であってもよい。
　図示する例では、トランジスタ間接続配線９ａおよびグローバル配線―トランジスタ間接続配線９ｂは、何れも、第２の層構造を有している。なお、これらの接続配線９ａ、９ｂの一部は第１の層構造を有していてもよい。接続配線９ａ、９ｂの配線構造は、最も近接するＴＦＴ１０との距離に応じて、適宜選択され得る。
　トランジスタ間接続配線９ａが第２の層構造を有していると、隣接するＴＦＴ１０の間に部分的に上部層３０Ｂを形成する必要がない。従って、リソグラフィーによる設計マージンを考慮して、隣接するＴＦＴ１０の間の距離Ｄを増加させなくてもよいので、トランジスタ間接続配線９ａを第１の層構造とする場合と比べて、隣接するＴＦＴ１０の間の距離Ｄを小さくできる。ここでいう距離Ｄは、基板１の表面の法線方向から見たときの２つの半導体層７の最短距離を指す。
　半導体層７およびその近傍を含む領域では、ソースメタル層３０は第２の層構造を有していることが好ましい。半導体層７の近傍にソースメタル層３０の第１の層構造を有する部分が設けられていると、上部層３０Ｂの端部に生じる段差によって絶縁保護層１２の被覆性が低下し、半導体層７に水分等が浸入するおそれがある。基板１の表面の法線方向から見たときの半導体層７と上部層３０Ｂの端部との最短距離を距離Ｅとすると、距離Ｅは例えば３μｍ以上、より好ましくは１０μｍ以上である。なお、距離Ｅは、プロセスマージン、上部層３０Ｂの厚さや絶縁保護層１２の材料などによって適宜選択され得る。本実施形態では、上部層３０Ｂは、ＴＦＴ１０から十分に離れて半導体層７やゲート電極３による段差の影響が小さくなった領域上、例えばゲート絶縁層５の表面が略平坦になった領域上に配置されている。これにより、より効果的に半導体層７への水分等の浸入を抑制できる。
　下部層３０Ａは第１の層を含み、上部層３０Ｂは、第１の層と異なる材料を用いて第１の層上に形成された第２の層を含んでいてもよい。これにより、エッチングレートの差を利用して、下部層３０Ａおよび上部層３０Ｂを形成するためのパターニングを行うことができる。なお、下部層３０Ａは、第１の層のみから構成されていてもよいし、第１の層の下側（基板側）に他の層をさらに有していてもよい。同様に、上部層３０Ｂは、第２の層のみから構成されていてもよいし、第２の層の上に他の層をさらに有していてもよい。
　本実施形態の半導体装置１００Ａは、グローバル配線９ｇを含むグローバル配線領域Ｇと、ＴＦＴ１０を含むローカル配線領域Ｌとを含み、ソースメタル層３０のうちグローバル配線領域Ｇ内に位置する部分は第１の層構造、ローカル配線領域Ｌ内に位置する部分は第２の層構造を有してもよい。ローカル配線領域Ｌは、ＴＦＴ１０およびその近傍を含む領域に配置され、グローバル配線領域Ｇは、ＴＦＴ１０およびその近傍以外の領域に配置される。複数のＴＦＴ１０が近接して配置された領域をローカル配線領域Ｌとし、複数のローカル配線領域Ｌの間に位置する領域をグローバル配線領域Ｇとしてもよい。
　基板１の表面の法線方向から見たとき、グローバル配線領域Ｇは、最も近接するＴＦＴ１０の半導体層７から例えば５μｍ以上離れていることが好ましい。このように、ソースメタル層３０のうち第１の層構造を有する厚い部分をグローバル配線領域Ｇ内に限定することによって、基板面内におけるＴＦＴ１０の半導体層７と上部層３０Ｂの端部との距離を十分に確保できるので、半導体層７の近傍にける絶縁保護層１２の被覆性の低下をより確実に抑制できる。
　ローカル配線領域Ｌおよびグローバル配線領域Ｇをどのように配置するかは、ＴＦＴ１０を含む回路の構成や、ＴＦＴ１０の半導体層７とグローバル配線９ｇとの距離などによって適宜選択され得る。ソースメタル層３０が図１（ｂ）に示すパターンを有する場合を例に説明すると、図２（ａ）に示すように、基板１の法線方向から見たとき、グローバル配線９ｇから突出した配線（突出部）全体を含むようにローカル配線領域Ｌを配置してもよい。あるいは、図２（ｂ）に示すように、突出部の一部のみを含むようにローカル配線領域Ｌを配置してもよい。この場合には、突出部のうちグローバル配線９ｇに近い部分は第１の層構造、ＴＦＴ１０に近い部分は第２の層構造を有する。グローバル配線９ｇとＴＦＴ１０とが比較的近い場合には、図２（ｃ）に示すように、グローバル配線９ｇの一部を含むようにローカル配線領域Ｌを配置してもよい。さらに、図２（ｄ）に示すように、ローカル配線領域Ｌがグローバル配線９ｇ（例えばソースバスライン）を横切るように配置されていてもよい。この場合には、グローバル配線９ｇにおいて上部層３０Ｂが分断され、上部層３０Ｂが分断された部分は下部層３０Ａのみから構成される。なお、グローバル配線領域Ｇとローカル配線領域Ｌとは、部分的に重なり合うように配置されていてもよい。
　＜半導体装置１００Ａの製造方法＞
　次に、図３～図５を参照して、半導体装置１００Ａの製造方法の一例を説明する。
　図３（ａ）～（ｇ）および図４（ｈ）～（ｌ）は、半導体装置１００Ａの製造方法を説明するための工程断面図である。また、図５（ａ）および（ｂ）は、それぞれ、図３（ｇ）および図４（ｈ）に対応する平面図である。
　まず、図３（ａ）に示すように、ガラス基板などの基板１上に、ゲート電極３、ゲートバスライン（図示せず）および接続用配線（図示せず）を含むゲートメタル層２０を形成する。ゲートメタル層２０は、基板１の上に、スパッタ法を用いてゲート用導電膜（図示せず）を形成し、マスクを用いてゲート用導電膜のパターニングを行うことによって形成される。
　基板１は、典型的には透明基板であり、例えば、ガラス基板である。ガラス基板の他、プラスチック基板を用いることもできる。プラスチック基板は、熱硬化性樹脂または熱可塑性樹脂で形成された基板、さらには、これらの樹脂と無機繊維（例えば、ガラス繊維、ガラス繊維の不織布）との複合基板であってもよい。また、耐熱性を有する樹脂材料として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド樹脂を用いることができる。
　ゲートメタル層２０の材料として、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、チタン（Ｔｉ）等の金属またはこれらの少なくとも１つを含む合金、もしくは、これらの金属窒化物を用いることができる。ここでは、ゲート用導電膜として、例えばＴｉ／Ａｌ／Ｔｉ膜（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）を用いる。
　続いて、図３（ｂ）に示すように、ゲートメタル層２０を覆うようにゲート絶縁層５を形成する。ゲート絶縁層５は、例えばＣＶＤ法を用いて形成される。ゲート絶縁層５の材料としては、例えば、酸化珪素（ＳｉＯx）、窒化珪素（ＳｉＮx）、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）を用いることができる。ゲート絶縁層５は単層膜であってもよいし、積層膜であってもよい。ここでは、ゲート絶縁層５は、例えば厚さが１００ｎｍ以上５００ｎｍ以下のＳｉＯ2膜である。
　次いで、図３（ｃ）に示すように、島状の半導体層７を形成する。具体的には、まず、スパッタ法を用いて酸化物半導体膜（図示せず）をゲート絶縁層５の上に形成する。ここでは、酸化物半導体膜として、例えば厚さが３０ｎｍ以上３００ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜を形成する。この後、フォトリソグラフィにより、酸化物半導体膜のパターニングを行い、島状の半導体層（ここでは酸化物半導体層）７を得る。
　酸化物半導体膜および半導体層７は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　なお、酸化物半導体膜の材料は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体以外の酸化物半導体、例えばＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）、酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）、酸化カドミウム（ＣｄＯ）を用いてもよい。また、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることもできる。あるいは、酸化物半導体膜の代わりに他の半導体膜（シリコン半導体膜など）を用いてもよい。
　この後、図３（ｄ）に示すように、例えばスパッタ法により、ゲート絶縁層５および半導体層７の上に、第１導電膜３０Ａ’と第２導電膜３０Ｂ’とをこの順で形成し、積層構造（ここでは２層構造）を有するソース用導電膜３０’を形成する。第１導電膜３０Ａ’および第２導電膜３０Ｂ’の材料として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。各導電膜３０Ａ’、３０Ｂ’は単層膜であってもよいし、積層膜であってもよい。
　第１導電膜３０Ａ’の材料として、第２導電膜３０Ｂ’の材料よりも、第２導電膜３０Ｂ’をエッチングする際のエッチングレートの低いものを用いると、第２導電膜３０Ｂ’のみを容易にパターニングすることができる。また、第１導電膜３０Ａ’の厚さを、第２導電膜３０Ｂ’の厚さよりも小さくしてもよい。これにより、ソースメタル層のうち第１の層構造を有する部分をより薄くできる。さらに、第２導電膜３０Ｂ’のシート抵抗は第１導電膜３０Ａ’のシート抵抗よりも低くてもよい。これにより、グローバル配線の抵抗をより低くできるので、回路特性を向上できる。第１導電膜３０Ａ’は、例えばＴｉ、ＷあるいはＭｏを含む。ＴｉやＭｏは、他の金属（Ａｌ、Ｃｕ等）よりも酸化物半導体に作用しにくいので、ソースメタル層３０から酸化物半導体層７に金属が作用することによるＴＦＴ特性の低下を抑制できる。第２導電膜３０Ｂ’は、例えばＡｌまたはＣｕを含む。Ａｌ膜やＣｕ膜は、比較的低抵抗で、加工性に優れるという利点を有する。ここでは、第１導電膜３０Ａ’として、厚さが２０以上１５０以下（例えば７０ｎｍ）のＴｉ膜を形成し、第２導電膜３０Ｂ’として、厚さが１００ｎｍ以上５００ｎｍ以下（例えば３００ｎｍ）のＡｌ膜を形成する。
　次に、図３（ｅ）に示すように、ソース用導電膜３０’の上に、第１のマスクを用いて第１のフォトレジスト５１を形成する。第１のフォトレジスト５１は、グローバル配線となる部分を少なくとも覆い、且つ、半導体層７上を覆わないように配置される。ここでは、第１のフォトレジスト５１で覆われた領域が、第１の層構造を有する配線や電極を形成するグローバル配線領域Ｇに相当し、第１のフォトレジスト５１で覆われていない領域が、ＴＦＴおよび第２の層構造を有する配線や電極を形成するローカル配線領域Ｌに相当するように、第１のマスクのマスクデーターを設計する。
　次いで、図３（ｆ）に示すように、第２導電膜３０Ｂ’のうち第１のフォトレジスト５１で覆われていない部分を、ドライエッチング法またはウェットエッチング法により除去する。何れのエッチング方法を用いる場合でも、第２導電膜３０Ｂ’のエッチングレートよりも第１導電膜３０Ａ’のエッチングレートが低くなるように、これらの膜３０Ａ’、３０Ｂ’の材料とエッチング方法とを選択する。これによって、第１のフォトレジスト５１で覆われていない領域では、第２導電膜３０Ｂ’のみがパターニングされ、第１導電膜３０Ａ’はほとんどエッチングされない。
　この後、図３（ｇ）に示すように、第１のフォトレジスト５１を除去する。図３（ｇ）に対応する平面図を図５（ａ）に示す。図３（ｇ）および図５（ａ）から分かるように、グローバル配線領域Ｇに亘って第２導電膜３０Ｂ’が形成されている。ローカル配線領域Ｌでは、第２導電膜３０Ｂ’が除去され、第１導電膜３０Ａ’の上面が露出している。
　次に、図４（ｈ）に示すように、第２のマスクを用いて、ソース用導電膜３０’の上に第２のフォトレジスト５２を形成する。ここでは、第２のマスクは、ローカル配線領域Ｌにおいて、ＴＦＴのドレイン電極およびソース電極と、トランジスタ間接続配線などの配線（ローカル配線）のパターンを規定し、且つ、グローバル配線領域Ｇにおいては、グローバル配線などの第１の層構造を有する配線のパターンを規定するように設計される。第２のフォトレジスト５２のパターンを図５（ｂ）に例示する。
　次いで、図４（ｉ）に示すように、第２導電膜３０Ｂ’のうち第２のフォトレジスト５２で覆われていない部分をドライエッチング法またはウェットエッチング法により除去する。何れのエッチング方法を用いる場合でも、第２導電膜３０Ｂ’のエッチングレートよりも第１導電膜３０Ａ’のエッチングレートが低くなるように、これらの膜３０Ａ’、３０Ｂ’の材料とエッチング方法とを選択する。従って、第２のフォトレジスト５２で覆われていない領域でも、第２導電膜３０Ｂ’のみがパターニングされ、第１導電膜３０Ａ’はほとんどエッチングされない。
　これにより、グローバル配線領域Ｇにおいて、第２導電膜３０Ｂ’がパターニングされて、グローバル配線に用いられる上部層３０Ｂが得られる。一方、ローカル配線領域Ｌにおいては、前エッチング工程（図３（ｆ））で既に第２導電膜３０Ｂ’が除去されているので、第２のフォトレジスト５２の開口部分には第１導電膜３０Ａ’が露出している。このエッチング工程では、露出している第１導電膜３０Ａ’はパターニングされない。なお、半導体層７のチャネル領域となる部分は第１導電膜３０Ａ’で覆われているため、このエッチング工程によってチャネル領域となる部分がダメージを受けることを抑制できる。
　続いて、図４（ｊ）に示すように、第２のフォトレジスト５２を再度エッチンングマスクとして用いて、第１導電膜３０Ａ’のうち第２のフォトレジスト５２で覆われていない部分をエッチングにより除去する。エッチング方法として、例えばＲＩＥ（リアクティブイオンエッチング）法などのドライエッチング法またはウェットエッチング法を用いる。これにより、第１導電膜３０Ａ’から下部層３０Ａを得る。このようにして、下部層３０Ａおよび上部層３０Ｂを含むソースメタル層３０が得られる。
　本実施形態では、ローカル配線領域Ｌにおいては、下部層３０Ａから構成されるソース電極９ｓ、ドレイン電極９ｄが得られ、これにより、ＴＦＴ１０が製造される。さらに、トランジスタ間接続配線９ａなどの、下部層３０Ａから構成されるローカル配線が形成される。一方、グローバル配線領域Ｇにおいては、下部層３０Ａと上部層３０Ｂとの積層構造（第１の層構造）を有するグローバル配線９ｇが形成される。この後、図４（ｋ）に示すように、第２のフォトレジスト５２を除去する。
　次いで、図４（ｌ）に示すように、例えばＣＶＤ装置を用いて、ＴＦＴ１０およびソースメタル層３０を覆う絶縁保護層（パシベーション層）１２を設ける。絶縁保護層１２は、ＳｉＯx、ＳｉＮx、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）またはＴａ2Ｏ5（酸化タンタル）などから形成されていてもよい。絶縁保護層１２の厚さは、特に限定しないが例えば１００ｎｍ以上３００ｎｍ以下である。ここでは、絶縁保護層１２として、ＳｉＯ2膜をプラズマＣＶＤ法によって形成する。
　この後、図示しないが、絶縁保護層１２の上に平坦化膜を形成してもよい。平坦化膜は、例えば、絶縁保護層１２上に感光性有機膜を塗布し、これを硬化することによって得ることができる。このようにして、半導体装置１００Ａが製造される。
　上述した製造方法によると、ＴＦＴ１０のドレイン電極９ｄおよびソース電極９ｓを、第１導電膜３０Ａ’のみから形成することが可能となり、ＴＦＴ１０の近傍において絶縁保護層１２の下地に生じる段差を低減できる。この結果、ＴＦＴ１０の近傍における絶縁保護層１２の被覆性の劣化を抑制できる。また、ソース電極９ｓおよびドレイン電極９ｄを形成するためのエッチング工程（ソース・ドレイン分離工程）では、第１導電膜３０Ａ’のみがパターニングされるので、パターニングの際に半導体層７のチャネルとなる部分に与えるダメージを抑制できる。特に第１導電膜３０Ａ’の厚さが小さい場合、この効果が顕著である。
　さらに、グローバル配線領域Ｇでは、グローバル配線９ｇの厚さを、ソース電極９ｓ、ドレイン電極９ｄやローカル配線などの厚さとは独立して任意に設定できる。従って、グローバル配線９ｇの厚さを増加させることが可能となり、低抵抗配線を実現できる。
　本実施形態の半導体装置１００Ａの製造方法は上記方法に限定されない。以下、半導体装置１００Ａの製造方法の他の例を説明する。
　図６（ａ）～（ｇ）および図７（ｈ）～（ｋ）は、半導体装置１００Ａの他の製造方法を説明するための工程断面図である。また、図８（ａ）および（ｂ）は、それぞれ、図６（ｇ）および図７（ｈ）に対応する平面図である。なお、図３～図５と同様の構成要素には同じ参照符号を付し、説明を省略する。
　まず、図６（ａ）～（ｄ）に示すように、基板１上に、ゲート電極３を含むゲートメタル層２０、ゲート絶縁層５、ＴＦＴの活性層となる島状の半導体層７を形成する。次いで、ゲート絶縁層５および半導体層７の上に、第１導電膜３０Ａ’と第２導電膜３０Ｂ’とをこの順で形成することにより、ソース用導電膜３０’を形成する。これらの形成方法は、図３（ａ）～（ｄ）を参照しながら前述した方法と同様である。また、各層の材料や厚さも、前述した材料や厚さと同様である。
　次いで、図６（ｅ）に示すように、ソース用導電膜３０’の上に、第３のマスクを用いて第３のフォトレジスト５３を形成する。第３のフォトレジスト５３は、グローバル配線などの第１の層構造を有する配線のパターンを規定するように設計されている。
　次いで、図６（ｆ）に示すように、第２導電膜３０Ｂ’のうち第３のフォトレジスト５３で覆われていない部分をエッチングにより除去する。エッチング方法は、図３（ｆ）を参照しながら前述した方法と同様である。これにより、第２導電膜３０Ｂ’から上部層３０Ｂを得る。
　この後、図６（ｇ）に示すように、第３のフォトレジスト５３を除去する。図６（ｇ）に対応する平面図を図８（ａ）に示す。図６（ｇ）および図８（ａ）から分かるように、グローバル配線などの第１の層構造を有する配線が形成される領域には上部層３０Ｂが形成され、それ以外の領域では、第１導電膜３０Ａ’の上面が露出している。
　次に、図７（ｈ）に示すように、第４のマスクを用いて、ソース用導電膜３０’の上に第４のフォトレジスト５４を形成する。ここでは、第４のマスクは、ローカル配線領域Ｌにおいて、ＴＦＴのドレイン電極およびソース電極と、トランジスタ間接続配線などの配線（ローカル配線）のパターンを規定し、且つ、グローバル配線領域Ｇにおいては、グローバル配線などの第１の層構造を有する配線のパターンを規定するように設計される。第４のフォトレジスト５４のパターンを図８（ｂ）に例示する。図示するように、第４のフォトレジスト５４の開口部分には第１導電膜３０Ａ’が露出している。
　次いで、図７（ｉ）に示すように、第１導電膜３０Ａ’のうち第４のフォトレジスト５４で覆われていない部分をドライエッチング法またはウェットエッチング法により除去する。これにより、第１導電膜３０Ａ’から下部層３０Ａを得る。このようにして、下部層３０Ａおよび上部層３０Ｂを含むソースメタル層３０が得られる。
　本実施形態では、ローカル配線領域Ｌにおいては、下部層３０Ａから構成されるソース電極９ｓ、ドレイン電極９ｄが得られ、これにより、ＴＦＴ１０が製造される。さらに、トランジスタ間接続配線９ａなどの、下部層３０Ａから構成されるローカル配線が形成される。一方、グローバル配線領域Ｇにおいては、下部層３０Ａと上部層３０Ｂとの積層構造（第１の層構造）を有するグローバル配線９ｇが形成される。この後、図７（ｊ）に示すように、第２のフォトレジスト５２を除去する。
　次いで、図７（ｋ）に示すようにＴＦＴ１０およびソースメタル層３０を覆う絶縁保護層（パシベーション層）１２を設ける。絶縁保護層１２の材料や厚さおよび形成方法は、図４（ｌ）を参照しながら前述した材料、厚さおよび形成方法と同じである。この後、図示しないが、絶縁保護層１２の上に平坦化膜を形成してもよい。このようにして、半導体装置１００Ａが製造される。
　上述した製造方法を用いても、図３～図５を参照しながら前述した方法と同様の効果が得られる。
　また、図３～図５を参照しながら前述した方法において、第２のマスクとして多階調マスクを用いても良い。以下、第２のマスクに代わってハーフトーンマスクを用いた例を説明する。
　図９（ａ）～（ｇ）は、半導体装置１００Ａの製造方法のさらに他の例を説明するための工程断面図である。
　まず、図９（ａ）に示すように、基板１に、ゲート電極３を含むゲートメタル層２０、ゲート絶縁層５、半導体層７、第１導電膜３０Ａ’および第２導電膜３０Ｂ’を形成する。この後、第１のフォトレジストを用いて、第２導電膜３０Ｂ’のうちローカル配線領域Ｌに位置する部分を除去する。これらの層の形成方法や第２導電膜３０Ｂ’のエッチング方法は、図３（ａ）～（ｇ）を参照しながら前述した方法と同様である。また、各層（あるいは膜）の材料や厚さも前述した材料や厚さと同様である。
　次いで、図９（ｂ）に示すように、第５のマスクを用いて、ソース用導電膜３０’の上に第５のフォトレジスト５５を形成する。ここでは、第５のマスクとして多階調マスクを用いる。
　多階調マスクを用いて、フォトレジスト膜を露光することによって、１回の露光工程で、３つの互いに異なる露光量（最小値、最大値およびこれらの間の中間値）で露光された領域が形成され、これを現像することによって、第５のフォトレジスト５５を形成することができる。露光量が中間値となる領域は、ハーフトーンマスクによって規定される。フォトレジスト膜をネガ型のフォトレジストを用いて形成すると、露光量が最大の領域の膜厚が最も大きく、露光量が最小の領域に開口部が形成され、露光量が中間の領域に凹部（露光量が最大の領域よりも薄い部分）が形成される。ポジ型のフォトレジストを用いると、露光量が最小の領域の膜厚が最も大きく、露光量が最大の領域に開口部が形成され、露光量が中間の領域に凹部が形成される。
　第５のマスクは、ローカル配線領域Ｌにおいて、ＴＦＴのドレイン電極およびソース電極と、トランジスタ間接続配線などの配線（ローカル配線）のパターンを規定し、且つ、グローバル配線領域Ｇにおいては、グローバル配線などの第１の層構造を有する配線のパターンを規定するように設計されている。さらに、露光量が中間の領域は、ローカル配線領域Ｌにおける、ＴＦＴのドレイン電極およびソース電極およびトランジスタ間接続配線などの配線（ローカル配線）のパターンが形成されない領域ｘを規定するように設計されている。
　従って、現像によって得られる第５のフォトレジスト５５は、ローカル配線領域Ｌにおける領域ｘで凹部を有する。すなわち、電極および配線のパターンを規定する領域よりも薄くなる。また、グローバル配線領域Ｇにおける配線のパターンが形成されない領域ｙに開口部を有する。
　次いで、図９（ｃ）に示すように、第２導電膜３０Ｂ’のうち第５のフォトレジスト５５で覆われていない部分、すなわち領域ｙに位置する部分をドライエッチング法またはウェットエッチング法により除去する。何れのエッチング方法を用いる場合でも、第２導電膜３０Ｂ’のエッチングレートよりも第１導電膜３０Ａ’のエッチングレートが低くなるように、これらの膜３０Ａ’、３０Ｂ’の材料とエッチング方法とを選択する。従って、第５のフォトレジスト５５で覆われていない第２導電膜３０Ｂ’のみがパターニングされ、第１導電膜３０Ａ’はほとんどエッチングされない。これにより、グローバル配線領域Ｇにおいて、第２導電膜３０Ｂ’がパターニングされて、グローバル配線に用いられる上部層３０Ｂが得られる。
　一方で、ローカル配線領域Ｌは第５のフォトレジスト５５で覆われている。この例では、ＴＦＴのソースおよびドレイン電極、トランジスタ間接続配線などのローカル配線のパターンは第５のフォトレジスト５５の厚い部分で覆われ、上記パターン以外の領域（ｘ）は第５のフォトレジスト５５の薄い部分で覆われている。このため、第１導電膜３０Ａ’のうちローカル配線領域Ｌに位置する部分は、このエッチング工程でパターニングされないだけでなく、エッチング雰囲気に曝されることもない。
　次いで、図９（ｄ）に示すように、第５のフォトレジスト５５をそのまま用い、アッシング処理を行うことによって、第５のフォトレジスト５５の厚さを減少させる。これにより、第５のフォトレジスト５５のうち領域ｘに位置する薄い部分が除去され、第１導電膜３０Ａ’が露出する。アッシング処理後の第５のフォトレジスト５５は、領域ｘおよび領域ｙで開口部を有する。
　次いで、図９（ｅ）に示すように、アッシング処理後の第５のフォトレジスト５５を用いて、第１導電膜３０Ａ’のうち第５のフォトレジスト５５で覆われていない部分（開口部によって露出している部分）をエッチングにより除去する。エッチング方法として、例えばドラインエッチング法またはウェットエッチング法を用いる。これにより、第１導電膜３０Ａ’のうち領域ｘおよび領域ｙに位置する部分が除去され、下部層３０Ａとなる。このようにして、下部層３０Ａおよび上部層３０Ｂを含むソースメタル層３０が得られる。
　この例では、前述した製造方法と同様に、ローカル配線領域Ｌにおいては、下部層３０Ａから構成されるソース電極９ｓ、ドレイン電極９ｄが得られ、これにより、ＴＦＴ１０が製造される。さらに、トランジスタ間接続配線９ａなどの、下部層３０Ａから構成されるローカル配線が形成される。一方、グローバル配線領域Ｇにおいては、下部層３０Ａと上部層３０Ｂとの積層構造（第１の層構造）を有するグローバル配線９ｇが形成される。この後、図９（ｆ）に示すように、第５のフォトレジスト５５を除去する。
　次いで、図９（ｇ）に示すように、ＴＦＴ１０およびソースメタル層３０を覆う絶縁保護層（パシベーション層）１２を設ける。絶縁保護層１２の材料や厚さおよび形成方法は、図４（ｌ）を参照しながら前述した材料、厚さおよび形成方法と同じである。この後、図示しないが、絶縁保護層１２の上に平坦化膜を形成してもよい。このようにして、半導体装置１００Ａが製造される。
　上記の製造方法によると、図３～図５または図６～図８を参照して前述した方法と同様の効果が得られる。さらに、上記の製造方法によると、半導体層７のチャネルとなる部分を第１導電膜３０Ａ’および第５のフォトレジスト５５の両方で覆った状態で、上部層３０Ｂを形成するためのエッチングを行うことができる。従って、第１導電膜３０Ａ’がエッチング雰囲気でダメージを受け難くなるので、半導体層７のチャネル領域となる部分をより確実に保護することが可能になる。
　（第２の実施形態）
　図１０は、本発明による第２の実施形態の半導体装置１００Ｂを例示する断面図である。半導体装置１００Ｂは、半導体層のチャネル領域を覆うエッチストップ層を有している点で、図１に示す半導体装置１００Ａと異なっている。図１０では、図１と同様の構成要素には同じ参照符号を付している。
　半導体装置１００Ｂは、半導体層７とソース電極９ｓおよびドレイン電極９ｄとの間に、エッチストップ層８を備えている。エッチストップ層８は、半導体層７の少なくともチャネル領域７ｃを覆うように設けられている。エッチストップ層８は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはそれらの積層膜であってもよい。エッチストップ層８の厚さは例えば５０ｎｍ以上４００ｎｍ以下である。ソース電極９ｓおよびドレイン電極９ｄは、それぞれ、半導体層７の表面のうちエッチストップ層８で覆われていない部分と接するように配置されている。なお、ソース電極９ｓおよびドレイン電極９ｄは、それぞれ、エッチストップ層８に形成された開口部内で半導体層７と接していてもよい。また、エッチストップ層８は、ゲート絶縁層５と同様に、基板１の略全体に延設されていてもよい。その他の構成は、半導体装置１００Ａと同様であるため、説明を省略する。
　本実施形態によると、第１の実施形態と同様の効果が得られる。具体的には、絶縁保護層１２の被覆性の低下によるＴＦＴ特性の悪化を抑制できる。また、グローバル配線９ｇの抵抗を抑えることによって、回路特性を向上できる。なお、本実施形態では、ソース電極９ｓおよびドレイン電極９ｄを形成する際のエッチング工程において、半導体層７のチャネル領域となる部分がエッチストップ層８によって保護されている。従って、第１の実施形態と比べて、エッチングによって半導体層７の受けるダメージをより確実に抑制できる。
　半導体装置１００Ｂは、半導体層７のパターニング後、ソース用導電膜３０’を形成する前に、エッチストップ層８を形成する以外は、半導体装置１００Ａと同様の方法で製造され得る。エッチストップ層８は、例えば、ＣＶＤ法によって、半導体層７を覆うように酸化シリコン膜（ＳｉＯ2膜）を形成し、これをパターニングすることによって形成できる。
　（第３の実施形態）
　以下、本発明による半導体装置の第３の実施形態を説明する。本実施形態では、液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）において、画素用ＴＦＴとして図１に示すＴＦＴ１０を用いる。
　図１１は、ＴＦＴ基板１００Ｃの一部を例示する平面図であり、ＴＦＴ基板１００Ｃの表示領域の一部を示している。ＴＦＴ基板１００Ｃは、複数の画素１０１を含む表示領域を有している。表示領域には、絶縁基板上に形成された複数のソースバスライン３１と、複数のゲートバスライン２１と、これらの交差部にそれぞれ形成された複数のＴＦＴ（画素用ＴＦＴ）１０と、各画素１０１に形成された画素電極４１とが設けられている。各画素１０１には補助容量（図示せず）が設けられていてもよい。
　ＴＦＴ１０は、例えば図１（ａ）に示すような構成を有している。各ＴＦＴ１０のソース電極９ｓはソースバスライン３１に、ゲート電極３はゲートバスライン２１に、ドレイン電極９ｄは画素電極４１に、それぞれ電気的に接続される。
　画素電極４１は、例えば透明導電膜（例えばＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、またはＩＺＯ（登録商標）（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）膜）から形成されている。画素電極４１の厚さは、例えば２０ｎｍ以上２００ｎｍ以下である。
　この例では、ソースバスライン３１がゲートバスライン２１と直交する方向に延びている。ソースバスライン３１とソース電極９ｓとは、ソースバスライン３１の側面からソースバスライン３１と異なる方向に延びている配線９ｂによって接続されている。ソースバスライン３１はグローバル配線９ｇであり、第１の層構造を有している。配線９ｂ、ソース電極９ｓおよびドレイン電極９ｄは第２の層構造を有している。なお、上述したように、ソース電極９ｓおよびドレイン電極９ｄのうち半導体層７上に位置する部分が少なくとも第２の層構造を有していればよく、配線９ｂ、ソース電極９ｓおよびドレイン電極９ｄの構造は上記に限定されない。
　図１１では、図１に示すＴＦＴ１０を画素用ＴＦＴとして用いているが、代わりに図１０に示すようなエッチストップ型ＴＦＴを用いてもよい。また、基板１の非表示領域に周辺回路を一体形成する場合には、周辺回路に用いられる回路用ＴＦＴは、上述した画素用ＴＦＴと同じ構造を有していてもよい。さらに、周辺回路の一部の配線は、ソースバスライン３１と同じ配線構造（第１の層構造）を有していてもよい。
　なお、ここでは、液晶表示装置のアクティブマトリクス基板を例に説明したが、有機ＥＬ表示装置などの他の表示装置のアクティブマトリクス基板に本発明を適用することも可能である。
　（第４の実施形態）
　以下、本発明による半導体装置の第４の実施形態を説明する。本実施形態では、液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）において、図１に示すＴＦＴ１０を回路用ＴＦＴとして用いる。
　図１２（ａ）は、本実施形態のＴＦＴ基板１００Ｄを示す模式的な平面図である。ＴＦＴ基板１００Ｄは、複数の画素１０１を含む表示領域１３０と、表示領域以外の領域（非表示領域）１４０とを有している。非表示領域１４０には、ゲートドライバ１１０およびソースドライバ１２０が設けられている。ゲートドライバ１１０は、ＴＦＴ基板１００Ｄに一体的に形成されている。ソースドライバ１２０は、一体的に形成されていなくてもよく、別途作製されたソースドライバＩＣ等を公知の方法でＴＦＴ基板１００Ｄに実装しても良い。
　ＴＦＴ基板１００Ｄにおける画素１０１の構成を図１２（ｂ）に示す。図１２（ｂ）に示すように、画素１０１は、画素用ＴＦＴと、ソースバスライン３１と、ゲートバスライン２１と、画素電極４１とを有している。画素用ＴＦＴのドレイン電極は画素電極４１に接続され、ソース電極はソースバスライン３１に接続されている。また、画素用ＴＦＴのゲート電極はゲートバスライン２１に接続されている。
　ゲートバスライン２１には、ゲートドライバ１１０の出力が接続されており、線順次に走査される。ソースバスライン３１には、ソースドライバ１２０の出力が接続されており、表示信号電圧（階調電圧）が供給される。
　次に、図１３（ａ）は、ゲートドライバ１１０に含まれるシフトレジスタ１１０Ａの構成を説明するブロック図である。シフトレジスタ１１０ＡはＴＦＴ基板１００Ｄを構成するガラス基板などの絶縁性の基板に支持されている。シフトレジスタ１１０Ａを構成するＴＦＴ（回路用ＴＦＴ）の少なくとも１つは、図１に示すＴＦＴ１０である。
　図１３（ａ）には、シフトレジスタ１１０Ａが有する複数の段（１段目～Ｎ段目）のうち１段目ＳＴＡＧＥ（１）から６段目ＳＴＡＧＥ（６）の６段だけを模式的に示している。各段は、実質的に同一の構造を有し、カスケード接続されている。シフトレジスタ１１０Ａの各段からの出力は、表示領域１３０における各ゲートバスライン２１に与えられる。このようなシフトレジスタ１１０Ａは、例えば、本出願人による国際公開第２０１１／０２４４９９号に記載されている。国際公開第２０１１／０２４４９９号の開示内容の全てを参考のために本明細書に援用する。
　シフトレジスタ１１０Ａの各段は、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、出力信号Ｑを出力するための出力端子と、位相が互いに異なる４つのクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣおよびＣＫＤを受け取る入力端子とを有している。ＳＴＡＧＥ（１）にはセット信号ＳとしてゲートスタートパルスＧＳＰ－Ｏが入力される。各段の出力端子は対応するゲートバスライン２１に接続されている。また、ＳＴＡＧＥ（２）～ＳＴＡＧＥ（Ｎ－１）の出力端子は、それぞれ、次段におけるセット信号を受け取るための入力端子に接続されている。
　図１３（ａ）において、配線ＶＳＳ、ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ２Ｂ、ＣＬＲは幹配線を表している。配線ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ２Ｂはゲートクロック信号用の幹配線、配線ＶＳＳは低電位の直流電圧ＶＳＳ用の幹配線、配線ＣＬＲはクリア信号ＣＬＲ用の幹配線である。これら幹配線は、例えば、シフトレジスタ１１０Ａを基準にして表示領域１３０とは反対側の領域に配設されている。
　図１３（ｂ）は、シフトレジスタ１１０Ａの１つの段（Ｎ段目）に用いられる回路の構成を示す図である。図１３（ｂ）に示すように、この回路は、薄膜トランジスタＭＡ、ＭＢ、ＭＩ、ＭＦ、ＭＪ、ＭＫ、ＭＥ、ＭＬ、ＭＮ、ＭＤおよびキャパシタＣＡＰ１を備えている。これらの薄膜トランジスタ（ＴＦＴ）の導電型は何れもｐ型であるか、あるいは何れもｎ型であることが好ましい。これらのＴＦＴは、例えば酸化物半導体ＴＦＴである。あるいは、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴであってもよい。これらのＴＦＴのうち少なくとも１つ又は全部は、図１を参照しながら前述した構成を有している。
　図１４は、シフトレジスタ１１０Ａのレイアウトを説明するための概略図であり、図１３（ａ）に示す構成に対応している。図１４においてＮ段目（Ｎは正の整数）の回路に着目すると、この回路に与えられる４つのクロック信号のうち第１クロックＣＫＡおよび第２クロックＣＫＢについてはクロック信号用の幹配線から与えられ、薄膜トランジスタＭＦに与えられるべき第３クロックＣＫＣについてはＮ＋１段目の回路から与えられ、薄膜トランジスタＭＫに与えられるべき第４クロックＣＫＤについてはＮ－１段目の回路から与えられている。
　本実施形態では、ソースメタル層は、各段の回路間を接続する幹配線９ｇ、幹配線９ｇと各回路内の特定のＴＦＴ（ここでは薄膜トランジスタＭＩ）とを接続する配線（グローバル－ローカル間接続配線）９ｃ、各回路内のＴＦＴのソースおよびドレイン電極、各回路内のＴＦＴ（ここでは薄膜トランジスタＭＩ、ＭＫ）間を接続する配線（トランジスタ間接続配線）９ａを含む。また、幹配線９ｇは、第１の層構造を有するグローバル配線である。一方、各ＴＦＴのソースおよびドレイン電極は第２の層構造を有している。さらに、この例では、グローバル－ローカル間接続配線９ｃ、トランジスタ間接続配線９ａは、何れも、第２の層構造を有するローカル配線である。
　本実施形態では、例えば、複数の幹配線９ｇが配置された領域をグローバル配線領域Ｇとし、各段の回路が形成された領域をローカル配線領域Ｌとしてもよい。なお、前述したように、グローバル配線領域Ｇとローカル配線領域Ｌとは部分的にオーバーラップしてもよい。
　本実施形態によると、上述した実施形態と同様に、幹配線（グローバル配線）９ｇの構造と、接続配線（ローカル配線）９ａ、９ｂとをそれぞれ最適化することが可能である。したがって、幹配線９ｇの抵抗を小さくして、回路動作の高速性を確保するとともに、パッシベーション膜の被覆性の低下に起因するＴＦＴ特性の変動を抑制できる。
　図１４に示す例では、グローバル－ローカル間接続配線９ｃおよびトランジスタ間接続配線９ａは第２の層構造を有するが、これらの接続配線９ｃ、９ａの一部または全体は第１の層構造を有していてもよい。これらの接続配線９ｃ、９ａの構造は、レイアウトや回路定数に応じて適宜最適化し得る。例えば、配線の低抵抗化が要求される場合には第１の層構造とし、レイアウトの高密度化が要求される場合には第２の層構造としてもよい。
　上述したＴＦＴ基板１００Ａ～１００Ｄは、例えば液晶表示装置に用いられる。図１５を参照しながら、ＴＦＴ基板１００Ａ～１００Ｄを用いた液晶表示装置１０００の構造を説明する。
　液晶表示装置１０００は、ＴＦＴ基板１００と、基板（例えばガラス基板）２００と、液晶層８０とを有している。基板２００の液晶層８０側には、対向電極８２が形成されている。ＴＦＴ基板１００として、例えばＴＦＴ基板１００Ｃまたは１００Ｄを用いることができる。あるいは、前述したＴＦＴ基板１００Ａ、１００Ｂに画素電極４１を形成し、ＴＦＴ基板１００として用いてもよい。液晶表示装置１０００では、画素電極４１と対向電極８２との間に存在する液晶層８０に電圧が印加される。画素電極４１および対向電極８２のそれぞれの液晶層８０側には必要に応じて配向膜（例えば垂直配向膜）が形成される。液晶表示装置１０００は、例えば垂直配向モード（ＶＡモード）液晶表示装置である。もちろん、本発明の実施形態による液晶表示装置はこれに限られず、例えば、ＴＦＴ基板上に、画素電極と対向電極とを有する、例えば、Ｉｎ－Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ（ＩＰＳ）モードやＦｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードのような横電界モードの液晶表示装置にも適用できる。ＩＰＳモードやＦＦＳモードの液晶表示装置のＴＦＴの構造は良く知られているので、説明を省略する。
　また、本発明による実施形態の表示装置は、ＴＦＴ基板と、液晶層などの表示媒体層とを備えていればよく、例えば有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等であってもよい。
　本発明の実施形態は、ＴＦＴを有する種々の半導体装置に広く適用され得る。特に、酸化物半導体ＴＦＴを有する種々の半導体装置に適用すると、酸化物半導体層の劣化を抑制できるので有利である。本発明の実施形態は、例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などにも適用できる。
　１０　ＴＦＴ
　１　　基板
　３　　ゲート電極
　５　　ゲート絶縁層
　７　　半導体層
　７ｃ　チャネル領域
　９ｓ　ソース領域
　９ｄ　ドレイン領域
　９ｇ　グローバル配線
　９ａ　トランジスタ間接続配線
　９ｂ　グローバル配線―トランジスタ間接続配線
　１２　絶縁保護層
　２０　ゲートメタル層
　２１　ゲートバスライン
　３０　ソースメタル層
　３１　ソースバスライン
　４１　画素電極
　５１、５２、５３、５４、５５　フォトレジスト
　１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ　ＴＦＴ基板（半導体装置）

Claims (21)

  1. 　基板と、
    　前記基板に支持された複数の薄膜トランジスタであって、前記複数の薄膜トランジスタのそれぞれは、ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記半導体層の上に設けられ、前記半導体層と電気的に接続されたソース電極およびドレイン電極とを有する、複数の薄膜トランジスタと、
    　前記ソース電極および前記ドレイン電極と、前記ソース電極および前記ドレイン電極と同一の導電膜を用いて形成された、前記複数の薄膜トランジスタに共通の信号を供給するグローバル配線とを含むソースメタル層と、
    　前記複数の薄膜トランジスタおよび前記ソースメタル層を覆う絶縁保護層と
    を備え、
    　前記ソースメタル層は、下部層と、前記下部層の一部上に積み重ねられた上部層とを有しており、
    　前記グローバル配線は、前記下部層および前記上部層を含む第１の層構造を有し、
    　前記ソース電極および前記ドレイン電極のうち少なくとも前記半導体層上に位置する部分は、前記下部層を含み、且つ、前記上部層を含まない第２の層構造を有している半導体装置。
  2. 　前記第１の層構造における前記上部層の表面は前記絶縁保護層と接し、
    　前記第２の層構造における前記下部層の表面は前記絶縁保護層と接している請求項１に記載の半導体装置。
  3. 　前記下部層は第１の層を含み、前記上部層は、前記第１の層と異なる材料を用いて前記第１の層上に形成された第２の層を含む請求項１または２に記載の半導体装置。
  4. 　前記ソースメタル層は、前記グローバル配線と前記複数の薄膜トランジスタのそれぞれとを電気的に接続するグローバル配線―トランジスタ間接続配線をさらに含み、前記グローバル配線―トランジスタ間接続配線は前記第２の層構造を有している請求項１から３のいずれかに記載の半導体装置。
  5. 　前記ソースメタル層は、前記複数の薄膜トランジスタの少なくとも２つを電気的に接続するトランジスタ間接続配線をさらに含み、前記トランジスタ間接続配線は、前記第２の層構造を有している請求項１から４のいずれかに記載の半導体装置。
  6. 　前記下部層は前記上部層よりも薄い請求項１から５のいずれかに記載の半導体装置。
  7. 　前記基板の法線方向から見たとき、前記ソース電極および前記ドレイン電極のうち少なくとも前記ゲート電極と重なる部分は前記第２の層構造を有する請求項１から６のいずれかに記載の半導体装置。
  8. 　前記基板の法線方向から見たとき、前記グローバル配線と前記半導体層との距離は１０μｍ以上である請求項１から７のいずれかに記載の半導体装置。
  9. 　前記複数の薄膜トランジスタのチャネル領域の表面は前記絶縁保護層と接している請求項１から８のいずれかに記載の半導体装置。
  10. 　前記複数の薄膜トランジスタの前記半導体層と前記ソース電極および前記ドレイン電極との間にはエッチストップ層が設けられている請求項１から８のいずれかに記載の半導体装置。
  11. 　シフトレジスタを備え、
    　前記シフトレジスタは、前記複数の薄膜トランジスタのうち少なくとも一部の薄膜トランジスタを含む請求項１から１０のいずれかに記載の半導体装置。
  12. 　複数の画素を有する表示領域を有し、
    　前記複数の画素のそれぞれは、前記複数の薄膜トランジスタのうち少なくとも１つの薄膜トランジスタを含む請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記半導体層は酸化物半導体層である請求項１から１２のいずれかに記載の半導体装置。
  14. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物層である請求項１３に記載の半導体装置。
  15. 　複数の薄膜トランジスタと、前記複数の薄膜トランジスタに共通の信号を供給するグローバル配線とを備えた半導体装置の製造方法であって、
    　基板上に、複数のゲート電極を含むゲートメタル層を形成する工程（ａ）と、
    　前記ゲートメタル層の上にゲート絶縁層を形成する工程（ｂ）と、
    　前記ゲート絶縁層の上に、前記複数の薄膜トランジスタの活性層となる複数の半導体層を形成する工程（ｃ）と、
    　前記半導体層および前記ゲート絶縁層の上に第１導電膜を形成し、次いで、前記第１導電膜上に第２導電膜を形成する工程（ｄ）と、
    　前記第１導電膜および前記第２導電膜のパターニングを行って、前記複数の薄膜トランジスタのソース電極およびドレイン電極と前記グローバル配線とを含むソースメタル層を形成する工程であって、前記ソースメタル層は、前記第１導電膜から形成された下部層と、前記第２導電膜から形成され、前記下部層の一部上に積み重ねられた上部層とを有する、工程（ｅ）と、
    　前記ソースメタル層の上に絶縁保護層を形成する工程（ｆ）と
    を包含し、
    　前記グローバル配線は、前記下部層および前記上部層を含む第１の層構造を有し、
    　前記ソース電極および前記ドレイン電極のうち少なくとも前記半導体層上に位置する部分は、前記下部層を含み、且つ、前記上部層を含まない第２の層構造を有している半導体装置の製造方法。
  16. 　前記工程（ｅ）は、
    　　前記第２導電膜のパターニングを行って前記上部層を形成する工程（ｅ１）と、
    　　前記工程（ｅ１）の後に行われ、前記第１導電膜のパターニングを行って前記下部層を形成する工程（ｅ２）と
    を含む請求項１５に記載の半導体装置の製造方法。
  17. 　前記半導体装置は、グローバル配線領域とローカル配線領域とを含み、
    　前記工程（ｅ）は、
    　　前記グローバル配線領域を覆うマスクを用いて前記第２導電膜のパターニングを行うことにより、前記第２導電膜のうち前記ローカル配線領域に位置する部分を除去する工程（ｅ１’）と、
    　　前記工程（ｅ１’）の後に行われ、前記第１導電膜および第２導電膜のパターニングを行って、前記第１導電膜から前記下部層を形成するとともに、前記第２導電膜から前記上部層を形成する工程（ｅ２’）と
    を含む請求項１５に記載の半導体装置の製造方法。
  18. 　前記工程（ｅ２’）は、前記第１導電膜および前記第２導電膜を、多階調マスクを用いたフォトリソグラフィプロセスでパターニングする工程を含む請求項１７に記載の半導体装置の製造方法。
  19. 　前記半導体層は酸化物半導体層である請求項１５から１８のいずれかに記載の半導体装置の製造方法。
  20. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む請求項１９に記載の半導体装置の製造方法。
  21. 　請求項１から１４のいずれかに記載の半導体装置と、表示媒体層とを備える表示装置。
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