WO2014038015A1 - スピン波スイッチ、及びそれを用いたｆｐｇａ - Google Patents

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WO2014038015A1
WO2014038015A1 PCT/JP2012/072625 JP2012072625W WO2014038015A1 WO 2014038015 A1 WO2014038015 A1 WO 2014038015A1 JP 2012072625 W JP2012072625 W JP 2012072625W WO 2014038015 A1 WO2014038015 A1 WO 2014038015A1
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spin wave
information recording
spin
recording unit
waveguide
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PCT/JP2012/072625
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伊藤　顕知
将貴 山田
晋 小川
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株式会社日立製作所
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00

Definitions

  • the present invention relates to a waveguide switch using a spin wave as an information transmission medium, and an FPGA using the same.
  • CMOS-based semiconductor computing elements have improved performance along with miniaturization, but power consumption caused by leakage current that increases due to miniaturization, AC loss and Joule loss that occurs when current flows through the wiring The increase is remarkable and it is difficult to improve the operation speed.
  • measures are taken to turn off the power of blocks that are not used, such as multi-core arrangement with a plurality of processors and power gating, all of which are considered to have limitations.
  • Non-Patent Document 1 Electron spin current, in which electrons propagating on the Fermi surface are carriers, and spin wave spin current, in which the precession of spins bound to atoms propagates in the form of waves in a waveguide made of a ferromagnetic material.
  • the spin wave has a relatively long propagation distance of several tens of ⁇ m to several centimeters, and is expected to be applied to a large-scale arithmetic circuit.
  • Patent Document 1 discloses a method for efficiently generating a spin wave and a method for controlling the phase of the spin wave, and further applies wave properties such as reflection, refraction, transmission, and interference of the spin wave.
  • An information processing element is disclosed.
  • Non-Patent Document 2 discloses specific logic operation circuits (AND circuit, OR circuit, NAND circuit, NOR circuit, etc.) using spin waves in addition to spin wave excitation, detection, and phase control methods. It has been suggested that power consumption can be significantly reduced when a spin wave arithmetic circuit is used.
  • Non-Patent Document 3 discloses a spin wave arithmetic circuit that is compatible with the current synchronous arithmetic circuit, in which write information is calculated using a spin wave and then stored, and further information processing proceeds. ing. These are arithmetic circuits suitable for a so-called ASIC (Application Specific Integrated Integrated Circuit) logic circuit that is preliminarily determined at the time of design and customized so that the calculation contents can be executed at high speed and with low power consumption.
  • ASIC Application Specific Integrated Integrated Circuit
  • FIG. 1 shows a basic configuration of the FPGA.
  • the FPGA is a circuit that freely configures various arithmetic circuits by connecting portions called logic elements 101 to each other through an electrical wiring network 102 and switching the connection with a switch group 103 provided between the wirings.
  • the logic element 101 is usually composed of a circuit called a lookup table 104 and a flip-flop 105.
  • the look-up table 104 is a circuit that outputs an input signal in response to a signal sent from a memory (usually an SRAM is used) provided outside the logic element.
  • Various logic operations are realized by changing.
  • the calculation result is recorded in the flip-flop 105 and sent to another logic element in synchronization with the clock.
  • FPGAs using current CMOS have the following problems.
  • the FPGA uses a large number of inter-wiring switches. Normally, this switch consists of four CMOS switches.
  • the CMOS switch also needs to be miniaturized, and the problem is an increase in power consumption due to leakage during non-operation. Further, along with miniaturization of wiring, delays due to capacitance between wirings and loss of power consumption have become problems, and miniaturization using electric wiring has become difficult.
  • the logic element uses a volatile memory SRAM and a large number of selector circuits consisting of CMOS transistors, but with the miniaturization, the leakage current of the SRAM and CMOS transistors increases, and the logic elements However, the increase in power consumption is a big problem.
  • spin wave waveguide is used instead of the electrical wiring, it is considered that a low power consumption FPGA in which power loss due to coupling of capacitance between the plurality of waveguides and generation of Joule heat is suppressed can be provided.
  • a spin wave switch that can switch a spin wave among a plurality of spin wave waveguides at present.
  • an arithmetic circuit using a spin wave is introduced into the logic element, further reduction in power consumption can be expected, but no logic element using a spin wave arithmetic circuit has been proposed so far.
  • the present invention relates to a switch that uses a spin wave waveguide instead of an existing electrical wiring and efficiently switches a spin wave propagating in the spin wave waveguide between a plurality of waveguides, a logic element to which a spin wave arithmetic circuit is applied, and the same
  • the present invention provides a low power consumption FPGA.
  • two ferromagnetic wires are stacked on a substrate, an electrode is provided above the wiring structure via an insulating film, and the upper portion of the ferromagnetic wire by applying an electric field to the electrode.
  • a spin wave switch is configured to switch the spin wave propagating through one of the ferromagnetic wirings to the other ferromagnetic wiring.
  • a ferromagnetic having a magnetostriction of 10 ⁇ 6 or more is used as a material constituting the ferromagnetic wiring.
  • a ferroelectric film is used as the insulating film.
  • Co, Fe, Ni, and alloys thereof, or a multilayer film thereof is used. Further, as the ferromagnetic wiring, any one of Co, Fe, Ni, or an alloy containing any of these and any of Pt and Pd, or any of Co, Fe, Ni, or any of these, and Pt , Pd, or Co, Fe, an alloy thereof, and Ni may be used.
  • a spin wave wiring network is configured by providing a spin wave switch at a portion where a spin wave waveguide composed of two ferromagnetic wirings stacked on the substrate intersects. Further, a CMOS arithmetic circuit is formed on the semiconductor substrate, a wiring connecting the CMOS arithmetic circuit and the electrode group of the spin wave waveguide switch network is formed on the upper part, and a spin wave wiring network is further formed on the upper part. A spin wave wiring network circuit is configured.
  • the information recording unit includes first to seventh information recording units that store information according to the direction of magnetization, and spin wave waveguides that connect the information recording units.
  • the first and second information recording units each have a spin wave guide.
  • a fifth information recording unit is connected to the fifth information recording unit by a waveguide, each of the third and fourth information recording units is connected to a sixth information recording unit by a spin wave waveguide, and each of the fifth and sixth information recording units is connected to a spin wave guide.
  • the spin wave waveguide connected to the seventh information recording unit by the waveguide and connecting the fourth information recording unit and the sixth information recording unit has a length approximately half an integral multiple of the wavelength of the spin wave
  • the spin wave waveguide that connects the other information recording units has a length that is substantially an integral multiple of the wavelength of the spin wave to constitute the selector.
  • the selector receives a first data signal from the first information recording unit, a second data signal from the third information recording unit, and an external input to the second and fourth information recording units. A signal is input. Then, according to the value of the input signal, the first data signal or the second data signal is recorded and selected in the seventh information recording unit.
  • the spin wave waveguide and the lowermost film portion of the information recording portion are formed of the same ferromagnetic thin film, and the ferromagnetic thin film thickness of the information recording portion is the thickness of the ferromagnetic thin film of the spin wave waveguide portion.
  • the information recording part an insulating film and an electrode film are laminated in this order on the ferromagnetic film, and the magnetic anisotropy of the thick part of the ferromagnetic film is parallel to the film surface.
  • the magnetic anisotropy of the thin part of the film is configured to be perpendicular to the film surface.
  • the selector as the ferromagnetic thin film, Co, Fe or an alloy thereof, or a metal containing B in Co, Fe or an alloy thereof is used.
  • MgO is used as the insulating film.
  • the insulating film an oxide film, a nitride film, or an oxynitride film containing at least one element selected from Al, Zn, Ti, Zr, Ni, Si, and Fe may be used.
  • a look-up table having means for recording the spin wave signal transmitted from the signal in the information recording unit of the selector in the first stage of the selector is configured.
  • the seventh information recording unit of the selector that configures each stage is shared with the first information recording unit or the third information recording unit of the selector that configures the next stage, and a plurality of selectors that configure the first stage are included.
  • the information recorded in the external memory is transferred and recorded in each of the first information recording unit and the third information recording unit, and the spin wave signal transmitted from the outside is sent to the first of the selectors constituting each stage.
  • the information is recorded in the second and fourth information recording units.
  • CMOS arithmetic circuit is formed on the semiconductor substrate, a wiring for connecting the CMOS circuit and the electrode group of the selector is formed thereon, and a selector is further formed thereon to constitute a selector circuit.
  • CMOS operation circuit is formed on the semiconductor substrate, a wiring for connecting the CMOS circuit and the electrode group of the lookup table is formed on the upper part, and a lookup table is further formed on the upper part. Configure the circuit.
  • an FPGA is configured by the spin wave switch network and the lookup table.
  • a switch for efficiently switching a spin wave propagating in a spin wave waveguide between a plurality of waveguides, a logic element using a spin wave arithmetic circuit, and a low power consumption FPGA using the same can do.
  • FIG. 3 is a schematic plan view of an upper layer spin wave waveguide group constituting a spin wave wiring network. It is a plane schematic diagram of the spin wave waveguide group of the lower layer which comprises a spin wave wiring network. It is a schematic diagram which shows the structure of a spin wave switch. It is a figure which shows the principle of operation of a spin wave switch. It is a figure which shows the principle of operation of a spin wave switch. It is a schematic diagram of a logic element using a spin wave. It is detail drawing of a selector.
  • the basic structure of the FPGA provided by the present invention is as shown in FIG. 2 and is the same as the structure shown in FIG. 1.
  • an electrical logic element 101 an electrical wiring network 102.
  • a logic element 201 using a spin wave arithmetic circuit instead of the electrical switch group 103, a logic element 201 using a spin wave arithmetic circuit, a spin wave wiring network 202, and a spin wave switch 203 are used.
  • FIG. 3 is a schematic plan view showing an example of the spin wave switch group according to the present invention set for the spin wave wiring network.
  • the spin wave wiring network shown in FIG. 3 includes an upper-layer spin waveguide group extending in the left-right direction as shown in FIG. 4 and a lower-layer spin waveguide group extending in the vertical direction as shown in FIG. It has a structure that is stacked one above the other.
  • the upper first spin wave waveguide 302 and the lower second spin wave waveguide 303 overlap each other in the spin wave switch region 301.
  • a spin wave waveguide is made of a thin ferromagnetic wire and can propagate a spin wave.
  • FIG. 3 shows an example of a spin wave wiring network in which three spin wave waveguides are arranged in each of the upper layer and the lower layer, and a total of nine spin wave switches S1 to S9 are arranged in a region where the upper and lower spin wave waveguides intersect.
  • the number of spin wave waveguides and the number of switches are not limited thereto.
  • FIG. 3 shows a usage example of the spin wave switch group.
  • the spin wave enters the spin wave wiring network from the uppermost input port P1 of the upper layer.
  • the switches S1 to S3 and the spins S5 to S9 are turned off, and only the switch S4 is turned on.
  • the spin wave incident from the input port P1 is transferred to the lower spin wave waveguide by the switch S4 and propagates through the lower spin wave waveguide as it is, so that the spin wave is transmitted to the lower port P2 in the middle. can do.
  • switching on / off of each switch switching of the 3 ⁇ 3 spin wave shown in FIG. 3 can be performed freely.
  • FIG. 6 is a schematic diagram showing the structure of the spin wave switch unit 301, showing the structure along the longitudinal direction of the spin wave waveguide between the incident part A and the output part B of the spin wave switch part 301 of FIG. Yes.
  • the upper spin wave waveguide 302 and the lower spin wave waveguide 303 are usually stacked with a gap of several nm.
  • An insulating and ferroelectric material layer 401 is laminated on the upper spin wave waveguide 302, and a metal electrode 402 is disposed thereon. A voltage is applied between the electrode 402 and the upper spin wave waveguide 302 via the insulating ferroelectric layer 401.
  • FIG. 7 and 8 are diagrams showing the operating principle of the spin wave switch shown in FIG.
  • the spin wave propagates as a wave confined in the waveguide having an amplitude distribution as shown by a waveform 501 in the spin wave waveguide.
  • the amplitude of the spin wave propagating through the upper spin wave waveguide 302 is A1 (x)
  • the amplitude of the spin wave propagating through the lower spin wave waveguide 303 is A2 (x).
  • the coupling occurs between the two, and the state is expressed by the following mode coupling equation (J. Appl. Phys., 104, 063921 (2008)).
  • the coordinate axis is the direction along the spin wave waveguide as the x axis, the stacking direction of the two spin wave waveguides as the z axis, and the axis perpendicular to the x axis and the z axis as y axis.
  • the axis. C is a constant representing the strength of coupling of spin waves propagating in the two spin wave waveguides, and is represented by the following equation.
  • D is the strength of the dipole interaction between the upper and lower spin wave waveguides
  • ⁇ is the exchange length of the ferromagnetic material constituting the spin wave waveguide
  • k is the spin wave propagating in the spin wave waveguide.
  • the wave number, L is the thickness of the spin wave waveguide
  • d is the gap between the two spin wave waveguides.
  • the two spin wave waveguides 302 and 303 are made of the same material and have the same thickness.
  • a spin wave is incident with an amplitude of A1 (0) from the upper spin wave waveguide 302 in a state where no voltage is applied between the upper spin wave waveguide 302 and the electrode 402.
  • the amplitude of the spin wave shifts from the upper spin wave waveguide 302 to the lower spin wave waveguide 303 due to the mode coupling between the two spin wave waveguides described above.
  • A2 (x) isin (Cx) A1 (0) (5) It becomes.
  • the upper spin wave waveguide 302 is obtained.
  • the spin wave propagating through the upper spin wave waveguide 302 is converted into the spin wave waveguide 303 in the lower layer as shown in FIG. Can be completely switched to the transition.
  • the wavelength and phase of the spin wave do not change even if a spin wave transition occurs between the two spin waveguides.
  • Ni having a large magnetostriction effect is selected as the ferromagnetic material, and PZT is applied as the ferroelectric material.
  • the thickness L of the spin wave waveguide is 5 nm, and the gap between the spin wave waveguides is 1 nm.
  • the wavelength of the spin wave is 30 nm, the wave number is 0.21 (nm ⁇ 1 ).
  • the saturation magnetization of Ni is 0.61T, and the exchange length ⁇ is 5.7 nm.
  • the dipole interaction is about 4.56 ⁇ 10 ⁇ 23 (J) when the film thickness is 5 nm, the value of the coupling coefficient C is 2.3 ⁇ 10 8 (m ⁇ 1 ), and the spin wave is first
  • the magnetization direction of Ni is the x direction.
  • the magnetic energy density E changes by 4 ⁇ 10 ⁇ 4 ⁇ S when the strain ⁇ S is applied.
  • an electric field of 5 MV / m was actually applied to PZT, a distortion of 7 ⁇ 10 ⁇ 2 occurred in the z direction.
  • an effective magnetic field of about 1000 Oe was generated in the z direction due to the magnetostrictive effect of Ni.
  • the magnetization of Ni constituting the upper spin wave waveguide rises in the z direction, the value of the dipole interaction D is halved, and the coupling length C is doubled to 28 nm, thereby realizing the situation of FIG.
  • the thickness of PZT used is 20 nm.
  • the applied voltage at this time is only 0.1 V, and switching using a conventional CMOS switch requires an applied voltage of about 1 V. Therefore, the spin wave can be switched with extremely low power consumption. I understand.
  • Ni is used as the ferromagnetic material and PZT is used as the ferroelectric material.
  • the material is not limited to this.
  • As the ferromagnetic material Co, Fe, Ni and alloys thereof, or multilayer films thereof may be used. Alternatively, an alternate multilayer film of these materials and Pt or Pd may be used, or an alloy of Pt and Pd containing at least one of these metals may be used. Alternatively, Co, Fe, or an alloy and Ni alternately laminated film may be used. However, in any case, it is desirable that the magnetostriction constant is 10 ⁇ 6 or more.
  • the magnetostriction constant is as large as ⁇ 46 ⁇ 10 ⁇ 6 , so that a desired change in C value was obtained with a relatively small electric field of 5 MV / m.
  • the thickness of PZT is 100 nm, it is necessary to apply a voltage of 0.5 V.
  • the magnetostriction is 10 ⁇ 6 or less, a high voltage application of 10 V or more is required when the thickness of the PZT is 100 nm.
  • the thickness of the PZT is 10 nm or less, the ferroelectric characteristics of the PZT deteriorate. Therefore, it is necessary to use a material having a magnetostriction constant of 10 ⁇ 6 or more.
  • a metal having a low resistivity such as Al, Cu, Au, Ag, and alloys thereof is desirable.
  • the total extension of the spin wave waveguide is such that signals 0 and 1 are transmitted by the spin wave phases 0 and ⁇ in the spin wave waveguide, so that the total extension is always an integral multiple of the wavelength ⁇ of the spin wave. Must be set.
  • FIG. 9 is a schematic diagram showing an example of an FPGA logic element using the spin wave arithmetic circuit according to the present invention.
  • a logic element using the spin wave arithmetic circuit of this example includes a look-up table 601 composed of 15 selector groups 6201 to 6215 and a flip-flop unit 603 that outputs a signal according to a clock signal.
  • This example is an example of a lookup table having four input signals input from the outside. The four input signals are input to the white circle ports in FIG. There are four signal inputs. The first input signal is the same as the 16 white circles of the selectors 6201 to 6208, and the second input signal is the same as the 8 white circles of the selectors 6209 to 6212.
  • the third input signal is input as the same signal to the four white circle portions of the selectors 6213 to 6214, and the fourth input signal is input as the same signal to the two white circle portions of the selector 6215.
  • a configuration signal recorded in a memory such as an SRAM is input to the black circled portion in FIG.
  • FIG. 10 is a diagram showing details of one selector used in the logic element of FIG.
  • the selector includes a total of seven recording units / spin wave generation units 702a to 702d, 703, 704, and 705 each including a ferromagnetic thin film, and six spin wave waveguides connecting them.
  • the length of the six spin wave waveguides other than one spin wave waveguide 701 is substantially the same as the wavelength of the spin wave, and only the length of the spin wave waveguide 701 is about 1.5 of the wavelength of the spin wave. Is double.
  • the recording unit / spin wave generation unit 702a to 702d, 703, 704, 705 includes, for example, a substantially rectangular ferromagnetic film having a stable in-plane direction.
  • the axial direction is a magnetically stable direction.
  • FIG. 11 is a schematic diagram illustrating a configuration example of a recording unit / spin wave generation unit and a spin wave waveguide.
  • 801 is an electrode
  • 802 is an insulating film
  • 803 is a ferromagnetic film constituting a spin wave waveguide
  • 804 is a base film.
  • An area 805 corresponds to the information input unit 702 illustrated in FIG. 10
  • an area 806 corresponds to the primary recording units 703 to 704 of information
  • an area 807 corresponds to the information recording unit 705.
  • the xyz coordinate system shown in FIG. 11 is used.
  • the direction perpendicular to the film surface refers to the z-axis direction
  • the direction parallel to the film surface refers to a direction in the xy plane.
  • the regions 805, 806, and 807 have a structure in which a ferromagnetic film 803, an insulating film 802, and an electrode 801 are stacked on a base film 804.
  • the ferromagnetic films formed in the regions 805, 806, and 807 and the ferromagnetic films constituting the spin waveguide have the same material composition and are connected to each other. However, the thickness of the regions 805, 806, and 807 is larger. Thicker than the thickness of the spin waveguide region.
  • the outline of the magnetization direction of each region is shown below FIG.
  • the easy axis direction is in-plane, but since the easy axis direction is connected to the spin waveguide portion 803 that is perpendicular to the film surface by the same material, the magnetization direction is lower in FIG. As shown in the leftmost part, it is not completely in the in-plane direction and faces the + y axis or between the ⁇ y axis and the z axis.
  • the magnetization is in the z-axis direction (direction perpendicular to the film surface).
  • the magnetization direction of the ferromagnetic film is the same as that in the region 805.
  • the magnetization of the spin waveguide region on the right side of the region 806 faces the z-axis direction.
  • the magnetization direction of the ferromagnetic film in the region 807 is the same as that in the regions 805 and 806. Note that the distance between the region 805 and the region 806, and the distance between the region 806 and the region 807 are set to an integer multiple or a half integer multiple of the spin wave wavelength, as described in the explanation regarding FIG.
  • FIG. 12 is a diagram showing the relationship between the film thickness t and the perpendicular anisotropy energy K of the CoFeB film in a CoFeB film that is currently attracting attention as an MTJ material that realizes a high tunneling magnetoresistance (TMR) ratio.
  • TMR tunneling magnetoresistance
  • the magnetization direction changed from vertical (z-axis direction) to in-plane (y-axis) direction.
  • the critical film thickness at which the magnetization of the ferromagnetic film switches from perpendicular to in-plane varies depending on the composition of CoFeB, the material of the underlying film, and the like.
  • the Co / Fe composition ratio of CoFeB is preferably 50:50 to 0: 100, and an alloy based on Ta is preferably used as the underlayer.
  • the thickness of the CoFeB film (in-plane magnetization film) in the regions 805, 806, and 807 is 1.7 nm
  • the thickness of the other CoFeB layer to be perpendicularly magnetized is 1.3 nm. It was.
  • VSM sample vibration type magnetometer
  • the CoFeB films in the regions 805, 806, and 807 are inherently in-plane magnetized films. However, as shown in FIG. 11, the CoFeB film in the region connected thereto is perpendicularly magnetized, so the magnetization direction is completely in-plane. It is not the (y-axis) direction.
  • the magnetization direction of the CoFeB film in the regions 805, 806, and 807 when no external magnetic field was applied was an angle of about 45 degrees with the film surface. This angle can be changed by adjusting the thickness of the CoFeB film in the regions 805, 806, and 807 and the thickness of the CoFeB film in other regions.
  • the width of the spin wave waveguide was 30 nm
  • MgO was used as the insulating film 802.
  • the kind of the insulating film is not limited to the MgO film, and for example, an oxide film, a nitride film, or an oxynitride film containing at least one element selected from Al, Zn, Ti, Zr, Ni, Si, and Fe is used. Can do.
  • Al is used as the material of the electrode 801, but a metal having a low resistivity such as Cu, Au, Ag, and alloys thereof is also desirable.
  • the size in the depth direction of the electrode 801 and the insulating film 802 was 60 nm. With such a dimension, the wavelength of the generated spin wave can be set to 30 nm.
  • Information recording is performed using an electric field pulse in the area 805.
  • an electric field pulse is applied from the CoFeB film 803 to the electrode 801 with the CoFeB film 803 side having a positive polarity
  • the electronic state of the CoFeB film 803 near the interface with the MgO film 802 changes, and the perpendicular magnetic anisotropy near the interface is changed. Becomes larger.
  • the magnetization starts precession as shown in FIG.
  • the applied voltage V is greater than a certain threshold voltage Vth
  • the magnetization precession amplitude increases and the magnetization begins precession about the z-axis.
  • the period of precession is T
  • the voltage pulse width ⁇ is approximately T / 2
  • the magnetization gradually decays around the other stable point after turning off the voltage pulse as shown in FIG. At the end, it falls to a stable point and stops.
  • the operation of the selector shown in FIG. 10 will be described in detail.
  • information when the magnetization is downward in the figure is represented by “0”, and information when the magnetization is upward is represented by “1”.
  • the input signal 1 transmitted from the outside of the logic element is written to two recording units 702b and 702d among the four leftmost recording units, and the remaining two recording units 702a and 702c are written.
  • Two of the configuration data signals stored in the 16-bit SRAM or MRAM are written.
  • the signal “0” is written in the recording units 703 and 704 and the signal “1” is written in the recording unit 705.
  • the selector function is realized in which the configuration data signal 2 is selected when the input signal 1 is “0” and the configuration data signal 1 is selected when the input 1 is “1”. Similar processing is performed for the other 14 selectors in the lookup table 601 of FIG. However, the operation timing is such that the outermost eight selectors 6201 to 6208 operate simultaneously, then the inner four selectors 6209 to 6212 operate, and then the inner two selectors 6213 to 6214 operate. Finally, the selector 6215 operates. Inputs are input 1 to selectors 6201 to 6208, input 2 to selectors 6209 to 6212, input 3 to selectors 6213 to 6214, and input 4 to selector 6205. Finally, the information output to the recording unit of the flip-flop 603 is sent again to the outside of the logic element via the flip-flop 603 at an appropriate timing in synchronization with the signal of the external clock.
  • FIG. 15 is a schematic diagram showing a method for integrating a spin wave arithmetic circuit and a CMOS circuit.
  • reference numeral 1101 denotes a CMOS transistor
  • reference numeral 1102 denotes a semiconductor portion where the CMOS transistor is formed.
  • the CMOS transistor 1101 and the gate wiring 1103 also extend in the depth direction in FIG. 15, but only the foremost part is shown in FIG.
  • a normal planar CMOS transistor is shown.
  • a transistor having a three-dimensional structure such as a FIN-FET or a vertical transistor having a vertical channel may be used.
  • the CMOS transistor forms a clock for controlling the timing of calculation, a detection circuit for a read signal, an interface circuit for exchanging information with a peripheral memory and various devices, and the like.
  • FIG. 15 shows an example of forming a clock.
  • 1103 is a gate wiring for controlling the timing of sending the clock signal
  • 1104 is a global wiring for connecting the CMOS part for generating the clock and the spin wave arithmetic circuit section
  • 1105 is an electrode.
  • Reference numeral 1106 denotes a contact wiring for connecting the CMOS transistor and the spin wave arithmetic circuit section
  • reference numeral 1107 denotes a wiring portion where these contact wirings are laid out.
  • the illustration in the depth direction is omitted.
  • the clock signal generated in the CMOS circuit portion is transmitted to the information recording unit / spin wave generation unit 1109 of the spin wave arithmetic circuit through the wiring 1108.
  • the spin wave excited by the spin wave generation unit 1109 transmits a signal to the next information recording unit / spin wave generation device through the spin wave waveguide 1110. That is, the uppermost part 1111 is a spin wave arithmetic circuit part.
  • the spin wave arithmetic circuit of FIG. 15 is the logic element part in the present invention
  • signals from other logic element parts are generated by the information recording part / spin wave generation via the spin wave waveguide network as shown in FIG. Is transmitted to the unit 1302 (corresponding to 1109 in FIG. 15).
  • the spin wave calculation circuit unit and the spin wave waveguide network have a higher degree of freedom when they are formed in different layers, a signal transmitted through the spin wave waveguide network is temporarily converted by the conversion element 1301.
  • a practical method is to convert to an electrical signal, connect to the spin wave generator 1302 of the logic element, and perform writing.
  • the configuration signal recorded in the SRAM or MRAM transmits the high or low signal voltage as it is in the case of the SRAM, and records the signal in the information recording unit 1109.
  • the high resistance After a low resistance signal is changed to a voltage signal by a sense amplifier, the signal is converted into a spin wave by a spin wave generator 1302 (structure is exactly the same as 1109) provided in a region different from FIG.
  • a signal is transmitted to the logic element portion by writing to the spin wave waveguide.
  • the signal is once converted into an electric signal by the conversion element 1301 and then converted again into a spin wave by the spin wave generating element 1302. This is converted and sent as a spin wave signal to the spin wave waveguide mourning network. By doing so, it is possible to absorb a shift in the movement of the spin wave propagating through the spin wave waveguide network, and to greatly increase the operation margin.
  • the structure of the information recording unit 807 shown in FIG. May be a ferromagnetic film having an easy axis of magnetization in the in-plane (y-axis) direction, for example, CoFeB.
  • the magnetization direction of the in-plane magnetization film is fixed in parallel to the magnetization direction corresponding to “1” of the information recording unit, if the magnetization direction of the information recording unit is “1”, MgO
  • the junction resistance through the film is small, and if the magnetization direction of the information recording part is the direction of “0”, the junction resistance through MgO is large.
  • the spin wave waveguide network and the spin wave switch group can be formed in the uppermost layer corresponding to the spin wave arithmetic circuit unit in FIG.
  • a CMOS circuit for designating the location of the spin wave switch is formed in the lowermost semiconductor portion of FIG. 15, and a wiring layer connecting the two is formed in the middle portion between the two.
  • both of the semiconductor portion forming the CMOS transistor in the lowermost layer and the spin wave formed of the metal magnetic material in the uppermost layer are used. Since an arithmetic circuit and a spin wave waveguide wiring network can be formed, the chip area can be greatly reduced and the cost can be reduced as compared with the conventional FPGA. Furthermore, in the logic element part and also in the spin wave switch group, the voltage to be used is 0.5 V or less, which can be significantly lower than that of the conventional CMOS circuit. Since it can be reduced to less than half of the conventional CMOS circuit and about 1/4 in the switch portion, the FPGA of this embodiment realizes a significant reduction in power compared to the FPGA using the conventional CMOS circuit. Is possible.
  • CMOS transistor is formed on a semiconductor substrate such as a Si substrate using normal lithography, diffusion, and etching processes.
  • a via for the lowermost contact 1106 is formed, and, for example, a W film is formed after drawing a base film of Ti / TiN, and planarized by CMP.
  • an insulating film is formed by CVD or the like, a hole for electrode formation is formed by lithography and dry etching, and a metal such as Cu is formed in the hole by a plating method, and CMP is performed.
  • An electrode is produced by planarization.
  • a via for forming the next contact 1106 is formed by lithography and dry etching, a metal such as Cu is formed in the via by a plating method, and planarized by CMP. Cu vias are formed. This process is repeated to form a desired wiring 1107.
  • an uppermost electrode 1105 is formed and flattened by CMP, and then a base film / an insulating film such as a ferromagnetic film / MgO constituting the spin wave waveguide 1110 / an electrode film and a cap film for contact are formed.
  • the films are sequentially formed by a method such as sputtering.
  • a wiring pattern of the spin wave waveguide is formed by lithography, the cap film is first patterned by dry etching, and then the ferromagnetic film / insulating film such as MgO constituting the spin waveguide 1110 using the patterned cap film as a mask. / Pattern the electrode film.
  • a mask for the information recording portion is formed by lithography, the pattern is transferred again to the cap film, and then the information recording portion is etched and patterned using the cap film as a mask.
  • a passivation film such as SiN without breaking the vacuum
  • the wafer is taken out, an insulating film is formed by CVD or the like, and then flattened by CMP.
  • a via connecting the electrode 1105 and the clock transmission wiring 1108 is formed, and a metal such as Cu is formed in the plating via and then flattened by CMP to find the contact 1106 and the cap film of the information recording unit 1109.
  • the wiring 1108 is formed with Cu or the like thereon, and the whole is buried in the insulating film again by CVD or the like, thereby completing the manufacture of the chip.
  • the above is a method for manufacturing a part in which a CMOS circuit and a spin wave circuit are integrated, but formation of a region in which the CMOS circuit and the spin wave wiring network are integrated requires a manufacturing process according to the above-described material.
  • the basic element process used is the same.
  • the spin wave operation circuit and the spin wave switch portion use different materials and laminated structures, they need to be formed in different layers. For example, a spin wave arithmetic circuit unit is first formed on the wiring layer 1107. At this time, only a via for transmitting a signal from the CMOS circuit is formed in a portion where the spin wave waveguide network is formed. A spin wave waveguide network and a spin wave switch group are formed thereon.
  • this invention is not limited to the above-mentioned Example, Various modifications are included.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.
  • spin wave waveguide 804 ... base film 805 ... information input unit 806 ... information primary recording unit 807 ... information recording unit 1101 ... CMOS transistor 1102 ... semiconductor part DESCRIPTION OF SYMBOLS 103 ... Gate wiring 1104 ... Wiring 1105 ... Electrode 1106 ... Contact wiring 1107 ... Wiring part 1108 ... Wiring 1109 ... Information recording part / spin wave generation part 1110 ... Spin wave waveguide 1111 ... Spin wave calculating circuit part 1301 ... Spin wave to voltage Element 1302 for converting: Element for converting voltage into spin wave

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Abstract

　スピン波導波路及びスピン波演算回路を応用して、コンパクトかつ超低消費電力のＦＰＧＡを提供する。基板上に２つの強磁性体配線を積層して設け、配線構造の上部に絶縁膜を介して電極を設け、電極に電界を印加して上部の強磁性体配線の磁化方向を変化させることにより一方の配線を伝搬するスピン波を他方の配線にスイッチするスピン波スイッチを構成し、そのスピン波スイッチ群を用いてスピン波導波路配線網を形成する。さらに、磁化の向きにより情報を記憶する７つの情報記録部をスピン波導波路で接続してセレクタを構成し、セレクタを複数段接続してルックアップテーブルを形成する。そして、スピン波配線網とルックアップテーブルを用いて、ＦＰＧＡを構成する。

Description

スピン波スイッチ、及びそれを用いたＦＰＧＡ
　本発明は、スピン波を情報伝達媒体として用いる導波路のスイッチ、及びそれを用いたＦＰＧＡに関するものである。
　情報化社会の爆発的な進展とともに、単位時間内に処理すべき情報量は指数関数的に増加する一方で、地球環境やエネルギーの制約から、情報処理に供するエネルギーを飛躍的に低減することが強く求められている。これまでのＣＭＯＳをベースとした半導体演算素子は、微細化とともに性能を向上させてきたが、微細化によって増大するリーク電流や、配線を電流が流れる際に生じる交流損失やジュール損失が引き起こす消費電力増大が顕著となり、動作速度を向上させることが困難となってきている。この状況に対応するため、プロセッサを複数配置するマルチコア化や、パワーゲーティングなど使用しないブロックの電力をオフする対策がとられているが、いずれも限界があると考えられている。
　近年、低消費電力化を実現する技術として、電流の流れを伴わずスピンの流れによって情報を伝達するスピン流が注目されている、スピン流には、例えば、非特許文献１に記載されている、フェルミ面上を伝搬する電子が担体である電子スピン流と、強磁性体からなる導波路内を、原子に束縛されたスピンの歳差運動が波の形で伝搬してゆくスピン波スピン流の２つのタイプが存在する。このうち、スピン波は伝搬距離が数１０μｍから数ｃｍと比較的長いので、規模の大きな演算回路への応用が期待されている。
　たとえば、特許文献１には、スピン波の効率的な発生方法やスピン波の位相を制御する方法が開示されており、さらにスピン波の反射、屈折、透過、干渉などの波動的な性質を応用した情報処理素子が開示されている。また非特許文献２には、スピン波の励起、検出、位相制御方法に加えて、スピン波を用いた具体的な論理演算回路（ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路など）が開示され、スピン波演算回路を用いた場合、消費電力を大幅に低減できることが示唆されている。さらに、非特許文献３には、書込み情報をスピン波を用いて演算したのち格納し、さらに次の情報処理を進めていくという、現在の同期式演算回路とコンパチブルなスピン波演算回路が開示されている。これらは、設計時に演算内容を予め決定し、その演算内容を高速かつ低消費電力で実行できるようにカスタマイズした、いわゆるＡＳＩＣ（Application Specific Integrated Circuit）と呼ばれるロジック回路に好適な演算回路である。
　一方、近年、設計後にも柔軟に回路構成を変更でき、設計・試作コストを大幅に低減できるＦＰＧＡ（Field-Programmable Gate Array）と呼ばれるロジック回路が急速に普及してきている。図１にＦＰＧＡの基本的な構成を示す。ＦＰＧＡは、ロジックエレメント１０１と呼ばれる部分が電気配線網１０２で互いに接続され、その接続を配線間に設けられたスイッチ群１０３で切り替えることによって、様々の演算回路を自由に構成する回路である。ロジックエレメント１０１は通常、ルックアップテーブル１０４と呼ばれる回路と、フリップフロップ１０５で構成されている。ルックアップテーブル１０４は、ロジックエレメントの外に設けられたメモリ（通常はＳＲＡＭが用いられる）から送られてきた信号に応じて、入力信号に対して出力を行う回路であり、ＳＲＡＭの記録内容を変更することで、様々のロジック演算を実現する。演算結果はフリップフロップ１０５に記録され、クロックに同期して、別のロジックエレメントに送付される。
特表２００９－５０８３５３公報
Nature, Vol.416, pp.713-715(2002) IEEE TRANSACTIONS ON MAGNETICS, VOL. 44, NO. 9, pp.2141-2150(2008) JOURNAL OF APPLIED PHYSICS Vol.110, p.034306 (2011)
　しかし、現状のＣＭＯＳを用いたＦＰＧＡには、以下のような課題がある。第一に、ＦＰＧＡでは多数の配線間スイッチを用いる。通常このスイッチは４つのＣＭＯＳスイッチからなるが、配線が微細化するにつれ、ＣＭＯＳスイッチも微細化が必要となり、非動作時のリークによる消費電力の増加が問題となっている。また、配線の微細化とともに、配線間の容量による遅延や消費電力の損失が課題となっており、電気配線を用いた微細化は難しい状況になってきている。
　これに加えて、第二に、ロジックエレメントには、揮発メモリであるＳＲＡＭと、ＣＭＯＳトランジスタからなる多数のセレクタ回路が用いられるが、微細化とともにＳＲＡＭやＣＭＯＳトランジスタのリーク電流が大きくなり、ロジックエレメントにおいても消費電力の増大が大きな問題になっている。
　電気配線の代わりに前述のスピン波導波路を用いれば、複数の導波路間の容量のカップリングやジュール熱発生によるパワーのロスを抑止した低消費電力のＦＰＧＡが提供できると考えられる。しかし、現状複数のスピン波導波路間でスピン波を切り替えることができるスピン波スイッチの提案はない。またロジックエレメントにスピン波を用いた演算回路を導入すれば、さらなる低消費電力化が期待できるが、現在までスピン波演算回路を用いたロジックエレメントの提案はない。
　本発明は、既存の電気配線の代わりにスピン波導波路を用い、スピン波導波路内を伝搬するスピン波を複数の導波路間で効率よく切り替えるスイッチ、スピン波演算回路を応用したロジックエレメント、及びそれを用いた低消費電力のＦＰＧＡを提供するものである。
　本発明では、基板上に２つの強磁性体配線を積層して設け、その配線構造の上部に絶縁膜を介して電極を設け、電極に電界を印加することでの強磁性体配線のうち上部の配線を構成する強磁性体の磁化方向を変化させることにより、強磁性体配線の一方を伝搬するスピン波を他方の強磁性体配線にスイッチするスピン波スイッチを構成する。
　強磁性体配線を構成する材料としては、磁歪が１０-6以上の強磁性体を用いる。絶縁膜には強誘電体膜を用いる。
　強磁性体配線には、Ｃｏ，Ｆｅ，Ｎｉ、及びそれらの合金、あるいはそれらの多層膜を用いる。また、強磁性体配線として、Ｃｏ，Ｆｅ，Ｎｉのいずれか、又はこれらのうち複数とＰｔ，Ｐｄのいずれかを含む合金、あるいはＣｏ，Ｆｅ，Ｎｉのいずれか、又はこれらのうち複数とＰｔ，Ｐｄの交互積層膜、ないしはＣｏ，Ｆｅないしはその合金とＮｉの交互積層膜を用いてもよい。
　さらに、基板上に積層して設けられた２つの強磁性体配線からなるスピン波導波路が交差する部分に、スピン波スイッチを設けてスピン波配線網を構成する。さらに、半導体基板上にＣＭＯＳ演算回路を形成し、その上部にＣＭＯＳ演算回路とスピン波導波路スイッチ網の電極群とを接続する配線を形成し、さらにその上部にスピン波配線網を形成して、スピン波配線網回路を構成する。
　また、磁化の向きによって情報を記憶する第１から第７の情報記録部と、情報記録部の間を接続するスピン波導波路とを有し、第１及び第２の情報記録部は各々スピン波導波路によって第５の情報記録部に接続され、第３及び第４の情報記録部は各々スピン波導波路によって第６の情報記録部に接続され、第５及び第６の情報記録部は各々スピン波導波路によって第７の情報記録部に接続されており、第４の情報記録部と第６の情報記録部を接続するスピン波導波路はスピン波の波長の略半整数倍の長さを有し、他の情報記録部間を接続するスピン波導波路はスピン波の波長の略整数倍の長さを有するようにして、セレクタを構成する。
　セレクタには、第１の情報記録部に第１のデータ信号が入力され、第３の情報記録部に第２のデータ信号が入力され、第２及び第４の情報記録部に外部からの入力信号が入力される。そして、入力信号の値に応じて第１のデータ信号あるいは第２のデータ信号が第７の情報記録部に記録され、選択される。
　さらにセレクタにおいて、スピン波導波路と情報記録部の最下層の膜部分を同一の強磁性薄膜で形成し、情報記録部部分の強磁性体薄膜膜厚がスピン波導波路部分の強磁性薄膜の膜厚より厚くなるようにし、情報記録部には、強磁性膜上に絶縁膜、電極膜をこの順番で積層し、強磁性体膜の膜厚の厚い部分の磁気異方性が膜面に平行であり、膜の膜厚の薄い部分の磁気異方性が膜面に垂直であるように構成する。
　さらにまた、セレクタにおいて、強磁性薄膜として、Ｃｏ，Ｆｅないしそれらの合金、あるいはＣｏ，Ｆｅないしそれらの合金にＢを含有する金属を用いる。また、セレクタに用いるスピン波導波路において、絶縁膜としてＭｇＯを用いる。絶縁膜としては、Ａｌ，Ｚｎ，Ｔｉ，Ｚｒ，Ｎｉ，Ｓｉ，Ｆｅより選択された少なくとも一つの元素を含む酸化膜、窒化膜、酸窒化膜を用いてもよい。
　さらに、複数のセレクタが複数段接続された構造と、セレクタの第１段のセレクタに、セレクタ外部のメモリ記録された情報を転送しセレクタの情報記録部に記録する手段を付加し、かつセレクタ外部から伝送されてくるスピン波信号をセレクタの第１段のセレクタの情報記録部に記録する手段を有するルックアップテーブルを構成する。例えば、各段を構成するセレクタの第７の情報記録部は次段を構成するセレクタの第１の情報記録部あるいは第３の情報記録部と共通にし、第１段を構成する複数のセレクタのそれぞれの第１の情報記録部と第３の情報記録部に外部のメモリに記録された情報を転送して記録し、外部から伝送されてくるスピン波信号を、各段を構成するセレクタの第２及び第４の情報記録部に記録するようにする。
　さらに、半導体基板上にＣＭＯＳ演算回路を形成し、その上部にＣＭＯＳ回路とセレクタの電極群とを接続する配線を形成し、さらにその上部にセレクタを形成して、セレクタ回路を構成する。
　あるいはまた、半導体基板上にＣＭＯＳ演算回路を形成し、その上部にＣＭＯＳ回路とルックアップテーブルの電極群とを接続する配線を形成し、さらにその上部にルックアップテーブルを形成して、ルックアップテーブル回路を構成する。
　さらに、前記スピン波スイッチ網と、前記ルックアップテーブルとで、ＦＰＧＡを構成する。
　本発明によると、スピン波導波路内を伝搬するスピン波を複数の導波路間で効率よく切り替えるスイッチ、スピン波演算回路を応用したロジックエレメント、及びそれを用いた低消費電力のＦＰＧＡを提供することができる。
　上記した以外の、課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
従来のＦＰＧＡを示す模式図である。 本発明のＦＰＧＡを示す模式図である。 スピン波配線網に対して設定されたスピン波スイッチ群の例を示す平面模式図である。 スピン波配線網を構成する上層のスピン波導波路群の平面模式図である。 スピン波配線網を構成する下層のスピン波導波路群の平面模式図である。 スピン波スイッチの構造を示す模式図である。 スピン波スイッチの動作原理を示す図である スピン波スイッチの動作原理を示す図である スピン波を用いたロジックエレメントの模式図である。 セレクタの詳細図である。 記録部／スピン波発生部とスピン波導波路の構成例を示す模式図である。 スピン波導波路を構成する材料の磁気特性を表す図である。 スピン波発生の原理を表す図である。 スピン波発生の原理を表す図である。 ＣＭＯＳ回路とスピン波演算回路の集積化構造例を示す図である。 スピン波演算回路とスピン波導波路網の接続構造の例を示す概念図である。
　以下、図面を参照して、本発明の各種の実施例を説明する。
　本発明が提供するＦＰＧＡの基本的な構造は図２に示した通りであり、図１に示した構造と同様であるが、本発明のＦＰＧＡの場合、電気的なロジックエレメント１０１、電気配線網１０２、電気的なスイッチ群１０３の代わりに、スピン波演算回路を用いたロジックエレメント２０１、スピン波配線網２０２、スピン波スイッチ２０３を用いる。
　以下、まずキーデバイスであるスピン波スイッチとスピン波演算回路を用いたロジックエレメントに関して詳述する。
（スピン波スイッチ）
　図３は、スピン波配線網に対して設定された本発明によるスピン波スイッチ群の一例を示す平面摸式図である。図３に示したスピン波配線網は、図４に平面模式図を示す左右方向に延びる上層のスピン導波路群と、図５に平面模式図を示す上下方向に延びる下層のスピン導波路群が上下に積層されて配置された構造を有する。上層の第１のスピン波導波路３０２と、下層の第２のスピン波導波路３０３は、スピン波スイッチ領域３０１で上下に重なりあっている。スピン波導波路は強磁性体の細線からなり、スピン波を伝搬することができる。図３には、上層と下層にそれぞれ３本のスピン波導波路が配置され、上下のスピン波導波路が交差する領域に合計９個のスピン波スイッチＳ１～Ｓ９が配置されたスピン波配線網の例を示したが、スピン波導波路の数やスイッチの数はこれに限られるものではない。
　図３には、スピン波スイッチ群の使用例が示されている。この例では、スピン波は上層の一番上の入力ポートＰ１からスピン波配線網に入射する。スイッチＳ１～Ｓ３及びスピンＳ５～Ｓ９をオフにし、スイッチＳ４のみをオンにしておく。すると、破線で示すように、入力ポートＰ１から入射したスピン波はスイッチＳ４で下層のスピン波導波路に移り、そのまま下層のスピン波導波路を伝搬するので、下層の真ん中のポートＰ２にスピン波を伝達することができる。このように各スイッチのオンオフを切り替えることで、図３で示した３×３のスピン波のスイッチングを自在に行うことができる。
　図６は、スピン波スイッチ部３０１の構造を示す模式図であり、図３のスピン波スイッチ部３０１の入射部Ａと出射部Ｂの間のスピン波導波路の長手方向に沿った構造を示している。ここで、上層のスピン波導波路３０２と下層のスピン波導波路３０３は通常、数ｎｍの間隙をおいて積層されている。上層のスピン波導波路３０２の上には絶縁体でかつ強誘電性を有する材料層４０１が積層され、その上には金属電極４０２が配置されている。電圧は、電極４０２と上層のスピン波導波路３０２との間に、絶縁性の強誘電体層４０１を介して印加される。
　図７及び図８は、図６に示したスピン波スイッチの動作原理を示す図である。このような積層構造を有するスピン波スイッチの場合、スピン波は図７示されるように、スピン波導波路内を波形５０１に示すような振幅分布を有する、導波路内に閉じ込められた波として伝搬する。２つのスピン波導波路を近接させて設置すると、上層のスピン波導波路３０２を伝搬するスピン波の振幅をＡ１(ｘ)、下層のスピン波導波路３０３を伝搬するスピン波の振幅をＡ２(ｘ)とするとき、両者の間に結合が起こり、その様子は以下のモード結合方程式で表される（J. Appl. Phys., 104, 063921 (2008)）。
　　　ｄＡ１(ｘ)／ｄｘ＝－ｉＣ・Ａ２(ｘ)　　　　　　　　（１）
　　　ｄＡ２(ｘ)／ｄｘ＝－ｉＣ・Ａ１(ｘ)　　　　　　　　（２）
　ここで、座標軸は図７、図８に示すように、スピン波導波路に沿った方向をｘ軸、２つのスピン波導波路の積層方向をｚ軸とし、ｘ軸とｚ軸に垂直な軸をｙ軸とした。また、Ｃは２つのスピン波導波路内を伝搬するスピン波の結合の強さを表す定数で、下式のように表される。
　　　Ｃ＝Ｄ／｛２δ2ｋ・（Ｌ＋ｄ）3｝　　 　　　　　　　（３）
　ここで、Ｄは上下２つのスピン波導波路間に働く双極子相互作用の強さ、δはスピン波導波路を構成する強磁性体材料の交換長、ｋはスピン波導波路内を伝搬するスピン波の波数、Ｌはスピン波導波路の厚さ、ｄは２つのスピン波導波路間のギャップである。なお、簡単のため、２つのスピン波導波路３０２，３０３は全く同じ材料で構成され、厚さも等しいものとした。
　いま、図７に示すように、上層のスピン波導波路３０２と電極４０２の間に電圧が印加されていない状態で、上層のスピン波導波路３０２からスピン波が振幅Ａ１(０)の大きさで入射したとする。このとき、前述した２つのスピン波導波路間のモード結合により、上層のスピン波導波路３０２内から下層のスピン波導波路３０３内にスピン波の振幅が移行していく。式（１）（２）から、入射部をｘ＝０にとった場合のスピン波の振幅は、それぞれ、
　　　Ａ１(ｘ)＝coｓ（Ｃｘ）Ａ１(０)　　　　　　　　　　（４）
　　　Ａ２(ｘ)＝isin（Ｃｘ）Ａ１(０)　　　　　　　　　　（５）
となる。したがって、スピン波が入射部よりｘ＝π／Ｃの距離ほど伝搬すると、スピン波の振幅は上層のスピン波導波路３０２から下層のスピン波導波路３０３へ完全に移行する。そして、さらにｘ＝２π／Ｃまで伝搬すると、図７に示されているように、再び上層のスピン波導波路３０２に戻る。従って、スピン波スイッチの長さをｘ＝２π／Ｃに設定しておけば、この場合には３つのスピン導波路間でスピン波のスイッチングは起こらない。なお、スピン波の波長、位相は導波路間のスピン波の遷移が起こっても変化しない。
　次に、図８に示すように、上層のスピン波導波路３０２と電極４０２の間に電圧を印加すると、強誘電体材料層４０１に歪が生じ、その歪が強誘電体材料層４０１に隣接する上層のスピン波導波路３０２を構成する強磁性材料の磁歪効果を介して、強磁性体に実効的な磁界を誘起する。これにより、上層のスピン波導波路３０２を構成する強磁性体の磁化の方向が変化し、それにより、式（３）の双極子相互作用Ｄの値が変化する。有効磁界の方向をＤが減少する方向に調節し、Ｄの大きさを半減すると、有効磁界が、例えばｙ軸方向にかかるとすると、式（４）（５）から、上層のスピン波導波路３０２から下層のスピン波導波路３０３にスピン波が移行するのに必要な長さが２倍となり、図８に示すように、上層のスピン波導波路３０２を伝搬するスピン波を、下層のスピン波導波路３０３に完全にスイッチして移行させることができる。このときも、スピン波の波長、位相は、２つのスピン導波路間でスピン波の遷移が起こっても変化しない。
　以上は、一般的なスピン波スイッチの動作原理の説明であるが、以下、具体的な材料に即して、動作を説明する。強磁性材料として、磁歪効果の大きいＮｉを選択し、強誘電体材料としてＰＺＴを適用する。スピン波導波路の厚さＬを５ｎｍとし、スピン波導波路の間のギャップを１ｎｍとする。スピン波の波長を３０ｎｍとすると、波数は０．２１（ｎｍ-1）となる。Ｎｉの飽和磁化は０．６１Ｔであり、交換長δは、５．７ｎｍである。双極子相互作用は、膜厚５ｎｍのとき、４．５６×１０-23（Ｊ）程度となるので、結合係数Ｃの値は２．３×１０8（ｍ-1）となり、スピン波が第一のスピン波導波路から第二のスピン波導波路に移行する長さは、π／Ｃ＝１４ｎｍとなる。したがって、２つの導波路が重なっている部分の長さを２８ｎｍとすれば、図７の状況を実現できるので、極めてコンパクトなスピン波スイッチを構成することができる。
　次に、スイッチングに要する電圧について述べる。本例ではＮｉの磁化方向をｘ方向とする。用いたＮｉでは、歪ΔＳを与えると磁気エネルギー密度Ｅが４×１０-4ΔＳ変化する。実際にＰＺＴに、５ＭＶ／ｍの電界を印加した場合、ｚ方向に７×１０-2の歪が生じた。このとき、Ｎｉの磁歪効果により、ｚ方向に約１０００Ｏｅの有効磁界が生じた。これにより上層のスピン波導波路を構成するＮｉの磁化がｚ方向に立ちあがり、双極子相互作用Ｄの値が半減して、結合長Ｃが２倍の２８ｎｍとなり、図８の状況が実現できた。用いたＰＺＴの厚さは２０ｎｍである。このときの印加電圧は僅か０．１Ｖであり、従来のＣＭＯＳスイッチを用いたスイッチングでは１Ｖ程度の印加電圧が必要であったので、それに比べると極めて低い消費電力で、スピン波をスイッチング可能なことがわかる。
　以上の例では、強磁性体としてＮｉ，強誘電体としてＰＺＴを用いたが、材料はこれに限られるものではない。強磁性体としては、Ｃｏ，Ｆｅ，Ｎｉ及びそれらの合金、あるいはそれらの多層膜を用いてもよい。また、これらの材料とＰｔあるいはＰｄとの交互多層膜を用いてもよいし、これらの金属を少なくとも一つ含むＰｔ，Ｐｄとの合金を用いてもよい。また、Ｃｏ，Ｆｅないしはその合金とＮｉの交互積層膜を用いてもよい。ただし、いずれの場合でも、磁歪定数が１０-6以上であることが望ましい。その理由は、上記のＮｉの場合、磁歪定数は－４６×１０-6と大きいため、５ＭＶ／ｍという比較的小さな電界で、所望のＣの値の変化が得られた。ＰＺＴの厚さが１００ｎｍの場合、０．５Ｖの電圧印加が必要である。しかし磁歪が１０-6以下となると、ＰＺＴの厚さが１００ｎｍの場合、１０Ｖ以上という高い電圧印加が必要となる。電圧を低減するにはＰＺＴの膜厚を低減する必要があるが、ＰＺＴの膜厚を１０ｎｍ以下の膜厚とすると、ＰＺＴの強誘電特性が劣化する。したがって、磁歪定数が１０-6以上の材料を用いることが必要となる。
　また、電極４０２の材料としては、Ａｌ，Ｃｕ，Ａｕ，Ａｇ及びこれらの合金のように抵抗率の小さな金属が望ましい。
　なお、スピン波導波路の総延長であるが、スピン波導波路では、スピン波の位相０及びπによって信号０及び１を伝達するため、総延長は必ずスピン波の波長λの整数倍になるように設定する必要がある。
（スピン波演算回路を用いたロジックエレメント）
　図９は、本発明によるスピン波演算回路を用いたＦＰＧＡ用ロジックエレメントの例を示す模式図である。
　本例のスピン波演算回路を用いたロジックエレメントは、１５個のセレクタ群６２０１～６２１５からなるルックアップテーブル６０１と、信号をクロック信号に応じて出力するフリップフロップ部６０３からなる。この例は、外部から入力される４つの入力信号を有するルックアップテーブルの例である。４つの入力信号は、図９の白丸のポートに入力される。信号入力は４つであるが、第一の入力信号はセレクタ６２０１～６２０８の１６個の白丸部分に同一の信号として、第二の入力信号はセレクタ６２０９～６２１２の８個の白丸部分に同一の信号として、第三の入力信号はセレクタ６２１３～６２１４の４個の白丸部分に同一の信号として、第四の入力信号はセレクタ６２１５の２個の白丸部分に同一の信号として、それぞれ入力される。一方、ＳＲＡＭ等のメモリに記録されているコンフィグレーション信号は、図９の黒丸の部分に入力される。詳細は後述するが、コンフィグレーション信号は全部で１６個（１６ビット）であり、セレクタ６２０１～６２０８の１６個の黒丸のポートのそれぞれに入力される。
　図１０は、図９のロジックエレメントに使用されている１個のセレクタの詳細を示した図である。セレクタは、強磁性薄膜を備える全部で７個の記録部／スピン波発生部７０２ａ～７０２ｄ，７０３，７０４，７０５と、それらを接続する６本のスピン波導波路によって構成される。６本のスピン波導波路のうち１本のスピン波導波路７０１以外は、その長さがスピン波の波長と略同一であり、スピン波導波路７０１の長さのみ、スピン波の波長の略１．５倍である。記録部／スピン波発生部７０２ａ～７０２ｄ，７０３，７０４，７０５は後述するように、例えば面内方向が安定な略長方形形状の強磁性膜を備え、この場合、形状異方性により長方形の長軸方向が磁気的に安定な方向である。
　次に、スピン波演算回路の動作を可能ならしめる具体的な材料及びデバイス構造について説明する。
　図１１は、記録部／スピン波発生部とスピン波導波路の構成例を示す模式図である。図１１において、８０１は電極、８０２は絶縁膜、８０３はスピン波導波路を構成する強磁性膜、８０４は下地膜である。領域８０５は、図１０に示した情報入力部７０２に相当し、領域８０６は情報の一次記録部７０３ないし７０４に相当し、領域８０７は情報記録部７０５に相当する。また、以下では、図１１に示されているｘｙｚ座標系を用いて説明を行う。本実施例で膜面に垂直な方向とはｚ軸方向を指すものとし、膜面に平行な方向とはｘｙ平面内の方向とする。
　領域８０５，８０６，８０７は、下地膜８０４の上に強磁性膜８０３、絶縁膜８０２、電極８０１を積層した構造を有する。領域８０５，８０６，８０７に形成された強磁性膜とスピン導波路を構成する強磁性膜とは同じ材料組成を有し互いに接続されているが、領域８０５，８０６，８０７の膜厚の方がスピン導波路領域の膜厚より厚い。
　図１１の下方に、各領域の磁化方向の概略を示した。領域８０５では、磁化容易軸方向は面内に向いているが、磁化容易軸方向が膜面に垂直であるスピン導波路部８０３と同一材料でつながっているため、磁化方向は図１１の下方の一番左の部分に示されているように、完全に面内方向となることはなく、＋ｙ軸又は－ｙ軸とｚ軸の間を向く。スピン導波路部８０３では、磁化はｚ軸方向（膜面に垂直方向）を向いている。情報を一時記録する領域８０６では、強磁性膜の磁化方向は領域８０５と同じである。領域８０６の右のスピン導波路領域の磁化はｚ軸方向を向いている。領域８０７の強磁性膜の磁化方向は、領域８０５，８０６と同じである。なお、領域８０５と領域８０６の距離、領域８０６と領域８０７の距離は、図１０に関する説明で述べたように、演算の種類によって、スピン波波長の整数倍あるいは半整数倍に設定する。
　本実施例において、同一の磁性材料で面内磁化、垂直磁化の両方が実現できる理由を、図１２を用いて説明する。図１２は、現在高いトンネル磁気抵抗（ＴＭＲ）比を実現するＭＴＪ材料として注目されているＣｏＦｅＢ膜における、膜厚ｔとＣｏＦｅＢ膜の垂直異方性エネルギーＫの関係を示した図である。垂直磁気異方性エネルギー密度がゼロより大きい膜厚では、磁化方向が膜面垂直方向を向き、垂直磁気異方性エネルギーがゼロより小さくなると磁化方向が面内方向を向くことが、Nature Materials, Vol.9, pp.721-724 (2010)に示されている。本実施例ではＣｏＦｅＢの組成はＣｏ20Ｆｅ60Ｂ20としたが、これに限られるものではない。
　本実施例では、図１２のように、ｔ＝１．６ｎｍで磁化方向が垂直（ｚ軸方向）から面内（ｙ軸）方向に変化した。強磁性膜の磁化が垂直から面内に切り替わる臨界膜厚は、ＣｏＦｅＢの組成や、下部の下地膜の材料等で変化する。比較的大きな臨界膜厚を得るには、ＣｏＦｅＢのＣｏとＦｅの組成比は５０：５０～０：１００が望ましい、また下地膜としてＴａをベースとした合金を用いることが望ましい。本実施例では、この測定結果に基づき、領域８０５，８０６，８０７のＣｏＦｅＢ膜（面内磁化膜）の膜厚を１．７ｎｍ、それ以外の垂直磁化すべきＣｏＦｅＢ層の膜厚を１．３ｎｍとした。試料振動型磁力計（ＶＳＭ）によってＣｏＦｅＢ膜の飽和磁化Ｍｓを測定したところ、その値は１．６Ｔであった。
　領域８０５，８０６，８０７のＣｏＦｅＢ膜は本来面内磁化膜であるが、図１１に示されているように、それに接続する領域のＣｏＦｅＢ膜が垂直磁化であるため、磁化方向は完全に面内（ｙ軸）方向とはならない。本実施例の場合、外部磁場を印加しないときの領域８０５，８０６，８０７のＣｏＦｅＢ膜の磁化方向は、膜面と約４５度の角度となった。この角度は、領域８０５，８０６，８０７のＣｏＦｅＢ膜の厚さ、及びそれ以外の領域のＣｏＦｅＢ膜の厚さを調整することで、変化させることが可能である。
　また、本実施例では、スピン波導波路の幅は３０ｎｍとし、絶縁膜８０２としてはＭｇＯを用いた。絶縁膜の種類はＭｇＯ膜に限られるものではなく、例えばＡｌ，Ｚｎ，Ｔｉ，Ｚｒ，Ｎｉ，Ｓｉ，Ｆｅより選択された少なくとも一つの元素を含む酸化膜、窒化膜、酸窒化膜を用いることができる。電極８０１の材料としてはＡｌを用いたが、このほかＣｕ，Ａｕ，Ａｇ及びこれらの合金のように抵抗率の小さな金属が望ましい。電極８０１及び絶縁膜８０２の奥行き方向のサイズは６０ｎｍとした。このようなディメンションで、発生するスピン波の波長を３０ｎｍとすることができる。
　以下、図１１に示したスピン波導波路での情報記録、情報伝達の方法について詳述する。
　情報の記録は、領域８０５で電界パルスを用いて行う。電界パルスを、ＣｏＦｅＢ膜８０３側を＋の極性として、ＣｏＦｅＢ膜８０３から電極８０１にかけると、ＣｏＦｅＢ膜８０３のＭｇＯ膜８０２との界面付近の電子状態が変化し、界面付近の垂直磁気異方性が大きくなる。これに伴って、図１３のように磁化が歳差運動を始める。印加電圧Ｖがあるしきい電圧Ｖthより大きい場合、磁化の歳差運動の振幅が大きくなり、磁化はｚ軸を中心とした歳差運動を始める。歳差運動の周期をＴとすると、電圧パルスの幅τを略Ｔ／２とした場合、図１３のように、電圧パルスを切った後、磁化はもう一方の安定点の周りで次第に減衰し、最後は安定点に落ち込んで静止する。
　電圧パルスの幅τを歳差運動の周期Ｔとすると、磁化は元の安定点で静止する。以上のように、τ＝（Ｔ／２）・（２ｎ－１）（ｎは自然数）とすれば、磁化の遷移が起こり、τ＝２ｎＴとすれば磁化の遷移は起こらない。本実施例の場合、Ｖthは約０．４Ｖであり、Ｔ＝３００ｐｓであった。高速動作の観点からは、τ＝１５０ｐｓで記録を行うことが望ましいが、周辺回路がそこまで高速化できない場合は、τ＝４５０ｐｓ，７５０ｐｓなどの高次の周期のパルス幅を用いればよい。実際の回路動作では、前回の記録動作で領域８０５のＣｏＦｅＢ膜には－ｙ方向（情報０）、ないし＋ｙ方向（情報１）が記録されている。もし前回と同じ情報を記録したい場合は、電圧は印加しない。前回の情報を書き換えたい場合には、パルス幅τ＝（Ｔ／２）・（２ｎ－１）のパルス電圧を印加することにする。
　情報の伝達にはスピン波を用いる。この場合には、上記Ｖthより小さな値でかつτ＜Ｔのパルス電圧をＣｏＦｅＢ膜８０３と電極８０１の間に印加する。前述した２つの安定な磁化方向を切り替えるには、磁化に両者の間のエネルギー障壁ΔＥを超える運動エネルギーを供給する必要があるが、Ｖ＜Ｖthの場合には運動エネルギーが不足しているため磁化のスイッチングは起こらず、図１４に示すように、磁化安定点のまわりで歳差運動を行う。この歳差運動は領域８０５からスピン波導波路８０３にスピン波として伝わり、スピン波は情報０，１を領域８０６のＣｏＦｅＢ膜に上書きする。
　以上の動作原理を念頭において、図１０で示されるセレクタの動作を詳細に説明する。以下、図１０の記録部で、磁化が図の下向きである場合の情報を「０」、上向きである場合の情報を「１」で表すことにする。まず、図１０において、最も左側にある４つの記録部のうちの２つの記録部７０２ｂ，７０２ｄにロジックエレメントの外部から伝送されてきた入力信号１を書き込み、残りの２つの記録部７０２ａ，７０２ｃに１６ビットのＳＲＡＭないしＭＲＡＭに記憶されているコンフィグレーションデータ信号のうちの２つの信号を書き込む。このとき同時に、記録部７０３，７０４に信号「０」を、記録部７０５に信号「１」を書き込んでおく。
　次に、４つの記録部７０２ａ～７０２ｄに電気信号を入力し、スピン波を発生させる。スピン波はスピン波導波路を通って図１０の右方向に伝搬していく。図１０の左上の２つのスピン波導波路を伝搬するスピン波は、２つのスピン波導波路が合流する記録部７０３に情報を書き込むが、スピン波の干渉効果により、コンフィグレーションデータ信号１が「１」、入力信号１が「１」の場合のみ、記録部７０３に書き込まれる情報は１となる、すなわちＡＮＤ動作が実現する。一方、図１０の左下部のスピン波導波路では、スピン波導波路７０１を伝搬するスピン波の位相のみが半波長分ずれているため、コンフィグレーションデータ信号２が「１」、入力信号１が「０」の場合のみ、記録部７０４に「１」が書き込まれる。
　次に、記録部７０３，７０４に電圧を印加してスピン波を発生させる。スピン波はさらにスピン波導波路を右方向に伝搬して、情報が記録部７０５に書き込まれるが、ここでは記録部７０３，７０４に書き込まれた情報が（０，０）でない限り、情報１が記録部７５に書き込まれる。すなわち、以下の表１に示す真理値表が成り立つ。
Figure JPOXMLDOC01-appb-T000001
　以上から、入力信号１が「０」のときコンフィフレーションデータ信号２が、入力１が「１」のときコンフィフレーションデータ信号１が選択されるセレクタの機能が実現されている。図９のルックアップテーブル６０１にあるほかの１４個のセレクタでも同様の処理が行われる。ただし、動作のタイミングは、まず最も外側の８つのセレクタ６２０１～６２０８が同時に動作し、次にその内側の４つのセレクタ６２０９～６２１２が動作し、続いて更に内側の２つのセレクタ６２１３～６２１４が動作し、最後にセレクタ６２１５が動作する。また、入力はセレクタ６２０１～６２０８には入力１、セレクタ６２０９～６２１２には入力２、セレクタ６２１３～６２１４には入力３、そしてセレクタ６２０５には入力４を入力する。最後に、フリップフロップ６０３の記録部に出力された情報は、外部クロックの信号に同期して、適切なタイミングで、フリップフロップ６０３を介してロジックエレメントの外部に、再び送付される。
　なお、上記説明では、セレクタ中間部に２つの記録部７０３と７０４を設置する例を示した。このようにすると、記録部７０２ａ～７０２ｄにおいて励起されるスピン波位相ずれ、あるいは記録部７０２ａ～７０２ｄと記録部７０３，７０４の距離の作製誤差によるスピン波位相ずれを、１回１回の演算動作で吸収できるので、動作のマージンを拡大することができる。しかし超高速な動作が必要な用途では、記録部７０３，７０４を省略して、１回のクロックで、セレクタの動作を完了することもできる。
　以上述べた、スピン波演算回路を用いたロジックエレメント、及びスピン波導波路網とスピン波スイッチを用いたＦＰＧＡでも、周辺回路や外部のメモリとのインターフェースなどの周辺回路、クロック回路などは、従来のＣＭＯＳ回路を用いる必要がある、これらの二つの回路の集積化方法を示す。
　図１５は、スピン波演算回路とＣＭＯＳ回路の集積化方法を示した模式図である。図１５において、１１０１はＣＭＯＳトランジスタであり、１１０２はＣＭＯＳトランジスタが形成される半導体部分である。なお、ＣＭＯＳトランジスタ１１０１やゲート配線１１０３は図１５の奥行き方向にも延伸しているが、図１５ではその最前部のみを図示している。また、図１５では通常の平面型のＣＭＯＳトランジスタが図示されているが。用いるプロセスノードによっては、ＦＩＮ－ＦＥＴなどの立体構造を有するトランジスタや、チャネルが縦型になっている縦型のトランジスタなどを用いる場合もある。
　本実施例において、ＣＭＯＳトランジスタは、演算のタイミングを制御するクロックの生成や、読み出された信号の検出回路、及び周辺のメモリや様々のデバイスとの情報のやりとりを行うインターフェース回路などを形成するために使用される。図１５はクロックを形成する場合の例である。１１０３はクロック信号を送付するタイミングを制御するゲート配線であり、１１０４はクロック生成を行うＣＭＯＳ部分とスピン波演算回路部をつなぐグローバルな配線、１１０５は電極である。１１０６はＣＭＯＳトランジスタとスピン波演算回路部を接続するコンタクト配線であり、１１０７はこれらのコンタクト配線がレイアウトされている配線部分である。なお、配線部分１１０７においても、奥行き方向の図示は省略している。ＣＭＯＳ回路部分で生成されたクロック信号は、配線１１０８によってスピン波演算回路の情報記録部／スピン波発生部１１０９に伝達される。スピン波発生部１１０９で励起されたスピン波は、スピン波導波路１１１０と通じて、次の情報記録部／スピン波発生デバイスへ信号を伝達する。すなわち最上部１１１１が、スピン波演算回路部である。
　図１５のスピン波演算回路が、本発明におけるロジックエレメント部である場合、他のロジックエレメント部からの信号は、図１６のように、スピン波導波路網を介して、情報記録部／スピン波発生部１３０２（図１５の１１０９に対応）に伝達される。しかし、後述するように、スピン波演算回路部とスピン波導波路網は、異なったレイヤーに作製する方が自由度が大きいので、スピン波導波路網で伝達された信号を、一旦、変換素子１３０１で電気信号に変換し、ロジックエレメントのスピン波発生部１３０２に接続し、書き込みを行う方法が現実的である。
　一方、ＳＲＡＭないしＭＲＡＭに記録されていたコンフィグレーション信号は、ＳＲＡＭの場合は、highないしlowの信号電圧そのままを伝達し、情報記録部１１０９に信号の記録を行い、ＭＲＡＭの場合は、高抵抗、低抵抗の信号をセンスアンプにて電圧信号に変化した後、その信号を、図１５とは別の領域に設けたスピン波発生部１３０２（構造は１１０９と全く同じ）にてスピン波に変換して、スピン波導波路に書き込みを行うことにより、ロジックエレメント部に信号を伝達する。また出力するときも、別のレイヤーに作製するスピン波導波路網に信号を接続するため、信号を一旦電気信号に変換素子１３０１で電気信号に変換し、再度スピン波発生素子１３０２にてスピン波に変換して、スピン波導波路喪網にスピン波信号として送り出す。このようにすることで、スピン波導波路網を伝搬してきたスピン波の移動ずれを吸収することができ、動作マージンを大幅に拡大することができる。
　上記において、変換素子１３０１において、磁化方向として記録された０／１の情報を電気信号０／１に変換するには、図１１に示した情報記録部８０７の構造を用い、最上層の金属膜を面内（ｙ軸）方向に磁化容易軸を有する強磁性膜、例えばＣｏＦｅＢとすればよい。たとえば、面内磁化膜の磁化方向を、情報記録部の「１」に相当する磁化方向と平行に固定しておくと、もし情報記録部の磁化方向が「１」の方向であれば、ＭｇＯ膜を介した接合抵抗は小さく、情報記録部の磁化方向が「０」の方向であれば、ＭｇＯを介した接合抵抗は大きい。これはいわゆるトンネル磁気抵抗であり、ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢというトンネル接合では、両者の抵抗の変化率を１００％以上にできる。したがって、このトンネル抵抗に所定の電流を流すと、高抵抗の場合はhigh、低抵抗の場合はlowという二つの電圧を得ることができる。この電圧信号を用いて、再び入力部１３０２に０／１信号の書き込みを行うことができる。さらに必要に応じて、適切な電気増幅回路を用いて、電気信号の増幅も行えるため、ＦＰＧＡ全体の動作マージンを大きくできるメリットもある。
　一方、実施例１に示したスピン波導波路配線網を形成する場合でも、スピン波導波路網やスピン波スイッチ群は、図１５のスピン波演算回路部に相当する最上層に形成することができる。そして、スピン波スイッチの場所を指定するためのＣＭＯＳ回路は、図１５の最下層の半導体部分に形成され、両者をつなぐ配線層が両者の中間部分に形成される。
　以上のように、本発明のＦＰＧＡにおいては、ロジックエレメント領域及びスピン波導波路配線網領域で、いずれも最下層にＣＭＯＳトランジスタを形成する半導体部分を、最上層に金属磁性体から形成されたスピン波演算回路及びスピン波導波路配線網を形成できるので、従来のＦＰＧＡに比べ、チップの面積を大幅に低減でき、低コスト化を実現できる。さらに、ロジックエレメント部分でも、またスピン波スイッチ群においても、使用する電圧を０．５Ｖ以下と、従来のＣＭＯＳ回路に比べて大幅に低電圧化できるうえ、デバイスの総数でも、ロジックエレメント部では、従来のＣＭＯＳ回路に比べ半数以下、スイッチ部分では約１／４に低減できるので、本実施例のＦＰＧＡでは、従来のＣＭＯＳ回路を用いていたＦＰＧＡに対して、大幅な低電力化を実現することが可能となる。
　最後に、図１５に示したＣＭＯＳとスピン波演算回路を集積化したチップの製造方法について簡単に述べる。まず最初に、Ｓｉ基板等の半導体基板に、通常のリソグラフィ、拡散、エッチング工程を用いて、ＣＭＯＳトランジスタを形成する。次に、最下部コンタクト１１０６用のビアを形成し、例えば、Ｔｉ／ＴｉＮの下地膜を引いた上でＷ膜を形成し、ＣＭＰによって平坦化する。引続いて絶縁膜をＣＶＤ等で製膜し、電極形成のためのホールをリソグラフィとドライエッチングで形成して、そのホールの中に、例えばＣｕ等の金属をめっき法で製膜し、ＣＭＰで平坦化して電極を作製する。その後、さらに次のコンタクト１１０６を形成するためのビアを、リソグラフィとドライエッチングで形成して、そのビアの中に、例えばＣｕ等の金属をめっき法で製膜し、ＣＭＰで平坦化を行ってＣｕのビアを形成する。このプロセスを繰り返し、所望の配線１１０７を形成する。
　最後に最上部の電極１１０５を形成して、ＣＭＰで平坦化したのち、下地膜／スピン波導波１１１０を構成する強磁性膜／ＭｇＯ等の絶縁膜／電極膜及びコンタクトをとるためのキャップ膜を、例えばスパッタリング等の方法で順に製膜する。引き続き、リソグラフィでスピン波導波路の配線パターンを形成し、キャップ膜をまずドライエッチングでパターニングした後、パターニングされたキャップ膜をマスクとして、スピン波導波１１１０を構成する強磁性膜／ＭｇＯ等の絶縁膜／電極膜をパターニングする。続いて、情報記録部部分のマスクをリソグラフィで形成し、再びキャップ膜にパターンを転写したのち、キャップ膜をマスクとして情報記録部をエッチングして、パターニングする。このとき、ＣｏＦｅＢを用いる場合は、スピン波導波路のＣｏＦｅＢの膜厚が所定の値となるよう、エンドポイントモニターによって終点検知して、エッチングを止めることが重要である。引き続き、真空を破らずＳｉＮ等のパッシべーション膜を製膜した後ウェハを取り出し、ＣＶＤ等で絶縁膜を形成した後、ＣＭＰで平坦化を行う。最後に、電極１１０５とクロック伝達用配線１１０８を接続するビアを形成し、Ｃｕ等の金属をめっきビア内に形成した後ＣＭＰで平坦化して、コンタクト１１０６及び情報記録部１１０９のキャップ膜の頭出しを行ったのち、その上にＣｕ等で配線１１０８を形成し、再びＣＶＤ等で全体を絶縁膜に埋め込んで、チップの作製を完了する。
　以上は、ＣＭＯＳ回路とスピン波回路が集積化された部分の製造方法であったが、ＣＭＯＳ回路とスピン波配線網を集積化する領域の形成は、前述した材料に応じた作製工程が必要となるが、用いる基本的な要素プロセスは同一である。また、スピン波演算回路とスピン波スイッチ部分では、用いる材料と積層構造が異なっているので、それぞれ違ったレイヤーに形成する必要がある。例えば、配線層１１０７の上にまずスピン波演算回路部を形成する。このとき、スピン波導波路網を形成する部分には、ＣＭＯＳ回路からの信号を伝達するビアのみを形成しておく。その上部に、スピン波導波路網とスピン波スイッチ群を形成する。この場合、スピン波導波路網とスピン波演算回路を直接スピン波導波路で接続することが困難なので、スピン波導波路網で伝搬されてきたスピン波信号を、一旦電気信号に変換し、再度スピン波演算回路部分のスピン波導波路に接続して、電気的にスピン波を励起させる構造とするのが現実的である。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１０１…ロジックエレメント
１０２…電気配線網
１０３…スイッチ
１０４…ルックアップテーブル
１０５…フリップフロップ
２０１…スピン波演算回路を用いたロジックエレメント
２０２…スピン波配線網
２０３…スピン波スイッチ群
３０１…スピン波スイッチ
３０２…第一のスピン波導波路
３０３…第二のスピン波導波路
４０１…絶縁体
４０２…電極
５０１…スピン波振幅分布
６０１…ルックアップテーブル
６２０１～６２１５…セレクタ
６０３…フリップフロップ
７０１…スピン波導波路
７０２ａ～７０２ｄ，７０３，７０４，７０５…情報記録部
８０１…電極
８０２…絶縁膜
８０３…スピン波導波路
８０４…下地膜
８０５…情報入力部
８０６…情報一次記録部
８０７…情報記録部
１１０１…ＣＭＯＳトランジスタ
１１０２…半導体部分
１１０３…ゲート配線
１１０４…配線
１１０５…電極
１１０６…コンタクト配線
１１０７…配線部分
１１０８…配線
１１０９…情報記録部／スピン波発生部
１１１０…スピン波導波路
１１１１…スピン波演算回路部
１３０１…スピン波を電圧に変換する素子
１３０２…電圧をスピン波に変換する素子

Claims (17)

  1. 　基板上に積層して設けられ上下に重なった領域を有する２本の強磁性体配線と、
    　前記２本の強磁性体配線が重なった領域の上部に設けられた絶縁膜と、
    　前記絶縁膜の上に設けられた電極とを有し、
    　前記電極から前記絶縁膜に電界を印加することにより、前記２本の強磁性体配線の一方を伝搬するスピン波を他方の強磁性体配線に移行させることを特徴とするスピン波スイッチ。
  2. 　請求項１記載のスピン波スイッチにおいて、
    　前記強磁性体配線を構成する材料として磁歪が１０-6以上の強磁性体を用いたことを特徴とするスピン波スイッチ。
  3. 　請求項１記載のスピン波スイッチにおいて、
    　前記絶縁膜は強誘電体膜であることを特徴とするスピン波スイッチ。
  4. 　請求項１記載のスピン波スイッチにおいて、
    　前記強磁性体配線としてＣｏ，Ｆｅ，Ｎｉ及びそれらの合金、あるいはそれらの多層膜を用いたことを特徴とするスピン波スイッチ。
  5. 　請求項１記載のスピン波スイッチにおいて、
    　前記強磁性体配線として、Ｃｏ，Ｆｅ，Ｎｉのいずれか、又はこれらのうち複数とＰｔ，Ｐｄのいずれかを含む合金、あるいはＣｏ，Ｆｅ，Ｎｉのいずれか、又はこれらのうち複数とＰｔ，Ｐｄの交互積層膜、ないしはＣｏ，Ｆｅないしはその合金とＮｉの交互積層膜を用いたことを特徴とするスピン波スイッチ。
  6. 　基板上に積層して設けられた下層の複数のスピン波導波路及び上層の複数のスピン波導波路と、
    　前記下層のスピン波導波路と上層のスピン波導波路が交差する領域に設けられた複数のスピン波スイッチとを有し、
    　前記スピン波導波路はスピン波が伝搬する強磁性体配線からなり、
    　前記スピン波スイッチは、前記交差領域の上部に設けられた絶縁膜と、前記絶縁膜の上に設けられた電極とを有し、前記電極から前記絶縁膜に電界を印加することにより、前記交差する一方のスピン波導波路を伝搬するスピン波を他方のスピン波導波路に移行させることを特徴とするスピン波配線網。
  7. 　請求項６記載のスピン波配線網において、
    　半導体基板上にＣＭＯＳ演算回路が形成され、その上部に前記ＣＭＯＳ演算回路と前記スピン波スイッチの電極とを接続する配線が形成され、さらにその上部に当該スピン波配線網と前記複数のスピン波スイッチとが形成されていることを特徴とするスピン波配線網。
  8. 　磁化の向きによって情報を記憶する第１から第７の情報記録部と、前記情報記録部の間を接続するスピン波導波路とを有し、
    　第１及び第２の情報記録部は各々スピン波導波路によって第５の情報記録部に接続され、第３及び第４の情報記録部は各々スピン波導波路によって第６の情報記録部に接続され、前記第５及び前記第６の情報記録部は各々スピン波導波路によって前記第７の情報記録部に接続されており、
    　前記第４の情報記録部と前記第６の情報記録部を接続するスピン波導波路はスピン波の波長の略半整数倍の長さを有し、他の情報記録部間を接続するスピン波導波路はスピン波の波長の略整数倍の長さを有すること特徴とするセレクタ。
  9. 　請求項８記載のセレクタにおいて、
    　前記第１の情報記録部に第１のデータ信号が入力され、前記第３の情報記録部に第２のデータ信号が入力され、前記第２及び第４の情報記録部に外部からの入力信号が入力され、前記入力信号の値に応じて前記第１のデータ信号あるいは前記第２のデータ信号が選択されることを特徴とするセレクタ。
  10. 　請求項８記載のセレクタにおいて、
    　前記スピン波導波路と前記情報記録部の最下層の膜部分が同一の強磁性薄膜で形成され、
    　前記情報記録部部分の強磁性体薄膜の膜厚が前記スピン波導波路部分の強磁性薄膜の膜厚より厚く、
    　前記情報記録部には、前記強磁性膜上に絶縁膜と電極膜がこの順番で積層され、
    　前記強磁性体膜の膜厚の厚い部分の磁気異方性が膜面に平行であり、前記強磁性膜の膜厚の薄い部分の磁気異方性が膜面に垂直であることを特徴とするセレクタ。
  11. 　請求項８記載のセレクタにおいて、
    　前記強磁性薄膜が、Ｃｏ，Ｆｅないしそれらの合金、あるいはＣｏ，Ｆｅないしそれらの合金にＢを含有する金属で構成されていることを特徴とするセレクタ。
  12. 　請求項８記載のセレクタにおいて、
    　前記絶縁膜がＭｇＯであることを特徴とするセレクタ。
  13. 　請求項８記載のセレクタにおいて、
    　前記絶縁膜がＡｌ，Ｚｎ，Ｔｉ，Ｚｒ，Ｎｉ，Ｓｉ，Ｆｅより選択された少なくとも一つの元素を含む酸化膜、窒化膜又は酸窒化膜であることを特徴とするセレクタ。
  14. 　半導体基板上にＣＭＯＳ演算回路が形成され、その上部に前記ＣＭＯＳ演算回路とセレクタの電極群とを接続する配線が形成され、さらにその上部に前記セレクタが形成されており、
    　前記セレクタは、磁化の向きによって情報を記憶する第１から第７の情報記録部と、前記情報記録部の間を接続するスピン波導波路とを有し、第１及び第２の情報記録部は各々スピン波導波路によって第５の情報記録部に接続され、第３及び第４の情報記録部は各々スピン波導波路によって第６の情報記録部に接続され、前記第５及び前記第６の情報記録部は各々スピン波導波路によって第７の情報記録部に接続されており、前記第４の情報記録部と前記第６の情報記録部を接続するスピン波導波路はスピン波の波長の略半整数倍の長さを有し、他の情報記録部間を接続するスピン波導波路はスピン波の波長の略整数倍の長さを有する
    　こと特徴とするセレクタ回路。
  15. 　磁化の向きによって情報を記憶する第１から第７の情報記録部と、前記情報記録部の間を接続するスピン波導波路とを有し、第１及び第２の情報記録部は各々スピン波導波路によって第５の情報記録部に接続され、第３及び第４の情報記録部は各々スピン波導波路によって第６の情報記録部に接続され、前記第５及び前記第６の情報記録部は各々スピン波導波路によって第７の情報記録部に接続されており、前記第４の情報記録部と前記第６の情報記録部を接続するスピン波導波路はスピン波の波長の略半整数倍の長さを有し、他の情報記録部間を接続するスピン波導波路はスピン波の波長の略整数倍の長さであるセレクタが複数個、複数段に接続された構造を有し、
    　各段を構成するセレクタの第７の情報記録部は次段を構成するセレクタの第１の情報記録部あるいは第３の情報記録部と共通であり、
    　第１段を構成する複数のセレクタのそれぞれの第１の情報記録部と第３の情報記録部に外部のメモリに記録された情報を転送し記録する手段と、
    　外部から伝送されてくるスピン波信号を、各段を構成するセレクタの第２及び第４の情報記録部に記録する手段と、
    　を有することを特徴とするルックアップテーブル。
  16. 　半導体基板上にＣＭＯＳ演算回路が形成され、その上部に前記ＣＭＯＳ演算回路とルックアップテーブルの電極群とを接続する配線が形成され、さらにその上部に前記ルックアップテーブルが形成されており、
    　前記ルックアップテーブルは、
    　磁化の向きによって情報を記憶する第１から第７の情報記録部と、前記情報記録部の間を接続するスピン波導波路とを有し、第１及び第２の情報記録部は各々スピン波導波路によって第５の情報記録部に接続され、第３及び第４の情報記録部は各々スピン波導波路によって第６の情報記録部に接続され、前記第５及び前記第６の情報記録部は各々スピン波導波路によって第７の情報記録部に接続されており、前記第４の情報記録部と前記第６の情報記録部を接続するスピン波導波路はスピン波の波長の略半整数倍の長さを有し、他の情報記録部間を接続するスピン波導波路はスピン波の波長の略整数倍の長さであるセレクタが複数個、複数段に接続された構造を有し、
    　各段を構成するセレクタの第７の情報記録部は次段を構成するセレクタの第１の情報記録部あるいは第３の情報記録部と共通であり、
    　第１段を構成する複数のセレクタのそれぞれの第１の情報記録部と第３の情報記録部に外部のメモリに記録された情報を転送し記録する手段と、
    　外部から伝送されてくるスピン波信号を、各段を構成するセレクタの第２及び第４の情報記録部に記録する手段と、を有する
    　ことを特徴とするルックアップテーブル回路。
  17. 　スピン波配線網とルックアップテーブルから構成されるＦＰＧＡであって、
    　前記スピン波配線網は、
    　基板上に積層して設けられた下層の複数のスピン波導波路及び上層の複数のスピン波導波路と、前記下層のスピン波導波路と上層のスピン波導波路が交差する領域に設けられた複数のスピン波スイッチとを有し、
    　前記スピン波導波路はスピン波を伝搬する強磁性体配線からなり、
    　前記スピン波スイッチは、前記交差領域の上に設けられた絶縁膜と、前記絶縁膜の上に設けられた電極とを有し、前記電極から前記絶縁膜に電界を印加することにより、前記交差する一方のスピン波導波路を伝搬するスピン波を他方のスピン波導波路に移行させる機能を有し、
    　前記ルックアップテーブルは、
    　磁化の向きによって情報を記憶する第１から第７の情報記録部と、前記情報記録部の間を接続するスピン波導波路とを有し、第１及び第２の情報記録部は各々スピン波導波路によって第５の情報記録部に接続され、第３及び第４の情報記録部は各々スピン波導波路によって第６の情報記録部に接続され、前記第５及び前記第６の情報記録部は各々スピン波導波路によって前記第７の情報記録部に接続されており、前記第４の情報記録部と前記第６の情報記録部を接続するスピン波導波路はスピン波の波長の略半整数倍の長さを有し、他の情報記録部間を接続するスピン波導波路はスピン波の波長の略整数倍の長さであるセレクタが複数個、複数段に接続された構造を有し、
    　各段を構成するセレクタの第７の情報記録部は次段を構成するセレクタの第１の情報記録部あるいは第３の情報記録部と共通であり、
    　第１段を構成する複数のセレクタのそれぞれの第１の情報記録部と第３の情報記録部に外部のメモリに記録された情報を転送し記録する手段と、
    　外部から伝送されてくるスピン波信号を、各段を構成するセレクタの第２及び第４の情報記録部に記録する手段と、を有する
    　ことを特徴とするＦＰＧＡ。
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