WO2014029152A1 - 一种半导体结构及其制造方法 - Google Patents

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梁擎擎
王冠中
朱慧珑
钟汇才
陈大鹏
叶甜春
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4462—Carbon or carbon-containing materials, e.g. graphene

Definitions

  • the present invention relates to the field of semiconductor fabrication, and more particularly to a semiconductor structure and a method of fabricating the same. Background technique
  • the present invention provides a method of fabricating a semiconductor structure, the method comprising:
  • the present invention also provides a semiconductor structure, the semiconductor structure comprises a base layer, a metal plug (202) and the graphene layer (300), wherein:
  • a plane [0009] The graphene layer (300) formed over the base layer and a metal plug (202), the graphene layer (300) and said metal plug (202) is in contact.
  • the semiconductor structure and the method of fabricating the same provided by the present invention increase the particle size of graphene crystals by forming graphene crystals in a predetermined region, and in combination with the step of optimizing deposition of graphene, contribute to the improvement of graphene material The uniformity, thus improving the workability and stability of the graphene material in the semiconductor structure.
  • FIG. 1 is a flow diagram of one embodiment of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIG. 2 to FIG. 5 are cross-sectional structural views showing respective manufacturing stages of the semiconductor structure in the process of fabricating a semiconductor structure in accordance with the flow shown in FIG. 1 according to an embodiment of the present invention
  • first and second features are formed in direct contact
  • additional features formed between the first and second features. The embodiment, such that the first and second features may not be in direct contact.
  • FIG. 5 is a cross-sectional structural view of the semiconductor structure including a substrate 100, a dielectric layer 200, a metal plug 202, and a graphene layer. 300 , where:
  • the dielectric layer 200 covers the upper plane of the substrate 100;
  • the metal plug 202 is embedded in the dielectric layer 200, and the lower plane of the metal plug 202 is in electrical contact with the upper surface of the substrate 100;
  • a graphene layer 300 is formed over the dielectric layer 200 that is in contact with the upper plane of the metal plug 202 and completely covers the upper plane of the metal plug 202.
  • the substrate 100 includes a silicon substrate (eg, a wafer).
  • the substrate 100 can include various doping configurations in accordance with design requirements known in the art, such as a P-type substrate or an N-type substrate.
  • the substrate 100 in other embodiments may also include other basic semiconductors such as germanium.
  • the substrate 100 may include a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • the thickness of the substrate 100 can be, but is not limited to, on the order of a few hundred microns, for example, in the range of thicknesses from 400 ⁇ m to 800 ⁇ m.
  • the dielectric layer 200 has a thickness between 50 nm and 200 nm, and the material thereof includes S i0 2 , carbon doped S i0 2 , BPSG, PSG, USG, S i 3 N 4 , a low-k material, or a combination thereof.
  • the material of the metal plug 202 includes W, Al, Cu, T iAl, or a combination thereof.
  • the upper plane of the metal plug 202 is flush with the upper plane of the dielectric layer 200 (herein, the term “flush" means that the height difference between the two is within the tolerance of the process error. ).
  • the area of the cross section of the metal plug 202 that is parallel to the upper plane of the substrate is 1-100 ⁇ 2 .
  • a contact layer (not shown in FIG. 5) is formed between the lower plane of the metal plug 202 and the upper plane of the substrate 100, taking the substrate 100 as a silicon substrate as an example, the contact The layer can be nickel silicide, titanium silicide, cobalt silicide or copper silicide or other metal silicide.
  • the graphene layer 300 at least completely covers the upper plane of the metal plug 202, and in some embodiments, the graphene layer 300 also covers a portion of the upper plane of the dielectric layer 200. Due to the upper plane of the metal plug 202 and the graphene layer 300, and the metal plug 202 is a crystalline structure, the graphene layer 300 formed thereon has a larger crystal grain size, which helps to improve the uniformity of the graphene material. The mobility of the graphene layer 300 is increased. By controlling the cross-sectional shape of the metal plug 202, the range and performance of crystallization on the formed graphene layer 300 can be controlled to meet the requirements for fabricating different devices.
  • the semiconductor structure of the present invention may further include only the substrate 100, the metal plug 202, and the graphene layer 300, and There is no dielectric layer 200.
  • the metal plug is formed directly in the substrate, and the upper plane of the metal plug is flush with the upper plane of the substrate, and the graphene layer is directly formed on the upper surface of the substrate and the metal plug.
  • the graphene layer is partially in contact with the planar surface of the metal plug.
  • FIG. 1 is a flow chart of a specific embodiment of a method of fabricating a semiconductor structure in accordance with the present invention, the method comprising:
  • Step S1 00 providing a substrate, and forming a dielectric layer covering an upper plane of the substrate;
  • Step S200 etching the dielectric layer to form an opening having a specific shape penetrating the dielectric layer, the opening exposing a portion of an upper plane of the substrate;
  • Step S300 forming a metal plug filling the opening, the lower plane of the metal plug being in electrical contact with the exposed upper plane of the substrate;
  • Step S400 forming a graphene layer in contact with the upper plane of the metal plug on the dielectric layer, the graphene layer completely covering the upper plane of the metal plug.
  • Steps S 1 00 to S400 are described below with reference to FIGS. 2 through 5, which are semiconductor structures in the process of fabricating a semiconductor structure in accordance with the flow shown in FIG. 1 in accordance with an embodiment of the present invention.
  • the cross-sectional views of the various stages of the present invention are to be considered as illustrative.
  • step S100 is performed to provide the substrate 100 and form a dielectric layer 200 covering the upper plane of the substrate 100.
  • the substrate 100 includes a silicon substrate (eg, a wafer).
  • the substrate 100 can include various doping configurations in accordance with design requirements known in the art, such as a P-type substrate or an N-type substrate.
  • the substrate 100 in other embodiments may also include other basic semiconductors such as germanium.
  • the substrate 100 may include a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • the thickness of the substrate 100 can be, but is not limited to, about a few hundred meters, for example, can range from 400 ⁇ to 800 ⁇ .
  • the substrate 100 is a silicon substrate.
  • a dielectric layer 200 is formed on the substrate 100 by chemical vapor deposition (CVD) high-density plasma CVD ALD (atomic layer deposition), plasma enhanced atomic layer deposition (PEALD), Pulsed laser deposition (PLD) or other suitable method is formed on the substrate 100.
  • the dielectric layer 200 has a thickness between 50 and 200 nm and its material comprises SiO 2 , carbon doped SiO 2 BPSG PSG USG Si 3 N 4 , low k materials, or combinations thereof.
  • step S200 is performed to form a specific pattern of photoresist on the dielectric layer 200 by a photolithography process, etching the dielectric layer 200 with the photoresist as a mask, and stopping at the substrate 100.
  • a photolithography process etching the dielectric layer 200 with the photoresist as a mask
  • the method of forming the opening 201 includes a photolithography process, dry etching, or wet etching. Since the opening 201 penetrates the dielectric layer 200, a portion of the upper surface of the substrate 100 is exposed, that is, the silicon surface of the substrate 100 is exposed.
  • the etching process is controlled such that the cross section of the opening 201 parallel to the upper plane of the substrate 100 has a specific shape, and the cross-sectional area thereof is preferably 1-100 ⁇ 2 .
  • the purpose of forming the opening 201 is to prepare for depositing the metal in the next step.
  • step S300 is performed to form a metal plug 202 filling the opening 201.
  • the lower plane of the metal plug 202 is in electrical contact with the exposed upper plane of the substrate 100 (the meaning of "electrical contact” as used herein is two Direct contact between the conductors forms electrical communication, or indirect conduction through other conductors to form electrical communication).
  • the metal plug 202 is formed by depositing a metal material in the opening 201, the metal material including W Al Cu TiAl or a combination thereof.
  • the dielectric layer 200 and the metal plug 202 are subjected to a chemical-mechanical polishing (CMP) process.
  • CMP chemical-mechanical polishing
  • the upper plane of the metal plug 202 and the upper plane of the dielectric layer 200 are formed. Qi Ping.
  • a contact layer (not shown in FIG. 4) is first formed on the exposed upper surface of the substrate 100 within the opening 202.
  • the specific step is to first use ion implantation, Depositing an amorphous material or in-situ doping growth, pre-amorphizing the exposed upper plane to form a local amorphous region, and then using metal sputtering or chemical vapor deposition on the amorphous region a metal layer formed, the metal may be Ni, Ti, Co or Cu, etc., and then the substrate 100 is annealed, such as rapid thermal annealing, spike annealing, instantaneous annealing, etc., the deposited metal layer and the non- The amorphous compound of the crystalline region reacts to form the contact layer.
  • the contact layer may be nickel silicide, titanium silicide, cobalt silicide or copper silicide or other metal silicide.
  • chemical etching is used to remove unreacted deposited metal. The advantage of forming the contact layer is that the contact resistance between the metal plug 202 and the substrate 100 is reduced.
  • step S400 is performed to form a graphene layer 300 on the dielectric layer 200 in contact with the upper surface of the metal plug 202, the graphene layer 300 completely covering the upper plane of the metal plug 202.
  • the material of the metal plug 202 is Cu
  • the metal plug 202 of the Cu material is used as a base to form the graphene layer 300 by using a CVD process, and the specific steps are: using a carbon-containing gas compound such as decane as a gaseous state.
  • the carbon atom cracked and grown by the gaseous carbon source is adsorbed on the upper surface of the metal plug 202 at a high temperature, and further forms a continuous graphene film, and one or more layers of the graphene film are stacked to form a graphene layer 300.
  • the graphene layer 300 covers not only the upper plane of the metal plug 202 but also the upper plane of the dielectric layer 200.
  • the graphene layer formed on the plane of the metal plug has a good crystal morphology and performance, and the upper plane of the metal plug can precisely control its shape by an etching process, the above method forms a good crystal morphology having a specific shape.
  • Graphene layer After forming the graphene layer, it can be peeled off and used to fabricate other semiconductor devices.
  • a graphene layer in contact with an upper plane of the metal plug is formed on the substrate, the graphene layer completely covering an upper plane of the metal plug.
  • a substrate having a flat upper surface.
  • the substrate may include a compound semiconductor, For example, silicon carbide, gallium arsenide, indium arsenide or indium phosphide may also include various insulating materials.
  • a photoresist of a specific pattern is formed on the substrate by a photolithography process, and the substrate is etched using the photoresist as a mask and stopped inside the substrate.
  • a method of forming an opening includes a photolithography process, dry etching, or wet etching.
  • the etching process is controlled such that the cross section of the opening parallel to the upper plane of the substrate has a specific shape, and the cross-sectional area thereof is preferably 1-1 00 ⁇ ⁇ 2 .
  • the purpose of forming the opening is to prepare for depositing the metal in the next step.
  • a metal plug filling the opening is formed, the upper plane of which is flush with the upper plane of the substrate.
  • a metal plug is formed by depositing a metal material in the opening, the metal material including W, Al, Cu, T i A l or a combination thereof.
  • the substrate and the metal plug are subjected to chemical mechanical polishing to make the upper surface of the metal plug flush with the upper plane of the substrate.
  • a graphene layer is then formed on the substrate and on the metal plug, the graphene layer completely covering the upper plane of the metal plug.
  • the metal plug material is Cu
  • the metal plug of the Cu material is used as a base to form a graphene layer by using a CVD process
  • the specific step is: using a carbon-containing gas compound such as decane as a gaseous carbon source.
  • the carbon atoms cracked and grown by the gaseous carbon source are adsorbed on the upper surface of the metal plug at a high temperature, and further form a continuous graphene film, and one or more layers of the graphene film are stacked to form a graphene layer.
  • the graphene layer not only completely covers the upper plane of the metal plug, but also covers a portion of the upper plane of the substrate.
  • the formed graphene layer may be stripped. Since the graphene layer formed on the plane of the metal plug has a good crystal morphology and performance, and the upper plane of the metal plug can be precisely controlled by an etching process, the above method forms a graphene having a good crystal shape of a specific shape. Floor. After forming the graphene layer, it can be peeled off and used to fabricate other semiconductor devices.
  • the dielectric layer and the substrate of the first embodiment may be collectively referred to as a base layer; in the second embodiment, there is no dielectric layer, but only a substrate, which is equivalent to the first implementation.
  • the base layer of the example is therefore also referred to as the base layer.
  • one or more base layers are taken as an example, and a multi-layer base structure may also be employed in practical applications. That is, the base layer may be a single layer or a multi-layer structure.
  • the semiconductor structure provided by the present invention and a method of fabricating the same are formed by crystallizing graphene In the fixed region, especially on the localized metal surface, the particle size of the graphene crystal is increased, and the step of optimizing the deposition of graphene is combined to help improve the uniformity of the graphene material, thereby improving the graphene material. Performance and stability in semiconductor structures.

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种半导体结构的制造方法，该方法包括：a）提供基层； b）刻蚀所述基层形成有底的开口（201）；c）形成填充所述开口（201）的金属塞（202）；d）在所述基层上形成与所述金属塞（202）的上平面相接触的石墨烯层（300）。相应地，本发明还提供根据上述制造方法形成的半导体结构。上述方法和结构通过将石墨烯结晶形成在预定区域中，增加了石墨烯结晶的颗粒尺寸，并结合最优化沉积石墨烯的步骤，有助于提升石墨烯材质的均匀度，因此提升了石墨烯材质在半导体结构中的工作性能以及稳定性。

Description

一种半导体结构及其制造方法
[0001]本申请要求了 2012年 8月 20日提交的、 申请号为 201210298158. 2、 发 明名称为 "一种半导体结构及其制造方法" 的中国专利申请的优先权， 其全 部内容通过引用结合在本申请中。 技术领域
[0002]本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方 法。 背景技术
[0003]石墨烯中各碳原子之间的连接非常柔韧， 当施加外部机械力时， 碳原 子面就弯曲变形， 从而使碳原子不必重新排列来适应外力， 也就保持了结构 稳定。 这种稳定的晶格结构使碳原子具有优秀的导电性。 石墨烯中的电子在 轨道中移动时， 不会因晶格缺陷或引入外来原子而发生散射。 由于原子间作 用力十分强， 在常温下， 即使周围碳原子发生挤撞， 石墨烯中电子受到的干 扰也非常小。 因为它的电阻率极低， 电子跑的速度极快， 因而石墨烯可用来 发展出更薄、 导电速度更快的新一代电子元件或晶体管。 可理解地， 在半导 体器件中加入石墨烯部分有助于提高半导体器件的工作性能。
[0004]研究者一直致力于在半导体器件中形成性能更佳、更稳定的石墨烯部 件， 从而获得半导体器件的工作性能的最大提升。 发明内容
[0005]本发明的目的在于提供一种半导体结构及其制造方法， 以在半导体器 件中形成稳定优质的石墨烯部件。
[0006]为达到上述目的， 本发明提供了一种半导体结构的制造方法， 该方法 包括：
( a ) 提供基层；
( b ) 刻蚀所述基层形成有底的开口 （201 ) ； ( c ) 形成填充所述开口 （201 ) 的金属塞（ 202 ) ；
( d ) 在所述基层上形成与所述金属塞（ 202 ) 的上平面相接触的石墨烯层 ( 300 ) 。
[0007]相应地， 本发明还提供了一种半导体结构， 该半导体结构包括基层、 金属塞（202 )和石墨烯层（ 300 ) , 其中：
[0008]所述金属塞（ 202 )嵌于所述基层中；
[0009]所述石墨烯层（ 300 )形成在所述基层和金属塞（ 202 )之上， 该石墨 烯层（ 300 ) 与所述金属塞（ 202 ) 的上平面相接触。
[0010]本发明提供的半导体结构及其制造方法通过将石墨烯结晶形成在预 定区域中，增加了石墨烯结晶的颗粒尺寸，并结合最优化沉积石墨烯的步骤， 有助于提升石墨烯材质的均匀度， 因此提升了石墨烯材质在半导体结构中的 工作性能以及稳定性。 附图说明
[0011]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显：
[0012]图 1是根据本发明的半导体结构的制造方法的一个具体实施方式的流 程图；
[0013]图 2至图 5是根据本发明的一个具体实施方式按照图 1示出的流程制 造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；
[0014]附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
[0015]为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本 发明的实施例作详细描述。
[0016]下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功 能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明， 而不能解释为对本发明的限制。 [ 0017 ]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同 结构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在 不同例子中重复参考数字和 /或字母。 这种重复是为了筒化和清楚的目的， 其本身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明提供 了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其 他工艺的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一特征在 第二特征之 "上"的结构可以包括第一和第二特征形成为直接接触的实施例， 也可以包括另外的特征形成在第一和第二特征之间的实施例， 这样第一和第 二特征可能不是直接接触。
[0018]下面首先对本发明提供的半导体结构进行概述， 请参考图 5 , 图 5是该 半导体结构的剖视结构示意图， 该半导体结构包括衬底 100、 介质层 200、 金 属塞 202和石墨烯层 300 , 其中：
[0019]介质层 200覆盖衬底 1 00的上平面；
[0020]金属塞 202嵌于介质层 200中， 该金属塞 202的下平面与衬底 100的上平 面电接触；
[0021]石墨烯层 300形成在介质层 200之上， 该石墨烯层 300与金属塞 202的上 平面相接触， 并完全覆盖该金属塞 202的上平面。
[0022]具体地， 衬底 1 00包括硅衬底（例如晶片）。 根据现有技术公知的设计 要求（例如 P型衬底或者 N型衬底）， 衬底 100可以包括各种掺杂配置。 其他实 施例中衬底 1 00还可以包括其他基本半导体， 例如锗。 或者， 衬底 100可以包 括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷化铟。 典型地， 衬底 100的厚度可以是但不限于约几百微米， 例如可以在 400 μ ηι - 800 μ ηι的厚度 范围内。介质层 200的厚度在 50nm _ 200nm之间，其材料包括 S i02、碳掺杂 S i02、 BPSG、 PSG、 USG、 S i 3N4、 低 k材料或其组合。 金属塞 202的材料包括 W、 Al、 Cu、 T iAl或其组合。
[0023]在优选的实施例中，金属塞 202的上平面与介质层 200的上平面齐平 (本文内， 术语 "齐平" 意指两者之间的高度差在工艺误差允许的范围内）。 典型地， 金属塞 202中与衬底的上平面平行的截面的面积为 1-100 μ ηι2。 [0024]可选地，金属塞 202的下平面与衬底 1 00的上平面之间形成接触层（图 5中未示出），以衬底 1 00是硅衬底为例，所述接触层可以是硅化镍、硅化钛、 硅化钴或硅化铜或其他金属硅化物。
[0025]石墨烯层 300至少完全覆盖金属塞 202的上平面， 在一些实施例中， 石墨烯层 300还覆盖介质层 200的部分上平面。 由于金属塞 202的上平面与 石墨烯层 300 ,而且金属塞 202为结晶结构，因此在其上形成的石墨烯层 300 具有较大结晶的颗粒尺寸， 有助于提升石墨烯材质的均匀度， 增加石墨烯层 300的迁移率。 通过控制金属塞 202的横截面形状， 可以控制所形成的石墨 烯层 300上结晶的范围和性能， 以满足制作不同器件的要求。
[0026]除了上文所述的实施例之外， 在第二实施例中 （未示出）， 本发明的 半导体结构还可以只包括衬底 1 00、 金属塞 202和石墨烯层 300 , 而没有介 质层 200。 金属塞直接形成在衬底中， 并且金属塞的上平面与衬底的上平面 齐平， 而石墨烯层直接形成的衬底与金属塞的上平面上。 石墨烯层局部与金 属塞上平面接触。
[0027]下文中将结合本发明提供的半导体结构的制造方法对该半导体结构 进行进一步阐述。
[0028]请参考图 1 , 图 1是根据本发明的半导体结构的制造方法的一个具体 实施方式的流程图， 该方法包括：
[0029]步骤 S 1 00 , 提供衬底， 并形成覆盖该衬底的上平面的介质层；
[0030]步骤 S200 , 刻蚀所述介质层以形成贯穿所述介质层的具有特定形状的 开口， 该开口暴露部分所述衬底的上平面；
[0031]步骤 S 300 , 形成填充所述开口的金属塞， 该金属塞的下平面与所述衬 底暴露的上平面电接触；
[0032]步骤 S400 ,在所述介质层上形成与所述金属塞的上平面相接触的石墨 烯层， 该石墨烯层完全覆盖所述金属塞的上平面。
[0033]下面结合图 2至图 5对步骤 S 1 00至步骤 S400进行说明， 图 2至图 5 是根据本发明的一个具体实施方式按照图 1示出的流程制造半导体结构过程 中该半导体结构各个制造阶段的剖视结构示意图， 需要说明的是， 本发明各 个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。 [0034]首先， 执行步骤 S100, 提供衬底 100, 并形成覆盖该衬底 100的上平面 的介质层 200。 参考图 2, 衬底 100包括硅衬底（例如晶片）。 根据现有技术公 知的设计要求（例如 P型衬底或者 N型衬底），衬底 100可以包括各种掺杂配置。 其他实施例中衬底 100还可以包括其他基本半导体， 例如锗。 或者， 衬底 100 可以包括化合物半导体， 例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地， 衬底 100的厚度可以是但不限于约几百 米， 例如可以在 400 μηι -800 μηι的 厚度范围内。 在本实施例中， 衬底 100是硅衬底。 在该衬底 100上形成介质层 200, 该介质层 200通过化学气相沉积（Chemical vapor deposition , CVD ) 高密度等离子体 CVD ALD(原子层淀积）、等离子体增强原子层淀积（ PEALD )、 脉沖激光沉积（PLD)或其他合适的方法形成在衬底 100上。 典型地， 该介质 层 200的厚度在 50 200nm之间， 其材料包括 Si02、碳掺杂 Si02 BPSG PSG USG Si3N4、 低 k材料或其组合。
[0035]参考图 3, 执行步骤 S200, 通过光刻工艺在介质层 200上形成特定图案 的光刻胶， 以所述光刻胶为掩膜刻蚀介质层 200并停止于所述衬底 100, 以形 成贯穿介质层 200的开口 201,该开口 201暴露部分衬底 100的上平面。通常地， 形成开口 201的方法包括光刻工艺、 干式刻蚀或湿式刻蚀。 由于该开口 201贯 穿介质层 200, 衬底 100的部分上平面暴露， 即衬底 100的硅表面暴露。 典型 地， 对所述刻蚀过程进行控制， 使开口 201中与衬底 100的上平面平行的截面 具有特定形状， 其截面面积优选为 1-100 μηι2。 形成该开口 201的目的是为了 在下一步骤中为沉积金属做准备。
[0036]参考图 4, 执行步骤 S300, 形成填充开口 201的金属塞 202, 该金属塞 202的下平面与衬底 100暴露的上平面电接触（本文中所述 "电接触" 的含义 是两导体之间直接接触形成电连通，或通过其他导体间接导通形成电连通）。 具体地， 通过在开口 201内沉积金属材料形成金属塞 202, 所述金属材料包括 W Al Cu TiAl或其组合。 优选地， 形成金属塞 202后对介质层 200和金属 塞 202进行化学机械抛光（Chemical- mechanical polish, CMP)处理， 如图 4所示， 使金属塞 202的上平面与介质层 200的上平面齐平。
[0037]可选地， 在形成金属塞 202之前， 首先在开口 202内衬底 100暴露的上 平面上形成接触层（图 4中未示出） 。 其具体步骤是， 首先采用离子注入、 沉积非晶化物或者原位掺杂生长的方式，对该暴露的上平面进行预非晶化处 理， 形成局部非晶区域， 然后利用金属溅镀方式或化学气相沉积法， 在该非 晶区域上形成的金属层， 所述金属可以是 Ni、 Ti、 Co或 Cu等， 然后对衬底 100 进行退火处理， 例如快速热退火、 尖峰退火、 瞬间退火等， 沉积的所述金属 层与所述非晶区域的非晶化物发生反应生成所述接触层。 以本实施例中的硅 衬底为例， 所述接触层可以是硅化镍、 硅化钛、 硅化钴或硅化铜或其他金属 硅化物。 最后选用化学刻蚀的方式除去未反应的沉积金属。 形成该接触层的 优点在于减小了金属塞 202与衬底 100之间的接触电阻。
[0038]请参考图 5 , 执行步骤 S400 , 在介质层 200上形成与金属塞 202的上平 面相接触的石墨烯层 300 , 该石墨烯层 300完全覆盖金属塞 202的上平面。 优 选地， 该以金属塞 202的材料是 Cu为例， 以该 Cu材料的金属塞 202为基体使用 CVD工艺形成石墨烯层 300 , 其具体步骤是： 使用曱烷等含碳的气体化合物作 为气态碳源， 在高温下所述气态碳源裂解生长的碳原子吸附于金属塞 202的 上表面， 并进一步形成连续的石墨烯薄膜， 一层或多层所述石墨烯薄膜堆积 形成石墨烯层 300。 该石墨烯层 300不仅完全覆盖金属塞 202的上平面， 还覆 盖介质层 200的部分上平面。
[0039]由于形成在金属塞上平面上的石墨烯层具有良好的结晶形态和性能， 而金属塞的上平面可以通过刻蚀工艺精确控制其形状， 因此以上方法形成具 有特定形状的良好结晶形态的石墨烯层。形成所述石墨烯层后可以将其剥离 并用于制作其他半导体器件。
[0040]为制作上文所述的本发明的第二实施例的半导体结构， 可以通过调整 上述制造方法的步骤来实现。 具体来说包括如下步骤：
[0041]提供衬底；
[0042]刻蚀所述衬底， 停止于所述衬底内部， 以形成具有特定形状的开口； [0043]形成填充所述开口的金属塞；
[0044]在所述衬底上形成与所述金属塞的上平面相接触的石墨烯层， 该石墨 烯层完全覆盖所述金属塞的上平面。
[0045]下面对上述步骤进行详细说明。
[0046]首先，提供衬底，其具有平整的上表面。衬底可以包括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷化铟， 也可以包括各种绝缘材料。
[0047]通过光刻工艺在衬底上形成特定图案的光刻胶， 以所述光刻胶为掩膜 刻蚀衬底并停止于所述衬底内部。 通常地， 形成开口的方法包括光刻工艺、 干式刻蚀或湿式刻蚀。 典型地， 对所述刻蚀过程进行控制， 使开口中与衬底 的上平面平行的截面具有特定形状，其截面面积优选为 1-1 00 μ ηι2。形成该开 口的目的是为了在下一步骤中为沉积金属做准备。
[0048]接着， 形成填充开口的金属塞， 该金属塞的上平面与衬底的上平面齐 平。 具体地， 通过在开口内沉积金属材料形成金属塞， 所述金属材料包括 W、 A l、 Cu、 T i A l或其组合。 优选地， 形成金属塞后对衬底和金属塞进行化学机 械抛光（ Chemi ca l— mechan i ca l po l i sh , CMP )处理， 使金属塞的上平面与 衬底的上平面齐平。
[0049]接着在衬底上和金属塞上形成石墨烯层， 该石墨烯层完全覆盖金属塞 的上平面。 优选地， 该以金属塞的材料是 Cu为例， 以该 Cu材料的金属塞为基 体使用 CVD工艺形成石墨烯层， 其具体步骤是： 使用曱烷等含碳的气体化合 物作为气态碳源，在高温下所述气态碳源裂解生长的碳原子吸附于金属塞的 上表面， 并进一步形成连续的石墨烯薄膜， 一层或多层所述石墨烯薄膜堆积 形成石墨烯层。 该石墨烯层不仅完全覆盖金属塞的上平面， 还覆盖衬底的部 分上平面。
[0050]在后续的工艺中， 可以剥离所形成的石墨烯层。 由于形成在金属塞上 平面上的石墨烯层具有良好的结晶形态和性能， 而金属塞的上平面可以通过 刻蚀工艺精确控制其形状， 因此以上方法形成具有特定形状的良好结晶形态 的石墨烯层。 形成所述石墨烯层后可以将其剥离并用于制作其他半导体器 件。
[0051]在上面的两个实施例中， 第一实施例的介质层和衬底可以合称为基 层； 第二实施例中没有介质层， 而只有衬底， 该衬底相当于第一实施例的基 层， 因此也称为基层。 在本本发明的说明书中以一层或多层基层为例进行说 明， 实际应用中也可以采用多层的基层结构。 即， 所述基层可以是单层或多 层结构。
[0052]本发明提供的半导体结构及其制造方法通过将石墨烯结晶形成在预 定区域中， 特别是形成局部的金属表面上， 增加了石墨烯结晶的颗粒尺寸， 并结合最优化沉积石墨烯的步骤， 有助于提升石墨烯材质的均匀度， 因此提 升了石墨烯材质在半导体结构中的工作性能以及稳定性。
[0053]虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0054]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工 艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作 为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发 出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本 发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发 明可以对它们进行应用。 因此，本发明所附权利要求旨在将这些工艺、机构、 制造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1、 一种半导体结构的制造方法， 该方法包括：
(a)提供基层；
(b)刻蚀所述基层形成有底的开口 （201 ) ；
(c)形成填充所述开口 （201 ) 的金属塞（ 202 ) ；
(d)在所述基层上形成与所述金属塞（ 202 )的上平面相接触的石墨烯 层（ 300) 。
2、 根据权利要求 1所述的方法， 其中， 所述基层为介质层（ 200 )和衬 底（100)构成的多层结构或为一单层衬底。
3、 根据权利要求 2所述的方法， 其中， 当所述基层为介质层（ 200 )和 衬底（100)构成的多层结构时，
所述步骤 b) 中， 刻蚀所述衬底（100)上方的介质层（ 200 )形成停止 于衬底（ 100)上平面的开口（201 ) ,该开口（201 )暴露部分所述衬底（100) 的上平面；
在所述步骤 c) 中， 该金属塞（ 202 ) 的下平面与所述衬底（100)暴露 的上平面电接触。
4、 根据权利要求 1或 3所述的方法， 其中步骤 c)还包括：
进行 CMP工艺处理， 使所述金属塞（ 202 )的上平面与所述基层或介质层 ( 200 ) 的上平面齐平。
5、 根据权利要求 1所述的方法， 其中：
所述开口（ 201 )中与所述基层的上平面平行的截面的面积为 1-100 μηι2。
6、 根据权利要求 1或 2所述的方法， 其中， 所述金属塞（ 202 )的材料包 括：
W、 Al、 Cu、 TiAl或其组合。
7、 根据权利要求 1或 2所述的方法， 其中， 所述介质层（ 200 )的材料包 括：
Si02、 碳掺杂 Si02、 BPSG、 PSG、 USG、 Si3N4、 低 k材料或其组合。
8、 根据权利要求 1所述的方法， 其中： 所述石墨烯层（ 300 )使用 CVD工艺形成。
9、 根据权利要求 1所述的方法， 其中：
在所述步骤 d )之后还包括剥离所述石墨烯层的步骤。
10、 一种半导体结构， 该半导体结构包括基层、 金属塞（ 202 )和石墨 烯层（ 300 ) , 其中：
所述金属塞（ 202 )嵌于所述基层中；
所述石墨烯层（ 300 )形成在所述基层和金属塞（ 202 )之上， 该石墨烯 层（ 300 )与所述金属塞（ 202 ) 的上平面相接触。
11、 根据权利要求 10所述的半导体结构， 其中：
所述基层为介质层（ 200 )和衬底（ 100 )构成的多层结构或为一单层衬 底。
12、 根据权利要求 10所述的半导体结构， 其中：
所述金属塞（ 202 ) 的上平面与所述基层的上平面齐平。
1 3、 根据权利要求 10所述的半导体结构， 其中：
所述金属塞（ 202 )中与所述基层的上平面平行的截面的面积为 1-100 μ
2
m。
14、 根据权利要求 10至 1 3任一项所述的半导体结构， 其中， 所述金属塞 ( 202 ) 的材料包括：
W、 Al、 Cu、 TiAl或其组合。
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CN110629188B (zh) * 2018-06-25 2022-04-15 新奥光伏能源有限公司 一种石墨烯薄膜的制备方法及含有石墨烯薄膜的装置
CN113496992A (zh) * 2020-04-01 2021-10-12 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376624A (zh) * 2010-08-11 2012-03-14 中国科学院微电子研究所 一种石墨烯器件及其制造方法
US20120080662A1 (en) * 2010-10-05 2012-04-05 Kabushiki Kaisha Toshiba Graphene interconnection and method of manufacturing the same
US20120080796A1 (en) * 2010-10-05 2012-04-05 Kabushiki Kaisha Toshiba Device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376624A (zh) * 2010-08-11 2012-03-14 中国科学院微电子研究所 一种石墨烯器件及其制造方法
US20120080662A1 (en) * 2010-10-05 2012-04-05 Kabushiki Kaisha Toshiba Graphene interconnection and method of manufacturing the same
US20120080796A1 (en) * 2010-10-05 2012-04-05 Kabushiki Kaisha Toshiba Device

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