WO2014005370A1 - 半导体器件制造方法 - Google Patents

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Definitions

  • the present invention relates to the field of semiconductor integrated circuit fabrication, and more particularly to a sidewall etching method. Background technique
  • a dielectric spacer is required before the lightly doped drain (LDD) implant process to prevent a larger dose of source-drain implants from approaching the channel and causing source-drain punch-through, resulting in device failure. And the yield is reduced.
  • LDD lightly doped drain
  • a layer of silicon dioxide film such as rapid thermal oxidation (RTO) growth of about 30A Silica, as a subsequent etch barrier, to protect the substrate, especially the interface between the source and drain regions near the channel region, from damage, to avoid an increase in defect density; and to deposit a good conformal nitridation A thin film of silicon, surrounded by a polysilicon gate.
  • RTO rapid thermal oxidation
  • the silicon nitride film on the substrate and on the gate is removed by plasma etching, and the underlying oxide layer is stopped to form sidewall spacers.
  • the traditional gate oxide/polysilicon gate structure is increasingly unable to meet the requirements of advanced logic devices, and is gradually replaced by high-k-metal gate structures.
  • the back gate process can control the thermal effect and the good control of the threshold voltage, it has gradually become the mainstream process, leading to many new process difficulties and challenges.
  • the traditional silicon dioxide-bonded silicon nitride technology is still used, since the silicon nitride reacts with the high K, the K value will be lowered, thereby increasing the effective oxide layer thickness. As a result, the gate control capability is reduced and the device switching ratio is not ideal.
  • the height of the gate is also reduced to meet the challenges of metal gate filling due to CMOS fabrication technology.
  • metal gate filling due to CMOS fabrication technology.
  • the thickness of the first side wall is continuously reduced.
  • the etching rate must be reduced to meet the increasing challenges of the etching process, which tends to make the uniformity of the sidewall etching rate worse.
  • current Sidewall etching techniques are generally based on Ar-based gases, which are prone to damage to the substrate under nanoscale device conditions. Summary of the invention
  • the above object of the present invention is achieved by providing a semiconductor device manufacturing method comprising: forming a gate stack structure on a substrate; depositing a dielectric material layer on the substrate and the gate stack structure; performing main etching, etching The dielectric material layer forms a sidewall and leaves a residue of the dielectric material layer on the substrate; the etching is performed to remove the residual layer of the dielectric material.
  • the gate stack structure includes a gate oxide layer and a gate electrode layer, the gate oxide layer includes silicon dioxide, silicon oxynitride, and a high-k material, and the gate electrode layer includes polysilicon, amorphous silicon, and a metal gate.
  • the dielectric material layer is silicon nitride and is deposited by LPCVD or PECVD.
  • the main etching and/or over etching etching gas includes a fluorine-based gas, an oxidizing gas, and a cerium-based gas. Among them, in the main etching process, the ratio of the electrode power, the cavity pressure and the reaction gas flow rate is adjusted to enhance the anisotropy and form a steep side wall.
  • the ratio of the pole power, the chamber pressure and the reaction gas flow rate is adjusted to obtain a high selection ratio of the dielectric material layer to the substrate.
  • the selection ratio is greater than 10:1.
  • the fluorine-based gas includes a fluorocarbon-based gas, F 3 .
  • the main etched fluorine-based gas includes CF 4 , CHF 3 , and CH 2 F 2 .
  • the over-etched fluorine-based gas includes CF 4 , CH 3 F, and CH 2 F 2 .
  • the oxidizing gas comprises 0 2 .
  • the sulfhydryl gas includes a mixture of helium, neon and argon.
  • the endpoint detection system is automatically triggered by the spectral changes of the reactants and the product, and the main etching is terminated to enter the over-etching.
  • the required etching time is calculated by the etching rate until it approaches the surface of the substrate, and the main etching is terminated to enter the over etching.
  • the main etching and/or over etching is performed by an etching device based on CCP or ICP mode.
  • a sidewall as a mask to form a source/drain region by ion implantation on both sides; removing the dummy gate stack structure to form a gate trench; filling the gate trench with a gate insulating layer of high-k material and metal The gate conductive layer of the material, A high k-metal gate structure is formed.
  • a two-step etching using a helium-containing etching gas is performed to reduce damage to the substrate while reducing process complexity.
  • it optimizes the threshold voltage, effectively reduces EoT, improves gate control capability, and drives current.
  • FIG. 1 to 4 are schematic cross-sectional views showing respective steps of a method of fabricating a semiconductor device in accordance with the present invention
  • Fig. 5 is a flow chart showing a method of fabricating a semiconductor device in accordance with the present invention.
  • a gate stack structure is formed on a substrate, which may be a gate stack structure of a front gate process or a dummy gate stack structure of a back gate process.
  • a substrate 1 is provided which may be bulk Si, SOI, bulk Ge, GeOI, SiGe, GeSb, or a III-V or II-VI compound semiconductor substrate such as GaAs, GaN, InP, InSb or the like.
  • substrate 1 is preferably bulk Si or SOI.
  • a thinner gate oxide layer 2 is formed on the substrate 1 by a deposition method such as LPCVD, PECVD, thermal oxidation or the like, for example, a thin SiO 2 layer having a thickness of, for example, 1-5 nm, for removing the dummy gate in a later gate-last process. Protect the substrate at all times.
  • the dummy gate layer 3 is formed on the gate oxide layer 2 by LPCVD, a diffusion furnace tube or the like, and is made of, for example, polycrystalline silicon or amorphous silicon. The dummy gate layer 3 is then patterned using a photolithography/etching process
  • etching process may include plasma etching (using inert ions such as Ar), reactive ion etching (RIE, using fluorine-based gas), or anisotropic wet etching.
  • the etch stop point may be at the interface between gate oxide layer 2 and dummy gate layer 3, or may be slightly over-etched until the substrate is exposed.
  • the layout of the dummy gate stack 2/3 is not limited to the single line shown in FIG. 1, but may be a plurality of parallel or partially intersecting lines according to the layout design, specifically corresponding to the gate position of the MOSFET to be formed later. At the office.
  • the side of the dummy gate stack structure is substantially steep, that is, the angle between the dummy gate stack structure and the substrate is substantially equal to 90 degrees (eg, at 90 degrees) Within ⁇ 2.5 degrees).
  • a dielectric material is deposited over the dummy gate stack structure. If the gate oxide layer 2 is not etched in Fig. 1, it is preferred to first remove the gate oxide layer 2 other than the dummy gate stack by HF-based wet etching. Then, a uniform thickness of the dielectric material 4 is formed on the entire substrate (wafer) by conventional deposition methods such as LPCVD, PECVD, etc., and the dielectric material 4 may be made of silicon nitride, silicon oxynitride, diamond-like amorphous carbon, etc.
  • each of the deposited materials has a higher etch selectivity ratio, and in addition to being used as gate sidewall isolation, it can further provide stress to the channel region to enhance device driving capability.
  • the silicon nitride film is deposited by PECVD.
  • the layer of dielectric material 4 is conformal to the dummy gate stack structure as shown in FIG. 2, and is different from the prior art in that the dielectric material 4 and the dummy gate stack structure do not contain any thin oxide layer. It does not increase the EoT of the back gate process device, thus avoiding a drop in drive capability.
  • the thickness of the dielectric material 4 is, for example, 20-40 nm.
  • etching is performed, and the dielectric material is anisotropically etched to obtain the spacer 4A.
  • an etching device based on CCP or ICP mode, adjusting the power of the electrode, the pressure of the cavity, and the flow rate of the reactive gas, enhancing the anisotropic etching, so that the medium at the top of the dummy gate stack structure
  • the material is completely removed, the dielectric material of the sidewalls of the dummy gate stack structure remains substantially to form the spacer 4A, and the substrate surface in the active region leaves only a small amount of residual 4B of dielectric material.
  • the etching gas mainly includes a fluorine-based gas such as a fluorocarbon-based gas, and F 3 , SF 6 or the like can also be used.
  • a fluorine-based gas such as a fluorocarbon-based gas, and F 3 , SF 6 or the like can also be used.
  • the fluorocarbon-based gas of the present invention may include CF 4 , CHF 3 , CH 3 F, CH 2 F 2 .
  • the amount of polymer is removed in combination with the oxidizing gas 02 and CO.
  • the etch gas for the main etch is CF 4 and CHF 3 , or CF 4 and CH 2 F 2 , or only CHF 3
  • the oxidizing gas is 0 2 .
  • the etching rate In addition, in order to accurately control the repeatability, reliability, and stability of the etching process, the etching rate must be reduced.
  • the prior art often adds Ar as a diluent to reduce the etch rate.
  • Ar As a diluent to reduce the etch rate.
  • the bombardment of the substrate is obvious.
  • damage to the underlying material is more likely to occur.
  • the silicon oxide liner on the polysilicon gate is extremely thin, the oxygen plasma easily penetrates the thin oxide layer and reacts with the substrate, causing a large The value of silicon loss.
  • the etching gas component of the present invention introduces a cerium-based gas such as a helium gas or a helium/argon gas mixture, which can significantly reduce the lining. Bottom damage.
  • a cerium-based gas such as a helium gas or a helium/argon gas mixture
  • the etching uniformity is improved, that is, the cerium-based gas is preferably a mixture of helium and argon.
  • the endpoint detection system When etched to the surface of the underlying silicon substrate 1, the endpoint detection system is automatically triggered by the spectral line changes of the reactants and products, the main etching step is stopped, and then the over-etching of the next step is quickly transferred. In addition, it can also pass The etch rate required for the overetch rate calculation is until nearly half of the surface of the silicon substrate to achieve a steep profile without footing, and then proceeds to the next over-etch.
  • the width of the side wall 4A is substantially equal to the thickness of the original dielectric material 4, or the reduced ratio is not more than 10%, and the width may specifically be 20-40 nm; and the thickness of the residual 4B of the dielectric material remaining on the surface of the substrate 1 is much smaller than the original
  • the thickness of the dielectric material 4 is, for example, less than 20% of the original thickness, and may specifically be 3-5 nm.
  • the side wall 4A is substantially steep, that is, the angle between the side wall 4A and the substrate 1 is preferably 90 degrees. In particular, at the intersection of the side wall 4A and the substrate 1, due to the selection of the etching stop condition, there may be no or no residual of the dielectric material 4 at the corner, that is, the local dielectric material thickness may be zero.
  • over-etching is performed to remove residual dielectric material.
  • the main etching obtaining the topography of the steep side wall 4A, it is necessary to remove the residual dielectric material film 4B on the entire wafer. Since the thickness of the thin film deposition of the dielectric material 4 varies across the wafer, a certain proportion of overetching needs to be added.
  • the dielectric material 4 has a high selectivity ratio to the silicon of the substrate 1, thereby improving device performance.
  • a plasma etching system an etching device based on CCP or ICP mode is used.
  • dielectric material 4 e.g., silicon nitride
  • the overetch shown in FIG. 4 mainly uses a fluorine-based gas (the same as the step shown in FIG.
  • the overetched etching gas is CF 4 and CH 3 F, or CF 4 and CH 2 F 2 or only CH 3 F, and the oxidizing gas is 0 2 .
  • a certain degree of overetching can be added depending on the load condition (as needed).
  • the back gate process can be referred to, the source and drain ions are doped to form source and drain regions by using the sidewall spacer as a mask, and metal silicide is formed on/in the source/drain region to reduce source-drain resistance, and interlayer dielectric is deposited on the entire wafer.
  • Layer dry etching or etching removes the dummy gate stack to form a gate trench, sequentially deposits a high-k material gate insulating layer, and a metal gate conductive layer in the gate trench, and etches the interlayer dielectric The layer is formed until the source/drain region and/or the metal silicide forms a source/drain contact hole, and a filling metal material is deposited in the source/drain contact hole to form a source/drain contact plug.
  • a two-step etching using a helium-containing etching gas is performed to reduce damage to the substrate while reducing process complexity.
  • it optimizes the threshold voltage, effectively reduces EoT, improves gate control capability, and drives current.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

提供了一种半导体器件制造方法，包括：在衬底（1）上形成栅极堆叠结构；在衬底（1）及栅极堆叠结构上沉积介质材料层；执行主刻蚀，刻蚀介质材料层形成侧墙（4A），并在衬底（1）上留有介质材料层的残留（4B）；执行过刻蚀，去除介质材料层的残留（4B）。提供的半导体器件制造方法，不采用氧化硅的刻蚀阻挡层，而是采用含氦气的刻蚀气体进行两步刻蚀，降低对衬底(1）的损伤的同时还降低了工艺复杂性，此外还能优化阈值电压、有效降低EoT、提高栅控能力以及驱动电流。

Description

半导体器件制造方法
本申请要求了 2012年 7月 3 日提交的、 申请号为 201210229309.9、 发明名称为
"半导体器件制造方法"的中国专利申请的优先权， 其全部内容通过引用结合在本申 请中。 技术领域
本发明涉及半导体集成电路制造领域， 更具体地， 涉及一种侧墙刻蚀方法。 背景技术
在超大规模集成电路制造中， 在轻掺杂漏 (LDD)注入工艺之前需要制作介质侧墙 ( spacer), 防止更大剂量的源漏注入过于接近沟道而导致源漏穿通， 从而造成器件失 效及良率降低。
当前应用于主流 65nm甚至 45nm侧墙制作工艺为：在轻掺杂漏 (LDD)注入工艺之 前,首先沉积或热生长一层二氧化硅薄膜， 如采用快速热氧化法（RTO)生长 30A左右 的二氧化硅， 作为随后的刻蚀阻挡层， 以保护衬底特别是源漏区靠近沟道区的界面处 不受损伤， 以避免缺陷密度增大； 再沉积一层良好共形性的氮化硅薄膜， 包围在多晶 硅栅极周围。 最后， 采用等离子体刻蚀去掉衬底上及栅极上的氮化硅薄膜， 停止在下 面的氧化层上， 形成侧墙。
另一方面， 依据摩尔定律， 随着器件关键尺寸的持续微缩， 传统的栅氧 /多晶硅栅 结构越来越无法满足先进逻辑器件的要求， 逐渐为高 K-金属栅结构所取代。 并且， 由 于后栅工艺可以控制热效应及对阀值电压的良好控制， 逐渐成为主流工艺， 引出了许 多新的工艺难点及挑战。 对于第一道侧墙而言， 如果仍然采用传统的二氧化硅结合氮 化硅的技术， 由于氮化硅会和高 K发生反应， 将引起 K值降低， 从而增大有效氧化 层厚度。 随之导致的结果是栅控能力降低， 器件开关比不够理想。 另外， 栅的高度也 要降低， 以满足 CMOS制造技术带来的金属栅填充的挑战。 为使金属填充完全， 需要 降低栅条的深宽比。 而且， 由于栅间距的逐渐缩小， 都使得第一道侧墙的厚度要持续 降低。 为了精确控制刻蚀工艺的重复性、 可靠性及稳定性， 必须降低刻蚀速率以满足 刻蚀工艺日益增加的挑战， 这往往使得侧墙刻蚀速率的均匀性变差。 特别地， 当前的 侧墙刻蚀技术一般基于 Ar基气体， 在纳米级器件条件下， 易于造成对衬底的损伤。 发明内容
有鉴于此， 本发明的目的在于提供一种创新性的侧墙刻蚀方法， 避免损伤衬底的 同时还能有效降低 EoT、 提高栅控能力以及驱动电流。
实现本发明的上述目的， 是通过提供一种半导体器件制造方法， 包括： 在衬底上 形成栅极堆叠结构； 在衬底以及栅极堆叠结构上沉积介质材料层； 执行主刻蚀， 刻蚀 介质材料层形成侧墙， 并在衬底上留有介质材料层的残留； 执行过刻蚀， 去除介质材 料层的残留。
其中， 栅极堆叠结构包括栅氧化层与栅电极层， 栅氧化层包括二氧化硅、 氮氧化 硅、 高 K材料， 栅电极层包括多晶硅、 非晶硅、 金属栅。
其中， 介质材料层为氮化硅， 采用 LPCVD或 PECVD的方法沉积形成。
其中， 主刻蚀和 /或过刻蚀的刻蚀气体包括氟基气体、 氧化性气体以及氦基气体。 其中， 在主刻蚀过程中， 调节电极功率、 腔体压力和反应气体流量比例， 增强各 向异性， 形成陡直的侧墙。
其中， 在过刻蚀过程中， 调节极功率、 腔体压力和反应气体流量比例， 获得介质 材料层对衬底的高选择比。
其中， 选择比大于 10: 1。
其中， 氟基气体包括碳氟基气体、 F3。
其中， 主刻蚀的氟基气体包括 CF4、 CHF3、 CH2F2。
其中， 过刻蚀的氟基气体包括 CF4、 CH3F、 CH2F2。
其中， 氧化性气体包括 02。
其中， 氦基气体包括氦气、 氦气与氩气的混合物。
其中， 在主刻蚀过程中， 通过反应物以及生成物的谱线变化， 自动触发终点检测 系统， 结束主刻蚀而进入过刻蚀。
其中， 在主刻蚀过程中， 通过刻蚀速率计算所需的刻蚀时间直到接近衬底表面， 结束主刻蚀而进入过刻蚀。
其中， 主刻蚀和 /或过刻蚀采用基于 CCP或者 ICP模式的刻蚀设备。
进一步包括： 以侧墙为掩模，在两侧离子注入形成源漏区； 去除假栅极堆叠结构， 形成栅极沟槽;在栅极沟槽中填充高 k材料的栅极绝缘层以及金属材料的栅极导电层， 形成高 k-金属栅极结构。
依照本发明的半导体器件制造方法， 不采用氧化硅的刻蚀阻挡层， 而是采用含氦 气的刻蚀气体进行两步刻蚀， 降低对衬底的损伤的同时还降低了工艺复杂性， 此外还 能优化阀值电压、 有效降低 EoT、 提高栅控能力以及驱动电流。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1至图 4为依照本发明的半导体器件制造方法各步骤的剖面示意图； 以及 图 5为依照本发明的半导体器件制造方法的流程图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技 术效果。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中所用的术语 "第 一"、 "第二"、 "上"、 "下"、 "厚"、 "薄"等等可用于修饰各种器件结构。 这些修饰除 非特别说明并非暗示所修饰器件结构的空间、 次序或层级关系。
参照图 5以及图 1， 在 S501 , 在衬底上形成栅极堆叠结构， 可以是前栅工艺的栅极 堆叠结构， 也可以是后栅工艺的假栅极堆叠结构。 提供衬底 1， 其可以是体 Si、 SOI、 体 Ge、 GeOI 、 SiGe、 GeSb, 也可以是 III- V族或者 II- VI族化合物半导体衬底， 例如 GaAs、 GaN、 InP、 InSb等等。 为了与现有的 CMOS工艺兼容以应用于大规模数字集成 电路制造， 衬底 1优选地为体 Si或者 SOI。 在衬底 1上通过 LPCVD、 PECVD、 热氧化等 沉积方法形成较薄的栅氧化层 2， 例如为薄 Si02层， 其厚度例如 l-5nm， 用于在稍后的 后栅工艺去除假栅极时保护衬底。 在栅氧化层 2上通过 LPCVD、 扩散炉管等方法制备 假栅极层 3， 其材质例如为多晶硅、 非晶硅。 随后采用光刻 /刻蚀工艺图形化假栅极层 3
(优选地以及栅氧化层 2)，形成假栅极堆叠结构。刻蚀工艺可以包括等离子体刻蚀（采 用 Ar等惰性离子）、 反应离子刻蚀 （RIE， 采用氟基气体）、 或者各向异性的湿法腐蚀
(例如 TMAH腐蚀液刻蚀 Si材质、 HF基腐蚀液刻蚀 SiO材质）， 刻蚀停止点可以在栅氧 化层 2与假栅极层 3的界面处， 也可以稍微过刻蚀直至暴露衬底 1。 假栅极堆叠 2/3的布 图不限于图 1所示的单个线条， 而是可以依照版图设计需要为多个平行或者局部相交 的线条， 具体地对应于以后将要形成的 MOSFET的栅极位置处。 假栅极堆叠结构的侧 面基本是陡直的， 也即假栅极堆叠结构与衬底之间的夹角基本等于 90度 （例如在 90度 ±2.5度范围内）。
参照图 5以及图 2， 在 S502, 在假栅极堆叠结构上沉积介质材料。 如果图 1中未刻 蚀栅氧化层 2， 则优选地先采用 HF基湿法腐蚀去除假栅极堆叠之外的栅氧化层 2。然后 采用 LPCVD、 PECVD等常规沉积方法在整个衬底 （晶片） 上形成均匀厚度的介质材 料 4， 介质材料 4可以是氮化硅、 氮氧化硅、 类金刚石无定形碳等材质较硬且与之前沉 积的各个材料具有较高刻蚀选择比的材质， 除了用作栅极侧壁绝缘隔离之外还可以进 一步为沟道区提供应力以增强器件驱动能力。 优选地， 通过 PECVD沉积氮化硅薄膜。 介质材料 4的层如图 2所示与假栅极堆叠结构共型， 并且与之前的传统技术不同之处在 于， 介质材料 4与假栅极堆叠结构之间并未包含任何氧化物薄层， 不会增大后栅工艺 器件的 EoT， 因此避免了驱动能力下降。 介质材料 4的厚度例如为 20-40nm。
参照图 5以及图 3， 在 S503 , 执行主刻蚀， 各向异性刻蚀介质材料， 得到侧墙 4A。 例如采用等离子体刻蚀系统、 基于 CCP或者 ICP模式的刻蚀设备， 调整电极的功率、 腔体的压力和反应气体的流量比例， 增强各向异性刻蚀， 使得假栅极堆叠结构顶部的 介质材料完全被去除、假栅极堆叠结构侧壁的介质材料基本保留而构成侧墙 4A、而有 源区中衬底表面仅留下少量的介质材料的残余 4B。刻蚀气体主要包括氟基气体， 如碳 氟基气体， 此外还可以使用 F3、 SF6等。 为了实现陡直的刻蚀形貌， 需要优化碳氟基 气体的自由基及离子比例， 并且需要调节聚合物量。 本发明碳氟基气体可以包括 CF4、 CHF3、 CH3F、 CH2F2。 优选地， 结合氧化性气体 02、 CO去除聚合物量。 在实施例中， 主刻蚀的刻蚀气体为 CF4与 CHF3、 或 CF4与 CH2F2、 或仅为 CHF3， 氧化气体为 02。
此外， 为了精确控制刻蚀工艺的重复性、 可靠性及稳定性， 必须降低刻蚀速率。 现有技术往往添加 Ar作为稀释剂来降低刻蚀速率。 然而由于氩气原子量大， 动量大， 对衬底的轰击明显。 对于纳米级器件来讲， 较易造成对下层材料的损伤， 尤其当多晶 硅栅极上的氧化硅衬层极薄的情况下， 氧等离子体易于穿透薄氧化层而与衬底反应， 造成大的硅损失值。 因此， 本发明的刻蚀气体成分中除了主要的氟基气体（和 /或氧化 性气体）之外， 还引入了氦基气体， 例如氦气、 氦气 /氩气混合物， 可以明显降低对衬 底的损伤。 另外， 由于氦气原子量小， 碰撞截面小， 因此单纯的氦气较难获得稳定的 等子体， 可用优选地采用氦气与氩气结合， 使得易于在腔体内形成分散更均匀的等离 子体， 提升刻蚀均匀性， 也即氦基气体优选地为氦气与氩气的混合物。
当刻蚀到下面的硅衬底 1表面时， 通过反应物及生成物的谱线变化， 自动触发终 点检测系统， 停止主刻蚀步骤， 然后迅速转变到下一步骤的过刻蚀。 此外， 还可以通 过刻蚀速率计算所需的刻蚀时间直到接近半导致硅衬底表面， 以实现无底脚（footing) 的陡直形貌， 然后进入下一步过刻蚀。侧墙 4A的宽度基本等于原始介质材料 4的厚度， 或者减小的比例不大于 10 %， 宽度具体地可以为 20-40nm; 而介质材料留在衬底 1表面 的残余 4B的厚度远小于原始介质材料 4的厚度， 例如小于原厚度的 20 %， 具体可以为 3-5nm。 侧墙 4A基本是陡直的， 也即侧墙 4A与衬底 1的夹角优选为 90度。 特别地， 在 侧墙 4A与衬底 1交接处， 由于刻蚀停止条件的选择， 拐角处可以基本或者完全没有介 质材料 4残余， 也即此处局部的介质材料厚度可以为 0。
参照图 5以及图 4， 在 S504, 执行过刻蚀， 去除残余的介质材料。 在主刻蚀获得陡 直侧墙 4A形貌的基础上，需要去除整个晶片上残余的介质材料薄膜 4B。由于介质材料 4薄膜沉积的厚度在整个晶片上有差异， 需要增加一定比例的过刻蚀。 为了降低对衬 底硅的损伤， 必然要求介质材料 4对衬底 1的硅具有高的选择比， 从而提升器件性能。 例如采用等离子体刻蚀系统、 基于 CCP或者 ICP模式的刻蚀设备。 介质材料 4 (例如氮 化硅） 对衬底硅选择比的获得， 主要依赖于反应气体的流量及其比例。 与图 3所示的 主刻蚀类似， 图 4所示的过刻蚀主要采用氟基气体（与图 3所示步骤相同，采用氟代烃， 优选地包括 CF4、 CH2F2、 CH3F) 并结合氧化性气体 （与前述相同， 优选 02) 以及氦 基气体 （作为稀释剂）， 通过调节电极的功率、 腔体的压力和反应气体的流量比例， 以获得 10: 1以上的高选择比 （更优选地为 15: 1以上）， 从而实现对半导体衬底有较小的 损伤 。在一个实施例中，过刻蚀的刻蚀气体为 CF4与 CH3F、或 CF4与 CH2F2或仅为 CH3F， 氧化气体为 02。 根据负载状况可以增加一定程度的过刻蚀 （视需要而定）。
由于刻蚀设备制造厂商众多， 其腔体设计亦有所不同， 但基于的原理是一样的。 这里， 以 LAM Exelan Hpt机台为基础， 上述主刻蚀与过刻蚀推荐的工艺参数如下表 1 所示：
表 1 条 压力 / 而 LF/ CF4/ CHF3/ CH3F/ 02/ Ail He/ 件 mtorr W W sccm sccm sccm sccm sccm sccm 主
刻 100-150 100-300 0-200 3-20 15-30 5-25 200-800 400-1200 蚀
过
刻 100-200 100-300 0-100 3-10 10-50 10-100 200-800 400-1200 蚀 其中 HF、 LF分别代表高频和低频功率。 表 1中仅给出了几种具体的刻蚀气体以及 参数， 但是也可以选用本说明书以上列出的其他气体并合理调整参数范围， 只要能使 得过刻蚀步骤中获得足够高的选择比 （例如 15: 1以上）。
由此， 最终形成了侧墙。 之后可以参照后栅工艺， 以侧墙为掩模进行源漏离子注 入掺杂形成源漏区， 在源漏区上 /中形成金属硅化物以降低源漏电阻， 在整个晶片上沉 积层间介质层， 干法刻蚀或者腐蚀去除假栅极堆叠形成栅极沟槽， 在栅极沟槽中依次 沉积高 k材料的栅极绝缘层、 以及金属材质的栅极导电层， 刻蚀层间介质层直至暴露 源漏区和 /或金属硅化物形成源漏接触孔，在源漏接触孔中沉积填充金属材料形成源漏 接触塞。
依照本发明的半导体器件制造方法， 不采用氧化硅的刻蚀阻挡层， 而是采用含氦 气的刻蚀气体进行两步刻蚀， 降低对衬底的损伤的同时还降低了工艺复杂性， 此外还 能优化阀值电压、 有效降低 EoT、 提高栅控能力以及驱动电流。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人员可以知晓无需 脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。 此外， 由 所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。 因 此， 本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实 施例， 而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1 . 一种半导体器件制造方法， 包括：
在衬底上形成栅极堆叠结构；
在衬底以及栅极堆叠结构上沉积介质材料层；
执行主刻蚀， 刻蚀介质材料层形成侧墙， 并在衬底上留有介质材料层的残留； 执行过刻蚀， 去除介质材料层的残留。
2. 如权利要求 1的半导体器件制造方法， 其中， 栅极堆叠结构包括栅氧化层 与栅电极层， 栅氧化层包括二氧化硅、 氮氧化硅、 高 K材料， 栅电极层包括多晶硅、 非晶硅、 金属栅。
3. 如权利要求 1的半导体器件制造方法， 其中， 介质材料层为氮化硅， 采用 LPCVD或 PECVD的方法沉积形成。
4. 如权利要求 1 的半导体器件制造方法， 其中， 主刻蚀和 /或过刻蚀的刻蚀 气体包括氟基气体、 氧化性气体以及氦基气体。
5. 如权利要求 4的半导体器件制造方法， 其中， 在主刻蚀过程中， 调节电极 功率、 腔体压力和反应气体流量比例， 增强各向异性， 形成陡直的侧墙。
6. 如权利要求 4的半导体器件制造方法， 其中， 在过刻蚀过程中， 调节极功 率、 腔体压力和反应气体流量比例， 获得介质材料层对衬底的高选择比。
7. 如权利要求 6的半导体器件制造方法， 其中， 选择比大于 10: 1。
8. 如权利要求 4的半导体器件制造方法， 其中， 氟基气体包括碳氟基气体、 F3。
9. 如权利要求 8的半导体器件制造方法，其中，主刻蚀的氟基气体包括 CF4、 CHF3、 CH2F2。
10. 如权利要求 8的半导体器件制造方法，其中，过刻蚀的氟基气体包括 CF4、 CH3F、 CH2F2。
11 . 如权利要求 4的半导体器件制造方法， 其中， 氧化性气体包括 02。
12. 如权利要求 4的半导体器件制造方法， 其中， 氦基气体包括氦气、 氦气与 氩气的混合物。
13. 如权利要求 1的半导体器件制造方法， 其中， 在主刻蚀过程中， 通过反应 物以及生成物的谱线变化， 自动触发终点检测系统， 结束主刻蚀而进入过刻蚀。
14. 如权利要求 1的半导体器件制造方法， 其中， 在主刻蚀过程中， 通过刻蚀 速率计算所需的刻蚀时间直到接近衬底表面， 结束主刻蚀而进入过刻蚀。
15. 如权利要求 1 的半导体器件制造方法， 其中， 主刻蚀和 /或过刻蚀采用基 于 CCP或者 ICP模式的刻蚀设备。
16. 如权利要求 1的半导体器件制造方法， 进一步包括：
以侧墙为掩模， 在两侧离子注入形成源漏区；
去除假栅极堆叠结构， 形成栅极沟槽；
在栅极沟槽中填充高 κ材料的栅极绝缘层以及金属材料的栅极导电层， 形成高 K-金属栅极结构。
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