WO2014000681A1 - 一种多模基站及其实现方法 - Google Patents

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WO2014000681A1
WO2014000681A1 PCT/CN2013/078286 CN2013078286W WO2014000681A1 WO 2014000681 A1 WO2014000681 A1 WO 2014000681A1 CN 2013078286 W CN2013078286 W CN 2013078286W WO 2014000681 A1 WO2014000681 A1 WO 2014000681A1
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bbuo
board
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余卫东
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华为技术有限公司
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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    • H04B1/40—Circuits
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    • H—ELECTRICITY
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    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
    • H04W88/08—Access point devices
    • H04W88/10—Access point devices adapted for operation in multiple networks, e.g. multi-mode access points

Definitions

  • Multi-mode base station and implementation method thereof.
  • the application is filed on June 28, 2012, the Chinese Patent Application No. 201210218385.X, the Chinese patent application entitled “A Multi-Mode Base Station and Its Implementation Method” Priority is hereby incorporated by reference in its entirety.
  • the present invention relates to the field of communications technologies, and in particular, to a multimode base station and an implementation method thereof. Background technique
  • a multi-mode base station is a base station that can support multiple wireless systems at the same time.
  • a common base station capable of supporting both the Global System of Mobile communication (GSM) system and the Universal Mobile Telecommunications System (UMTS) system.
  • GSM Global System of Mobile communication
  • UMTS Universal Mobile Telecommunications System
  • a base station capable of supporting both the GSM system and the Long Term Evolution (LTE) system is called a GL dual-mode base station
  • a base station capable of supporting both the UMTS system and the LTE system is called a UL dual-mode base station.
  • a main control board of different standards is usually superimposed on a baseband unit (BBU) to form a multimode base station.
  • BBU baseband unit
  • a CAM dual-mode macro base station shown in FIG. 1 can be used to superimpose a GSM standard board and a UMTS standard board on a single BBU, wherein the GSM standard board and the UMTS standard board are respectively public.
  • the Common Public Radio Interface (CPRI) is connected to the common mode RF module to form a GU dual mode base station.
  • CPRI Common Public Radio Interface
  • a single BBU supports a limited number of slots supported by a single BBU.
  • a single BBU can support only one board, so that the multimode base station supports fewer systems.
  • Embodiments of the present invention provide a multimode base station and an implementation method thereof, which can enable a multimode base station to support more standards.
  • a method for implementing a multi-mode base station wherein the multi-mode base station is integrated with at least a first baseband unit BBU0 and a second base unit BBU1, where Each of the BBUs and the BBUs is superimposed with at least one type of board; the boards in the BBUO and the boards in the BBU1 are respectively connected to the common-mode RF module through a common universal wireless interface, and the method includes: The system clock of the board in the BBU is synchronized with the system clock of the board in the BBUO; the system clock of the board in the BBU1 is synchronized with the system clock of the board in the BBUO.
  • the multi-mode base station is integrated with at least a first baseband unit BBUO and a second base station unit BBU1, wherein each of the BBUO and BBU1 is superimposed with at least one standard
  • the board in the BBUO and the board in the BBU1 are connected to the common-mode RF module through a common universal wireless interface, where:
  • a board in the BBUO for outputting a synchronous Ethernet clock and an IEEE1588 clock to the
  • the board in the BBU1 is configured to synchronize the system clock of the board in the BBU1 with the system clock of the board in the BBUO by using a synchronous Ethernet clock outputted by the board of the BBUO.
  • the time synchronization of the system clock of the board in the BBU1 and the system clock of the board in the BBUO is implemented by using the IEEE 1588 clock outputted by the board of the BBUO.
  • the multi-mode base station is integrated with the first baseband unit BBUO and the second base unit BBU1, and the boards in the BBUO and the boards in the BBU1 respectively implement the boards in the BBU1 through the CPRI and the common mode radio.
  • the system clock is synchronized with the system clock of the board in the BBUO.
  • the system clock of the board and the system clock of the board in the BBUO are synchronized.
  • the system clock of the board in the BBUO and the bill in the BBU1 are implemented.
  • the board's system clocks are kept strictly synchronized, allowing multimode base stations to support more standards.
  • FIG. 1 is a schematic structural diagram of a conventional GU dual mode macro base station
  • FIG. 2 is a schematic flowchart of a method for implementing a multi-mode base station according to a first embodiment of the present invention
  • FIG. 3 is a schematic structural diagram of a GUL three-mode macro base station according to a first embodiment of the present invention
  • a schematic diagram of a structure of a distributed GUL three-mode base station is provided.
  • FIG. 5 is a schematic structural diagram of a board in a BBU0 and a board in a BBU1 according to the second embodiment of the present invention.
  • Embodiments of the present invention provide a multimode base station and an implementation method thereof, which can enable a multimode base station to support more standards.
  • the multimode base station provided by the embodiment of the present invention can support the GSM standard, the UMTS system, the Code Division Multiple Access (CDMA) system, the Worldwide Interoperability for Microwave Access (WIMAX), and the LTE.
  • a combination of various systems such as the system.
  • the GSM system, the UMTS system, and the LTE system can be combined into a GUL three-mode base station; the CDMA system, the WIMAX system, and the LTE system can be combined into a CWL three-mode base station.
  • the embodiments of the present invention are applicable not only to multi-mode macro base stations but also to distributed multi-mode base stations. The embodiments of the present invention are described in detail below.
  • FIG. 2 is a schematic flowchart diagram of a method for implementing a multimode base station according to a first embodiment of the present invention.
  • the multi-mode base station is integrated with at least a first baseband unit BBU0 and a second base unit BBU1, wherein each of the BBU0 and BBU1 is superimposed with at least one standard board;
  • the boards in the BBU0 and the boards in the BBU1 are connected to the common-mode RF module (for example, the RF module in the 900MHz band) through the CPRI. as shown in picture 2,
  • the implementation method of the multimode base station may include the following steps.
  • the board in the BBU1 uses the synchronous Ethernet clock output from the board of the BBU0 to synchronize the system clock of the board in the BBU1 with the system clock of the board in the BBU0.
  • the board in the BBU1 uses the IEEE1588 clock output from the board of the BBU0 to synchronize the system clock of the board in the BBU1 with the system clock of the board in the BBU0.
  • the sequence of the foregoing step 201 and step 202 is not limited in the embodiment of the present invention.
  • the format of the single board in the BBU0 and the format of the single board in the BBU1 may be completely different, so that the multi-mode base station can implement more different modes.
  • the format of the board in the BBU0 may include the GSM system and the UMTS system
  • the format of the board in the BBU1 may include the LTE system, thereby combining the GUL three-mode macro base stations as shown in FIG. Distributed GUL three-mode base station shown in 4.
  • the format of the board in the BBU0 may include the CDMA system and the WIMAX system
  • the format of the board in the BBU1 may include the LTE system, thereby being combined into a CWL triple-mode base station
  • the format of the board in the BBU0 may be Including the GSM system and the UMTS system
  • the standards of the boards in the BBU1 can include the CDMA system and the WIMAX system, thereby combining into a GUCW four-mode base station.
  • the format of the single board in the BBU0 and the format of the single board in the BBU1 may also have the same part, so that the multi-mode base station has a partial system backup.
  • the format of the board in the BBU0 may include the GSM system and the UMTS system
  • the system of the board in the BBU1 may include the LTE system and the UMTS system, thereby being combined into a GUL three-mode base station;
  • the UMTS system can be used as the primary system, and the UMTS system included in the board in the BBU0 can be used as a backup system.
  • the UMTS system of the board in the BBU0 can be used as the main system.
  • the UMTS system included in the board in the BBU1 can be used as the main system. service.
  • the frequency division phase detector of the board in the BBU0 receives the clock reference signal input from the external clock source, and inputs the clock reference signal into the Oven Controlled Crystal Oscillator (OCXO) of the board in the BBU0. 2), the OCXO of the board in the BBUO outputs the first clock to the Voltage-controlled Crystal Oscillator (VCXO) of the board in the BBU0; the VCXO of the board in the BBUO outputs the second clock to the BBUO.
  • the first clock of the OCXO output of the board in the BBU0 can be 10MHz or 13MHz, and the VCXO output of the board in the BBU0 can be 122.88MHz.
  • the frequency division locker of the board in the BBUO outputs the system clock and phase information of the BBU0.
  • the OCXO of the board in the BBU0 outputs the first clock to the synchronization of the board in the BBU0.
  • the interface chip of the board in the BBU0 is transmitted to the board in the BBU1.
  • the 1588 clock phase-locked loop of the board in the BBU0 is phase-locked to the BBU0 and then output to the IEEE1588 boundary clock (BC) of the board in the BBU0.
  • the IEEE1588 BC outputs the IEEE1588 clock packet and passes through the BBU0.
  • the interface chip of the board is transmitted to the board in the BBU1.
  • the board in the BBU1 uses the synchronous Ethernet clock outputted by the board of the BBU0 to synchronize the system clock of the board in the BBU1 with the system clock of the board in the BBU0, which may specifically include The following steps:
  • the interface chip of the board in the BBU1 receives the synchronous Ethernet clock transmitted from the interface chip of the board in the BBU0, and outputs the synchronous Ethernet clock to the VCXO of the board in the BBU1.
  • the VCXO of the board outputs the second clock to the frequency division locker of the board in the BBU1.
  • the frequency division locker of the board in BBU1 outputs the system clock and phase information of BBU1, so that the system clock of BBU1 and the system clock of BBU0 are synchronized.
  • the board in the BBU1 uses the IEEE1588 clock outputted by the board of the BBU0 to implement time synchronization between the system clock of the board in the BBU1 and the system clock of the board in the BBU0, which may include the following steps. :
  • the interface chip of the board in the BBU1 receives the IEEE1588 clock packet transmitted from the interface chip of the board in the BBU0, and outputs the IEEE1588 clock packet to the ticket in the BBU1.
  • the board's IEEE1588 boundary clock is
  • the IEEE1588 boundary clock output clock information is sent to the central processing unit (CPU) of the board in the BBU1.
  • the CPU outputs the time adjustment value to the 1588 clock phase-locked loop of the board in the BBU1.
  • the 1588 clock phase-locked loop of the board in the BBU1 outputs the clock phase information of the BBU1 to the frequency-divided phase-locker of the board in the BBU1.
  • the phase-locked phase-locker of the board in the BBU1 performs the phase of the BBU1. Locked to achieve time synchronization between the system clock of BBU1 and the system clock of BBU0.
  • the board in the BBU0 of the multimode base station and the board in the BBU1 are respectively connected to the common mode RF module through the CPRI, so the CPRI links of different standards are aggregated together, as shown in FIG.
  • the module (GL) has two CPRI cables connected to different standards, so it is necessary to ensure strict synchronization of the system clocks of the two systems.
  • the board in the BBU1 can use the synchronous Ethernet clock outputted by the board of the BBU0 to synchronize the system clock of the board in the BBU1 with the system clock of the board in the BBU0, and the BBU1.
  • the board in the BBUO can use the IEEE1588 clock output from the board of the BBUO to synchronize the system clock of the board in the BBU1 with the system clock of the board in the BBUO. This implements the system clock and BBU1 of the board in the BBUO.
  • the system clocks of the boards inside are kept strictly synchronized, enabling multimode base stations to support more standards.
  • a second embodiment of the present invention provides a multimode base station, and the structure of the multimode base station can be similar to the multimode base station shown in FIG. 3 or 4.
  • the multi-mode base station provided by the second embodiment of the present invention is integrated with at least a first baseband unit BBUO and a second base station unit BBU1, wherein each of the BBUO and the BBU1 is superimposed with at least one standard board;
  • the boards in the BBU1 are connected to the common mode RF module (for example, the RF module in the 900 MHz band) through the CPRI.
  • a board in the BBUO that outputs the synchronous Ethernet clock and the IEEE1588 clock to the boards in the BBU1.
  • the board in the BBU1 is used to synchronize the system clock of the board in the BBU1 with the system clock of the board in the BBUO.
  • the system clock of the board in the BBU1 and the system clock of the board in the BBUO are synchronized with the IEEE1588 clock output from the board of the BBUO.
  • FIG. 6 is a schematic structural diagram of interconnecting a board in a BBUO and a board in a BBU1 according to the second embodiment of the present invention.
  • the board in the BBUO includes at least a frequency division phase detector-601, an oven controlled crystal oscillator (OCXO)-602, a voltage controlled oscillator (VCXO)-603, a frequency division locker-604, and synchronization.
  • the frequency division phase detector -601 of the single board in the BBUO is configured to receive a clock reference signal input from an external clock source, and input the clock reference signal into the constant temperature crystal oscillator (OCXO)-602 of the single board in the BBUO;
  • the constant temperature crystal oscillator-602 of the single board in the BBUO is used to receive the clock reference signal input by the frequency division phase detector-601 of the single board in the BBUO, and output the first clock to the voltage controlled oscillation of the board in the BBUO. -603;
  • the voltage controlled oscillator-603 of the single board in the BBUO is used to receive the first clock (such as 10MHz/13MHz) output from the constant temperature crystal oscillator-602 of the board in the BBUO, and output the second clock (such as 122.88MHz).
  • the frequency division phase locker -604 of the board in the BBUO is configured to receive the second clock outputted by the voltage controlled oscillator-603 of the board in the BBUO, and output the system clock and phase information of the BBUO;
  • the constant temperature crystal oscillator -602 of the single board in the BBUO is also used to output the first clock to the synchronous Ethernet clock phase-locked loop of the board in the BBUO -605;
  • the synchronous Ethernet clock phase-locked loop-605 of the board in the BBUO is used to receive the first clock of the constant temperature crystal oscillator-602 output of the board in the BBUO, and output a synchronous Ethernet clock (such as 25MHz) to the BBUO.
  • the interface chip -608 of the board in the BBUO is used to transmit the synchronous Ethernet clock output from the synchronous Ethernet clock phase-locked loop -605 of the board in the BBUO to the board in the BBU1.
  • the 1588 clock phase-locked loop-606 of the board in the BBUO is used to phase-lock the phase information of the frequency-divided phase-locker-604 output of the board in the -BBUO and output it to the IEEE1588 of the board in the -BBUO.
  • the IEEE1588 boundary clock of the board in the BBUO-607 is used to output the IEEE1588 clock packet to the interface chip of the board in the BBU0-608.
  • the interface chip -608 of the board in the BBU0 is also used to transmit the IEEE1588 clock packet output from the IEEE1588 boundary clock -607 of the board in the BBU0 to the board in the BBU1.
  • the board in the BBU0 may further include a CPU-609 and a selector-610.
  • the CPU-609 of the board in the BBU0 is configured to receive the frequency division of the board in the BBU0.
  • Phase-601 input clock reference signal and calculate the time adjustment value according to the clock algorithm and input the constant temperature crystal oscillator -602 of the board in BBU0, so that the constant temperature crystal oscillator-602 outputs the first clock to the single in BBU0.
  • the selector -610 is used to select the first clock output from the constant temperature crystal oscillator -602 of the board in the BBU0 to the voltage controlled oscillator -603 of the board in the BBU0.
  • the board in the BBU1 includes at least the interface chip -701, VCXO-702, and the frequency division locker -703.
  • the interface chip-701 of the board in the BBU1 is configured to receive the synchronous Ethernet clock transmitted from the interface chip-608 of the board in the BBU0, and output the synchronous Ethernet clock to the VCXO-702 of the board in the BBU1. ;
  • the VCXO-702 of the board in the BBU1 is used to receive the synchronous Ethernet clock output from the interface chip -701 of the board in the BBU1, and output the second clock (such as 122.88MHz) to the crossover lock of the board in the BBU1.
  • the frequency division phase locker -703 of the board in the BBU1 is used to receive the board in the BBU1.
  • the second clock output by the VCXO-702 outputs the system clock and phase information of the BBU1, thereby synchronizing the system clock of the BBU1 with the system clock of the BBU0.
  • the board in the BBU1 further includes an IEEE1588 boundary clock -704, a CPU-705, and a 1588 clock phase-locked loop-706, where:
  • the interface chip-701 of the board in the BBU1 is also used to receive the IEEE1588 clock transmitted from the interface chip-608 of the board in the BBU0, and output the IEEE1588 clock to the IEEE1588 of the board in the BBU1.
  • the IEEE1588 boundary clock of the board in the BBU1 is used to receive the IEEE1588 clock packet output from the interface chip _701 of the board in the BBU1, and output clock information to the BBU1.
  • the CPU-705 of the board in the BBU1 is configured to receive the clock information of the IEEE 1588 boundary clock-704 output, and output a time adjustment value to the 1588 clock phase-locked loop-706 of the board in the BBU1.
  • the 1588 clock phase-locked loop-706 is configured to receive the time adjustment value of the CPU-705 output of the board in the BBU1, and output the clock phase information of the BBU1 to the frequency division locker-703 of the board in the BBU1;
  • the frequency division phase-locker-703 of the board in the BBU1 is used to receive the clock phase information of the BBU1 output from the 1588 clock phase-locked loop-706 of the board in the BBU1, and locks the phase of the BBU1 to implement the BBU1.
  • the system clock is synchronized with the time of the system clock of the BBU0.
  • the board in the BBU 1 may further include a frequency division phase detector -707, an oven controlled crystal oscillator -708, and a selector -709, where:
  • the frequency division phase detector -707 of the board in the BBU1 is used to receive the clock reference signal of the external clock source input, and input the clock reference signal into the constant temperature crystal oscillator-708 of the board in the BBU1; wherein, in the BBU1
  • the clock reference signal of the external clock source input received by the frequency division phase detector of the board is the same as the clock reference signal of the external clock source input received by the frequency division phase detector -601 of the board in BBU0.
  • the isochronous crystal oscillator-708 of the board in the BBU1 is configured to receive the clock reference signal input by the frequency division phase detector-707 of the board in the BBU1, and output the first clock to the selection of the board in the BBU1. -709.
  • the selector-709 of the single board in the BBU1 receives the first clock output from the constant temperature crystal oscillator-708 of the single board in the BBU1, and the synchronous Ethernet output of the interface chip-701 that receives the board in the BBU1. After the network clock, select the synchronous Ethernet clock (such as 25MHz) to the frequency division lock-703 of the board in the BBU1.
  • the UMTS system receives the clocks sent by the GSM system and sends them to the LTE system. In this case, it is required as an intermediate system.
  • the UMTS system gives VCXO and other systems the same system clock, and the selector in Figure 6 does the job.
  • the format of the board in the BBU0 and the format of the board in the BBU1 may be completely different, so that the multi-mode base station can implement more different standards; or, the present invention
  • the system of the board in the BBU0 and the system of the board in the BBU1 may also have the same part, so that the multi-mode base station has a partial system backup.
  • the multi-mode base station is integrated with the first baseband unit BBU0 and the second base unit BBU1.
  • the board in the BBU0 and the board in the BBU1 are respectively connected to the common-mode RF module through the CPRI, so the BBU1
  • the board can use the synchronous Ethernet clock output from the board of the BBU0 to synchronize the system clock of the board in the BBU1 with the system clock of the board in the BBU0.
  • the board in the BBU1 can use the board output of the BBU0.
  • the IEEE1588 clock synchronizes the system clock of the board in the BBU1 with the system clock of the board in the BBU0.
  • the system clock of the board in the BBU0 and the system clock of the board in the BBU1 are strictly synchronized. , so that multi-mode base stations can support more standards.
  • the storage medium may be a magnetic disk, an optical disk, a read-only memory (ROM), or a random access memory (RAM).

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  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
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  • Small-Scale Networks (AREA)

Abstract

本发明涉及通信技术领域，公开了一种多模基站及其实现方法，在该方法中，多模基站至少集成有第一基带单元BBU0和第二基站单元BBU1，其中，BBU0、BBU1内各叠加有至少一种制式的单板；BBU0内的单板、BBU1内的单板分别通过CPRI与共模的射频模块连接，该方法包括：BBU 内的单板利用BBU0的单板输出的同步以太网时钟，实现BBU1内的单板的系统时钟和BBU0内的单板的系统时钟的频率同步；BBU1内的单板利用BBU0内的单板输出的IEEE1588时钟，实现BBU1内的单板的系统时钟和BBU0内的单板的系统时钟的时间同步。本发明可以使多模基站支持更多的制式。

Description

一种多模基站及其实现方法 本申请要求于 2012 年 6 月 28 日提交中国专利局、 申请号为 201210218385.X, 发明名称为 "一种多模基站及其实现方法" 的中国专利 申请的优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明涉及通信技术领域， 尤其涉及一种多模基站及其实现方法。 背景技术
多模基站是指能同时支持多种无线制式的基站， 常见的能同时支持全 球移动通信系统 ( Global System of Mobile communication, GSM )制式 和通用移动通信系统 ( Universal Mobile Telecommunications System, UMTS )制式的基站称为 GU双模基站，能同时支持 GSM制式和长期演进（ Long Term Evolution, LTE )制式的基站称为 GL双模基站， 以及能同时支持 UMTS 制式和 LTE制式的基站称为 UL双模基站。
实际应用中， 通常在一个基带单元 (Base Band Unit, BBU )上叠加不 同制式的主控板来形成多模基站。 以图 1所示的一种 GU双模宏基站为例， 在单个 BBU上可以叠加 GSM制式的单板和 UMTS制式的单板， 其中， GSM制 式的单板和 UMTS制式的单板分别通过公共通用无线接口 （Common Public Radio Interface, CPRI )与共模的射频模块连接， 从而形成 GU双模基站。
实践中发现， 由于单个 BBU所支持的槽位有限， 因此单个 BBU支持的 制式有限， 一般地单个 BBU只能支持 1个单板， 从而使得多模基站支持的 制式就比较少。 发明内容
本发明实施例提供了一种多模基站及其实现方法， 可以使多模基站支 持更多的制式。
本发明实施例一方面提供的一种多模基站的实现方法， 其中， 所述多 模基站至少集成有第一基带单元 BBU0和第二基站单元 BBU1, 其中， 所述 BBUO , BBU1内各叠加有至少一种制式的单板； 所述 BBUO内的单板、 BBU1内 的单板分别通过公共通用无线接口与共模的射频模块连接， 所述方法包括： 所述 BBU1内的单板的系统时钟和所述 BBUO内的单板的系统时钟的频率同 步； 述 BBU1内的单板的系统时钟和所述 BBUO内的单板的系统时钟的时间同步。
本发明实施例另一方面提供的一种多模基站， 所述多模基站至少集成 有第一基带单元 BBUO和第二基站单元 BBU1 , 其中， 所述 BBUO、 BBU1内各叠 加有至少一种制式的单板； 所述 BBUO内的单板、 BBU1内的单板分别通过公 共通用无线接口与共模的射频模块连接， 其中：
所述 BBUO内的单板， 用于输出同步以太网时钟和 IEEE1588时钟给所述
BBU1内的单板；
所述 BBU1内的单板， 用于利用所述 BBUO的单板输出的同步以太网时钟， 实现所述 BBU1内的单板的系统时钟和所述 BBUO内的单板的系统时钟的频率 同步； 以及利用所述 BBUO的单板输出的 IEEE1588时钟， 实现所述 BBU1内的 单板的系统时钟和所述 BBUO内的单板的系统时钟的时间同步。
本发明实施例中， 多模基站至少集成有第一基带单元 BBUO和第二基站 单元 BBU1 , 由于 BBUO内的单板、 BBU1内的单板分别通过 CPRI与共模的射频 实现 BBU1内的单板的系统时钟和 BBUO内的单板的系统时钟的频率同步， 以 单板的系统时钟和 BBUO内的单板的系统时钟的时间同步， 从而实现了 BBUO 内的单板的系统时钟和 BBU1内的单板的系统时钟保持严格的同步， 使得多 模基站可以支持更多的制式。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对 实施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员 来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他的附 图。
图 1是现有的一种 GU双模宏基站的结构示意图；
图 2是本发明第一实施例提供的多模基站的实现方法的流程示意图； 图 3是本发明第一实施例提供的 GUL三模宏基站的结构示意图； 图 4是本发明第一实施例提供的分布式 GUL三模基站的结构示意图； 图 5是本发明第二实施例提供的 BBU0内的单板和 BBU1 内的单板互 联的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进 行清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没 有作出创造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的 范围。
本发明实施例提供了一种多模基站及其实现方法， 可以使多模基站支 持更多的制式。 本发明实施例提供的多模基站可以支持 GSM制式、 UMTS 制式、 码分多址（Code Division Multiple Access, CDMA )制式、 全球微波 互联接入 ( Worldwide Interoperability for Microwave Access, WIMAX )帝]式、 LTE制式等各种制式的组合。 例如， GSM制式、 UMTS制式、 LTE制式这 三种制式可以组合成 GUL三模基站； CDMA制式、 WIMAX制式、 LTE制 式这三种制式可以组合成 CWL三模基站等。本发明实施例不仅适用于多模 宏基站， 也适用于分布式多模基站。 以下对本发明实施例进行详细说明。
请参阅图 2 ,图 2是本发明第一实施例提供的多模基站的实现方法的流 程示意图。 在图 2所示的多模基站的实现方法中， 该多模基站至少集成有 第一基带单元 BBU0和第二基站单元 BBU1 , 其中， BBU0、 BBU1 内各叠 加有至少一种制式的单板； BBU0内的单板、 BBU1内的单板分别通过 CPRI 与共模的射频模块（例如是 900MHz频段的射频模块 )连接。 如图 2所示， 该多模基站的实现方法可以包括以下步骤。
201、 BBU1内的单板利用 BBU0的单板输出的同步以太网时钟， 实现 BBU1内的单板的系统时钟和 BBU0内的单板的系统时钟的频率同步。
202、 BBU1 内的单板利用 BBU0的单板输出的 IEEE1588时钟， 实现 BBU1内的单板的系统时钟和 BBU0内的单板的系统时钟的时间同步。
其中， 本发明实施例对上述步骤 201和步骤 202的先后顺序不作限定。 本发明实施例中， BBU0内的单板的制式和 BBU1内的单板的制式可 以完全不相同， 从而使得多模基站可以实现更多的不同制式。 例如， BBU0 内的单板的制式可以包括 GSM制式和 UMTS制式， 而 BBU1 内的单板的 制式可以包括 LTE制式， 从而组合成如图 3所示的 GUL三模宏基站， 或 者组合成如图 4所示的分布式 GUL三模基站。 又例如， BBU0内的单板的 制式可以包括 CDMA制式、 WIMAX制式， 而 BBU1内的单板的制式可以 包括 LTE制式， 从而组合成 CWL三模基站； 再例如， BBU0内的单板的制 式可以包括 GSM制式和 UMTS制式， 而 BBU1 内的单板的制式可以包括 CDMA制式和 WIMAX制式 , 从而组合成 GUCW四模基站。
当然，本发明实施例中， BBU0内的单板的制式和 BBU1内的单板的制 式也可以有存在部分相同， 从而使得多模基站具备部分制式的备份。 例如， BBU0内的单板的制式可以包括 GSM制式和 UMTS制式，而 BBU1内的单 板的制式可以包括 LTE制式和 UMTS制式， 从而组合成 GUL三模基站； 此时， BBU0内的单板包括的 UMTS制式可以作为主用制式， 而 BBU0内 的单板包括的 UMTS制式可以作为备用制式。 正常情况下， 可以由 BBU0 内的单板包括的 UMTS制式对外提供服务，当 BBU0内的单板包括的 UMTS 制式发生故障时， 可以启动 BBU1内的单板包括的 UMTS制式作为主用制 式对外提供服务。
作为一种可选的实施方式， 在图 2所示的多模基站的实现方法中， 还 可以包括以下步骤：
1 )、 BBU0 内的单板的分频鉴相器接收外部时钟源输入的时钟参考信 号， 并将该时钟参考信号输入 BBU0 内的单板的恒温晶体振荡器 （Oven Controlled Crystal Oscillator, OCXO )。 2 )、 BBUO内的单板的 OCXO输出第一时钟给 BBU0内的单板的压控 振荡器（Voltage-controlled Crystal Oscillator, VCXO ); BBUO内的单板的 VCXO输出第二时钟给 BBUO内的单板的分频锁相器， 其中， 第二时钟的 精度高于第一时钟。
一般地， BBU0 内的单板的 OCXO 输出第一时钟可以为 10MHz 或 13MHz, 而 BBU0内的单板的 VCXO输出第二时钟可以是为 122.88MHz。
3 )、 BBUO内的单板的分频锁相器输出 BBU0的系统时钟和相位信息。
4 )、 BBU0内的单板的 OCXO输出第一时钟给 BBU0内的单板的同步
BBU0内的单板的接口芯片传输给 BBU1内的单板。
5 )、 BBU0内的单板的 1588时钟锁相环对 BBU0的相位信息进行锁相 处理后输出给 BBU0内的单板的 IEEE1588边界时钟（BC ); IEEE1588 BC 输出 IEEE1588 时钟报文并经过 BBU0 内的单板的接口芯片传输给 BBU1 内的单板。
相应地，上述步骤 201中， BBU1内的单板利用 BBU0的单板输出的同 步以太网时钟， 实现 BBU1 内的单板的系统时钟和 BBU0内的单板的系统 时钟的频率同步， 具体可以包括以下步骤：
1 )、 BBU1内的单板的接口芯片接收 BBU0内的单板的接口芯片传输过 来的同步以太网时钟， 并将该同步以太网时钟输出给 BBU1 内的单板的 VCXO, 由 BBU1内的单板的 VCXO输出第二时钟给 BBU1内的单板的分 频锁相器。
2 )、 BBU1内的单板的分频锁相器输出 BBU1的系统时钟和相位信息， 从而实现 BBU1的系统时钟与 BBU0的系统时钟的频率同步。
相应地， 上述步骤 201 中， BBU1 内的单板利用 BBU0的单板输出的 IEEE1588时钟， 实现 BBU1内的单板的系统时钟和 BBU0内的单板的系统 时钟的时间同步， 具体可以包括以下步骤：
1 )、 BBU1内的单板的接口芯片接收 BBU0内的单板的接口芯片传输过 来的 IEEE1588时钟报文， 并将该 IEEE1588时钟报文输出给 BBU1内的单 板的 IEEE1588边界时钟。
2 )、 IEEE1588边界时钟输出时钟信息给 BBU1内的单板的中央处理单 元（ Central Processing Unit, CPU ), 由 CPU输出时间调整值至 BBU1内的 单板的 1588时钟锁相环。
3 )、 BBU1内的单板的 1588时钟锁相环输出 BBU1的时钟相位信息给 BBU1 内的单板的分频锁相器， 由 BBU1 内的单板的分频锁相器对 BBU1 的相位进行锁定， 从而实现 BBU1的系统时钟与 BBU0的系统时钟的时间 同步。
本发明实施例中， 多模基站的 BBU0内的单板和 BBU1 内的单板分别 通过 CPRI与共模的射频模块连接， 因此不同制式的 CPRI链路会汇聚在一 起， 如图 3中共模的射频模块（GL )有两根 CPRI线缆分别连接到不同的 制式， 因此必须保证两种制式的系统时钟严格的同步。 而在本发明实施例 中， BBU1 内的单板可以利用 BBU0 的单板输出的同步以太网时钟， 实现 BBU1内的单板的系统时钟和 BBU0内的单板的系统时钟的频率同步，以及 BBU1内的单板可以利用 BBUO的单板输出的 IEEE1588时钟， 实现 BBU1 内的单板的系统时钟和 BBUO 内的单板的系统时钟的时间同步， 从而实现 了 BBUO内的单板的系统时钟和 BBUl 内的单板的系统时钟保持严格的同 步， 使得多模基站可以支持更多的制式。 本发明第二实施例提供了一种多模基站， 该多模基站的结构示意图可 以和图 3或图 4所示的多模基站相类似。 其中， 本发明第二实施例提供的 多模基站至少集成有第一基带单元 BBUO和第二基站单元 BBU1 , 其中， BBUO , BBUl 内各叠加有至少一种制式的单板； BBUO 内的单板、 BBU1 内的单板分别通过 CPRI与共模的射频模块（例如是 900MHz频段的射频模 块）连接， 其中：
BBUO内的单板， 用于输出同步以太网时钟和 IEEE1588时钟给 BBU1 内的单板；
BBU1内的单板，用于利用 BBUO的单板输出的同步以太网时钟， 实现 BBU1内的单板的系统时钟和 BBUO内的单板的系统时钟的频率同步；以及 利用 BBUO的单板输出的 IEEE1588时钟，实现 BBU1内的单板的系统时钟 和 BBUO内的单板的系统时钟的时间同步。
请一并参阅图 6, 图 6是本发明第二实施例提供的 BBUO 内的单板和 BBU1 内的单板互联的结构示意图。 如图 6所示， BBUO内的单板至少包 括分频鉴相器 -601、 恒温晶体振荡器（OCXO ) -602、 压控振荡器（ VCXO ) -603、分频锁相器 -604、 同步以太网时钟锁相环 -605、 1588时钟锁相环 -606、 EEE1588边界时钟 -607以及接口芯片 -608, 其中：
BBUO内的单板的分频鉴相器 -601 ,用于接收外部时钟源输入的时钟参 考信号， 并将该时钟参考信号输入 BBUO 内的单板的恒温晶体振荡器 ( OCXO ) -602;
BBUO内的单板的恒温晶体振荡器 -602,用于接收 BBUO内的单板的分 频鉴相器 -601输入的时钟参考信号， 并输出第一时钟给 BBUO内的单板的 压控振荡器 -603;
BBUO内的单板的压控振荡器 -603 ,用于接收 BBUO内的单板的恒温晶 体振荡器 -602输出的第一时钟（如 10MHz/13MHz ), 并输出第二时钟（如 122.88MHz )给 BBUO内的单板的分频锁相器 -604, 其中， 第二时钟的精度 高于第一时钟；
BBUO内的单板的分频锁相器 -604,用于接收 BBUO内的单板的压控振 荡器 -603输出的第二时钟， 并输出 BBUO的系统时钟和相位信息；
BBUO内的单板的恒温晶体振荡器 -602 , 还用于输出第一时钟给 BBUO 内的单板的同步以太网时钟锁相环 -605;
BBUO内的单板的同步以太网时钟锁相环 -605 ,用于接收 BBUO内的单 板的恒温晶体振荡器 -602 输出的第一时钟， 并输出同步以太网时钟 （如 25MHz )给 BBUO内的单板的接口芯片 -608;
BBUO内的单板的接口芯片 -608，用于将 BBUO内的单板的同步以太网 时钟锁相环 -605输出的同步以太网时钟传输给 BBU1内的单板；
BBUO内的单板的 1588时钟锁相环 -606 , 用于对 -BBUO内的单板的分 频锁相器 -604 输出的相位信息进行锁相处理后输出给 -BBUO 内的单板的 IEEE1588边界时钟 -607; BBUO内的单板的 IEEE1588边界时钟 -607, 用于输出 IEEE1588时钟 报文给 BBU0内的单板的接口芯片 -608;
BBU0内的单板的接口芯片 -608 ,还用于将 BBU0内的单板的 IEEE1588 边界时钟 -607输出的 IEEE1588时钟报文传输给 BBU1内的单板。
进一步地， 如图 6所示， BBU0内的单板还可以包括 CPU-609和选择 器 -610, 其中， BBU0内的单板的 CPU-609, 用于接收 BBU0内的单板的分 频鉴相器 -601 输入的时钟参考信号， 并根据时钟算法计算出时间调整值并 输入 BBU0 内的单板的恒温晶体振荡器 -602, 使得恒温晶体振荡器 -602输 出第一时钟给 BBU0 内的单板的压控振荡器 -603。 其中， 选择器 -610用于 选择 BBU0内的单板的恒温晶体振荡器 -602输出的第一时钟给 BBU0内的 单板的压控振荡器 -603。
如图 6所示， BBU1内的单板至少包括接口芯片 -701、 VCXO-702, 分 频锁相器 -703 , 其中：
BBU1内的单板的接口芯片 -701 ,用于接收 BBU0内的单板的接口芯片 -608传输过来的同步以太网时钟， 并将该同步以太网时钟输出给 BBU1 内 的单板的 VCXO-702;
BBU1 内的单板的 VCXO-702, 用于接收 BBU1 内的单板的接口芯片 -701输出的同步以太网时钟， 并输出第二时钟（如 122.88MHz )给 BBU1 内的单板的分频锁相器 -703;
BBU1 内的单板的分频锁相器 -703 , 用于接收 BBU1 内的单板的
VCXO-702输出的第二时钟， 并输出 BBU1 的系统时钟和相位信息， 从而 实现 BBU1的系统时钟与 BBU0的系统时钟的频率同步。
进一步地，如图 6所示， BBU1内的单板还包括 IEEE1588边界时钟 -704、 CPU-705 , 1588时钟锁相环 -706, 其中：
BBU1内的单板的接口芯片 -701 ,还用于接收 BBU0内的单板的接口芯 片 -608传输过来的 IEEE1588 时钟才艮文， 并将 IEEE1588 时钟才艮文输出给 BBU1内的单板的 IEEE1588边界时钟 -704;
BBU1内的单板的 IEEE1588边界时钟 -704, 用于接收 BBU1内的单板 的接口芯片 _701输出的 IEEE1588时钟报文，并输出时钟信息给 BBU1内的 单板的 CPU-705;
BBUl内的单板的 CPU-705 , 用于接收 IEEE1588边界时钟 -704输出的 时钟信息， 并输出时间调整值至 BBU1内的单板的 1588时钟锁相环 -706； 所述 BBU1内的单板的 1588时钟锁相环 -706, 用于接收 BBU1内的单 板的 CPU-705输出的时间调整值， 并输出 BBU1的时钟相位信息给 BBU1 内的单板的分频锁相器 -703;
BBU1 内的单板的分频锁相器 -703 , 用于接收 BBU1 内的单板的 1588 时钟锁相环 -706输出的 BBU1的时钟相位信息， 并对 BBU1的相位进行锁 定， 从而实现 BBU1的系统时钟与 BBU0的系统时钟的时间同步。
进一步地， 如图 6所示， BBU1内的单板还可以包括分频鉴相器 -707、 恒温晶体振荡器 -708和选择器 -709, 其中：
BBU1 内的单板的分频鉴相器 -707 用于接收外部时钟源输入的时钟参 考信号， 并将该时钟参考信号输入 BBU1内的单板的恒温晶体振荡器 -708; 其中， BBU1内的单板的分频鉴相器 -707接收到的外部时钟源输入的时钟参 考信号和 BBU0内的单板的分频鉴相器 -601接收到的外部时钟源输入的时 钟参考信号相同。
其中， BBU1内的单板的恒温晶体振荡器 -708, 用于接收 BBU1内的单 板的分频鉴相器 -707输入的时钟参考信号， 并输出第一时钟给 BBU1 内的 单板的选择器 -709。
其中， BBU1内的单板的选择器 -709, 用于接收 BBU1内的单板的恒温 晶体振荡器 -708输出的第一时钟，以及接收 BBU1内的单板的接口芯片 -701 输出的同步以太网时钟之后，并选择该同步以太网时钟（如 25MHz )给 BBU1 内的单板的分频锁相器 -703。
本发明实施例中， 如果一个制式既是 BBU间的时钟接收方又是 BBU 间的时钟发送方， 比如 GUL三模基站中， UMTS制式接收 GSM制式送过 来的时钟， 同时又发送给 LTE制式。 这种情况下， 就要求作为中间制式的
UMTS制式送给 VCXO和其他制式使用相同的系统时钟， 此时图 6中的选 择器就起到了这个作用。
本发明实施例中， BBU0内的单板的制式和 BBU1内的单板的制式可 以完全不相同， 从而使得多模基站可以实现更多的不同制式； 或者， 本发 明实施例中， BBU0内的单板的制式和 BBU1内的单板的制式也可以有存在 部分相同， 从而使得多模基站具备部分制式的备份。
本发明实施例中， 多模基站至少集成有第一基带单元 BBU0和第二基 站单元 BBU1 , 由于 BBU0内的单板、 BBU1内的单板分别通过 CPRI与共 模的射频模块连接， 因此 BBU1 内的单板可以利用 BBU0的单板输出的同 步以太网时钟， 实现 BBU1 内的单板的系统时钟和 BBU0内的单板的系统 时钟的频率同步， 以及 BBU1 内的单板可以利用 BBU0 的单板输出的 IEEE1588时钟， 实现 BBU1内的单板的系统时钟和 BBU0内的单板的系统 时钟的时间同步， 从而实现了 BBU0内的单板的系统时钟和 BBU1 内的单 板的系统时钟保持严格的同步， 使得多模基站可以支持更多的制式。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流 程， 是可以通过计算机程序来指令相关的硬件来完成， 所述的程序可存储 于一计算机可读取存储介质中， 该程序在执行时， 可包括如上述各方法的 实施例的流程。 其中， 所述的存储介质可为磁碟、 光盘、 只读存储记忆体 ( Read-Only Memory, ROM )或随机存取存 4诸器 ( Random Access Memory, 简称 RAM )等。
以上所揭露的仅为本发明较佳实施例而已， 当然不能以此来限定本发 明之权利范围， 因此依本发明权利要求所作的等同变化， 仍属本发明所涵 盖的范围。

Claims

权利要求
1、 一种多模基站的实现方法， 其特征在于， 所述多模基站至少集成有 第一基带单元 BBU0和第二基站单元 BBU1 , 其中， 所述 BBU0、 BBUl内 各叠加有至少一种制式的单板； 所述 BBU0内的单板、 BBU1内的单板分别 通过公共通用无线接口与共模的射频模块连接， 所述方法包括：
所述 BBU1 内的单板利用所述 BBU0的单板输出的同步以太网时钟， 实现所述 BBU1 内的单板的系统时钟和所述 BBU0内的单板的系统时钟的 频率同步；
所述 BBU1内的单板利用所述 BBUO的单板输出的 IEEE1588时钟，实 现所述 BBU1 内的单板的系统时钟和所述 BBUO内的单板的系统时钟的时 间同步。
2、 根据权利要求 1所述的方法， 其特征在于， 所述方法还包括： 所述 BBUO 内的单板的分频鉴相器接收外部时钟源输入的时钟参考信 号， 并将所述时钟参考信号输入所述 BBUO 内的单板的恒温晶体振荡器 OCXO;
所述 BBUO内的单板的 OCXO输出第一时钟给所述 BBUO内的单板的 压控振荡器 VCXO; 所述 BBUO 内的单板的 VCXO输出第二时钟给所述 BBUO内的单板的分频锁相器， 其中， 所述第二时钟的精度高于所述第一时 钟；
所述 BBUO内的单板的分频锁相器输出所述 BBUO的系统时钟和相位 信息；
以及， 所述 BBUO内的单板的 OCXO输出所述第一时钟给所述 BBU0 内的单板的同步以太网时钟锁相环， 所述同步以太网时钟锁相环输出同步 以太网时钟并经过所述 BBUO内的单板的接口芯片传输给所述 BBU1 内的 单板；
以及， 所述 BBUO内的单板的 1588时钟锁相环对所述 BBUO的相位信 息进行锁相处理后输出给所述 BBUO内的单板的 IEEE1588边界时钟；所述 IEEE1588边界时钟输出 IEEE1588时钟报文并经过所述 BBUO内的单板的 接口芯片传输给所述 BBU1内的单板。
3、 根据权利要求 2所述的方法， 其特征在于， 所述 BBU1内的单板利 用所述 BBU0的单板输出的同步以太网时钟， 实现所述 BBU1 内的单板的 系统时钟和所述 BBU0内的单板的系统时钟的频率同步， 包括：
所述 BBU1 内的单板的接口芯片接收所述 BBU0内的单板的接口芯片 传输过来的同步以太网时钟， 并将所述同步以太网时钟输出给所述 BBU1 内的单板的 VCXO , 由所述 BBU1内的单板的 VCXO输出所述第二时钟给 所述 BBU1内的单板的分频锁相器；
所述 BBU1 内的单板的分频锁相器输出所述 BBU1的系统时钟和相位 信息， 从而实现所述 BBU1的系统时钟与所述 BBU0的系统时钟的频率同 步。
4、 根据权利要求 3所述的方法， 其特征在于， 所述 BBU1内的单板利 用所述 BBU0的单板输出的 IEEE1588时钟，实现所述 BBU1内的单板的系 统时钟和所述 BBU0内的单板的系统时钟的时间同步， 包括：
所述 BBU1 内的单板的接口芯片接收所述 BBU0内的单板的接口芯片 传输过来的 IEEE1588时钟 4艮文， 并将所述 IEEE1588时钟 文输出给所述 BBU1内的单板的 IEEE1588边界时钟；
所述 IEEE1588边界时钟输出时钟信息给所述 BBU1内的单板的中央处 理单元， 由所述中央处理单元输出时间调整值至所述 BBU1 内的单板的 1588时钟锁相环；
所述 BBU1内的单板的 1588时钟锁相环输出所述 BBU1的时钟相位信 息给所述 BBU1 内的单板的分频锁相器， 由所述 BBU1 内的单板的分频锁 相器对所述 BBU1的相位进行锁定， 从而实现所述 BBU1的系统时钟与所 述 BBU0的系统时钟的时间同步。
5、 根据权利要求 1~3任一项所述的方法， 其特征在于， 所述 BBU0内 的单板的制式与所述 BBU1内的单板的制式完全不相同或者部分相同。
6、 一种多模基站， 其特征在于， 所述多模基站至少集成有第一基带单 元 BBU0和第二基站单元 BBU1 , 其中， 所述 BBU0、 BBUl内各叠加有至 少一种制式的单板； 所述 BBU0内的单板、 BBU1内的单板分别通过公共通 用无线接口与共模的射频模块连接， 其中： 所述 BBUO内的单板，用于输出同步以太网时钟和 IEEE1588时钟给所 述 BBU1内的单板；
所述 BBU1 内的单板， 用于利用所述 BBUO的单板输出的同步以太网 时钟， 实现所述 BBU1 内的单板的系统时钟和所述 BBUO内的单板的系统 时钟的频率同步； 以及利用所述 BBUO的单板输出的 IEEE1588时钟， 实现 所述 BBU1 内的单板的系统时钟和所述 BBUO内的单板的系统时钟的时间 同步。
7、 根据权利要求 6所述的多模基站， 其特征在于， 所述 BBUO内的单 板至少包括分频鉴相器、 恒温晶体振荡器 OCXO、 压控振荡器 VCXO、 分 频锁相器、 同步以太网时钟锁相环、 1588时钟锁相环、 EEE1588边界时钟 以及接口芯片， 其中：
所述 BBUO 内的单板的分频鉴相器， 用于接收外部时钟源输入的时钟 参考信号， 并将所述时钟参考信号输入所述 BBUO 内的单板的恒温晶体振 荡器 OCXO;
所述 BBUO内的单板的 OCXO, 用于接收所述 BBUO内的单板的分频 鉴相器输入的所述时钟参考信号， 并输出第一时钟给所述 BBUO 内的单板 的压控振荡器 VCXO;
所述 BBUO内的单板的 VCXO,用于接收所述 BBUO内的单板的 OCXO 输出的第一时钟， 并输出第二时钟给所述 BBUO 内的单板的分频锁相器， 其中， 所述第二时钟的精度高于所述第一时钟；
所述 BBUO内的单板的分频锁相器， 用于接收所述 BBUO内的单板的 VCXO输出的第二时钟， 并输出所述 BBUO的系统时钟和相位信息；
所述 BBUO内的单板的 OCXO,还用于输出所述第一时钟给所述 BBUO 内的单板的同步以太网时钟锁相环；
所述 BBUO 内的单板的同步以太网时钟锁相环， 用于接收所述 BBUO 内的单板的 OCXO 输出的所述第一时钟， 并输出同步以太网时钟给所述 BBUO内的单板的接口芯片；
所述 BBUO内的单板的接口芯片， 用于将所述 BBUO内的单板的同步 所述 BBUO内的单板的 1588时钟锁相环，用于对所述 BBU0内的单板 的分频锁相器输出的相位信息进行锁相处理后输出给所述 BBU0 内的单板 的 IEEE1588边界时钟；
所述 BBU0内的单板的 IEEE1588边界时钟， 用于输出 IEEE1588时钟 报文给所述 BBU0内的单板的接口芯片；
所述 BBU0 内的单板的接口芯片， 还用于将所述 BBU0 内的单板的
8、 根据权利要求 7所述的多模基站， 其特征在于， 所述 BBU1内的单 板至少包括接口芯片、 VCXO、 分频锁相器， 其中：
所述 BBU1 内的单板的接口芯片， 用于接收所述 BBU0内的单板的接 口芯片传输过来的同步以太网时钟， 并将所述同步以太网时钟输出给所述 BBU1内的单板的 VCXO;
所述 BBU1 内的单板的 VCXO, 用于接收所述 BBU1 内的单板的接口 芯片输出的所述同步以太网时钟， 并输出所述第二时钟给所述 BBU1 内的 单板的分频锁相器；
所述 BBU1 内的单板的分频锁相器， 用于接收所述 BBU1 内的单板的 VCXO输出的所述第二时钟， 并输出所述 BBU1的系统时钟和相位信息， 从而实现所述 BBU1的系统时钟与所述 BBU0的系统时钟的频率同步。
9、 根据权利要求 8所述的多模基站， 其特征在于， 所述 BBU1内的单 板还包括 IEEE1588边界时钟、 中央处理单元、 1588时钟锁相环， 其中： 所述 BBU1 内的单板的接口芯片， 还用于接收所述 BBU0内的单板的 接口芯片传输过来的 IEEE1588时钟 4艮文， 并将所述 IEEE1588时钟 4艮文输 出给所述 BBU1内的单板的 IEEE1588边界时钟；
所述 IEEE1588边界时钟，用于接收所述 BBU1内的单板的接口芯片输 出的所述 IEEE1588时钟报文，并输出时钟信息给所述 BBU1内的单板的中 央处理单元；
所述中央处理单元， 用于接收所述 IEEE1588 边界时钟输出的时钟信 息， 并输出时间调整值至所述 BBU1内的单板的 1588时钟锁相环；
所述 BBU1内的单板的 1588时钟锁相环， 用于接收所述中央处理单元 输出的时间调整值，并输出所述 BBU1的时钟相位信息给所述 BBU1内的 单板的分频锁相器；
所述 BBU1 内的单板的分频锁相器， 用于接收所述 BBU1 内的单板的 1588时钟锁相环输出的所述 BBU1的时钟相位信息，并对所述 BBU1的相 位进行锁定，从而实现所述 BBU1的系统时钟与所述 BBU0的系统时钟的 时间同步。
10、根据权利要求 6~9任一项所述的多模基站，其特征在于，所述 BBU0
-部分相同。
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