WO2013168311A1 - チップバリスタ素子およびその製造方法 - Google Patents

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electrode
chip
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三浦 忠将
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株式会社村田製作所
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/102Varistor boundary, e.g. surface layers

Definitions

  • the present invention relates to a chip varistor element having non-linear resistance characteristics and a manufacturing method thereof.
  • This multilayer chip varistor includes a varistor portion, a plurality of internal electrode pairs, a connection conductor, and a plurality of terminal electrodes.
  • the varistor portion has a first main surface and a second main surface that face each other.
  • Each internal electrode pair has a first internal electrode and a second internal electrode arranged in the varistor part so that at least some of them are opposed to each other.
  • the connection conductor is formed on the first main surface so as to electrically connect the first internal electrodes of a predetermined internal electrode pair among the plurality of internal electrode pairs.
  • the terminal electrode is provided corresponding to each second internal electrode of the plurality of internal electrode pairs, and is formed on the second main surface so as to be electrically connected to the second internal electrode.
  • the varistor part is generally made of zinc oxide.
  • Zinc oxide has low resistance to acids, alkalis and moisture. Therefore, in a configuration in which the varistor part is exposed to the outside like a conventional multilayer chip varistor, for example, the varistor part is melted and deteriorated during plating with nickel or tin, or is not used due to use in a high temperature and high humidity environment. There is a problem that the linear resistance characteristic deteriorates.
  • a first aspect of the present invention is a chip varistor element, comprising an insulating base material having a main surface, opposing first and second surfaces, the first surface and A varistor portion having a third surface connecting the second surface, the second surface being bonded to the main surface of the insulating base, and a first of the varistor portions bonded to the insulating base.
  • a protective portion that covers the surface and the third surface; a first internal electrode and a second internal electrode that are formed so as to sandwich part or all of the varistor portion; and the first internal electrode and the second internal electrode that are connected A first external electrode and a second external electrode.
  • a second aspect of the present invention is a method for manufacturing a chip varistor element, the first step of producing an insulating substrate having a main surface, the first and second surfaces facing each other, A varistor portion having a first surface and a third surface connecting the second surface, the second surface being joined to the main surface of the insulating base, and a first sandwiching a part or all of the varistor portion
  • a second step of forming an internal electrode and a second internal electrode a third step of forming a first external electrode and a second external electrode connected to the first internal electrode and the second internal electrode;
  • the entire periphery of the varistor part is covered with the protective part and the insulating base material, it is possible to prevent the non-linear resistance characteristics from being deteriorated by use in a high temperature and high humidity environment.
  • the varistor portion is covered with the protective portion in the fourth step performed before the fifth step, it is possible to prevent the varistor portion from being deteriorated during plating in the fifth step.
  • FIG. 1 is a longitudinal sectional view of a chip varistor element according to a first embodiment.
  • FIG. 3 is a transverse cross-sectional view of the chip varistor element taken along line A-A ′ of FIG. It is a bottom view of the chip varistor element of FIG. It is a graph which shows the non-linear resistance characteristic of the varistor part of FIG. It is a longitudinal cross-sectional view of the chip varistor element which concerns on 2nd embodiment of this invention. It is a longitudinal cross-sectional view of the chip varistor element which concerns on 3rd embodiment of this invention.
  • the X-axis, Y-axis, and Z-axis shown in several drawings will be defined.
  • the X axis, the Y axis, and the Z axis indicate the left-right direction, the front-rear direction, and the vertical direction of the chip varistor element.
  • This chip varistor element includes an insulating substrate 1, a varistor part 3, a first internal electrode 5a, a second internal electrode 5b, a protection part 7, a first external electrode 9a, and a second external electrode 9b.
  • the first via electrode 11a, the second via electrode 11b, the first Ni coating 13a, the second Ni coating 13b, the first Sn coating 15a, and the second Sn coating 15b are provided.
  • the insulating substrate 1 is preferably made of a ceramic material mainly composed of an Fe-based spinel material in order to have electrical insulation and suppress element diffusion during firing as much as possible. More preferably, the insulating substrate 1 is made of a ceramic material containing an Fe-based spinel material as a main component, zinc oxide (ZnO), and nickel oxide (NiO). This ceramic material contains more ZnO than NiO.
  • the insulating substrate 1 has a main surface F1 and a back surface F2.
  • Main surfaces F1 and F2 face each other in the vertical direction and are substantially parallel to the XY plane.
  • the main surface F1 and the back surface F2 have the same rectangular shape.
  • the distance in the Z-axis direction between the main surface F1 and the back surface F2 (that is, the thickness of the insulating base material 1) is designed to a value of 100 ⁇ m or more and 500 ⁇ m or less, for example.
  • the varistor portion 3 is made of a material having nonlinear resistance characteristics illustrated in FIG. A typical example of such a material is ZnO.
  • the varistor part 3 has a laminated structure of a plurality of varistor layers.
  • the varistor part 3 has the 1st surface F3 and the 2nd surface F4, and the at least 1 3rd surface F5 which connects the 1st surface F3 and the 2nd surface F4.
  • the first surface F3 and the second surface F4 face each other in the vertical direction and are substantially parallel to the XY plane.
  • the varistor portion 3 has a rectangular parallelepiped shape.
  • the first surface F3 and the second surface F4 have the same rectangular shape and are connected by the four third surfaces F5.
  • the distance in the Z-axis direction between the first surface F3 and the second surface F4 (that is, the thickness of the varistor portion 3) is designed to a value of 10 ⁇ m or more and 100 ⁇ m or less, for example.
  • Such a varistor portion 3 is formed on the main surface F1 of the insulating substrate 1. More specifically, the varistor part 3 is joined to the main surface F1 of the insulating base material 1 by firing.
  • FIG. 2 is a view of a cross-section of the chip varistor element along the line A-A ′ shown in FIG. 1 as viewed from the normal direction B (direction parallel to the Z axis) of the main surface F1.
  • the protection unit 7 is not shown in FIG.
  • FIG. 2 shows an outline L1 of the insulating substrate 1 and an outline L2 of the varistor part 3 when viewed from the normal direction B in plan view (top view).
  • the varistor part 3 is formed on the main surface F1 of the insulating base material 1 so that the outline L2 is included in the outline L1.
  • the first internal electrode 5a and the second internal electrode 5b are made of a noble metal material that is difficult to oxidize in the air.
  • a noble metal material a silver palladium (AgPd) alloy or the like is typical.
  • the first internal electrode 5a and the second internal electrode 5b are formed inside the varistor portion 3 so as to face each other in the vertical direction.
  • the first internal electrode 5a and the second internal electrode 5b are shifted in the left-right direction in order to form a first via electrode 11a and a second via electrode 11b described later.
  • Such first internal electrode 5a and second internal electrode 5b sandwich a part of the varistor portion 3 in the normal direction B.
  • the first internal electrode 5a is formed at a position away from the main surface F1 by a predetermined distance d in the Z-axis direction.
  • the varistor portion 3 and the insulating base material 1 are joined by baking. At that time, the constituent material of the insulating base material 1 diffuses and enters the varistor part 3 side. If the diffusing substance from the insulating substrate 1 enters between the first internal electrode 5a and the second internal electrode 5b, the nonlinear resistance characteristic of the chip varistor element may be deteriorated.
  • the predetermined distance d is selected such that the diffusion material from the insulating base material 1 does not reach between the first internal electrode 5a and the second internal electrode 5b by firing.
  • the predetermined distance d is 5 ⁇ m or more, intrusion of a diffusing substance from the insulating substrate 1 can be prevented.
  • the protective part 7 is made of a material with high environmental resistance.
  • a material for example, a resin material having insulating properties such as polytetrafluoroethylene is exemplified.
  • the protection portion 7 is formed on the main surface F1 so as to cover the first surface F3 and the third surfaces F5 of the varistor portion 3 joined on the main surface F1.
  • the protective part 7 is required to be in close contact with the main surface F1 to seal the varistor part 3.
  • the area (that is, the margin) between the outlines L1 and L2 is large.
  • the area of the outline L2 that is, the varistor portion 3 is large. If priority is given to the pressure-resistant surface, the margin is reduced.
  • FIG. 3 is a bottom view of the chip varistor element.
  • the first external electrode 9a and the second external electrode 9b are made of a metal material such as silver.
  • the first external electrode 9a and the second external electrode 9b are formed on the back surface F2 of the insulating substrate 1. The margin around the first external electrode 9a and the second external electrode 9b is adjusted according to the dimensions of the chip varistor element and the land pattern of the mounting substrate.
  • the first via electrode 11 a and the second via electrode 11 b are made of a conductive material, and are formed on the varistor portion 3 and the insulating substrate 1.
  • the first via electrode 11a electrically connects the first internal electrode 5a and the first external electrode 9a.
  • the second via electrode 11b electrically connects the second internal electrode 5b and the second external electrode 9b.
  • the first Ni coating 13a is a nickel coating formed on the first external electrode 9a by plating
  • the first Sn coating 15a is a tin (Sn) coating formed on the first Ni coating 13a.
  • the second Ni coating 13b coats the second external electrode 9b
  • the second Sn coating 15b coats the second Ni coating 13b.
  • the first and second Ni coatings 13a and 13b and the first and second Sn coatings 15a and 15b are formed for solder mounting the chip varistor element.
  • This manufacturing process is a typical example of the first process, and includes the following detailed processes (1) to (5).
  • a predetermined amount of Fe 2 O 3 , NiO, ZnO, and CuO as ceramic raw materials is weighed.
  • the ceramic raw material weighed in the above (1) is put into a ball mill containing a grinding medium such as zirconia and sufficiently wet-ground.
  • the ceramic raw material pulverized in the above (2) is calcined under the conditions of 800 ° C. and 5 hours, thereby producing a ferrite powder.
  • Water, a dispersant, and an organic binder are added to the ferrite powder produced in (3) above. This mixture is wet mixed to form a slurry.
  • the slurry obtained in the above (4) is molded by a doctor blade method or the like, and as a result, a ferrite green sheet as an example of the insulating substrate 1 is obtained.
  • This forming step includes the following detailed steps (6) to (8).
  • (6) The through holes for the first and second via electrodes 11a and 11b are formed in the green sheet obtained in (5) above using a laser or a punching press.
  • the through holes formed in (6) are filled with an electrode paste made of an AgPd alloy by screen printing or the like, and the first and second via electrodes 11a and 11b are formed.
  • the green sheets on which the first and second via electrodes 11a and 11b are formed are sequentially pressure-bonded so that the thickness after firing becomes 100 ⁇ m to 500 ⁇ m (see FIG. 1). Thereby, the laminated base material with a via electrode is produced.
  • This forming step is a typical example of the second step, and includes the following detailed steps (9) to (13).
  • (9) Aside from the above (1) to (8), ZnO, Bi 2 O 3 , CoO, MnCO 3 , and Sb 2 O 3 as ceramic raw materials are weighed in predetermined amounts.
  • (10) The ceramic raw material weighed in (9) is processed in the same manner as in (2) and (3) above. As a result, varistor powder is produced.
  • An organic solvent, water and varnish are added to the varistor powder produced in (10) above. This mixture is dispersed with three rolls, resulting in a ceramic paste for screen printing.
  • the first and second internal electrodes 5a and 5b are formed on the laminated base material produced in the above (8).
  • the figure and the figure of the varistor part 3 are repeatedly printed and laminated.
  • the laminated base material on which the varistor part 3 or the like obtained in (12) is printed and laminated is fired, for example, at 900 ° C. for 2 hours. As a result, the varistor part 3 incorporating the first and second internal electrodes 5a and 5b is formed on the laminated base material.
  • steps (14) to (18) are performed.
  • This step is a typical example of the third step. In this step, the first and second external electrodes 9a and 9b are formed on the back surface of the laminated base material obtained in (13).
  • This step is a typical example of the fourth step. In this step, the varistor part 3 obtained in the above (13) is sealed with a resin material having acid resistance.
  • This step is a typical example of the fifth step. In this step, the first and second external electrodes 9a and 9b on the back surface of the laminated base material are plated, and the first and second Ni coatings 13a and 13b and the first and second Sn coatings 15a and 15b. Is formed.
  • the protective portion 7 made of a material having high environmental resistance is connected to the first surface F3 of the varistor portion 3 joined to the main surface F1 and each Cover the third surface F5.
  • the acid-resistant protective part of the varistor part 3 is formed before the plating process, it is possible to prevent the varistor part 3 from being deteriorated during the plating process.
  • the varistor portion 3 was sealed with an acid-resistant resin material in the step (15) and covered with the protective portion 7 in the step (17).
  • the protection part 7 may seal the varistor part 3 in the step (15).
  • the step (17) is omitted.
  • the first internal electrode 5a is formed at a position away from the main surface F1 by the predetermined distance d, the diffused material from the insulating base material 1 due to the firing is generated between the first internal electrode 5a and the second internal electrode 5b. Intrusion can be prevented. This also makes it possible to prevent the deterioration of nonlinear resistance characteristics. This applies to the second and third embodiments as well.
  • the shape when the varistor portion 3 is viewed from above is described as a rectangular shape.
  • this shape is not limited to a rectangular shape, and may be any shape such as a circle. This also applies to the second and third embodiments described later.
  • the first and second external electrodes 9a and 9b have been described as being formed on the back surface F2 of the insulating substrate 1 in order to provide an embodiment compatible with BGA mounting.
  • the present invention is not limited to this, and the first and second external electrodes 9 a and 9 b may be formed on both side surfaces of the insulating substrate 1. This also applies to the second and third embodiments described later.
  • the lip varistor element according to the second embodiment will be described.
  • the chip varistor element is different from that of FIG. 1 in that first and second internal electrodes 5c and 5d are provided instead of the first and second internal electrodes 5a and 5b.
  • the chip varistor element of FIG. 5 is different in that a varistor part 3 a is provided instead of the varistor part 3. In addition to these two points, there is no difference between the two chip varistor elements. Therefore, in FIG. 5, components corresponding to the configuration of FIG.
  • the varistor part 3a is different from the varistor part 3 in FIG. 1 in that it consists of a single varistor layer. About the point other than that, since the varistor part 3a is the same as that of the varistor part 3, each description is abbreviate
  • the first and second internal electrodes 5c and 5d are formed so as to sandwich the varistor portion 3a in the vertical direction (normal direction B) as shown in FIG. More specifically, the first internal electrode 5c is formed so as to contact the main surface F1 of the insulating substrate 1, and the second internal electrode 5d is formed to contact the first surface F3 of the varistor portion 3a.
  • step (12) among the steps (1) to (18) is different as described below. That is, in the step (12), the figure of the first and second internal electrodes 5c and 5d and the figure of the single-layer varistor part 3a are printed and laminated on the laminated base material produced in (8).
  • the chip varistor element according to the second embodiment has the same operations and effects as those described in (Operations and effects of the first embodiment). Furthermore, in the second embodiment, since the varistor portion 3a is a single layer, the chip varistor element can be reduced in height.
  • the chip varistor element according to the third embodiment will be described.
  • the chip varistor element is different from that shown in FIG. 1 in that first and second internal electrodes 5e and 5f are provided instead of the first and second internal electrodes 5a and 5b.
  • the chip varistor element of FIG. 6 is different in that a varistor part 3 b is provided instead of the varistor part 3.
  • the same reference numerals are assigned to the components corresponding to the configuration of FIG.
  • the varistor part 3b is different from the varistor part 3 of FIG. 1 in that it consists of a single varistor layer.
  • the varistor portion 3b has a first surface F3 and a second surface F4 that face each other in the vertical direction, and at least two third surfaces F5 and F6 that connect the first surface F3 and the second surface F4. Is different.
  • the third surfaces F5 and F6 face in the left-right direction and are substantially parallel to the YZ plane.
  • the first and second internal electrodes 5e and 5f are formed so as to sandwich the varistor portion 3b from the left-right direction. More specifically, the first internal electrode 5e is formed to be in contact with at least the third surface F6 of the varistor portion 3b, and the second internal electrode 5f is in contact with the third surface F5 of the varistor portion 3b.
  • Example of manufacturing method of the third embodiment Since the example of the manufacturing method of the chip varistor element of the third embodiment is substantially the same as that of the chip varistor element of the second embodiment, the description thereof is omitted.
  • the chip varistor element according to the third embodiment has the same operations and effects as those described in (Operation / Effects of First Embodiment). Furthermore, in the third embodiment, the varistor part 3b has a single layer structure, and the first and second internal electrodes 5e and 5f are arranged on the side of the varistor part 3b, so that the chip varistor element is reduced. There is an effect that it can be turned upside down.
  • the chip varistor element according to the present invention can prevent deterioration of the varistor part during plating or characteristic deterioration of the varistor part during use in a high-temperature and high-humidity environment, and an electronic device such as a mobile phone or a notebook PC It is suitable for.

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Abstract

 チップバリスタ素子は、主面(F1)を有する絶縁性基材(1)と、相対向する第一面(F3)および第二面(F4)と、該第一面(F3)および該第二面(F4)を繋ぐ第三面(F5)とを有し、該第二面(F4)が絶縁性基材(1)の主面(F1)と接合されるバリスタ部(3)と、絶縁性基材(1)に接合されたバリスタ部(3)の第一面(F3)および第三面(F5)を覆う保護部(7)と、バリスタ部(3)の一部または全てを挟むように形成される第一内部電極(5a)および第二内部電極(5b)と、第一内部電極(5a)および第二内部電極(5b)と接続される第一外部電極(9a)および第二外部電極(9b)と、を備える。

Description

チップバリスタ素子およびその製造方法
 本発明は、非直線性抵抗特性を有するチップバリスタ素子およびその製造方法に関する。
 従来のチップバリスタ素子としては、例えば特許文献1に記載の積層型チップバリスタがある。この積層型チップバリスタは、バリスタ部、複数の内部電極対、接続導体および複数の端子電極を備える。バリスタ部は、互いに対向する第一主面および第二主面を有する。各内部電極対は、少なくともその一部同士が互いに対向するようにバリスタ部内に配された第一内部電極および第二内部電極を有する。接続導体は、複数の内部電極対のうちの所定の内部電極対の第一内部電極同士を電気的に接続するように第一主面に形成されている。端子電極は、複数の内部電極対の各第二内部電極に対応して設けられ、該第二内部電極に電気的に接続されるように第二主面に形成される。
特開2007-165641号公報
 バリスタ部は、一般的に酸化亜鉛からなる。酸化亜鉛は、酸、アルカリおよび水分に対し耐性が低い。よって、従来の積層型チップバリスタのように、バリスタ部が外部に露出する構成では、例えばニッケルやスズでのメッキ時にバリスタ部が溶解して劣化したり、高温高湿環境下での使用により非直線性抵抗特性が劣化したりするという問題点があった。
 それゆえに、本発明の目的は、高温高湿環境下での使用時に非直線性抵抗特性の劣化を防止可能なチップバリスタ素子を提供することである。また、本発明の他の目的は、メッキ時にバリスタ部の溶解を防止可能なチップバリスタ素子の製造方法を提供することである。
 上記目的を達成するために、本発明の第一局面は、チップバリスタ素子であって、主面を有する絶縁性基材と、相対向する第一面および第二面と、該第一面および該第二面を繋ぐ第三面とを有し、該第二面が前記絶縁性基材の主面と接合されるバリスタ部と、前記絶縁性基材に接合された前記バリスタ部の第一面および第三面を覆う保護部と、前記バリスタ部の一部または全てを挟むように形成される第一内部電極および第二内部電極と、前記第一内部電極および前記第二内部電極と接続される第一外部電極および第二外部電極と、を備える。
 また、本発明の第二局面は、チップバリスタ素子の製造方法であって、主面を有する絶縁性基材を作製する第一工程と、相対向する第一面および第二面と、該第一面および該第二面を繋ぐ第三面とを有し、該第二面が前記絶縁性基材の主面と接合されるバリスタ部と、該バリスタ部の一部または全てを挟む第一内部電極および第二内部電極と、を形成する第二工程と、前記第一内部電極および前記第二内部電極と接続される第一外部電極および第二外部電極を形成する第三工程と、前記絶縁性基材に接合された前記バリスタ部の第一面および第三面を覆う保護部を形成する第四工程と、前記第三工程で形成された前記第一外部電極および前記第二外部電極をメッキする第五工程と、を備える。
 上記第一局面によれば、バリスタ部の全周囲が保護部および絶縁性基材により覆われるため、高温高湿環境下での使用により非直線性抵抗特性が劣化することを防止可能となる。
 また、第二局面によれば、第五工程前に行われる第四工程において、バリスタ部が保護部で覆われるので、第五工程でのメッキ時にバリスタ部が劣化することを防止可能となる。
第一実施形態に係るチップバリスタ素子の縦断面図である。 図1の線A-A’に沿うチップバリスタ素子の断面を矢印Bから見た横断面図である。 図1のチップバリスタ素子の底面図である。 図1のバリスタ部の非直線性抵抗特性を示すグラフである。 本発明の第二実施形態に係るチップバリスタ素子の縦断面図である。 本発明の第三実施形態に係るチップバリスタ素子の縦断面図である。
 (はじめに)
 以下、本発明の各実施形態に係るチップバリスタ素子の説明に先立ち、いくつかの図面に示すX軸,Y軸,Z軸を定義する。X軸,Y軸,Z軸は、チップバリスタ素子の左右方向、前後方向および上下方向を示す。
 (第一実施形態の構成)
 図1~図4において、BGA(Ball Grid Array)実装対応可能なチップバリスタ素子が例示されている。このチップバリスタ素子は、絶縁性基材1と、バリスタ部3と、第一内部電極5aと、第二内部電極5bと、保護部7と、第一外部電極9aと、第二外部電極9bと、第一ビア電極11aと、第二ビア電極11bと、第一Ni皮膜13aと、第二Ni皮膜13bと、第一Sn皮膜15aと、第二Sn皮膜15bと、を備えている。
 絶縁性基材1は、電気的な絶縁性を有し、焼成時の元素拡散を極力抑えるために、Fe系スピネル材料を主成分とするセラミック材料とすることが好ましい。絶縁性基材1は、主成分としてのFe系スピネル材料と、酸化亜鉛(ZnO)と、酸化ニッケル(NiO)と、を含むセラミック材料からなること、がさらに好ましい。このセラミック材料には、ZnOがNiOよりも多く含有される。
 また、絶縁性基材1は、主面F1および背面F2を有する。主面F1およびF2は、上下方向に互いに正対しており、XY平面に略平行な面である。本実施形態では、例示的に、主面F1および背面F2は互いに同一の矩形形状を有するとする。主面F1および背面F2の間のZ軸方向の距離(つまり、絶縁性基材1の厚さ)は、例えば、100μm以上500μm以下の値に設計される。
 バリスタ部3は、図4に例示する非直線性抵抗特性を有する材料からなる。このような材料としてはZnOが典型的である。また、バリスタ部3は、複数のバリスタ層の積層構造を有する。
 また、バリスタ部3は、第一面F3および第二面F4と、第一面F3および第二面F4を繋ぐ少なくとも一つの第三面F5と、を有する。第一面F3および第二面F4は、上下方向に互いに正対しており、XY平面に略平行な面である。本実施形態では、例示的に、バリスタ部3は直方体形状を有する。具体的には、第一面F3および第二面F4は、互いに同一の矩形形状を有し、四個の第三面F5で接続される、とする。ここで、第一面F3および第二面F4の間のZ軸方向の距離(つまり、バリスタ部3の厚さ)は、例えば、10μm以上100μm以下の値に設計される。
 このようなバリスタ部3は、絶縁性基材1の主面F1上に形成される。より具体的には、バリスタ部3は、絶縁性基材1の主面F1上に焼成により接合される。
 ここで、図2は、図1に示す線A-A’に沿うチップバリスタ素子の断面を、主面F1の法線方向B(Z軸に平行な方向)から見た図である。なお、説明の便宜上、図2では、保護部7の図示を省略している。図2には、法線方向Bから平面視(上面視)した場合における、絶縁性基材1の外形線L1と、バリスタ部3の外形線L2と、が示されている。本実施形態では、バリスタ部3は、外形線L2が外形線L1に内包されるように、絶縁性基材1の主面F1上に形成される。
 第一内部電極5aおよび第二内部電極5bは、空気中で酸化し難い貴金属材料からなる。この貴金属材料としては、銀パラジウム(AgPd)合金等が典型的である。本実施形態では、第一内部電極5aおよび第二内部電極5bは、バリスタ部3の内部に、上下方向に対向するように形成される。ただし、本実施形態の例では、後述する第一ビア電極11aおよび第二ビア電極11bを形成するために、第一内部電極5aおよび第二内部電極5bは、左右方向にずらされている。このような第一内部電極5aおよび第二内部電極5bは、法線方向Bに、バリスタ部3の一部を挟み込む。第一および第二内部電極5a,5bの間の電位差が例えば10[V](図4を参照)を超えると、量子力学的なトンネル効果によって大電流が流れる。
 また、本実施形態では、第一内部電極5aは、図1に示すように、主面F1から所定距離dだけZ軸方向に離れた位置に形成される。詳細は後述されるが、バリスタ部3と絶縁性基材1とは焼成により接合される。その時、絶縁性基材1の構成物質がバリスタ部3側に元素拡散し侵入してくる。もし絶縁性基材1からの拡散物質が第一内部電極5aおよび第二内部電極5bの間に侵入すると、チップバリスタ素子の非直線性抵抗特性を劣化させることもある。このような背景から、本実施形態では、所定距離dは、焼成により絶縁性基材1からの拡散物質が第一内部電極5aおよび第二内部電極5bの間に到達しない値が選択される。本願発明者による実験では、所定距離dを5μm以上にすると、絶縁性基材1からの拡散物質の侵入を防止できることが判明した。
 保護部7は、耐環境性の高い材料からなる。このような材料としては、例えばポリテトラフルオロエチレンのように、絶縁性を有する樹脂材料が例示される。この保護部7は、主面F1上に接合されたバリスタ部3の第一面F3および各第三面F5を覆うように、該主面F1上に形成される。
 再度図2を参照する。保護部7は主面F1上に密着してバリスタ部3をシールすることが求められる。密着性やシール性を確保するには、外形線L1,L2の間の面積(つまり、マージン)は大きい方が好ましい。しかしながら、外形線L2(つまり、バリスタ部3)の面積が大きい方が耐圧面で有利となる。もし、耐圧面を優先する場合には、マージンは小さくされる。
 ここで、図3を参照する。図3はチップバリスタ素子の底面図である。なお、説明の便宜上、図3では、第一および第二Ni皮膜13a,13bと、第一および第二Sn皮膜15a,15bの図示は省略される。図3において、第一外部電極9aおよび第二外部電極9bは、例えば銀のような金属材料からなる。本実施形態では、第一外部電極9aおよび第二外部電極9bは絶縁性基材1の背面F2に形成される。第一外部電極9aおよび第二外部電極9bの周囲のマージンは、チップバリスタ素子の寸法およびその実装基板のランドパターンに合わせて調整される。
 再度図1を参照する。第一ビア電極11aおよび第二ビア電極11bは、導電性材料からなり、バリスタ部3および絶縁性基材1に形成される。第一ビア電極11aは、第一内部電極5aと第一外部電極9aとを電気的に接続する。また、第二ビア電極11bは、第二内部電極5bと第二外部電極9bとを電気的に接続する。
 第一Ni皮膜13aは、第一外部電極9aに、メッキにより形成されたニッケル皮膜であり、第一Sn皮膜15aは、第一Ni皮膜13a上に形成されたスズ(Sn)皮膜である。また、第二Ni皮膜13bは、第二外部電極9bを皮膜し、第二Sn皮膜15bは、第二Ni皮膜13bを皮膜する。これら第一および第二Ni皮膜13a,13bおよび第一および第二Sn皮膜15a,15bは、チップバリスタ素子をハンダ実装するために形成される。
 (第一実施形態の製造方法例)
 次に、上記チップバリスタ素子の製造方法例について説明する。
 まず、絶縁性基材1の作製工程を詳説する。この作製工程は、第一工程の典型例であり、以下の(1)~(5)の詳細な工程を含む。
  (1)セラミック素原料であるFe23、NiO、ZnO、CuOが所定量秤量される。
  (2)上記(1)で秤量されたセラミック素原料は、ジルコニア等の粉砕媒体が内有されたボールミルに投入され、十分に湿式粉砕される。
  (3)上記(2)で粉砕されたセラミック素原料は、800℃、5時間の条件で仮焼処理され、これによって、フェライト粉末が作製される。
  (4)上記(3)で作製されたフェライト粉末には、水、分散剤および有機バインダが加えられる。この混合物は、湿式で混合処理され、スラリー状にされる。
  (5)上記(4)で得られたスラリーはドクターブレード法等により成形加工され、その結果、上記絶縁性基材1の一例であるフェライトのグリーンシートが得られる。
 次に、第一および第二ビア電極11a,11bの形成工程について詳細に説明する。この形成工程は、以下の(6)~(8)の詳細な工程を含む。
  (6)上記(5)で得られたグリーンシートには、レーザや打ち抜きプレスを利用して、上記第一および第二ビア電極11a,11b用のスルーホールが形成される。
  (7)上記(6)で形成されたスルーホールは、スクリーン印刷法等により、AgPd合金からなる電極ペーストで充填され、上記第一および第二ビア電極11a,11bが形成される。
  (8)焼成後の厚さが100μm~500μm(図1を参照)となるよう、第一および第二ビア電極11a,11bが形成されたグリーンシートは逐次圧着される。これにより、ビア電極付きの積層基材が作製される。
 次に、バリスタ部3および第一および第二内部電極5a,5bの形成工程を詳説する。この形成工程は、第二工程の典型例であり、以下の(9)~(13)の詳細な工程を含む。
  (9)上記(1)~(8)とは別に、セラミック素原料としてのZnO、Bi23、CoO、MnCO3、Sb23が所定量秤量される。
  (10)上記(9)で秤量されたセラミック素原料は、上記(2)、(3)と同様に処理される。その結果、バリスタ粉末が作製される。
  (11)上記(10)で作製されたバリスタ粉末には、有機溶剤、水およびワニスが加えられる。この混合物は、三本ロールで分散処理され、その結果、スクリーン印刷用のセラミックペーストが得られる。
  (12)上記(11)で得られたセラミックペースト、および、AgPd合金の電極ペーストを用いて、上記(8)で作製された積層基材上に、第一および第二内部電極5a,5bの図形と、バリスタ部3の図形とが繰り返し印刷され積層される。
  (13)上記(12)で得られたバリスタ部3等が印刷・積層された積層基材は、例えば900℃、2時間の条件で焼成される。その結果、第一および第二内部電極5a,5bを内蔵するバリスタ部3が積層基材上に形成される。
 以降、(14)~(18)の工程が行われる。
  (14) この工程は第三工程の典型例である。この工程で、上記(13)で得られた積層基材の背面に、第一および第二外部電極9a,9bが形成される。
  (15) この工程は第四工程の典型例である。この工程で、上記(13)で得られたバリスタ部3は耐酸性を有する樹脂材料で密封される。
  (16) この工程は第五工程の典型例である。この工程で、積層基材の背面上の第一および第二外部電極9a,9bに、メッキ処理が行われ、第一および第二Ni皮膜13a,13bおよび第一および第二Sn皮膜15a,15bが形成される。
  (17) 上記(16)の後、耐酸性樹脂材料が除去され、その後、バリスタ部3は絶縁性材料からなる保護部7で覆われる。
  (18) 上記(17)までの処理が行われた積層基材は、例えば1.0mm×0.5mmの素子サイズにダイシング処理され、個々のチップバリスタ素子に分離される。
 (第一実施形態の作用・効果)
 以上説明したように、第一実施形態に係るチップバリスタ素子によれば、耐環境性の高い材料からなる保護部7が、主面F1上に接合されたバリスタ部3の第一面F3および各第三面F5を覆う。これにより、高温高湿環境下での使用であっても、非直線性抵抗特性の劣化を防止可能なチップバリスタ素子を提供することが可能となる。
 また、上記製造方法例によれば、メッキ処理の前に、バリスタ部3の耐酸性の保護部が形成されるので、メッキ処理時にバリスタ部3の劣化を防止することが可能となる。
 なお、バリスタ部3は、上記(15)の工程において耐酸性樹脂材料で密封され、上記(17)の工程において保護部7で覆われていた。しかし、保護部7が耐酸性を有するのであれば、(15)の工程において保護部7でバリスタ部3を密封しても構わない。この場合、(17)の工程は省略される。これによって、非直線性抵抗特性の劣化だけでなく、例えばメッキ処理時にバリスタ部3が溶解して劣化することを防止することも可能となる。
 また、第一内部電極5aを主面F1から上記所定距離dだけ離れた位置に形成されるため、焼成による絶縁性基材1からの拡散物質が第一内部電極5aおよび第二内部電極5bの間に侵入することを防止できる。これによっても、非直線性抵抗特性の劣化を防止することが可能となる。この点については、第二実施形態および第三実施形態にも同様に当てはまる。
 また、絶縁性基材1にFe系スピネル材料を主成分とし、NiOよりも多いZnOを含有するセラミック材料を用いることで、絶縁性基材1からの元素拡散を抑制することができる。これによっても、チップバリスタ素子の非直線性抵抗特性の劣化を防止することが可能となる。この点については、第二実施形態および第三実施形態にも同様に当てはまる。
 (付記1)
 なお、上記第一実施形態では、バリスタ部3を上面視した時の形状は矩形形状として説明した。しかし、この形状は、矩形形状に限らず、例えば円形等、どのような形状でも構わない。この点については、後述の第二実施形態および第三実施形態でも同様である。
 (付記2)
 第一および第二外部電極9a,9bは、BGA実装対応の実施形態とするため、絶縁性基材1の背面F2に形成されるとして説明した。しかし、これに限らず、第一および第二外部電極9a,9bは、絶縁性基材1の両側面に形成されても構わない。この点については、後述の第二実施形態および第三実施形態でも同様である。
 (第二実施形態の構成)
 次に、第二実施形態に係るリップバリスタ素子について説明する。図5において、チップバリスタ素子は、図1のものと比較すると、まず、第一および第二内部電極5a,5bに代えて第一および第二内部電極5c,5dを備えている点で相違する。また、図5のチップバリスタ素子は、バリスタ部3に代えてバリスタ部3aを備えている点で相違する。この二点以外に、両チップバリスタ素子の間に相違点はないので、図5において図1の構成に相当するものには同一の参照符号を付け、それぞれの説明を省略する。
 バリスタ部3aは、図1のバリスタ部3と比較すると、単層のバリスタ層からなる点で相違する。それ以外の点については、バリスタ部3aは、バリスタ部3と同様であるため、それぞれの説明を省略する。
 第一および第二内部電極5c,5dは、図5に示すように、バリスタ部3aを、上下方向(法線方向B)に挟み込むように形成される。より具体的には、第一内部電極5cは、絶縁性基材1の主面F1上に接触し、第二内部電極5dはバリスタ部3aの第一面F3に接触するように形成される。
 (第二実施形態の製造方法例)
 次に、第二実施形態のチップバリスタ素子の製造方法例について説明する。この製造方法例は、第一実施形態に記載のものと比較すると、上記(1)~(18)の工程のうち、(12)の工程が下記のように異なる点で相違する。つまり、(12)の工程では、(8)で作製された積層基材上に、第一および第二内部電極5c,5dの図形と、単層のバリスタ部3aの図形とが印刷され積層される。
 (第二実施形態の作用・効果)
 第二実施形態に係るチップバリスタ素子は、(第一実施形態の作用・効果)にて説明したものと同様の作用および効果を奏する。さらに、第二実施形態ではバリスタ部3aは単層であるため、チップバリスタ素子を低背化できるという効果を奏する。
 (第三実施形態の構成)
 次に、第三実施形態に係るチップバリスタ素子について説明する。図6において、チップバリスタ素子は、図1のものと比較すると、まず、第一および第二内部電極5a,5bに代えて第一および第二内部電極5e,5fを備えている点で相違する。また、図6のチップバリスタ素子は、バリスタ部3に代えてバリスタ部3bを備えている点で相違する。これら以外に、両チップバリスタ素子の間に相違点はないので、図6において、図1の構成に相当するものには同一の参照符号を付け、それぞれの説明を省略する。
 バリスタ部3bは、図1のバリスタ部3と比較すると、まず、単層のバリスタ層からなる点で相違する。他にも、バリスタ部3bは、上下方向に正対する第一面F3および第二面F4と、第一面F3および第二面F4を繋ぐ少なくとも二つの第三面F5,F6と、を有する点で相違する。ここで、第三面F5,F6は、左右方向に正対しており、実質的にYZ平面に略平行な面である。
 第一および第二内部電極5e,5fは、図6に示すように、バリスタ部3bを、左右方向から挟み込むように形成される。より具体的には、第一内部電極5eは、少なくとも、バリスタ部3bの第三面F6に接触し、第二内部電極5fはバリスタ部3bの第三面F5に接触するように形成される。
 (第三実施形態の製造方法例)
 第三実施形態のチップバリスタ素子の製造方法例は、実質的に、第二実施形態のチップバリスタ素子のものと同様であるため、その説明を省略する。
 (第三実施形態の作用・効果)
 第三実施形態に係るチップバリスタ素子は、(第一実施形態の作用・効果)にて説明したものと同様の作用および効果を奏する。さらに、第三実施形態では、バリスタ部3bが単層構造を有しており、かつ第一および第二内部電極5e,5fがバリスタ部3bの側方に配置されるため、チップバリスタ素子を低背化できるという効果を奏する。
 本発明に係るチップバリスタ素子は、メッキ時におけるバリスタ部の劣化、または高温高湿環境下での使用時におけるバリスタ部の特性劣化を防止可能であり、携帯電話およびノート型PCのような電子機器に好適である。
 1 絶縁性基材
 3,3a,3b バリスタ部
 5a,5c,5e 第一内部電極
 5b,5d,5f 第二内部電極
 7 保護部
 9a 第一外部電極
 9b 第二外部電極
 11a 第一ビア電極
 11b 第二ビア電極
 13a 第一Ni皮膜
 13b 第二Ni皮膜
 15a 第一Sn皮膜
 15b 第二Sn皮膜

Claims (10)

  1.  主面を有する絶縁性基材と、
     相対向する第一面および第二面と、該第一面および該第二面を繋ぐ第三面とを有し、該第二面が前記絶縁性基材の主面と接合されるバリスタ部と、
     前記絶縁性基材に接合された前記バリスタ部の第一面および第三面を覆う保護部と、
     前記バリスタ部の一部または全てを挟むように形成される第一内部電極および第二内部電極と、
     前記第一内部電極および前記第二内部電極と接続される第一外部電極および第二外部電極と、を備える、チップバリスタ素子。
  2.  前記第一内部電極は、前記バリスタ部の内部であり、かつ前記主面から所定距離離れた位置に形成され、
     前記第二内部電極は、前記バリスタ部の内部であり、かつ前記第一内部電極を基準として前記バリスタ部の第一面側に形成され、
     前記第一内部電極および前記第二内部電極は、前記主面の法線方向に、前記バリスタ部の一部または全てを挟むように形成される、請求項1に記載のチップバリスタ素子。
  3.  前記バリスタ部と前記絶縁性基材とは焼成によって接合され、
     前記所定距離として、前記焼成により前記絶縁性基材から拡散した物質が前記第一内部電極および前記第二内部電極間に到達しない値が選択される、請求項2に記載のチップバリスタ素子。
  4.  前記所定距離は5μm以上である、請求項2または3に記載のチップバリスタ素子。
  5.  前記第一内部電極は、前記絶縁性基材の主面上に形成され、
     前記第一内部電極および前記第二内部電極は、前記主面の法線方向に、前記バリスタ部の一部または全てを挟むように形成される、請求項1に記載のチップバリスタ素子。
  6.  前記第一内部電極および前記第二内部電極は、前記主面と平行な方向に、前記バリスタ部の一部または全てを挟むように形成される、請求項1に記載のチップバリスタ素子。
  7.  前記バリスタ部は単層構造を有する、請求項5または6に記載のチップバリスタ素子。
  8.  前記絶縁基材は、Fe系スピネル材料を主成分とするセラミック材料からなる、請求項1~7のいずれかに記載のチップバリスタ素子。
  9.  前記絶縁基材は、Fe系スピネル材料を主成分とし、少なくともZnOおよびNiOを含有するセラミック材料からなり、
     前記ZnOの含有量が前記NiOの含有量よりも多い、請求項1~7のいずれかに記載のチップバリスタ素子。
  10.  主面を有する絶縁性基材を作製する第一工程と、
     相対向する第一面および第二面と、該第一面および該第二面を繋ぐ第三面とを有し、該第二面が前記絶縁性基材の主面と接合されるバリスタ部と、該バリスタ部の一部または全てを挟む第一内部電極および第二内部電極と、を形成する第二工程と、
     前記第一内部電極および前記第二内部電極と接続される第一外部電極および第二外部電極を形成する第三工程と、
     前記絶縁性基材に接合された前記バリスタ部の第一面および第三面を覆う保護部を形成する第四工程と、
     前記第三工程で形成された前記第一外部電極および前記第二外部電極をメッキする第五工程と、を備える、チップバリスタ素子の製造方法。
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