WO2013155893A1 - 一种高速串行通信通道对齐的方法和系统 - Google Patents

一种高速串行通信通道对齐的方法和系统 Download PDF

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WO2013155893A1
WO2013155893A1 PCT/CN2013/071626 CN2013071626W WO2013155893A1 WO 2013155893 A1 WO2013155893 A1 WO 2013155893A1 CN 2013071626 W CN2013071626 W CN 2013071626W WO 2013155893 A1 WO2013155893 A1 WO 2013155893A1
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channels
feature
data
channel
character
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PCT/CN2013/071626
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English (en)
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Inventor
王恩东
胡雷钧
刘金广
陈继承
Original Assignee
浪潮(北京)电子信息产业有限公司
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver

Definitions

  • the present invention relates to the field of high speed data communication, and more particularly to a method and system for high speed serial communication channel alignment.
  • Point-to-point high-speed serial communication technology has been widely used in inter-chip or inter-processor interconnections.
  • Interconnect communication protocols such as QPI, HT, PCIe, and InfiniBand are examples based on this technology. Bind into multiple logical channels to realize the transmission of data packets. Each channel is composed of two independent channels, which can realize bidirectional data transmission at the same time. Each direction has low voltage differential signals for high speed.
  • Serial transmission, transmission media including copper wire, board-to-board connectors or fiber optics.
  • Figure 1 is a schematic diagram of a high-speed serial layered transmission protocol based on point-to-point.
  • the transmission protocol is a protocol layer, a routing layer, a link layer, and a physical layer from top to bottom, and each layer is relatively independent, easy to reuse or upgrade, and protocol layer transaction processing includes cache-based and non-uniform. Scenario memory access, 10 access, configuration, and interrupt handling.
  • the routing layer implements the correct routing of packets from the source address to the destination address.
  • the link layer implements the reliability transmission and flow control functions of packets.
  • the physical layer implements high-speed transmission of data streams over actual physical links.
  • the physical layer serves the link layer upwards, and connects various transmission media downwards.
  • the physical layer is subdivided into physical sub-layers and logical sub-layers according to the implementation.
  • the physical sub-layer realizes high-speed signal serial-to-parallel conversion and clock frequency through analog circuits.
  • the logic sublayer implements training initialization functions through digital logic circuits, including link detection, de-biasing between channels, configuration of link bandwidth and rate, and scrambling.
  • FIG. 2 is a schematic diagram showing a deviation between a plurality of channels of high-speed serial transmission in the related art. As can be seen from Figure 2, for the receiving side of the channel, channel alignment needs to be implemented during the initialization process in order to process the processing normally.
  • Embodiments of the present invention provide a method and system for high speed serial communication channel alignment to achieve alignment of high speed serial communication channels.
  • a method of high speed serial communication channel alignment comprising:
  • Each channel obtains parallel out-of-order data obtained by serial-to-parallel conversion of serial data, and searches whether the data of the parallel out-of-order data has characteristic characters; when a certain channel detects a characteristic character, the channel notification chain The state machine has found the feature character;
  • the link state machine After detecting that all the channels find the characteristic characters, the link state machine controls all the channels to simultaneously output the characteristic characters detected by the respective channels, and controls all the channels to simultaneously output the respective signals in the third clock cycle after the clock period of the output characteristic characters.
  • the valid data corresponding to the feature characters in the channel is not limited to the feature characters in the channel.
  • the method may further have the following features: the controlling all channels simultaneously output valid data corresponding to the characteristic characters in the respective channels, including:
  • T is a positive integer.
  • the method may further have the following feature: the searching for the data of the parallel out-of-order data has a characteristic character, including:
  • N M-bit wide comparators The data of the parallel out-of-order data is compared in parallel by N M-bit wide comparators to find out whether there is a feature symbol, where N is the data width of the out-of-order data, and M is the length of the head identifier of the feature character. , M and N are positive integers.
  • the method may further have the following features: the obtaining the parallel out-of-order data obtained by serial-to-parallel conversion of the serial data, including:
  • the parallel out-of-order data is stored in a register having a bit width that is a data width of the parallel out-of-order data.
  • the method may further have the following features: the controlling all the channels simultaneously outputting the characteristic characters detected by the respective channels, including:
  • the channel alignment of the other channel to the latest character string is detected based on the channel at which the feature character is found at the latest.
  • a high speed serial communication channel alignment system includes an acquisition device, a detection device, a notification device, a feature character output device, and a valid data output device at each channel, and a link state machine, the link state machine including a feature character control device and an effective data control device, wherein: the obtaining device is configured to acquire parallel out-of-order data obtained by serial-to-parallel conversion of serial data;
  • the detecting device is connected to the obtaining device, and configured to search whether the data of the parallel out-of-order data has a characteristic character
  • the notification device is connected to the detecting device, and is configured to notify the link state machine that the feature character has been found after detecting the feature character;
  • the feature character control device is connected to the notification device, and is configured to notify all channels to simultaneously output the feature characters detected by the respective channels after all the channels detect the feature characters;
  • the feature character output device is connected to the feature character control device, and configured to output a feature character detected by the detecting device after receiving the notification sent by the feature character control device;
  • the effective data control device is connected to the characteristic character control device, and is configured to control all channels to simultaneously output valid data corresponding to the feature characters in the respective channels in a third clock cycle after the clock cycle of outputting the feature characters;
  • the valid data output device is connected to the valid data control device, and is configured to output valid data corresponding to the feature character after receiving the notification sent by the feature character control device.
  • the system may also have the following features:
  • the effective data control device is set to if some of the channels in all channels are at the Tth If the characteristic character is detected in the clock cycle, and the remaining channels are detected in the T+1th clock cycle, the part of the channel is notified to delay the transmission of the valid data corresponding to the feature characters in the respective channels by one clock cycle.
  • T is a positive integer.
  • the system may also have the following features:
  • the detecting means comprises N M-bit wide comparators, where N is the data width of the out-of-order data, M is the length of the header of the feature character, and M and N are positive integers.
  • the system may also have the following features:
  • the acquisition means includes a memory having a width of data width that is parallel to the out-of-order data.
  • the system may further have the following feature: the feature character output device is configured to control the channel alignment of the other channel to the latest to find the feature character based on the channel that finds the feature character at the latest.
  • the method provided by the present invention achieves channel alignment by controlling the output of characteristic characters of all channels at the same time and outputting valid data corresponding to the characteristic characters at the same time, thereby ensuring uniformity of multi-channel delay, and solving serial data transmission through multiple channels. After that, the problem of the receiving end of each channel cannot be reached; in addition, the channel alignment operation can be completed in 5 clock cycles with a short delay; and the implementation is simple, the logic resources are used less; and the maximum deviation is allowed (character character length) /2-1) UI.
  • FIG. 1 is a schematic diagram of a high-speed serial layered transmission protocol based on point-to-point;
  • 2 is a schematic diagram showing deviations between multiple channels of high-speed serial transmission in the related art
  • FIG. 3 is a schematic diagram of a physical layer transceiver process of two channels in the related art
  • FIG. 4 is a schematic flow chart of an embodiment of a method for aligning a high-speed serial communication channel provided by the present invention
  • FIG. 6 is a schematic diagram of a feature character detecting process shown in FIG. 5;
  • Figure 7 is a timing diagram of alignment of two channels in the present invention.
  • the deviation phase only receives the specific channel alignment pattern, and the subsequent data transmission is back-to-back transmission. After the alignment of the feature characters is realized, the subsequent data alignment can be ensured, so the problem of channel deviation is solved in the training initialization process.
  • FIG. 3 is a schematic diagram of a physical layer transceiver process of two channels in the related art.
  • the channel alignment module is only received in the receiving direction, and the channel alignment module receives the parallel data of the AFE analog front end.
  • the original data is recovered by the data descrambling code; the transmission direction data is first scrambled and becomes The data is transmitted on the channel, and then the channel analog front end is converted into serial data on the physical channel for transmission.
  • the method for implementing the deviation between channels proposed by the present invention can significantly reduce the transmission delay by using the present invention, and is simple to implement and saves resources.
  • FIG. 4 is a schematic flow chart of an embodiment of a method for aligning high speed serial communication channels provided by the present invention.
  • the method embodiment shown in FIG. 4 includes:
  • Step 401 Each channel obtains parallel out-of-order data obtained by serial-to-parallel conversion of serial data.
  • parallel out-of-order data can be received from the analog front end.
  • Step 402 Each channel searches for obtained feature characters in the parallel out-of-order data. Since these data cannot be used directly, the data actually transmitted after the feature character, that is, the valid feature character and data, is recognized only after the feature character is detected, and these data come after two time periods after the clock cycle of the feature character.
  • the data of the parallel out-of-order data is performed in parallel by N M-bit wide comparators.
  • Parallel comparison where the feature symbol is located, where N is the data width of the out-of-order data, and M is the length of the header of the feature character. Because it is parallel detection, it can be used to shorten the detection time and improve the detection efficiency.
  • Step 403 After detecting a feature character on a certain channel, the channel notifies the link state machine that the feature character has been found.
  • each channel first informs the link state machine before the alignment is enabled.
  • Step 404 After all the channels detect the feature characters, the link state machine controls all the channels to simultaneously output the feature characters detected by the respective channels;
  • Step 405 The link state machine controls all channels to simultaneously output valid data corresponding to the characteristic characters in the respective channels in a third clock cycle after the clock period of the output characteristic characters.
  • the step 404 records the clock period when the feature character is detected, the state machine knows who is coming to whom, and finally who is aligned with it, first delays the output of one cycle, and then directly outputs the direct output, and naturally realizes multiple channels. Deviation between.
  • channel 0 detects a characteristic character in the data of the Tth clock cycle
  • the data in t+3 cycles is the valid data of the feature character
  • channel 1 is at the T+1th clock. If the characteristic character is detected in the period data, then the data in t+4 cycles is the valid data of the feature character; then, in order to transmit with the data of t+4 cycles in channel 1, the channel 0 has t+3 cycles. The data must be delayed by one transmission cycle.
  • the link state machine controls all channels, and can control the time of the channel output data by sending an alignment enable signal to the channel.
  • the controlling all the channels simultaneously outputting the characteristic characters detected by the respective channels including: controlling the channel alignment of the other channels to the latest to find the characteristic characters based on the channel that finds the characteristic characters at the latest. For example, you can add a corresponding delay to the channel that first finds the feature character, and ensure that all channels simultaneously output the feature characters detected by the respective channels.
  • Figure 6 is a schematic diagram of the feature character detection process shown in Figure 5. In the diagram shown in Figure 6,
  • Bl, B2, and B3 are multi-level registers that receive out-of-order data from the analog front end.
  • the parallel data output from the analog front end is 32 bits wide, so each subsequent register bit width is also 32 bits, and the characteristic character is 64 bits.
  • the header identifier is 8 bits, and the character is uniquely transmitted before the second time.
  • the detection of the feature character is implemented by 32 8-bit width comparators, so that the position of the feature character can be determined by at most two beats, and the alignment control logic will be informed. Character character output.
  • Figure 7 is a timing diagram of two channel alignments in the present invention.
  • channel 0 first detects the feature character on the fourth clock, and channel 1 detects the feature character on the fifth clock cycle. This situation exists because the 64-bit data is buffered for two consecutive clock cycles. There must be a header identifier for the feature character. For channel 0, which first detects the feature character, the feature character is delayed by one beat output, which is aligned with the normal data output of channel 1.
  • the method provided by the present invention achieves channel alignment by controlling the output of characteristic characters of all channels at the same time and outputting valid data corresponding to the characteristic characters at the same time, thereby ensuring uniformity of multi-channel delay, and solving serial data transmission through multiple channels. Afterwards, the problem of the receiving end of each channel cannot be reached.
  • each channel includes an acquiring device, a detecting device, a notification device, a feature character output device, and a valid data output device
  • the link state machine includes a record. Recording device, character character control device and effective data control device, wherein:
  • the obtaining device is configured to acquire parallel out-of-order data obtained by serial-to-parallel conversion of the serial data
  • the detecting device is connected to the obtaining device, and configured to search whether the data of the parallel out-of-order data has a characteristic character
  • the notification device is connected to the detecting device, and is configured to notify the link state machine that the feature character has been found after detecting the feature character;
  • the feature character control device is connected to the notification device, and is configured to notify all channels to simultaneously output the feature characters detected by the respective channels after all the channels detect the feature characters;
  • the feature character output device is connected to the feature character control device, and configured to output a feature character detected by the detecting device after receiving the notification sent by the feature character control device;
  • the effective data control device is connected to the characteristic character control device, and is configured to notify all channels to simultaneously output valid data corresponding to the characteristic characters in the respective channels in a third clock cycle after the clock cycle of outputting the characteristic characters;
  • the valid data output device is connected to the valid data control device, and is configured to output valid data corresponding to the feature character after receiving the notification sent by the feature character control device.
  • the valid data control device is configured to notify that if a part of the channels in all the channels detect the feature characters in the Tth clock cycle, and the remaining channels detect the feature characters in the T+1th clock cycle, the notification is The part of the channel delays one clock cycle to transmit the valid data corresponding to the feature characters in the respective channels.
  • the detecting device comprises N M-bit wide comparators, where N is the data width of the out-of-order data and M is the length of the header of the feature character.
  • the obtaining means comprises a memory having a width of data width which is parallel to the out-of-order data.
  • the feature character output device is configured to control the channel alignment of the other channel to the latest to find the feature character based on the channel at which the feature character is found at the latest.
  • the system embodiment provided by the present invention controls the output of characteristic characters at the same time by all channels. And the valid data corresponding to the characteristic character is output at the same time, the channel alignment is achieved, the delay of the multi-channel is ensured, and the problem that the serial data cannot reach the receiving end of each channel after multi-channel transmission is solved.
  • all or part of the steps of the foregoing embodiments may also be implemented by using an integrated circuit. These steps may be separately fabricated into individual integrated circuit modules, or multiple modules or steps may be fabricated into a single integrated circuit module. achieve.
  • the invention is not limited to any particular combination of hardware and software.
  • the various devices/function modules/functional units in the above embodiments may be implemented using a general-purpose computing device, which may be centralized on a single computing device or distributed over a network of multiple computing devices.
  • Each device/function module/functional unit in the above embodiment can be stored in a computer readable storage medium when implemented in the form of a software function module and sold or used as a stand-alone product.
  • the above mentioned computer readable storage medium may be a read only memory, a magnetic disk or an optical disk or the like.
  • the method provided by the present invention achieves channel alignment by controlling the output of characteristic characters of all channels at the same time and outputting valid data corresponding to the characteristic characters at the same time, thereby ensuring uniformity of multi-channel delay and solving serial data passage.
  • the problem of the receiving end of each channel cannot be achieved after multi-channel transmission; in addition, the channel alignment operation can be completed in 5 clock cycles with a short delay; and the implementation is simple, the logic resources are used less; and the maximum deviation is allowed ( Feature character length / 2-1 ) UI.

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)

Abstract

提供一种对齐高速串行通信通道的方法和系统。该方法包括以下步骤：每个通道均获取对串行数据进行串并转换后得到的并行乱序数据（401），并查找所述并行乱序数据的数据是否有特征字符（402）；当某一通道检测到特征字符后，该通道通知链路状态机已查找到特征字符（403）；链路状态机当检测到所有通道均查找到特征字符后，控制所有通道同时输出各自通道检测出的特征字符（404），并在输出特征字符的时钟周期后第三个时钟周期，控制所有通道同时输出各自通道中特征字符所对应的有效数据（405）。

Description

一种高速串行通信通道对齐的方法和系统
技术领域
本发明涉及高速数据通信领域， 尤其涉及一种高速串行通信通道对齐的 方法和系统。
背景技术
基于点对点的高速串行通信技术已广泛应用于系统内部芯片间或者处理 器间的互连， 互连通信协议如： QPI、 HT、 PCIe、 InfiniBand都是基于此技 术的实例。 由多个通道绑定成为一个逻辑接口实现数据报文的传输， 每个通 道都是由收、 发两个独立通道组成， 可实现双向数据同时传输， 每个方向都 是有低压差分信号实现高速串行传输， 传输媒介包括铜线、 板与板之间连接 器或者光纤。
目前各种数据通信协议都是基于层次化的传输协议。 图 1为基于点对点 的高速串行层次化的传输协议的示意图。 由图 1可知， 该传输协议从上至下 分别是协议层、 路由层、 链路层和物理层， 各个层次实现相对独立， 易于重 用或升级， 协议层事务处理包括 cache —致性和非一致性内存访问、 10访 问、 配置和中断处理等， 路由层主要实现报文从源地址到目的地址正确路由 功能， 链路层实现报文的可靠性传输和流控功能， 可靠传输通过 CRC检错 和重传机制实现， 物理层实现数据流在实际物理链路的高速传输。
物理层向上服务于链路层， 向下连接各种传输媒介， 物理层根据实现情 况又细分为物理子层和逻辑子层， 物理子层通过模拟电路实现高速信号的串 并转换和时钟频率或相位的锁定， 逻辑子层通过数字逻辑电路实现训练初始 化功能， 包括链路检测、 通道之间去偏差、 链路带宽和速率的配置和扰码等 功能。
如果数据报文分拆在多个通道并行传输， 由于物理信道延时不能保证一 致， 而且模拟前端的串并转换不能保证转换后的并行数据有效性， 所以需要 一个同步和去偏差过程来将数据报文在接收端正确恢复出来并提供给链路 层。
图 2为相关技术中高速串行传输多个通道之间存在偏差的示意图。 由图 2 可知， 对通道的接收侧而言， 需要在初始化过程中实现通道对齐， 才能正 常对处理进行处理。
发明内容
本发明实施例提供一种高速串行通信通道对齐的方法和系统， 以实现高 速串行通信通道的对齐。
一种高速串行通信通道对齐的方法， 包括：
每个通道均获取对串行数据进行串并转换后得到的并行乱序数据， 并查 找所述并行乱序数据的数据是否有特征字符； 当某一通道检测到特征字符 后， 该通道通知链路状态机已查找到特征字符；
链路状态机当检测到所有通道均查找到特征字符后， 控制所有通道同时 输出各自通道检测出的特征字符， 并在输出特征字符的时钟周期后第三个时 钟周期， 控制所有通道同时输出各自通道中特征字符所对应的有效数据。
优选的， 所述方法还可具有如下特点： 所述控制所有通道同时输出各自 通道中特征字符所对应的有效数据， 包括：
如果所有通道中一部分通道是在第 T个时钟周期检测到特征字符的， 剩 余的通道是在第 T+1个时钟周期检测到特征字符的， 则通知所述一部分通道 延迟一个时钟周期的时间发送各自通道中特征字符所对应的有效数据， T 为 正整数。
优选的， 所述方法还可具有如下特点： 所述查找所述并行乱序数据的数 据是否有特征字符， 包括：
通过 N个 M位宽的比较器并行对对所述并行乱序数据的数据进行并行比 较， 查找是否有特征符号， 其中 N为并行乱序数据的数据宽度， M为特征字 符的头标识的长度， M和 N为正整数。
优选的， 所述方法还可具有如下特点： 所述获取对串行数据进行串并转 换后得到的并行乱序数据， 包括： 釆用位宽为并联乱序数据的数据宽度的寄存器存储所述并联乱序数据。 优选的， 所述方法还可具有如下特点： 所述控制所有通道同时输出各自 通道检测出的特征字符， 包括：
以最迟查到特征字符的通道为基准， 控制其他通道的向最迟查到特征字 符的通道对齐。
一种高速串行通信通道对齐的系统， 包括位于每个通道的获取装置、 检 测装置、 通知装置、 特征字符输出装置和有效数据输出装置， 还包括链路状 态机， 所述链路状态机包括特征字符控制装置和有效数据控制装置， 其中： 所述获取装置， 设置为获取对串行数据进行串并转换后得到的并行乱序 数据；
所述检测装置， 与所述获取装置相连， 设置为查找所述并行乱序数据的 数据是否有特征字符；
所述通知装置， 与所述检测装置相连， 设置为当检测到特征字符后， 通 知链路状态机已查找到特征字符；
所述特征字符控制装置， 与所述通知装置相连， 设置为当所有通道均检 测到特征字符后， 通知所有通道同时输出各自通道检测出的特征字符；
所述特征字符输出装置， 与所述特征字符控制装置相连， 设置为在接收 到所述特征字符控制装置发送的通知后， 输出所述检测装置检测到的特征字 符；
所述有效数据控制装置， 与所述特征字符控制装置相连， 设置为在输出 特征字符的时钟周期后第三个时钟周期， 控制所有通道同时输出各自通道中 特征字符所对应的有效数据； 所述有效数据输出装置， 与所述有效数据控制装置相连， 设置为在接收 到所述特征字符控制装置发送的通知后， 输出特征字符所对应的有效数据。
优选的， 所述系统还可具有如下特点：
所述有效数据控制装置， 设置为如果所有通道中一部分通道是在第 T个 时钟周期检测到特征字符的， 剩余的通道是在第 T+1个时钟周期检测到特征 字符的， 则通知所述一部分通道延迟一个时钟周期的时间发送各自通道中特 征字符所对应的有效数据， T为正整数。
优选的， 所述系统还可具有如下特点：
所述检测装置包括 N个 M位宽的比较器， 其中 N为并行乱序数据的数 据宽度， M为特征字符的头标识的长度， M和 N为正整数。
优选的， 所述系统还可具有如下特点：
所述获取装置包括一位宽为并联乱序数据的数据宽度的存储器。
优选的， 所述系统还可具有如下特点： 所述特征字符输出装置是设置为以最迟查到特征字符的通道为基准， 控 制其他通道的向最迟查到特征字符的通道对齐。
本发明提供的方法实施例， 通过控制所有通道同一时刻输出特征字符以 及同一时刻输出该特征字符所对应的有效数据， 达到通道对齐， 保证多通道 的延迟一致， 解决了串行数据经多通道传输后无法达到每个通道的接收端的 问题； 另外， 通道对齐操作只需 5个时钟周期即可完成， 延时较短； 且实现 简单， 逻辑资源使用较少； 且允许最大偏差为 （特征字符长度 /2-1 ) UI。
附图概述
图 1为基于点对点的高速串行层次化的传输协议的示意图；
图 2为相关技术中高速串行传输多个通道之间存在偏差的示意图；
图 3为相关技术中两个通道的物理层收发流程的示意图；
图 4为本发明提供的高速串行通信通道对齐的方法实施例的流程示意图；
图；
图 6 为图 5所示特征字符检测流程的示意图； 图 7 为本发明中两个通道对齐的时序图。
本发明的较佳实施方式
下面将结合附图对本发明的实施例作进一步的详细描述。 需要说明的 是， 在不冲突的情况下， 本申请中的实施例及实施例中的特征可以相互任意 组合。
偏差阶段只是接收特定通道对齐 pattern, 后续数据传输背靠背传输， 在实现 这种特征字符对齐之后就能保证后续数据的对齐， 所以在训练初始化过程中 解决通道去偏差的问题。
图 3为相关技术中两个通道的物理层收发流程的示意图。 由图 3可知， 只有在接收方向才有通道对齐模块， 通道对齐模块接收 AFE模拟前端的并行 数据， 对齐完成之后通过数据解扰码恢复出原始数据； 发送方向数据首先进 行扰码， 变成可以在信道传输的数据， 然后通道模拟前端并串转换成串行数 据在物理信道传输。
因此， 基于点对点的高速串行通信协议， 本发明提出的一种通道之间去 偏差的实现方法， 应用本发明可以显著降低传输延时， 而且实现简单， 节省 還辑资源
图 4 为本发明提供的高速串行通信通道对齐的方法实施例的流程示意 图。 图 4所示方法实施例， 包括：
步骤 401、 每个通道均获取对串行数据进行串并转换后得到的并行乱序 数据。
具体来说， 可以从模拟前端接收并行乱序数据。
步骤 402、 每个通道均查找获取的并行乱序数据中是否有特征字符。 因为这些数据无法直接使用， 只有检测到特征字符之后才能识别特征字 符之后真正传输的数据， 即有效特征字符和数据， 这些数据在得到特征字符 的时钟周期之后的两个时间周期后到来。
当然， 通过 N个 M位宽的比较器并行对对所述并行乱序数据的数据进行 并行比较， 得到特征符号所在的位置， 其中 N为并行乱序数据的数据宽度， M为特征字符的头标识的长度。 由于是并行检测， 可以打打缩短检测时间， 提高检测效率。
步骤 403、 当某一通道检测到特征字符后， 该通道通知链路状态机已查 找到特征字符。
对于是哪些通道首先检测到特征字符很重要， 直接关系多个通道组合后 的数据是否正确， 所以每个通道在使能对齐之前， 先将检测结果告知链路状 态机。
步骤 404、 当所有通道均检测到特征字符后， 链路状态机控制所有通道 同时输出各自通道检测出的特征字符；
步骤 405、 链路状态机在输出特征字符的时钟周期后第三个时钟周期， 控制所有通道同时输出各自通道中特征字符所对应的有效数据。
由于在检测到特征字符的过程中， 可能出现两个通道检测到字符会相差 一个时钟周期， 这样有效数据输出也会提前一个周期输出， 所以必须将提前 检测到的通道延迟一个时钟周期将有效数据输出， 这样对于链路层也是同时 收到有效数据了。 由于步骤 404记录了检测到特征字符时的时钟周期， 使得 状态机知道谁先到谁后到， 最后向谁看齐， 先到延迟一个周期输出， 后到的 直接输出即可， 自然实现多个通道之间去偏差。
举例来说， 如果通道 0在第 T个时钟周期的数据中检测到特征字符， 那 么在 t+3个周期中的数据就是该特征字符的有效数据， 如果通道 1是在第 T+1 个时钟周期的数据中检测到特征字符， 那么在 t+4个周期中的数据就是该特 征字符的有效数据； 那么为了与通道 1 中 t+4周期的数据一起发送， 通道 0 中 t+3周期的数据就必须延迟一个发送周期。
其中， 链路状态机对所有通道的控制， 可以通过向通道发送一对齐使能 信号来控制通道输出数据的时间。
所述控制所有通道同时输出各自通道检测出的特征字符， 包括： 以最迟查到特征字符的通道为基准， 控制其他通道的向最迟查到特征字 符的通道对齐。 例如， 可以为先查找到特征字符的通道增加相应的时延， 保证所有通道 同时输出各自通道检测出的特征字符。
由于所有通道都检测到之后同一时刻将特征字符送出， 自然实现各个通 道之间对齐。
-法去 ^四个通道之 的偏差的万 示意图。 在图 5所示示意图中， 在每个通道都有特征字符检测和通道去偏差 的控制逻辑， 产生检测到特征字符的信号告知链路状态机， 然后状态机给每 个通道发起通道对齐使能控制信号， 去偏差逻辑输出对齐之后的数据， 组合 成链路层需要的传输单元。
图 6 为图 5所示特征字符检测流程的示意图。 在图 6所示示意图中，
Bl、 B2和 B3是接收到模拟前端的乱序数据的多级寄存， 模拟前端输出的并 行数据是 32比特位宽， 所以后面每个寄存器位宽也是 32比特， 特征字符是 64比特， 特征字符的头标识是 8比特， 而且在次之前传输该字符是唯一的， 特征字符的检测通过 32个 8比特位宽比较器实现， 这样最多两拍就可以确定 特征字符的位置， 告知对齐控制逻辑将特征字符输出。
图 7 为本发明中两个通道对齐的时序图。 在图 7所示时序图中， 通道 0 首先第四个时钟检测到特征字符， 而通道 1 在第五个时钟周期检测特征字 符， 这种情况存在原因在于连续的两个时钟周期緩存 64 比特数据， 这里面 一定会有特征字符的头标识， 对于首先检测到特征字符的通道 0, 将特征字 符延迟一拍输出， 这样和通道 1正常数据输出对齐。
本发明提供的方法实施例， 通过控制所有通道同一时刻输出特征字符以 及同一时刻输出该特征字符所对应的有效数据， 达到通道对齐， 保证多通道 的延迟一致， 解决了串行数据经多通道传输后无法达到每个通道的接收端的 问题，
本发明提供的高速串行通信通道对齐的系统实施例的结构示意图。 结合 图 4~7所示的内容， 在本系统实施例中， 每个通道均包括获取装置、 检测装 置、 通知装置、 特征字符输出装置和有效数据输出装置， 链路状态机包括记 录装置、 特征字符控制装置和有效数据控制装置， 其中：
所述获取装置， 设置为获取对串行数据进行串并转换后得到的并行乱序 数据；
所述检测装置， 与所述获取装置相连， 设置为查找所述并行乱序数据的 数据是否有特征字符；
所述通知装置， 与所述检测装置相连， 设置为当检测到特征字符后， 通 知链路状态机已查找到特征字符；
所述特征字符控制装置， 与所述通知装置相连， 设置为当所有通道均检 测到特征字符后， 通知所有通道同时输出各自通道检测出的特征字符；
所述特征字符输出装置， 与所述特征字符控制装置相连， 设置为在接收 到所述特征字符控制装置发送的通知后， 输出所述检测装置检测到的特征字 符；
所述有效数据控制装置， 与所述特征字符控制装置相连， 设置为在输出 特征字符的时钟周期后第三个时钟周期， 通知所有通道同时输出各自通道中 特征字符所对应的有效数据；
所述有效数据输出装置， 与所述有效数据控制装置相连， 设置为在接收 到所述特征字符控制装置发送的通知后， 输出特征字符所对应的有效数据。
其中， 所述有效数据控制装置， 设置为如果所有通道中一部分通道是在 第 T个时钟周期检测到特征字符的， 剩余的通道是在第 T+1个时钟周期检测 到特征字符的， 则通知所述一部分通道延迟一个时钟周期的时间发送各自通 道中特征字符所对应的有效数据。
优选的， 所述检测装置包括 N个 M位宽的比较器， 其中 N为并行乱序 数据的数据宽度， M为特征字符的头标识的长度。
优选的， 所述获取装置包括一位宽为并联乱序数据的数据宽度的存储 器。
其中， 所述特征字符输出装置是设置为以最迟查到特征字符的通道为基 准， 控制其他通道的向最迟查到特征字符的通道对齐。
本发明提供的系统实施例， 通过控制所有通道同一时刻输出特征字符以 及同一时刻输出该特征字符所对应的有效数据， 达到通道对齐， 保证多通道 的延迟一致， 解决了串行数据经多通道传输后无法达到每个通道的接收端的 问题。
本领域普通技术人员可以理解上述实施例的全部或部分步骤可以使用计 算机程序流程来实现， 所述计算机程序可以存储于一计算机可读存储介质 中， 所述计算机程序在相应的硬件平台上（如系统、 设备、 装置、 器件等） 执行， 在执行时， 包括方法实施例的步骤之一或其组合。
可选地， 上述实施例的全部或部分步骤也可以使用集成电路来实现， 这 些步骤可以被分别制作成一个个集成电路模块， 或者将它们中的多个模块或 步骤制作成单个集成电路模块来实现。 这样， 本发明不限制于任何特定的硬 件和软件结合。
上述实施例中的各装置 /功能模块 /功能单元可以釆用通用的计算装置来 实现， 它们可以集中在单个的计算装置上， 也可以分布在多个计算装置所组 成的网络上。
上述实施例中的各装置 /功能模块 /功能单元以软件功能模块的形式实现 并作为独立的产品销售或使用时， 可以存储在一个计算机可读取存储介质 中。 上述提到的计算机可读取存储介质可以是只读存储器， 磁盘或光盘等。
任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易想 到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范 围应以权利要求所述的保护范围为准。
工业实用性 本发明提供的方法实施例， 通过控制所有通道同一时刻输出特征字符以 及同一时刻输出该特征字符所对应的有效数据， 达到通道对齐， 保证多通道 的延迟一致， 解决了串行数据经多通道传输后无法达到每个通道的接收端的 问题； 另外， 通道对齐操作只需 5个时钟周期即可完成， 延时较短； 且实现 简单， 逻辑资源使用较少； 且允许最大偏差为 （特征字符长度 /2-1 ) UI。

Claims

权 利 要 求 书
1、 一种高速串行通信通道对齐的方法， 包括：
每个通道均获取对串行数据进行串并转换后得到的并行乱序数据， 并查 找所述并行乱序数据的数据是否有特征字符； 当某一通道检测到特征字符 后， 该通道通知链路状态机已查找到特征字符；
链路状态机当检测到所有通道均查找到特征字符后， 控制所有通道同时 输出各自通道检测出的特征字符， 并在输出特征字符的时钟周期后第三个时 钟周期， 控制所有通道同时输出各自通道中特征字符所对应的有效数据。
2、 根据权利要求 1 所述的方法， 其中， 所述控制所有通道同时输出各 自通道中特征字符所对应的有效数据， 包括：
如果所有通道中一部分通道是在第 T个时钟周期检测到特征字符的， 剩 余的通道是在第 T+1个时钟周期检测到特征字符的， 则通知所述一部分通道 延迟一个时钟周期的时间发送各自通道中特征字符所对应的有效数据， T 为 正整数。
3、 根据权利要求 1 所述的方法， 其中， 所述查找所述并行乱序数据的 数据是否有特征字符， 包括：
通过 N个 M位宽的比较器并行对对所述并行乱序数据的数据进行并行比 较， 查找是否有特征符号， 其中 N为并行乱序数据的数据宽度， M为特征字 符的头标识的长度， N和 M为正整数。
4、 根据权利要求 1 所述的方法， 其中， 所述获取对串行数据进行串并 转换后得到的并行乱序数据， 包括：
釆用位宽为并联乱序数据的数据宽度的寄存器存储所述并联乱序数据。
5、 根据权利要求 1 所述的方法， 所述控制所有通道同时输出各自通道 检测出的特征字符， 包括：
以最迟查到特征字符的通道为基准， 控制其他通道的向最迟查到特征字 符的通道对齐。
6、 一种高速串行通信通道对齐的系统， 包括位于每个通道的获取装 置、 检测装置、 通知装置、 特征字符输出装置和有效数据输出装置， 还包括 链路状态机， 所述链路状态机包括特征字符控制装置和有效数据控制装置， 其中：
所述获取装置， 设置为获取对串行数据进行串并转换后得到的并行乱序 数据；
所述检测装置， 与所述获取装置相连， 设置为查找所述并行乱序数据的 数据是否有特征字符；
所述通知装置， 与所述检测装置相连， 设置为当检测到特征字符后， 通 知链路状态机已查找到特征字符；
所述特征字符控制装置， 与所述通知装置相连， 设置为当所有通道均检 测到特征字符后， 通知所有通道同时输出各自通道检测出的特征字符；
所述特征字符输出装置， 与所述特征字符控制装置相连， 设置为在接收 到所述特征字符控制装置发送的通知后， 输出所述检测装置检测到的特征字 符；
所述有效数据控制装置， 与所述特征字符控制装置相连， 设置为在输出 特征字符的时钟周期后第三个时钟周期， 控制所有通道同时输出各自通道中 特征字符所对应的有效数据； 所述有效数据输出装置， 与所述有效数据控制装置相连， 设置为在接收 到所述特征字符控制装置发送的通知后， 输出特征字符所对应的有效数据。
7、 根据权利要求 6所述的系统， 其中：
所述有效数据控制装置是设置为： 如果所有通道中一部分通道是在第 T 个时钟周期检测到特征字符的， 剩余的通道是在第 T+1个时钟周期检测到特 征字符的， 则通知所述一部分通道延迟一个时钟周期的时间发送各自通道中 特征字符所对应的有效数据， T为正整数。
8、 根据权利要求 7所述的系统， 其中， 所述检测装置包括 N个 M位宽 的比较器， 其中 N为并行乱序数据的数据宽度， M为特征字符的头标识的长 度， M和 N为正整数。
9、 根据权利要求 6 所述的系统, 其中， 所述获取装置包括一位宽为并 联乱序数据的数据宽度的存储器。
10、 根据权利要求 6所述的系统, 其中， 所述特征字符输出装置是设置 为以最迟查到特征字符的通道为基准, 控制其他通道的向最迟查到特征字符 的通道对齐。
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