WO2013129512A1 - 固体撮像装置及びこれを用いた電子カメラ - Google Patents

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WO2013129512A1 PCT/JP2013/055212 JP2013055212W WO2013129512A1 WO 2013129512 A1 WO2013129512 A1 WO 2013129512A1 JP 2013055212 W JP2013055212 W JP 2013055212W WO 2013129512 A1 WO2013129512 A1 WO 2013129512A1
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state imaging
solid
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洋二郎 手塚
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株式会社ニコン
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Definitions

  • the present invention relates to a solid-state imaging device and an electronic camera using the same.
  • FIG. 3 of Patent Document 1 below discloses a configuration of “CDS circuit 3a” for one column for “pixel unit 20”.
  • the “CDS circuit 3a” is provided with a “sample hold switch sw1” for controlling the input of the image signal output from the “pixel unit 20”.
  • a “capacitor (sample hold capacitor) C31” for holding an image signal is connected to the output side of the “sample hold switch sw1”.
  • a “ramp signal supply source 31a” for supplying a ramp signal for changing the potential of the image signal held in the “capacitor C31” is connected to the opposite side of the “capacitor C31” from the “sample hold switch sw1”. .
  • connection point (node) n1 between the “sample hold switch sw1” and the “capacitor C31” is connected to the non-inverting input terminal of the “differential amplifier 33a”.
  • a “capacitor C32” is provided between the inverting input terminal and GND.
  • a “clamp switch sw2” is provided between the output terminal of the “differential amplifier 33a” and the “connection point n2” between the inverting input terminal and the “capacitor C32”.
  • both sides of the second wiring are respectively supplied to supply as many GND voltages as possible to the second wiring. It will be grounded. If both sides of the second wiring are grounded, noise on the second wiring due to a disturbance or the like is reduced as compared with the case where the GND voltage is supplied to only one portion of the second wiring. The noise resistance of the wiring increases.
  • the present invention has been made in view of such circumstances, and provides a solid-state imaging device capable of reducing the influence of noise and obtaining a higher quality image, and an electronic camera using the same. To do.
  • the solid-state imaging device includes a plurality of pixels arranged two-dimensionally and a plurality of vertical signal lines that are provided for each column of the plurality of pixels and receive signals from pixels in the corresponding column. And a plurality of signal processing sections that respectively process the signals of the plurality of vertical signal lines based on the ramp signal and the reference voltage, and a first input section to which the ramp signals are input in the plurality of signal processing sections.
  • a first wiring to which the ramp signal is supplied on one side in the row direction, and a second input portion to which the reference voltage is input in the plurality of signal processing units are connected in common to the row direction. And the second wiring to which the reference voltage is not supplied on the other side in the row direction.
  • each of the signal processing units includes a comparator that performs comparison processing based on the ramp signal and the reference voltage.
  • the solid-state imaging device is the solid-state imaging device according to the second aspect, wherein the comparator is configured by an operational amplifier, and each signal processing unit is connected to a non-inverting input terminal of the comparator.
  • a sampling switch for sampling the signal or a signal corresponding thereto, a first capacitor in which one electrode is connected to the non-inverting input terminal and the other electrode is the first input unit, and one electrode is the A second capacitor connected to the inverting input terminal of the comparator and having the other electrode as the second input unit; and a feedback switch for turning on and off between the inverting input terminal and the output terminal of the comparator.
  • the solid-state imaging device is the solid-state imaging device according to the third aspect, wherein (i) the sampling switch and the feedback of each signal processing unit when the signals of the plurality of vertical signal lines are reference signals. In the first period in which the switches are turned on at the same time and turned off at the same time, the ramp signal gradually changes, and (ii) after the first period, the signals on the plurality of vertical signal lines are the plurality of signals.
  • the sampling switch of each of the signal processing units is kept off while the feedback switch of each of the signal processing units is kept off when the optical signal includes optical information photoelectrically converted by at least one of the pixels
  • the ramp signal gradually changes, and (iii) the ramp signal changes in the first period.
  • a count value corresponding to an elapsed time from a time point to an inversion time of a signal of the output unit of the comparator in each of the signal processing units in the first period, and a change signal starting point of the ramp signal in the second period A timing unit that obtains a count value corresponding to an elapsed time until a signal is inverted at the output of the comparator of each signal processing unit in the second period;
  • the solid-state imaging device is the solid-state imaging device according to the fourth aspect, wherein the time counting unit counts the clock signal from the start of change of the ramp signal in the first period and the second period. And a counter that counts the clock signal from the start of change of the ramp signal in each of the above, and each signal processing unit, the count value of the counter is input, the signal of the output unit of the comparator in the first period And a storage unit that stores the count value at the time of inversion and the count value at the time of inversion of the signal of the output unit of the comparator in the second period.
  • a solid-state imaging device is the solid-state imaging device according to the third aspect, wherein (i) the sampling switch and the feedback of each signal processing unit when the signals of the plurality of vertical signal lines are reference signals. In the first period in which the switches are turned on at the same time and turned off at the same time, the ramp signal gradually changes, and (ii) after the first period, the signals on the plurality of vertical signal lines are the plurality of signals.
  • the sampling switch of each of the signal processing units is kept off while the feedback switch of each of the signal processing units is kept off when the optical signal includes optical information photoelectrically converted by at least one of the pixels
  • the ramp signal gradually changes, and (iii) each signal processing unit has the laser signal in the first period.
  • the count is performed by performing the count operation in one of the down mode and the up mode from the change signal start time to the inversion time of the signal output from the comparator of each signal processing unit in the first period.
  • a counter that performs a counting operation from the count value in the other mode.
  • the solid-state imaging device is the solid-state imaging device according to any one of the third to sixth aspects, wherein each of the signal processing units is provided between the vertical signal line and the sampling switch. It is what has.
  • the solid-state imaging device is the solid-state imaging device according to the seventh aspect, wherein the amplification unit includes a second operational amplifier, an input capacitor connected to an inverting input terminal of the second operational amplifier, A second feedback switch for turning on and off between the inverting input terminal of the second operational amplifier and an output terminal of the second operational amplifier; the inverting input terminal of the second operational amplifier; and the second operational amplifier. And a feedback capacitor connected between the output terminals of the operational amplifier.
  • An electronic camera includes the solid-state imaging device according to any one of the first to eighth aspects.
  • the present invention it is possible to provide a solid-state imaging device capable of reducing the influence of noise and obtaining a higher quality image, and an electronic camera using the same.
  • FIG. 1 is a schematic block diagram schematically showing an electronic camera according to a first embodiment of the present invention. It is a circuit diagram which shows schematic structure of the solid-state imaging device in FIG.
  • FIG. 3 is a circuit diagram showing a pixel in FIG. 2. It is a circuit diagram which shows the pixel by a modification.
  • 2 is a timing chart illustrating an example of the operation of the solid-state imaging device in FIG. 1.
  • 6 is a timing chart showing an operation during a predetermined period in FIG. 5.
  • FIG. 3 is a schematic plan view schematically showing a specific example of a wiring pattern or the like constituting the first and second wirings in FIG. 2. It is a schematic plan view which shows typically the solid-state imaging device in FIG.
  • FIG. 10 is a schematic plan view schematically showing wiring patterns and the like constituting the first and second wirings in FIG. 9. It is a schematic plan view which shows typically the solid-state imaging device by the comparative example shown in FIG. It is a schematic plan view which shows typically the solid-state imaging device by a modification. It is a circuit diagram which shows schematic structure of the solid-state imaging device used with the electronic camera by the 2nd Embodiment of this invention.
  • FIG. 1 is a schematic block diagram schematically showing the electronic camera 1 according to the first embodiment of the present invention.
  • the electronic camera 1 according to the present embodiment is configured as, for example, a single-lens reflex digital camera.
  • the electronic camera according to the present invention is not limited to this, and is mounted on another electronic camera such as a compact camera or a mobile phone. It can also be applied to electronic cameras.
  • the photographing lens 2 is attached to the electronic camera 1.
  • the photographing lens 2 is driven by a lens control unit 3 for focus and diaphragm.
  • the imaging surface of the solid-state imaging device 4 is arranged.
  • the solid-state imaging device 4 is driven by a command from the imaging control unit 5 and outputs a digital image signal.
  • the digital signal processing unit 6 performs image processing such as digital amplification, color interpolation processing, and white balance processing on the digital image signal output from the solid-state imaging device 4.
  • the image signal processed by the digital signal processing unit 6 is temporarily stored in the memory 7.
  • the memory 7 is connected to the bus 8.
  • the bus 8 is also connected with a lens control unit 3, an imaging control unit 5, a CPU 9, a display unit 10 such as a liquid crystal display panel, a recording unit 11, an image compression unit 12 and an image processing unit 13.
  • An operation unit 14 such as a release button is connected to the CPU 9.
  • a recording medium 11a is detachably attached to the recording unit 11.
  • the CPU 9 in the electronic camera 1 calculates a defocus amount based on a detection signal from a focus detection sensor (not shown).
  • the lens control unit 3 is caused to adjust the photographing lens 2 so as to be in focus according to the focus amount. Further, the CPU 9 causes the lens control unit 3 to adjust the photographing lens 2 so that the aperture is instructed in advance by the operation unit 14. Then, the CPU 9 controls the solid-state imaging device 4 via the imaging control unit 5 in synchronization with the full pressing operation of the release button of the operation unit 14, whereby a digital image signal is read from the solid-state imaging device 4. This image signal is processed by the digital signal processing unit 6 and then temporarily stored in the memory 7.
  • the CPU 9 performs desired processing on the image signal in the memory 7 by the image processing unit 13 and the image compression unit 12 as necessary based on the command of the operation unit 14, and the recording unit 11 performs processing after processing.
  • a signal is output and recorded on the recording medium 11a.
  • FIG. 2 is a circuit diagram showing a schematic configuration of the solid-state imaging device 4 in FIG.
  • the solid-state imaging device 4 is configured as a CMOS type solid-state imaging device, but may be configured as another XY address type solid-state imaging device.
  • the solid-state imaging device 4 includes a pixel array unit 22 composed of a plurality of pixels 21 (in FIG. 2, 2 ⁇ 3 pixels 2) arranged two-dimensionally, and a plurality of pixels 21.
  • a plurality of vertical signal lines 23 provided for each column of the pixels 21 and receiving signals from the pixels 21 in the corresponding column, a constant current source 24 provided in each vertical signal line 23, a vertical scanning circuit 25, a ramp signal
  • a plurality of column circuits (signal processing units) 26 that respectively process signals of a plurality of vertical signal lines 23 based on Vramp and the reference voltage GND, a ramp signal generation circuit 27 that generates a ramp signal Vramp, a counter 28, and a control
  • a pulse generation circuit 29, a horizontal scanning circuit 30, a subtractor 31, and an output circuit 32 are provided.
  • FIG. 3 is a circuit diagram showing one pixel 21 in FIG.
  • Each pixel 21 includes a photodiode PD as a photoelectric conversion unit that generates and accumulates charges according to incident light, and a charge voltage that receives the charges and converts the charges into a voltage, as in a general CMOS image sensor.
  • a floating diffusion FD as a conversion unit
  • an amplification transistor AMP as an amplification unit that outputs a signal corresponding to the potential of the floating diffusion FD
  • a transfer transistor TX that transfers charges from the photodiode PD to the floating diffusion FD
  • a floating diffusion FD 3 has a reset transistor RES for resetting the potential and a selection transistor SEL for selecting a readout row, which are connected as shown in FIG.
  • VDD is a power supply potential.
  • the transistors AMP, TX, RES, and SEL of the pixel 21 are all nMOS transistors.
  • the gate of the transfer transistor TX is commonly connected to the control line 41 for each row, and a control signal ⁇ TX for controlling the transfer transistor TX is supplied from the vertical scanning circuit 25 thereto.
  • the gate of the reset transistor RES is commonly connected to the control line 42 for each row, and a control signal ⁇ RES for controlling the reset transistor RES is supplied from the vertical scanning circuit 25 to the control line 42.
  • the gates of the selection transistors SEL are commonly connected to the control line 43 for each row, and a control signal ⁇ SEL for controlling the selection transistor SEL is supplied from the vertical scanning circuit 25 to the selection line SEL.
  • the photodiode PD of each pixel 21 generates a signal charge according to the amount of incident light (subject light).
  • the transfer transistor TX is turned on during the high level period of the control signal ⁇ TX, and transfers the charge of the photodiode PD to the floating diffusion FD.
  • the reset transistor RES is turned on during the high level period (period of the power supply potential VDD) of the control signal ⁇ RES, and resets the floating diffusion FD.
  • the amplification transistor AMP has its drain connected to the power supply potential VDD, its gate connected to the floating diffusion FD, its source connected to the drain of the selection transistor SEL, and a constant current source 24 (not shown in FIG. 3). 2) is configured as a load.
  • the amplification transistor AMP outputs a read signal to the vertical signal line 23 via the selection transistor SEL according to the voltage value of the floating diffusion FD.
  • the selection transistor SEL is turned on during the high level period of the control signal ⁇ SEL, and connects the source of the amplification transistor AMP to the vertical signal line 23.
  • the vertical scanning circuit 25 outputs control signals ⁇ SEL, ⁇ RES, and ⁇ TX for each row of the pixels 21, and performs well-known control of the row address of the pixel array unit 22 and vertical scanning. By this control, the output signal (analog signal) of the pixel 2 in the corresponding column is supplied to each vertical signal line 23.
  • the configuration of the pixel 21 is not limited to the configuration shown in FIG.
  • the configuration shown in FIG. 4 may be adopted as the configuration of the pixel 21.
  • FIG. 4 is a circuit diagram showing a pixel 21 according to a modification. 4, elements that are the same as or correspond to those in FIG. 3 are given the same reference numerals, and redundant descriptions thereof are omitted.
  • the configuration shown in FIG. 4 differs from the configuration shown in FIG. 3 in that, for each of two pixels 21 adjacent in the column direction, the two pixels 21 are a set of a floating diffusion FD, an amplification transistor AMP, a reset transistor RES, and a selection.
  • the transistor SEL is shared.
  • the vertical scanning circuit 25 is configured to output control signals ⁇ SEL, ⁇ RES, ⁇ TX1, and ⁇ TX2 as shown in FIG. 4 instead of the control signals ⁇ SEL, ⁇ RES, and ⁇ TX as shown in FIG.
  • the transistor SEL is shared.
  • the vertical scanning circuit 25 is configured to output control signals ⁇ SEL, ⁇ RES, ⁇ TX1, and ⁇ TX2 as shown in FIG. 4 instead of the control signals ⁇ SEL, ⁇ RES, and ⁇ TX as shown in FIG.
  • FIG. 4 two pixels 21 (21-1, 21-2) sharing one set of floating diffusion FD, amplification transistor AMP, reset transistor RES, and selection transistor SEL are shown as a pixel block BL.
  • the photodiode PD and the transfer transistor TX of the upper pixel 21-1 in the pixel block BL are respectively denoted by reference symbols PD1 and TX1, and the photodiode PD of the lower pixel 21-2 in the pixel block BL.
  • the transfer transistor TX are indicated by symbols PD2 and TX2, respectively.
  • the control signal supplied to the gate of the transfer transistor TX1 is ⁇ TX1
  • the control signal supplied to the gate electrode of the transfer transistor TX2 is ⁇ TX2.
  • n indicates a pixel row, but in FIG. 4, n indicates a row of the pixel block BL.
  • One row of the pixel block BL corresponds to two rows of the pixels 21.
  • the vertical scanning circuit 25 receives the control signal from the imaging control unit 5 in FIG. 1 and outputs the control signals ⁇ SEL, ⁇ RES, ⁇ TX1, and ⁇ TX2 for each row of the pixels 21, respectively.
  • a read operation can be realized.
  • the output signal of the pixel 21 includes an optical signal corresponding to an information signal including predetermined information and a dark signal corresponding to a reference signal including a reference component to be subtracted from the information signal. is there.
  • the optical signal is a signal including optical information photoelectrically converted by the pixel 21.
  • the dark signal is a signal output from the pixel 21 when the floating diffusion FD is reset, and the optical signal is transferred from the signal charge of the photodiode FD to the floating diffusion FD. Is a signal that is output from the pixel 21 at the time, and a signal on which a dark signal is superimposed.
  • Each column circuit 26 has an amplification unit 51.
  • the amplifying unit 51 includes an operational amplifier (second operational amplifier) OP, an input capacitor CA, a feedback capacitor CG, and a clamp control switch (second feedback switch) that is turned on / off according to the clamp control signal ⁇ CARST. ) CARST and outputs an information signal and a reference signal corresponding to the signal of the corresponding vertical signal line 23 from the output terminal of the operational amplifier OP.
  • a constant potential Vref is applied by the potential supply unit 33 to the non-inverting input terminal (+ input terminal) of the operational amplifier OP.
  • the vertical signal line 23 is connected to the inverting input terminal ( ⁇ input terminal) of the operational amplifier OP via the input capacitor CA.
  • a feedback capacitor CG and a clamp control switch CARST are connected in parallel between the inverting input terminal of the operational amplifier OP and the output terminal of the operational amplifier OP.
  • the operational amplifier OP is configured using a differential amplifier circuit or the like.
  • the control input portions of the clamp control switch CARST of each column circuit 26 are connected in common, and a clamp control signal ⁇ CARST is supplied from the control pulse generation circuit 29 thereto.
  • the clamp control switch CARST is turned on when the clamp control signal ⁇ CARST is at a high level, and turned off when the clamp control signal ⁇ CARST is at a low level.
  • the clamp control switch CARST when the signal ⁇ CARST becomes high level, the clamp control switch CARST is turned on, the inverting input terminal and the output terminal of the operational amplifier OP are short-circuited, and the output terminal of the operational amplifier OP is set at a predetermined potential. Clamped to Vref. Thereafter, when the voltage of the vertical signal line 23 changes by ⁇ V in a state where the signal ⁇ CARST is set to the low level and the clamp control switch CARST is turned off, the signal at the output terminal of the operational amplifier OP becomes ⁇ Vref ⁇ (CA / CG) ⁇ ⁇ V ⁇ .
  • an inversion gain ⁇ CA / CG
  • ⁇ CARST is once set to a high level for a predetermined period, ⁇ CARST is returned to a low level when a dark signal is output to the vertical signal line 23, and then an optical signal is output to the vertical signal line 23. Is done.
  • the output signal of the operational amplifier OP when ⁇ CARST is returned to the low level is also referred to as the dark signal, and the signal and potential are indicated by Vd.
  • the output signal of the operational amplifier OP when the optical signal is subsequently output to the vertical scanning circuit 25 is also called an optical signal, and the signal and potential are indicated by Vs.
  • the elements other than the amplification unit 51 in each column circuit 26 together with the ramp signal generation circuit 27 and the counter 28 constitute an AD converter.
  • the ramp signal generation circuit 27 and the counter 28 are provided in common for all the columns. Therefore, in this embodiment, one AD converter is provided corresponding to each vertical signal line 23, but the ramp signal generation circuit 27 and the counter 28 among the components of each AD converter are provided. Is shared by all AD converters. The configuration and operation of the AD converter will be described later.
  • the horizontal scanning circuit 30 supplies a control signal for horizontal scanning to a data storage unit 52 (to be described later) of the column circuit 26 of each column, and the first and second m bits for each column obtained by each AD converter.
  • 2 digital values (the count values stored in the latch A and the latch B, which are independent storage areas of the data storage unit 52 of each column circuit 26), are sequentially supplied to the first and second horizontal signal lines 34 of m bits. , 35 to the subtractor 31.
  • the subtractor 31 takes the difference between the received first and second digital values, acquires an m-bit digital value indicating the difference, and sends this to the output circuit 32.
  • the output circuit 32 converts the received digital value, for example, from parallel to serial and outputs it to the outside (digital signal processing unit 6 in FIG. 1) as a serial digital signal.
  • the control pulse generation circuit 29 is based on a master clock (not shown) received from the imaging control unit 5 in FIG. 1 and clock signals and timings necessary for each operation of the vertical scanning circuit 25, AD converter, horizontal scanning circuit 30, and the like. Signals are generated and these signals are supplied to the corresponding circuit parts.
  • the basics of the solid-state imaging device 4 according to the present embodiment are the same except for the configuration and operation of the AD converter (ramp signal generation circuit 27, counter 28, and part other than the amplification unit 51 in the column circuit 26) in FIG.
  • the typical operation is the same as that of a conventional general CMOS image sensor.
  • the ramp signal generation circuit 27 generates a ramp signal Vramp as shown in FIG. 6 to be described later based on the signal from the control pulse generation circuit 29.
  • the configuration of the ramp signal generation circuit 27 is not limited at all. For example, a configuration using a DA converter that DA converts the count value of the counter 28 may be employed, or other known various configurations may be employed. Also good.
  • the counter 28 receives a command from the control pulse generating circuit 29, starts and stops the counting operation, counts the clock signal from the control pulse generating circuit 29 during the counting operation, and connects the n-bit signal line 36.
  • the n-bit count value is supplied to a data storage unit 52 (to be described later) of each column circuit 26.
  • Each column circuit 26 has a comparator COM that performs comparison processing based on the ramp signal Vramp and the reference voltage GND.
  • the comparator COM is composed of an operational amplifier.
  • Each column circuit 26 is connected to the non-inverting input terminal of the comparator COM, and a sampling switch SW1 that samples an output signal of the operational amplifier OP of the amplifier 51 (a signal corresponding to the signal of the optical signal 3 to the vertical scanning circuit 25);
  • a first capacitor C1 whose one electrode is connected to the non-inverting input terminal of the comparator COM and the ramp signal Vramp is inputted to the other electrode, and one electrode is connected to the inverting input terminal of the comparator COM and is connected to the other electrode as a reference
  • a second capacitor C2 to which the voltage GND is input, and a feedback switch SW2 that turns on and off between the inverting input terminal of the comparator COM and the output terminal of the comparator are included.
  • the other electrode of the first capacitor C1 of each column circuit 26 serves as a first input portion of the column circuit 26 to which the ramp signal Vramp is input.
  • the other electrode (first input portion) of the first capacitor C1 of each column circuit 26 is commonly connected by a first wiring 61, and a ramp signal Vramp is supplied from the ramp signal generation circuit 27 thereto.
  • the other electrode of the second capacitor C2 of each column circuit 26 is a second input portion of the column circuit 26 to which the reference voltage GND is input.
  • the other electrode (second input portion) of the second capacitor C2 of each column circuit 26 is connected in common by a second wiring 62, and a reference voltage GND is supplied thereto.
  • the ground potential GND is supplied as the reference voltage, but another constant potential may be supplied as the reference voltage.
  • the supply status of the first and second wirings 61 and 62 and the ramp signal Vramp and the reference voltage GND to them will be described in detail later.
  • the control input section of the sampling switch SW1 of each column circuit 26 is connected in common, and a control signal ⁇ SPL is supplied from the control pulse generation circuit 29 thereto.
  • Sampling switch SW1 is turned on when control signal ⁇ SPL is at a high level, and turned off when control signal ⁇ SPL is at a low level.
  • the control input section of the feedback switch SW2 of each column circuit 26 is connected in common, and a control signal ⁇ ADC is supplied from the control pulse generating circuit 29 thereto.
  • the feedback switch SW2 is turned on when the control signal ⁇ ADC is at a high level, and turned off when the control signal ⁇ ADC is at a low level.
  • Each column circuit 26 has a data storage unit 52.
  • the data storage unit 52 has n-bit latches A and B as independent storage areas.
  • the data storage unit 52 receives the output signal Vout of the comparator COM as a latch command signal, and latches the count value supplied from the counter 28 via the signal line 36 when the output signal Vout of the comparator COM is inverted.
  • the data storage unit 52 follows a control signal ⁇ LCH from the control pulse generation circuit 29 (a signal for instructing which of the latches A and B to store) in a first period t11-t12 in FIG.
  • the count value at the time of inversion of the output signal Vout of the comparator COM is stored in the latch A, and the count value at the time of inversion of the output signal Vout of the comparator COM in the second period t17-t18 in FIG. Store in B.
  • the counter 28 starts the count operation from the change start time t11 of the ramp signal Vramp in the first period t11-t12 in FIG. 6 according to the command from the control pulse generation circuit 29, and also in the second period in FIG.
  • the counting operation is started from the change start time t17 of the ramp signal Vramp from t17 to t18. Therefore, the count values stored in the latches A and B of the data storage unit 52 indicate the respective elapsed times from the change start time t11, t17 of the ramp signal Vramp to the inversion time of the output signal Vout of the comparator COM.
  • the data storage unit 52 and the counter 28 constitute a time measuring unit that obtains count values corresponding to the elapsed times thereof.
  • the data storage unit 52 receives the control signal from the horizontal scanning circuit 30, converts the count values stored in the latches A and B into m-bit digital values, and converts the m-bit horizontal signal lines 34 and 35 into m-bit digital values. Are sent to the subtractor 31 via each of these.
  • FIG. 5 is a timing chart showing an example of the operation of the solid-state imaging device 4 in the present embodiment.
  • a mechanical shutter not shown
  • the nth row readout period ..
  • the readout period (one horizontal period) of each row is composed of a vertical transfer period (including an AD conversion period) of the row and a horizontal transfer period (horizontal scanning period) of the row subsequent thereto.
  • T1 represents a vertical transfer period of the read period of the first row
  • T2 represents a vertical transfer period of the read period of the second row
  • Tn represents a vertical transfer period of the read period of the nth row.
  • FIG. 6 is a timing chart showing the operation in the vertical transfer period Tn of the readout period of the nth row in FIG.
  • the vertical transfer period Tn starts at time t1 and ends at time t18.
  • the control signal ⁇ RES (n) is maintained at the high level, and the reset transistor RES of the pixel 21 in the n-th row is maintained in the on state.
  • the control signal ⁇ RES (n) is set to the low level, and the reset transistor RES of the pixel 21 in the n-th row is turned off.
  • the off state of the reset transistor RES is maintained until time t16.
  • the control signal ⁇ CARST is set to the high level, and after time t3, the control signal ⁇ CARST is set to the low level.
  • the ramp signal Vramp remains at the ground potential GND.
  • GND ground potential
  • control signal ⁇ ADC is set to the high level, the feedback switch SW2 is turned on, and the comparator COM functions as a voltage follower.
  • the control signal ⁇ ADC is set to low level, the feedback switch SW2 is turned off, and the comparator COM functions as a comparator.
  • the control signal ⁇ SPL is set to the high level and the sampling switch SW1 is turned on. After time t6, control signal ⁇ SPL is maintained at the low level until time t14.
  • the sampling switch SW1 Since the sampling switch SW1 is on during the period t5-t6, the dark signal Vd output from the amplifier 51 is sampled and accumulated in the first capacitor C1, and the dark signal is input to the non-inverting input terminal of the comparator COM. Vd is supplied. The level of the dark signal Vd accumulated in the first capacitor C1 is determined at time t6, and this level is maintained after time t6. In the period t5-t7, the dark signal Vd is supplied to the non-inverting input terminal of the comparator COM functioning as a voltage follower. Therefore, the dark signal Vd is sampled by the sampling switch SW1 ⁇ the comparator COM during the voltage follower operation ⁇ the feedback switch. The second capacitor C2 is also sampled through the SW2 path.
  • the dark signal (Vd + Voff) carrying the offset Voff of the comparator COM is accumulated in the second capacitor C2, and is supplied to the inverting input terminal of the comparator COM.
  • the level of the dark signal (Vd + Voff) accumulated in the second capacitor C2 is determined at time t7, and this level is maintained after time t7.
  • the control signal ⁇ TX (n) in the n-th row is once set to the high level, and the transfer transistor TX of the pixel 21 in the n-th row is turned on. Thereby, the output signal of the amplifying unit 51 becomes the optical signal Vs. At this time, since the sampling switch SW1 is off, the output signal of the amplifier does not affect the sampling state of the dark signal Vd in the capacitors C1 and C2.
  • the ramp signal Vramp rises from the ground potential GND to a predetermined potential at time t9 after time t7, is maintained at the predetermined potential from time t9 to time t11, and gradually decreases in proportion to the elapsed time from time t11 to time t12. Then, the potential at time t12 is maintained until time t13, returned to the original ground potential GND at time t13, and maintained at ground potential GND until time t16.
  • the reason why the level of the ramp signal Vramp at the time point t11 is raised is to increase the AD conversion accuracy even when the dark signal Vd is close to the zero level.
  • the dark signal Vd is accumulated in the first capacitor C1 during this period, so that the non-inverting input of the comparator COM
  • the terminal is supplied with the superimposed signal (Vd + Vramp) of the ramp signal Vramp and the dark signal Vd, while the inverting input terminal of the comparator COM is supplied with the dark signal (Vd + Voff) with the offset Voff.
  • the output signal Vout of the comparator COM is inverted.
  • the output signal Vout of the comparator COM is inverted. Therefore, the elapsed time from the change start time t11 of the ramp signal Vramp to the inversion time of the output signal Vout of the comparator COM indicates the offset Voff. A count value indicating this elapsed time (that is, offset Voff) is stored in the latch A of the data storage unit 52.
  • the sampling switch SW1 of each column circuit 26 and the feedback Among the periods in which the switch SW2 is once turned on at the time t5-t6 and then turned off at the same time, this is the first period in which the ramp signal Vramp gradually changes.
  • the length of the first period t11-t12 is wasted so that the output signal Vout of the comparator COM is reliably inverted within the first period t11-t12. It is set so as not to be long.
  • control signal ⁇ SPL is set to the high level and the sampling switch SW1 is turned on. After time t15, the control signal ⁇ SPL is maintained at a low level.
  • the optical signal Vs output from the amplifying unit 51 is sampled and accumulated in the first capacitor C1.
  • the level of the optical signal Vs accumulated in the first capacitor C1 is determined at time t15, and this level is maintained after time t15.
  • the dark signal (Vd + Voff) carrying the offset Voff of the comparator COM remains accumulated in the second capacitor C2 and remains supplied to the inverting input terminal of the comparator COM.
  • the ramp signal Vramp rises from the ground potential GND to a predetermined potential at time t16 after time t15, is maintained at the predetermined potential from time t6 to time t17, and gradually decreases in proportion to the elapsed time from time t17 to time t18. As a result, the original ground potential GND is restored at time t18. Note that the level of the ramp signal Vramp at the time point t17 is raised in order to increase AD conversion accuracy even when the dark signal Vd is close to zero level.
  • the column circuit 26 After the first period t11-t12, when the output signal of the amplifier 51 is the optical signal Vs (and when the signal of the vertical signal line 23 is an optical signal), the column circuit 26 The second period in which the ramp signal Vramp gradually changes in the period in which the sampling switch SW1 of each column circuit 26 is once turned on in the period t14-t15 and turned off while the feedback switch SW2 is kept off. It has become.
  • the length of the second period t17-t18 is wasted so that the output signal Vout of the comparator COM is reliably inverted within the second period t17-t18. It is set so as not to be long.
  • the horizontal transfer period of the n-th row readout period follows.
  • the horizontal scanning circuit 30 performs horizontal scanning in accordance with the control signal from the control pulse generating circuit 29 and stores it in the latch A and the latch B of the data storage unit 52 described later of the column circuit 26 of each column.
  • the first and second count values thus sent are sequentially sent to the subtractor 31 via the first and second horizontal signal lines 34 and 35 of m bits.
  • the subtractor 31 obtains a difference between the received first and second digital values (corresponding to the difference between the optical signal Vs and the dark signal Vd), acquires an m-bit digital value indicating the difference, and outputs this
  • the data is sent to the circuit 32.
  • the output circuit 32 converts the received digital value into a signal of a predetermined signal format, and outputs it to the outside (the digital signal processing unit 6 in FIG. 1) as image data.
  • the subtracter 31 is removed, and the first and second digital values are output to the digital signal processing unit 6 in FIG. 1 via the output circuit 32, and the digital signal processing unit 6 outputs the first and second digital values. You may make it take the difference of a digital value.
  • the reading period of the nth row has been described above, but the operation of the reading period of other rows is the same as the operation of the reading period of the nth row.
  • the readout period (one horizontal period) of each row is sequentially performed without overlapping.
  • the present invention is not limited to this, and it is possible to partially overlap the readout period of one row and the readout period of the next row.
  • the control signal ⁇ SEL (n) may be set to the low level after time t16, and the next n + 1-th reading period may be started slightly later than time t16.
  • the ramp signal generation circuit 27 is arranged on one side (left side in FIG. 2) in the row direction in the solid-state imaging device 4, and the first of each column circuit 26 is arranged.
  • a ramp signal Vramp is supplied to the left side in FIG. 2 of the first wiring 61 that commonly connects the other electrodes (first input portions) of the capacitors C1.
  • the reference voltage GND is applied to the left side in FIG. 2 of the second wiring 62 that commonly connects the other electrode (second input portion) of the second capacitor C2 of each column circuit 26.
  • the reference voltage GND is not supplied to the right side of the second wiring 62 in FIG.
  • FIG. 7 is a schematic plan view schematically showing a specific example of the wiring patterns 61a, 61b, 62a, 62b and the like constituting the first and second wirings 61, 62 in FIG.
  • the left and right sides in FIG. 7 coincide with the left and right sides in FIG. 2, and the left and right direction in FIG. 7 coincides with the row direction of the pixels 21.
  • the first wiring 61 is connected to the main wiring pattern 61a by the main wiring pattern 61a extending in the row direction (left-right direction in FIG. 7) and the contact portion 61c in the column direction (in FIG. 7).
  • the sub-wiring pattern 61b is connected to the first capacitor C1 of each column circuit 26.
  • the sub wiring pattern 61b is indicated by a broken line.
  • the left side of the main wiring pattern 61a in FIG. 7 is connected to the ramp signal generating circuit 27, and the ramp signal Vramp is supplied to the left side of the main wiring pattern 61a in FIG.
  • the second wiring 62 is connected to the main wiring pattern 62a by the main wiring pattern 62a extending in the row direction (left-right direction in FIG. 7) and the contact portion 62c (in FIG. 7).
  • the sub-wiring pattern 62b is connected to the second capacitor C2 of each column circuit 26.
  • the sub wiring pattern 62b is indicated by a broken line.
  • the left side of the main wiring pattern 62a in FIG. 7 is connected to the electrode pad 63d for supplying the ground voltage GND, and the reference voltage GND is supplied to the left side of the main wiring pattern 62a in FIG.
  • no electrode pad is connected to the right side of the main wiring pattern 62a in FIG.
  • FIG. 8 is a schematic plan view schematically showing the solid-state imaging device 4 in FIG. 1 (that is, the solid-state imaging device 4 shown in FIG. 2).
  • the solid-state imaging device 4 seals the chip 71 on which the circuit shown in FIG. 2 is mounted, a concave package body 72 having an opening 72a and containing the chip 71, and having a predetermined light transmission characteristic. And a lid 73.
  • electrode pads 63a to 63g are formed on the chip 71.
  • An electrode pad 63d in FIG. 8 indicates the electrode pad 63d for supplying the ground voltage GND in FIG.
  • the package main body 72 is provided with internal terminals 73a to 73h and external terminals 74a to 74h electrically connected to the terminals one to one.
  • the internal terminals 73a to 73g and the electrode pads 63a to 63g of the chip 71 are electrically connected by bonding wires 75, respectively.
  • the internal terminal 73h and the external terminal 74h are not used as spares.
  • FIG. 9 is a circuit diagram showing a schematic configuration of the solid-state imaging device 104 according to the comparative example, and corresponds to FIG.
  • FIG. 10 is a schematic plan view schematically showing the wiring patterns 61a, 61b, 62a, 62b and the like constituting the first and second wirings 61, 62 in FIG. 9, and corresponds to FIG.
  • FIG. 11 is a schematic plan view schematically showing the solid-state imaging device 104 according to the comparative example shown in FIG. 9, and corresponds to FIG. 9 to 11, elements that are the same as or correspond to those in FIGS. 2, 7, and 8 are assigned the same reference numerals, and redundant descriptions thereof are omitted.
  • the difference between the solid-state imaging device 104 according to this comparative example and the solid-state imaging device 4 of the present embodiment is as follows.
  • the reference voltage GND is not supplied to the right side of the second wiring 62 in FIG.
  • the reference voltage GND is supplied not only on the left side in FIG. 9 of the second wiring 62 but also on the right side in FIG. 9 in order to improve the noise resistance of the second wiring 62.
  • an electrode pad is connected to the right side of the main wiring pattern 62a of the second wiring 62 in FIG.
  • the electrode pad 63h for supplying the ground voltage GND is connected to the right side of the main wiring pattern 62a of the second wiring 62 in FIG.
  • the chip 71 is not provided with the electrode pad 63h, and the internal terminal 73h and the external terminal 74h are not used as spares.
  • the chip 71 is provided with the electrode pad 63h, and the electrode pad 63h and the internal terminal 73h are electrically connected by the bonding wire 75, and the external terminal 74h is connected to the internal terminal.
  • the ground voltage GND is supplied to the electrode pad 63h through 73h.
  • the ramp signal Vramp is supplied from the ramp signal generation circuit 27 to the left side of the first wiring 61 in the drawing, when noise is applied to the first wiring 61 due to disturbance or the like, The noise level on the left side of the first wiring 61 in the drawing is relatively low, the noise level on the right side in the drawing of the first wiring 61 is relatively high, and the noise level at the left and right center in the drawing of the first wiring 61 is moderate. It becomes.
  • the reference voltage GND is supplied to both the left and right sides of the second wiring 62 in the figure, so that when noise is applied to the second wiring 62 due to disturbance or the like, the second wiring 62
  • the noise level on the left side of the figure is relatively small
  • the noise level on the right side of the second wiring 62 in the figure is also relatively small
  • the noise level at the center of the left and right sides of the second wiring 62 is moderate. Therefore, in the comparative example, the noise level distribution state in the second wiring 62 is different from the noise distribution state in the first wiring 61, and the noise level and the second wiring on the right side of the first wiring 61 in the drawing are different.
  • the difference between the level of noise applied to the ramp signal Vramp and the level of noise applied to the reference voltage GND is compared by the comparator COM for AD conversion.
  • the difference in the level of noise on each of the two signals increases. Therefore, in the comparative example, in the column circuit 26 in the right column in the drawing, the error of the comparison result by the comparator COM for AD conversion becomes large, and the AD conversion error becomes large. As a result, in the obtained image, vertical stripes affected by the noise appear, and the image quality deteriorates.
  • the second wiring 62 is caused by disturbance or the like.
  • the noise level on the left side of the second wiring 62 in the drawing is relatively low
  • the noise level on the right side of the second wiring 62 in the drawing is relatively high
  • the noise level is moderate. Therefore, in the present embodiment, the noise level distribution state in the second wiring 62 is the same as the noise distribution state in the first wiring 61, and the first level is not only on the left side and the left and right center in the figure but also on the right side.
  • the difference between the noise level of the wiring 61 and the noise level of the second wiring 62 is reduced.
  • two signals to be compared by the comparator COM for AD conversion (a signal input to the non-inverting input terminal of the comparator COM and a comparator)
  • the difference in the level of the noise on each of the signals input to the inverting input terminal of COM is reduced. Therefore, in the present embodiment, in any column circuit 26 in any column, the difference between the level of noise applied to the ramp signal Vramp and the level of noise applied to the reference voltage GND, and thus the comparison by the comparator COM for AD conversion.
  • the error in the result is reduced and the AD conversion error is reduced.
  • vertical stripes affected by the noise are reduced in the obtained image, and the image quality is improved.
  • FIG. 12 is a schematic plan view schematically showing a solid-state imaging device 204 according to a modification that can be used in place of the solid-state imaging device 4 in the present embodiment, and corresponds to FIGS. 8 and 11.
  • the solid-state imaging device 204 is obtained by removing the bonding wire 75 between the electrode pad 63h and the internal terminal 73h in the solid-state imaging device 104 according to the comparative example, and the other points are exactly the same as the solid-state imaging device 104 according to the comparative example. It is. Also with this solid-state imaging device 204, it is possible to realize the supply status of the reference voltage GND to the second wiring 62 shown in FIG.
  • the solid-state imaging device 104 according to the comparative example can be used in place of the solid-state imaging device 4 depending on how it is used. That is, when the solid-state imaging device 104 according to the comparative example is used, in the wiring board or the like on which the solid-state imaging device 4 is mounted, the external terminal 74h is electrically floated without being connected to the location of the reference voltage GND. The supply status of the reference voltage GND to the second wiring 62 shown in FIG.
  • FIG. 13 is a circuit diagram showing a schematic configuration of the solid-state imaging device 304 used in the electronic camera according to the second embodiment of the present invention, and corresponds to FIG. 13, elements that are the same as or correspond to those in FIG. 2 are given the same reference numerals, and redundant descriptions thereof are omitted.
  • the electronic camera according to this embodiment is different from the electronic camera 1 according to the first embodiment in that a solid-state imaging device 304 is used instead of the solid-state imaging device 4.
  • the difference between the solid-state imaging device 304 and the solid-state imaging device 4 is as follows.
  • an up / down counter 81 is provided in each column circuit 26 in FIG. 2 in place of the data storage unit 52, the counter 28 and the subtractor 31 are removed, and the horizontal signal line Instead of 34 and 35, a horizontal signal line 82 is provided.
  • control for instructing whether the up / down counter 81 operates in the down count mode or the up count mode from the control pulse generation circuit 29 to the up / down counter 81 of each column circuit 26 The signal ⁇ UD is input.
  • the up / down counter 81 also receives the count clock ⁇ CLK from the control pulse generation circuit 29.
  • the control signal ⁇ UD and the count clock ⁇ CLK are input in common to the up / down counter 81 of each column circuit 26.
  • the output signal of the corresponding comparator COM is also input to the up / down counter 81.
  • the up / down counter 81 outputs the output signal Vout of the comparator COM in the first period t11-t12 from the change start time t11 of the ramp signal Vramp in the first period t11-t12 in the vertical transfer period Tn of the n-th readout period. Until the time of inversion, the count clock ⁇ CLK is counted in one of the down count mode and the up count mode, and the count value at the time of inversion is held. Further, the up / down counter 81 outputs the output of the comparator COM in the second period t17-t18 from the change start time t17 of the ramp signal Vramp in the second period t17-t18 in the vertical transfer period Tn of the n-th readout period.
  • the count clock ⁇ CLK is counted from the previously held count value in the other mode of the down count mode and the up count mode, and the count value at the inversion time is held.
  • the held count value is equivalent to the difference between the count value stored in the latch A of the data storage unit 52 and the count value stored in the latch B of the data storage unit 52 in the first embodiment. .
  • the horizontal transfer period of the n-th row readout period follows.
  • the horizontal scanning circuit 30 performs horizontal scanning in accordance with the control signal from the control pulse generating circuit 29, and sequentially counts the count value held in the up / down counter 81 of the column circuit 26 of each column by m bits.
  • the output circuit 32 converts the received digital value into a signal of a predetermined signal format, and outputs it to the outside (the digital signal processing unit 6 in FIG. 1) as image data.
  • the reading period of the nth row has been described above, but the operation of the reading period of other rows is the same as the operation of the reading period of the nth row.
  • a simple inverting amplifier may be used as an amplifying unit in place of the amplifying unit 51 in each column circuit 26.
  • the amplification unit 51 may be removed and the vertical signal line 23 may be directly connected to the sampling switch SW1.

Landscapes

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Abstract

　固体撮像装置は、２次元状に配置された複数の画素と、複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、ランプ信号及び基準電圧に基づいて複数の垂直信号線の信号をそれぞれ処理する複数の信号処理部と、複数の信号処理部におけるランプ信号が入力される第１の入力部を共通に接続し、行方向の一方側においてランプ信号が供給される第１の配線と、複数の信号処理部における基準電圧が入力される第２の入力部を共通に接続し、行方向の一方側において基準電圧が供給されるとともに行方向の他方側において基準電圧が供給されない第２の配線とを備える。

Description

固体撮像装置及びこれを用いた電子カメラ
　本発明は、固体撮像装置及びこれを用いた電子カメラに関するものである。
　下記特許文献１の図３には、「画素部２０」に対する１列分の「ＣＤＳ回路３ａ」の構成が開示されている。
　この「ＣＤＳ回路３ａ」には、「画素部２０」から出力された画像信号の入力を制御する「サンプルホールド用スイッチｓｗ１」が設けられている。「サンプルホールド用スイッチｓｗ１」の出力側には、画像信号を保持するための「コンデンサ（サンプルホールド用コンデンサ）Ｃ３１」が接続されている。「コンデンサＣ３１」の、「サンプルホールド用スイッチｓｗ１」の反対側には「コンデンサＣ３１」に保持された画像信号の電位を変化させるランプ信号を供給する「ランプ信号供給源３１ａ」が接続されている。
　また、「サンプルホールド用スイッチｓｗ１」と「コンデンサＣ３１」との「接続点（ノード）ｎ１」は、「差動アンプ３３ａ」の非反転入力端子に接続されている。また、反転入力端子とＧＮＤの間には「コンデンサＣ３２」が設けられている。「差動アンプ３３ａ」の出力端子と、反転入力端子と「コンデンサＣ３２」との「接続点ｎ２」との間には、「クランプスイッチｓｗ２」が設けられている。
日本国特開２００８－１１２８４号公報
　前記従来の「ＣＤＳ回路３ａ」を「画素部２０」の各列に対して設ける場合、１つの「ランプ信号供給源３１ａ」を各列の「ＣＤＳ回路３ａ」に対して共通して設け、各列の「ＣＤＳ回路３ａ」の「コンデンサＣ３１」のランプ信号入力部を第１の配線で共通に接続し、前記第１の配線の一方側において「ランプ信号供給源３１ａ」を接続し、各列の「ＣＤＳ回路３ａ」の「コンデンサＣ３２」のＧＮＤ電圧入力部（一方電極）を第２の配線で共通に接続し、前記第２の配線に基準電圧としてのＧＮＤ電圧を供給する。このとき、耐ノイズ性を高めるための電気回路設計におけるＧＮＤ電圧供給手法の技術常識に従って、前記第２の配線のできるだけ多くの箇所にＧＮＤ電圧を供給するべく、前記第２の配線の両側をそれぞれ接地することになる。前記第２の配線の両側をそれぞれ接地すれば、前記第２の配線の一箇所のみにＧＮＤ電圧を供給する場合に比べて、外乱等によって第２の配線に乗るノイズが小さくなり、前記第２の配線の耐ノイズ性が高まる。
　しかしながら、本発明者の研究の結果、この場合には、前記第２の配線の耐ノイズ性を高めることが逆に、処理後に得られる画像に現れるノイズの影響を増大させる原因になってしまうことが、判明した。この点については、後に、本発明と比較される比較例の説明において詳述する。
　本発明は、このような事情に鑑みてなされたもので、ノイズの影響を低減することができ、より高画質の画像を得ることができる固体撮像装置、及び、これを用いた電子カメラを提供する。
　本発明の第１の態様による固体撮像装置は、２次元状に配置された複数の画素と、前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、ランプ信号及び基準電圧に基づいて前記複数の垂直信号線の信号をそれぞれ処理する複数の信号処理部と、前記複数の信号処理部における前記ランプ信号が入力される第１の入力部を共通に接続し、行方向の一方側において前記ランプ信号が供給される第１の配線と、前記複数の信号処理部における前記基準電圧が入力される第２の入力部を共通に接続し、行方向の前記一方側において前記基準電圧が供給されるとともに行方向の他方側において前記基準電圧が供給されない第２の配線と、を備えたものである。
　本発明の第２の態様による固体撮像装置は、前記第１の態様において、前記各信号処理部は、前記ランプ信号及び前記基準電圧に基づく比較処理を行うコンパレータを有するものである。
　本発明の第３の態様による固体撮像装置は、前記第２の態様において、前記コンパレータは演算増幅器で構成され、前記各信号処理部は、前記コンパレータの非反転入力端子に接続され前記垂直信号線の信号又はこれに応じた信号をサンプリングするサンプリングスイッチと、一方電極が前記非反転入力端子に接続されるとともに他方電極が前記第１の入力部とされた第１の容量と、一方電極が前記コンパレータの反転入力端子に接続されるとともに他方電極が前記第２の入力部とされた第２の容量と、前記反転入力端子と前記コンパレータの出力端子との間をオンオフする帰還スイッチと、を有するものである。
　本発明の第４の態様による固体撮像装置は、前記第３の態様において、（i）前記複数の垂直信号線の信号が基準信号である場合において前記各信号処理部の前記サンプリングスイッチ及び前記帰還スイッチが一旦同時にオンにされてから同時にオフにされている第１の期間において、前記ランプ信号は漸次変化し、（ii）前記第１の期間の後に前記複数の垂直信号線の信号が前記複数の画素のうちの少なくとも１つの画素で光電変換された光情報を含む光信号である場合において前記各信号処理部の前記帰還スイッチがオフに維持されたまま前記各信号処理部の前記サンプリングスイッチが一旦オンにされてからオフにされている第２の期間において、前記ランプ信号は漸次変化し、（iii）前記第１の期間における前記ランプ信号の変化開始時点から前記第１の期間における前記各信号処理部の前記コンパレータの出力部の信号の反転時点までの経過時間に応じたカウント値、及び、前記第２の期間における前記ランプ信号の変化開始時点から前記第２の期間における前記各信号処理部の前記コンパレータの出力部の信号の反転時点までの経過時間に応じたカウント値を得る計時部を、備えたものである。
　本発明の第５の態様による固体撮像装置は、前記第４の態様において、前記計時部は、前記第１の期間における前記ランプ信号の変化開始時点からクロック信号をカウントするとともに前記第２の期間における前記ランプ信号の変化開始時点からクロック信号をカウントするカウンタと、前記各信号処理部に設けられ、前記カウンタのカウント値が入力されて、前記第１の期間における前記コンパレータの出力部の信号の前記反転時点での前記カウント値、及び、前記第２の期間における前記コンパレータの出力部の信号の前記反転時点での前記カウント値をそれぞれ記憶する記憶部とを、有するものである。
　本発明の第６の態様による固体撮像装置は、前記第３の態様において、（i）前記複数の垂直信号線の信号が基準信号である場合において前記各信号処理部の前記サンプリングスイッチ及び前記帰還スイッチが一旦同時にオンにされてから同時にオフにされている第１の期間において、前記ランプ信号は漸次変化し、（ii）前記第１の期間の後に前記複数の垂直信号線の信号が前記複数の画素のうちの少なくとも１つの画素で光電変換された光情報を含む光信号である場合において前記各信号処理部の前記帰還スイッチがオフに維持されたまま前記各信号処理部の前記サンプリングスイッチが一旦オンにされてからオフにされている第２の期間において、前記ランプ信号は漸次変化し、（iii）各信号処理部は、前記第１の期間における前記ランプ信号の変化開始時点から前記第１の期間における前記各信号処理部の前記コンパレータの出力部の信号の反転時点まで、ダウンモード及びアップモードのうちの一方のモードでカウント動作を行うことによってカウント値を取得し、前記第２の期間における前記ランプ信号の変化開始時点から前記第２の期間における前記各信号処理部の前記コンパレータの出力部の信号の反転時点まで、ダウンモード及びアップモードのうちの他方のモードで前記カウント値からカウント動作を行うカウンタを、有するものである。
　本発明の第７の態様による固体撮像装置は、前記第３乃至第６のいずれかの態様において、前記各信号処理部は、前記垂直信号線と前記サンプリングスイッチとの間に設けられた増幅部を有するものである。
　本発明の第８の態様による固体撮像装置は、前記第７の態様において、前記増幅部は、第２の演算増幅器と、前記第２の演算増幅器の反転入力端子に接続された入力容量と、前記第２の演算増幅器の前記反転入力端子と前記第２の演算増幅器の出力端子との間をオンオフする第２の帰還スイッチと、前記第２の演算増幅器の前記反転入力端子と前記第２の演算増幅器の前記出力端子との間に接続された帰還容量と、を有するものである。
　本発明の第９の態様による電子カメラは、前記第１乃至第８のいずれかの態様による固体撮像装置を備えたものである。
　本発明によれば、ノイズの影響を低減することができ、より高画質の画像を得ることができる固体撮像装置、及び、これを用いた電子カメラを提供することができる。
本発明の第１の実施の形態による電子カメラを模式的に示す概略ブロック図である。 図１中の固体撮像装置の概略構成を示す回路図である。 図２中の画素を示す回路図である。 変形例による画素を示す回路図である。 図１中の固体撮像装置の動作の一例を示すタイミングチャートである。 図５中の所定期間の動作を示すタイミングチャートである。 図２中の第１及び第２の配線を構成する配線パターン等の具体例を模式的に示す概略平面図である。 図１中の固体撮像装置を模式的に示す概略平面図である。 比較例による固体撮像装置の概略構成を示す回路図である。 図９中の第１及び第２の配線を構成する配線パターン等を模式的に示す概略平面図である。 図９に示す比較例による固体撮像装置を模式的に示す概略平面図である。 変形例による固体撮像装置を模式的に示す概略平面図である。 本発明の第２の実施の形態による電子カメラで用いられる固体撮像装置の概略構成を示す回路図である。
　以下、本発明による固体撮像装置及び電子カメラについて、図面を参照して説明する。
　［第１の実施の形態］
　図１は、本発明の第１の実施の形態による電子カメラ１を模式的に示す概略ブロック図である。
　本実施の形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による電子カメラは、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラなどにも適用することができる。
　電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部３によってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像装置４の撮像面が配置される。
　固体撮像装置４は、撮像制御部５の指令によって駆動され、デジタルの画像信号を出力する。デジタル信号処理部６は、固体撮像装置４から出力されるデジタルの画像信号に対して、デジタル増幅、色補間処理、ホワイトバランス処理などの画像処理等を行う。デジタル信号処理部６により処理された画像信号は、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部３、撮像制御部５、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部１４が接続される。また、記録部１１には記録媒体１１ａが着脱自在に装着される。
　本実施の形態では、操作部１４のレリーズ釦の半押し操作が行われると、電子カメラ１内のＣＰＵ９は、図示しない焦点検出センサからの検出信号に基づいてデフォーカス量を算出し、このデフォーカス量に応じて合焦状態となるように、レンズ制御部３に撮影レンズ２を調節させる。また、ＣＰＵ９は、予め操作部１４により指令された絞りとなるように、レンズ制御部３に撮影レンズ２を調節させる。そして、操作部１４のレリーズ釦の全押し操作に同期して、ＣＰＵ９が撮像制御部５を介して固体撮像装置４を制御することによって、固体撮像装置４からデジタルの画像信号が読み出される。この画像信号は、デジタル信号処理部６により処理された後に、メモリ７に一旦格納される。その後、ＣＰＵ９は、操作部１４の指令に基づき、メモリ７内の画像信号に対して必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。
　図２は、図１中の固体撮像装置４の概略構成を示す回路図である。本実施の形態では、固体撮像装置４は、ＣＭＯＳ型の固体撮像装置として構成されているが、他のＸＹアドレス型固体撮像装置として構成してもよい。
　図２に示すように、固体撮像装置４は、２次元状に配置された複数の画素２１（図２では、２×３個の画素２を示す。）からなる画素アレイ部２２と、複数の画素２１の列毎に設けられ対応する列の画素２１からの信号を受け取る複数の垂直信号線２３と、各垂直信号線２３に設けられた定電流源２４と、垂直走査回路２５と、ランプ信号Ｖｒａｍｐ及び基準電圧ＧＮＤに基づいて複数の垂直信号線２３の信号をそれぞれ処理する複数のカラム回路（信号処理部）２６と、ランプ信号Ｖｒａｍｐを発生するランプ信号発生回路２７と、カウンタ２８と、制御パルス発生回路２９と、水平走査回路３０と、減算器３１と、出力回路３２とを備えている。
　図３は、図２中の１つの画素２１を示す回路図である。各画素２１は、一般的なＣＭＯＳイメージセンサと同様に、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、前記電荷を受け取って前記電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＡＭＰと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＥＳと、読み出し行を選択するための選択トランジスタＳＥＬとを有し、図３に示すように接続されている。図３において、ＶＤＤは電源電位である。なお、本実施の形態では、画素２１のトランジスタＡＭＰ，ＴＸ，ＲＥＳ，ＳＥＬは、全てｎＭＯＳトランジスタである。
　転送トランジスタＴＸのゲートは行毎に制御線４１に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路２５から供給される。リセットトランジスタＲＥＳのゲートは行毎に制御線４２に共通に接続され、そこには、リセットトランジスタＲＥＳを制御する制御信号φＲＥＳが垂直走査回路２５から供給される。選択トランジスタＳＥＬのゲートは行毎に制御線４３に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路２５から供給される。各制御信号φＴＸを行毎に区別する場合、ｎ行目の制御信号φＴＸは符号φＴＸ（ｎ）で示す。この点は、制御信号φＲＥＳ，φＳＥＬについても同様である。
　各画素２１のフォトダイオードＰＤは、入射光の光量（被写体光）に応じて信号電荷を生成する。転送トランジスタＴＸは、制御信号φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＥＳは、制御信号φＲＥＳのハイレベル期間（電源電位ＶＤＤの期間）にオンし、フローティングディフュージョンＦＤをリセットする。
　増幅トランジスタＡＭＰは、そのドレインが電源電位ＶＤＤに接続され、そのゲートがフローティングディフュージョンＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源２４（図３では図示せず、図２を参照）を負荷とするソースフォロア回路を構成している。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線２３に読み出し信号を出力する。選択トランジスタＳＥＬは、制御信号φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線２３に接続する。
　垂直走査回路２５は、画素２１の行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸをそれぞれ出力し、画素アレイ部２２の行アドレスや垂直走査の周知の制御を行う。この制御によって、各垂直信号線２３には、それに対応する列の画素２の出力信号（アナログ信号）が供給される。
　画素２１の構成は、前述した図３に示す構成に限らない。例えば、画素２１の構成として、図４に示す構成を採用してもよい。図４は、変形例による画素２１を示す回路図である。図４において、図３中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
　図４に示す構成が図３に示す構成と異なる所は、列方向に隣り合う２つの画素２１毎に、当該２つの画素２１が１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有している点である。この変形例では、垂直走査回路２５は、図３に示すような制御信号φＳＥＬ，φＲＥＳ，φＴＸに代えて、図４に示すような制御信号φＳＥＬ，φＲＥＳ，φＴＸ１，φＴＸ２を出力するように構成される。
　図４では、１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有する２つの画素２１（２１－１，２１－２）を、画素ブロックＢＬとして示している。また、図３では、画素ブロックＢＬ内の上側の画素２１－１のフォトダイオードＰＤ及び転送トランジスタＴＸをそれぞれ符号ＰＤ１，ＴＸ１で示し、画素ブロックＢＬ内の下側の画素２１－２のフォトダイオードＰＤ及び転送トランジスタＴＸをそれぞれ符号ＰＤ２，ＴＸ２で示し、両者を区別している。また、転送トランジスタＴＸ１のゲートに供給される制御信号をφＴＸ１とし、転送トランジスタＴＸ２のゲート電極に供給される制御信号をφＴＸ２とし、両者を区別している。なお、図３ではｎは画素行を示しているが、図４ではｎは画素ブロックＢＬの行を示している。画素ブロックＢＬの１行は、画素２１の２行に相当している。
　この変形例では、垂直走査回路２５は、図１中の撮像制御部５からの制御信号を受けて、画素２１の行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸ１，φＴＸ２をそれぞれ出力することで、読み出し動作を実現することができる。
　画素２１の出力信号には、一般的なＣＭＯＳイメージセンサと同様に、所定情報を含む情報信号に相当する光信号と、前記情報信号から差し引くべき基準成分を含む基準信号に相当するダーク信号とがある。前記光信号は、画素２１で光電変換された光情報を含む信号である。具体的には、本実施の形態では、ダーク信号は、フローティングディフュージョンＦＤがリセットされたときに画素２１から出力される信号であり、光信号は、フォトダイオードＦＤの信号電荷がフローティングディフュージョンＦＤに転送されたときに画素２１から出力される信号であり、ダーク信号が重畳された信号である。
　各カラム回路２６は、増幅部５１を有している。本実施の形態では、増幅部５１は、演算増幅器（第２の演算増幅器）ＯＰ、入力容量ＣＡ、帰還容量ＣＧ、及び、クランプ制御信号φＣＡＲＳＴに応じてオンオフするクランプ制御スイッチ（第２の帰還スイッチ）ＣＡＲＳＴを有し、演算増幅器ＯＰの出力端子から、対応する垂直信号線２３の信号に応じた情報信号及び基準信号を出力する。演算増幅器ＯＰの非反転入力端子（＋入力端子）には、電位供給部３３により一定電位Ｖｒｅｆが印加されている。垂直信号線２３が入力容量ＣＡを介して演算増幅器ＯＰの反転入力端子（－入力端子）に接続されている。また、演算増幅器ＯＰの反転入力端子と演算増幅器ＯＰの出力端子との間に、帰還容量ＣＧ及びクランプ制御スイッチＣＡＲＳＴが並列に接続されている。演算増幅器ＯＰは、差動増幅回路等を用いて構成されている。各カラム回路２６のクランプ制御スイッチＣＡＲＳＴの制御入力部は共通して接続され、そこには制御パルス発生回路２９からクランプ制御信号φＣＡＲＳＴが供給される。クランプ制御スイッチＣＡＲＳＴは、クランプ制御信号φＣＡＲＳＴがハイレベルの場合にオンし、クランプ制御信号φＣＡＲＳＴがローレベルの場合にオフする。
　この増幅部５１によれば、信号φＣＡＲＳＴがハイレベルになると、クランプ制御スイッチＣＡＲＳＴがオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにクランプされる。その後、信号φＣＡＲＳＴがローレベルにされてクランプ制御スイッチＣＡＲＳＴがオフした状態において、垂直信号線２３の電圧がΔＶだけ変化すると、演算増幅器ＯＰの出力端子の信号は、｛Ｖｒｅｆ－（ＣＡ／ＣＧ）×ΔＶ｝となる。このように、クランプ制御スイッチＣＡＲＳＴがオフすると、入力容量ＣＡと帰還容量ＣＧの比で反転ゲイン（－ＣＡ／ＣＧ）が得られる。
　後述するように、所定期間だけ一旦φＣＡＲＳＴがハイレベルにされ、垂直信号線２３にダーク信号が出力されているときにφＣＡＲＳＴがローレベルに戻され、その後に、垂直信号線２３に光信号が出力される。以下の説明では、垂直信号線２３にダーク信号が出力されているときにφＣＡＲＳＴをローレベルに戻したときの演算増幅器ＯＰの出力信号もダーク信号呼び、その信号及び電位をＶｄで示す。また、その後に垂直走査回路２５に光信号が出力されたときの演算増幅器ＯＰの出力信号も光信号と呼び、その信号及び電位をＶｓで示す。
　各カラム回路２６における増幅部５１以外の要素が、ランプ信号発生回路２７及びカウンタ２８と共に、ＡＤ変換器を構成している。ランプ信号発生回路２７及びカウンタ２８は、全ての列について共通して１つ設けられている。したがって、本実施の形態では、各垂直信号線２３に対応してそれぞれ１つずつＡＤ変換器が設けられているが、各ＡＤ変換器の構成要素のうちのランプ信号発生回路２７及びカウンタ２８については、全てのＡＤ変換器によって共有されている。ＡＤ変換器の構成及び動作については、後述する。
　水平走査回路３０は、水平走査のための制御信号を各列のカラム回路２６の後述するデータ記憶部５２に供給し、各ＡＤ変換器により得られた各列毎のｍビットの第１及び第２のデジタル値（各カラム回路２６のデータ記憶部５２の独立した記憶領域であるラッチＡ及びラッチＢにそれぞれ記憶されたカウント値）を、順次ｍビットの第１及び第２の水平信号線３４，３５を介して減算器３１に送出させる。減算器３１は、受け取った第１及び第２のデジタル値の差分を取り、その差分を示すｍビットのデジタル値を取得し、これを出力回路３２に送出させる。出力回路３２は、受け取ったデジタル値を、例えばパラレル－シリアル変換してシリアルデジタル信号として、外部（図１中のデジタル信号処理部６）へ出力させる。
　制御パルス発生回路２９は、図１中の撮像制御部５から受け取った図示しないマスタークロックに基づいて、垂直走査回路２５、ＡＤ変換器及び水平走査回路３０などの各動作に必要なクロック信号やタイミング信号を生成し、これらの信号を該当する回路部分に供給する。
　図２中のＡＤ変換器（ランプ信号発生回路２７、カウンタ２８、及び、カラム回路２６における増幅部５１以外の部分）の構成及びその作用を除いて、本実施の形態における固体撮像装置４の基本的な動作は、従来の一般的なＣＭＯＳイメージセンサと同様である。
　ランプ信号発生回路２７は、制御パルス発生回路２９からの信号に基づいて、後述する図６に示すようなランプ信号Ｖｒａｍｐを発生する。ランプ信号発生回路２７の構成は何ら限定されず、例えば、カウンタ２８のカウント値をＤＡ変換するＤＡ変換器を用いた構成を採用してもよいし、他の周知の種々の構成を採用してもよい。
　カウンタ２８は、制御パルス発生回路２９からの指令を受けて、カウント動作の開始及び停止を行い、カウント動作中に、制御パルス発生回路２９からのクロック信号をカウントし、ｎビットの信号線３６を介してｎビットのカウント値を各カラム回路２６の後述するデータ記憶部５２に供給する。
　各カラム回路２６は、ランプ信号Ｖｒａｍｐ及び基準電圧ＧＮＤに基づく比較処理を行うコンパレータＣＯＭを有している。コンパレータＣＯＭは、演算増幅器で構成されている。各カラム回路２６は、コンパレータＣＯＭの非反転入力端子に接続され増幅部５１の演算増幅器ＯＰの出力信号（垂直走査回路２５に光信号３の信号に応じた信号）をサンプリングするサンプリングスイッチＳＷ１と、一方電極がコンパレータＣＯＭの非反転入力端子に接続されるとともに他方電極にランプ信号Ｖｒａｍｐが入力される第１の容量Ｃ１と、一方電極がコンパレータＣＯＭの反転入力端子に接続されるとともに他方電極に基準電圧ＧＮＤが入力される第２の容量Ｃ２と、コンパレータＣＯＭの反転入力端子とコンパレータの出力端子との間をオンオフする帰還スイッチＳＷ２と、を有している。
　本実施の形態では、各カラム回路２６の第１の容量Ｃ１の前記他方電極が、ランプ信号Ｖｒａｍｐが入力されるカラム回路２６の第１の入力部となっている。各カラム回路２６の第１の容量Ｃ１の前記他方電極（第１の入力部）は、第１の配線６１によって共通に接続され、そこにはランプ信号発生回路２７からランプ信号Ｖｒａｍｐが供給される。また、各カラム回路２６の第２の容量Ｃ２の前記他方電極が、基準電圧ＧＮＤが入力されるカラム回路２６の第２の入力部となっている。各カラム回路２６の第２の容量Ｃ２の前記他方電極（第２の入力部）は、第２の配線６２によって共通に接続され、そこには基準電圧ＧＮＤが供給される。本実施の形態では、この基準電圧として接地電位ＧＮＤが供給されるが、その基準電圧として他の一定電位を供給してもよい。第１及び第２の配線６１，６２やそれらに対するランプ信号Ｖｒａｍｐ及び基準電圧ＧＮＤの供給状況については、後に詳述する。
　各カラム回路２６のサンプリングスイッチＳＷ１の制御入力部は共通して接続され、そこには制御パルス発生回路２９から制御信号φＳＰＬが供給される。サンプリングスイッチＳＷ１は、制御信号φＳＰＬがハイレベルの場合にオンし、制御信号φＳＰＬがローレベルの場合にオフする。
　各カラム回路２６の帰還スイッチＳＷ２の制御入力部は共通して接続され、そこには制御パルス発生回路２９から制御信号φＡＤＣが供給される。帰還スイッチＳＷ２は、制御信号φＡＤＣがハイレベルの場合にオンし、制御信号φＡＤＣがローレベルの場合にオフする。
　各カラム回路２６は、データ記憶部５２を有している。データ記憶部５２は、内部に独立した記憶領域としてのそれぞれｎビットの、ラッチＡとラッチＢとを有している。データ記憶部５２は、コンパレータＣＯＭの出力信号Ｖｏｕｔをラッチ指令信号として受け、コンパレータＣＯＭの出力信号Ｖｏｕｔが反転した時点でカウンタ２８から信号線３６を介して供給されているカウント値をラッチする。このとき、データ記憶部５２は、制御パルス発生回路２９からの制御信号φＬＣＨ（ラッチＡ，Ｂのいずれに記憶させるかを指令する信号）に従って、後述する図６中の第１の期間ｔ１１－ｔ１２におけるコンパレータＣＯＭの出力信号Ｖｏｕｔの反転時点でのカウント値をラッチＡに記憶し、後述する図６中の第２の期間ｔ１７－ｔ１８におけるコンパレータＣＯＭの出力信号Ｖｏｕｔの反転時点でのカウント値をラッチＢに記憶する。
　カウンタ２８は、制御パルス発生回路２９からの指令によって、図６中の第１の期間ｔ１１－ｔ１２におけるランプ信号Ｖｒａｍｐの変化開始時点ｔ１１からカウント動作を開始するとともに、図６中の第２の期間ｔ１７－ｔ１８におけるランプ信号Ｖｒａｍｐの変化開始時点ｔ１７からカウント動作を開始する。したがって、データ記憶部５２のラッチＡ，Ｂに記憶されたカウント値は、ランプ信号Ｖｒａｍｐの変化開始時点ｔ１１，ｔ１７からコンパレータＣＯＭの出力信号Ｖｏｕｔの反転時点までの各経過時間を示す。このように、データ記憶部５２及びカウンタ２８は、それらの経過時間に応じたカウント値をそれぞれ得る計時部を構成している。データ記憶部５２は、水平走査回路３０からの制御信号を受けて、ラッチＡ，Ｂにそれぞれ記憶しているカウント値を、ｍビットのデジタル値に変換してｍビットの水平信号線３４，３５をそれぞれ介して減算器３１に送出させる。
　図５は、本実施の形態における固体撮像装置４の動作の一例を示すタイミングチャートである。動作を開始すると、メカニカルシャッタ（図示せず）が所定期間（露光期間）Ｔ０開かれた後、１行目の読み出し期間、２行目の読み出し期間、・・・、ｎ行目の読み出し期間、・・・が行われ、１行目から最終行まで１行ずつ順次読み出し動作が繰り返される。各行の読み出し期間（１水平期間）は、当該行の垂直転送期間（ＡＤ変換期間を含む）とこれに引き続く当該行の水平転送期間（水平走査期間）とからなる。図５において、Ｔ１は１行目の読み出し期間の垂直転送期間、Ｔ２は２行目の読み出し期間の垂直転送期間、Ｔｎはｎ行目の読み出し期間の垂直転送期間を示している。図５に示すように、各行の読み出し期間の垂直転送期間において、当該行の制御信号φＳＥＬがハイレベルにされ、当該行の画素２１の選択トランジスタＳＥＬがオンする。
　図６は、図４中のｎ行目の読み出し期間の垂直転送期間Ｔｎの動作を示すタイミングチャートである。垂直転送期間Ｔｎは、時点ｔ１で開始し、時点ｔ１８で終了する。
　時点ｔ１後の時点ｔ２まで、制御信号φＲＥＳ（ｎ）がハイレベルに維持されて、ｎ行目の画素２１のリセットトランジスタＲＥＳがオン状態に維持される。時点ｔ２で、制御信号φＲＥＳ（ｎ）がローレベルにされ、ｎ行目の画素２１のリセットトランジスタＲＥＳがオフにされる。リセットトランジスタＲＥＳのオフ状態は、時点ｔ１６まで維持される。時点ｔ２から時点ｔ３までの期間において、制御信号φＣＡＲＳＴがハイレベルにされ、時点ｔ３以降は制御信号φＣＡＲＳＴがローレベルにされる。その結果、時点ｔ３から後述する時点ｔ８までの期間において、増幅部５１の出力信号はダーク信号Ｖｄとなる。
　時点ｔ１後の時点ｔ９まで、ランプ信号Ｖｒａｍｐは、接地電位ＧＮＤとなっている。もっとも、接地電位ＧＮＤに代えて、他の一定電位にしてもよい。
　時点ｔ４から時点ｔ７までの期間において、制御信号φＡＤＣがハイレベルにされて帰還スイッチＳＷ２がオンし、コンパレータＣＯＭはボルテージフォロワとして機能する。時点ｔ７以降は、制御信号φＡＤＣがローレベルにされて帰還スイッチＳＷ２がオフし、コンパレータＣＯＭは、コンパレータとして機能する。時点ｔ４後の時点ｔ５から時点ｔ７前の時点ｔ６までの期間において、制御信号φＳＰＬがハイレベルにされてサンプリングスイッチＳＷ１がオンにされる。時点ｔ６以降は時点ｔ１４まで、制御信号φＳＰＬがローレベルに維持される。
　期間ｔ５－ｔ６において、サンプリングスイッチＳＷ１がオンであるので、増幅部５１から出力されているダーク信号Ｖｄが、第１の容量Ｃ１にサンプリングされて蓄積され、コンパレータＣＯＭの非反転入力端子にダーク信号Ｖｄが供給された状態となる。第１の容量Ｃ１に蓄積されるダーク信号Ｖｄのレベルは時点ｔ６で定まり、このレベルは時点ｔ６以降も維持される。また、期間ｔ５－ｔ７において、ダーク信号Ｖｄは、ボルテージフォロワとして機能するコンパレータＣＯＭの非反転入力端子に供給されるので、ダーク信号Ｖｄは、サンプリングスイッチＳＷ１→ボルテージフォロワ動作時のコンパレータＣＯＭ→帰還スイッチＳＷ２の経路で第２の容量Ｃ２にもサンプリングされる。このとき、コンパレータＣＯＭのオフセットＶｏｆｆが乗ったダーク信号（Ｖｄ＋Ｖｏｆｆ）が第２の容量Ｃ２に蓄積され、これがコンパレータＣＯＭの反転入力端子に供給された状態となる。第２の容量Ｃ２に蓄積されるダーク信号（Ｖｄ＋Ｖｏｆｆ）のレベルは時点ｔ７で定まり、このレベルは時点ｔ７以降も維持される。
　時点ｔ７後の時点ｔ８から時点ｔ１０までの期間において、ｎ行目の制御信号φＴＸ（ｎ）が一旦ハイレベルにされてｎ行目の画素２１の転送トランジスタＴＸがオンする。これにより、増幅部５１の出力信号は光信号Ｖｓとなる。このとき、サンプリングスイッチＳＷ１はオフしているので、増幅部の出力信号は容量Ｃ１，Ｃ２におけるダーク信号Ｖｄのサンプリング状態に影響を与えない。
　ランプ信号Ｖｒａｍｐは、時点ｔ７後の時点ｔ９において接地電位ＧＮＤから所定電位に立ち上げられ、時点ｔ９から時点ｔ１１までその所定電位に維持され、時点ｔ１１から時点ｔ１２まで経過時間に比例して漸次低下していき、時点ｔ１２の電位を時点ｔ１３まで維持し、時点ｔ１３で元の接地電位ＧＮＤに戻され、時点ｔ１６まで接地電位ＧＮＤに維持されている。なお、時点ｔ１１でのランプ信号Ｖｒａｍｐのレベルを持ち上げているのは、ダーク信号Ｖｄがゼロレベルに近くてもＡＤ変換精度を高めるためである。
　今、ランプ信号Ｖｒａｍｐが接地電位ＧＮＤから変化している期間ｔ９－ｔ１３について考えると、この期間では、第１の容量Ｃ１にはダーク信号Ｖｄが蓄積されていることから、コンパレータＣＯＭの非反転入力端子にはランプ信号Ｖｒａｍｐとダーク信号Ｖｄとの重畳信号（Ｖｄ＋Ｖｒａｍｐ）が供給される一方で、コンパレータＣＯＭの反転入力端子にはオフセットＶｏｆｆが乗ったダーク信号（Ｖｄ＋Ｖｏｆｆ）が供給されることになる。コンパレータＣＯＭの非反転入力端子の入力信号が、コンパレータＣＯＭの反転入力端子の入力信号と一致した時点で、コンパレータＣＯＭの出力信号Ｖｏｕｔが反転する。したがって、ランプ信号ＶｒａｍｐがオフセットＶｏｆｆと一致した時点で、コンパレータＣＯＭの出力信号Ｖｏｕｔが反転する。このため、ランプ信号Ｖｒａｍｐの変化開始時点ｔ１１からコンパレータＣＯＭの出力信号Ｖｏｕｔの反転時点までの経過時間は、オフセットＶｏｆｆを示すものとなる。この経過時間（すなわち、オフセットＶｏｆｆ）を示すカウント値がデータ記憶部５２のラッチＡに記憶される。
　期間ｔ１１－ｔ１２は、増幅部５１の出力信号がダーク信号Ｖｄである場合（ひいては、垂直信号線２３の信号がダーク信号（基準信号）である場合）において各カラム回路２６のサンプリングスイッチＳＷ１及び帰還スイッチＳＷ２が期間ｔ５－ｔ６で一旦同時にオンにされてから同時にオフにされている期間のうち、ランプ信号Ｖｒａｍｐが漸次変化する第１の期間となっている。第１の期間ｔ１１－ｔ１２の長さは、ダーク信号Ｖｄの可変範囲を考慮して、第１の期間ｔ１１－ｔ１２内において確実にコンパレータＣＯＭの出力信号Ｖｏｕｔが反転するように、かつ、無駄に長期間とならないように、設定されている。
　時点ｔ１３後の時点ｔ１４から時点ｔ１５までの期間において、制御信号φＳＰＬがハイレベルにされてサンプリングスイッチＳＷ１がオンにされる。時点ｔ１５以降は、制御信号φＳＰＬがローレベルに維持される。
　期間ｔ４－ｔ１５において、サンプリングスイッチＳＷ１がオンであるので、増幅部５１から出力されている光信号Ｖｓが、第１の容量Ｃ１にサンプリングされて蓄積される。第１の容量Ｃ１に蓄積される光信号Ｖｓのレベルは時点ｔ１５で定まり、このレベルは時点ｔ１５以降も維持される。一方、コンパレータＣＯＭのオフセットＶｏｆｆが乗ったダーク信号（Ｖｄ＋Ｖｏｆｆ）は、第２の容量Ｃ２に蓄積されたままであり、コンパレータＣＯＭの反転入力端子に供給された状態のままである。
　ランプ信号Ｖｒａｍｐは、時点ｔ１５後の時点ｔ１６において接地電位ＧＮＤから所定電位に立ち上げられ、時点ｔ６から時点ｔ１７までその所定電位に維持され、時点ｔ１７から時点ｔ１８まで経過時間に比例して漸次低下していき、時点ｔ１８で元の接地電位ＧＮＤに戻されている。なお、時点ｔ１７でのランプ信号Ｖｒａｍｐのレベルを持ち上げているのは、ダーク信号Ｖｄがゼロレベルに近くてもＡＤ変換精度を高めるためである。
　今、ランプ信号Ｖｒａｍｐが接地電位ＧＮＤから変化している期間ｔ１６－ｔ１８について考えると、この期間では、第１の容量Ｃ１には光信号Ｖｓが蓄積されていることから、コンパレータＣＯＭの非反転入力端子にはランプ信号Ｖｒａｍｐと光信号Ｖｓとの重畳信号（Ｖｓ＋Ｖｒａｍｐ）が供給される一方で、コンパレータＣＯＭの反転入力端子にはオフセットＶｏｆｆが乗ったダーク信号（Ｖｄ＋Ｖｏｆｆ）が供給されることになる。コンパレータＣＯＭの非反転入力端子の入力信号が、コンパレータＣＯＭの反転入力端子の入力信号と一致した時点で、コンパレータＣＯＭの出力信号Ｖｏｕｔが反転する。したがって、ランプ信号Ｖｒａｍｐが（Ｖｄ－Ｖｓ＋Ｖｏｆｆ）と一致した時点で、コンパレータＣＯＭの出力信号Ｖｏｕｔが反転する。このため、ランプ信号Ｖｒａｍｐの変化開始時点ｔ１７からコンパレータＣＯＭの出力信号Ｖｏｕｔの反転時点までの経過時間は、（Ｖｄ－Ｖｓ＋Ｖｏｆｆ）を示すものとなる。この経過時間（すなわち、（Ｖｄ－Ｖｓ＋Ｖｏｆｆ））を示すカウント値がデータ記憶部５２のラッチＢに記憶される。
　期間ｔ１７－ｔ１８は、第１の期間ｔ１１－ｔ１２の後に増幅部５１の出力信号が光信号Ｖｓである場合（ひいては、垂直信号線２３の信号が光信号である場合）において各カラム回路２６の帰還スイッチＳＷ２がオフに維持されたまま各カラム回路２６のサンプリングスイッチＳＷ１が期間ｔ１４－ｔ１５で一旦オンにされてからオフにされている期間のうち、ランプ信号Ｖｒａｍｐが漸次変化する第２の期間となっている。第２の期間ｔ１７－ｔ１８の長さは、光信号Ｖｓの可変範囲を考慮して、第２の期間ｔ１７－ｔ１８内において確実にコンパレータＣＯＭの出力信号Ｖｏｕｔが反転するように、かつ、無駄に長期間とならないように、設定されている。
　ｎ行目の読み出し期間の垂直転送期間Ｔｎが終了すると、引き続いてｎ行目の読み出し期間の水平転送期間となる。この水平転送期間において、水平走査回路３０は、制御パルス発生回路２９からの制御信号に従って、水平走査を行い、各列のカラム回路２６の後述するデータ記憶部５２のラッチＡ及びラッチＢにそれぞれ記憶された第１及び第２のカウント値を順次ｍビットの第１及び第２の水平信号線３４，３５を介して減算器３１に送出させる。減算器３１は、受け取った第１及び第２のデジタル値の差分（光信号Ｖｓとダーク信号Ｖｄとの差分に相当）を取り、その差分を示すｍビットのデジタル値を取得し、これを出力回路３２に送出させる。出力回路３２は、受け取ったデジタル値を、所定の信号形式の信号に変換し、画像データとして外部（図１中のデジタル信号処理部６）へ出力させる。
　なお、減算器３１を取り除き、第１及び第２のデジタル値をそれぞれ出力回路３２を介して図１中のデジタル信号処理部６へ出力し、デジタル信号処理部６で前記第１及び第２のデジタル値の差分を取るようにしてもよい。
　以上、ｎ行目の読み出し期間について説明したが、他の行の読み出し期間の動作も、ｎ行目の読み出し期間の動作と同様である。
　なお、以上説明した動作例では、各行の読み出し期間（１水平期間）が重複することなく順次行われるものとした。しかしながら、これに限らず、ある行の読み出し期間と次の行の読み出し期間とを一部重複させることも可能である。この場合、例えば、図６において、制御信号φＳＥＬ（ｎ）を時点ｔ１６以降ローレベルにし、時点ｔ１６よりも若干後の時点から、次のｎ＋１行目の読み出し期間を開始させてもよい。
　ところで、本実施の形態では、図２に示すように、ランプ信号発生回路２７は固体撮像装置４における行方向の一方側（図２中の左側）に配置され、各カラム回路２６の第１の容量Ｃ１の前記他方電極（第１の入力部）を共通に接続する第１の配線６１の図２中左側に、ランプ信号Ｖｒａｍｐが供給されている。また、本実施の形態では、各カラム回路２６の第２の容量Ｃ２の前記他方電極（第２の入力部）を共通に接続する第２の配線６２の図２中左側に、基準電圧ＧＮＤが供給され、第２の配線６２の図２中右側には基準電圧ＧＮＤが供給されていない。
　図７は、図２中の第１及び第２の配線６１，６２を構成する配線パターン６１ａ，６１ｂ，６２ａ，６２ｂ等の具体例を模式的に示す概略平面図である。図７中の左右は図２中の左右と一致し、図７中の左右方向は画素２１の行方向と一致している。
　図７に示す例では、第１の配線６１は、行方向（図７中の左右方向）に延びた主配線パターン６１ａと、コンタクト部６１ｃによって主配線パターン６１ａに接続され列方向（図７中の上下方向）に延びて各カラム回路２６の第１の容量Ｃ１に接続される副配線パターン６１ｂとから構成されている。図７では、副配線パターン６１ｂの階層は主配線パターン６１ａの階層と異なるので、副配線パターン６１ｂを破線で示している。主配線パターン６１ａの図７中の左側がランプ信号発生回路２７に接続され、主配線パターン６１ａの図７中の左側にランプ信号Ｖｒａｍｐが供給される。
　図７に示す例では、第２の配線６２は、行方向（図７中の左右方向）に延びた主配線パターン６２ａと、コンタクト部６２ｃによって主配線パターン６２ａに接続され列方向（図７中の上下方向）に延びて各カラム回路２６の第２の容量Ｃ２に接続される副配線パターン６２ｂとから構成されている。図７では、副配線パターン６２ｂの階層は主配線パターン６２ａの階層と異なるので、副配線パターン６２ｂを破線で示している。主配線パターン６２ａの図７中の左側が接地電圧ＧＮＤ供給用の電極パッド６３ｄに接続され、主配線パターン６２ａの図７中の左側に基準電圧ＧＮＤが供給される。一方、主配線パターン６２ａの図７中の右側には電極パッドは接続されていない。
　図８は、図１中の固体撮像装置４（すなわち、図２に示す固体撮像装置４）を模式的に示す概略平面図である。固体撮像装置４は、図２に示す回路を搭載したチップ７１と、開口７２ａを有しチップ７１を収容した凹形状のパッケージ本体７２と、所定の光透過特性を有し開口７２ａを封止する蓋体７３とを有している。
　図８に示すように、チップ７１には、電極パッド６３ａ～６３ｇが形成されている。図８中の電極パッド６３ｄは、図７中の接地電圧ＧＮＤ供給用の電極パッド６３ｄを示している。
　パッケージ本体７２には、内部端子７３ａ～７３ｈ、及び、これらにそれぞれ１対１に電気的に接続された外部端子７４ａ～７４ｈが設けられている。内部端子７３ａ～７３ｇとチップ７１の電極パッド６３ａ～６３ｇとの間がそれぞれ、ボンディングワイヤ７５によって電気的に接続されている。本例では、内部端子７３ｈ及び外部端子７４ｈは、予備として使用されていない。勿論、内部端子７３ｈ及び外部端子７４ｈを、何らかの信号を内外間で授受するために用いてもよい。
　図９は、比較例による固体撮像装置１０４の概略構成を示す回路図であり、図２に対応している。図１０は、図９中の第１及び第２の配線６１，６２を構成する配線パターン６１ａ，６１ｂ，６２ａ，６２ｂ等を模式的に示す概略平面図であり、図７に対応している。図１１は、図９に示す比較例による固体撮像装置１０４を模式的に示す概略平面図であり、図８に対応している。図９乃至図１１において、図２、図７及び図８中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
　この比較例による固体撮像装置１０４が本実施の形態の固体撮像装置４と異なる所は、以下に説明する点である。
　図２及び図９に示すように、本実施の形態の固体撮像装置４では、第２の配線６２の図２中右側には基準電圧ＧＮＤが供給されていないのに対し、比較例による固体撮像装置１０４では、第２の配線６２の耐ノイズ性を高めるべく、第２の配線６２の図９中の左側のみならず図９中の右側においても基準電圧ＧＮＤが供給されている。
　これを実現するため、図７及び図１０に示すように、本実施の形態の固体撮像装置４では、第２の配線６２の主配線パターン６２ａの図７中の右側には電極パッドが接続されていないのに対し、比較例による固体撮像装置１０４では、第２の配線６２の主配線パターン６２ａの図７中の右側には接地電圧ＧＮＤ供給用の電極パッド６３ｈが接続されている。また、図８及び図９に示すように、本実施の形態の固体撮像装置４では、チップ７１に電極パッド６３ｈが設けられておらずに内部端子７３ｈ及び外部端子７４ｈが予備として使用されていないのに対し、比較例による固体撮像装置１０４では、チップ７１に電極パッド６３ｈが設けられて電極パッド６３ｈと内部端子７３ｈとの間がボンディングワイヤ７５によって電気的に接続され、外部端子７４ｈから内部端子７３ｈ介して電極パッド６３ｈに接地電圧ＧＮＤが供給されるようになっている。
　比較例においても本実施の形態においても、第１の配線６１の図中左側にランプ信号発生回路２７からランプ信号Ｖｒａｍｐが供給されるので、外乱等により第１の配線６１にノイズが乗ると、第１の配線６１の図中左側のノイズレベルは比較的小さく、第１の配線６１の図中右側のノイズレベルは比較的大きく、第１の配線６１の図中左右中央のノイズレベルは中程度となる。
　これに対し、比較例では、第２の配線６２の図中左側及び右側の両側において基準電圧ＧＮＤが供給されるので、外乱等により第２の配線６２にノイズが乗ると、第２の配線６２の図中左側のノイズレベルは比較的小さく、第２の配線６２の図中右側のノイズレベルも比較的小さく、第２の配線６２の図中左右中央のノイズレベルは中程度となる。したがって、比較例では、第２の配線６２におけるノイズレベルの分布状況が第１の配線６１におけるノイズの分布状況と異なってしまい、第１の配線６１の図中右側のノイズレベルと第２の配線６２の図中右側のノイズレベルとの差が大きくなる。このため、比較例では、図中右側の列のカラム回路２６において、ランプ信号Ｖｒａｍｐに乗るノイズのレベルと基準電圧ＧＮＤに乗るノイズのレベルとの差、ひいては、ＡＤ変換のためにコンパレータＣＯＭで比較される２つの信号（コンパレータＣＯＭの非反転入力端子に入力される信号とコンパレータＣＯＭの反転入力端子に入力される信号）にそれぞれ乗るノイズのレベルの差が大きくなる。よって、比較例では、図中右側の列のカラム回路２６では、ＡＤ変換のためのコンパレータＣＯＭによる比較結果の誤差が大きくなり、ＡＤ変換誤差が大きくなる。その結果、得られる画像において、そのノイズの影響を受けた縦筋が現れてしまい、画質が低下してしまう。
　一方、本実施の形態では、第２の配線６２の図中左側において基準電圧ＧＮＤが供給され第２の配線６２の図中右側において基準電圧ＧＮＤが供給されないので、外乱等により第２の配線６２にノイズが乗ると、第２の配線６２の図中左側のノイズレベルは比較的小さく、第２の配線６２の図中右側のノイズレベルは比較的大きく、第２の配線６２の図中左右中央のノイズレベルは中程度となる。したがって、本実施の形態では、第２の配線６２におけるノイズレベルの分布状況が第１の配線６１におけるノイズの分布状況と同様となり、図中の左側や左右中央のみならず右側においても、第１の配線６１のノイズレベルと第２の配線６２のノイズレベルとの差が小さくなる。このため、本実施の形態では、図中いずれの列のカラム回路２６においても、ＡＤ変換のためにコンパレータＣＯＭで比較される２つの信号（コンパレータＣＯＭの非反転入力端子に入力される信号とコンパレータＣＯＭの反転入力端子に入力される信号）にそれぞれ乗るノイズのレベルの差が小さくなる。よって、本実施の形態では、いずれの列のカラム回路２６においても、ランプ信号Ｖｒａｍｐに乗るノイズのレベルと基準電圧ＧＮＤに乗るノイズのレベルとの差、ひいては、ＡＤ変換のためのコンパレータＣＯＭによる比較結果の誤差が小さくなり、ＡＤ変換誤差が小さくなる。その結果、本実施の形態では、得られる画像において、そのノイズの影響を受けた縦筋が低減され、画質が向上する。
　図１２は、本実施の形態において固体撮像装置４に代えて用いることができる変形例による固体撮像装置２０４を模式的に示す概略平面図であり、図８及び図１１に対応している。
　この固体撮像装置２０４は、比較例による固体撮像装置１０４において電極パッド６３ｈと内部端子７３ｈとの間のボンディングワイヤ７５を取り除いたものであり、他の点は比較例による固体撮像装置１０４と全く同一である。この固体撮像装置２０４によっても、図２に示す第２の配線６２に対する基準電圧ＧＮＤの供給状況を実現することができる。
　また、本発明では、比較例による固体撮像装置１０４であっても、その用い方によっては、固体撮像装置４に代えて用いることができる。すなわち、比較例による固体撮像装置１０４を用いる場合には、固体撮像装置４を搭載する配線板等において、外部端子７４ｈを基準電圧ＧＮＤの箇所に接続せずに電気的に浮かすことで、図２に示す第２の配線６２に対する基準電圧ＧＮＤの供給状況を実現することができる。
　［第２の実施の形態］
　図１３は、本発明の第２の実施の形態による電子カメラで用いられる固体撮像装置３０４の概略構成を示す回路図であり、図２に対応している。図１３において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
　本実施の形態による電子カメラが第１の実施の形態による電子カメラ１と異なる所は、固体撮像装置４に代えて、固体撮像装置３０４が用いられている点である。固体撮像装置３０４が固体撮像装置４と異なる所は、以下に説明する点である。
　固体撮像装置３０４では、図１３に示すように、図２中の各カラム回路２６においてデータ記憶部５２に代えてアップダウンカウンタ８１が設けられ、カウンタ２８及び減算器３１が取り除かれ、水平信号線３４，３５に代えて水平信号線８２が設けられている。
　本実施の形態では、各カラム回路２６のアップダウンカウンタ８１には、制御パルス発生回路２９から、アップダウンカウンタ８１がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号φＵＤが入力されている。また、アップダウンカウンタ８１には、制御パルス発生回路２９からカウントクロックφＣＬＫも入力されている。制御信号φＵＤ及びカウントクロックφＣＬＫはそれぞれ、各カラム回路２６のアップダウンカウンタ８１に共通して入力される。さらに、アップダウンカウンタ８１には、対応するコンパレータＣＯＭの出力信号も入力されている。
　アップダウンカウンタ８１は、ｎ行目の読み出し期間の垂直転送期間Ｔｎにおいて、第１の期間ｔ１１－ｔ１２におけるランプ信号Ｖｒａｍｐの変化開始時点ｔ１１から第１の期間ｔ１１－ｔ１２におけるコンパレータＣＯＭの出力信号Ｖｏｕｔの反転時点まで、ダウンカウントモード及びアップカウントモードのうちの一方のモードでカウントクロックφＣＬＫをカウントし、その反転時点でのカウント値を保持する。また、アップダウンカウンタ８１は、ｎ行目の読み出し期間の垂直転送期間Ｔｎにおいて、第２の期間ｔ１７－ｔ１８におけるランプ信号Ｖｒａｍｐの変化開始時点ｔ１７から第２の期間ｔ１７－ｔ１８におけるコンパレータＣＯＭの出力信号Ｖｏｕｔの反転時点まで、ダウンカウントモード及びアップカウントモードのうちの他方のモードで、先に保持されていたカウント値からカウントクロックφＣＬＫをカウントし、その反転時点でのカウント値を保持する。この保持されたカウント値は、前記第１の実施の形態において、データ記憶部５２のラッチＡに記憶されたカウント値とデータ記憶部５２のラッチＢに記憶されたカウント値の差分と等価である。
　ｎ行目の読み出し期間の垂直転送期間Ｔｎが終了すると、引き続いてｎ行目の読み出し期間の水平転送期間となる。この水平転送期間において、水平走査回路３０は、制御パルス発生回路２９からの制御信号に従って、水平走査を行い、各列のカラム回路２６のアップダウンカウンタ８１に保持されているカウント値を順次ｍビットの水平信号線８２を介して出力回路３２に送出させる。出力回路３２は、受け取ったデジタル値を、所定の信号形式の信号に変換し、画像データとして外部（図１中のデジタル信号処理部６）へ出力させる。
　以上、ｎ行目の読み出し期間について説明したが、他の行の読み出し期間の動作も、ｎ行目の読み出し期間の動作と同様である。
　本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
　なお、固体撮像装置４に対する前述の変形例と同様の変形を、本実施の形態における固体撮像装置３０４に対して適用してもよい。
　以上、本発明の各実施の形態及びその変形例について説明したが、本発明はこれらに限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
　例えば、前記第１及び第２の実施の形態において、各カラム回路２６において増幅部５１に代わる増幅部として単なる反転増幅器を用いてもよい。また、例えば、各カラム回路２６においてにおいて、増幅部５１を取り除いて、垂直信号線２３をサンプリングスイッチＳＷ１に直接に接続してもよい。
　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特許出願２０１２年第０４２２９３号（２０１２年２月２８日出願）

Claims (9)

  1. 　２次元状に配置された複数の画素と、
    　前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、
    　ランプ信号及び基準電圧に基づいて前記複数の垂直信号線の信号をそれぞれ処理する複数の信号処理部と、
    　前記複数の信号処理部における前記ランプ信号が入力される第１の入力部を共通に接続し、行方向の一方側において前記ランプ信号が供給される第１の配線と、
    　前記複数の信号処理部における前記基準電圧が入力される第２の入力部を共通に接続し、行方向の前記一方側において前記基準電圧が供給されるとともに行方向の他方側において前記基準電圧が供給されない第２の配線と、
    　を備えた固体撮像装置。
  2. 　前記各信号処理部は、前記ランプ信号及び前記基準電圧に基づく比較処理を行うコンパレータを有する請求項１記載の固体撮像装置。
  3. 　前記コンパレータは演算増幅器で構成され、
    　前記各信号処理部は、前記コンパレータの非反転入力端子に接続され前記垂直信号線の信号又はこれに応じた信号をサンプリングするサンプリングスイッチと、一方電極が前記非反転入力端子に接続されるとともに他方電極が前記第１の入力部とされた第１の容量と、一方電極が前記コンパレータの反転入力端子に接続されるとともに他方電極が前記第２の入力部とされた第２の容量と、前記反転入力端子と前記コンパレータの出力端子との間をオンオフする帰還スイッチと、を有する、
    　請求項２記載の固体撮像装置。
  4. 　前記複数の垂直信号線の信号が基準信号である場合において前記各信号処理部の前記サンプリングスイッチ及び前記帰還スイッチが一旦同時にオンにされてから同時にオフにされている第１の期間において、前記ランプ信号は漸次変化し、
    　前記第１の期間の後に前記複数の垂直信号線の信号が前記複数の画素のうちの少なくとも１つの画素で光電変換された光情報を含む光信号である場合において前記各信号処理部の前記帰還スイッチがオフに維持されたまま前記各信号処理部の前記サンプリングスイッチが一旦オンにされてからオフにされている第２の期間において、前記ランプ信号は漸次変化し、
    　前記第１の期間における前記ランプ信号の変化開始時点から前記第１の期間における前記各信号処理部の前記コンパレータの出力部の信号の反転時点までの経過時間に応じたカウント値、及び、前記第２の期間における前記ランプ信号の変化開始時点から前記第２の期間における前記各信号処理部の前記コンパレータの出力部の信号の反転時点までの経過時間に応じたカウント値を得る計時部を、備えた、
    　請求項３記載の固体撮像装置。
  5. 　前記計時部は、前記第１の期間における前記ランプ信号の変化開始時点からクロック信号をカウントするとともに前記第２の期間における前記ランプ信号の変化開始時点からクロック信号をカウントするカウンタと、前記各信号処理部に設けられ、前記カウンタのカウント値が入力されて、前記第１の期間における前記コンパレータの出力部の信号の前記反転時点での前記カウント値、及び、前記第２の期間における前記コンパレータの出力部の信号の前記反転時点での前記カウント値をそれぞれ記憶する記憶部とを、有する、
    　請求項４記載の固体撮像装置。
  6. 　前記複数の垂直信号線の信号が基準信号である場合において前記各信号処理部の前記サンプリングスイッチ及び前記帰還スイッチが一旦同時にオンにされてから同時にオフにされている第１の期間において、前記ランプ信号は漸次変化し、
    　前記第１の期間の後に前記複数の垂直信号線の信号が前記複数の画素のうちの少なくとも１つの画素で光電変換された光情報を含む光信号である場合において前記各信号処理部の前記帰還スイッチがオフに維持されたまま前記各信号処理部の前記サンプリングスイッチが一旦オンにされてからオフにされている第２の期間において、前記ランプ信号は漸次変化し、
    　各信号処理部は、前記第１の期間における前記ランプ信号の変化開始時点から前記第１の期間における前記各信号処理部の前記コンパレータの出力部の信号の反転時点まで、ダウンモード及びアップモードのうちの一方のモードでカウント動作を行うことによってカウント値を取得し、前記第２の期間における前記ランプ信号の変化開始時点から前記第２の期間における前記各信号処理部の前記コンパレータの出力部の信号の反転時点まで、ダウンモード及びアップモードのうちの他方のモードで前記カウント値からカウント動作を行うカウンタを、有する、
    　請求項３記載の固体撮像装置。
  7. 　前記各信号処理部は、前記垂直信号線と前記サンプリングスイッチとの間に設けられた増幅部を有する請求項３乃至６のいずれかに記載の固体撮像装置。
  8. 　前記増幅部は、第２の演算増幅器と、前記第２の演算増幅器の反転入力端子に接続された入力容量と、前記第２の演算増幅器の前記反転入力端子と前記第２の演算増幅器の出力端子との間をオンオフする第２の帰還スイッチと、前記第２の演算増幅器の前記反転入力端子と前記第２の演算増幅器の前記出力端子との間に接続された帰還容量と、を有する請求項７記載の固体撮像装置。
  9. 　請求項１乃至８のいずれかに記載の固体撮像装置を備えた電子カメラ。
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