WO2013073467A1 - 表示装置およびその駆動方法 - Google Patents

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Definitions

  • a first potential is applied to the line, a second potential for initialization is applied to the second power line,
  • the threshold detection period the write control transistor and the threshold detection transistor are in an on state, the power connection transistor is in an off state, a threshold detection potential is applied to the data signal line, and the power supply line and the power supply transistor
  • the first potential is applied to a second power line;
  • the write control transistor and the power connection transistor are in an off state,
  • the data write period the write control transistor and the threshold detection transistor are in an on state, the power supply connection transistor is in an off state, and a data potential is applied to the data signal line
  • the light emission period the write control transistor and the threshold detection transistor are off, the power connection transistor is on, a third potential for light emission is applied to the power line, and the second power line
  • the pixel circuit is controlled such that the first potential is applied to the pixel circuit.
  • the fourth, fifth, eleventh or twelfth aspect of the present invention two types of control lines connected to a plurality of rows of pixel circuits and two types of power supply lines connected to a plurality of rows of pixel circuits are provided.
  • a light emitting element in a plurality of rows of pixel circuits can emit light in the same period.
  • a power supply circuit that switches and applies two kinds of potentials, the configuration of the power supply circuit can be simplified.
  • a display device can be configured in which the layout area of the pixel circuit is small and the light-emitting elements in the pixel circuits in a plurality of rows emit light in the same period. Further, by using one type of power supply line, the layout area of the power supply line can be reduced.
  • FIG. 13 is a block diagram showing a configuration of a display device according to the third embodiment of the present invention.
  • a display device 300 illustrated in FIG. 13 includes a display control circuit 1, a scanning signal line drive circuit 2, a control circuit 3, a power supply circuit 304, a data signal line drive circuit 5, and (m ⁇ n) pixel circuits 30.
  • Organic EL display hereinafter, differences from the display device 100 according to the first embodiment will be described.
  • FIG. 17 is a block diagram showing a configuration of a display device according to the fourth embodiment of the present invention.
  • a display device 400 shown in FIG. 17 includes a display control circuit 1, a scanning signal line drive circuit 2, a control circuit 403, a power supply circuit 4, a data signal line drive circuit 5, and (m ⁇ n) pixel circuits 40.
  • Organic EL display hereinafter, differences from the display device 100 according to the first embodiment will be described.
  • FIG. 18 is a circuit diagram of the pixel circuit 40.
  • the pixel circuit 40 includes TFTs 41 to 44, a capacitor 45, and an organic EL element 46.
  • the pixel circuit 40 is connected to the scanning signal line Gi, the data signal line Sj, the control line Ek, the power supply line VPk, and the electrode having the common potential Vcom.
  • the connection form of the elements in the pixel circuit 40 is the same as that of the pixel circuit 10 except that the gate terminal of the TFT 43 is connected to the scanning signal line Gi.
  • FIG. 19 is a diagram illustrating a connection form of a control line and a power supply line.
  • all the pixel circuits 40 are connected to the control line E1 and the power supply line VP1.
  • the operation of the pixel circuits 40 in each row within one frame period in the display device 400 is the same as that in the first embodiment (see FIG. 4).
  • the power supply circuit 4 preferably sets the potential of the power supply line VP1 to VP_C substantially equal to the common potential Vcom from the completion of the threshold detection to the start of light emission. Thereby, it is possible to prevent a leakage current from flowing from the anode terminal of the organic EL element 46 to the power supply line VP1 during the standby period, and to keep the anode potential of the organic EL element 46 constant.
  • the potential of the node A changes from Vdata to VP_H. Since the TFT 43 is in an off state at this time, when the potential of the node A is changed from Vdata to VP_H, the gate potential of the TFT 42 is changed by the same amount to (VP_C + Vth + VP_H ⁇ Vdata). Therefore, the gate-source voltage Vgs of the TFT 42 in the light emission period is given by the above equation (2). From the equations (1) and (2), the above equation (3) is derived.
  • the current I shown in Expression (3) changes according to the data potential Vdata, but does not depend on the threshold voltage Vth of the TFT 42. Accordingly, even when the threshold voltage Vth varies or when the threshold voltage Vth changes over time, a current that does not depend on the threshold voltage Vth is supplied to the organic EL element 46 to cause the organic EL element 46 to emit light with a desired luminance. Can be made.
  • the display device 400 includes one or more control lines E1 to Eq connected to the plurality of rows of pixel circuits 40 and one or more control lines E1 to Eq connected to the plurality of rows of pixel circuits 40.
  • Power supply lines VP1 to VPq are provided.
  • the control terminal of the threshold detection transistor (TFT 43) is connected to the scanning signal line Gk, and one end of the light emitting element (the cathode terminal of the organic EL element 46) is connected to a conductive member (electrode) having a fixed common potential Vcom. Is done.
  • the power supply circuit 4 switches and applies three types of potentials to the power supply lines VP1 to VPq.
  • FIG. 21 is a block diagram showing a configuration of a display device according to the fifth embodiment of the present invention.
  • a display device 500 illustrated in FIG. 21 includes a display control circuit 1, a scanning signal line drive circuit 2, a control circuit 503, a power supply circuit 504, a data signal line drive circuit 5, and (m ⁇ n) pixel circuits 50.
  • Organic EL display hereinafter, differences from the display device 100 according to the first embodiment will be described.
  • the display device 500 is provided with q power supply lines VC1 to VCq as power supply lines.
  • the pixel circuit 50 in each row is connected to one of the control lines E1 to Eq, one of the control lines AZ1 to AZq, and one of the power supply lines VC1 to VCq.
  • a common potential Vp is supplied to the pixel circuit 50 using a conductive member (electrode) (not shown).
  • the control circuit 503 switches and applies the high level potential and the low level potential to the control lines E1 to Eq and AZ1 to AZq based on the control signal CS1.
  • the power supply circuit 504 switches and applies three types of potentials to the power supply lines VC1 to VCq based on the control signal CS2. More specifically, the power supply circuit 504 switches and applies the potential VC_H higher than the common potential Vp, the potential VC_C substantially equal to Vp, and the potential VC_L lower than Vp to the power supply lines VC1 to VCq.
  • One conductive terminal of the TFT 51 is connected to the data signal line Sj, and the other conductive terminal is connected to one terminal of the capacitor 55 (hereinafter referred to as a node A).
  • the other terminal of the capacitor 55 is connected to the gate terminal of the TFT 52.
  • the source terminal of the TFT 52 is connected to the power supply line VCk, and the drain terminal is connected to the cathode terminal of the organic EL element 56.
  • the anode terminal of the organic EL element 56 is connected to an electrode having a common potential Vp.
  • the TFT 53 is provided between the gate terminal and the drain terminal (conduction terminal on the organic EL element 56 side) of the TFT 52.
  • the drain terminal of the TFT 54 is connected to the node A, and the source terminal is connected to the power supply line VCk.
  • the gate terminal of the TFT 51 is connected to the scanning signal line Gi, the gate terminal of the TFT 53 is connected to the control line AZk, and the gate terminal of the TFT 54 is connected to the control line Ek.
  • the TFTs 51 to 54 function as a write control transistor, a drive transistor, a threshold detection transistor, and a power supply connection transistor, respectively, and the organic EL element 56 functions as a light emitting element.
  • initialization for pixel circuits in a plurality of rows is performed simultaneously, threshold detection for pixel circuits in a plurality of rows is performed simultaneously,
  • a display device in which data writing to the pixel circuit is sequentially performed for each row and the light-emitting elements included in the pixel circuits in a plurality of rows emit light in the same period is a pixel circuit 50 including four transistors, one capacitor, and a light-emitting element.
  • the pixel circuit 50 is configured by using an N-channel transistor to configure a circuit corresponding to the pixel circuit 10 according to the first embodiment. Circuits corresponding to the pixel circuits 20, 30, and 40 according to the second to fourth embodiments can be configured.
  • initialization for a plurality of rows of pixel circuits is performed simultaneously, threshold detection for the plurality of rows of pixel circuits is performed simultaneously, data writing to the pixel circuits is sequentially performed for each row, and a plurality of rows
  • a display device in which light emitting elements included in one pixel circuit emit light in the same period is configured using a pixel circuit including four transistors, one capacitor, and a light emitting element, and the layout area of the pixel circuit is small, and a plurality of rows
  • a display device in which the light emitting elements in the pixel circuit emit light in the same period can be obtained.
  • the display device of the present invention is characterized in that the light emitting elements in a plurality of rows of pixel circuits emit light in the same period and the layout area of the pixel circuits is small. be able to.

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Abstract

　画素回路１０は、４個のＴＦＴ１１～１４とコンデンサ１５と有機ＥＬ素子１６を含む。ＴＦＴ１１とコンデンサ１５が接続されるノードＡと電源線ＶＰｋの間に、コンデンサに代えてＴＦＴ１４を設ける。ＴＦＴ１４のゲート端子は制御線Ｅｋに接続され、ＴＦＴ１４は有機ＥＬ素子１６の発光期間でオン状態になる。電源線ＶＰｋと制御線Ｅｋ、ＡＺｋは、複数行の画素回路１０に接続される。表示装置は、複数行の画素回路１０に対する初期化を同時に行い、複数行の画素回路１０に対する閾値検出を同時に行い、画素回路１０に対するデータ書き込みを行ごとに順に行い、複数行の画素回路１０に含まれる有機ＥＬ素子１６を同じ期間で発光させる。

Description

表示装置およびその駆動方法
　本発明は、表示装置に関し、より特定的には、有機ＥＬディスプレイなどの電流駆動型の表示装置およびその駆動方法に関する。
　薄型、高画質、低消費電力の表示装置として、有機ＥＬ（Electro Luminescence）ディスプレイが知られている。有機ＥＬディスプレイは、有機ＥＬ素子、駆動用トランジスタ、および、制御用トランジスタを含む複数の画素回路を備えている。画素回路内のトランジスタには、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）が用いられる。
　有機ＥＬディスプレイでは、画素回路内の駆動用トランジスタの閾値電圧や移動度にばらつきが生じる。このため、画素回路に同じデータ電位を書き込んでも、有機ＥＬ素子を流れる電流の量にばらつきが生じる。有機ＥＬ素子の輝度は有機ＥＬ素子を流れる電流の量に応じて変化するので、有機ＥＬ素子を流れる電流の量にばらつきが生じると、表示画面に輝度むらが発生する。したがって、有機ＥＬディスプレイで高画質表示を行うためには、駆動用トランジスタの特性を補償する必要がある。駆動用トランジスタの特性を補償する有機ＥＬディスプレイは、例えば、特許文献１に記載されている。
　これとは別に、すべての有機ＥＬ素子を同じ期間で発光させる有機ＥＬディスプレイが知られている（例えば、特許文献２、３）。特許文献２、３に記載された有機ＥＬディスプレイは、１フレーム期間の先頭ですべての画素回路に対する初期化を同時に行うと共に、すべての画素回路に対する閾値検出を同時に行い、次に画素回路に対するデータ書き込みを行ごとに順に行い、次にすべての画素回路に含まれる有機ＥＬ素子を同じ期間で発光させる。図２４は、特許文献３に記載された画素回路の回路図である。図２４に示す画素回路は、ＴＦＴ９１～９３、コンデンサ９４、９５、および、有機ＥＬ素子９６を含んでいる。ＴＦＴ９２は、駆動用トランジスタとして機能する。
日本国特開２００７－１４８１２９号公報 日本国特開２０１１－３４０３８号公報 日本国特開２０１１－３４０３９号公報
　有機ＥＬディスプレイの画素回路は、初期化、閾値検出およびデータ書き込みのとき以外は画素回路内のノード電位を保持する必要がある。図２４に示す画素回路では、ＴＦＴ９２のゲート－ソース間電圧は、発光期間において、直列接続された２個のコンデンサ９４、９５によって保持される。しかしながら、直列接続されたコンデンサ９４、９５の合成容量は小さいので、ＴＦＴ９１、９３にリーク電流が流れると、ＴＦＴ９２のゲート電位は容易に変動する。この対策として、コンデンサ９４、９５のサイズを大きくして、容量値を大きくする方法が考えられる。しかしながら、コンデンサ９４、９５のサイズを大きくすると、画素回路のレイアウト面積が増大するので、高精細化や歩留りの点で不利になる。
　それ故に、本発明は、画素回路のレイアウト面積が小さく、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を提供することを目的とする。
　本発明の第１の局面は、電流駆動型の表示装置であって、
　それぞれが発光素子を含み、行方向と列方向に並べて配置された複数の画素回路と、
　同じ行の画素回路に接続された複数の走査信号線と、
　同じ列の画素回路に接続された複数のデータ信号線と、
　複数行の画素回路に接続された１本以上の制御線と、
　複数行の画素回路に接続された１本以上の電源線と、
　前記走査信号線、前記データ信号線および前記制御線を駆動する駆動回路と、
　前記電源線に複数の電位を切り替えて印加する電源回路とを備え、
　前記駆動回路と前記電源回路は、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、前記画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる制御を行い、
　前記画素回路は、
　　一方の導通端子が前記電源線に接続され、他方の導通端子が前記発光素子の一端に接続された駆動用トランジスタと、
　　一端が前記駆動用トランジスタの制御端子に接続されたコンデンサと、
　　前記コンデンサの他端と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられた閾値検出用トランジスタと、
　　前記コンデンサの他端と前記電源線または所定電位を有する他の電源線との間に設けられ、前記制御線に接続された制御端子を有する電源接続用トランジスタとをさらに含むことを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　複数行の画素回路に接続された１本以上の第２制御線をさらに備え、
　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
　前記発光素子の他端は、固定の共通電位を有する導電性部材に接続され、
　前記電源回路は、前記電源線に３種類の電位を切り替えて印加することを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記共通電位にほぼ等しい第１電位が印加され、
　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように、前記画素回路が制御されることを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　複数行の画素回路に接続された１本以上の第２制御線と、
　複数行の画素回路に接続された１本以上の第２電源線とをさらに備え、
　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
　前記発光素子の他端は、前記第２電源線に接続され、
　前記電源回路は、前記電源線と前記第２電源線にそれぞれ２種類の電位を切り替えて印加することを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線と前記第２電源線に第１電位が印加され、
　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に前記第１電位が印加され、前記第２電源線に初期化用の第２電位が印加され、
　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線と前記第２電源線に前記第１電位が印加され、
　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加され、前記第２電源線に前記第１電位が印加されるように、前記画素回路が制御されることを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記閾値検出用トランジスタの制御端子は、前記走査信号線に接続され、
　前記発光素子の他端は、固定の共通電位を有する導電性部材に接続され、
　前記電源回路は、前記電源線に３種類の電位を切り替えて印加することを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　初期化期間の前半部では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記共通電位にほぼ等しい第１電位が印加され、
　初期化期間の後半部では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に初期化用の第２電位が印加され、
　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスと前記電源接続用トランジスタはオフ状態であり、
　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように、前記画素回路が制御されることを特徴とする。
　本発明の第８の局面は、行方向と列方向に並べて配置された複数の画素回路と、同じ行の画素回路に接続された複数の走査信号線と、同じ列の画素回路に接続された複数のデータ信号線と、複数行の画素回路に接続された１本以上の制御線と、複数行の画素回路に接続された１本以上の電源線とを有する電流駆動型の表示装置の駆動方法であって、
　前記画素回路は、
　　発光素子と、
　　一方の導通端子が前記電源線に接続され、他方の導通端子が前記発光素子の一端に接続された駆動用トランジスタと、
　　一端が前記駆動用トランジスタの制御端子に接続されたコンデンサと、
　　前記コンデンサの他端と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられた閾値検出用トランジスタと、
　　前記コンデンサの他端と前記電源線または所定電位を有する他の電源線との間に設けられ、前記制御線に接続された制御端子を有する電源接続用トランジスタとを含み、
　前記走査信号線、前記データ信号線および前記制御線を駆動する駆動ステップと、
　前記電源線に複数の電位を切り替えて印加する電源制御ステップとを備え、
　前記駆動ステップと前記電源制御ステップは、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、前記画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる制御を行うことを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記表示装置は、複数行の画素回路に接続された１本以上の第２制御線をさらに有し、
　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
　前記発光素子の他端は、固定の共通電位を有する導電性部材に接続され、
　前記電源制御ステップは、前記電源線に３種類の電位を切り替えて印加することを特徴とする。
　本発明の第１０の局面は、本発明の第９の局面において、
　前記駆動ステップと前記電源制御ステップは、前記画素回路に対して、
　　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記共通電位にほぼ等しい第１電位が印加され、
　　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
　　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
　　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
　　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
　　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように制御することを特徴とする。
　本発明の第１１の局面は、本発明の第８の局面において、
　前記表示装置は、複数行の画素回路に接続された１本以上の第２制御線と、複数行の画素回路に接続された１本以上の第２電源線とをさらに有し、
　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
　前記発光素子の他端は、前記第２電源線に接続され、
　前記電源制御ステップは、前記電源線と前記第２電源線にそれぞれ２種類の電位を切り替えて印加することを特徴とする。
　本発明の第１２の局面は、本発明の第１１の局面において、
　前記駆動ステップと前記電源制御ステップは、前記画素回路に対して、
　　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線と前記第２電源線に第１電位が印加され、
　　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に前記第１電位が印加され、前記第２電源線に初期化用の第２電位が印加され、
　　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線と前記第２電源線に前記第１電位が印加され、
　　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
　　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
　　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加され、前記第２電源線に前記第１電位が印加されるように制御することを特徴とする。
　本発明の第１３の局面は、本発明の第８の局面において、
　前記閾値検出用トランジスタの制御端子は、前記走査信号線に接続され、
　前記発光素子の他端は、固定の共通電位を有する導電性部材に接続され、
　前記電源制御ステップは、前記電源線に３種類の電位を切り替えて印加することを特徴とする。
　本発明の第１４の局面は、本発明の第１３の局面において、
　前記駆動ステップと前記電源制御ステップは、前記画素回路に対して、
　　初期化期間の前半部では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記共通電位にほぼ等しい第１電位が印加され、
　　初期化期間の後半部では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に初期化用の第２電位が印加され、
　　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
　　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスと前記電源接続用トランジスタはオフ状態であり、
　　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
　　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように制御することを特徴とする。
　本発明の第１または第８の局面によれば、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる表示装置を、４個のトランジスタと１個のコンデンサと発光素子を含む画素回路を用いて構成することができる。これにより、画素回路のレイアウト面積が小さく、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を得ることができる。
　本発明の第２、第３、第９または第１０の局面によれば、複数行の画素回路に接続された２種類の制御線と複数行の画素回路に接続された１種類の電源線を用いて、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を構成することができる。１種類の電源線を用いることにより、電源線のレイアウト面積を減らすことができる。
　本発明の第４、第５、第１１または第１２の局面によれば、複数行の画素回路に接続された２種類の制御線と複数行の画素回路に接続された２種類の電源線を用いて、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を構成することができる。２種類の電位を切り替えて印加する電源回路を用いることにより、電源回路の構成を簡単にすることができる。
　本発明の第６、第７、第１３または第１４の局面によれば、複数行の画素回路に接続された１種類の制御線と複数行の画素回路に接続された１種類の電源線を用いて、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を構成することができる。１種類の制御線と１種類の電源線を用いることにより、制御線と電源線のレイアウト面積を減らし、駆動回路の構成を簡単にすることができる。
本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。 図１に示す表示装置に含まれる画素回路の回路図である。 図１に示す表示装置の制御線と電源線の接続形態を示す図である。 図１に示す表示装置の各行の画素回路の動作を示す図である。 図１に示す表示装置のタイミングチャートである。 第１変形例に係る表示装置の制御線と電源線の接続形態を示す図である。 第１変形例に係る表示装置の各行の画素回路の動作を示す図である。 第２変形例に係る表示装置の制御線と電源線の接続形態を示す図である。 第２変形例に係る表示装置の各行の画素回路の動作を示す図である。 第３変形例に係る表示装置の制御線と電源線の接続形態を示す図である。 第３変形例に係る表示装置の各行の画素回路の動作を示す図である。 本発明の第２の実施形態に係る表示装置に含まれる画素回路の回路図である。 本発明の第３の実施形態に係る表示装置の構成を示すブロック図である。 図１３に示す表示装置に含まれる画素回路の回路図である。 図１３に示す表示装置の制御線と電源線の接続形態を示す図である。 図１３に示す表示装置のタイミングチャートである。 本発明の第４の実施形態に係る表示装置の構成を示すブロック図である。 図１７に示す表示装置に含まれる画素回路の回路図である。 図１７に示す表示装置の制御線と電源線の接続形態を示す図である。 図１７に示す表示装置のタイミングチャートである。 本発明の第５の実施形態に係る表示装置の構成を示すブロック図である。 図２１に示す表示装置に含まれる画素回路の回路図である。 図２１に示す表示装置のタイミングチャートである。 従来の表示装置に含まれる画素回路の回路図である。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置１００は、表示制御回路１、走査信号線駆動回路２、制御回路３、電源回路４、データ信号線駆動回路５、および、（ｍ×ｎ）個の画素回路１０を備えた有機ＥＬディスプレイである。有機ＥＬディスプレイは、電流駆動型の表示装置の一種である。以下、ｍおよびｎは２以上の整数、ｉおよびｑは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数、ｋは１以上ｑ以下の整数であるとする。
　表示装置１００には、ｎ本の走査信号線Ｇ１～Ｇｎとｍ本のデータ信号線Ｓ１～Ｓｍが設けられる。走査信号線Ｇ１～Ｇｎは互いに平行に配置され、データ信号線Ｓ１～Ｓｍは走査信号線Ｇ１～Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇ１～Ｇｎとデータ信号線Ｓ１～Ｓｍの各交差点の近傍には、画素回路１０が配置される。このように（ｍ×ｎ）個の画素回路１０は、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置されたｍ個の画素回路１０に接続され、データ信号線Ｓｊはｊ列目に配置されたｎ個の画素回路１０に接続される。また、表示装置１００には、ｑ本の制御線Ｅ１～Ｅｑ、ｑ本の制御線ＡＺ１～ＡＺｑ、および、ｑ本の電源線ＶＰ１～ＶＰｑが設けられる。各行の画素回路１０は、制御線Ｅ１～Ｅｑのいずれか、制御線ＡＺ１～ＡＺｑのいずれか、および、電源線ＶＰ１～ＶＰｑのいずれかに接続される。画素回路１０には、図示しない導電性部材（電極）を用いて共通電位Ｖｃｏｍが供給される。
　表示制御回路１は、走査信号線駆動回路２、制御回路３、電源回路４およびデータ信号線駆動回路５に対して制御信号を出力する。より詳細には、表示制御回路１は、走査信号線駆動回路２に対してタイミング信号ＯＥ、スタートパルスＹＩおよびクロックＹＣＫを出力し、制御回路３に対して制御信号ＣＳ１を出力し、電源回路４に対して制御信号ＣＳ２を出力し、データ信号線駆動回路５に対してスタートパルスＳＰ、クロックＣＬＫ、データ信号ＤＡ、ラッチパルスＬＰおよび基準信号ＤＡ＿ｒｅｆを出力する。データ信号ＤＡと基準信号ＤＡ＿ｒｅｆは、アナログ信号である。基準信号ＤＡ＿ｒｅｆは、所定の基準電位を有する。
　走査信号線駆動回路２は、走査信号線Ｇ１～Ｇｎを駆動する。より詳細には、走査信号線駆動回路２は、シフトレジスタ回路、論理演算回路、および、バッファ（いずれも図示せず）を含んでいる。シフトレジスタ回路は、クロックＹＣＫに同期してスタートパルスＹＩを順次転送する。論理演算回路は、シフトレジスタ回路の各段から出力されたパルスとタイミング信号ＯＥとの間で論理演算を行う。論理演算回路の出力は、バッファを経由して対応する走査信号線Ｇｉに与えられる。これにより、走査信号線Ｇｉに接続されたｍ個の画素回路１０が一括して選択される。
　制御回路３は、制御信号ＣＳ１に基づき、制御線Ｅ１～Ｅｑ、ＡＺ１～ＡＺｑにハイレベル電位とローレベル電位を切り替えて印加する。電源回路４は、制御信号ＣＳ２に基づき、電源線ＶＰ１～ＶＰｑに３種類の電位を切り替えて印加する。より詳細には、電源回路４は、電源線ＶＰ１～ＶＰｑに対して、共通電位Ｖｃｏｍよりも高い電位ＶＰ＿Ｈ、Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃ、および、Ｖｃｏｍよりも低い電位ＶＰ＿Ｌを切り替えて印加する。
　データ信号線駆動回路５は、データ信号線Ｓ１～Ｓｍを駆動する。より詳細には、データ信号線駆動回路５は、ｍビットのシフトレジスタ６、レジスタ７、ラッチ回路８、および、ｍ個の出力バッファ９を含んでいる。シフトレジスタ６は、ｍ個のレジスタを多段接続した構成を有し、初段のレジスタに供給されたスタートパルスＳＰをクロックＣＬＫに同期して転送し、各段のレジスタからタイミングパルスＤＬＰを出力する。タイミングパルスＤＬＰの出力タイミングに合わせて、レジスタ７にはデータ信号ＤＡが供給される。レジスタ７は、タイミングパルスＤＬＰに従い、データ信号ＤＡを記憶する。レジスタ７に１行分のデータ信号ＤＡが記憶されると、表示制御回路１はラッチ回路８に対してラッチパルスＬＰを出力する。ラッチ回路８は、ラッチパルスＬＰを受け取ると、レジスタ７に記憶されたデータ信号ＤＡを保持する。ｍ個の出力バッファ９は、データ信号線Ｓ１～Ｓｍのそれぞれに対応して設けられる。出力バッファ９は、典型的には、ボルテージホロワなどのインピーダンス変換回路である。出力バッファ９は、ラッチ回路８に保持されたデータ信号ＤＡ、および、表示制御回路１から出力された基準信号ＤＡ＿ｒｅｆのいずれかをデータ信号線Ｓｊに出力する。
　図２は、画素回路１０の回路図である。図２に示すように、画素回路１０は、ＴＦＴ１１～１４、コンデンサ１５、および、有機ＥＬ素子１６を含んでいる。ＴＦＴ１１～１４は、いずれも、Ｐチャネル型トランジスタである。画素回路１０は、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅｋ、ＡＺｋ、電源線ＶＰｋ、および、共通電位Ｖｃｏｍを有する電極に接続される。
　ＴＦＴ１１の一方の導通端子はデータ信号線Ｓｊに接続され、他方の導通端子はコンデンサ１５の一方の端子（以下、ノードＡという）に接続される。コンデンサ１５の他方の端子は、ＴＦＴ１２のゲート端子に接続される。ＴＦＴ１２のソース端子は電源線ＶＰｋに接続され、ドレイン端子は有機ＥＬ素子１６のアノード端子に接続される。有機ＥＬ素子１６のカソード端子は、共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ１３は、ＴＦＴ１２のゲート端子とドレイン端子（有機ＥＬ素子１６側の導通端子）の間に設けられる。ＴＦＴ１４のソース端子は電源線ＶＰｋに接続され、ドレイン端子はノードＡに接続される。ＴＦＴ１１のゲート端子は走査信号線Ｇｉに接続され、ＴＦＴ１３のゲート端子は制御線ＡＺｋに接続され、ＴＦＴ１４のゲート端子は制御線Ｅｋに接続される。ＴＦＴ１１～１４は、それぞれ、書き込み制御トランジスタ、駆動用トランジスタ、閾値検出用トランジスタ、および、電源接続用トランジスタとして機能し、有機ＥＬ素子１６は発光素子として機能する。
　以下、ｑ＝１の場合について説明する。図３は、ｑ＝１の場合の制御線と電源線の接続形態を示す図である。この場合、すべての画素回路１０は、制御線Ｅ１、ＡＺ１と電源線ＶＰ１に接続される。図４は、ｑ＝１の場合の各行の画素回路１０の動作を示す図である。図４に示すように、１フレーム期間内には、初期化期間、閾値検出期間、データ書き込み期間、発光期間、および、消灯期間が設定される。初期化期間は、画素回路１０内のノードを初期化した後に、有機ＥＬ素子１６のアノード端子を初期化する期間である。閾値検出期間は、データ信号線Ｓｊに基準電位を印加し、ＴＦＴ１２の閾値電圧を検出する期間である。データ書き込み期間は、データ信号線Ｓｊにデータ電位（データ信号ＤＡに応じた電位）を印加し、画素回路１０にデータ電位を書き込む期間である。以下、閾値検出完了からデータ書き込み開始までの期間をデータ待機期間、データ書き込み完了から発光開始までの期間を発光待機期間、両者を合わせて待機期間という。
　図４に示すように、１フレーム期間の先頭で、すべての画素回路１０に対する初期化と閾値検出が行われる。次に、画素回路１０に対するデータ書き込みが、行ごとに順に行われる。すべての画素回路１０に対するデータ書き込みが完了した後に、すべての画素回路１０内の有機ＥＬ素子１６が同じ時間Ｔだけ発光する。画素回路１０は、次のフレーム期間で初期化を開始するより前に発光を完了する必要がある。この条件を満たしながら、すべての画素回路１０の発光期間を揃えるために、発光期間は、最長でも、１フレーム期間から初期化期間、閾値検出期間およびｎ個のデータ書き込み期間を除いた期間となる。
　図５は、画素回路１０の動作を示すタイミングチャートである。図５において、Ｗｉはｉ行目の画素回路１０のデータ書き込み期間を表す。ＶＧｉはｉ行目の画素回路１０内のＴＦＴ１２のゲート電位を表し、ＶＤｉはｉ行目の画素回路１０内のＴＦＴ１２のドレイン電位（すなわち、有機ＥＬ素子１６のアノード電位）を表す。
　以下、図５を参照して、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅ１、ＡＺ１および、電源線ＶＰ１に接続された画素回路１０の動作を説明する。時刻ｔ１より前では、走査信号線Ｇｉと制御線Ｅ１、ＡＺ１の電位はハイレベルであり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃである。
　（ａ）ノード初期化
　時刻ｔ１において、走査信号線Ｇｉと制御線ＡＺ１の電位はローレベルに変化する。これに伴い、ＴＦＴ１１、１３はオン状態に変化する。時刻ｔ１から時刻ｔ２までの間、電源線ＶＰ１の電位は引き続き共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃであり、データ信号線Ｓｊの電位はＶｒｅｆ１になる。このため、ノードＡの電位はＶｒｅｆ１になる。電位Ｖｒｅｆ１は、ＴＦＴ１１がオン状態になるように決定される。このとき有機ＥＬ素子１６は発光しないので、有機ＥＬ素子１６のアノード電位とＴＦＴ１２のゲート電位は共通電位Ｖｃｏｍにほぼ等しくなる。
　（ｂ）アノード初期化
　時刻ｔ２において、制御線ＡＺ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ１３はオフ状態に変化する。時刻ｔ２から時刻ｔ３までの間、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも低いＶＰ＿Ｌになり、データ信号線Ｓｊの電位はＶｒｅｆ１よりも低いＶｒｅｆ２になる。このときＴＦＴ１１はオン状態で、ＴＦＴ１３、１４はオフ状態であるので、データ信号線Ｓｊの電位が（Ｖｒｅｆ１－Ｖｒｅｆ２）だけ低下すると、ＴＦＴ１２のゲート電位は同じ量だけ低下する。これにより、ＴＦＴ１２はオン状態になり、有機ＥＬ素子１６のアノード端子に保持されていた電荷は電源線ＶＰ１に向けて放電される。この結果、有機ＥＬ素子１６のアノード電位はＶＰ＿Ｌになる。
　（ｃ）閾値検出
　時刻ｔ３において、制御線ＡＺ１の電位はローレベルに変化する。これに伴い、ＴＦＴ１３はオン状態に変化する。時刻ｔ３において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃに変化する。このとき、電源線ＶＰ１からＴＦＴ１２とＴＦＴ１３を経由してＴＦＴ１２のゲート端子に電流が流れ込み、ＴＦＴ１２のゲート電位は上昇する。ＴＦＴ１２の閾値電圧をＶｔｈとしたとき、ＴＦＴ１２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）まで上昇する。時刻ｔ３において、データ信号線Ｓｊの電位はＶｒｅｆ１に変化する。このときＴＦＴ１１は引き続きオン状態であるので、ノードＡの電位はＶｒｅｆ１に変化する。一方、このときＴＦＴ１３はオン状態であり、有機ＥＬ素子１６はコンデンサ１５よりも十分に大きい容量値を有するので、ノードＡの電位が変化しても、ＴＦＴ１２のゲート電位はその影響をほとんど受けない。
　（ｄ）データ待機
　時刻ｔ４において、走査信号線Ｇｉの電位はハイレベルに変化する。これに伴い、ＴＦＴ１１はオフ状態に変化する。この時点で、有機ＥＬ素子１６のアノード電位とＴＦＴ１２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）である。
　データ待機期間では、電流が有機ＥＬ素子１６のアノード端子から有機ＥＬ素子１６側にも電源線ＶＰ１側にも流れず、有機ＥＬ素子１６のアノード電位は（ＶＰ＿Ｃ＋Ｖｔｈ）を保つことが理想的である。しかしながら、特段の工夫を行わなければ、データ待機期間において、ＴＦＴ１２に無視できない程度のリーク電流が流れて、有機ＥＬ素子１６のアノード電位は変動する。そこで、電源回路４は、閾値検出完了から発光開始までの間、電源線ＶＰ１の電位を共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃにすることが好ましい。これにより、待機期間において、有機ＥＬ素子１６のアノード端子から電源線ＶＰ１にリーク電流が流れることを防止し、有機ＥＬ素子１６のアノード電位を一定に保つことができる。
　（ｅ）データ書き込み
　時刻ｔ４から時刻ｔ５までの間に、ｉ行目の画素回路１０のデータ書き込み期間Ｗｉが設定される。データ書き込み期間Ｗｉでは、走査信号線Ｇｉの電位はローレベルになり、データ信号線Ｓｊの電位はデータ電位Ｖｄａｔａになる。このときＴＦＴ１１はオン状態になるので、ノードＡの電位はＶｄａｔａに変化する。また、このときＴＦＴ１３はオン状態であり、有機ＥＬ素子１６はコンデンサ１５よりも十分に大きい容量値を有するので、ノードＡの電位が変化しても、ＴＦＴ１２のゲート電位はその影響をほとんど受けない。
　（ｆ）発光待機
　発光待機期間では、データ待機期間と同様に、走査信号線Ｇｉはハイレベルになり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃになる。このとき、ノードＡの電位はＶｄａｔａで、ＴＦＴ１２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）である。
　（ｇ）発光
　時刻ｔ５より前に、制御線ＡＺ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ１３はオフ状態に変化する。時刻ｔ５において、制御線Ｅ１の電位はローレベルに変化する。これに伴い、ＴＦＴ１４はオン状態に変化する。時刻ｔ５において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも高いＶＰ＿Ｈに変化する。このため、ノードＡの電位はＶｄａｔａからＶＰ＿Ｈに変化する。また、有機ＥＬ素子１６には発光閾値電圧よりも高い電圧が印加され、有機ＥＬ素子１６は発光する。電位ＶＰ＿Ｈは、発光期間においてＴＦＴ１２が飽和領域で動作するように決定される。このため、発光期間において有機ＥＬ素子１６を流れる電流Ｉは、チャネル長変調効果を無視すれば、次式（１）で与えられる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｇｓ－Ｖｔｈ）2 …（１）
　ただし、式（１）において、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート酸化膜容量、Ｖｇｓはゲート－ソース間電圧である。
　発光期間ではＴＦＴ１３はオフ状態であるので、ノードＡの電位がＶｄａｔａからＶＰ＿Ｈに変化すると、ＴＦＴ１２のゲート電位は同じ量だけ変化して（ＶＰ＿Ｃ＋Ｖｔｈ＋ＶＰ＿Ｈ－Ｖｄａｔａ）になる。したがって、発光期間におけるＴＦＴ１２のゲート－ソース間電圧Ｖｇｓは、次式（２）で与えられる。
　　Ｖｇｓ＝ＶＰ＿Ｃ＋Ｖｔｈ－Ｖｄａｔａ　…（２）
　式（１）と式（２）から、次式（３）が導かれる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（ＶＰ＿Ｃ－Ｖｄａｔａ）2 …（３）
　式（３）に示す電流Ｉは、データ電位Ｖｄａｔａに応じて変化するが、ＴＦＴ１２の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈにばらつきが生じる場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、閾値電圧Ｖｔｈに依存しない電流を有機ＥＬ素子１６に流して、有機ＥＬ素子１６を所望の輝度で発光させることができる。
　（ｈ）消灯
　時刻ｔ６において、制御線Ｅ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ１４はオフ状態に変化する。時刻ｔ６において、電源線ＶＰ１の電位はＶＰ＿Ｃに変化する。このため、時刻ｔ６以降、有機ＥＬ素子１６のアノード電位は低下する。時刻ｔ６からしばらくすると、有機ＥＬ素子１６のアノード電位は十分に低くなり、有機ＥＬ素子１６は消灯する。なお、次のノード初期化期間までの間に、十分な長さの消灯期間を設けてもよい。
　画素回路１０は、図２４に示す画素回路（以下、従来の画素回路という）からコンデンサ９４を削除し、その代わりにＴＦＴ１４を設けた構成を有する。上述したように、従来の画素回路には、ＴＦＴ９１、９３にリーク電流が流れると、ＴＦＴ９２のゲート電位が容易に変動するという問題がある。これに対して、画素回路１０はコンデンサ９４を備えていないので、ＴＦＴにリーク電流が流れても、ＴＦＴ１２のゲート電位が変動しにくい。また、従来の画素回路では、ＴＦＴ９２のゲート電位の変動を防止するために、コンデンサ９４、９５のサイズを大きくする必要があるが、画素回路１０ではその必要性は小さい。したがって、画素回路１０のレイアウト面積を小さくすることができる。
　以上に示すように、本実施形態に係る表示装置１００は、それぞれが発光素子（有機ＥＬ素子１６）を含み、行方向と列方向に並べて配置された複数の画素回路１０と、同じ行の画素回路１０に接続された複数の走査信号線Ｇ１～Ｇｎと、同じ列の画素回路１０に接続された複数のデータ信号線Ｓ１～Ｓｍと、複数行の画素回路１０に接続された１本以上の制御線Ｅ１～Ｅｑと、複数行の画素回路１０に接続された１本以上の第２制御線ＡＺ１～ＡＺｑと、複数行の画素回路１０に接続された１本以上の電源線ＶＰ１～ＶＰｑと、走査信号線、データ信号線および制御線を駆動する駆動回路（走査信号線駆動回路２、制御回路３およびデータ信号線駆動回路５からなる回路）と、電源線ＶＰ１～ＶＰｑに複数の電位を切り替えて印加する電源回路４とを備えている。駆動回路と電源回路４は、複数行の画素回路１０に対する初期化を同時に行い、複数行の画素回路１０に対する閾値検出を同時に行い、画素回路１０に対するデータ書き込みを行ごとに順に行い、複数行の画素回路１０に含まれる発光素子を同じ期間で発光させる制御を行う。
　画素回路１０は、一方の導通端子が電源線ＶＰｋに接続され、他方の導通端子が発光素子の一端に接続された駆動用トランジスタ（ＴＦＴ１２）と、一端が駆動用トランジスタの制御端子に接続されたコンデンサ１５と、コンデンサの他端とデータ信号線Ｓｊとの間に設けられ、走査信号線Ｇｉに接続された制御端子を有する書き込み制御トランジスタ（ＴＦＴ１１）と、駆動用トランジスタの制御端子と発光素子側の導通端子（ＴＦＴ１２のドレイン端子）との間に設けられた閾値検出用トランジスタ（ＴＦＴ１３）と、コンデンサの他端と電源線ＶＰｋとの間に設けられ、制御線Ｅｋに接続された制御端子を有する電源接続用トランジスタ（ＴＦＴ１４）とを含んでいる。閾値検出用トランジスタの制御端子は第２制御線ＡＺｋに接続され、発光素子の他端は固定の共通電位Ｖｃｏｍを有する導電性部材（電極）に接続される。電源回路４は、電源線ＶＰ１～ＶＰｑに３種類の電位を切り替えて印加する。
　本実施形態に係る表示装置１００によれば、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる表示装置を、４個のトランジスタと１個のコンデンサと発光素子を含む画素回路１０と、複数行の画素回路１０に接続された１種類の電源線ＶＰ１～ＶＰｑと、複数行の画素回路１０に接続された２種類の制御線Ｅ１～Ｅｑ、ＡＺ１～ＡＺｑを用いて構成することができる。これにより、画素回路のレイアウト面積が小さく、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を構成することができる。また、１種類の電源線を用いることにより、電源線のレイアウト面積を減らすことができる。
　以下、本実施形態に係る表示装置１００の変形例として、ｑ＞１の場合について説明する。ここでは、例として、ｑ＝２の場合（第１および第２変形例）とｑ＝３の場合（第３変形例）について説明する。以下に示すように、４本以上の制御線と２本以上の電源線を用いることにより、２本の制御線と１本の電源線を用いる場合よりも、データ書き込み期間や発光期間を長くすることができる。
　図６は、第１変形例に係る表示装置における制御線と電源線の接続形態を示す図である。この場合、１～（ｎ／２）行目の画素回路は制御線Ｅ１、ＡＺ１と電源線ＶＰ１に接続され、（ｎ／２＋１）～ｎ行目の画素回路は制御線Ｅ２、ＡＺ２と電源線ＶＰ２に接続される。走査信号線駆動回路２、制御回路３ａ、電源回路４ａおよびデータ信号線駆動回路５は、各行の画素回路１０が以下の動作を行うように制御する。
　図７は、第１変形例に係る表示装置における各行の画素回路１０の動作を示す図である。図７に示すように、１フレーム期間は第１期間（前半部）と第２期間（後半部）に分割される。第１期間の先頭では１～（ｎ／２）行目の画素回路に対する初期化と閾値検出が行われ、第２期間の先頭では（ｎ／２＋１）～ｎ行目の画素回路に対する初期化と閾値検出が行われる。１回目の閾値検出の後に１～（ｎ／２）行目の画素回路に対するデータ書き込みが行ごとに順に行われ、２回目の閾値検出の後に（ｎ／２＋１）～ｎ行目の画素回路に対するデータ書き込みが行ごとに順に行われる。１～（ｎ／２）行目の画素回路は第２期間において時間Ｔ１だけ発光し、（ｎ／２＋１）～ｎ行目の画素回路は第１期間において同じ長さの時間だけ発光する。
　第１変形例に係る表示装置では、１／２フレーム期間から初期化期間と閾値検出期間を除いた期間において、全体の半分の画素回路に対するデータ書き込みが行われる。したがって、第１変形例に係る表示装置によれば、各行の画素回路に対するデータ書き込み期間を長くして、データ書き込みを容易に行うことができる。
　図８は、第２変形例に係る表示装置における制御線と電源線の接続形態を示す図である。この場合、奇数行目の画素回路は制御線Ｅ１、ＡＺ１と電源線ＶＰ１に接続され、偶数行目の画素回路は制御線Ｅ２、ＡＺ２と電源線ＶＰ２に接続される。走査信号線駆動回路２、制御回路３ｂ、電源回路４ｂおよびデータ信号線駆動回路５は、各行の画素回路１０が以下の動作を行うように制御する。
　図９は、第２変形例に係る表示装置における各行の画素回路１０の動作を示す図である。図９に示すように、１フレーム期間は第１期間と第２期間に分割される。第１期間の先頭では奇数行目の画素回路に対する初期化と閾値検出が行われ、第２期間の先頭では偶数行目の画素回路に対する初期化と閾値検出が行われる。１回目の閾値検出の後に奇数行目の画素回路に対するデータ書き込みが行ごとに順に行われ、２回目の閾値検出の後に偶数行目の画素回路に対するデータ書き込みが行ごとに順に行われる。奇数行目の画素回路は第２期間において時間Ｔ２だけ発光し、偶数行目の画素回路は第１期間において同じ長さの時間だけ発光する。
　第２変形例に係る表示装置によれば、第１変形例に係る表示装置と同様に、各行の画素回路に対するデータ書き込み期間を長くして、データ書き込みを容易に行うことができる。また、画面の上半分と下半分で輝度が大きく異なる場合でも、電源線ＶＰ１、ＶＰ２を流れる電流の量はほぼ同じになる。したがって、第２変形例に係る表示装置によれば、画面の中央に発生する輝度差を防止することができる。
　図１０は、第３変形例に係る表示装置における制御線と電源線の接続形態を示す図である。この場合、１～（ｎ／３）行目の画素回路は制御線Ｅ１、ＡＺ１と電源線ＶＰ１に接続され、（ｎ／３＋１）～（２ｎ／３）行目の画素回路は制御線Ｅ２、ＡＺ２と電源線ＶＰ２に接続され、（２ｎ／３＋１）～ｎ行目の画素回路は制御線Ｅ３、ＡＺ３と電源線ＶＰ３に接続される。走査信号線駆動回路２、制御回路３ｃ、電源回路４ｃおよびデータ信号線駆動回路５は、各行の画素回路１０が以下の動作を行うように制御する。
　図１１は、第３変形例に係る表示装置における各行の画素回路１０の動作を示す図である。図１１に示すように、１フレーム期間は第１～第３期間に分割される。第１期間の先頭では１～（ｎ／３）行目の画素回路に対する初期化と閾値検出が行われ、第２期間の先頭では（ｎ／３＋１）～（２ｎ／３）行目の画素回路に対する初期化と閾値検出が行われ、第３期間の先頭では（２ｎ／３＋１）～ｎ行目の画素回路に対する初期化と閾値検出が行われる。１回目の閾値検出の後に１～（ｎ／３）行目の画素回路に対するデータ書き込みが行ごとに順に行われ、２回目の閾値検出の後に（ｎ／３＋１）～（２ｎ／３）行目の画素回路に対するデータ書き込みが行ごとに順に行われ、３回目の閾値検出の後に（２ｎ／３＋１）～ｎ行目の画素回路に対するデータ書き込みが行ごとに順に行われる。１～（ｎ／３）行目の画素回路は第２期間と第３期間において時間Ｔ３だけ発光し、（ｎ／３＋１）～（２ｎ／３）行目の画素回路は第３期間と第１期間において同じ長さの時間だけ発光し、（２ｎ／３＋１）～ｎ行目の画素回路は第１期間と第２期間において同じ長さの時間だけ発光する。
　第３変形例に係る表示装置では、画素回路１０は３個のグループに分割される。あるグループの画素回路について初期化と閾値検出を行う間に、残り２個のグループの画素回路は発光する。したがって、第３変形例に係る表示装置によれば、発光期間を最長で２／３フレーム期間にまで長くすることができる。
　なお、ｑの値は４以上でもよい。ｑ≧４の場合、制御線Ｅ１～Ｅｑ、ＡＺ１～ＡＺｑおよび電源線ＶＰ１～ＶＰｑの接続形態や、各行の画素回路１０の動作は、上記と同様である。また、ｑ≧３の場合には、列方向に隣接する（ｎ／ｑ）個の行の画素回路を同じ制御線と同じ電源線に接続してもよい。あるいは、列方向に（ｑ－１）行飛ばしの（ｎ／ｑ）個の行の画素回路を同じ制御線と同じ電源線に接続してもよい。例えば、ｑ＝３の場合に、１行目、４行目などの画素回路を制御線Ｅ１、ＡＺ１と電源線ＶＰ１に接続し、２行目、５行目などの画素回路を制御線Ｅ２、ＡＺ２と電源線ＶＰ２に接続し、３行目、６行目などの画素回路を制御線Ｅ３、ＡＺ３と電源線ＶＰ３に接続してもよい。
　ｑ＝１の場合、すべての画素回路１０について初期化期間、閾値検出期間および発光期間は共通になる。このようにすべての画素回路１０の初期化、閾値検出および発光を同じタイミングで行うことにより、制御回路３や電源回路４の構成を簡単にすることができる。一方、ｑ≧２の場合、画素回路１０のグループごとに初期化期間、閾値検出期間および発光期間は異なる。このように画素回路１０のグループごとに初期化、閾値検出および発光を異なるタイミングで行うことにより、ｑ＝１の場合よりもデータ書き込み期間や発光期間を長くすることができる。なお、上述した各種の変形例は、第１の実施形態だけでなく、以下に示す第２～第５の実施形態にも同様に適用できる。
　（第２の実施形態）
　本発明の第２の実施形態に係る表示装置は、第１の実施形態に係る表示装置と同じ構成を有する（図１を参照）。ただし、本実施形態に係る表示装置は、画素回路１０に代えて、図１２に示す画素回路２０を備えている。画素回路２０には、図示しない電源線を用いて電位Ｖ０が供給される。電位Ｖ０は、調整可能な電位である。なお、以下に示す各実施形態では、先に述べた実施形態と同一の構成要素については、同一の参照符号を付して説明を省略する。以下、第１の実施形態に係る表示装置１００との相違点を説明する。
　図１２は、画素回路２０の回路図である。図１２に示すように、画素回路２０は、ＴＦＴ２１～２４、コンデンサ２５、および、有機ＥＬ素子２６を含んでいる。画素回路２０は、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅｋ、ＡＺｋ、電源線ＶＰｋ、電位Ｖ０を有する電源線、および、共通電位Ｖｃｏｍを有する電極に接続される。画素回路２０内の素子の接続形態は、ＴＦＴ２４のソース端子が電位Ｖ０を有する電源線に接続されている点を除き、画素回路１０と同じである。本実施形態に係る表示装置における、制御線と電源線の接続形態、１フレーム期間内の各行の画素回路２０の動作、および、画素回路２０のタイミングチャートは、第１の実施形態と同じである（図４～図６を参照）。
　本実施形態に係る表示装置では、画素回路２０内の電源接続用トランジスタ（ＴＦＴ２４）は、コンデンサ２５の一端と所定電位Ｖ０を有する電源線との間に設けられている。また、電位Ｖ０は、調整可能な電位である。したがって、電位Ｖ０をデータ信号線駆動回路５の基準電位に合わせることができる。また、電位Ｖ０を調整することにより、表示画面全体の輝度を調整することができる。
　（第３の実施形態）
　図１３は、本発明の第３の実施形態に係る表示装置の構成を示すブロック図である。図１３に示す表示装置３００は、表示制御回路１、走査信号線駆動回路２、制御回路３、電源回路３０４、データ信号線駆動回路５、および、（ｍ×ｎ）個の画素回路３０を備えた有機ＥＬディスプレイである。以下、第１の実施形態に係る表示装置１００との相違点を説明する。
　表示装置３００には、共通電位Ｖｃｏｍを供給する導電性部材（電極）に代えて、ｑ本の電源線ＶＣ１～ＶＣｑが設けられる。各行の画素回路３０は、制御線Ｅ１～Ｅｑのいずれか、制御線ＡＺ１～ＡＺｑのいずれか、電源線ＶＰ１～ＶＰｑのいずれか、および、電源線ＶＣ１～ＶＣｑのいずれかに接続される。
　電源回路３０４は、制御信号ＣＳ２に基づき、電源線ＶＰ１～ＶＰｑに２種類の電位を切り替えて印加し、電源線ＶＣ１～ＶＣｑに２種類の電位を切り替えて印加する。より詳細には、電源回路３０４は、電源線ＶＰ１～ＶＰｑに所定の電位ＶＰ＿Ｃとそれよりも高い電位ＶＰ＿Ｈを切り替えて印加し、電源線ＶＣ１～ＶＣｑに電位ＶＰ＿Ｃとそれよりも高い電位ＶＰ＿Ｓを切り替えて印加する。
　図１４は、画素回路３０の回路図である。図１４に示すように、画素回路３０は、ＴＦＴ３１～３４、コンデンサ３５、および、有機ＥＬ素子３６を含んでいる。画素回路３０は、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅｋ、ＡＺｋ、および、電源線ＶＰｋ、ＶＣｋに接続される。画素回路３０内の素子の接続形態は、有機ＥＬ素子３６のカソード端子が電源線ＶＣｋに接続されている点を除き、画素回路１０と同じである。
　以下、ｑ＝１の場合について説明する。図１５は、制御線と電源線の接続形態を示す図である。この場合、すべての画素回路３０は、制御線Ｅ１、ＡＺ１と電源線ＶＰ１、ＶＣ１に接続される。表示装置３００における１フレーム期間内の各行の画素回路３０の動作は、第１の実施形態と同じである（図４を参照）。
　図１６は、画素回路３０の動作を示すタイミングチャートである。図１６は、以下の点を除き、図５と同じである。図５では、電源線ＶＰ１の電位は、発光期間では共通電位Ｖｃｏｍよりも高いＶＰ＿Ｈになり、アノード初期化期間ではＶｃｏｍよりも低いＶＰ＿Ｌになり、それ以外ではＶｃｏｍにほぼ等しいＶＰ＿Ｃになる。これに対して、図１６では、電源線ＶＰ１の電位は、発光期間では所定の電位ＶＰ＿Ｃよりも高いＶＰ＿Ｈになり、それ以外ではＶＰ＿Ｃになる。電源線ＶＣ１の電位は、アノード初期化期間ではＶＰ＿Ｃよりも高いＶＰ＿Ｓになり、それ以外ではＶＰ＿Ｃになる。
　画素回路３０は、アノード初期化期間以外では、第１の実施形態に係る画素回路１０と同様に動作する。アノード初期化期間では、電源線ＶＰ１の電位はＶＰ＿Ｃであり、電源線ＶＣ１の電位はＶＰ＿Ｃよりも高いＶＰ＿Ｓである。このとき画素回路３０は、有機ＥＬ素子１６のカソード端子に共通電位Ｖｃｏｍを与え、電源線ＶＰ１の電位をＶｃｏｍよりも低いＶＰ＿Ｌにしたときの画素回路１０と同様に動作する。したがって、画素回路３０は、アノード初期化期間でも画素回路１０と同様に動作する。
　第１の実施形態に係る表示装置１００では、電源回路４は電源線ＶＰ１～ＶＰｑに３種類の電位を切り替えて印加するので、電源回路４の構成が複雑になる。これに対して、本実施形態に係る表示装置３００では、電源回路３０４は、電源線ＶＰ１～ＶＰｑ、ＶＣ１～ＶＣｑにそれぞれ２種類の電位を切り替えて印加する。したがって、本実施形態に係る表示装置３００によれば、第１の実施形態に係る表示装置１００よりも、電源回路３０４の構成を簡単にすることができる。
　以上に示すように、本実施形態に係る表示装置３００は、複数行の画素回路３０に接続された１本以上の制御線Ｅ１～Ｅｑと、複数行の画素回路３０に接続された１本以上の第２制御線ＡＺ１～ＡＺｑと、複数行の画素回路３０に接続された１本以上の電源線ＶＰ１～ＶＰｑと、複数行の画素回路３０に接続された１本以上の第２電源線ＶＣ１～ＶＣｑと備えている。閾値検出用トランジスタ（ＴＦＴ３３）の制御端子は第２制御線ＡＺｋに接続され、発光素子の一端（有機ＥＬ素子３６のカソード端子）は第２電源線ＶＣｋに接続される。電源回路３０４は、電源線ＶＰ１～ＶＰｑと第２電源線ＶＣ１～ＶＣｑにそれぞれ２種類の電位を切り替えて印加する。
　本実施形態に係る表示装置３００によれば、４個のトランジスタと１個のコンデンサと発光素子を含む画素回路３０と、複数行の画素回路３０に接続された２種類の制御線Ｅ１～Ｅｑ、ＡＺ１～ＡＺｑと、複数行の画素回路３０に接続された２種類の電源線ＶＰ１～ＶＰｑ、ＶＣ１～ＶＣｑを用いて、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を提供することができる。２種類の電位を切り替えて印加する電源回路３０４を用いることにより、電源回路の構成を簡単にすることができる。
　（第４の実施形態）
　図１７は、本発明の第４の実施形態に係る表示装置の構成を示すブロック図である。図１７に示す表示装置４００は、表示制御回路１、走査信号線駆動回路２、制御回路４０３、電源回路４、データ信号線駆動回路５、および、（ｍ×ｎ）個の画素回路４０を備えた有機ＥＬディスプレイである。以下、第１の実施形態に係る表示装置１００との相違点を説明する。
　表示装置４００には、制御線として、ｑ本の制御線Ｅ１～Ｅｑが設けられる。各行の画素回路４０は、制御線Ｅ１～Ｅｑのいずれか、および、電源線ＶＰ１～ＶＰｑのいずれかに接続される。表示装置４００では、制御線ＡＺ１～ＡＺｑは、制御線Ｅ１～Ｅｑと共通化される。制御回路４０３は、制御信号ＣＳ１に基づき、制御線Ｅ１～Ｅｑにハイレベル電位とローレベル電位を切り替えて印加する。
　図１８は、画素回路４０の回路図である。図１８に示すように、画素回路４０は、ＴＦＴ４１～４４、コンデンサ４５、および、有機ＥＬ素子４６を含んでいる。画素回路４０は、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅｋ、電源線ＶＰｋ、および、共通電位Ｖｃｏｍを有する電極に接続される。画素回路４０内の素子の接続形態は、ＴＦＴ４３のゲート端子が走査信号線Ｇｉに接続されている点を除き、画素回路１０と同じである。
　以下、ｑ＝１の場合について説明する。図１９は、制御線と電源線の接続形態を示す図である。この場合、すべての画素回路４０は、制御線Ｅ１と電源線ＶＰ１に接続される。表示装置４００における１フレーム期間内の各行の画素回路４０の動作は、第１の実施形態と同じである（図４を参照）。
　図２０は、画素回路４０の動作を示すタイミングチャートである。図２０に示すＷｉ、ＶＧｉおよびＶＤｉの意味は、第１の実施形態と同様である。以下、図２０を参照して、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅ１、および、電源線ＶＰ１に接続された画素回路４０の動作を説明する。時刻ｔ１より前では、走査信号線Ｇｉと制御線Ｅ１の電位はハイレベルであり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃである。
　（ａ）ノード初期化
　時刻ｔ１において、走査信号線Ｇｉの電位はローレベルに変化する。これに伴い、ＴＦＴ４１、４３はオン状態に変化する。時刻ｔ１から時刻ｔ２までの間、電源線ＶＰ１の電位は引き続き共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃであり、データ信号線Ｓｊの電位はＶｒｅｆ１になる。このため、ノードＡの電位はＶｒｅｆ１になる。電位Ｖｒｅｆ１は、ＴＦＴ４１がオン状態になるように決定される。このとき有機ＥＬ素子４６は発光しないので、有機ＥＬ素子４６のアノード電位とＴＦＴ４２のゲート電位は共通電位Ｖｃｏｍにほぼ等しくなる。
　（ｂ）アノード初期化
　時刻ｔ２において、走査信号線Ｇｉの電位はハイレベルに変化し、制御線Ｅ１の電位はローレベルに変化する。これに伴い、ＴＦＴ４１、４３はオフ状態に変化し、ＴＦＴ４４はオン状態に変化する。時刻ｔ２から時刻ｔ３までの間、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも低いＶＰ＿Ｌになる。このため、ノードＡの電位はＶＰ＿Ｌになる。ＴＦＴ４３はオフ状態であるので、ノードＡの電位が（Ｖｒｅｆ１－ＶＰ＿Ｌ）だけ低下すると、ＴＦＴ４２のゲート電位は同じ量だけ低下する。これにより、ＴＦＴ４２はオン状態になり、有機ＥＬ素子４６のアノード端子に保持されていた電荷は電源線ＶＰ１に向けて放電される。この結果、有機ＥＬ素子４６のアノード電位はＶＰ＿Ｌになる。時刻ｔ３より少し前に、走査信号線Ｇｉの電位はローレベルに変化し、制御線Ｅ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ４１、４３はオン状態に変化し、ＴＦＴ４４はオフ状態に変化する。
　（ｃ）閾値検出
　時刻ｔ３において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃに変化する。このとき、電源線ＶＰ１からＴＦＴ４２とＴＦＴ４３を経由してＴＦＴ４２のゲート端子に電流が流れ込み、ＴＦＴ４２のゲート電位は上昇する。ＴＦＴ４２の閾値電圧をＶｔｈとしたとき、ＴＦＴ４２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）まで上昇する。
　（ｄ）データ待機
　時刻ｔ４において、走査信号線Ｇｉの電位はハイレベルに変化する。これに伴い、ＴＦＴ４１、４３はオフ状態に変化する。この時点で、有機ＥＬ素子４６のアノード電位とＴＦＴ４２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）である。
　データ待機期間では、電流が有機ＥＬ素子４６のアノード端子から有機ＥＬ素子４６側にも電源線ＶＰ１側にも流れず、有機ＥＬ素子４６のアノード電位は（ＶＰ＿Ｃ＋Ｖｔｈ）を保つことが理想的である。しかしながら、特段の工夫を行わなければ、データ待機期間において、ＴＦＴ４２、４３に無視できない程度のリーク電流が流れて、有機ＥＬ素子４６のアノード電位は変動する。そこで、電源回路４は、閾値検出完了から発光開始までの間、電源線ＶＰ１の電位を共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃにすることが好ましい。これにより、待機期間において、有機ＥＬ素子４６のアノード端子から電源線ＶＰ１にリーク電流が流れることを防止し、有機ＥＬ素子４６のアノード電位を一定に保つことができる。
　（ｅ）データ書き込み
　時刻ｔ４から時刻ｔ５までの間に、ｉ行目の画素回路４０のデータ書き込み期間Ｗｉが設定される。データ書き込み期間Ｗｉでは、走査信号線Ｇｉの電位はローレベルになり、データ信号線Ｓｊの電位はデータ電位Ｖｄａｔａになる。このときＴＦＴ４１はオン状態になるので、ノードＡの電位はＶｄａｔａに変化する。このときＴＦＴ４３もオン状態になり、有機ＥＬ素子４６はコンデンサ４５よりも十分に大きい容量値を有するので、ノードＡの電位が変化しても、ＴＦＴ４２のゲート電位はその影響をほとんど受けない。
　なお、データ待機期間において有機ＥＬ素子４６にリーク電流が流れ、有機ＥＬ素子４６のアノード電位が低下した場合でも、データ書き込み期間でＴＦＴ４３がオン状態になるので、ＴＦＴ４２のゲート電位は元のレベルに戻る。これに対して、データ待機期間に有機ＥＬ素子４６のアノード電位が上昇した場合には、ＴＦＴ４２の閾値電圧Ｖｔｈを正しく検出できない。したがって、データ待機期間では、ＴＦＴ４２のゲート電位は共通電位Ｖｃｏｍ以上であることが好ましい。
　（ｆ）発光待機
　発光待機期間では、データ待機期間と同様に、走査信号線Ｇｉはハイレベルになり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃになる。このとき、ノードＡの電位はＶｄａｔａで、ＴＦＴ４２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）である。
　（ｇ）発光
　時刻ｔ５において、制御線Ｅ１の電位はローレベルに変化する。これに伴い、ＴＦＴ４４はオン状態に変化する。時刻ｔ５において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも高いＶＰ＿Ｈに変化する。このため、有機ＥＬ素子４６には発光閾値電圧よりも高い電圧が印加され、有機ＥＬ素子４６は発光する。電位ＶＰ＿Ｈは、発光期間においてＴＦＴ４２が飽和領域で動作するように決定される。このため、発光期間において有機ＥＬ素子４６を流れる電流Ｉは、チャネル長変調効果を無視すれば、上式（１）で与えられる。
　時刻ｔ５において、ノードＡの電位はＶｄａｔａからＶＰ＿Ｈに変化する。このときＴＦＴ４３はオフ状態であるので、ノードＡの電位がＶｄａｔａからＶＰ＿Ｈに変化すると、ＴＦＴ４２のゲート電位は同じ量だけ変化して（ＶＰ＿Ｃ＋Ｖｔｈ＋ＶＰ＿Ｈ－Ｖｄａｔａ）になる。したがって、発光期間におけるＴＦＴ４２のゲート－ソース間電圧Ｖｇｓは、上式（２）で与えられる。式（１）と式（２）から、上式（３）が導かれる。
　式（３）に示す電流Ｉは、データ電位Ｖｄａｔａに応じて変化するが、ＴＦＴ４２の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈにばらつきが生じる場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、閾値電圧Ｖｔｈに依存しない電流を有機ＥＬ素子４６に流して、有機ＥＬ素子４６を所望の輝度で発光させることができる。
　（ｈ）消灯
　時刻ｔ６において、制御線Ｅ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ４４はオフ状態に変化する。時刻ｔ６において、電源線ＶＰ１の電位はＶＰ＿Ｃに変化する。このため、時刻ｔ６以降、有機ＥＬ素子４６のアノード電位は低下する。時刻ｔ６からしばらくすると、有機ＥＬ素子４６に印加される電圧は十分に低くなり、有機ＥＬ素子４６は消灯する。
　なお、以上に述べた駆動方法の変形例として、閾値検出を一括して行わず、有機ＥＬ素子４６のアノード電位をＶＰ＿Ｌを保った状態でデータ書き込みを行う方法がある。この方法を用いた場合でも、ＴＦＴ４２のゲート電位は、データ書き込み完了後にデータ電位にかかわらず（ＶＰ＿Ｃ＋Ｖｔｈ）になる。
　以上に示すように本実施形態に係る表示装置４００は、複数行の画素回路４０に接続された１本以上の制御線Ｅ１～Ｅｑと、複数行の画素回路４０に接続された１本以上の電源線ＶＰ１～ＶＰｑとを備えている。閾値検出用トランジスタ（ＴＦＴ４３）の制御端子は、走査信号線Ｇｋに接続され、発光素子の一端（有機ＥＬ素子４６のカソード端子）は、固定の共通電位Ｖｃｏｍを有する導電性部材（電極）に接続される。電源回路４は、電源線ＶＰ１～ＶＰｑに３種類の電位を切り替えて印加する。
　本実施形態に係る表示装置４００によれば、４個のトランジスタと１個のコンデンサと発光素子を含む画素回路４０と、複数行の画素回路４０に接続された１種類の電源線ＶＰ１～ＶＰｑと、複数行の画素回路４０に接続された１種類の制御線Ｅ１～Ｅｑを用いて、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を提供することができる。１種類の制御線と１種類の電源線を用いることにより、制御線と電源線のレイアウト面積を減らし、制御回路４０３の構成を簡単にすることができる。
　（第５の実施形態）
　図２１は、本発明の第５の実施形態に係る表示装置の構成を示すブロック図である。図２１に示す表示装置５００は、表示制御回路１、走査信号線駆動回路２、制御回路５０３、電源回路５０４、データ信号線駆動回路５、および、（ｍ×ｎ）個の画素回路５０を備えた有機ＥＬディスプレイである。以下、第１の実施形態に係る表示装置１００との相違点を説明する。
　表示装置５００には、電源線として、ｑ本の電源線ＶＣ１～ＶＣｑが設けられる。各行の画素回路５０は、制御線Ｅ１～Ｅｑのいずれか、制御線ＡＺ１～ＡＺｑのいずれか、および、電源線ＶＣ１～ＶＣｑのいずれかに接続される。画素回路５０には、図示しない導電性部材（電極）を用いて共通電位Ｖｐが供給される。
　制御回路５０３は、制御信号ＣＳ１に基づき、制御線Ｅ１～Ｅｑ、ＡＺ１～ＡＺｑにハイレベル電位とローレベル電位を切り替えて印加する。電源回路５０４は、制御信号ＣＳ２に基づき、電源線ＶＣ１～ＶＣｑに３種類の電位を切り替えて印加する。より詳細には、電源回路５０４は、電源線ＶＣ１～ＶＣｑに対して、共通電位Ｖｐよりも高い電位ＶＣ＿Ｈ、Ｖｐにほぼ等しい電位ＶＣ＿Ｃ、および、Ｖｐよりも低い電位ＶＣ＿Ｌを切り替えて印加する。
　図２２は、画素回路５０の回路図である。図２２に示すように、画素回路５０は、ＴＦＴ５１～５４、コンデンサ５５、および、有機ＥＬ素子５６を含んでいる。ＴＦＴ５１～５４は、いずれも、Ｎチャネル型トランジスタである。画素回路５０は、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅｋ、ＡＺｋ、電源線ＶＣｋ、および、共通電位Ｖｐを有する電極に接続される。
　ＴＦＴ５１の一方の導通端子はデータ信号線Ｓｊに接続され、他方の導通端子はコンデンサ５５の一方の端子（以下、ノードＡという）に接続される。コンデンサ５５の他方の端子は、ＴＦＴ５２のゲート端子に接続される。ＴＦＴ５２のソース端子は電源線ＶＣｋに接続され、ドレイン端子は有機ＥＬ素子５６のカソード端子に接続される。有機ＥＬ素子５６のアノード端子は、共通電位Ｖｐを有する電極に接続される。ＴＦＴ５３は、ＴＦＴ５２のゲート端子とドレイン端子（有機ＥＬ素子５６側の導通端子）の間に設けられる。ＴＦＴ５４のドレイン端子はノードＡに接続され、ソース端子は電源線ＶＣｋに接続される。ＴＦＴ５１のゲート端子は走査信号線Ｇｉに接続され、ＴＦＴ５３のゲート端子は制御線ＡＺｋに接続され、ＴＦＴ５４のゲート端子は制御線Ｅｋに接続される。ＴＦＴ５１～５４は、それぞれ、書き込み制御トランジスタ、駆動用トランジスタ、閾値検出用トランジスタ、および、電源接続用トランジスタとして機能し、有機ＥＬ素子５６は発光素子として機能する。
　以下、ｑ＝１の場合について説明する。ｑ＝１の場合の制御線と電源線の接続形態は、図３と同様である。図３において制御回路３、電源回路４および電源線ＶＰ１を、それぞれ、制御回路５０３、電源回路５０４および電源線ＶＣ１と読み替えれば、本実施形態の接続形態が得られる。図２３は、画素回路５０の動作を示すタイミングチャートである。画素回路５０の動作は第１の実施形態に係る画素回路１０の動作と同様であるので、ここではその説明を省略する。
　本実施形態に係る表示装置５００によれば、第１の実施形態に係る表示装置１００と同様に、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる表示装置を、４個のトランジスタと１個のコンデンサと発光素子を含む画素回路５０と、複数行の画素回路５０に接続された１種類の電源線ＶＣ１～ＶＣｑと、複数行の画素回路１０に接続された２種類の制御線Ｅ１～Ｅｑ、ＡＺ１～ＡＺｑを用いて構成することができる。また、１種類の電源線を用いることにより、電源線のレイアウト面積を減らすことができる。
　なお、画素回路５０は、Ｎチャネル型トランジスタを用いて、第１の実施形態に係る画素回路１０に対応する回路を構成したものであるが、同様の方法で、Ｎチャネル型トランジスタを用いて、第２～第４の実施形態に係る画素回路２０、３０、４０に対応する回路を構成することができる。
　以上に示すように、本発明によれば、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる表示装置を、４個のトランジスタと１個のコンデンサと発光素子を含む画素回路を用いて構成し、画素回路のレイアウト面積が小さく、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を得ることができる。
　本発明の表示装置は、複数行の画素回路内の発光素子を同じ期間で発光させ、画素回路のレイアウト面積が小さいという特徴を有するので、有機ＥＬディスプレイなどの電流駆動型の表示装置に利用することができる。
　１…表示制御回路
　２…走査信号線駆動回路
　３、４０３、５０３…制御回路
　４、３０４、５０４…電源回路
　５…データ信号線駆動回路
　６…シフトレジスタ
　７…レジスタ
　８…ラッチ回路
　９…出力バッファ
　１０、２０、３０、４０、５０…画素回路
　１１、２１、３１、４１、５１…ＴＦＴ（書き込み制御トランジスタ）
　１２、２２、３２、４２、５２…ＴＦＴ（駆動用トランジスタ）
　１３、２３、３３、４３、５３…ＴＦＴ（閾値検出用トランジスタ）
　１４、２４、３４、４４、５４…ＴＦＴ（電源接続用トランジスタ）
　１５、２５、３５、４５、５５…コンデンサ
　１６、２６、３６、４６、５６…有機ＥＬ素子（発光素子）
　１００、３００、４００、５００…表示装置

Claims (14)

  1. 　電流駆動型の表示装置であって、
    　それぞれが発光素子を含み、行方向と列方向に並べて配置された複数の画素回路と、
    　同じ行の画素回路に接続された複数の走査信号線と、
    　同じ列の画素回路に接続された複数のデータ信号線と、
    　複数行の画素回路に接続された１本以上の制御線と、
    　複数行の画素回路に接続された１本以上の電源線と、
    　前記走査信号線、前記データ信号線および前記制御線を駆動する駆動回路と、
    　前記電源線に複数の電位を切り替えて印加する電源回路とを備え、
    　前記駆動回路と前記電源回路は、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、前記画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる制御を行い、
    　前記画素回路は、
    　　一方の導通端子が前記電源線に接続され、他方の導通端子が前記発光素子の一端に接続された駆動用トランジスタと、
    　　一端が前記駆動用トランジスタの制御端子に接続されたコンデンサと、
    　　前記コンデンサの他端と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
    　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられた閾値検出用トランジスタと、
    　　前記コンデンサの他端と前記電源線または所定電位を有する他の電源線との間に設けられ、前記制御線に接続された制御端子を有する電源接続用トランジスタとをさらに含むことを特徴とする、表示装置。
  2. 　複数行の画素回路に接続された１本以上の第２制御線をさらに備え、
    　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
    　前記発光素子の他端は、固定の共通電位を有する導電性部材に接続され、
    　前記電源回路は、前記電源線に３種類の電位を切り替えて印加することを特徴とする、請求項１に記載の表示装置。
  3. 　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記共通電位にほぼ等しい第１電位が印加され、
    　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
    　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
    　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
    　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
    　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように、前記画素回路が制御されることを特徴とする、請求項２に記載の表示装置。
  4. 　複数行の画素回路に接続された１本以上の第２制御線と、
    　複数行の画素回路に接続された１本以上の第２電源線とをさらに備え、
    　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
    　前記発光素子の他端は、前記第２電源線に接続され、
    　前記電源回路は、前記電源線と前記第２電源線にそれぞれ２種類の電位を切り替えて印加することを特徴とする、請求項１に記載の表示装置。
  5. 　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線と前記第２電源線に第１電位が印加され、
    　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に前記第１電位が印加され、前記第２電源線に初期化用の第２電位が印加され、
    　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線と前記第２電源線に前記第１電位が印加され、
    　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
    　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
    　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加され、前記第２電源線に前記第１電位が印加されるように、前記画素回路が制御されることを特徴とする、請求項４に記載の表示装置。
  6. 　前記閾値検出用トランジスタの制御端子は、前記走査信号線に接続され、
    　前記発光素子の他端は、固定の共通電位を有する導電性部材に接続され、
    　前記電源回路は、前記電源線に３種類の電位を切り替えて印加することを特徴とする、請求項１に記載の表示装置。
  7. 　初期化期間の前半部では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記共通電位にほぼ等しい第１電位が印加され、
    　初期化期間の後半部では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に初期化用の第２電位が印加され、
    　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
    　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスと前記電源接続用トランジスタはオフ状態であり、
    　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
    　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように、前記画素回路が制御されることを特徴とする、請求項６に記載の表示装置。
  8. 　行方向と列方向に並べて配置された複数の画素回路と、同じ行の画素回路に接続された複数の走査信号線と、同じ列の画素回路に接続された複数のデータ信号線と、複数行の画素回路に接続された１本以上の制御線と、複数行の画素回路に接続された１本以上の電源線とを有する電流駆動型の表示装置の駆動方法であって、
    　前記画素回路は、
    　　発光素子と、
    　　一方の導通端子が前記電源線に接続され、他方の導通端子が前記発光素子の一端に接続された駆動用トランジスタと、
    　　一端が前記駆動用トランジスタの制御端子に接続されたコンデンサと、
    　　前記コンデンサの他端と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
    　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられた閾値検出用トランジスタと、
    　　前記コンデンサの他端と前記電源線または所定電位を有する他の電源線との間に設けられ、前記制御線に接続された制御端子を有する電源接続用トランジスタとを含み、
    　前記走査信号線、前記データ信号線および前記制御線を駆動する駆動ステップと、
    　前記電源線に複数の電位を切り替えて印加する電源制御ステップとを備え、
    　前記駆動ステップと前記電源制御ステップは、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、前記画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる制御を行うことを特徴とする、表示装置の駆動方法。
  9. 　前記表示装置は、複数行の画素回路に接続された１本以上の第２制御線をさらに有し、
    　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
    　前記発光素子の他端は、固定の共通電位を有する導電性部材に接続され、
    　前記電源制御ステップは、前記電源線に３種類の電位を切り替えて印加することを特徴とする、請求項８に記載の表示装置の駆動方法。
  10. 　前記駆動ステップと前記電源制御ステップは、前記画素回路に対して、
    　　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記共通電位にほぼ等しい第１電位が印加され、
    　　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
    　　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
    　　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
    　　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
    　　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように制御することを特徴とする、請求項９に記載の表示装置の駆動方法。
  11. 　前記表示装置は、複数行の画素回路に接続された１本以上の第２制御線と、複数行の画素回路に接続された１本以上の第２電源線とをさらに有し、
    　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
    　前記発光素子の他端は、前記第２電源線に接続され、
    　前記電源制御ステップは、前記電源線と前記第２電源線にそれぞれ２種類の電位を切り替えて印加することを特徴とする、請求項８に記載の表示装置の駆動方法。
  12. 　前記駆動ステップと前記電源制御ステップは、前記画素回路に対して、
    　　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線と前記第２電源線に第１電位が印加され、
    　　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に前記第１電位が印加され、前記第２電源線に初期化用の第２電位が印加され、
    　　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線と前記第２電源線に前記第１電位が印加され、
    　　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
    　　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
    　　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加され、前記第２電源線に前記第１電位が印加されるように制御することを特徴とする、請求項１１に記載の表示装置の駆動方法。
  13. 　前記閾値検出用トランジスタの制御端子は、前記走査信号線に接続され、
    　前記発光素子の他端は、固定の共通電位を有する導電性部材に接続され、
    　前記電源制御ステップは、前記電源線に３種類の電位を切り替えて印加することを特徴とする、請求項８に記載の表示装置の駆動方法。
  14. 　前記駆動ステップと前記電源制御ステップは、前記画素回路に対して、
    　　初期化期間の前半部では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記共通電位にほぼ等しい第１電位が印加され、
    　　初期化期間の後半部では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に初期化用の第２電位が印加され、
    　　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
    　　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスと前記電源接続用トランジスタはオフ状態であり、
    　　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
    　　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように制御することを特徴とする、請求項１３に記載の表示装置の駆動方法。
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