WO2013061833A1

WO2013061833A1 - 階調電圧生成回路、映像信号線駆動回路、液晶表示装置、および階調電圧生成方法

Info

Publication number: WO2013061833A1
Application number: PCT/JP2012/076757
Authority: WO
Inventors: 直哉谷口
Original assignee: シャープ株式会社
Priority date: 2011-10-24
Filing date: 2012-10-17
Publication date: 2013-05-02

Abstract

　低コストかつ小回路規模で、各表示モードで良好な表示品位が得られる階調電圧生成回路を提供する。　正極性階調電圧生成回路（３９１）は、抵抗素子（Ｒ１ａ～Ｒ３１ａ）からなる３Ｄ動画用ラダー抵抗回路（３９１１）と抵抗素子（Ｒ１ｂ～Ｒ３１ｂ）からなる３Ｄ静止画用ラダー抵抗回路（３９１２）と接続切替部（３９１４）とを備える。抵抗素子（Ｒ１ａ～Ｒ３１ａ）の抵抗値は互いに略同一であり、抵抗素子（Ｒ１ｂ～Ｒ３１ｂ）の抵抗値は高階調側から低階調側にかけて値が大きくなる。３Ｄモード時には３Ｄ動画用ラダー抵抗回路（３９１１）および３Ｄ静止画用ラダー抵抗回路（３９１２）のそれぞれに基準電圧（ＶＲＰ０，ＶＲＰ３１）が与えられ、２Ｄモード時には３Ｄ動画用ラダー抵抗回路（３９１１）に基準電圧（ＶＲＰ３１，ＶＲＰ６２）が与えられ、３Ｄ静止画用ラダー抵抗回路（３９１２）に基準電圧（ＶＲＰ０，ＶＲＰ３１）が与えられる。

Description

階調電圧生成回路、映像信号線駆動回路、液晶表示装置、および階調電圧生成方法

　本発明は、液晶表示パネルに印加すべき階調電圧を生成するための階調電圧生成回路に関し、特に、２次元表示および３次元表示の２種類の表示モードに応じて上記階調電圧を生成するための階調電圧生成回路、それを備えた映像信号線駆動回路、その映像信号線駆動回路を備えた液晶表示装置、および階調電圧生成方法に関する。

　近年、パソコンおよびテレビ等のディスプレイについて軽量化および薄型化が強く要求されているので、そのようなディスプレイに、軽量化および薄型化が容易な液晶表示装置の採用が急速に進んでいる。ところが、液晶は応答速度が遅いので、液晶表示装置での動画表示に際して十分な画質が得られないことがある。そこで、液晶の応答速度の低さに起因する動画表示時の画質低下を抑制するために、従来より、オーバードライブ駆動（またはオーバーシュート駆動）と呼ばれる駆動方式が採用されている。オーバードライブ駆動とは、１フレーム前の入力画像信号と現フレームの入力画像信号との組み合わせに応じて、現フレームの入力画像信号に対応する階調電圧よりも高い階調電圧または現フレームの入力画像信号に対応する階調電圧よりも低い階調電圧を液晶表示パネルに供給する駆動方式である。このようなオーバードライブ駆動を採用することにより、液晶表示パネルにおいて階調電圧に対応する輝度に到達するまでの時間が短縮されるので、動画表示の際の画質低下が抑制される。

　また、近年、２次元表示（以下「２Ｄ表示」という。）および３次元表示（以下「３Ｄ表示」という。）の２つの表示モードで画像表示が可能な液晶表示装置の開発が顕著である。このような液晶表示装置での３Ｄ表示においては左目と右目とで視差が生じるようにするためそれぞれ左目用のフレームおよび右目用のフレームが必要とされるため、通常は、２Ｄ表示時によりも高速で駆動が行われる。このため、３Ｄ表示時には、液晶の応答速度の制御が可能な上記オーバードライブ駆動が重要となる。特に、より高速な応答速度が要求される３Ｄ表示時において動画表示（以下「３Ｄ動画表示」という。）を行う際に、上記オーバードライブ駆動がさらに重要となる。

　ところで、階調表示が行われる液晶表示装置において、液晶表示パネルに印加すべき階調電圧は、図２５に示す液晶のＶＴ（Ｖｏｌｔａｇｅ－Ｔｒａｎｓｍｉｔｔａｎｃｅ）特性に応じてソースドライバ内の階調電圧生成回路によって生成される。図２５に示すように、液晶への印加電圧のうち、比較的電圧の低い領域（符号“ＲＡ”で表す。）では印加電圧が変化しても輝度はほとんど変化せず、中程度の電圧の領域（符号“ＲＢ”で表す）では印加電圧が変化すると輝度は大きく変化している。図２６は、上記ＶＴ特性を考慮し、従来の階調電圧生成回路により生成される階調電圧の階調間の電圧間隔（以下「階調電圧間隔」という。）を示す図である。図中では、各階調値に対応する階調電圧と、当該階調値よりも１つ小さい階調値に対応する階調電圧との差を示している。なお、階調値数は２５６階調であるとする。図２６に示すように、中間階調付近では階調値の高低によらず階調電圧間隔は略一定であるのに対して、例えば低階調側では階調値が低くなるにつれて階調電圧間隔が大きくなっている。階調電圧生成回路内には、所定の基準電圧に基づいて階調電圧を生成するために、互いに直列に接続された抵抗素子からなるラダー抵抗回路が用いられるが、図２６に示すような階調電圧の電圧間隔を実現するためには、中間階調付近で用いられる抵抗素子は階調値の高低によらず抵抗値が一定となり、低階調側で用いられる抵抗素子は階調値が低くなるほど抵抗値が高くなるように設定される。

　ここで、図２６に示すような階調電圧間隔の階調電圧を、高速な応答速度が要求される３Ｄ動画表示に用いることを考える。上記オーバードライブ駆動は、所定のルックアップテーブルを参照して階調値を補正することにより行われる。この階調値に対応する階調電圧は、上述のように低階調側では階調電圧間隔が大きくなると共に不均一になる。しかし、液晶の応答速度は印加電圧（階調電圧）に依存するので、このように階調電圧間隔が大きくなると共に不均一になると、液晶の応答速度の正確な制御を行い難く、結果として３Ｄ動画表示時の表示品位の低下を招く。

　なお、本願に関連して、特許文献１に開示された発明では、２種類のラダー抵抗回路を設け、入力画像の特性に応じて使用するラダー抵抗回路を切り替え可能となっている。これにより、入力画像の特性に応じた階調電圧を生成することができる。

日本の特開２０００－２８６８号公報

　ところで、液晶の応答速度の正確な制御が要求される３Ｄ動画表示時に合わせて階調電圧間隔を設定すると、当該階調電圧間隔は液晶のＶＴ特性に沿ったものではないので、３Ｄ動画表示時ほどは液晶の応答速度の遅れが問題とならない３Ｄ静止画表示時および２Ｄ表示時の表示品位の低下を招くおそれがある。このような問題を解消するために、３Ｄ動画表示時用、３Ｄ静止画表示用、および２Ｄ表示用のラダー抵抗回路を別個に設けるとすると、コストが増大する。また、上記特許文献１に開示された発明においても、例えば２５６階調分の階調電圧をそれぞれが生成する２種類のラダーが必要となるので、コストが増大すると共に、回路スペースが増大する。

　そこで、本発明は、低コストかつ小回路規模で、各表示モードで良好な表示品位が得られる階調電圧生成回路、それを備えた映像信号線駆動回路、その映像信号線駆動回路を備えた液晶表示装置、および階調電圧生成方法を提供することを目的とする。

　本発明の第１の局面は、第１の表示モードおよび第２の表示モードの２つの表示モードで表示を行う液晶表示装置内の映像信号線駆動回路に用いられ、複数の基準電圧に基づいて当該複数の基準電圧の数よりも多い複数の階調電圧を生成する階調電圧生成回路であって、
　互いに直列に接続され、前記複数の基準電圧間の電圧を分圧することにより前記複数の階調電圧を生成するための複数の抵抗素子と、
　前記第１の表示モードでは、前記複数の抵抗素子のうちの互いに直列に接続された所定数の抵抗素子からなる第１のラダー抵抗回路と、前記複数の抵抗素子のうちの互いに直列に接続された他の所定数の抵抗素子からなり、前記第１のラダー抵抗回路に直列に接続された第２のラダー抵抗回路との直列接続を開放する接続切替部とを備え、
　前記第１のラダー抵抗回路を構成する抵抗素子は互いに略同じ抵抗値であり、
　前記第２のラダー抵抗回路を構成する抵抗素子は当該第２のラダー抵抗回路の一端から他端にかけて抵抗値が大きくなり、
　前記第２のラダー抵抗回路を構成する抵抗素子のうちの当該第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の一端または他端に位置する抵抗素子であり、
　前記複数の基準電圧のうちの前記第１のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧と、前記第２のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧とは、前記第１の表示モードでは互いに同一であり、前記第２の表示モードでは一部が互いに重複していることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記第１の表示モードは３次元表示を行うためのモードであり、
　前記第２の表示モードは２次元表示を行うためのモードであることを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記第１の表示モードでは、前記第１のラダー抵抗回路は動画表示用の階調電圧を生成し、前記第２のラダー抵抗回路は静止画表示用の階調電圧を生成することを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　前記第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の前記他端に位置する抵抗素子であり、
　前記第２のラダー抵抗回路の前記他端に位置する抵抗素子の一端には、前記複数の階調電圧のうちの最も低い階調を示す階調電圧に対応する基準電圧が与えられることを特徴とする。

　本発明の第５の局面は、本発明の第３の局面において、
　前記第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の前記一端に位置する抵抗素子であり、
　前記第２のラダー抵抗回路の前記他端に位置する抵抗素子の一端には、前記複数の階調電圧のうちの最も高い階調を示す階調電圧に対応する基準電圧が与えられることを特徴とする。

　本発明の第６の局面は、本発明の第３の局面において、
　前記第１のラダー抵抗回路および前記第２のラダー抵抗回路のそれぞれを２つ備え、
　２つの前記第２のラダー抵抗回路の一方の第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の前記他端に位置する抵抗素子であり、
　２つの前記第２のラダー抵抗回路の他方の第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の前記一端に位置する抵抗素子であり、
　前記一方の第２のラダー抵抗回路の前記他端に位置する抵抗素子の一端には、前記複数の階調電圧のうちの最も低い階調を示す階調電圧に対応する基準電圧が与えられ、
　前記他方の第２のラダー抵抗回路の前記他端に位置する抵抗素子の一端には、前記複数の階調電圧のうちの最も高い階調を示す階調電圧に対応する基準電圧が与えられることを特徴とする。

　本発明の第７の局面は、本発明の第１の局面において、
　前記接続切替部は、前記第１の表示モードで開き、前記第２の表示モードで閉じる第１の開閉スイッチを含み、
　前記第１のラダー抵抗回路と前記第２のラダー抵抗回路とは、前記第１の開閉スイッチを介して互いに直列に接続されていることを特徴とする。

　本発明の第８の局面は、本発明の第７の局面において、
　前記接続切替部は、前記第１の表示モードで閉じ、前記第２の表示モードで開く第２および第３の開閉スイッチをさらに含み、
　前記第１のラダー抵抗回路の一端と前記第２のラダー抵抗回路の前記一端とは、前記第２の開閉スイッチを介して互いに接続され、
　前記第１のラダー抵抗回路の他端と前記第２のラダー抵抗回路の前記他端とは、前記第３の開閉スイッチを介して互いに接続されていることを特徴とする。

　本発明の第９の局面は、液晶表示装置の液晶表示パネルを駆動するための映像信号線駆動回路であって、
　本発明の第１の局面から第８の局面までのいずれかに係る階調電圧生成回路と、
　外部から与えられる、前記表示モードを示すモード信号と、表示すべき画像が動画であるか静止画であるかを示す画像種別信号と、表示すべき画像を示す画像信号に基づく階調信号とに応じて、前記階調電圧生成回路により生成される前記複数の階調電圧の中から、出力すべき階調電圧を選択する選択部とを備えることを特徴とする。

　本発明の第１０の局面は、液晶表示装置であって、
　本発明の第９の局面に係る映像信号線駆動回路と、
　画像を表示するための液晶表示パネルと、
　前記モード信号、前記画像種別信号、および前記画像信号を生成し前記映像信号線駆動回路に与える表示制御回路と、
　前記複数の基準電圧を生成し、かつ、当該複数の基準電圧のうちの前記第１のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧と前記第２のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧とを、前記第１の表示モードでは互いに同一とし、前記第２の表示モードでは一部を互いに重複させる基準電圧生成回路とを備えることを特徴とする。

　本発明の第１１の局面は、本発明の第１０の局面において、
　前記表示制御回路は、信号の時間的変化を強調する補正を行って前記画像信号を生成することを特徴とする。

　本発明の第１２の局面は、第１の表示モードおよび第２の表示モードの２つの表示モードで表示を行う液晶表示装置内の映像信号線駆動回路において、複数の基準電圧に基づいて当該複数の基準電圧の数よりも多い複数の階調電圧を生成する階調電圧生成方法であって、
　前記第１の表示モードでは、前記映像信号線駆動回路内の、互いに直列に接続された複数の抵抗素子のうちの所定数の抵抗素子からなる第１のラダー抵抗回路と、前記複数の抵抗素子のうちの互いに直列に接続された他の所定数の抵抗素子からなり、前記第１のラダー抵抗回路に直列に接続された第２のラダー抵抗回路との直列接続を開放するステップと、
　前記複数の基準電圧のうちの前記第１のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧と、前記第２のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧とを、前記第１の表示モードでは互いに同一とし、前記第２の表示モードでは一部を互いに重複させるステップとを備え、
　前記第１のラダー抵抗回路を構成する抵抗素子は互いに略同じ抵抗値であり、
　前記第２のラダー抵抗回路を構成する抵抗素子は当該第２のラダー抵抗回路の一端から他端にかけて抵抗値が大きくなり、
　前記第２のラダー抵抗回路を構成する抵抗素子のうちの当該第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の一端または他端に位置する抵抗素子であることを特徴とする。

　本発明の第１の局面によれば、例えば第１の表示モードが３Ｄ表示を行うためのモード（３Ｄモード）であり、第２の表示モードが２Ｄ表示モードを行うためのモード（２Ｄモード）であるとすると、３Ｄモード時には第１のラダー抵抗回路と第２のラダー抵抗回路との直列接続が開放され、分圧すべき基準電圧が当該第１のラダー抵抗回路と当該第２のラダー抵抗回路とで同一になる。このため、３Ｄモード時には、第１のラダー抵抗回路により生成される階調値に関わらず階調電圧間隔が略一定な低階調側および／または高階調側（以下「階調端側」という。）の階調電圧と、上記のラダー抵抗回路により生成される階調値が変化するにつれて階調電圧間隔が変化する階調端側の階調電圧との２種類の階調端側の階調電圧が得られる。これにより、例えば３Ｄ動画表示時には第１のラダー抵抗回路により生成される階調値に関わらず階調電圧間隔が略一定な階調端側の階調電圧を用いて液晶の応答速度を制御できるので、階調端側での液晶の応答速度の制御精度を高めることができる。その結果、３Ｄ動画表示時に良好な表示品位が得られる。また、３Ｄ動画表示時ほどは液晶の応答速度の遅れが問題とならない３Ｄ静止画表示では、例えば、従来どおり液晶のＶＴ特性に沿った第２のラダー抵抗回路により生成される階調値が変化するにつれて階調電圧間隔が変化する階調端側の階調電圧が用いられるので、結果として３Ｄ静止画表示時にも良好な表示品位が得られる。これに対して、２Ｄモード時には、上記第１のラダー抵抗回路と上記第２のラダー抵抗回路とが互いに直列接続され、第１のラダー抵抗回路と第２のラダー抵抗回路とで分圧すべき基準電圧の一部を重複することにより、従来の階調電圧生成回路と同様の液晶のＶＴ特性に沿った階調電圧が得られる。したがって、２Ｄ画像表示時にも良好な表示品位が得られる。以上のように、第１のラダー抵抗回路および第２のラダー抵抗回路を各表示モードで兼用し、例えば３Ｄモード時では第１のラダー抵抗回路および第２のラダー抵抗回のそれぞれで階調端側の階調電圧を生成することにより、低コストかつ小回路規模で、各表示モードでの良好な表示品位が得られる。

　本発明の第２の局面によれば、第１の表示モードが３Ｄモードであり、第２の表示モードが２Ｄモードである場合に、本発明の第１の局面と同様の効果を奏することができる。

　本発明の第３の局面によれば、３Ｄモード時に、第１のラダー抵抗回路により３Ｄ動画表示用の階調電圧が生成され、第２のラダー抵抗回路により３Ｄ静止画表示用の階調電圧が生成されることにより、本発明の第２の局面と同様の効果を奏することができる。

　本発明の第４の局面によれば、３Ｄモード時に、第１のラダー抵抗回路により階調値の高低によらず階調電圧間隔が略一定な低階調側の階調電圧が生成され、第２のラダー抵抗回路により階調値が低くなるにつれて階調電圧間隔が大きくなる低階調側の階調電圧が生成される。これにより、３Ｄ動画表示時には、例えば、階調電圧間隔が略一定な低階調側の階調電圧を用いて液晶の応答速度を制御できるので、低階調側での液晶の応答速度の制御精度を高めることができる。その結果、３Ｄ動画表示時に良好な表示品位が得られる。また、３Ｄ動画表示時ほどは液晶の応答速度の遅れが問題とならない３Ｄ静止画表示では、例えば、従来どおり、液晶のＶＴ特性に沿った、階調値が低くなるにつれて階調電圧間隔が大きくなる低階調側の階調電圧が用いられるので、結果として３Ｄ静止画表示時にも良好な表示品位が得られる。

　本発明の第５の局面によれば、３Ｄモード時に、第１のラダー抵抗回路により階調値の高低によらず階調電圧間隔が略一定な低階調側の階調電圧が生成され、第２のラダー抵抗回路により階調値が高くなるにつれて階調電圧間隔が大きくなる高階調側の階調電圧が生成される。これにより、３Ｄ動画表示時には、例えば、階調電圧間隔が略一定な高階調側の階調電圧を用いて液晶の応答速度を制御できるので、高階調側での液晶の応答速度の制御精度を高めることができる。その結果、３Ｄ動画表示時に良好な表示品位が得られる。また、３Ｄ動画表示時ほどは液晶の応答速度の遅れが問題とならない３Ｄ静止画表示では、例えば、従来どおり、液晶のＶＴ特性に沿った、階調値が高くなるにつれて階調電圧間隔が大きくなる高階調側の階調電圧が用いられるので、結果として３Ｄ静止画表示時にも良好な表示品位が得られる。

　本発明の第６の局面によれば、３Ｄモード時に、２つの第１のラダー抵抗回路の一方により階調値の高低によらず階調電圧間隔が略一定な低階調側の階調電圧が生成され、２つの第２のラダー抵抗回路の一方により階調値が低くなるにつれて階調電圧間隔が大きくなる低階調側の階調電圧が生成され、２つの第１のラダー抵抗回路の他方により階調値の高低によらず階調電圧間隔が略一定な低階調側の階調電圧が生成され、２つの第２のラダー抵抗回路の他方により階調値が高くなるにつれて階調電圧間隔が大きくなる高階調側の階調電圧が生成される。これにより、３Ｄ動画表示時には、例えば、階調電圧間隔が略一定な低階調側および高階調側の階調電圧を用いて液晶の応答速度を制御できるので、低階調側および高階調側での液晶の応答速度の制御精度を高めることができる。その結果、３Ｄ動画表示時に良好な表示品位が得られる。また、３Ｄ動画表示時ほどは液晶の応答速度の遅れが問題とならない３Ｄ静止画表示では、例えば、従来どおり、液晶のＶＴ特性に沿った、階調値が低くなるにつれて階調電圧間隔が大きくなる低階調側の階調電圧と階調値が高くなるにつれて階調電圧間隔が大きくなる高階調側の階調電圧とが用いられるので、結果として３Ｄ静止画表示時にも良好な表示品位が得られる。

　本発明の第７の局面によれば、表示モードに応じて第１のラダー回路と第２のラダー回路との接続関係を切り替え可能な第１の開閉スイッチを用いることにより、本発明の第１の局面と同様の効果を奏することができる。

　本発明の第８の局面によれば、第２および第３の開閉スイッチを用いることにより、例えば第１の表示モードにおいて階調電圧生成回路に与えるべき基準電圧の数を低減できる。

　本発明の第９の局面によれば、映像信号線駆動回路において、モード信号、画像種別信号、および階調信号に応じて、複数の階調電圧の中から出力すべき階調電圧を選択することにより本発明の第１の局面から第８の局面までのいずれかと同様の効果を奏することができる。

　本発明の第１０の局面によれば、液晶表示装置において、モード信号、画像種別信号、および階調信号を生成する表示制御回路と、複数の基準電圧を生成する基準電圧生成回路とを用いることにより、本発明の第９の局面と同様の効果を奏することができる。

　本発明の第１１の局面によれば、いわゆるオーバードライブ駆動が行われるので、液晶の高速な応答速度が要求される表示の際の画質低下が抑制される。

　本発明の第１２の局面によれば、本発明の第１の局面と同様の効果を階調電圧生成方法において奏することができる。

本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。上記第１の実施形態おけるタイミングコントローラＩＣの構成を説明するためのブロック図である。上記第１の実施形態におけるＯＤテーブルの一例を模式的に示した図である。上記第１の実施形態におけるソースドライバの構成を説明するためのブロック図である。上記第１の実施形態における階調電圧生成回路の構成を示すブロック図である。上記第１の実施形態において、出力すべき階調電圧が選択される様子を説明するためのブロック図である。上記第１の実施形態における正極性階調電圧生成回路の構成を示す回路図である。上記第１の実施形態における、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例と、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例とを示す図である。図８に係る３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。図８に係る３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。上記第１の実施形態における、２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例を示す図である。図１１に係る２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の電圧間隔を示す図である。本発明の第２の実施形態における正極性階調電圧生成回路の構成を示す回路図である。上記第２の実施形態における、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例と、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例とを示す図である。図１４に係る３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。図１４に係る３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。上記第２の実施形態における、２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例を示す図である。図１７に係る２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。本発明の第３の実施形態における正極性階調電圧生成回路の構成を示す回路図である。上記第３の実施形態における、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例と、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例とを示す図である。図２０に係る３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。図２０に係る３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。上記第３の実施形態における、２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例を示す図である。図２３に係る２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。液晶のＶＴ特性を示す模式図である。従来の階調電圧生成回路により生成される階調電圧の電圧間隔を示す図である。

　以下、添付図面を参照しながら、本発明の第１～第３の実施形態について説明する。

　＜１．第１の実施形態＞
　本発明の第１の実施形態は、３Ｄ表示および２Ｄ表示の２つの表示モードで画像表示が可能な液晶表示装置に係るものである。以下では、３Ｄ表示が行われるべき表示モード（第１の表示モード）のことを「３Ｄモード」といい、２Ｄ表示モードが行われるべき表示モード（第２の表示モード）のことを「２Ｄモード」という。また、３Ｄモードにおいて表示される動画および静止画のことをそれぞれ「３Ｄ動画」および「３Ｄ静止画」といい、２Ｄモードにおいて表示される動画および静止画のことをそれぞれ「２Ｄ動画」および「２Ｄ静止画」という。また、３Ｄ動画と３Ｄ静止画とを特に区別しない場合にはそれらを「３Ｄ画像」といい、２Ｄ動画と２Ｄ静止画とを特に区別しない場合にはそれらを「２Ｄ画像」という。なお、本実施形態および後述の各実施形態に係る液晶表示装置では液晶の劣化防止のために一般に極性反転駆動が行われるが、正極性および負極性に関する駆動を実現するための構成および動作は基本的に共通するので、以下では、正極性に関する構成および動作を中心に説明し、負極性に関する構成および動作については適宜説明を省略するものとする。

　＜１．１　全体構成および動作概要＞
　図１は、本実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示部５００を含む液晶表示パネル５、コントロール基板１０、映像信号線駆動回路としてのソースドライバ３００、ゲートドライバ４００、および基準電圧生成回路６００により構成されている。コントロール基板１０には、表示制御回路としてのタイミングコントローラＩＣ１００、および不揮発性メモリであるフラッシュメモリ２００が搭載されている。なお、ソースドライバ３００およびゲートドライバ４００の双方または一方が液晶表示パネル５内に含まれていても良い。すなわち、ソースドライバ３００およびゲートドライバ４００の双方または一方が、液晶表示パネル５を構成するガラス基板上にモノリシックに形成されていても良い。

　表示部５００には、複数本のソースラインＳＬ、複数本のゲートラインＧＬ、およびソースラインＳＬとゲートラインＧＬとの各交差点に対応して設けられた画素形成部が形成されている。すなわち、表示部５００には複数個の画素形成部が含まれている。これらの複数個の画素形成部は、マトリクス状に配置されることにより画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートラインにゲート端子が接続されると共に当該交差点を通過するソースラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ５０と、当該薄膜トランジスタ５０のドレイン端子に接続された画素電極５１と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極５２と、上記複数個の画素形成部に共通的に設けられ、画素電極５１と共通電極５２との間に挟持された液晶層とからなっている。そして、画素電極５１および共通電極５２により形成される液晶容量により画素容量Ｃｐが構成されている。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。なお、図１の表示部５００内には、１つの画素形成部に対応する構成要素のみを示している。

　タイミングコントローラＩＣ１００は、画像信号ＤＡＴ、水平同期信号および垂直同期信号等のタイミング信号ＴＳ、および表示モードを示す入力モード信号ＭＤＩを外部から受け取り、画像信号ＤＡＴに対して所定の補正処理を施した後、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳと、ゲートドライバ４００の動作を制御するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、液晶に印加すべき階調電圧の極性を示す極性信号ＰＯＬと、表示モードを示すモード信号ＭＤと、表示すべき画像が動画であるか静止画であるかを示す画像種別信号ＰＴＹとを出力する。ここで、タイミングコントローラＩＣ１００に入力される入力モード信号ＭＤＩとタイミングコントローラＩＣ１００から出力されるモード信号ＭＤとは、それらが示す表示モードは互いに同じであるが、信号形式等が互いに異なる。なお、電源投入直後または表示モードの切替が行われる際には、タイミングコントローラＩＣ１００は、補正処理に必要なデータをフラッシュメモリ２００から読み出し、その読み出したデータを内部の揮発性メモリに書き込む。

　ソースドライバ３００は、タイミングコントローラＩＣ１００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、極性信号ＰＯＬ、および画像種別信号ＰＴＹを受け取り、各ソースラインＳＬに駆動用映像信号ＳＳを印加する。このとき、ソースドライバ３００では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各ソースラインＳＬに印加すべき電圧に対応する書込階調値を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記極性信号ＰＯＬおよび画像種別信号ＰＴＹに応じて、上記保持されたデジタル映像信号ＤＶがアナログ電圧である階調電圧に変換される。その変換された階調電圧は、駆動用映像信号ＳＳとして全てのソースラインＳＬに一斉に印加される。

　ゲートドライバ４００は、タイミングコントローラＩＣ１００から出力されるゲートスタートパルスＧＳＰおよびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号の各ゲートラインＧＬへの印加を１フレーム期間を周期として繰り返す。

　基準電圧生成回路６００は、ソースドライバ３００において、表示部５００に所定の階調を表示する駆動用映像信号が生成されるときの基準となる複数の基準電圧ＶＲを生成し、生成された複数の基準電圧ＶＲをソースドライバ３００に与える。なお、基準電圧生成回路６００は、モード信号ＭＤに応じてソースドライバ３００に与えるべき複数の基準電圧ＶＲを切り替えるように構成されている。ただし、これに代えて、ソースドライバ３００側で、モード信号ＭＤに応じて受け取るべき（より詳細には階調電圧の生成に使用すべき）複数の基準電圧ＶＲを切り替える構成としても良い。

　以上のようにして、各ソースラインＳＬに駆動用映像信号が印加され、各ゲートラインＧＬにアクティブな走査信号が印加されることにより、外部から送信された画像信号ＤＡＴに基づく画像が液晶表示パネル５の表示部５００に表示される。

　＜１．２　タイミングコントローラＩＣの構成＞
　図２は、本実施形態におけるタイミングコントローラＩＣ１００の構成を説明するためのブロック図である。タイミングコントローラＩＣ１００は、データ受信部１１０、データ処理部１２０、ラインバッファ１３０、データ送信部１４０、タイミング制御部１５０、記憶部としてのＳＤＲＡＭ１６０、およびＳＤＲＡＭインターフェース部１７０により構成されている。データ処理部１２０には、動画／静止画判定部１２１が含まれている。

　ＳＤＲＡＭ１６０は揮発性メモリである。ＳＤＲＡＭ１６０には、前フレームデータＰＤ、３Ｄ動画用ＯＤテーブルＬＵＴ１、３Ｄ静止画用ＯＤテーブルＬＵＴ２、および２Ｄ用ＯＤテーブルＬＵＴ３が格納されている。ここで、「前フレームデータＰＤ」とは、現フレームの１フレーム前の画像信号ＤＡＴが示すデータをいう。また、「３Ｄ動画用ＯＤテーブルＬＵＴ１」、「３Ｄ静止画用ＯＤテーブルＬＵＴ２」、および「２Ｄ用ＯＤテーブルＬＵＴ３」とは、３Ｄ動画表示時、３Ｄ静止画表示時、および２Ｄ画像表示時にそれぞれオーバードライブ駆動を行うために参照されるルックアップテーブル（ＯＤテーブル）である。以下では、３Ｄ動画用ＯＤテーブルＬＵＴ１、３Ｄ静止画用ＯＤテーブルＬＵＴ２、および２Ｄ用ＯＤテーブルＬＵＴ３を総称するときにこれらを単に「ＯＤテーブル」ということがある。ＯＤテーブルには、前フレームデータＰＤが示す階調値（以下「前フレーム階調値」という。）と現フレームデータ（現フレームにおける画像信号ＤＡＴが示すデータをいう。）が示す階調値（以下「現フレーム階調値」という。）との組み合わせによって決定される階調値（以下「書込階調値」という。）が用意されている。

　図３は、ＳＤＲＡＭ１６０に格納されている２Ｄ用ＯＤテーブルＬＵＴ３の一例を模式的に示した図である。ここでは、２５６階調の階調表示が行われるものとする。図３において、最も左の列に記されている数値は前フレーム階調値を示し、最も上の行に記されている数値は現フレーム階調値を示している。そして、各行と各列とが交差する位置に記されている数値は、各前フレーム階調値と各現フレーム階調値との組み合わせに基づいて決定される、書込階調電圧に対応する階調値（以下「書込階調値」という。）を示している。例えば、前フレーム階調値が「６４」で現フレーム階調値が「１２８」である場合、書込階調値は「１６６」となる。また、例えば、前フレーム階調値が「１６０」で現フレーム階調値が「６４」である場合、書込階調値は「４」となる。このため、ソースドライバ３００において後述のＤ／Ａ変換回路３４０により書込階調値から変換される階調電圧は、ＯＤテーブルに格納されているデータに基づいて、現フレーム階調値に対応する階調電圧よりも高くなる、または現フレーム階調値に対応する階調電圧よりも低くなる。なお、本実施形態における３Ｄモードでの最大書込階調値は２２５であり、２Ｄモードでの最大書込階調値は２５６であるとする。ところで、３Ｄ動画用ＯＤテーブルＬＵＴ１、３Ｄ静止画用ＯＤテーブルＬＵＴ２、および２Ｄ用ＯＤテーブルＬＵＴ３の具体的な内容は当業者にとって周知であるのでその詳細な説明を省略する。

　データ受信部１１０は、外部から送信される画像信号ＤＡＴを受け取り、それをデータ処理部１２０に与える。

　データ処理部１２０は画像信号ＤＡＴおよび入力モード信号ＭＤＩを受け取る。データ処理部１２０内の動画／静止画判定部１２１は、受け取った画像信号ＤＡＴ（すなわち現フレームデータ）と、ＳＤＲＡＭインターフェース部１７０を介してＳＤＲＡＭ１６０から取得した前フレームデータＰＤとに基づいて、表示すべき画像が動画か静止画のいずれであるかを判定する。なお、データ処理部１２０は、現フレームデータに対して、図示しない手段により液晶表示パネル５の特性に応じてガンマ補正を行う。このガンマ補正は当業者にとって周知であるのでその説明を省略する。データ処理部１２０は、入力モード信号ＭＤＩが示す表示モードおよび動画／静止画判定部１２１での判定結果に基づいて所定のＯＤテーブルを参照して書込階調値を決定し、当該書込階調値を示す書込階調データＷＤを出力する。具体的には、データ処理部１２０は、表示モードが３Ｄモードであり、かつ、動画／静止画判定部１２１での判定結果が動画であるときには３Ｄ動画用ＯＤテーブルＬＵＴ１を参照し、表示モードが３Ｄモードであり、かつ、動画／静止画判定部１２１での判定結果が静止画であるときには３Ｄ静止画用ＯＤテーブルＬＵＴ２を参照し、表示モードが２Ｄモードであるときには動画／静止画判定部１２１での判定結果に関わらず２Ｄ用ＯＤテーブルＬＵＴ３を参照する。また、データ処理部１２０は、画像信号ＤＡＴおよび入力モード信号ＭＤＩに基づいて、モード信号ＭＤおよび画像種別信号ＰＴＹを出力する。

　ラインバッファ１３０には、オーバードライブ駆動部１２２から出力された１ライン分の書込階調データＷＤが保持される。

　データ送信部１４０は、ラインバッファ１３０から書込階調データＷＤを取り出し、それをデジタル映像信号ＤＶとして出力する。

　タイミング制御部１５０は、外部から送信されるタイミング信号ＴＳに基づき、データ受信部１１０、データ処理部１２０、およびデータ送信部１４０の動作を制御すると共に、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルスＧＳＰ、ゲートクロック信号ＧＣＫ、および極性信号ＰＯＬを出力する。

　ＳＤＲＡＭインターフェース部１７０は、ＳＤＲＡＭ１６０へのデータの書き込みおよびＳＤＲＡＭ１６０からのデータの読み出しに際して、データ処理部１２０とＳＤＲＡＭ１６０との間のインターフェースとして機能する。

　タイミングコントローラＩＣ１００が搭載されたコントロール基板１０には、フラッシュメモリ２００も搭載されている。フラッシュメモリ２００にはＯＤテーブルが格納されている。フラッシュメモリ２００は不揮発性であるので、装置の電源がオフ状態にされてもＯＤテーブルの内容が消失することはない。タイミングコントローラＩＣ１００は、装置の電源投入直後に、ＯＤテーブルをフラッシュメモリ２００から読み出し、それを内部のＳＤＲＡＭ１６０に書き込む。このようにタイミングコントローラＩＣ１００ではなくフラッシュメモリ２００にＯＤテーブルを書き込んでおく構成とすることにより、ＯＤテーブルの内容を比較的容易に外部から書き換えることが可能になる。

　＜１．３　ソースドライバの構成および動作概要＞
　図４は、本実施形態におけるソースドライバ３００の構成を説明するためのブロック図である。図４に示すように、ソースドライバ３００は、シフトレジスタ３１０、サンプリング回路３２０、ラッチ回路３３０、Ｄ／Ａ変換回路３４０、出力回路３５０、および階調電圧生成回路３９０により構成されている。Ｄ／Ａ変換回路３４０には複数の選択回路３４１が含まれている。出力回路３５０には複数のバッファアンプ３５１が含まれている。選択回路３４１およびバッファアンプ３５１はソースラインＳＬ毎に設けられている。複数のバッファアンプ３５１は、複数の選択回路３４１にそれぞれ対応している。

　シフトレジスタ３１０は、タイミングコントローラＩＣ１００から出力されるソースクロック信号ＳＣＫに同期して、当該タイミングコントローラＩＣ１００から出力されるソーススタートパルス信号ＳＳＰを順次転送することにより所定のサンプリングパルスを順次出力する。

　サンプリング回路３２０は、タイミングコントローラＩＣ１００から出力されるデジタル映像信号ＤＶが示す１行分の階調値を、上記サンプリングパルスのタイミングで順次記憶する。

　ラッチ回路３３０は、サンプリング回路３２０に記憶された１行分の階調値を、タイミングコントローラＩＣ１００から出力されるラッチストローブ信号ＬＳに応じて取り込み保持すると共に、その保持している１行分の階調値を１列毎（すなわち１画素毎）に階調信号ＧＤとしてＤ／Ａ変換回路３４０に出力する。なお、ラッチ回路３３０から出力される階調信号ＧＤは実際には所定のレベルシフタにより昇圧された後にＤ／Ａ変換回路３４０に与えられるが、ここでは便宜上その説明を省略する。

　階調電圧生成回路３９０は、基準電圧生成回路６００から出力される複数の基準電圧ＶＲと、タイミングコントローラＩＣ１００から出力される極性信号ＰＯＬおよびモード信号ＭＤとに基づいて複数の階調電圧を生成すると共に、当該複数の階調電圧をＤ／Ａ変換回路３４０に出力する。階調電圧生成回路３９０の詳細な構成および動作については後述する。

　Ｄ／Ａ変換回路３４０内の各選択回路３４１は、階調電圧生成回路３９０から出力される複数の階調電圧の中から、タイミングコントローラＩＣ１００から出力される階調信号ＧＤが示す階調値に応じた階調電圧を選択すると共に、選択した階調電圧を当該選択回路３４１に対応するバッファアンプ３５１に出力する。

　出力回路３５０内の各バッファアンプ３５１は、当該バッファアンプ３５１に対応する選択回路３４１から階調電圧を受け取り、当該階調電圧を駆動用映像信号ＳＳとして、当該バッファアンプ３５１に対応するソースラインＳＬに印加する。このバッファアンプ３５１は例えばボルテージフォロワ回路で構成されている。

　＜１．４　階調電圧生成回路の構成＞
　図５は、本実施形態における階調電圧生成回路３９０の構成を示すブロック図である。図５では、３Ｄモード時の階調電圧（括弧なし）を示すと共に、２Ｄモード時の階調電圧を括弧書で示している（後述の図６でも同様である）。図５に示すように、階調電圧生成回路３９０は、正極性用の複数の階調電圧を生成するための正極性階調電圧生成回路３９１と、負極性用の複数の階調電圧を生成するための負極性階調電圧生成回路３９２と、出力すべき階調電圧の極性を切り替えるための２ⁿ＋１（ｎは２Ｄモードでの階調ビット数であり、ｎ＝８である。）個の階調極性切替スイッチＳＷＡとにより構成されている。

　正極性階調電圧生成回路３９１は、複数の基準電圧ＶＲのうちの複数の正極性用基準電圧ＶＲＰに基づいて、モード信号ＭＤに応じた複数の正極性用階調電圧を生成し出力する。具体的には、正極性階調電圧生成回路３９１は、モード信号ＭＤが示す表示モードが３Ｄモードであれば、２ⁿ＋１種類の正極性用階調電圧ＶＧＰ０ｂ～ＶＧＰ３１ｂ，ＶＧＰ０ａ～ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２２４を生成し出力する。以下では、ＶＧＰ０ｂ～ＶＧＰ３１ｂ，ＶＧＰ０ａ～ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２２４によりそれぞれ２ⁿ＋１種類の正極性用階調電圧ＶＧＰ０ｂ～ＶＧＰ３１ｂ，ＶＧＰ０ａ～ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２２４の電圧値をも表すことがある。なお、３Ｄモード時の正極性用階調電圧ＶＧＰ０ａとＶＧＰ０ｂとは互いに電圧値が等しいが、便宜上、正極性用階調電圧ＶＧＰ０ａとＶＧＰ０ｂとは互いに異なる種類の電圧であるものとして説明する。同様に、３Ｄモード時の正極性用階調電圧ＶＧＰ３１ａとＶＧＰ３１ｂとは互いに電圧値が等しいが、便宜上、正極性用階調電圧ＶＧＰ３１ａとＶＧＰ３１ｂとは互いに異なる種類の電圧であるものとして説明する。また、正極性階調電圧生成回路３９１は、モード信号ＭＤが示す表示モードが２Ｄモードであれば、２ⁿ＋１種類の正極性用階調電圧ＶＧＰ０～ＶＧＰ３１ｂ，ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２５５を生成し出力する。以下では、ＶＧＰ０～ＶＧＰ３１ｂ，ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２５５によりそれぞれ２ⁿ＋１種類の正極性用階調電圧ＶＧＰ０～ＶＧＰ３１ｂ，ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２５５の電圧値をも表すことがある。なお、２Ｄモード時の正極性用階調電圧ＶＧＰ３１ａとＶＧＰ３１ｂとは互いに電圧値が等しいが、便宜上、正極性用階調電圧ＶＧＰ３１ａとＶＧＰ３１ｂとは互いに異なる種類の電圧であるものとして説明する。ここで、正極性階調電圧の電圧値の大小関係は、３Ｄモード時にはＶＧＰ０ａ＜ＶＧＰ１ａ＜…＜ＶＧＰ３０ａ＜ＶＧＰ３１ａ＜ＶＧＰ３２＜…＜ＶＧＰ２２３＜ＶＧＰ２２４、かつ、ＶＧＰ０ｂ＜ＶＧＰ１ｂ＜…＜ＶＧＰ３０ｂ＜ＶＧＰ３１ｂ＜ＶＧＰ３２＜…＜ＶＧＰ２２３＜ＶＧＰ２２４であり、２Ｄモード時にはＶＧＰ０＜ＶＧＰ１＜…＜ＶＧＰ２５４＜ＶＧＰ２５５である。なお、３Ｄモード時と２Ｄモード時とで互いに同じ符号で示した電圧値は必ずしも一致するものではない（負極性階調電圧生成回路３９２についても同様である）。典型的には、３Ｄモード時の最大基準電圧値ＶＧＰ２２４と２Ｄモード時の最大基準電圧値ＶＧＰ２５５とは互いに等しい。

　負極性階調電圧生成回路３９２の動作は上記正極性階調電圧生成回路３９１と基本的に同様である。すなわち、負極性階調電圧生成回路３９２は、複数の基準電圧ＶＲのうちの複数の負極性用基準電圧ＶＲＮに基づいて、モード信号ＭＤに応じた複数の負極性用階調電圧を生成し出力する。具体的には、負極性階調電圧生成回路３９２は、モード信号ＭＤが示す表示モードが３Ｄモードであれば、２ⁿ＋１種類の負極性用階調電圧ＶＧＮ０ｂ～ＶＧＮ３１ｂ，ＶＧＮ０ａ～ＶＧＮ３１ａ，ＶＧＮ３２～ＶＧＮ２２４を生成し出力する。以下では、ＶＧＮ０ｂ～ＶＧＮ３１ｂ，ＶＧＮ０ａ～ＶＧＮ３１ａ，ＶＧＮ３２～ＶＧＮ２２４によりそれぞれ２ⁿ＋１種類の負極性用階調電圧ＶＧＮ０ｂ～ＶＧＮ３１ｂ，ＶＧＮ０ａ～ＶＧＮ３１ａ，ＶＧＮ３２～ＶＧＮ２２４の電圧値をも表すことがある。なお、３Ｄモード時の負極性用階調電圧ＶＧＮ０ａとＶＧＮ０ｂとは互いに電圧値が等しいが、便宜上、負極性用階調電圧ＶＧＮ０ａとＶＧＮ０ｂとは互いに異なる種類の電圧であるものとして説明する。同様に、３Ｄモード時の負極性用階調電圧ＶＧＮ３１ａとＶＧＮ３１ｂとは互いに電圧値が等しいが、便宜上、負極性用階調電圧ＶＧＮ３１ａとＶＧＮ３１ｂとは互いに異なる種類の電圧であるものとして説明する。また、負極性階調電圧生成回路３９２は、モード信号ＭＤが示す表示モードが２Ｄモードであれば、２ⁿ＋１種類の負極性用階調電圧ＶＧＮ０～ＶＧＮ３１ｂ，ＶＧＮ３１ａ，ＶＧＮ３２～ＶＧＮ２５５を生成し出力する。以下では、ＶＧＮ０～ＶＧＮ３１ｂ，ＶＧＮ３１ａ，ＶＧＮ３２～ＶＧＮ２５５によりそれぞれ２ⁿ＋１種類の負極性用階調電圧ＶＧＮ０～ＶＧＮ３１ｂ，ＶＧＮ３１ａ，ＶＧＮ３２～ＶＧＮ２５５の電圧値をも表すことがある。なお、２Ｄモード時の負極性用階調電圧ＶＧＮ３１ａとＶＧＮ３１ｂとは互いに電圧値が等しいが、便宜上、負極性用階調電圧ＶＧＮ３１ａとＶＧＮ３１ｂとは互いに異なる種類の電圧であるものとして説明する。なお、負極性階調電圧の電圧値の大小関係は、３Ｄモード時にはＶＧＮ０ａ＞ＶＧＮ１ａ＞…＞ＶＧＮ３０ａ＞ＶＧＮ３１ａ＞ＶＧＮ３２＞…＞ＶＧＮ２２３＞ＶＧＮ２２４、かつ、ＶＧＮ０ｂ＞ＶＧＮ１ｂ＞…＞ＶＧＮ３０ｂ＞ＶＧＮ３１ｂ＞ＶＧＮ３２＞…＞ＶＧＮ２２３＞ＶＧＮ２２４であり、２Ｄモード時にはＶＧＮ０＞ＶＧＮ１＞…＞ＶＧＮ２５４＞ＶＧＮ２５５である。

　各階調極性切替スイッチＳＷＡは、極性信号ＰＯＬに応じて、出力すべき階調電圧を正極用階調電圧と負極性用階調電圧とで切り替える。具体的には、極性信号ＰＯＬが正極性を示す場合、２ⁿ＋１個の階調極性切替スイッチＳＷＡは、３Ｄモード時には２ⁿ＋１種類の正極性用階調電圧ＶＧＰ０ｂ～ＶＧＰ３１ｂ，ＶＧＰ０ａ～ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２２４をそれぞれＤ／Ａ変換回路３４０に出力し、２Ｄモード時には２ⁿ＋１種類の正極性用階調電圧ＶＧＰ０～ＶＧＰ３１ｂ，ＶＧＰ３１ａ～ＶＧＰ６２，ＶＧＰ６３～ＶＧＰ２５５をそれぞれＤ／Ａ変換回路３４０に出力する。また、極性信号ＰＯＬが負極性を示す場合、２ⁿ＋１個の階調極性切替スイッチＳＷＡは、３Ｄモード時には２ⁿ＋１種類の負極性用階調電圧ＶＧＮ０ｂ～ＶＧＮ３１ｂ，ＶＧＮ０ａ～ＶＧＮ３１ａ，ＶＧＮ３２～ＶＧＮ２２４をそれぞれＤ／Ａ変換回路３４０に出力し、２Ｄモード時には２ⁿ＋１種類の負極性用階調電圧ＶＧＮ０～ＶＧＮ３１ｂ，ＶＧＮ３１ａ～ＶＧＮ６２，ＶＧＮ６３～ＶＧＮ２５５をそれぞれＤ／Ａ変換回路３４０に出力する。

　階調電圧生成回路３９０から出力される２ⁿ＋１種類の階調電圧は、図６に示すように、Ｄ／Ａ変換回路３４０内の複数の選択回路３４１に共通に与えられる。なお、図６では３Ｄモード時または２Ｄモード時に２ⁿ＋１種類の正極性階調電圧が選択回路３４１に与えられている例を示している。各選択回路３４１は、タイミングコントローラＩＣ１００から出力されるモード信号ＭＤおよび画像種別信号ＰＴＹと、ラッチ回路３３０から出力される階調信号ＧＤに応じて２ⁿ＋１種類の正極性階調電圧の中から１つの正極性階調電圧を選択し、選択した正極性階調電圧を当該選択回路３４１に対応するバッファアンプ３５１に出力する。具体的には、各選択回路３４１は、モード信号ＭＤが３Ｄモードを示し、かつ、画像種別信号ＰＴＹが動画を示す場合には、正極性用階調電圧ＶＧＰ０ａ～ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２２４の中から階調信号ＧＤが示す階調値に応じた階調電圧を選択する。また、各選択回路３４１は、モード信号ＭＤが３Ｄモードを示し、かつ、画像種別信号ＰＴＹが静止画を示す場合には、正極性用階調電圧ＶＧＰ０ｂ～ＶＧＰ３１ｂ，ＶＧＰ３２～ＶＧＰ２２４の中から階調信号ＧＤが示す階調値に応じた階調電圧を選択する。また、各選択回路３４１は、モード信号ＭＤが２Ｄモードを示す場合には、画像種別信号ＰＴＹに関わらず、正極性用階調電圧ＶＧＰ０～ＶＧＰ３１ｂ，ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２５５の中から階調信号ＧＤが示す階調値に応じた階調電圧を選択する。ところで、２Ｄモード時において、正極性階調電圧ＶＧＰ３１ａおよびＶＧＰ３１ｂは電圧値が互いに等しいので、階調電圧ＶＧＰ３１ａおよびＶＧＰ３１ｂに対応する階調値を階調信号ＧＤが示す場合、各選択回路３４１は正極性階調電圧ＶＧＰ３１ａおよびＶＧＰ３１ｂのどちらを選択しても良い。また、２Ｄモード時において正極性階調電圧ＶＧＰ３１ａおよびＶＧＰ３１ｂのいずれか一方が各選択回路３４１に与えられようにしても良い。なお、３Ｄモード時または２Ｄモード時に２ⁿ＋１種類の負極性階調電圧が選択回路３４１に与えられる場合についても、同様の説明が成り立つので、ここではその説明を省略する。

　＜１．４．１　正極性階調電圧生成回路の構成＞
　図７は、本実施形態における正極性階調電圧生成回路３９１の構成を示す回路図である。図７では、３Ｄモード時に入力される基準電圧（括弧なし）を示すと共に、２Ｄモード時に入力される基準電圧を括弧書で示している。同様に、３Ｄモード時に出力される正極性階調電圧（括弧なし）を示すと共に、２Ｄモード時に出力される正極性階調電圧を括弧書で示している（後述の図１３および図１９でも同様である。）。図７中の正極性基準電圧の大小関係は、３Ｄモード時にはＶＲＰ０＜ＶＲＰ３１＜ＶＲＰ９５＜ＶＲＰ２２４であり、２Ｄモード時にはＶＲＰ０＜ＶＲＰ３１＜ＶＲＰ６２＜ＶＲＰ１２６＜ＶＲＰ２５５である。

　図７に示すように、正極性階調電圧生成回路３９１は、互いに直列に接続された複数個（２５５個）の抵抗素子Ｒ１ｂ～Ｒ３１ｂ，Ｒ１ａ～Ｒ３１ａ，Ｒ３２～Ｒ２２４と、接続切替部３９１４とにより構成されている。なお、以下の正極性階調電圧生成回路３９１に関する説明では、相対的に低い階調に対応する階調電圧の生成するために用いられる抵抗素子、相対的に高い階調に対応する階調電圧の生成するために用いられる抵抗素子、中間階調付近に対応する階調電圧の生成するために用いられる抵抗素子のことをそれぞれ、「低階調側に位置する抵抗素子」、「高階調側に位置する抵抗素子」、および「中間階調付近に位置する抵抗素子」ということがある。２５５個の抵抗素子Ｒ１ｂ～Ｒ３１ｂ，Ｒ１ａ～Ｒ３１ａ，Ｒ３２～Ｒ２２４うちの、３１個の抵抗素子Ｒ１ａ～Ｒ３１ａにより第１のラダー抵抗回路としての３Ｄ動画用ラダー抵抗回路３９１１が構成され、３１個の抵抗素子Ｒ１ｂ～Ｒ３１ｂにより第２のラダー抵抗回路としての３Ｄ静止画用ラダー抵抗回路３９１２が構成され、６４個の抵抗素子Ｒ３２～Ｒ９５により第１の汎用ラダー抵抗回路３９１３ａが構成され、１２９個の抵抗素子Ｒ９６～Ｒ２２４により第２の汎用ラダー抵抗回路３９１３ｂが構成されている。接続切替部３９１４には、第１の開閉スイッチＳＷＢ１、第２の開閉スイッチＳＷＢ２、および第３の開閉スイッチＳＷＢ３が含まれている。３Ｄ動画用ラダー抵抗回路３９１１の最も低階調側（他端）に位置する抵抗素子Ｒ１ａと３Ｄ静止画用ラダー抵抗回路３９１２の最も高階調側（一端）に位置する抵抗素子Ｒ３１ｂとは、第１の開閉スイッチＳＷＢ１を介して互いに接続されている。

　３Ｄ動画用ラダー抵抗回路３９１１は、３Ｄ動画または２Ｄ画像を表示する際に使用される階調電圧を生成するためのラダー抵抗回路である。３Ｄ動画用ラダー抵抗回路３９１１を構成する抵抗素子Ｒ１ａ～Ｒ３１ａの抵抗値は互いに略同一である。３Ｄ動画用ラダー抵抗回路３９１１の最も高階調側（一端）に位置する抵抗素子Ｒ３１ａと第１の汎用ラダー抵抗回路３９１３ａの最も低階調側に位置する抵抗素子Ｒ３２との接続点（以下本実施形態において「３Ｄ動画用ラダー抵抗回路３９１１の高階調側ノード」という。）には、３Ｄモード時には正極性基準電圧ＶＲＰ３１が印加され、２Ｄモード時には正極性基準電圧ＶＲＰ６２が印加される。３Ｄ動画用ラダー抵抗回路３９１１の最も低階調側（他端）に位置する抵抗素子Ｒ１ａと第１の開閉スイッチＳＷＢ１との接続点（以下本実施形態において「３Ｄ動画用ラダー抵抗回路３９１１の低階調側ノード」という。）には、３Ｄモード時には正極性基準電圧ＶＲＰ０が印加され、２Ｄモード時には基準電圧ＶＲＰ３１が印加される。

　３Ｄ静止画用ラダー抵抗回路３９１２は、３Ｄ静止画または２Ｄ画像を表示する際に使用される階調電圧を生成するためのラダー抵抗回路である。３Ｄ静止画用ラダー抵抗回路３９１２を構成する抵抗素子Ｒ１ｂ～Ｒ３１ｂの抵抗値は、３Ｄ静止画用ラダー抵抗回路３９１２の最も高階調側（一端）に位置する抵抗素子Ｒ３１ｂから、３Ｄ静止画用ラダー抵抗回路３９１２の最も低階調側（他端）に位置する抵抗素子Ｒ１ｂにかけて大きくなっている。３Ｄ静止画用ラダー抵抗回路３９１２の最も高階調側（一端）に位置する抵抗素子Ｒ３１ｂと第１の開閉スイッチＳＷＢ１との接続点（以下本実施形態において「３Ｄ静止画用ラダー抵抗回路３９１２の高階調側ノード」という。）には、３Ｄモード時および２Ｄモード時共に正極性基準電圧ＶＲＰ３１が印加される。３Ｄ静止画用ラダー抵抗回路３９１２の最も低階調側（他端）、すなわち、２５５個の抵抗素子Ｒ１ｂ～Ｒ３１ｂ，Ｒ１ａ～Ｒ３１ａ，Ｒ３２～Ｒ２２４の中で最も低階調側（他端）に位置する抵抗素子Ｒ１ｂの、抵抗素子Ｒ２ｂに接続されている側と反対側の端部（以下本実施形態において「３Ｄ静止画用ラダー抵抗回路３９１２の低階調側ノード」という。）には、３Ｄモード時および２Ｄモード時共に正極性基準電圧ＶＲＰ０が印加される。

　第１，第２の汎用ラダー抵抗回路３９１３ａ，３９１３ｂのそれぞれは、３Ｄ画像または２Ｄ画像を表示する際に使用される階調電圧を生成するためのラダー抵抗回路である。第１の汎用ラダー抵抗回路３９１３ａを構成する抵抗素子Ｒ３２～Ｒ９５の抵抗値は互いに略同一である。第２の汎用ラダー抵抗回路３９１３ｂを構成する抵抗素子Ｒ９６～Ｒ２２４の抵抗値は、第２の汎用ラダー抵抗回路３９１３ｂの最も低階調側に位置する抵抗素子Ｒ９６から、第２の汎用ラダー抵抗回路３９１３ｂの最も高階調側に位置する抵抗素子Ｒ２２４にかけて大きくなっている。第１の汎用ラダー抵抗回路３９１３ａの最も高階調側に位置する抵抗素子Ｒ９５と第２の汎用ラダー抵抗回路３９１３ｂの最も低階調側に位置する抵抗素子Ｒ９６との接続点には、３Ｄモード時には正極性基準電圧ＶＲＰ９５が印加され、２Ｄモード時には正極性基準電圧ＶＲＰ１２６が印加される。第２の汎用ラダー抵抗回路３９１３ｂの最も高階調側、すなわち、２５５個の抵抗素子Ｒ１ｂ～Ｒ３１ｂ，Ｒ１ａ～Ｒ３１ａ，Ｒ３２～Ｒ２２４の中で最も高階調側（一端）に位置する抵抗素子Ｒ２２４の、抵抗素子Ｒ２２３に接続されている側と反対側の端部には、３Ｄモード時には正極性基準電圧ＶＲＰ２２４が印加され、２Ｄモード時には正極性基準電圧ＶＲＰ２５５が印加される。

　第１の開閉スイッチＳＷＢ１を介して、３Ｄ動画用ラダー抵抗回路３９１１の低階調側ノードと３Ｄ静止画用ラダー抵抗回路３９１２の高階調側ノードとが互いに接続されている。第２の開閉スイッチＳＷＢ２を介して、３Ｄ動画用ラダー抵抗回路３９１１の高階調側ノードと３Ｄ静止画用ラダー抵抗回路３９１２の高階調側ノードとが互いに接続されている。第３の開閉スイッチＳＷＢ３を介して、３Ｄ動画用ラダー抵抗回路３９１１の低階調側ノードと３Ｄ静止画用ラダー抵抗回路３９１２の低階調側ノードとが互いに接続されている。第１～第３の開閉スイッチＳＷＢ１～ＳＷＢ３の開閉動作はモード信号ＭＤにより制御される。モード信号が３Ｄモードを示すときには第１の開閉スイッチＳＷＢ１は開き、第２，第３の開閉スイッチＳＷＢ２，３は閉じる。一方、モード信号が２Ｄモードを示すときには第１の開閉スイッチＳＷＢ１は閉じ、第２，第３の開閉スイッチＳＷＢ２，３は開く。

　なお、負極性階調電圧生成回路３９２の抵抗素子の接続については、上述の正極性階調電圧生成回路３９１におけるものと同様である。また、負極性階調電圧生成回路３９２における負極性基準電圧および負極性階調電圧についても、上述の正極性階調電圧生成回路３９１における正極性基準電圧および正極性階調電圧を表す各符号のアルファベットうち、“Ｐ”を“Ｎ”を置き換えたのみであるので、負極性階調電圧生成回路３９２についての詳細な説明は省略する。ただし、負極性基準電圧の大小関係は、上述の正極性基準電圧の大小関係と逆になっている。すなわち、負極性基準電圧の大小関係は、ＶＲＮ０＞ＶＲＮ３１＞ＶＲＮ９５＞ＶＲＮ２２４で、２Ｄモード時にはＶＲＮ０＞ＶＲＮ３１＞ＶＲＮ６２＞ＶＲＮ１２６＞ＶＲＮ２５５である。

　＜１．４．２　正極性階調電圧生成回路の動作＞
　本実施形態における正極性階調電圧生成回路３９１の３Ｄモード時の動作および２Ｄモード時の動作について、上記図７を参照しながら説明する。なお、負極性階調電圧生成回路３９２の動作については、正極性階調電圧生成回路３９１の動作と同様であるので、説明を省略する。

　＜１．４．２．１　３Ｄモード時の動作＞
　３Ｄモード時には、モード信号ＭＤに応じて第１の開閉スイッチＳＷＢ１が開き、第２，第３の開閉スイッチＳＷＢ２，３が閉じると共に、正極性階調電圧生成回路３９１に正極性基準電圧ＶＲＰ０，ＶＲＰ３１，ＶＲＰ９５，ＶＲＰ２２４が与えられる。なお、図７では、３Ｄ動画用ラダー抵抗回路３９１１の高階調側ノードおよび３Ｄ静止画用ラダー抵抗回路３９１２の高階調側ノードの双方に正極性基準電圧ＶＲＰ３１が基準電圧生成回路６００から印加されるものとしているが、第２の開閉スイッチＳＷＢ２が閉じているので、それらのノードの一方のみに正極性基準電圧ＶＲＰ３１を印加し、それらのノードの他方への入力を開放するようにしても良い。同様に、３Ｄ動画用ラダー抵抗回路３９１１の低階調側ノードおよび３Ｄ静止画用ラダー抵抗回路３９１２の低階調側ノードの双方に正極性基準電圧ＶＲＰ０が基準電圧生成回路６００から印加されるものとしているが、第３の開閉スイッチＳＷＢ３が閉じているので、それらのノードの一方のみに正極性基準電圧ＶＲＰ３１を印加し、それらのノードの他方への入力を開放するようにしても良い。このようすると、正極性階調電圧生成回路３９１に与えるべき正極性基準電圧の数を低減できる。また、本実施形態のように３Ｄ動画用ラダー抵抗回路３９１１の高階調側ノードおよび３Ｄ静止画用ラダー抵抗回路３９１２の高階調側ノードの双方に正極性基準電圧ＶＲＰ３１が、３Ｄ動画用ラダー抵抗回路３９１１の低階調側ノードおよび３Ｄ静止画用ラダー抵抗回路３９１２の低階調側ノードの双方に正極性基準電圧ＶＲＰ０が印加される場合には、第２，第３の開閉スイッチＳＷＢ２，３は必ずしも設けなくても良い。

　３Ｄ動画用ラダー抵抗回路３９１１は、正極性基準電圧ＶＲＰ３１とＶＲＰ０との間の電圧を３１個の抵抗素子Ｒ１ａ～Ｒ３１ａで分圧することにより、３２種類の正極性階調電圧ＶＧＰ０ａ～ＶＧＰ３１ａを生成し出力する。なお、正極性階調電圧ＶＧＰ３１ａについては、図７に示すように、汎用ラダー抵抗回路３９１３により生成されるとも言える。このように、２つのラダー抵抗回路間では、生成される複数の正極性階調電圧の一部（当該複数の正極性階調電圧のうちの最も電圧の高いまたは低い正極性階調電圧）が重複するので、正極性階調電圧生成回路３９１全体で生成される正極性階調電圧の数と、正極性階調電圧生成回路３９１内の各ラダー抵抗回路で生成される正極性階調電圧の数の和とが一致しない点に留意されたい。３Ｄ静止画用ラダー抵抗回路３９１２は、正極性基準電圧ＶＲＰ３１とＶＲＰ０との間の電圧を３１個の抵抗素子Ｒ１ｂ～Ｒ３１ｂで分圧することにより、３２種類の正極性階調電圧ＶＧＰ０ｂ～ＶＧＰ３１ｂを生成し出力する。第１の汎用ラダー抵抗回路３９１３ａは、正極性基準電圧ＶＲＰ９５とＶＲＰ３１との間の電圧を６４個の抵抗素子Ｒ３２～Ｒ９５で分圧することにより、６６種類の正極性階調電圧ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ９５を生成し出力する。第２の汎用ラダー抵抗回路３９１３ｂは、正極性基準電圧ＶＲＰ２２４とＶＲＰ９５との間の電圧を１２９個の抵抗素子Ｒ９６～Ｒ２２４で分圧することにより、１３０種類の正極性階調電圧ＶＧＰ９５～ＶＧＰ２２４を生成し出力する。このようにして、正極性階調電圧生成回路３９１は、２ⁿ＋１種類（ｎ＝８）の正極性階調電圧ＶＧＰ０ａ～ＶＧＰ３１ｂ，ＶＧＰ０ａ～ＶＧＰ３１ａ，ＶＧＰ３２～ＶＧＰ２５５を生成し出力する。なお、ＶＧＰ０ａ＝ＶＧＰ０ｂ、ＶＧＰ３１ａ＝ＶＧＰ３１ｂである。

　図８は、本実施形態における正極性階調電圧生成回路３９１で、３Ｄ動画を表示する際に使用される正極性階調電圧を生成するための３Ｄ動画用ラダー抵抗回路３９１１、第１の汎用ラダー抵抗回路３９１３ａ、および第２の汎用ラダー抵抗回路３９１３ｂ（以下、これらをまとめて「３Ｄ動画表示に使用するラダー抵抗回路群」という。）内の各抵抗素子の抵抗値の一例と、３Ｄ静止画を表示する際に使用される正極性階調電圧を生成するための３Ｄ静止画用ラダー抵抗回路３９１２、第１の汎用ラダー抵抗回路３９１３ａ、および第２の汎用ラダー抵抗回路３９１３ｂ（以下、これらをまとめて「３Ｄ静止画表示に使用するラダー抵抗回路群」という。）内の各抵抗素子の抵抗値の一例とを示す図である。なお、図８における横軸の数値は、抵抗素子を示すための符号中に当該数値を含む抵抗素子に対応している（後述の図１１、図１４、図１７、図２０、および図２３でも同様である。）。例えば、横軸における数値２０５は抵抗素子Ｒ２０５に対応し、また、数値１３は３Ｄ動画表示に使用するラダー抵抗回路群に関しては抵抗素子Ｒ１３ａに対応し、３Ｄ静止画表示に使用するラダー抵抗回路群に関しては抵抗素子Ｒ１３ｂに対応している。上述のように、３Ｄ動画用ラダー抵抗回路３９１１を構成する抵抗素子Ｒ１ａ～Ｒ３１ａの抵抗値は互いに略同一であり、３Ｄ静止画用ラダー抵抗回路３９１２を構成する抵抗素子Ｒ１ｂ～Ｒ３１ｂの抵抗値は、３Ｄ静止画用ラダー抵抗回路３９１２の最も高階調側（一端）に位置する抵抗素子Ｒ３１ｂから、３Ｄ静止画用ラダー抵抗回路３９１２の最も低階調側（他端）に位置する抵抗素子Ｒ１ｂにかけて値が大きくなっている。このため、図８に示すように、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値は低階調側で略一定となり、３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値は低階調側において、当該抵抗素子がより低階調側に位置するほど高くなっている。このような抵抗値の設定は、３Ｄ静止画表示に使用するラダー抵抗回路については、液晶のＶＴ特性に応じた階調電圧を生成するための従来のラダー抵抗回路で用いられるものと同様であるが、３Ｄ動画表示に使用するラダー抵抗回路群については当該従来のラダー抵抗回路で用いられるものと異なっている。

　なお、上述のように、第１の汎用ラダー抵抗回路３９１３ａを構成する抵抗素子Ｒ３２～Ｒ９５の抵抗値は互いに略同一であり、第２の汎用ラダー抵抗回路３９１３ｂを構成する抵抗素子Ｒ９６～Ｒ２２４の抵抗値は、第２の汎用ラダー抵抗回路３９１３ｂの最も低階調側に位置する抵抗素子Ｒ９６から最も高階調側に位置する抵抗素子Ｒ２２４にかけて大きくなっている。このため、図８に示すように、３Ｄ動画表示に使用するラダー抵抗回路群内および３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗素子は、中間階調付近では略一定であり、高階調側では、当該抵抗素子がより高階調側に位置するほど高くなっている。このような抵抗値の設定は、液晶のＶＴ特性に応じた階調電圧を生成するための従来のラダー抵抗回路で用いられるものと同様である。

　図９は、図８に係る３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。図中では、各階調値に対応する階調電圧と、当該階調値よりも１つ小さい階調値に対応する階調電圧との差を示している（後述の図１０、図１２、図１５、図１６、図１８、図２１、図２２、および図２４でも同様である。）。図９に示すように、中間階調付近では階調値の高低によらず階調電圧間隔が略一定であり、高階調側では階調値が高くなるにつれて階調電圧間隔が大きくなっている。これは、従来の階調電圧生成回路により生成される階調電圧の階調電圧間隔と同様である。これに対して、低階調側では、階調値の高低によらず階調電圧間隔は略一定になっている。この点が、低階調側において階調値が低くなるにつれて階調電圧間隔が大きくなる従来の階調電圧生成回路と異なる。

　図１０は、図８に係る３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の電圧間隔を示す図である。図１０に示すように、低階調側では階調値が低くなるにつれて階調電圧間隔が大きくなり、中間階調付近では階調値の高低によらず階調電圧間隔が略一定であり、高階調側ではより階調値が高くなるにつれて階調電圧間隔が大きくなっている。これは、従来の階調電圧生成回路により生成される階調電圧の階調電圧間隔と同様である。

　＜１．４．２．２　２Ｄモード時の動作＞
　２Ｄモード時には、モード信号ＭＤに応じて第１の開閉スイッチＳＷＢ１が閉じ、第２，第３の開閉スイッチＳＷＢ２，３が開くと共に、正極性階調電圧生成回路３９１に正極性基準電圧ＶＲＰ０，ＶＲＰ３１，ＶＲＰ６２，ＶＲＰ１２６，ＶＲＰ２５５が与えられる。なお、図７では、３Ｄ動画用ラダー抵抗回路３９１１の低階調側ノードおよび３Ｄ静止画用ラダー抵抗回路３９１２の高階調側ノードの双方に正極性基準電圧ＶＲＰ３１が基準電圧生成回路６００から印加されるものとしているが、それらのノードの一方のみに正極性基準電圧ＶＲＰ３１を印加し、それらのノードの他方への入力を開放するようにしても良い。

　３Ｄ動画用ラダー抵抗回路３９１１は、正極性基準電圧ＶＲＰ３２とＶＲＰ６２との間の電圧を３１個の抵抗素子Ｒ１ａ～Ｒ３１ａで分圧することにより、３２種類の正極性階調電圧ＶＧＰ３１ａ～ＶＧＰ６２を生成し出力する。３Ｄ静止画用ラダー抵抗回路３９１２は、正極性基準電圧ＶＲＰ３１とＶＲＰ０との間の電圧を３１個の抵抗素子Ｒ１ｂ～Ｒ３１ｂで分圧することにより、３２種類の正極性階調電圧ＶＧＰ０～ＶＧＰ３１ｂを生成し出力する。第１の汎用ラダー抵抗回路３９１３ａは、正極性基準電圧ＶＲＰ１２６とＶＲＰ６２との間の電圧を６４個の抵抗素子Ｒ３２～Ｒ９５で分圧することにより、６５種類の正極性階調電圧ＶＧＰ６２～ＶＧＰ１２６を生成し出力する。第２の汎用ラダー抵抗回路３９１３ｂは、正極性基準電圧ＶＲＰ２５５とＶＲＰ１２６との間の電圧を１２９個の抵抗素子Ｒ９６～Ｒ２２４で分圧することにより、１３０種類の正極性階調電圧ＶＧＰ１２６～ＶＧＰ２５５を生成し出力する。このようにして、正極性階調電圧生成回路３９１は、２ⁿ＋１種類（ｎ＝８）の階調電圧の正極性階調電圧ＶＧＰ０～ＶＧＰ３１ｂ，ＶＧＰ３１ａ～ＶＧＰ２５５を生成し出力する。なお、ＶＧＰ３１ａ＝ＶＧＰ３１ｂである。

　図１１は、本実施形態における正極性階調電圧生成回路３９１で、２Ｄ画像を表示する際に使用される正極性階調電圧を生成するための３Ｄ動画用ラダー抵抗回路３９１１、３Ｄ静止画用ラダー抵抗回路３９１２、第１の汎用ラダー抵抗回路３９１３ａ、および第２の汎用ラダー抵抗回路３９１３ｂ（以下、これらをまとめて「２Ｄ画像表示に使用するラダー抵抗回路群」という。）内の各抵抗素子の抵抗値の一例を示す図である。３Ｄ静止画用ラダー抵抗回路３９１２を構成する抵抗素子Ｒ１ｂ～Ｒ３１ｂの抵抗値は、３Ｄ静止画用ラダー抵抗回路３９１２の最も高階調側（一端）に位置する抵抗素子Ｒ３１ｂから、３Ｄ静止画用ラダー抵抗回路３９１２の最も低階調側（他端）に位置する抵抗素子Ｒ１ｂにかけて値が大きくなり、３Ｄ動画用ラダー抵抗回路３９１１を構成する抵抗素子Ｒ１ａ～Ｒ３１ａの抵抗値は互いに略同一であり、第１の汎用ラダー抵抗回路３９１３ａを構成する抵抗素子Ｒ３２～Ｒ９５の抵抗値は互いに略同一であり、第２の汎用ラダー抵抗回路３９１３ｂを構成する抵抗素子Ｒ９６～Ｒ２２４の抵抗値は、第２の汎用ラダー抵抗回路３９１３ｂの最も低階調側に位置する抵抗素子Ｒ９６から、第２の汎用ラダー抵抗回路３９１３ｂの最も高階調側に位置する抵抗素子Ｒ２２４にかけて大きくなっている。このため、図１１に示すように、２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値は、低階調側では当該抵抗素子がより低階調側に位置するほど抵抗値が高くなり、中間階調付近では略一定であり、高階調側では当該抵抗素子がより高階調側に位置するほど抵抗値が高くなっている。このような抵抗値の設定は、液晶のＶＴ特性に応じた階調電圧を生成するための従来のラダー抵抗回路で用いられるものと同様である。

　図１２は、図１１に係る２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の電圧間隔を示す図である。図１２に示すように、低階調側では階調値が低くなるにつれて階調電圧間隔が大きくなり、中間階調付近では階調値の高低によらず階調電圧間隔が略一定であり、高階調側では階調値が高くなるにつれて階調電圧間隔が大きくなっている。これは、従来の階調電圧生成回路により生成される階調電圧の階調電圧間隔と同様である。

　＜１．５　効果＞
　本実施形態によれば、３Ｄモードおよび２Ｄモードの２種類の表示モードでの画像表示が可能な液晶表示装置内の階調電圧生成回路において、低階調側に位置する３Ｄ動画用ラダー抵抗回路３９１１と、当該３Ｄ動画用ラダー抵抗回路３９１１よりも低階調側に位置する３Ｄ静止画用ラダー抵抗回路３９１２とが設けられる。３Ｄ動画用ラダー抵抗回路３９１１を構成する抵抗素子Ｒ１ａ～Ｒ３１ａの抵抗値は互いに略同一であり、３Ｄ静止画用ラダー抵抗回路３９１２を構成する抵抗素子Ｒ１ｂ～Ｒ３１ｂの抵抗値は、３Ｄ静止画用ラダー抵抗回路３９１２の最も高階調側（一端）に位置する抵抗素子Ｒ３１ｂから、３Ｄ静止画用ラダー抵抗回路３９１２の最も低階調側（他端）に位置する抵抗素子Ｒ１ｂにかけて値が大きくなっている。３Ｄモード時には、３Ｄ動画用ラダー抵抗回路３９１１および３Ｄ静止画用ラダー抵抗回路３９１２に互いに同じ基準電圧ＶＲＰ０，ＶＲＰ３１が印加される。このため、３Ｄモード時には、３Ｄ動画表示用の、階調値の高低によらず階調電圧間隔が略一定な低階調側の階調電圧と、３Ｄ静止画表示用の、階調値が低くなるにつれて階調電圧間隔が大きくなる低階調側の階調電圧との２種類の低階調側の階調電圧が得られる。これにより、３Ｄ動画表示時には、階調電圧間隔が略一定な低階調側の階調電圧を用いて液晶の応答速度を制御できるので、低階調側での液晶の応答速度の制御精度を高めることができる。その結果、３Ｄ動画表示時に良好な表示品位が得られる。また、３Ｄ動画表示時ほどは液晶の応答速度の遅れが問題とならない３Ｄ静止画表示では、従来どおり、液晶のＶＴ特性に沿った、階調値が低くなるにつれて階調電圧間隔が大きくなる低階調側の階調電圧が用いられるので、結果として３Ｄ静止画表示時にも良好な表示品位が得られる。これに対して、２Ｄモード時には、３Ｄ静止画用ラダー抵抗回路３９１２には基準電圧ＶＲＰ０，ＶＲＰ３１が印加され、３Ｄ動画用ラダー抵抗回路３９１１には基準電圧ＶＲＰ３１，ＶＲＰ６２が印加される（すなわち、分圧されるべき基準電圧の一部である基準電圧ＶＲＰ３１が重複している）ことにより、従来の階調電圧生成回路と同様の液晶のＶＴ特性に沿った階調電圧が得られる。したがって、２Ｄ画像表示時にも良好な表示品位が得られる。以上のように、３Ｄ動画用ラダー抵抗回路３９１１および３Ｄ静止画用ラダー抵抗回路３９１２を各表示モードで兼用し、３Ｄモードでは３Ｄ動画用ラダー抵抗回路３９１１および３Ｄ静止画用ラダー抵抗回路３９１２のそれぞれで低階調側の階調電圧を生成することにより、低コストかつ小回路規模で、各表示モードでの良好な表示品位が得られる。

　＜２．第２の実施形態＞
　上記図２５に示す液晶のＶＴ特性によれば、比較低電圧の低い領域ＲＡのみならず、比較的電圧の高い領域（中程度の電圧の領域ＲＢよりも高い電圧の領域）においても、印加電圧の変化に対する輝度変化が相対的に小さくなっている。すなわち、上記図２６に示すように、従来の階調電圧生成回路では、高階調側において階調値が高くなるにつれて階調電圧間隔が大きくなっている。低階調側のみならず、このように高階調側においても階調電圧間隔が大きくなると共に不均一になる。上記第１の実施形態は低階調側の階調電圧間隔に関する３Ｄ動画表示時の表示品位の低下を解消するものであるが、本発明の第２の実施形態は高階調側の階調電圧間隔に関する３Ｄ動画表示時の表示の低下を解消するものである。なお、本実施形態は、正極性階調電圧生成回路３９１（および負極性階調電圧生成回路３９２）の構成等を除き上記第１の実施形態と構成等が基本的に共通するので、このように共通する部分については説明を省略する。また、本実施形態の構成要素のうちの上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。また、負極性階調電圧生成回路３９２の構成等については、上記第１の実施形態と同様に説明を省略する。

　＜２．１　正極性階調電圧生成回路の構成＞
　図１３は、本実施形態における正極性階調電圧生成回路３９１の構成を示す回路図である。図１３中の正極性基準電圧の大小関係は、３Ｄモード時にはＶＲＰ０＜ＶＲＰ３１＜ＶＲＰ１９３＜ＶＲＰ２２４であり、２Ｄモード時にはＶＲＰ０＜ＶＲＰ３１＜ＶＲＰ１９３＜ＶＲＰ２２４＜ＶＲＰ２５５である。図１３に示すように、正極性階調電圧生成回路３９１は、互いに直列に接続された複数個（２５５個）の抵抗素子Ｒ１～Ｒ３１，Ｒ３２～Ｒ１９３，Ｒ１９４ａ～Ｒ２２４ａ，Ｒ１９４ｂ～Ｒ２２４ｂと、接続切替部３９１４（第１の開閉スイッチＳＷＢ１、第２の開閉スイッチＳＷＢ２、および第３の開閉スイッチＳＷＢ３）とにより構成されている。２５５個の抵抗素子Ｒ１～Ｒ３１，Ｒ３２～Ｒ１９３，Ｒ１９４ａ～Ｒ２２４ａ，Ｒ１９４ｂ～Ｒ２２４ｂのうちの、３１個のＲ１９４ａ～Ｒ２２４ａにより第１のラダー抵抗回路としての３Ｄ動画用ラダー抵抗回路３９１１が構成され、３１個のＲ１９４ｂ～Ｒ２２４ｂにより第２のラダー抵抗回路としての３Ｄ静止画用ラダー抵抗回路３９１２が構成され、１６２個の抵抗素子Ｒ３２～Ｒ１９３により第１の汎用ラダー抵抗回路３９１３ａが構成され、３１個の抵抗素子Ｒ１～Ｒ３１により第２の汎用ラダー抵抗回路３９１３ｂが構成されている。３Ｄ動画用ラダー抵抗回路３９１１の最も高階調側（他端）に位置する抵抗素子Ｒ２２４ａと３Ｄ静止画用ラダー抵抗回路３９１２の最も低階調側（一端）に位置する抵抗素子Ｒ１９４ｂとは、第１の開閉スイッチＳＷＢ１を介して互いに接続されている。

　３Ｄ動画用ラダー抵抗回路３９１１を構成する抵抗素子Ｒ１９４ａ～Ｒ２２４ａの抵抗値は互いに略同一である。３Ｄ動画用ラダー抵抗回路３９１１の最も低階調側（一端）に位置する抵抗素子Ｒ１９４ａと、第１の汎用ラダー抵抗回路３９１３ａの最も高階調側に位置する抵抗素子Ｒ１９３との接続点（以下本実施形態において「３Ｄ動画用ラダー抵抗回路３９１１の低階調側ノード」という。）には、３Ｄモード時および２Ｄモード時共に正極性基準電圧ＶＲＰ１９３が印加される。３Ｄ動画用ラダー抵抗回路３９１１の最も高階調側（他端）に位置する抵抗素子Ｒ２２４ａと第１の開閉スイッチＳＷＢ１との接続点（以下本実施形態において「３Ｄ動画用ラダー抵抗回路３９１１の高階調側ノード」という。）には、３Ｄモード時および２Ｄモード時共に正極性基準電圧ＶＲＰ２２４が印加される。

　３Ｄ静止画用ラダー抵抗回路３９１２を構成する抵抗素子Ｒ１９４ｂ～Ｒ２２４ｂの抵抗値は、３Ｄ静止画用ラダー抵抗回路３９１２の最も低階調側（一端）に位置する抵抗素子Ｒ１９４ｂから、３Ｄ静止画用ラダー抵抗回路３９１２の最も高階調側（他端）に位置する抵抗素子Ｒ２２４ｂにかけて大きくなっている。３Ｄ静止画用ラダー抵抗回路３９１２の最も低階調側（一端）に位置する抵抗素子Ｒ１９４ｂと第１の開閉スイッチＳＷＢ１との接続点（以下本実施形態において「３Ｄ静止画用ラダー抵抗回路３９１２の低階調側ノード」という。）には、３Ｄモード時には正極性基準電圧ＶＲＰ１９３が印加され、２Ｄモード時には正極性基準電圧ＶＲＰ２２４が印加される。３Ｄ静止画用ラダー抵抗回路３９１２の最も高階調側（他端）に位置する、すなわち、２５５個の抵抗素子Ｒ１～Ｒ３１，Ｒ３２～Ｒ１９３，Ｒ１９４ａ～Ｒ２２４ａ，Ｒ１９４ｂ～Ｒ２２４ｂの中で最も高階調側（一端）に位置する抵抗素子Ｒ２２４ｂの、抵抗素子Ｒ２２３ｂに接続されている側と反対側の端部（以下本実施形態において「３Ｄ静止画用ラダー抵抗回路３９１２の高階調側ノード」という。）には、３Ｄモード時には正極性基準電圧ＶＲＰ２２４が印加され、２Ｄモード時には正極性基準電圧ＶＲＰ２５５が印加される。

　第１の汎用ラダー抵抗回路３９１３ａを構成する抵抗素子Ｒ３２～Ｒ１９３の抵抗値は互いに略同一である。第２の汎用ラダー抵抗回路３９１３ｂを構成する抵抗素子Ｒ１～Ｒ３１の抵抗値は、第２の汎用ラダー抵抗回路３９１３ｂの最も高階調側に位置する抵抗素子Ｒ３１から、第２の汎用ラダー抵抗回路３９１３ｂの最も低階調側に位置する抵抗素子Ｒ１にかけて大きくなっている。第１の汎用ラダー抵抗回路３９１３ａの最も低階調側に位置する抵抗素子Ｒ３２と第２の汎用ラダー抵抗回路３９１３ｂの最も高階調側に位置する抵抗素子Ｒ３１との接続点には、３Ｄモード時および２Ｄモード時共に正極性基準電圧ＶＲＰ３１が印加される。第２の汎用ラダー抵抗回路３９１３ｂの最も低階調側、すなわち、２５５個の抵抗素子Ｒ１～Ｒ３１，Ｒ３２～Ｒ１９３，Ｒ１９４ａ～Ｒ２２４ａ，Ｒ１９４ｂ～Ｒ２２４ｂの中で最も低階調側（他端）に位置する抵抗素子Ｒ１の、抵抗素子Ｒ２に接続されている側と反対側の端部には、３Ｄモード時および２Ｄモード時共に正極性基準電圧ＶＲＰ０が印加される。

　第１の開閉スイッチＳＷＢ１を介して、３Ｄ動画用ラダー抵抗回路３９１１の高階調側ノードと３Ｄ静止画用ラダー抵抗回路３９１２の低階調側ノードとが互いに接続されている。第２の開閉スイッチＳＷＢ２を介して、３Ｄ動画用ラダー抵抗回路３９１１の低階調側ノードと３Ｄ静止画用ラダー抵抗回路３９１２の低階調側ノードとが互いに接続されている。第３の開閉スイッチＳＷＢ３を介して、３Ｄ動画用ラダー抵抗回路３９１１の高階調側ノードと３Ｄ静止画用ラダー抵抗回路３９１２の高階調側ノードとが互いに接続されている。

　＜２．２　正極性階調電圧生成回路の動作＞
　本実施形態における正極性階調電圧生成回路３９１の３Ｄモード時の動作および２Ｄモード時の動作について、上記図１３を参照しながら説明する。なお、上記第１の実施形態と共通する動作については、適宜説明を省略する。

　＜２．２．１　３Ｄモード時の動作＞
　３Ｄモード時には、図１３に示すように、正極性階調電圧生成回路３９１に正極性基準電圧ＶＲＰ０，ＶＲＰ３１，ＶＲＰ１９３，ＶＲＰ２２４が与えられる。３Ｄ動画用ラダー抵抗回路３９１１は、正極性基準電圧ＶＲＰ２２４とＶＲＰ１９３との間の電圧を３１個の抵抗素子Ｒ１９４ａ～Ｒ２２４ａで分圧することにより、３２種類の正極性階調電圧ＶＧＰ１９３ａ～ＶＧＰ２２４ａを生成し出力する。３Ｄ静止画用ラダー抵抗回路３９１２は、正極性基準電圧ＶＲＰ２２４と１９３との間の電圧を３１個の抵抗素子Ｒ１９４ｂ～Ｒ２２４ｂで分圧することにより、３２種類の正極性階調電圧ＶＧＰ１９３ｂ～ＶＧＰ２２４ｂを生成し出力する。第１の汎用ラダー抵抗回路３９１３ａは、正極性基準電圧ＶＲＰ１９３とＶＲＰ３１との間の電圧を１６２個の抵抗素子Ｒ３２～Ｒ１９３で分圧することにより、１６３種類の正極性階調電圧ＶＧＰ３１～ＶＧＰ１９３ａを生成し出力する。第２の汎用ラダー抵抗回路３９１３ｂは、正極性基準電圧ＶＲＰ３１とＶＲＰ０との間の電圧を３１個の抵抗素子Ｒ１～Ｒ３１で分圧することにより、３２種類の正極性階調電圧ＶＧＰ０～ＶＧＰ３１を生成し出力する。このようにして、正極性階調電圧生成回路３９１は、２ⁿ＋１種類（ｎ＝８）の正極性階調電圧ＶＧＰ０～ＶＧＰ１９２，ＶＧＰ１９３ａ～ＶＧＰ２２４ａ，ＶＧＰ１９３ｂ～ＶＧＰ２２４ｂを生成し出力する。なお、ＶＧＰ１９３ａ＝ＶＧＰ１９３ｂ、ＶＧＰ２２４ａ＝ＶＧＰ２２４ｂである。

　図１４は、本実施形態における３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例と、３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例とを示す図である。上述のように、３Ｄ動画用ラダー抵抗回路３９１１を構成する抵抗素子抵抗素子Ｒ１９４ａ～Ｒ２２４ａの抵抗値は互いに略同一であり、３Ｄ静止画用ラダー抵抗回路３９１２を構成する抵抗素子Ｒ１９４ｂ～Ｒ２２４ｂの抵抗値は、３Ｄ静止画用ラダー抵抗回路３９１２の最も低階調側（一端）に位置する抵抗素子Ｒ１９４ｂから、３Ｄ静止画用ラダー抵抗回路３９１２の最も高階調側（他端）に位置する抵抗素子Ｒ２２４ｂにかけて大きくなっている。このため、図１４に示すように、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値は高階調側で略一定となり、３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値は高階調側において、当該抵抗素子がより高階調側に位置するほど高くなっている。このような抵抗値の設定は、３Ｄ静止画表示に使用するラダー抵抗回路については、液晶のＶＴ特性に応じた階調電圧を生成するための従来のラダー抵抗回路で用いられるものと同様であるが、３Ｄ動画表示に使用するラダー抵抗回路群については当該従来のラダー抵抗回路で用いられるものと異なっている。

　なお、上述のように、第１の汎用ラダー抵抗回路３９１３ａを構成する抵抗素子Ｒ３２～Ｒ１９３の抵抗値は互いに略同一であり、第２の汎用ラダー抵抗回路３９１３ｂを構成する抵抗素子Ｒ１～Ｒ３１の抵抗値は、第２の汎用ラダー抵抗回路３９１３ｂの最も高階調側に位置する抵抗素子Ｒ３１から、第２の汎用ラダー抵抗回路３９１３ｂの最も低階調側に位置する抵抗素子Ｒ１にかけて大きくなっている。このため、図１４に示すように、３Ｄ動画表示に使用するラダー抵抗回路群内および３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗素子は、中間階調付近では略一定であり、低階調側では、当該抵抗素子がより低階調側に位置するほど高くなっている。このような抵抗値の設定は、液晶のＶＴ特性に応じた階調電圧を生成するための従来のラダー抵抗回路で用いられるものと同様である。

　図１５は、図１４に係る３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。図１５に示すように、中間階調付近では階調値の高低によらず階調電圧間隔が略一定であり、低階調側では階調値が低くなるにつれて階調電圧間隔が大きくなっている。これは、従来の階調電圧生成回路により生成される階調電圧の階調電圧間隔と同様である。これに対して、高階調側では、階調値の高低によらず階調電圧間隔は略一定になっている。この点が、高階調側において階調値が高くなるにつれて階調電圧間隔が大きくなる従来の階調電圧生成回路と異なる。

　図１６は、図１４に係る３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の電圧間隔を示す図である。図１４に示すように、低階調側では階調値が低くなるにつれて階調電圧間隔が大きくなり、中間階調付近では階調値の高低によらず階調電圧間隔が略一定であり、高階調側ではより階調値が高くなるにつれて階調電圧間隔が大きくなっている。これは、従来の階調電圧生成回路により生成される階調電圧の階調電圧間隔と同様である。

　＜２．２．２　２Ｄモード時の動作＞
　２Ｄモード時には、図１３に示すように、正極性階調電圧生成回路３９１に正極性基準電圧ＶＲＰ０，ＶＲＰ３１，ＶＲＰ１９３，ＶＲＰ２２４，ＶＲＰ２５５が与えられる。３Ｄ動画用ラダー抵抗回路３９１１は、正極性基準電圧ＶＲＰ２２４とＶＲＰ１９３との間の電圧を分圧することにより、３２種類の正極性階調電圧ＶＧＰ１９３ａ～ＶＧＰ２２４ａを生成し出力する。３Ｄ静止画用ラダー抵抗回路３９１２は、正極性基準電圧ＶＲＰ２２４とＶＲＰ１９３との間の電圧を分圧することにより、３２種類の正極性階調電圧ＶＧＰ１９３ｂ～ＶＧＰ２２４ｂを生成し出力する。第１の汎用ラダー抵抗回路３９１３ａは、正極性基準電圧ＶＲＰ１９３とＶＲＰ３１との間の電圧を１６２個の抵抗素子Ｒ３２～Ｒ１９３で分圧することにより、１６３種類の正極性階調電圧ＶＧＰ３１～ＶＧＰ１９３を生成し出力する。第２の汎用ラダー抵抗回路３９１３ｂは、正極性基準電圧ＶＲＰ３１とＶＲＰ０との間の電圧を３１個の抵抗素子Ｒ１～Ｒ３１で分圧することにより、３２種類の正極性階調電圧ＶＧＰ０～ＶＧＰ３１を生成し出力する。このようにして、正極性階調電圧生成回路３９１は、２ⁿ＋１種類（ｎ＝８）の正極性階調電圧ＶＧＰ０～ＶＧＰ２２４ａ，ＶＧＰ２２４ｂ～ＶＧＰ２５５を生成し出力する。なお、ＶＧＰ２２４ａ＝ＶＧＰ２２４ｂである。

　図１７は、本実施形態における２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例を示す図である。図１８は、図１７に係る２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の電圧間隔を示す図である。ここで、本実施形態における２Ｄ画像表示に使用するラダー抵抗回路群内の複数の抵抗素子間の抵抗値の関係、および当該抵抗値に基づいて得られる正極性階調電圧の電圧間隔は、基本的に上記第１の実施形態におけるものと同様であるので、それらの説明を省略する（図１１、図１２を参照）。

　＜２．３　効果＞
　本実施形態によれば、上記第１の実施形態と異なり、高階調側に位置する３Ｄ動画用ラダー抵抗回路３９１１と、当該３Ｄ動画用ラダー抵抗回路３９１１よりも高階調側に位置する３Ｄ静止画用ラダー抵抗回路３９１２とが設けられる。このため、３Ｄ動画用ラダー抵抗回路３９１１および３Ｄ静止画用ラダー抵抗回路３９１２を各表示モードで兼用し、３Ｄモードでは３Ｄ動画用ラダー抵抗回路３９１１および３Ｄ静止画用ラダー抵抗回路３９１２のそれぞれで高階調側の階調電圧を生成することにより、低コストかつ小回路規模で、各表示モードでの良好な表示品位が得られる。

　＜３．第３の実施形態＞
　本発明の第３の実施形態は、正極性階調電圧生成回路３９１（および負極性階調電圧生成回路３９２）において、上記第１の実施形態における３Ｄ動画用ラダー抵抗回路３９１１および３Ｄ静止画用ラダー抵抗回路３９１２と、上記第２の実施形態における３Ｄ動画用ラダー抵抗回路３９１１および３Ｄ静止画用ラダー抵抗回路３９１２との双方を用いたものである。なお、本実施形態は、正極性階調電圧生成回路３９１（および負極性階調電圧生成回路３９２）の構成等を除き上記第１の実施形態と構成等が基本的に共通するので、このように共通する部分については説明を省略する。また、本実施形態の構成要素のうちの上記第１または第２の実施形態と同一の要素については適宜説明を省略する。また、負極性階調電圧生成回路３９２の構成等については、上記第１の実施形態と同様に説明を省略する。

　＜３．１　正極性階調電圧生成回路の構成＞
　図１９は、本実施形態における正極性階調電圧生成回路３９１の構成を示す回路図である。図１９中の正極性基準電圧の大小関係は、３Ｄモード時にはＶＲＰ０＜ＶＲＰ３１＜ＶＲＰ１６２＜ＶＲＰ１９３であり、２Ｄモード時にはＶＲＰ０＜ＶＲＰ３１＜ＶＲＰ６２＜ＶＲＰ１９３＜ＶＲＰ２２４＜ＶＲＰ２５５である。図１９に示すように、正極性階調電圧生成回路３９１は、互いに直列に接続された複数個（２５５個）の抵抗素子Ｒ１ｂ～Ｒ３１ｂ，Ｒ１ａ～Ｒ３１ａ，Ｒ３２～Ｒ１６２，Ｒ１６３ａ～Ｒ１９３ａ，Ｒ１６３ｂ～Ｒ１９３ｂと、２つの接続切替部３９１４ａ，３９１４ｂとにより構成されている。２５５個の抵抗素子Ｒ１ｂ～Ｒ３１ｂ，Ｒ１ａ～Ｒ３１ａ，Ｒ３２～Ｒ１６２，Ｒ１６３ａ～Ｒ１９３ａ，Ｒ１６３ｂ～Ｒ１９３ｂのうちの、３１個の抵抗素子Ｒ１ａ～Ｒ３１ａおよび３１個の抵抗素子Ｒ１６３ａ～Ｒ１９３ａによりそれぞれ２つの３Ｄ動画用ラダー抵抗回路３９１１ａ，３９１１ｂが構成され、３１個の抵抗素子Ｒ１ｂ～Ｒ３１ｂおよび３１個の抵抗素子Ｒ１６３ｂ～Ｒ１９３ｂによりそれぞれ２つの３Ｄ静止画用ラダー抵抗回路３９１２ａ，３９１２ｂが構成され、抵抗素子Ｒ３２～Ｒ１６２により汎用ラダー回路３９１３が構成されている。

　３Ｄ動画用ラダー抵抗回路３９１１ａ，３９１１ｂはそれぞれ上記第１および第２の実施形態における３Ｄ動画用ラダー抵抗回路３９１１に相当する。３Ｄ静止画用ラダー抵抗回路３９１２ａ，３９１２ｂはそれぞれ上記第１および第２の実施形態における３Ｄ静止画用ラダー抵抗回路３９１２に相当する。接続切替部３９１４ａ，３９１４ｂはそれぞれ上記第１および第２の実施形態における接続切替部３９１４に相当する。以下では便宜上、３Ｄ動画用ラダー抵抗回路３９１１ａ，３９１１ｂのことをそれぞれ「低階調側３Ｄ動画用ラダー抵抗回路」および「高階調側３Ｄ動画用ラダー抵抗回路」といい、３Ｄ静止画用ラダー抵抗回路３９１２ａ，３９１２ｂのことをそれぞれ「低階調側３Ｄ静止画用ラダー抵抗回路」および「高階調側３Ｄ静止画用ラダー抵抗回路」といい、接続切替部３９１４ａ，３９１４ｂのことをそれぞれ「低階調側接続切替部」および「高階調側接続切替部」という。

　なお、低階調側３Ｄ動画用ラダー抵抗回路３９１１ａ、低階調側３Ｄ静止画用ラダー抵抗回路３９１２ａ、および低階調側接続切替部３９１４ａの接続関係と、低階調側３Ｄ動画用ラダー抵抗回路３９１１ａおよび低階調側３Ｄ静止画用ラダー抵抗回路３９１２ａのそれぞれを構成する複数の抵抗素子間の抵抗値の関係とは、上記第１の実施形態におけるものと同様であるのでその詳細な説明を省略する。また、高階調側３Ｄ動画用ラダー抵抗回路３９１１ｂ、高階調側３Ｄ静止画用ラダー抵抗回路３９１２ｂ、および高階調側接続切替部３９１４ｂの接続関係と、高階調側３Ｄ動画用ラダー抵抗回路３９１１ｂおよび高階調側３Ｄ静止画用ラダー抵抗回路３９１２ｂのそれぞれを構成する複数の抵抗素子間の抵抗値の関係とは、上記第２の実施形態におけるものと同様であるのでその詳細な説明を省略する。

　＜３．２　正極性階調電圧生成回路の動作＞
　本実施形態における正極性階調電圧生成回路３９１の３Ｄモード時の動作および２Ｄモード時の動作について、上記図１９を参照しながら説明する。なお、上記第１または第２の実施形態と共通する動作については、適宜説明を省略する。

　＜３．２．１　３Ｄモード時の動作＞
　３Ｄモード時には、図１９に示すように、正極性階調電圧生成回路３９１に正極性基準電圧ＶＲＰ０，ＶＲＰ３１，ＶＲＰ１６２，ＶＲ１９３が与えられる。低階調側３Ｄ動画用ラダー抵抗回路３９１１ａは、正極性基準電圧ＶＲＰ３１とＶＲＰ０との間の電圧を３１個の抵抗素子Ｒ１ａ～Ｒ３１ａで分圧することにより、３２種類の正極性階調電圧ＶＧＰ０ａ～ＶＧＰ３１ａを生成し出力する。低階調側３Ｄ静止画用ラダー抵抗回路３９１２ａは、正極性基準電圧ＶＲＰ３１とＶＲＰ０との間の電圧を３１個の抵抗素子Ｒ１ｂ～Ｒ３１ｂで分圧することにより、３２種類の正極性階調電圧ＶＲＧ０ｂ～ＶＲＧ３１ｂを生成し出力する。高階調側３Ｄ動画用ラダー抵抗回路３９１１ｂは、正極性基準電圧ＶＲＰ１９３とＶＲＰ１６２との間の電圧を３１個の抵抗素子Ｒ１６３ａ～Ｒ１９３ａで分圧することにより、３２種類の正極性階調電圧ＶＧＰ１６２ａ～ＶＧＰ１９３ａを生成し出力する。高階調側３Ｄ静止画用ラダー抵抗回路３９１２ｂは、正極性基準電圧ＶＲＰ１９３とＶＲＰ１６２との間の電圧を３１個の抵抗素子Ｒ１６３ｂ～Ｒ１９３ｂで分圧することにより、３２種類の正極性階調電圧ＶＧＰ１６２ｂ～ＶＧＰ１９３ｂを生成し出力する。汎用ラダー回路３９１３は、正極性基準電圧ＶＲＰ１６２とＶＲＰ３１との間の電圧を１３１個の抵抗素子Ｒ３２～Ｒ１６２で分圧することにより、１３２種類の正極性階調電圧ＶＧＰ３２～ＶＧＰ１６２ａを生成し出力する。なお、ＶＧＰ０ａ＝ＶＧＰｂ、ＶＧＰ３１ａ＝ＶＧＰ３１ｂ、ＶＧＰ１６２ａ＝ＶＧＰ１６２ｂ、ＶＧＰ１９３ａ＝ＶＧＰ１９３ｂである。

　図２０は、本実施形態における３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例と、３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例とを示す図である。本実施形態は上述のように、上記第１の実施形態における３Ｄ動画用ラダー抵抗回路３９１１および３Ｄ静止画用ラダー抵抗回路３９１２と、上記第２の実施形態における３Ｄ動画用ラダー抵抗回路３９１１および３Ｄ静止画用ラダー抵抗回路３９１２との双方を用いたものであるので、図２０に示すように、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値は低階調側で略一定となり、３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値は低階調側において、当該抵抗素子がより低階調側に位置するほど高くなっていると共に、３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値は高階調側で略一定となり、３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値は高階調側において、当該抵抗素子がより高階調側に位置するほど高くなっている。このような抵抗値の設定は、３Ｄ静止画表示に使用するラダー抵抗回路については、液晶のＶＴ特性に応じた階調電圧を生成するための従来のラダー抵抗回路で用いられるものと同様であるが、３Ｄ動画表示に使用するラダー抵抗回路群については当該従来のラダー抵抗回路で用いられるものと異なっている。なお、３Ｄ動画表示に使用するラダー抵抗回路群内および３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗素子は、中間階調付近では略一定である。このような抵抗値の設定は、液晶のＶＴ特性に応じた階調電圧を生成するための従来のラダー抵抗回路で用いられるものと同様である。

　図２１は、図２０に係る３Ｄ動画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の階調電圧間隔を示す図である。図２１に示すように、中間階調付近では階調値の高低によらず階調電圧間隔が略一定であり、これは従来の階調電圧生成回路により生成される階調電圧の階調電圧間隔と同様である。これに対して、低階調側および高階調側の双方でも、階調値の高低によらず階調電圧間隔は略一定になっている。この点が、低階調側において階調値が低くなるにつれて階調電圧間隔が大きくなると共に、高階調側において階調値が高くなるにつれて階調電圧間隔が大きくなる従来の階調電圧生成回路と異なる。

　図２２は、図２０に係る３Ｄ静止画表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の電圧間隔を示す図である。図２２に示すように、低階調側では階調値が低くなるにつれて階調電圧間隔が大きくなり、中間階調付近では階調値の高低によらず階調電圧間隔が略一定であり、高階調側ではより階調値が高くなるにつれて階調電圧間隔が大きくなっている。これは、従来の階調電圧生成回路により生成される階調電圧の階調電圧間隔と同様である。

　＜３．２．２　２Ｄモード時の動作＞
　２Ｄモード時には、図１９に示すように、正極性階調電圧生成回路３９１に正極性基準電圧ＶＲＰ０，ＶＲＰ３１，ＶＲＰ６２，ＶＲＰ１９３，ＶＲＰ２２４，ＶＰＲ２５５が与えられる。低階調側３Ｄ動画用ラダー抵抗回路３９１１ａは、正極性基準電圧ＶＲＰ６２とＶＲＰ３１との間の電圧を３１個の抵抗素子Ｒ１ａ～Ｒ３１ａで分圧することにより、３２種類の正極性階調電圧ＶＧＰ３１ａ～ＶＧＰ６２を生成し出力する。低階調側３Ｄ静止画用ラダー抵抗回路３９１２ａは、正極性基準電圧ＶＲＰ３１とＶＲＰ０との間の電圧を３１個の抵抗素子Ｒ１ａ～Ｒ３１ａで分圧することにより、３２種類の正極性階調電圧ＶＧＰ０～ＶＧＰ３１ａを生成し出力する。高階調側３Ｄ動画用ラダー抵抗回路３９１１ｂは、正極性基準電圧ＶＲＰ２２４とＶＲＰ１９３との間の電圧を３１個の抵抗素子Ｒ１６３ａ～Ｒ１９３ａで分圧することにより、３２種類の正極性階調電圧ＶＧＰ１９３～ＶＧＰ２２４ａを生成し出力する。高階調側３Ｄ静止画用ラダー抵抗回路３９１２ｂは、正極性基準電圧ＶＲＰ２５５とＶＲＰ２２４との間の電圧を３１個の抵抗素子Ｒ１６３ｂ～Ｒ１９３ｂで分圧することにより、３２種類の正極性階調電圧ＶＧＰ２２４ｂ～ＶＧＰ２５５を生成し出力する。汎用ラダー回路３９１３は、正極性基準電圧ＶＲＰ１９３とＶＲＰ６２との間の電圧を１３１個の抵抗素子Ｒ３２～Ｒ１６２で分圧することにより、１３２種類の正極性階調電圧ＶＧＰ６２～ＶＧＰ１９３を生成し出力する。なお、ＶＧＰ３１ａ＝ＶＧＰ３１ｂ、ＶＧＰ１６２ａ＝ＶＧＰ１６２ｂである。

　図２３は、本実施形態における２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値の一例を示す図である。図２４は、図２３に係る２Ｄ画像表示に使用するラダー抵抗回路群内の各抵抗素子の抵抗値に基づいて得られる正極性階調電圧の電圧間隔を示す図である。ここで、本実施形態における２Ｄ画像表示に使用するラダー抵抗回路群内の複数の抵抗素子間の抵抗値の関係、および当該抵抗値に基づいて得られる正極性階調電圧の電圧間隔は、基本的に上記第１および第２の実施形態におけるものと同様であるので、それらの説明を省略する（図１１、図１２、図１７、図１８を参照）。

　＜３．３　効果＞
　本実施形態によれば、低階調側３Ｄ動画用ラダー抵抗回路３９１１ａおよび低階調側３Ｄ静止画用ラダー抵抗回路３９１２ａと、高階調側３Ｄ動画用ラダー抵抗回路３９１１ｂおよび高階調側３Ｄ静止画用ラダー抵抗回路３９１２ｂとが正極階調電圧生成回路３９１内に設けられる。このため、上記第１および第２の実施形態で得られる効果の双方を奏することができる。なお、上記第１および第２の実施形態よりも、３Ｄモードでの階調数が減ることになるが、３Ｄ動画の表示については、低階調側および高階調側の双方において液晶の応答速度のより正確な制御が可能になるので、３Ｄ動画の表示品位をさらに高めることができる。

　＜４．その他＞
　上記各実施形態における正極性階調電圧生成回路３９１（および負極性階調電圧生成回路３９２）は、第１の開閉スイッチＳＷＢ１を閉じた状態に、第２，第３の開閉スイッチＳＷＢ２，ＳＷＢ３を開いた状態に固定しておくことにより、２Ｄモード専用の液晶表示装置にも用いることができる。

　本発明は、上記各実施形態で用いた階調数に限定されるものではなく、その他種々の階調数を用いた表示を行う液晶表示装置に適用することができる。

　その他、本発明の趣旨を逸脱しない範囲で上記各実施形態を種々変形して実施することができる。

　以上により、本発明によれば、低コストかつ小回路規模で、各表示モードで良好な表示品位が得られる階調電圧生成回路、それを備えた映像信号線駆動回路、その映像信号線駆動回路を備えた液晶表示装置、および階調電圧生成方法を提供することができる。

　本発明は、２Ｄ表示および３Ｄ表示の２種類の表示モードに応じて階調電圧を生成するための階調電圧生成回路、それを備えた映像信号線駆動回路、その映像信号線駆動回路を備えた液晶表示装置、および階調電圧生成方法に適用することができる。

５…液晶表示パネル
１００…タイミングコントローラＩＣ（表示制御回路）
１２０…データ処理部
１２１…動画／静止画判定部
３００…ソースドライバ（映像信号線駆動回路）
３４０…Ｄ／Ａ変換回路
３４１…選択回路
３５０…出力回路
３５１…バッファアンプ
３９０…階調電圧生成回路
３９１，３９２…正極性階調電圧生成回路，負極性階調電圧生成回路
６００…基準電圧生成回路
３９１１…３Ｄ動画用ラダー抵抗回路（第１のラダー抵抗回路）
３９１２…３Ｄ静止画用ラダー抵抗回路（第２のラダー抵抗回路）
３９１３…汎用ラダー抵抗回路
３９１４…接続切替部
Ｒ１ａ～３１ａ，Ｒ１ｂ～３１ｂ，Ｒ１９４ａ～Ｒ２２４ａ，Ｒ１９４ｂ～Ｒ２２４ｂ，Ｒ１６３ａ～Ｒ１９３ａ，Ｒ１６３ｂ～Ｒ１９３ｂ，Ｒ１～Ｒ２２４…抵抗素子
ＳＷＢ１～ＳＷＢ３…第１～第３の開閉スイッチ
ＭＤ…モード信号
ＰＯＬ…極性信号
ＶＲＰ，ＶＲＮ…正極性基準電圧，負極性基準電圧
ＶＧＰ，ＶＧＮ…正極性階調電圧，負極性階調電圧

Claims

　第１の表示モードおよび第２の表示モードの２つの表示モードで表示を行う液晶表示装置内の映像信号線駆動回路に用いられ、複数の基準電圧に基づいて当該複数の基準電圧の数よりも多い複数の階調電圧を生成する階調電圧生成回路であって、
　互いに直列に接続され、前記複数の基準電圧間の電圧を分圧することにより前記複数の階調電圧を生成するための複数の抵抗素子と、
　前記第１の表示モードでは、前記複数の抵抗素子のうちの互いに直列に接続された所定数の抵抗素子からなる第１のラダー抵抗回路と、前記複数の抵抗素子のうちの互いに直列に接続された他の所定数の抵抗素子からなり、前記第１のラダー抵抗回路に直列に接続された第２のラダー抵抗回路との直列接続を開放する接続切替部とを備え、
　前記第１のラダー抵抗回路を構成する抵抗素子は互いに略同じ抵抗値であり、
　前記第２のラダー抵抗回路を構成する抵抗素子は当該第２のラダー抵抗回路の一端から他端にかけて抵抗値が大きくなり、
　前記第２のラダー抵抗回路を構成する抵抗素子のうちの当該第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の一端または他端に位置する抵抗素子であり、
　前記複数の基準電圧のうちの前記第１のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧と、前記第２のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧とは、前記第１の表示モードでは互いに同一であり、前記第２の表示モードでは一部が互いに重複していることを特徴とする、階調電圧生成回路。
　前記第１の表示モードは３次元表示を行うためのモードであり、
　前記第２の表示モードは２次元表示を行うためのモードであることを特徴とする、請求項１に記載の階調電圧生成回路。
　前記第１の表示モードでは、前記第１のラダー抵抗回路は動画表示用の階調電圧を生成し、前記第２のラダー抵抗回路は静止画表示用の階調電圧を生成することを特徴とする、請求項２に記載の階調電圧生成回路。
　前記第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の前記他端に位置する抵抗素子であり、
　前記第２のラダー抵抗回路の前記他端に位置する抵抗素子の一端には、前記複数の階調電圧のうちの最も低い階調を示す階調電圧に対応する基準電圧が与えられることを特徴とする、請求項３に記載の階調電圧生成回路。
　前記第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の前記一端に位置する抵抗素子であり、
　前記第２のラダー抵抗回路の前記他端に位置する抵抗素子の一端には、前記複数の階調電圧のうちの最も高い階調を示す階調電圧に対応する基準電圧が与えられることを特徴とする、請求項３に記載の階調電圧生成回路。
　前記第１のラダー抵抗回路および前記第２のラダー抵抗回路のそれぞれを２つ備え、
　２つの前記第２のラダー抵抗回路の一方の第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の前記他端に位置する抵抗素子であり、
　２つの前記第２のラダー抵抗回路の他方の第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の前記一端に位置する抵抗素子であり、
　前記一方の第２のラダー抵抗回路の前記他端に位置する抵抗素子の一端には、前記複数の階調電圧のうちの最も低い階調を示す階調電圧に対応する基準電圧が与えられ、
　前記他方の第２のラダー抵抗回路の前記他端に位置する抵抗素子の一端には、前記複数の階調電圧のうちの最も高い階調を示す階調電圧に対応する基準電圧が与えられることを特徴とする、請求項３に記載の階調電圧生成回路。
　前記接続切替部は、前記第１の表示モードで開き、前記第２の表示モードで閉じる第１の開閉スイッチを含み、
　前記第１のラダー抵抗回路と前記第２のラダー抵抗回路とは、前記第１の開閉スイッチを介して互いに直列に接続されていることを特徴とする、請求項１に記載の階調電圧生成回路。
　前記接続切替部は、前記第１の表示モードで閉じ、前記第２の表示モードで開く第２および第３の開閉スイッチをさらに含み、
　前記第１のラダー抵抗回路の一端と前記第２のラダー抵抗回路の前記一端とは、前記第２の開閉スイッチを介して互いに接続され、
　前記第１のラダー抵抗回路の他端と前記第２のラダー抵抗回路の前記他端とは、前記第３の開閉スイッチを介して互いに接続されていることを特徴とする、請求項７に記載の階調電圧生成回路。
　請求項１から８までのいずれか１項に記載の階調電圧生成回路と、
　外部から与えられる、前記表示モードを示すモード信号と、表示すべき画像が動画であるか静止画であるかを示す画像種別信号と、表示すべき画像を示す画像信号に基づく階調信号とに応じて、前記階調電圧生成回路により生成される前記複数の階調電圧の中から、出力すべき階調電圧を選択する選択部とを備えることを特徴とする、前記液晶表示装置の液晶表示パネルを駆動するための映像信号線駆動回路。
　請求項９に記載の映像信号線駆動回路と、
　画像を表示するための液晶表示パネルと、
　前記モード信号、前記画像種別信号、および前記画像信号を生成し前記映像信号線駆動回路に与える表示制御回路と、
　前記複数の基準電圧を生成し、かつ、当該複数の基準電圧のうちの前記第１のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧と前記第２のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧とを、前記第１の表示モードでは互いに同一とし、前記第２の表示モードでは一部を互いに重複させる基準電圧生成回路とを備えることを特徴とする、液晶表示装置。
　前記表示制御回路は、信号の時間的変化を強調する補正を行って前記画像信号を生成することを特徴とする、請求項１０に記載の液晶表示装置。
　第１の表示モードおよび第２の表示モードの２つの表示モードで表示を行う液晶表示装置内の映像信号線駆動回路において、複数の基準電圧に基づいて当該複数の基準電圧の数よりも多い複数の階調電圧を生成する階調電圧生成方法であって、
　前記第１の表示モードでは、前記映像信号線駆動回路内の、互いに直列に接続された複数の抵抗素子のうちの所定数の抵抗素子からなる第１のラダー抵抗回路と、前記複数の抵抗素子のうちの互いに直列に接続された他の所定数の抵抗素子からなり、前記第１のラダー抵抗回路に直列に接続された第２のラダー抵抗回路との直列接続を開放するステップと、
　前記複数の基準電圧のうちの前記第１のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧と、前記第２のラダー抵抗回路により分圧されるべき電圧を形成する基準電圧とを、前記第１の表示モードでは互いに同一とし、前記第２の表示モードでは一部を互いに重複させるステップとを備え、
　前記第１のラダー抵抗回路を構成する抵抗素子は互いに略同じ抵抗値であり、
　前記第２のラダー抵抗回路を構成する抵抗素子は当該第２のラダー抵抗回路の一端から他端にかけて抵抗値が大きくなり、
　前記第２のラダー抵抗回路を構成する抵抗素子のうちの当該第２のラダー抵抗回路の前記他端に位置する抵抗素子は、前記複数の抵抗素子うちの、当該複数の抵抗素子の一端または他端に位置する抵抗素子であることを特徴とする、階調電圧生成方法。