WO2013051592A1 - 基地局装置および通信システム - Google Patents

Abstract

　本発明は、可及的に小さい消費電力で通信端末装置と無線通信可能な基地局装置、およびそれを備える通信システムを提供することを目的とする。ＣＰＵ８３に外部ＲＡＭを接続し、ＣＰＵ８３をソフトウェアプログラムによってデータ授受手段として機能させる。第２の３Ｇ回路部８２でフレームプロトコルのフレーム化処理などの通信処理を行うときには、ＣＰＵ８３によって外部ＲＡＭにアクセスさせ、通信処理に必要なデータを第２の３Ｇ回路部８２に与える。また第２の３Ｇ回路部８２で処理されたデータを、ＣＰＵ８３によって外部ＲＡＭに格納する。これによって、第２の３Ｇ回路部８２の回路規模の増大を抑えて、可及的に小さい消費電力で通信端末装置と通信可能な基地局装置２を実現することができる。

Description

基地局装置および通信システム

　本発明は、複数の通信方式で通信端末装置と無線通信可能な基地局装置およびこれを備える通信システムに関する。

　移動体通信システムの規格化団体である３ＧＰＰ（3rd Generation Partnership Project）では、第３．９世代（3.9th Generation；略称：３．９Ｇ）の通信方式として、ロングタームエボリューション（Long Term Evolution；略称：ＬＴＥ）方式が検討されている。またＬＴＥ方式を高度化したＬＴＥアドバンスド（LTE-Advanced）方式が検討されている。

　ＬＴＥ方式は、第３世代（Third Generation；略称：３Ｇ）の通信方式（以下「３Ｇ方式」という場合がある）の１つであるＷ－ＣＤＭＡ（Wideband Code division Multiple Access）方式を高度化したものである。Ｗ－ＣＤＭＡ方式の移動体通信システムでは、回線交換（Circuit Switched；略称：ＣＳ）通信が提供されているが、ＬＴＥ方式およびＬＴＥアドバンスド方式などのＬＴＥ以降の通信方式の移動体通信システムでは、回線交換通信は提供されていない。

　したがって、たとえば、ＬＴＥ以降の通信方式の移動体通信システムに在圏している移動通信端末装置（以下「通信端末装置」という場合がある）の音声通信がＷ－ＣＤＭＡ方式にしか対応していない場合、または通信端末装置がＷ－ＣＤＭＡ方式での音声通信を所望する場合には、ＣＳフォールバック（CS Fallback；略称：ＣＳＦＢ）と呼ばれる処理が行われる。ＣＳＦＢ処理によって、ＬＴＥ以降の通信方式での通信が、Ｗ－ＣＤＭＡ方式での通信に切替えられる（たとえば、非特許文献１～５参照）。

　移動体通信システムに用いられる通信装置に関する技術は、たとえば特許文献１～９に開示されている。たとえば特許文献１～３には、前述のように複数の通信方式に対応する移動体通信システムにおいて、消費電力を低減するための技術が開示されている。

　特許文献１に開示される技術では、２つの異なる通信方式に対応する無線通信端末のハンドオフの頻度を減少させることによって、無線通信端末の消費電力を小さくするようにしている。

　特許文献２に開示される技術では、複数の異なる無線通信システムに接続可能な通信端末において、待ち受け状態のときには、複数の無線通信システム用電源のうち第１の無線通信システム用電源のみをオンにし、他の無線通信システム用電源は全てオフにし、第１の無線通信システムを介して着呼の通知を受ける。これによって、通信端末において、待ち受け時の消費電力を低減している。

　特許文献３には、複数の無線方式、たとえばＧＳＭ（Global System for Mobile）（登録商標）およびＷ－ＣＤＭＡの両方式に対応した無線端末装置および基地局が開示されている。特許文献３に開示される技術では、無線端末装置が、移動して、通信中でない無線方式の新たな周辺セルに属するようになった場合に、通信中でない無線方式に対応した無線通信手段を起動して、その周辺セルの情報を取得するようにすることによって、無線端末装置の消費電力を抑制している。

　特許文献４は、携帯電話機などの通信装置が、携帯小型化を目指して、中央処理装置（Central Processing Unit；略称：ＣＰＵ）の性能または外部拡張性を犠牲にしていることによって、追加された機能を十分に生かしきっていないという問題、およびその制限された制約によって、ある機能を搭載することができないという問題を解決するための技術を開示する。特許文献４に開示される通信装置は、実行プログラムをリード・オンリー・メモリ（Read Only Memory；略称：ＲＯＭ）に記憶し、ＣＰＵがその実行プログラムをＲＯＭから読出し、その実行プログラムに含まれる命令を逐次解釈して装置全体の制御を行うように構成される。

　特許文献５に開示される無線通信装置は、デジタル処理部のソフトウェア無線処理において、ＲＦリソースの配分方法に応じて、デジタル処理部の回路構成を再構築することによって、柔軟かつ効率的に信号処理系の動作を行うように構成される。

　特許文献５には、ソフトウェア無線処理の回路構成の変更方法として、（１）処理回路の内容を記載したソフトウェア情報をダウンロードして再構成する方法、（２）処理回路を制御する情報のみをダウンロードして再構成する方法、および（３）予め内部または外部メモリに蓄えられた回路情報を用いて要求に応じて回路を再構成する方法が挙げられている。

　特許文献５に開示される無線通信装置は、デジタル処理部がソフトウェア無線処理を行わない場合には、可能性のある全ての復号処理回路を予め用意し、動作準備しておき、要求に応じて全ての処理回路をオン／オフ操作するように構成される。

　特許文献６は、無線ネットワークにおいて、管理が容易でありながら不正アクセスを防止するとともに、暗号化方式の脆弱性を補ってセキュリティの向上を図ることを可能とするネットワークシステム、アクセスポイント装置、端末用通信モジュール、アクセス制御方法、アクセス制御プログラム、およびアクセス制御プログラムを記録した記録媒体を開示する。

　特許文献７に開示される携帯情報端末装置は、データ管理手段が、接続先の携帯通信端末の画像データ管理情報を取得するとともに、画像リスト作成手段が、該画像データ管理情報に基づいて作成した画像リストを表示手段に表示させ、データ管理手段が、入力手段からの入力で選択された画像データを画像データ格納部に格納する。これによって、携帯通信端末に格納されている画像データの中で必要な画像だけを迅速に転送することができ、処理がシンプルとなるようにしている。

　特許文献８は、基地局として機能する管理装置を開示する。特許文献９は、特許文献８の特許公報である。

　特許文献８および特許文献９に開示される管理装置は、演算処理装置（ＣＰＵ）、主メモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、入出力装置（Ｉ／Ｏ）、ハードディスク装置などの外部記憶装置を具備している装置で構成される。ＲＯＭまたは外部記憶装置などに、情報処理装置を管理装置として機能させるためのプログラム、または情報提供方法をコンピュータに実行させるためのプログラムが記憶される。該プログラムを主メモリ上に載せ、ＣＰＵがこれを実行することによって、管理装置が実現される。

　特許文献８および特許文献９に開示される技術では、以上のように管理装置を構成することによって、複数のアドレス情報提供装置が互いに近接して配置されていても、ユーザが簡単に所望のアドレス情報提供装置からアドレス情報を取得して、このアドレス情報に基づいて通信網から情報を取得することができる情報提供システムを提供している。

特許第３９１６５５４号公報 特許第４１９０９８２号公報 国際公開第２００８／０８１５４８号パンフレット 特開２００７－１１６５２４号公報 特開２００６－１４８３８８号公報 特開２００５－２０４２３２号公報 特開２００２－１７６４７１号公報 特開２００４－０７８２７７号公報 特許第４２７２３９５号公報

３ＧＰＰ　ＴＳ２３．０６０　Ｖ１０．３．０ ３ＧＰＰ　ＴＳ２３．４０１　Ｖ１０．３．０ ３ＧＰＰ　ＴＳ２３．２２１　Ｖ１０．０．０ ３ＧＰＰ　ＴＳ２４．００８　Ｖ１０．２．０ ３ＧＰＰ　ＴＳ２３．２７２　Ｖ１０．３．１

　特許文献１～３に開示される技術は、通信端末装置の消費電力を低減するための技術である。基地局装置の消費電力を低減するための方法としては、たとえば２つの通信方式に対応する通信システムにおいて、通信端末装置が一方の通信方式での通信のみを行うように制御される場合に、基地局装置を一方の通信方式の機能のみで動作させることが考えられる。

　しかし、この方法は、全ての通信端末装置が両方の通信方式に対応している場合でないと有効でない。たとえば、同じ基地局装置と通信している別の通信端末装置が他方の通信方式のみに対応している場合、基地局装置は、両方の通信方式の機能を動作させなければならない。したがって、基地局装置の消費電力を低減することはできない。

　基地局装置の消費電力を低減する方法としては、基地局装置を構成する回路の規模を削減することが考えられる。しかし、前述の特許文献１～９には、基地局装置として用いられる通信装置において、回路規模を削減するための技術は開示されていない。

　たとえば特許文献４に開示される通信装置は、前述のように、ＣＰＵがその実行プログラムをＲＯＭから読出し、その実行プログラムに含まれる命令を逐次解釈して装置全体の制御を行うように構成される。ＣＰＵによるＲＯＭからの実行プログラムの読出しは、ソフトウェアプログラムによって実現される。

　基地局装置では、多数の通信端末装置との間で、同時に通信が行われるので、大量のデータを処理することが必要である。大量のデータを処理するためには、一時的にデータを格納する外部記憶手段が必要となる。

　しかし、特許文献４に開示される通信装置で用いられているＲＯＭは、読出し専用であり、書込み処理が不可能であるので、大量のデータを処理するための外部記憶手段として用いることはできない。つまり、特許文献４に開示される通信装置は、大量のデータを処理するために用いられる外部記憶手段へのデータの送受をソフトウェアプログラムで実現するようには構成されていない。したがって、特許文献４に開示される通信装置では、通信装置内で大量のデータを処理する必要があるので、回路規模を削減することはできない。

　特許文献５に開示される無線通信装置は、データではなく、回路情報を外部メモリに格納するように構成されている。特許文献５に開示される無線通信装置は、回路規模を小さくし、かつ、大量のデータを処理することを目的とした構成にはなっていない。

　特許文献６に開示されるアクセスポイント装置は、データを外部記憶手段に格納するわけではなく、記録媒体にプログラムを格納するように構成されている。特許文献６に開示されるアクセスポイント装置は、回路規模を小さくし、かつ、大量のデータを処理することを目的とした構成にはなっていない。

　特許文献７に開示される携帯情報端末装置は、前述の特許文献４に開示される通信装置と同様に、大量のデータを処理するために用いる外部記憶手段へのデータの送受をソフトウェアプログラムで実現するようには構成されていない。つまり、特許文献７に開示される携帯情報端末装置は、外部記憶手段へのデータの送受をソフトウェアプログラムで実現することで、回路とのアクセスの少ないインタフェースを実現するような構成にはなっていない。したがって、特許文献７に開示される技術を用いても、回路規模を削減することはできない。

　特許文献８および特許文献９に開示される管理装置は、データを外部記憶装置に格納するわけではなく、前述のようにＲＯＭまたは外部記憶装置などにプログラムを記憶するように構成されている。特許文献８および特許文献９に開示される管理装置は、回路規模を小さくすることを目的とした構成にはなっていない。

　以上のように特許文献１～９には、基地局装置として用いられる通信装置において、回路規模を削減するための技術は開示されていない。したがって、特許文献１～９に開示される技術を用いても、基地局装置の消費電力を低減することはできない。

　本発明の目的は、可及的に小さい消費電力で通信端末装置と無線通信可能な基地局装置、およびそれを備える通信システムを提供することである。

　本発明の基地局装置は、通信端末装置と無線通信可能な基地局装置であって、前記通信端末装置と通信するための通信処理を行う通信処理手段と、前記通信処理手段による通信処理で取扱われるデータが一時的に記憶される外部記憶手段に対して、前記データの読出しおよび格納の少なくとも一方を行い、前記通信処理手段との間で前記データの授受を行うデータ授受手段とを備え、前記データ授受手段は、ソフトウェアプログラムによって実現されることを特徴とする。

　また本発明の通信システムは、前記本発明の基地局装置と、前記本発明の基地局装置と無線通信可能な通信端末装置とを備えることを特徴とする。

　本発明の基地局装置によれば、通信端末装置と通信するための通信処理が通信処理手段によって行われる。通信処理手段による通信処理で取扱われるデータは、ソフトウェアプログラムによって実現されるデータ授受手段によって、外部記憶手段から読出されるか、外部記憶手段に格納されて、通信処理手段に授受される。このように外部記憶手段とのアクセスは、ソフトウェアプログラムによって実現されるデータ授受手段によって行われるので、通信処理手段は、外部記憶手段にアクセスする必要がない。これによって、通信処理手段を実現する回路の規模を削減し、消費電力を小さく抑えることができる。したがって、可及的に小さい消費電力で、通信端末装置と無線通信可能な基地局装置を実現することができる。また基地局装置の小型化を容易に実現することができる。

　本発明の通信システムによれば、前述のように優れた本発明の基地局装置と通信端末装置とを備えて通信システムが構成される。これによって、基地局装置の消費電力を可及的に小さくすることができる。また基地局装置の小型化を容易に実現することができる。

　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

前提技術の基地局装置１の構成を示すブロック図である。 本発明の第１の実施の形態である基地局装置２の構成を示すブロック図である。 第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合のＷ－ＣＤＭＡ方式のＦＰ処理における下りレガシー処理の動作手順を示すシーケンス図である。 ＣＰＵ８３に外部ＲＡＭを接続した場合におけるＷ－ＣＤＭＡ方式のＦＰ処理における下りレガシー処理の動作手順を示すシーケンス図である。 第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合におけるＷ－ＣＤＭＡ方式のＦＰ処理におけるＨＳＤＰＡ処理の動作手順を示すシーケンス図である。 ＣＰＵ８３に外部ＲＡＭを接続した場合におけるＷ－ＣＤＭＡ方式のＦＰ処理におけるＨＳＤＰＡ処理の動作手順を示すシーケンス図である。 ＦＰ処理をＣＰＵ８３で処理する場合の動作手順を示すシーケンス図である。 図３～図７に示す処理において、セグメントの分割処理を実行するセグメント分割部１０３の構成を示すブロック図である。 ＦＰデータをセグメントに分割した状態を示す図である。 ＩＰ処理のときに処理されるデータのフォーマットを示す図である。 セグメント分割部から外部ＲＡＭへデータを格納するときのフォーマットを示す図である。 ヘッダ解析処理を実現する構成を示すブロック図である。 ペイロード処理を実現する構成を示すブロック図である。 ＣＰＵ８３、第２の３Ｇ回路部８２および第１の３Ｇ回路部８１を含む基地局装置２の全体構成を示すブロック図である。 第２の３Ｇ回路部８２とＣＰＵＩ／Ｆとのタイミングを説明するための図である。 第２の３Ｇ回路部８２の構成を示すブロック図である。 ＣＰＵ８３および外部ＲＡＭ１１０を含めた構成を示すブロック図である。 第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合のＷ－ＣＤＭＡ方式のＦＰ処理における上りレガシー処理の動作手順を示すシーケンス図である。 ＣＰＵ８３に外部ＲＡＭを接続した場合におけるＷ－ＣＤＭＡ方式のＦＰ処理における上りレガシー処理の動作手順を示すシーケンス図である。 第２の３Ｇ回路部８２の詳細な構成を示す図である。 コントロールフレーム処理を実現する構成を示す図である。 第２の３Ｇ回路部８２とＣＰＵ　Ｉ／Ｆとのタイミングを説明するための図である。 上りレガシー処理でのＦＰ処理のＣＰＵ８３、外部ＲＡＭ１１０、第１および第２の３Ｇ回路部８１，８２を含めた全体の構成を示す図である。 第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合におけるコントロールフレーム処理におけるレガシー処理の動作手順を示すシーケンス図である。 ＣＰＵ８３に外部ＲＡＭを接続した場合におけるコントロールフレーム処理におけるレガシー処理の動作手順を示すシーケンス図である。 第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合におけるコントロールフレーム処理におけるＬＧ処理の動作手順の他の例を示すシーケンス図である。 ＣＰＵ８３に外部ＲＡＭを接続して、ＣＰＵ８３および第２の３Ｇ回路部８２にコントロール処理全てを行わせる場合の動作手順を示すシーケンス図である。 ＣＰＵ８３に外部ＲＡＭを接続して、コントロール処理全てを行わせる場合の動作手順を示すシーケンス図である。 本発明の第４の実施の形態である基地局装置３の構成を示すブロック図である。 本発明の第５の実施の形態である基地局装置４の構成を示すブロック図である。

　＜前提技術＞
　本発明の基地局装置を説明する前に、本発明の前提技術となる基地局装置を説明する。図１は、前提技術の基地局装置１の構成を示すブロック図である。基地局装置１は、高周波（Radio Frequency；略称：ＲＦ）部１１、ディジタルフロントエンド（Digital Front End；略称：ＤＦＥ）回路部１２、ＬＴＥ回路部１３、３Ｇ回路部１４、ＣＰＵ（Central Processing Unit）１５、システムクロック供給部１６、第１アンテナ１７および第２アンテナ１８を備えて構成される。

　ＲＦ部１１は、第１デュプレクサ（duplexer；略称：ＤＵＰ）部２１、第１スイッチ（略称：ＳＷ）部２２、第１無線送信部２３、第１無線受信部２４、第１下り無線受信部２５、第２デュプレクサ（略称：ＤＵＰ）部２６、第２スイッチ（略称：ＳＷ）部２７、第２無線送信部２８、第２無線受信部２９および第２下り無線受信部３０を備える。

　ＤＦＥ回路部１２は、第１ＤＦＥ部３１および第２ＤＦＥ部３２を備える。ＤＦＥ回路部１２は、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array；略称：ＦＰＧＡ）、または特定用途向け集積回路（application specific integrated circuits；略称：ＡＳＩＣ）などに実装される。

　ＬＴＥ回路部１３は、内蔵ディジタルシグナルプロセッサ（Digital Signal Processor；略称：ＤＳＰ）／Ｌ１エンジン（Engine）部３３および内蔵ＣＰＵ３４を備える。内蔵ＤＳＰ／Ｌ１エンジン部３３は、直交周波数分割多重アクセス（Orthogonal Frequency Division Multiple Access；略称：ＯＦＤＭＡ）部３５、ＬＴＥ用チャネルコーディング部３６、単一波周波数分割多重アクセス（Single Carrier-Frequency Division Multiple Access；略称：ＳＣ－ＦＤＭＡ）部３７、ＬＴＥ用チャネルデコーディング部３８およびＬＴＥ用無線パラメータ取得部３９を備える。

　内蔵ＣＰＵ３４は、無線リンク制御（Radio Link Control；略称：ＲＬＣ）／メディアアクセス制御（Medium Access Control；略称：ＭＡＣ）部４０、パケットデータ収束プロトコル（Packet Data Convergence Protocol；略称：ＰＤＣＰ）／ユーザプレーン用汎用パケット無線サービストンネリングプロトコル（General Packet Radio Service Tunneling Protocol-User；略称：ＧＴＰ－Ｕ）部４１、ＬＴＥ用インターネットプロトコル（Internet Protocol；略称：ＩＰ）処理部（以下、単に「ＩＰ部」という場合がある）４２、ＬＴＥ用インターネットプロトコルセキュリティ（IP Security；略称：ＩＰｓｅｃ）部４３、ＬＴＥ用アプリケーション（application；略称：ＡＰ）部４４、ＬＴＥ用プラットフォーム（platform；略称：ＰＦ）部４５、ネットワークパラメータ取得部４６、データオフロード部４８およびシステムクロック補正部４９を備える。

　３Ｇ回路部１４は、拡散変調部５０、３Ｇ用チャネルコーディング部５１、逆拡散復調部５２、３Ｇ用チャネルデコーディング部５３を備える。

　ＣＰＵ１５は、高速下り回線パケットアクセス（High Speed Downlink Packet Access；略称：ＨＳＤＰＡ）用メディアアクセス制御（Medium Access Control-HSDPA；略称：ＭＡＣ－ｈｓ）部５４、エンハンストアップリンク（Enhanced Uplink；略称：ＥＵＬ）用メディアアクセス制御（Medium Access Control-EUL；略称：ＭＡＣ－ｅ）部５５、フレームプロトコル（Frame Protocol；略称：ＦＰ）処理部（以下、単に「ＦＰ部」という場合がある）５６、３Ｇ用無線パラメータ取得部５７、３Ｇ用ＩＰ部５８、３Ｇ用ＩＰｓｅｃ部５９、イーサネット（登録商標）経由ポイントツーポイントプロトコル（Point to Point Protocol over Ethernet（登録商標）；略称：ＰＰＰｏＥ）部６０、３Ｇ用ＡＰ部６１および３Ｇ用ＰＦ部６２を備える。

　ＲＦ部１１とＤＦＥ回路部１２とは、無線送受信部７１を構成する。無線送受信部７１は、送信するべきベースバンド送信信号を無線周波数信号に変換する。また無線送受信部７１は、受信した受信無線周波数信号を受信ベースバンド信号に変換する。無線送受信部７１は、ＦＰＧＡまたはＡＳＩＣに実装した回路およびＲＦ部品によって構成される。

　ＬＴＥ回路部１３のうち、内蔵ＤＳＰ／Ｌ１エンジン部３３と、内蔵ＣＰＵ３４のＲＬＣ／ＭＡＣ部４０およびＰＤＣＰ／ＧＴＰ－Ｕ部４１とは、ＬＴＥ用ベースバンド部７２を構成する。ＬＴＥ用ベースバンド部７２は、ＬＴＥ用のベースバンド部として機能する。

　ＬＴＥ回路部１３のうち、内蔵ＣＰＵ３４のＬＴＥ用ＡＰ部４４、ＬＴＥ用ＰＦ部４５およびネットワークパラメータ取得部４６は、発展型基地局（Evolved Node Base Station；略称：ｅＮＢ）制御部７３を構成する。ｅＮＢ制御部７３は、ＬＴＥ方式の移動体通信システムにおける基地局装置であるｅＮＢとして機能する部位を制御し、ＬＴＥ方式に対応する機能（以下「ＬＴＥ側機能」という場合がある）に関する呼処理、呼処理監視、回線設定および管理、保守監視、ならびに状態管理などを行う。

　３Ｇ回路部１４と、ＣＰＵ１５のＭＡＣ－ｈｓ部５４、ＭＡＣ－ｅ部５５、ＦＰ部５６および３Ｇ用無線パラメータ取得部５７とは、３Ｇ用ベースバンド部７４を構成する。３Ｇ用ベースバンド部７４は、Ｗ－ＣＤＭＡ用のベースバンド部として機能する。

　ＣＰＵ１５の３Ｇ用ＡＰ部６１および３Ｇ用ＰＦ部６２は、ＮＢ制御部７５を構成する。ＮＢ制御部７５は、３Ｇ方式の移動体通信システムにおける基地局装置であるＮｏｄｅ　Ｂ（以下「ＮＢ」という場合がある）として機能する部位を制御し、３Ｇ方式に対応する機能（以下「３Ｇ側機能」という場合がある）に関する呼制御、呼処理監視、回線設定および管理、保守監視、ならびに状態管理などを行う。

　ＬＴＥ回路部１３の内蔵ＣＰＵ３４のＬＴＥ用ＩＰ部４２およびＬＴＥ用ＩＰｓｅｃ部４３と、ＣＰＵ１５の３Ｇ用ＩＰ部５８、３Ｇ用ＩＰｓｅｃ部５９およびＰＰＰｏＥ部６０とは、有線側終端部７６を構成する。有線側終端部７６は、イーサネット（Ethernet：登録商標）およびＩＰの信号を終端する。また有線側終端部７６は、ＩＰｓｅｃ機能、オペレーションシステム（operation system；略称：ＯＰＳ）、ＡＰ、ＰＦ、コアネットワークなどの上位装置などからの緊急（emergency；略称：ＥＭ）信号受信時の装置リセット機能に対応している。

　ＬＴＥ回路部１３の内蔵ＣＰＵ３４のシステムクロック補正部４９は、システムクロック補正部４９に接続されるシステムクロック供給部１６とともに、クロック部７７を構成する。クロック部７７は、無線送受信部７１、ＬＴＥ用ベースバンド部７２および３Ｇ用ベースバンド部７４などで使用される基準クロック信号を生成するために、全地球測位システム（Global Positioning System；略称：ＧＰＳ）またはネットワークタイムプロトコル（Network Time Protocol；略称：ＮＴＰ）サーバなどを用いた補正方式を導入し、高安定な基準タイミングを生成している。

　ＲＦ部７１の第１ＤＵＰ部２１は、第１アンテナ１７に接続されている。第１ＤＵＰ部２１は、送信信号の送信と受信信号の受信とを１つのアンテナ、具体的には第１アンテナ１７によって実現するためのアンテナ共用器である。第１ＤＵＰ部２１は、予め定める周波数帯域のうち、送信に用いられる周波数帯域の信号のみを通過させる送信フィルタと、受信に用いられる周波数帯域の信号のみを通過させる受信フィルタとを備える。

　第１ＳＷ部２２は、第１無線送信部２３から出力される下りユーザデータのＲＦ信号の送信処理と、第１下り無線受信部２５による下り周波数帯域のＲＦ信号の受信処理とを切替える。

　第１無線送信部２３は、第１ＤＦＥ部３１から与えられる信号に基づいて、下りユーザデータのＲＦ信号を生成し、生成したＲＦ信号を、第１ＳＷ部２２、第１ＤＵＰ部２１および第１アンテナ１７を介して送信する。

　第１無線受信部２４は、第１アンテナ１７を介して、第１ＤＵＰ部２１から与えられる受信信号を受信し、第１ＤＦＥ部３１に与える。

　第１下り無線受信部２５は、第１アンテナ１７を介して受信され、第１ＤＵＰ部２１から与えられる受信信号に基づいて、下り周波数帯域のＲＦ信号を生成し、生成したＲＦ信号を第１ＤＦＥ部３１に与える。

　ＲＦ部１１の第２ＤＵＰ部２６は、第２アンテナ１８に接続されている。第２ＤＵＰ部２６は、送信信号の送信と受信信号の受信とを１つのアンテナ、具体的には第２アンテナ１８によって実現するためのアンテナ共用器である。第２ＤＵＰ部２６は、予め定める周波数帯域のうち、送信に用いられる周波数帯域の信号のみを通過させる送信フィルタと、受信に用いられる周波数帯域の信号のみを通過させる受信フィルタとを備える。

　第２ＳＷ部２７は、第２無線送信部２８から出力される下りユーザデータのＲＦ信号の送信処理と、第２下り無線受信部３０による下り周波数帯域のＲＦ信号の受信処理とを切替える。

　第２無線送信部２８は、第２ＤＦＥ部３２から与えられる信号に基づいて、下りユーザデータのＲＦ信号を生成し、生成したＲＦ信号を、第２ＳＷ部２７、第２ＤＵＰ部２６および第２アンテナ１８を介して送信する。

　第２無線受信部２９は、第２アンテナ１８を介して、第２ＤＵＰ部２６から与えられる受信信号を受信し、第２ＤＦＥ部３２に与える。

　第２下り無線受信部３０は、第２アンテナ１８を介して受信され、第２ＤＵＰ部２６から与えられる受信信号に基づいて、下り周波数帯域のＲＦ信号を生成し、生成したＲＦ信号を第２ＤＦＥ部３２に与える。

　ＤＦＥ回路部１２の第１ＤＦＥ部３１および第２ＤＦＥ部３２は、有限インパルス応答（Finite Impulse Response Filter；略称：ＦＩＲ）フィルタなどのディジタルフィルタによって実現される。第２ＤＦＥ部３２は、ベースバンド信号の周波数帯域で、３Ｇ方式に対応する信号（以下「３Ｇ信号」という場合がある）およびＬＴＥ方式に対応する信号（以下「ＬＴＥ信号」という場合がある）の帯域制限を行う。

　第１ＤＦＥ部３１は、送信処理では、高周波になっても、３Ｇ信号とＬＴＥ信号とに周波数分離ができた状態にして、３Ｇ信号およびＬＥＴ信号をそれぞれ取り出す。第１ＤＦＥ部３１は、受信処理では、高周波で３Ｇ信号領域とＬＴＥ信号領域とを含む広帯域の信号を、ＲＦ部１１の第２無線受信部２９でベースバンド領域にダウンコンバージョンして得られた信号に対して、ディジタルフィルタで３Ｇ信号帯域とＬＴＥ信号帯域とを分離する処理を施して、３Ｇ信号およびＬＥＴ信号をそれぞれ取り出す。

　第１ＤＦＥ部３１および第２ＤＦＥ部３２は、ＬＴＥ回路部１３の内蔵ＤＳＰ／Ｌ１エンジン部３３のＯＦＤＭＡ部３５、ＳＣ－ＦＤＭＡ部３７およびＬＴＥ用無線パラメータ取得部３９にそれぞれ接続されている。また第２ＤＦＥ部３２は、３Ｇ回路部１４の拡散変調部５０および逆拡散復調部５２、ならびにＣＰＵ１５の３Ｇ用無線パラメータ取得部５７に接続されている。

　内蔵ＤＳＰ／Ｌ１　エンジン部３３の内蔵ＤＳＰとは、ＬＴＥ回路部１３に内蔵されたディジタルシグナルプロセッサ（Digital Signal Processor）である。ＤＳＰは、ソフトウェアプログラム（以下、単に「ソフトウェア」という場合がある）を搭載し、ディジタル信号処理に適した処理を実行することができる。Ｌ１　Ｅｎｇｉｎｅとは、以下の参考文献１～３において定義されるレイヤ１（Layer1）機能を処理するコプロセッサである。
　　参考文献１：３ＧＰＰ　ＴＳ３６．２１１　Ｖ１０．１．０
　　参考文献２：３ＧＰＰ　ＴＳ３６．２１２　Ｖ１０．１．０
　　参考文献３：３ＧＰＰ　ＴＳ３６．２１３　Ｖ１０．１．０

　ＯＦＤＭＡ部３５は、ＯＦＤＭＡのための変調処理を行う。ＯＦＤＭＡ部３５は、主に参考文献１，３で定義された変調機能を有する。ＬＴＥ用チャネルコーディング部３６は、チャネル符号化、具体的には、誤り訂正符号化を行う。ＳＣ－ＦＤＭＡ部３７は、ＳＣ－ＦＤＭＡのための復調処理を行う。ＳＣ－ＦＤＭＡ部３７は、主に参考文献１，３で定義された復調機能を有する。ＬＴＥ用チャネルデコーディング部３８は、受信チャネルの復号化を行う。

　ＬＴＥ用無線パラメータ取得部３９は、第１および第２アンテナ１７，１８の少なくともいずれか一方のアンテナから取得し、第１下り無線受信部２５および第２下り無線受信部３０によってダウンコンバージョンした下りデータの振幅強度または電力強度を測定する。またＬＴＥ用無線パラメータ取得部３９は、データを復調および復号し、報知情報などの内容を解析することによって、隣接基地局からの電界強度などの、３Ｇ方式およびＬＴＥ方式の両方の周辺セルの環境情報を取得する。

　内蔵ＣＰＵ３４は、ＬＴＥ回路部１３に内蔵されたＣＰＵである。内蔵ＣＰＵ３４は、ソフトウェアプログラムを搭載し、このソフトウェアプログラムを実行することができる。ＲＬＣ／ＭＡＣ部４０は、無線リンク制御（ＲＬＣ）およびメディアアクセス制御（ＭＡＣ）を行う。ＰＤＣＰ／ＧＴＰ－Ｕ部４１は、ＰＤＣＰ処理およびＧＴＰ－Ｕ処理を行う。

　ＬＴＥ用ＩＰ部４２は、ＬＴＥ信号に対してＩＰ処理を行う。ＩＰ処理については後述する。ＬＴＥ用ＩＰ部４２は、ＬＴＥ信号に対してＩＰ処理を行って生成したデータをＬＴＥ用ＩＰｓｅｃ部４３に与える。

　ＬＴＥ用ＩＰｓｅｃ部４３は、ＬＴＥ用ＩＰ部４２から与えられたデータを暗号化するセキュリティ機能を有する。ＬＴＥ用ＩＰｓｅｃ部４３は、ＬＴＥ回路部１３内に内蔵された専用のコプロセッサを用いて、前記セキュリティ機能を実現する。これによって、ソフトウェア処理のみでは高い周波数を必要とするＣＰＵコアの動作周波数を低く抑えることができるので、消費電力を低く抑えることができる。ＬＴＥ用ＩＰｓｅｃ部４３は、暗号化したデータを、ＣＰＵ１５のＰＰＰｏＥ部６０に与える。

　ＬＴＥ用ＡＰ部４４は、基地局装置１のＬＴＥ側機能を制御するアプリケーション機能を有する。ＬＴＥ用ＰＦ部４５は、基地局装置１のＬＴＥ側機能を制御するプラットフォーム機能を有する。

　ネットワークパラメータ取得部４６は、基地局装置１と、移動管理エンティティ（Mobility Management Entity；略称：ＭＭＥ）およびサービングゲートウェイ（Serving Gateway；略称：ＳＧＷ）などの基地局上位装置とのインタフェースよりも上位側のネットワーク情報を取得する機能を有する。

　データオフロード部４８は、データオフロード機能を有する。データオフロード機能とは、データを伝送するときに、通常の携帯電話網を経由せずに、インターネット回線を利用することによって、トラヒックの負荷を軽減する機能である。データオフロード機能は、全てソフトウェアで実現する構成とするので、リモートアップグレードによるソフトウェアの更新によって、機能を追加または削減することができる。

　システムクロック供給部１６は、電圧制御発振器（Voltage Controlled Xtal Oscillator；略称：ＶＣＸＯ）および温度補償型水晶発振器（Temperature Compensated Xtal Oscillator；略称：ＴＣＸＯ）などの、電圧制御で周波数を変更することができるクロック発信源である。システムクロック補正部４９は、ＧＰＳまたはＮＴＰサーバなどから得た精確な時刻情報が表す時刻と、システムクロック供給部１６から出力される時刻情報が表す時刻とを比較し、両者の時刻が、ある一定の差分を超えている場合に、システムクロック供給部１６の電圧制御を行い、精確な時刻情報になるようにクロック周波数を補正する。

　ＣＰＵ１５のＭＡＣ－ｈｓ部５４は、ＨＳＤＰＡを行うときに必要なレイヤ２のＭＡＣスケジューリング機能を有する。ＨＳＤＰＡは、Ｗ－ＣＤＭＡ方式の下り方向のデータ伝送速度を高めた方式である。ＭＡＣ－ｅ部５５は、ＥＵＬを行うときに必要なレイヤ２のＭＡＣスケジューリング機能を有する。ＥＵＬは、高速上り回線パケットアクセス（High Speed Uplink Packet Access；略称：ＨＳＵＰＡ）とも呼ばれ、Ｗ－ＣＤＭＡ方式の上り方向のデータ伝送速度を高めた方式である。ＨＳＤＰＡおよびＥＵＬは、第３．５世代（3.5th generation；略称：３．５Ｇ）の通信方式である。本実施の形態では、特に断らない限り、３Ｇ方式は、３．５Ｇ方式を含むものとする。

　ＦＰ部５６は、ＦＰ終端処理を行う。ＦＰ部５６は、ＦＰ終端処理として、主に以下の参考文献４，５で定義されたＦＰフォーマットのフレーミングを行う機能、具体的にはＦＰフォーマットを作成する機能およびＦＰフォーマットを解除する機能を有する。図１では、ＦＰ部５６をＣＰＵ１５に設けて、ＦＰ終端処理をＣＰＵ１５によるソフトウェア処理で実現するように構成しているが、ＦＰ部５６を３Ｇ回路部１４に設けて、ＦＰ終端処理を３Ｇ回路部１４で行ってもよい。
　　参考文献４：３ＧＰＰ　ＴＳ２５．４２７　Ｖ１０．０．１
　　参考文献５：３ＧＰＰ　ＴＳ２５．４３５　Ｖ１０．１．０

　３Ｇ用無線パラメータ取得部５７は、第２アンテナ１８から取得した下りデータの振幅強度または電力強度を測定し、またデータを復調および復号し、報知情報の内容を解析することによって、隣接基地局からの電界強度などの３Ｇ方式の周辺セルの環境情報を取得する。図１では、アンテナ１本、具体的には第２アンテナ１８からのデータを３Ｇ用無線パラメータ取得部５７に入力して解析するように構成しているが、ＬＴＥ側と同様に、第１アンテナ１７からのデータも３Ｇ用無線パラメータ取得部５７に入力して、アンテナ２本からのデータを解析するように構成してもよい。これによって、ダイバーシチ効果が得られ、より正確に周辺セルの環境情報を得ることができる。

　３Ｇ用ＩＰ部５８は、レイヤ３のＩＰフレームデータの処理（以下「フレーミング」という場合がある）を行う機能を有する。３Ｇ用ＩＰ部５８は、ＩＰフレームデータを３Ｇ用ＩＰｓｅｃ部５９に与える。

　３Ｇ用ＩＰｓｅｃ部５９は、３Ｇ用ＩＰ部５８から与えられたＩＰフレームデータを暗号化するセキュリティ機能を有する。３Ｇ用ＩＰｓｅｃ部５９は、ＣＰＵ１５に内蔵の専用コプロセッサを用いて、前記セキュリティ機能を実現する。これによって、ソフトウェア処理のみでは高い周波数を必要とするＣＰＵコアの動作周波数を低く抑えることができるので、消費電力を低く抑えることができる。３Ｇ用ＩＰｓｅｃ部５９は、暗号化したＩＰフレームデータを、ＰＰＰｏＥ部６０に与える。

　ＰＰＰｏＥ部６０は、ＬＴＥ用ＩＰｓｅｃ部４３から与えられたデータと、３Ｇ用ＩＰｓｅｃ部５９から与えられたデータとに対して、ＰＰＰｏＥプロトコルに対応した処理を行う。ＰＰＰｏＥ部６０は、ＬＴＥ側のインタフェースであるＳ１インタフェースを介して、ＭＭＥおよびＳＧＷと接続される。またＰＰＰｏＥ部６０は、３Ｇ側のインタフェースであるＩｕｂインタフェースまたはＩｕｈインタフェースを介して、基地局制御装置（Radio Network Controller；略称：ＲＮＣ）と接続される。

　３Ｇ用ＡＰ部６１は、基地局装置１の３Ｇ側機能を制御するアプリケーション機能を有する。３Ｇ用ＰＦ部６２は、基地局装置１の３Ｇ側機能を制御するプラットフォーム機能を有する。

　３Ｇ回路部１４は、３Ｇ用大規模集積回路（Large Scale Integration；略称：ＬＳＩ；以下「３Ｇ－ＬＳＩ」という場合がある）で構成される。３Ｇ－ＬＳＩは、たとえばＦＰＧＡまたはＡＳＩＣによって実現される。

　３Ｇ回路部１４の拡散変調部５０は、拡散変調処理を行う。３Ｇ用チャネルコーディング部５１は、チャネル符号化、具体的には誤り訂正符号化を行う。逆拡散復調部５２は、逆拡散によって復調する逆拡散復調処理を行う。３Ｇ用チャネルデコーディング部５３は、受信チャネルの復号化を行う。

　拡散変調部５０および逆拡散復調部５２は、主に以下の参考文献６～８で定義される機能を有する。３Ｇ用チャネルコーディング部５１および３Ｇ用チャネルデコーティング部５３は、主に以下の参考文献９で定義される機能を有する。
　　参考文献６：３ＧＰＰ　ＴＳ２５．２１１
　　参考文献７：３ＧＰＰ　ＴＳ２５．２１３
　　参考文献８：３ＧＰＰ　ＴＳ２５．２１４
　　参考文献９：３ＧＰＰ　ＴＳ２５．２１２

　図１に示す基地局装置１は、３Ｇ方式、具体的にはＷ－ＣＤＭＡ方式と、ＬＴＥ方式との両方に対応する共用基地局装置（以下「デュアル基地局装置」という場合がある）である。

　図１に示す基地局装置１において、３Ｇ方式に対応する機能を有する部位（以下「３Ｇ側機能部位」という場合がある）は、第２アンテナ１８、ＲＦ部１１の第２ＤＵＰ部２６、第２ＳＷ部２７、第２無線送信部２８、第２無線受信部２９および第２下り無線受信部３０、ＤＦＥ回路部１２の第２ＤＦＥ部３２、３Ｇ回路部１４のＷ-ＣＤＭＡ方式の拡散変調部５０、３Ｇ用チャネルコーディング部５１、逆拡散復調部５２および３Ｇ用チャネルデコーディング部５３、ＣＰＵ１５のＭＡＣ－ｈｓ部５４、ＭＡＣ－ｅ部５５、ＦＰ部５６、３Ｇ用無線パラメータ取得部５７、３Ｇ用ＩＰ部５８、３Ｇ用ＩＰｓｅｃ部５９、ＰＰＰｏＥ部６０、３Ｇ用ＡＰ部６１および３Ｇ用ＰＦ部６２を備えて構成される。

　ＬＴＥ方式に対応する機能を有する部位（以下「ＬＴＥ側機能部位」という場合がある）は、第１アンテナ１７、ＲＦ部１１の第１ＤＵＰ部２１、第１ＳＷ部２２、第１無線送信部２３、第１無線受信部２４、第１下り無線受信部２５、ＤＦＥ回路部１２の第１ＤＦＥ部３１、ＬＴＥ回路部１３を構成するＯＦＤＭＡ部３５、ＬＴＥ用チャネルコーディング部３６、ＳＣ－ＦＤＭＡ部３７、ＬＴＥ用チャネルデコーディング部３８、ＬＴＥ用無線パラメータ取得部３９、ＲＬＣ／ＭＡＣ部４０、ＰＤＣＰ／ＧＴＰ－Ｕ部４１、ＬＴＥ用ＩＰ部４２、ＬＴＥ用ＩＰｓｅｃ部４３、ＬＴＥ用ＡＰ部４４、ＬＴＥ用ＰＦ部４５、ネットワークパラメータ取得部４６、データオフロード部４８およびシステムクロック補正部４９を備えて構成される。

　以上のように図１に示す基地局装置１では、ＤＦＥ回路部１２によって、ディジタルベースバンド領域で、異なる方式の信号の帯域を並べたり、切り離したりする。

　高周波（ＲＦ）の処理としては、本来、ＬＴＥ方式で２系統、３Ｇ方式で１系統の合計３系統が必要であるが、図１に示す基地局装置１では前述のようにディジタルベースバンド領域で処理するので、処理に必要な系統を２系統で済ませることができる。

　このように高周波（ＲＦ）の処理系統の数を減らすことによって、ＲＦ部１１において消費する電力、たとえばアンプなどの消費電力を低減することができる。また、基地局装置１の小型化および低価格化も実現することができる。

　図１において、各機能部位同士をつないだ線は、主にデータ信号線を示している。ＬＴＥ用ＡＰ部４４、ＬＴＥ用ＰＦ部４５、３Ｇ用ＡＰ部６１および３Ｇ用ＰＦ部６２は、制御すべき各機能に接続されるはずであるが、信号線の図示を省略している。ただし、３Ｇ用ＰＦ部６２とＬＴＥ用ＰＦ部４５とを接続する信号線は、ＣＳフォールバックなどの３Ｇ側機能とＬＴＥ側機能との連携動作に関わる機能を実現するための信号線であるので、省略していない。

　また図１に示す基地局装置１では、ＬＴＥ回路部１３は、内蔵ＤＳＰおよび内蔵ＣＰＵ３４などのソフトウェア処理を実装できるような柔軟な構成である。したがって、ＬＴＥ回路部１３をＬＳＩ化、たとえばＡＳＩＣ化することによって、仕様変更に柔軟に対応できる状態を持ちつつ、消費電力の低減、小型化および低価格化を実現することができる。３Ｇ回路部１４も同様に、ＬＳＩ化、たとえばＡＳＩＣ化することによって、消費電力の低減、小型化および低価格化を実現することができる。

　また図１に示す基地局装置１では、３Ｇ方式用のＲＦ１系統と、ＬＴＥ方式用のＲＦ２系統との合計３系統のＲＦ系統が必要なところを、ＦＰＧＡまたはＡＳＩＣなどに実装されるＤＦＥ回路部１２に、ＤＦＥ(Digital Front End)機能を実装することによって、２系統にすることができる。これによって、装置価格の低減、低消費電力および装置の小型化を実現することができる。

　ＤＦＥは、３Ｇ／ＬＴＥ帯域のディジタル分離／結合技術である。送受信信号に対して、３Ｇ方式およびＬＴＥ方式の帯域振り分けならびに結合を適応的に行うことで、前述のようにＲＦ２系統のうち１系統を３Ｇ方式およびＬＴＥ方式で共用化することができる。

　図１に示す基地局装置１は、演算処理に適したＬＴＥ回路部１３内の内蔵ＤＳＰと、同じくＬＴＥ回路部１３に実装されたＬ１　Ｅｎｇｉｎｅ（ＦＦＴ、ＤＦＴ、ＬＬＲ、巡回冗長検査（Cyclic Redundancy Checksum；略称：ＣＲＣ）、ターボ（Turbo）／ビタビ（Viterbi）デコーダ（decoder）などのレイヤ１機能のコプロセッサ）に、ＯＦＤＭＡ、ＳＣ－ＦＤＭＡ、チャネルコーディング、チャネルデコーディング、無線パラメータ取得機能などを実装することで実現することができる。無線パラメータ取得機能は、３Ｇ側機能およびＬＴＥ側機能の両方のサービス休止中にＬＴＥ回路で受信処理を行う機能である。

　またＬＴＥ回路部１３に内蔵した内蔵ＣＰＵ３４に、システムクロック補正機能を実装することで、ＮＴＰサーバ補正方式による基地局生成クロックパルスの揺らぎ低減を行い、基準発振器の低価格化と、周波数精度信頼性を実現することができる。システムクロック供給機能としては、安価な基準発振器であるＴＣＸＯまたはＶＣＸＯを採用することができる。これによって、装置コストの低減を実現することができる。

　また、ＣＰＵ１５またはＬＴＥ回路部１３の内蔵ＣＰＵ３４に、ホームゲートウェイ接続機能を設けることによって、家庭用電気機器と基地局装置１とを連携させることができるようになる。

　また、図１に示す基地局装置１では、ＬＴＥ側機能の主要機能と３Ｇ側機能の主要機能とが、ハードウェアレベルで独立している。具体的に述べると、ＬＴＥ側機能の主要機能を担うＬＴＥ回路部１３と、３Ｇ側機能の主要機能を担う３Ｇ用回路部１４とが、独立して設けられている。これによって、ＬＴＥ方式および３Ｇ方式のうちの一方の通信方式の機能を容易に停止させることができる。

　図１に示す基地局装置１では、３Ｇ側のユーザデータの通路であるＦＰ部５６、３Ｇ用ＩＰ部５８、３Ｇ用ＩＰｓｅｃ部５９およびＰＰＰｏＥ部６０が、ＣＰＵ１５によるソフトウェア処理によって実現されているので、ＣＰＵ１５において、ソフトウェア処理の負荷が過大なものとなるおそれがある。そこで本発明の基地局装置では、以下に示す各実施の形態の構成を採用している。

　＜第１の実施の形態＞
　図２は、本発明の第１の実施の形態である基地局装置２の構成を示すブロック図である。本実施の形態における基地局装置２の構成は、前述の図１に示す前提技術の基地局装置１の構成と類似しているので、対応する部分については、同一の参照符を付して、共通する説明を省略する。

　本実施の形態の基地局装置２は、ＲＦ部１１、ＤＦＥ回路部１２、ＬＴＥ回路部１３Ａ、システムクロック供給部１６、第１アンテナ１７、第２アンテナ１８、第１の３Ｇ回路部８１、第２の３Ｇ回路部８２、ＣＰＵ８３およびＩＰｓｅｃ専用回路部８４を備えて構成される。

　ＲＦ部１１およびＤＦＥ回路部１２は、前提技術における基地局装置１のＲＦ部１１およびＤＦＥ回路部１２と同一の構成である。第１の３Ｇ回路部８１は、前提技術における基地局装置１の３Ｇ回路部１４と同一の構成である。ＬＴＥ回路部１３Ａは、前提技術における基地局装置１のＬＴＥ回路部１３からシステムクロック補正部４９を除いた構成である。

　ＦＰ部５６、３Ｇ用ＩＰ部５８、３Ｇ用ＩＰｓｅｃ部５９およびＰＰＰｏＥ部６０は、前述の前提技術では、図１に示すようにＣＰＵ１５によって実現されるが、本実施の形態では、ハードウェア回路である第２の３Ｇ回路部８２およびＩＰｓｅｃ専用回路部８４によって実現される。つまり、本実施の形態では、ＦＰ部５６、３Ｇ用ＩＰ部５８、ＩＰｓｅｃ部５９およびＰＰＰｏＥ部６０は、ＣＰＵ８３とは別の回路として構成される。

　第２の３Ｇ回路部８２は、ＦＰ部５６、３Ｇ用ＩＰ部５８、ＰＰＰｏＥ部６０および切替スイッチ（略称：ＳＷ）部８５を備える。第１の３Ｇ回路部８１および第２の３Ｇ回路部８２は、１つの回路として構成されてもよい。ＩＰｓｅｃ専用回路部８４は、３Ｇ用ＩＰｓｅｃ部５９を備える。切替ＳＷ部８５は、ＰＰＰｏＥ部６０の接続先を、ＩＰｓｅｃ専用回路部８４の３Ｇ用ＩＰｓｅｃ部５９、またはＬＴＥ回路部１３Ａの内蔵ＣＰＵ３４ＡのＬＴＥ用ＩＰｓｅｃ部４３に切替える。第２の３Ｇ回路部８２およびＩＰｓｅｃ専用回路部８４は、ＦＰＧＡまたはＬＳＩなどのＡＳＩＣなどの回路によって実現される。

　本実施の形態では、ＣＰＵ８３は、ＭＡＣ－ｈｓ部５４、ＭＡＣ－ｅ部５５、３Ｇ用無線パラメータ取得部５７、３Ｇ用ＡＰ部６１、３Ｇ用ＰＦ部６２およびシステムクロック補正部４９を備える。

　ＲＦ部１１とＤＦＥ回路部１２とは、無線送受信部７１を構成する。ＬＴＥ回路部１３Ａの内蔵ＤＳＰ／Ｌ１エンジン部３３と、内蔵ＣＰＵ３４ＡのＲＬＣ／ＭＡＣ部４０およびＰＤＣＰ／ＧＴＰ－Ｕ部４１とは、ＬＴＥ用ベースバンド部７２を構成する。ＬＴＥ用ベースバンド部７２は、前述の参考文献１～３などで定義されたＬＴＥ方式のＩＦＦＴおよびＦＦＴ、チャネルコーディングおよびチャネルデコーディングのデータ処理、多入力多出力（Multiple Input Multiple Output；略称：ＭＩＭＯ）処理、ならびにスケジューリング処理などを行う。

　内蔵ＣＰＵ３４ＡのＬＴＥ用ＡＰ部４４、ＬＴＥ用ＰＦ部４５およびネットワークパラメータ取得部４６は、ｅＮＢ制御部７３を構成する。第１の３Ｇ回路部８１と、ＣＰＵ８３のＭＡＣ－ｈｓ部５４、ＭＡＣ－ｅ部５５および３Ｇ用無線パラメータ取得部５７と、第２の３Ｇ回路部８２のＦＰ部５６とは、３Ｇ用ベースバンド部７４Ａを構成する。３Ｇ用ベースバンド部７４Ａは、参考文献６～９などで定義されたＷ－ＣＤＭＡ方式のベースバンド信号処理を行う。

　ＣＰＵ８３の３Ｇ用ＡＰ部６１および３Ｇ用ＰＦ部６２は、ＮＢ制御部７５を構成する。ＬＴＥ回路部１３ＡのＬＴＥ用ＩＰ部４２およびＬＴＥ用ＩＰｓｅｃ部４３と、第２の３Ｇ回路部８２の３Ｇ用ＩＰ部５８、ＰＰＰｏＥ部６０および切替ＳＷ部８５と、ＩＰｓｅｃ専用回路部８４の３Ｇ用ＩＰｓｅｃ部５９とは、有線側終端部７６Ａを構成する。ＣＰＵ８３のシステムクロック補正部４９と、システムクロック補正部４９に接続されるシステムクロック供給部１６とは、クロック部７７Ａを構成する。

　本実施の形態において、ＬＴＥ側機能部位の構成は、システムクロック補正部４９が前述の前提技術におけるＬＴＥ回路部１３からＣＰＵ８３に移動されたこと以外は、前述の図１に示す前提技術における構成と同一である。

　３Ｇ側機能部位の構成は、前述の図１に示す基地局装置１における構成と異なる。具体的には、３Ｇ側機能部位は、第２アンテナ１８と、ＲＦ部１１の第２ＤＵＰ部２６、第２ＳＷ部２７、第２無線送信部２８、第２無線受信部２９および第２下り無線受信部３０と、ＤＦＥ回路部１２の第２ＤＦＥ部３２と、第１の３Ｇ回路部８１のＷ-ＣＤＭＡ方式の拡散変調部５０、３Ｇ用チャネルコーディング部５１、逆拡散復調部５２および３Ｇ用チャネルデコーディング部５３と、第２の３Ｇ回路部８２のＦＰ部５６、３Ｇ用ＩＰ部５８、３Ｇ用ＩＰｓｅｃ部５９、ＰＰＰｏＥ部６０および切替ＳＷ部８５と、ＣＰＵ８３のＭＡＣ－ｈｓ部５４、ＭＡＣ－ｅ部５５、３Ｇ用無線パラメータ取得部５７、３Ｇ用ＡＰ部６１、３Ｇ用ＰＦ部６２およびシステムクロック補正部４９とを備えて構成される。

　本実施の形態の基地局装置２では、３Ｇ用のＩＰｓｅｃ部として、ＩＰｓｅｃ専用回路部８４が設けられており、３Ｇ方式におけるＩＰｓｅｃ機能は、ＩＰｓｅｃ専用回路部８４によって実現されている。これに限定されず、本発明の他の実施の形態では、ＩＰｓｅｃ専用回路部８４および切替ＳＷ部８５を設けずに、ＬＴＥ用ＩＰｓｅｃ部４３を用いて、３Ｇ方式におけるＩＰｓｅｃ機能を実現してもよい。この場合、第２の３Ｇ回路部８２のＩＰ部５８は、ＬＴＥ回路部１３Ａの内蔵ＣＰＵ３４ＡのＬＴＥ用ＩＰｓｅｃ部４３に接続される。またＬＴＥ用ＩＰｓｅｃ部４３は、直接、第２の３Ｇ回路部８２のＰＰＰｏＥ部６０に接続される。

　以上のように本実施の形態では、ＦＰ部５６、３Ｇ用ＩＰ部５８、ＩＰｓｅｃ部５９およびＰＰＰｏＥ部６０は、ハードウェア回路によって実現される。これによって、ＭＡＣ－ｈｓ部５４およびＭＡＣ－ｅ部５５を、ユーザデータの導通は行わず、パラメータを取得して、伝送速度の制御などのスケジューリング機能のみを行うように構成することができる。したがって、図２に示すように、３Ｇ側のユーザデータの通信路をハードウェア回路のみで構成することができるので、ソフトウェア処理の負荷を軽減することができる。また本実施の形態では、前述の前提技術と同様の効果を達成することができる。

　このように本実施の形態の基地局装置２では、３Ｇ側のユーザデータの通信路がハードウェア回路で構成されているので、３Ｇ方式の各種機能は、ＣＰＵ８３におけるソフトウェア処理と、第２の３Ｇ回路部８２におけるハードウェア処理とに分担される。

　この場合に、大量のデータを一時的に格納する外部記憶装置へのアクセスを、ハードウェア処理側、すなわち第２の３Ｇ回路部８２に行わせる構成にすると、アクセスの競合を防止するための調停機能を、ハードウェア回路である第２の３Ｇ回路部８２に搭載することが必要となる。

　このように調停機能をハードウェア回路に搭載すると、ハードウェア回路の回路規模が大きくなり、消費電力が増大するので、基地局装置２を小型化することが困難になるという問題がある。

　そこで、本実施の形態では、ＣＰＵ８３に、外部記憶装置として外部ＲＡＭを接続し、３Ｇ方式の各種の処理機能を、以下のようにＣＰＵ８３および第２の３Ｇ回路部８２に分担させている。本実施の形態では、３Ｇ方式として、Ｗ－ＣＤＭＡ方式を採用している。

　まず、第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合について説明する。図３は、第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合のＷ－ＣＤＭＡ方式のＦＰ処理における下りレガシー（Legacy；略称：ＬＧ）処理の動作手順を示すシーケンス図である。以下では、第２の３Ｇ回路部８２に接続された外部ＲＡＭを、「第２の３Ｇ回路接続外部ＲＡＭ」という場合がある。

　図３では、下りＬＧ処理として、前述の参考文献４，５に記載されるＨＳＤＰＡおよびＥＵＬ以外のＦＰデータ処理の動作手順を示している。図３では、ＦＰデータ処理のうち、コントロールフレーム（Control Frame）の処理については記載を省略している。図３において、一方方向の矢印の向きは、データが送信される方向を示している。

　図３において、ステップＳ１１のＩＰ処理から、ステップＳ１２のポインタキューの格納、ステップＳ１３のセグメントの分割、ステップＳ１４のＦＰデータの第２の３Ｇ回路接続外部ＲＡＭへの格納までの処理は、予め定める第１処理時間ｔ１以内に行われる。第１処理時間ｔ１は、可及的に短い方が好ましく、ステップＳ１１～ステップＳ１４の処理は、それぞれ、即時に、換言すれば、可及的速やかに行われる。第１処理時間ｔ１は、たとえば１ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図３において、ステップＳ１５のＦＰヘッダ解析、ステップＳ１６のＦＰヘッダ情報の内蔵プロセッサレジスタへの格納、ステップＳ１７のＦＰヘッダ情報管理処理までの処理は、予め定める第２処理時間ｔ２以内に行われる。第２処理時間ｔ２は、たとえば１０ｍｓである。

　図３において、ステップＳ１８の外部ＲＡＭ格納ＦＰ処理の先頭アドレスの抽出処理、ステップＳ１９のユーザ数分のアドレス情報の内蔵プロセッサレジスタへの格納、ステップＳ２０のＦＰペイロード処理、ステップＳ２１のＣＨＣ＿ＬＧ処理部への設定処理までの処理は、予め定める第３処理時間ｔ３以内に行われる。第３処理時間ｔ３は、たとえば１０ｍｓである。ステップＳ２１のＣＨＣ＿ＬＧ部への設定処理には、ＣＨＣ＿ＬＧ処理そのものは含まれない。

　以下では、前述の図２に示す第２の３Ｇ回路部８２を「第２の３Ｇ回路」といい、第１の３Ｇ回路部８１を「第１の３Ｇ回路」という場合がある。また第２の３Ｇ回路部８２の図２に示す構成、すなわちＦＰ部５６、３Ｇ用ＩＰ部５８、ＰＰＰｏＥ部６０および切替ＳＷ部８５をまとめて、「第２の３Ｇ回路部８２の主回路」という場合がある。

　また第１の３Ｇ回路部８１の図２に示す構成、すなわち拡散変調部５０、３Ｇ用チャネルコーディング部５１、逆拡散復調部５２および３Ｇ用チャネルデコーディング部５３をまとめて、「第１の３Ｇ回路部８１の主回路」という場合がある。第１の３Ｇ回路部８１の主回路は、第１の３Ｇ回路部８１において、チャネルコーディング、チャネルデコーディング、変調および復調を行う機能を実現する回路である。

　また図３に示す「ＦＰ部」は、図２に示す第２の３Ｇ回路部８２のＦＰ部５６のことである。第２の３Ｇ回路部８２のＦＰ部５６は、第２の３Ｇ回路部８２の内部でのＦＰ処理に関する機能部位である。

　第２の３Ｇ回路部８２のＦＰ部５６において、ステップＳ１５のＦＰヘッダ解析処理およびステップＳ２０のＦＰペイロード処理は、それぞれ、ユーザ毎に個別に存在する１０ｍｓ周期のパルス信号、または２チャネル（channel；略称：ＣＨ）分存在するＳＣＣＰＣＨの１ＣＨ目および２ＣＨ目の少なくともいずれか一方に同期したパルス信号をトリガとして起動する。

　図３に示す「ＩＰ部」は、図２に示す第２の３Ｇ回路部８２の３Ｇ用ＩＰ部５８のことである。第２の３Ｇ回路部８２の３Ｇ用ＩＰ部５８は、第２の３Ｇ回路部８２の内部でのＩＰ処理に関する機能部位であり、ＩＰヘッダのフレーム解析などを行う。

　図３に示す「ＩＰ部Ｉ／Ｆ用ＦＩＦＯ」は、図２に示す第２の３Ｇ回路部８２の内部で、ＩＰ部からＦＰ部へデータを受け渡すときの中継を行うＦＩＦＯ（First-In First-Out）回路のことである。ＩＰ部Ｉ／Ｆ用ＦＩＦＯは、図２では記載を省略しているが、第２の３Ｇ回路部８２の内部に設けられる。

　図３に示す「第２の３Ｇ回路接続外部ＲＡＭ」は、図２に示す第２の３Ｇ回路部８２に接続された外部ＲＡＭである。図３では、理解を容易にするために、第２の３Ｇ回路接続外部ＲＡＭを、第２の３Ｇ回路部８２に含まれるように記載しているが、実際には、第２の３Ｇ回路接続外部ＲＡＭは、第２の３Ｇ回路部８２の外部に設けられる。第２の３Ｇ回路接続外部ＲＡＭは、たとえばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）またはＤＤＲ－ＲＡＭ（Double Data Rate-Random Access Memory）によって実現される。

　図３に示す「内蔵プロセッサ」は、第１の３Ｇ回路部８１の内部に設けられたプロセッサである。また「内蔵プロセッサレジスタ」は、内蔵プロセッサにアクセスするためのパラメータの設定およびパラメータの取得などを行うレジスタである。内蔵プロセッサおよび内蔵プロセッサレジスタは、図２では記載を省略しているが、第１の３Ｇ回路部８１の内部に設けられる。

　図３に示す下りＬＧ処理は、以下のようにして実行される。ステップＳ１１において、第２の３Ｇ回路部８２の３Ｇ用ＩＰ部５８は、ＩＰ処理を行う。ＩＰ処理は、ＩＰヘッダなどの情報を解析して、ヘッダを除去し、内容、具体的にはＦＰデータを取出して、取出したＦＰデータを、ＩＰ部Ｉ／Ｆ用ＦＩＦＯを経由して、ＦＰ部５６へ与える処理である。

　次に、ステップＳ１２において、ＩＰ部Ｉ／Ｆ用ＦＩＦＯは、ポインタキューの格納処理を行う。ポインタキューの格納処理は、ＩＰ部５８において処理された後のデータをキューとしてＦＩＦＯに積み上げる処理である。ＩＰ部Ｉ／Ｆ用ＦＩＦＯは、たとえば１００Ｍｂｐｓのフルレートで、３Ｇ用ＩＰ部５８とＦＰ部５６とに接続されるようになっている。

　次に、ステップＳ１３において、第２の３Ｇ回路部８２のＦＰ部５６は、セグメントの分割処理を行う。セグメントの分割処理は、ＦＰデータを、ＨＳＤＰＡ、レガシー、コントロールフレーム（Control Frame）の種別に分割する処理である。セグメントの分割処理は、具体的には、後述する図９に示すように、ＦＰデータを、チャネル（channel）毎、ユーザ（user）毎に分ける処理である。図９では、「セグメント番号」、「チャネル種別」、「ユーザ名」、「サービス種別」、「使用領域（byte）」を示している。

　次に、ステップＳ１４において、第２の３Ｇ回路部８２のＦＰ部５６は、第２の３Ｇ回路接続外部ＲＡＭに、ＦＰデータにセグメント数およびＩＰ揺らぎ分を積算した分のＦＰデータを格納する。

　次に、第２の３Ｇ回路部８２のＦＰ部５６は、ステップＳ１５において、ＦＰヘッダ解析処理を行う。ＦＰヘッダ解析処理は、前述の参考文献４，５に記載のＦＰのヘッダ部分のＣＲＣ（以下「ＦＰヘッダＣＲＣ」という場合がある）が正しいか否か、および転送フォーマットインジケータ（Transport Format Indicator；略称：ＴＦＩ）はいくつかなどの解析を行う処理である。

　次に、ステップＳ１６において、第２の３Ｇ回路部８２のＦＰ部５６は、第１の３Ｇ回路部８１の内蔵プロセッサレジスタに、ＦＰヘッダ情報数にセグメント数およびＩＰ揺らぎ分を積算した分のＦＰヘッダ解析処理結果を格納する。

　次に、ステップＳ１７において、第１の３Ｇ回路部８１の内蔵プロセッサは、ＦＰヘッダ情報管理処理を行う。ＦＰヘッダ情報管理処理は、内蔵プロセッサレジスタに格納されたＦＰヘッダ解析処理結果、たとえばＦＰヘッダＣＲＣが正しいか否かなどの情報に基づいて、ＦＰデータを破棄するか否かなどの判断を行う処理である。

　第１の３Ｇ回路部８１の内蔵プロセッサは、ステップＳ１７のＦＰヘッダ情報管理処理に続いて、ステップＳ１８において、先頭アドレス通知処理を行う。先頭アドレス通知処理は、第２の３Ｇ回路部８２のＦＰ部５６のＦＰペイロード処理部が次に処理するＦＰデータを第２の３Ｇ回路接続外部ＲＡＭから取得するときの先頭アドレス情報を求め、求めた先頭アドレス情報を、内蔵プロセッサレジスタを経由して、第２の３Ｇ回路部８２のＦＰ部５６へ通知する処理である。

　次に、ステップＳ１９において、第１の３Ｇ回路部８１の内蔵プロセッサは、第１の３Ｇ回路部８１の内蔵プロセッサレジスタに、ユーザ数分の先頭アドレス情報を格納する。

　次に、ステップＳ２０において、第２の３Ｇ回路部８２のＦＰ部５６は、ＦＰペイロード処理を行う。ＦＰペイロード処理は、ＦＰデータのペイロード部分のＣＲＣが正しいか否かなどの解析を行い、ＣＲＣ以外のデータを第１の３Ｇ回路部８１のＣＨＣ＿ＬＧ部へ与える処理である。

　ＦＰ部５６は、内蔵プロセッサレジスタからステップＳ１９で格納された先頭アドレス情報を取得し、取得した先頭アドレス情報に基づいて、第２の３Ｇ回路部接続外部ＲＡＭからＦＰデータを取得し、取得したＦＰデータに対してＦＰペイロード処理を行う。

　次に、ステップＳ２１において、第１の３Ｇ回路部８１の主回路は、第２の３Ｇ回路部８２のＦＰ部５６から与えられたＣＲＣ以外のデータを、ＣＨＣ＿ＬＧ処理の対象として、ＣＨＣ＿ＬＧ処理部に設定する。

　図３に示す下りＬＧ処理には含まれないが、このようにしてＣＲＣ以外のデータが設定されると、第１の３Ｇ回路部８１のＣＨＣ＿ＬＧ処理部は、設定されたＣＲＣ以外のデータに対して、ＣＨＣ＿ＬＧ処理を行う。ＣＨＣ＿ＬＧ処理は、トランスポートチャネルのチャネルコーディング処理である（参考文献９参照）。

　以上のように第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合、ＣＲＣ演算を伴うステップＳ１５のＦＰヘッダ解析およびステップＳ２０のＦＰペイロード処理を第２の３Ｇ回路部８２で行い、第２の３Ｇ回路接続外部ＲＡＭにＦＰデータをＩＰ揺らぎ分も含めて格納するように機能分担が行われる。したがって、データの処理が安定し、ＣＰＵ８３の処理負荷が小さくて済む。

　しかし、外部ＲＡＭのアクセス制御部、具体的には、書込みおよび読取りを制御するアービタを、第２の３Ｇ回路部８２に搭載しなければならないので、第２の３Ｇ回路部８２を構成する回路の規模が増大し、基地局装置２の小型化および低消費電力化を図ることができない。

　図４は、ＣＰＵ８３に外部ＲＡＭを接続した場合におけるＷ－ＣＤＭＡ方式のＦＰ処理における下りレガシー処理の動作手順を示すシーケンス図である。以下では、ＣＰＵ８３に接続された外部ＲＡＭを、「ＣＰＵ接続外部ＲＡＭ」という場合がある。

　図４では、前述の図３と同様に、下りＬＧ処理として、前述の参考文献４，５に記載されるＨＳＤＰＡおよびＥＵＬ以外のＦＰデータ処理の動作手順を示している。図４では、前述の図３と同様に、ＦＰデータ処理のうち、コントロールフレーム（Control Frame）の処理については記載を省略している。図４に示す処理において、図３に示す処理と同一の部分については、共通する説明を省略する。

　図４において、ステップＳ３１のＩＰ処理から、ステップＳ３２のセグメントの分割、ステップＳ３３のＦＰデータのＣＰＵ接続外部ＲＡＭへの格納までの処理は、予め定める第４処理時間ｔ４以内に行われる。第４処理時間ｔ４は、可及的に短い方が好ましく、ステップＳ３１～ステップＳ３３の処理は、それぞれ、即時に、換言すれば、可及的速やかに行われる。第４処理時間ｔ４は、たとえば１ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図４において、ステップＳ３４のＦＰヘッダ設定、ステップＳ３５のＦＰヘッダ情報の内蔵ＲＡＭへの格納、ステップＳ３６のＦＰヘッダ解析、ステップＳ３７のＦＰヘッダ情報の内蔵プロセッサレジスタへの格納、ステップＳ３８のＦＰヘッダ情報管理処理までの処理は、予め定める第５処理時間ｔ５以内に行われる。第５処理時間ｔ５は、たとえば１０ｍｓである。

　図４において、ステップＳ３９の外部ＲＡＭ格納ＦＰ処理の先頭アドレスの抽出処理、ステップＳ４０のユーザ数分のアドレス情報の内蔵プロセッサレジスタへの格納、ステップＳ４１のＦＰ処理アドレス通知、ステップＳ４２のユーザ数分のアドレス情報の内蔵ＲＡＭへの格納、ステップＳ４３のＦＰアドレス取得、ステップＳ４４のＦＰペイロード設定、ステップＳ４５のＦＰデータの内蔵ＲＡＭへの格納、ステップＳ４６のＦＰペイロード処理、ステップＳ４７のＣＨＣ＿ＬＧ処理部への設定処理までの処理は、予め定める第６処理時間ｔ６以内に行われる。第６処理時間ｔ６は、たとえば１０ｍｓである。

　第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６において、ステップＳ４８の処理およびステップＳ４６のＦＰペイロード処理は、それぞれ、ユーザ毎に個別に存在する１０ｍｓ周期ｄ１，ｄ２のパルス信号、または２ＣＨ分存在するＳＣＣＰＣＨの１ＣＨ目および２ＣＨ目の少なくともいずれか一方に同期したパルス信号をトリガとして起動する。ステップＳ４８の処理は、ステップＳ３６のＦＰヘッダ解析処理およびステップＳ４１のＦＰ処理アドレス通知処理を含む。

　第２の３Ｇ回路部８２からＣＰＵ８３へは、たとえば２ｍｓ周期で割込み信号が与えられる。ＣＰＵ８３は、第２の３Ｇ回路部８２から与えられる割込み信号をトリガとして、第２の３Ｇ回路部８２に対してアクセスを行う。

　本実施の形態では、基地局装置２は、第２の３Ｇ回路部８２からＣＰＵ８３へ割込み信号が与えられるように構成されているが、第１の３Ｇ回路部８１からＣＰＵ８３へ割込み信号が与えられるように構成されてもよい。この場合、ＣＰＵ８３は、第１の３Ｇ回路部８２から与えられる割込み信号をトリガとして、第２の３Ｇ回路部８２に対してアクセスを行う。

　図４に示す「ＣＰＵ」は、図２に示すＣＰＵ８３のことである。図４に示す「ＣＰＵ接続外部ＲＡＭ」は、図２に示すＣＰＵ８３に接続された外部ＲＡＭである。ＣＰＵ接続外部ＲＡＭは、たとえばＳＤＲＡＭまたはＤＤＲ－ＲＡＭなどによって実現される。図４に示す「内蔵ＲＡＭ」は、第２の３Ｇ回路部８２に内蔵されたＲＡＭである。

　図４に示す下りＬＧ処理は、以下のようにして実行される。ステップＳ３１において、ＣＰＵ８３は、ＩＰ処理を行う。ここでは、ＣＰＵ８３は、ＩＰ処理として、ＩＰヘッダなどの情報を解析して、ヘッダを除去し、内容、具体的にはＦＰデータを取出すまでの処理を行う。

　次に、ステップＳ３２において、ＣＰＵ８３は、ステップＳ３１で取出したＦＰデータについて、セグメントの分割処理を行う。セグメントの分割処理の具体的な内容は、図３のステップＳ１３の処理と同様である。次に、ステップＳ３３において、ＣＰＵ８３は、ＣＰＵ接続外部ＲＡＭに、ＦＰデータにセグメント数およびＩＰ揺らぎ分を積算した分のＦＰデータを格納する。

　次に、ＣＰＵ８３は、ステップＳ３４において、ＦＰヘッダ設定処理を行う。ＦＰヘッダ設定処理は、ステップＳ３３で格納したＦＰデータをＣＰＵ接続外部ＲＡＭから取出し、取出したＦＰデータのＦＰヘッダを、処理対象として、第２の３Ｇ回路部８２、具体的には第２の３Ｇ回路部８２の内蔵ＲＡＭに設定する処理である。

　次に、ステップＳ３５において、第２の３Ｇ回路部８２は、ステップＳ３４で処理対象として内蔵ＲＡＭに設定された、ＦＰヘッダにセグメント数およびＩＰ揺らぎ分を積算した分のＦＰヘッダを、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６に与える。

　次に、ステップＳ３６において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ＦＰヘッダ解析処理を行う。ＦＰヘッダ解析処理は、図３のステップＳ１５の処理と同様である。

　次に、ステップＳ３７において、第２の３Ｇ回路部８２の主回路は、第１の３Ｇ回路部８１の内蔵プロセッサレジスタに、ＦＰヘッダ情報数にセグメント数およびＩＰ揺らぎ分を積算した分のＦＰヘッダ解析処理結果を格納する。

　次に、ステップＳ３８において、第１の３Ｇ回路部８１の内蔵プロセッサは、ＦＰヘッダ情報管理処理を行う。ＦＰヘッダ情報管理処理は、図３のステップＳ１７の処理と同様である。

　第１の３Ｇ回路部８１の内蔵プロセッサは、ステップＳ３８のＦＰヘッダ情報管理処理に続いて、ステップＳ３９において、先頭アドレス通知処理を行う。先頭アドレス通知処理は、図３のステップＳ１８の処理と同様である。

　次に、ステップＳ４０において、第１の３Ｇ回路部８１の内蔵プロセッサは、第１の３Ｇ回路部８１の内蔵プロセッサレジスタに、ユーザ数分の先頭アドレス情報を格納する。この先頭アドレス情報を、以下では「ＦＰ処理アドレス」という場合がある。

　次に、ステップＳ４１において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ステップＳ４０で格納されたユーザ数分のＦＰ処理アドレスを、第１の３Ｇ回路部８１の内蔵プロセッサレジスタから取得する。

　次に、ステップＳ４２において、第２の３Ｇ回路部８２の主回路は、ステップＳ４１で取得したユーザ数分のＦＰ処理アドレスを、第２の３Ｇ回路部８２の内蔵ＲＡＭに格納する。

　次に、ステップＳ４３において、ＣＰＵ８３は、ステップＳ４３で格納されたＦＰ処理アドレスを、第２の３Ｇ回路部８２の内蔵ＲＡＭから取得する。このように第２の３Ｇ回路部８２の主回路は、第２の３Ｇ回路部８２の内蔵ＲＡＭを介して、ＦＰ処理アドレスをＣＰＵ８３に通知する。

　ＣＰＵ８３は、ステップＳ４３の処理に続いて、ステップＳ４４において、ＦＰペイロード設定処理を行う。ＦＰペイロード設定処理は、ＦＰヘッダ解析結果に基づいて、ＣＰＵ接続外部ＲＡＭの所定の格納アドレスからＦＰペイロードを取出して、ＦＰペイロード処理の対象として、第２の３Ｇ回路部８２に設定する処理である。具体的には、ＣＰＵ８３は、ＣＰＵ接続外部ＲＡＭから取出したＦＰデータにユーザ数分を積算した分のＦＰペイロードを、第２の３Ｇ回路部８２の内蔵ＲＡＭに格納する。

　ＣＰＵ８３は、割込み信号が与えられる周期毎に、たとえば２ｍｓ毎に、フラグを確認し、フラグがアクティブ（active）であれば、ステップＳ４３のＦＰ処理アドレス取得から、ステップＳ４４のＦＰペイロード設定処理までの動作を行う。

　ステップＳ４５において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ステップＳ４４で格納されたＦＰデータにユーザ数分を積算した分のＦＰペイロードを、第２の３Ｇ回路部８２の内蔵ＲＡＭから取得する。

　次に、ステップＳ４６において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ステップＳ４５で取得したＦＰペイロードに対して、ＦＰペイロード処理を行う。ＦＰペイロード処理は、図３のステップＳ２０の処理と同様である。

　次に、ステップＳ４７において、第１の３Ｇ回路部８１の主回路は、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６から与えられたＣＲＣ以外のデータを、ＣＨＣ＿ＬＧ処理の対象として、ＣＨＣ＿ＬＧ処理部に設定する。

　以上に述べた図４に示すシーケンスにおいて、前述の図３に示すシーケンスと異なる点は、ＩＰ揺らぎを加味した基地局上位装置からのデータをタイミング吸収のために一旦格納するときに必要な大容量の外部ＲＡＭを、第２の３Ｇ回路部８２ではなく、ＣＰＵ８３に接続しているところである。これによって、第２の３Ｇ回路部８２は、ＦＰデータを処理するのに必要な量のデータのみを、ＣＰＵ８３から受取り、処理することができるようになる。

　具体的に述べると、ＣＰＵ８３は、ある送信時間間隔（Transmission Time Interval；略称：ＴＴＩ、参考文献９参照）以内に処理したいＦＰデータのみを第２の３Ｇ回路部８２に渡し、第２の３Ｇ回路部８２は、ＣＰＵ８３から渡された分のデータのみをＦＰペイロード処理する。したがって、第２の３Ｇ回路部８２は、外部ＲＡＭにどれだけデータが格納されているのかを意識する必要がなくなる。

　ステップＳ３６のＦＰヘッダ解析処理に関しては、ＦＰヘッダはデータ量が比較的小さく、１つのＦＰデータ当り、多くても５バイト（byte）程度であるので、第２の３Ｇ回路部８２に外部ＲＡＭを接続することなく、内蔵ＲＡＭに格納するように構成しても、第２の３Ｇ回路部８２の回路規模の増大には影響がない。したがって、ＣＰＵ８３は、ステップＳ３４において、ＩＰ揺らぎ分を含めて、ＦＰヘッダを第２の３Ｇ回路部８２に設定する。

　これによって、ＦＰヘッダの情報管理を第１の３Ｇ回路部８１の内蔵プロセッサで実行することができるので、次に処理したいＦＰデータ、具体的にはＰＦペイロードの情報を、予めＣＰＵ８３に渡すことができる。したがって、図４に示す動作処理の処理速度は、図３に示す動作処理の処理速度に比べて、ＣＰＵ８３へのアクセスに要する時間分、具体的には２ｍｓ分程度遅延するだけで済む。

　またＣＰＵ８３への影響は、その分の処理負荷の増大だけであり、その増大分も小さい。このように本実施の形態では、ＣＰＵ８３に対して過大な処理負荷の増大を招くことなく、第２の３Ｇ回路部８２の回路規模の増大を抑えることができる。

　以上のように本実施の形態によれば、外部記憶手段である外部ＲＡＭとのアクセスは、ＣＰＵ８３によって行われる。ＣＰＵ８３は、ソフトウェアプログラムによってデータ授受手段として機能する。換言すれば、データ授受手段は、ソフトウェアプログラムによって実現される。

　このように外部記憶手段である外部ＲＡＭとのアクセスは、ソフトウェアプログラムによって実現されるデータ授受手段であるＣＰＵ８３によって行われるので、通信処理手段である第２の３Ｇ回路部８２は、外部ＲＡＭにアクセスする必要がない。

　これによって、第２の３Ｇ回路部８２を実現する回路の規模を削減し、消費電力を小さく抑えることができる。したがって、可及的に小さい消費電力で、通信端末装置と無線通信可能な基地局装置２を実現することができる。また基地局装置２の小型化を容易に実現することができる。

　第２の３Ｇ回路部８２で行われる通信処理は、たとえばＦＰ処理、ＦＰペイロード処理および後述するＦＰフレーム化処理である。これらの処理において、ＣＰＵ８３によって外部ＲＡＭとのアクセスを行わせることによって、前述の第２の３Ｇ回路部８２を実現する回路の規模を削減し、消費電力を小さく抑えることができるという効果が特に発揮される。

　また本実施の形態の基地局装置２は、ＬＴＥ方式および３Ｇ方式の両方の方式で通信端末装置と無線通信可能である。このような基地局装置２において、通信処理手段であるＬＴＥ側機能部位および３Ｇ側機能部位で取扱うデータを記憶する外部ＲＡＭとのアクセスを、ソフトウェアプログラムによってデータ授受手段として機能するＣＰＵ８３によって行わせることによって、前述の効果が特に発揮される。これによって、可及的に小さい消費電力で、複数の通信方式に対応可能な基地局装置２を実現することができる。

　図５は、第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合におけるＷ－ＣＤＭＡ方式のＦＰ処理におけるＨＳＤＰＡ処理の動作手順を示すシーケンス図である。図５では、前述の参考文献４，５に記載のＨＳＤＰＡのＦＰデータ処理の動作手順を示している。図５では、前述の図３および図４と同様に、ＦＰデータ処理のうち、コントロールフレーム（Control Frame）の処理については記載を省略している。図５に示す処理において、図３に示す処理と同一の部分については、共通する説明を省略する。

　図５において、ステップＳ１１のＩＰ処理から、ステップＳ１２のポインタキューの格納、ステップＳ１３のセグメントの分割、ステップＳ１４のＦＰデータの第２の３Ｇ回路接続外部ＲＡＭへの格納までの処理は、予め定める第１１処理時間ｔ１１以内に行われる。第１１処理時間ｔ１１は、たとえば２ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図５において、ステップＳ５１のＦＰ処理、ステップＳ５２のユーザ数にＭＡＣ－ｄフロー（ｆｌｏｗ）数分を積算した分のＦＰ処理結果の第２の３Ｇ回路接続外部ＲＡＭへの格納までの処理は、予め定める第１２処理時間ｔ１２以内に行われる。第１２処理時間ｔ１２は、２ｍｓ×ユーザ数分、たとえば２ｍｓ×４である。

　図５において、ステップＳ５３のＭＡＣ－ｈｓ　ＰＤＵの生成処理、ステップＳ５４のＣＨＣ＿ＨＳ部（参考文献９参照）への設定までの処理は、予め定める第１３処理時間ｔ１３以内に行われる。第１３処理時間ｔ１３は、たとえば２ｍｓである。

　図５に示すＨＳＤＰＡ処理は、以下のようにして実行される。前述の図３に示す場合と同様にしてステップＳ１１～ステップＳ１４の処理を終了した後、ステップＳ５１において、第２の３Ｇ回路部８２のＦＰ部５６は、ＦＰ処理、具体的にはＦＰヘッダ解析処理およびＦＰペイロード処理を行う。ＦＰヘッダ解析処理は、前述の図３に示すステップＳ１５のＦＰヘッダ解析処理と同様である。ＦＰペイロード処理は、前述の図３に示すステップＳ２０のＦＰペイロード処理と同様である。

　次に、ステップＳ５２において、ＦＰ部５６は、第２の３Ｇ回路接続外部ＲＡＭに、ユーザ数にＭＡＣ－ｄフロー（ｆｌｏｗ）数分を積算した分のＦＰ処理結果、具体的にはＦＰヘッダ解析処理結果およびＦＰペイロード処理結果を格納する。ここで、ＭＡＣ－ｄフロー（ｆｌｏｗ）とは、トランスポートチャネルである高速下り共有チャネル（High-Speed Downlink Shared Channel ；略称：ＨＳ－ＤＳＣＨ）のＦＰを用いて、ＲＮＣから基地局装置２へユーザデータを送信制御する単位である。

　ＦＰ部５６は、ステップＳ５１のＦＰ処理に続いて、ステップＳ５３において、ＭＡＣ－ｈｓ　ＰＤＵの生成処理を行う。ＭＡＣ－ｈｓ　ＰＤＵ生成処理は、ＦＰ部５６が、ＩＰ部５８から与えられたＭＡＣ－ｄ　ＰＤＵ（たとえば、参考文献５参照）を、スケジューラに相当する図２のＭＡＣ－ｈｓ部５４からの下り伝送速度の指示に従って、ＭＡＣ－ｈｓ　ＰＤＵ（たとえば、参考文献９参照）に組替える処理である。

　ここで、ＭＡＣ－ｈｓ　ＰＤＵとは、ＭＡＣレイヤでのプロトコルデータ単位（Protocol Data Unit；略称：ＰＤＵ）であるＭＡＣ－ＰＤＵのうち、ＨＳＤＰＡ方式に関係する部分のＰＤＵである。また、ＭＡＣ－ｄ　ＰＤＵとは、ＭＡＣ－ＰＤＵのうち、データ伝送用の個別チャネル（Dedicated Channel；略称：ＤＣＨ）用のＰＤＵである。ＭＡＣ－ｈｓ　ＰＤＵは、複数のＭＡＣ－ｄ　ＰＤＵを含む構成になっている。

　次に、ステップＳ５４において、第２の３Ｇ回路部８２のＦＰ部５６は、ステップＳ５３で生成したＭＡＣ－ｈｓ　ＰＤＵを、ＣＨＣ＿ＨＳ処理の対象として、第１の３Ｇ回路部８１の主回路、具体的にはＣＨＣ＿ＨＳ処理部に設定する。

　図５に示すＨＳＤＰＡ処理には含まれないが、このようにしてＭＡＣ－ｈｓ　ＰＤＵが設定されると、第１の３Ｇ回路部８１のＣＨＣ＿ＨＳ処理部は、設定されたＭＡＣ－ｈｓ　ＰＤＵに対して、ＣＨＣ＿ＨＳ処理を行う。ＣＨＣ＿ＨＳ処理は、ＨＳＤＰＡデータのチャネルコーディングを行う処理である（たとえば、参考文献９参照）。

　図６は、ＣＰＵ８３に外部ＲＡＭを接続した場合におけるＷ－ＣＤＭＡ方式のＦＰ処理におけるＨＳＤＰＡ処理の動作手順を示すシーケンス図である。図６では、前述の図５と同様に、前述の参考文献４，５に記載のＨＳＤＰＡのＦＰデータ処理の動作手順を示している。図６では、前述の図４と同様に、コントロールフレーム（Control Frame）の処理を除いている。図６に示す処理において、前述の図４および図５に示す処理と同一の部分については、共通する説明を省略する。

　図６において、ステップＳ３１のＩＰ処理から、ステップＳ３２のセグメントの分割、ステップＳ３３のＦＰデータのＣＰＵ接続外部ＲＡＭへの格納までの処理は、予め定める第１４処理時間ｔ１４以内に行われる。第１４処理時間ｔ１４は、たとえば２ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図６において、ステップＳ６１のＦＰ設定、ステップＳ６２、ステップＳ６３のＦＰ処理、ステップＳ６４、ステップＳ６５のＭＡＣ－ｄ　ＰＤＵ取得、ステップＳ６６のＰＤＵのＣＰＵ接続外部ＲＡＭへの格納までの処理は、予め定める第１５処理時間ｔ１５以内に行われる。第１５処理時間ｔ１５は、たとえば２ｍｓ×４である。

　図６において、ステップＳ６７のＭＡＣ－ｄ　ＰＤＵ設定、ステップＳ６８のＭＡＣ－ｈｓ　ＰＤＵの内部ＲＡＭへの格納、ステップＳ６９のＭＡＣ－ｈｓ　ＰＤＵの生成処理、ステップＳ７０のＣＨＣ＿ＨＳ部（参考文献９参照）への設定までの処理は、予め定める第１６処理時間ｔ１６以内に行われる。第１６処理時間ｔ１６は、たとえば２ｍｓである。

　図６のＨＳＰＤＡ処理は、以下のようにして実行される。前述の図４に示す場合と同様にしてステップＳ３１～ステップＳ３３の処理を終了した後、ステップＳ６１において、ＣＰＵ８３は、ステップＳ３３でＣＰＵ接続外部ＲＡＭに格納されたＦＰデータを取得し、ＦＰ処理の対象として、第２の３Ｇ回路部８２の内蔵ＲＡＭに設定する。

　次に、ステップＳ６２において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ステップＳ６１で第２の３Ｇ回路部８２の内蔵ＲＡＭに格納されたＦＰデータを、最大１４．４Ｍｂｐｓの速度で読出す。

　次に、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ＦＰ処理、具体的にはＦＰヘッダ解析処理およびＦＰペイロード処理を行う。ＦＰヘッダ解析処理は、前述の図３に示すステップＳ１５のＦＰヘッダ解析処理と同様であり、ＦＰペイロード処理は、前述の図３に示すステップＳ２０のＦＰペイロード処理と同様である。

　次に、ステップＳ６４において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、第２の３Ｇ回路部８２の内蔵ＲＡＭに、最大１４．４Ｍｂｐｓの速度で、ＦＰヘッダ処理結果およびＦＰペイロード処理結果を格納する。

　次に、ステップＳ６５において、ＣＰＵ８３は、第２の３Ｇ回路部８２の内蔵ＲＡＭから、ＭＡＣ－ｄ　ＰＤＵを取得する。次に、ステップＳ６６において、ＣＰＵ８３は、ＣＰＵ接続外部ＲＡＭに、ユーザ数にＭＡＣ－ｄフロー（ｆｌｏｗ）数分を積算した分のＭＡＣ－ｄ　ＰＤＵを格納する。

　ＣＰＵ８３は、ステップＳ６５の処理に続いて、ステップＳ６７において、ＭＡＣ－ｄ　ＰＤＵ設定処理を行う。具体的には、ステップＳ６７において、ＣＰＵ８３は、スケジューラからの指示に基づいて、ＭＡＣ－ｈｓ　ＰＤＵとして必要な分だけ、ＭＡＣ－ｄ　ＰＤＵをＣＰＵ接続外部ＲＡＭから取出し、第２の３Ｇ回路部８２の内蔵ＲＡＭに設定する。

　次に、ステップＳ６８において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ステップＳ６７で内蔵ＲＡＭに設定されたＭＡＣ－ｈｓ　ＰＤＵとして必要な分のＭＡＣ－ｄ　ＰＤＵを取出す。

　次に、ステップＳ６９において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ステップＳ６８で取出したＭＡＣ－ｈｓ　ＰＤＵとして必要な分のＭＡＣ－ｄ　ＰＤＵを、チャネルコーディングに必要なフォーマット（参考文献９参照）に組立てることによって、ＭＡＣ－ｈｓ　ＰＤＵを生成する。

　次に、ステップＳ７０において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ステップＳ６９で生成したＭＡＣ－ｈｓ　ＰＤＵを、ＣＨＣ＿ＨＳ処理の対象として、第１の３Ｇ回路部８１の主回路、具体的にはＣＨＣ＿ＨＳ処理部に設定する。

　図６に示すＨＳＤＰＡ処理には含まれないが、このようにしてＭＡＣ－ｈｓ　ＰＤＵが設定されると、第１の３Ｇ回路部８１の主回路、具体的にはＣＨＣ＿ＨＳ処理部は、設定されたＭＡＣ－ｈｓ　ＰＤＵに対して、ＣＨＣ＿ＨＳ処理を行う。ＣＨＣ＿ＨＳ処理は、前述のように、ＨＳＤＰＡデータのチャネルコーディング（たとえば、参考文献９参照）を行う処理である。

　図５および図６に示す処理では、図３に示す処理と同様に、ＣＰＵ８３が、ＦＰ処理として、必要な分だけのデータを第２の３Ｇ回路部８２に対して設定する。第２の３Ｇ回路部８２は、ＣＰＵ８３から設定された分だけのＦＰ処理を行う。また、一度ＦＰ処理を行った後のＭＡＣ－ｄ　ＰＤＵは、再びＣＰＵ８３に与えられる。

　ＣＰＵ８３は、ＭＡＣ－ｄ　ＰＤＵを取得した後、一旦ＣＰＵ接続外部ＲＡＭに格納する。その後、ＣＰＵ８３は、スケジューラからの指示に基づいて、ＭＡＣ－ｈｓ　ＰＤＵとして必要な分だけ、ＭＡＣ－ｄ　ＰＤＵをＣＰＵ接続外部ＲＡＭから取出し、第２の３Ｇ回路部８２の内蔵ＲＡＭに設定する。

　第２の３Ｇ回路部８２は、内蔵ＲＡＭに設定されたＭＡＣ－ｈｓ　ＰＤＵとして必要な分のＭＡＣ－ｄ　ＰＤＵを取出し、チャネルコーディングに必要なフォーマット（参考文献９参照）に組立ててＭＡＣ－ｈｓ　ＰＤＵを生成し、生成したＭＡＣ－ｈｓ　ＰＤＵをＣＨＣ＿ＨＳ処理部へ与える。

　ＦＰ処理は、２ｍｓ毎に起動する。第２の３Ｇ回路部８２からＣＰＵ８３へ与えられる割込み信号は、２ｍｓ周期である。この割り込み信号は、図３に示すＬＧ処理その他と共通のものが用いられる。これによって、ＣＰＵ８３への割込みが減るので、ＣＰＵ８３の処理負荷を小さく抑えることができる。

　本実施の形態では、第２の３Ｇ回路部８２からＣＰＵ８３へ割込み信号が与えられるように構成されているが、第１の３Ｇ回路部８１からＣＰＵ８３へ割込み信号が与えられるように構成されてもよい。

　また、図３および図４と同様に、図６に示す処理では、図５に示す処理と異なり、第２の３Ｇ回路部８２は、ＦＰデータを処理するために必要な量のデータのみを、ＣＰＵ８３から受取り、処理することができるようになる。具体的には、ＣＰＵ８３は、あるＴＴＩ以内に処理したいＦＰデータのみを第２の３Ｇ回路部８２に与え、第２の３Ｇ回路部８２は、ＣＰＵ８３から与えられた分のデータのみをＦＰ処理する。これによって、第２の３Ｇ回路部８２は、外部ＲＡＭにどれだけデータが格納されているのかを意識する必要がなくなる。

　図３～図６における機能分担をまとめると、以下の通りとなる。図３～図６において、下りのＦＰ処理としては、ＦＰヘッダ解析処理と、ＦＰペイロード処理とがある。ＦＰヘッダ解析処理は、基地局上位装置から与えられたＦＰヘッダを解析し、コントロールフレーム（Control Frame）であるか否か、データフレーム（Data Frame）であるか否か、およびデータ長などを抽出して、ＦＰペイロード処理を行うための情報を格納する処理である。

　図３～図６において、下りのＦＰペイロード処理は、ＣＲＣを解析し、トランスポートブロック（Transport Block）を取出し、チャネルコーディング処理に渡す。

　図３～図６では、ＦＰヘッダ解析処理およびＦＰペイロード処理は、いずれもハードウェア回路で実現する。そして、外部ＲＡＭからＦＰデータを取出し、ＦＰヘッダをハードウェア回路に設定する処理と、ＦＰヘッダ解析結果に基づいて、外部ＲＡＭからＦＰペイロードを所定の外部ＲＡＭ格納アドレスから取出してハードウェア回路に設定する処理とは、ソフトウェアプログラムによって実現される。

　ハードウェア回路からは、ソフトウェアプログラムに対して、ＨＳＤＰＡのサブフレーム単位の時間である２ｍｓの周期の割込み信号を入力し、ソフトウェアプログラムは、２ｍｓ周期の割込み信号を受けた場合にのみ、２ｍｓ以内に、前記設定処理を行う。

　このような処理にすることによって、ソフトウェア処理は、複雑さがなく単純なものを実現することができるので、それほどＣＰＵコアは高速な処理を必要としない。ハードウェア回路は、ソフトウェア処理が外部ＲＡＭアクセスを実行することで、ハードウェア回路自身が外部ＲＡＭアクセスを行う必要がない。したがって、アクセスの競合を制御する調停機能であるアービタも不要となるので、回路規模を小さくすることができる。また消費電力を小さく抑えるためには、上記機能分担が最適であるということができる。

　上りＦＰ処理に関しては、デマルチプレックス（demultiplex；略称：ＤＥＭＵＸ）によって復号化後のトランスポートブロックをＦＰデータに組立てる処理、ペイロードＣＲＣ計算、ＱＥ（Quality Estimate）計算、ヘッダ計算をハードウェア回路によって行う。ソフトウェアは、ほとんど処理を負担することなく、ＦＰデータをハードウェア回路から取出して外部ＲＡＭに設定するだけでよい。ソフトウェアは、複雑な処理を必要とせず、簡素な処理となり、ハードウェア回路は単純なＣＲＣ計算をするだけでよい。これによって、ハードウェア回路には外部ＲＡＭへのアクセスが不要となり、アクセス競合が起こらないように制御するアービタが不要となるので、回路規模の小型化を実現することができる。

　図７は、ＦＰ処理をＣＰＵ８３で処理する場合の動作手順を示すシーケンス図である。図７に示す処理において、図６に示す処理と同一の部分については、共通する説明を省略する。

　図７において、ステップＳ３１のＩＰ処理から、ステップＳ３２のセグメントの分割、ステップＳ３３のＦＰデータのＣＰＵ接続外部ＲＡＭへの格納までの処理は、予め定める第２１処理時間ｔ２１以内に行われる。第２１処理時間ｔ２１は、たとえば２ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図７において、ステップＳ７１のＦＰ処理、ステップＳ７２のＭＡＣ－ｄ　ＰＤＵの取得、ステップＳ６６のＦＰ処理結果のＣＰＵ接続外部ＲＡＭへの格納までの処理は、予め定める第２２処理時間ｔ２２以内に行われる。第２２処理時間ｔ２２は、２ｍｓ×ユーザ数分、たとえば２ｍｓ×４である。

　図７において、ステップＳ６７のＭＡＣ－ｄ　ＰＤＵ設定、ステップＳ６８のＭＡＣ－ｈｓ　ＰＤＵの内蔵ＲＡＭへの格納、ステップＳ６９のＭＡＣ－ｈｓ　ＰＤＵの生成処理、ステップＳ７０のＣＨＣ＿ＨＳ処理部（参考文献９参照）への設定までの処理は、予め定める第２３処理時間ｔ２３以内に行われる。第２３処理時間ｔ２３は、たとえば２ｍｓである。

　図７に示す処理は、以下のようにして実行される。前述の図３に示す場合と同様にしてステップＳ３１～ステップＳ３３の処理を終了した後、ステップＳ７１において、ＣＰＵ８３は、ＦＰ処理、具体的にはＦＰヘッダ解析処理およびＦＰペイロード処理を行う。

　ＣＰＵ８３は、ステップＳ７１のＦＰ処理に続いて、ステップＳ７２において、ＭＡＣ－ｄ　ＰＤＵを取得する。次に、ステップＳ６６において、ＣＰＵ８３は、ＣＰＵ接続外部ＲＡＭに、ユーザ数にＭＡＣ－ｄ　ｆｌｏｗ数分を積算した分のＭＡＣ－ｄ　ＰＤＵを格納する。その後は、図６と同様に、ステップＳ６７～ステップＳ７０の処理を行う。

　図７に示す処理によれば、ＦＰ処理をＣＰＵ８３で機能分担させることによって、ＣＰＵ８３から第２の３Ｇ回路部８２へのデータ書込みおよび読取りのアクセス時間が無くなる。これによって、ＣＰＵ８３の処理負荷を小さく抑えることができる。

　図８は、図３～図７に示す処理において、セグメントの分割処理を実行するセグメント分割部１０３の構成を示すブロック図である。

　イーサネット用基地局上位装置１００から到来したＩＰパケットは、図２に示すＣＰＵ８３内部のソフトウェアによって、あるいは、コプロセッサ（以下「パケットエンジン（Packet Engine）」という場合がある）１０１などによって、一旦、全てのデータがＣＰＵ８３に接続された外部ＲＡＭ１１０のメインメモリ１１１の３．５Ｇ用パケット記憶部１１２に、３．５Ｇ用パケットとして、そのまま格納される。その際、アクセスに、ダイレクトメモリアクセス（Direct Memory Access；略称：ＤＭＡ）機能が使用可能であれば、ＣＰＵ８３は、高速に外部ＲＡＭ１１０にアクセスすることができる。

　その後、データは、再びＣＰＵ８３によって取出され、ＩＰ処理部１０２において、ＩＰヘッダ解析などが行われる。そしてＩＰヘッダ解析などが行われたデータは、セグメント分割部１０３において、ユーザ毎、サービス種別毎などに振り分けた状態で、外部ＲＡＭ用Ｉ／Ｆ１０４を介して、再び外部ＲＡＭ１１０に格納される。データは、具体的には、外部ＲＡＭ１１０のＩＰ部出力記憶部１１３のセグメント記憶部１１４に記憶される。

　ＣＰＵ８３と第２の３Ｇ回路部８２との間の伝送は、高速伝送を要する場合には、第２の３Ｇ回路用Ｉ／Ｆとして、ＰＣＩ－ｅを用いてもよいし、要求伝送速度を満たすのであれば、消費電力の低いローカルバス（Local Bus）を用いて接続してもよい。

　第２の３Ｇ回路部８２からは、ＣＰＵ８３に対して、２ｍｓ毎の割り込み信号が入力され、ＣＰＵ８３から第２の３Ｇ回路部８２へは、周期的なアクセスを可能としている。第２の３Ｇ回路部８２と第１の３Ｇ回路部８１とのデータ伝送は、第２の３Ｇ回路部８２側にＸ２インタフェース（Ｉ／Ｆ）１０６、第１の３Ｇ回路部８１側にＸ１インタフェース（Ｉ／Ｆ）１０７をそれぞれ設けることによって、データの送受を可能としている。

　第１の３Ｇ回路部８１内にあるＣＨＣ－ＬＧ　ＴｒＣＨ　ＲＡＭ１０８は、レガシーの場合の処理について記載しているが、ＨＳＤＰＡにおいては、ＣＨＣ－ＨＳとなる。ＴｒＣＨとは、トランスポートチャネル（参考文献９参照）の略語である。

　図９は、ＦＰデータをセグメントに分割した状態を示す図である。ＦＰデータは、図９に示すように、ユーザ毎、サービス種別毎などに振り分けられ、外部ＲＡＭに格納される。外部ＲＡＭには、各セグメントの情報として、たとえば図９に示すように、「セグメント番号」、「チャンネル種別（channel）」、「ユーザ名（user#）」、「サービス種別」および「使用領域（byte）」が格納される。

　図１０は、ＩＰ処理のときに処理されるデータのフォーマットを示す図である。ＲＳＣ－ＩＤ（Remote System Control－IDentification）は、ＩＰパケットに付加された識別子である。

　図１１は、セグメント分割部から外部ＲＡＭへデータを格納するときのフォーマットを示す図である。フェムトアクセスポイント（Femto Access Point；略称：ＦＡＰ）は、ユーザ識別、サービス識別に用いられる識別子である。Ｎｏｄｅ　Ｂ特定フレーム番号（Node B specific Frame Number；略称：ＢＦＮ）は、基地局タイミングに同期したフレームカウンタ値である。ＢＦＮ＿Ｂは１２５μｓ単位、ＢＦＮ＿Ｆは１０ｍｓ単位で、それぞれカウントアップする。

　このようにして、ＣＰＵ８３とＣＰＵ８３に接続した外部ＲＡＭ１１０とを用いて、ＩＰ処理およびＦＰ処理を実現することができるので、ハードウェア回路において、外部ＲＡＭ１１０を持つことによるアクセス制御を行う必要がなくなる。したがって、第２の３Ｇ回路部８２の回路規模を小さくすることができるので、小型化および低消費電力化を実現することができる。

　図１２～図１５は、ＦＰ部５６の下りレガシー（Legacy；略称：ＬＧ）処理を実現する構成を示したものである。ＬＧとは、ＨＳＤＰＡおよびＥＵＬを除くチャネルのことである。図１２～図１５に示す処理は、前述の図３および図４、ならびに後述する図２４および図２５に示す処理の折返す前まで、すなわちステップＳ１７およびステップＳ３８のＦＰヘッダ情報管理処理まで、またはステップＳ１０３およびステップＳ１１３のコントロールフレーム処理までに相当する。図１２～図１５では、フェムトセルなどの小型基地局装置を想定して、ユーザ数は４に対応し、アタッチ（attach）時のために過渡的に５ユーザにも対応した構成としている。

　図１２は、ヘッダ解析処理を実現する構成を示すブロック図である。図１２に示すヘッダ解析処理は、ユーザ毎またはＳＣＣＰＣＨ毎の１０ｍｓパルスを動作トリガとして起動する。ヘッダ解析処理では、１８チャネル分、コントロールフレーム１４チャネル分を時分割する。

　ヘッダ解析処理については、ＩＰ揺らぎ分を考慮して、ＣＰＵ　Ｉ／Ｆの内部ＲＡＭ１２０，１２１を複数セグメント用意し、時分割で処理可能とするようなアドレスコントローラ１２２を設ける。そして、ＦＰがデータフレームであるか、またはコントロールフレームであるかを識別し、データフレームは、内蔵プロセッサＩ／Ｆのレジスタ１２５に設定する。

　コントロールフレームは、レガシーチャネルであれば、内蔵プロセッサ１２６に設定する。ＨＳＤＰＡのＨＳ－ＤＳＣＨであれば、内蔵プロセッサ１２６に代えて、ＣＰＵレジスタにヘッダ情報を格納する。その際、チャネル種別とヘッダ長とが対応付けられることを利用して、予め内部１２３に持っている対応表を利用して、ヘッダＣＲＣ計算部１２４でヘッダＣＲＣの計算を行い、ＣＲＣチェックを行う。ヘッダ長は、音声であれば、ＣｌａｓｓＡ／Ｂ／Ｃが多重されて１つのＦＰを構成するので、５バイト（byte）などである（参考文献４参照）。

　このように複数のセグメント、具体的にはＦＰヘッダを、ＩＰ揺らぎ分まとめて時分割で処理することによって、回路規模を増加させずに、ＦＰヘッダ情報を即時に解析し、内蔵プロセッサ１２６またはＣＰＵ８３に通知する。これによって、ＦＰヘッダの解析を行い、ＦＰペイロード処理全体を高速に処理することができる。

　図１３は、ペイロード処理を実現する構成を示すブロック図である。以下の説明では、図１３に示す構成を「ペイロード処理部」という場合がある。図１３に示すペイロード処理の動作トリガは、１０ｍｓに１回発生する。ペイロード処理では、５ユーザ分と共通ＣＨ分とを加算した分を時分割多重する。

　ペイロード処理に関しては、ＣＰＵ８３から第２の３Ｇ回路部８２のＦＰ部５６への設定は、内部ＲＡＭ１３０を介して行う。ＴＴＩが１０ｍｓであるのに対して、２ｍｓ毎にアクセスが可能であるので、内部ＲＡＭ１３０は、ユーザ数分と共通ＣＨ分とを加算した分を用意するだけでよく、それぞれのチャネルで２面ずつ用意する必要はない。具体的には、５ユーザと共通ＣＨ分とを加算した分以外の面は不要である。

　参照符号「１４１」で示される有効パラメータ数、すなわち処理数は、最大１８ループである。このループ数は、ユーザ数×３＋共通チャネル分×３、具体的には５ユーザ×３＋共通チャネル分×３＝１８として求められる。

　内部ＲＡＭ情報取出し部１３１によって、内部ＲＡＭ１３０に格納されたデータの到達ＢＦＮ情報、およびフレームデータサイズの情報を取出す。またＦＰヘッダ長格納部１３２に格納されたＦＰヘッダ長の情報に基づいて、ヘッダ削除部１３３においてヘッダを削除する。そして、ペイロードＣＲＣ計算部１３４においてペイロードＣＲＣ計算を行い、ＣＲＣの計算結果であるＯＫ／ＮＧ結果を内蔵プロセッサに設定する。

　ペイロードデータは、転送バイト格納部１３５に格納される転送バイト数に基づいて、ＴｒＣＨデータ切出し処理部１３６において、トランスポートチャネル（ＴｒＣＨ）として、ＴｒＣＨデータ切出し処理によって切出される。切出されたＴｒＣＨデータは、パラレルシリアル変換部１３７を介して、外部、具体的には第１の３Ｇ回路部８１のＣＨＣ＿ＬＧ部にあるＣＨＣ＿ＬＧ　ＴｒＣＨデータＲＡＭ１４２に格納される。

　パラレルシリアル変換部１３７は、ペイロードＣＲＣがエラーでも、通常動作する。具体的には、パラレルシリアル変換部１３７は、ペイロードＣＲＣがエラーでも、ＴｒＣＨデータの書込みを行い、内蔵プロセッサへのヘッダ情報の通知を行う。

　シーケンサ部１４０において、ＴｒＣＨデータＲＡＭ１４２のいずれの領域に格納したかについての情報についても、外部、具体的には第１の３Ｇ回路部８１に与える。シーケンサ部１４０は、１０ｍｓ毎に起動し、内蔵プロセッサからの外部ＲＡＭ読出しアドレス情報を、内部ＲＡＭ１３０を介してＣＰＵ８３に通知し、内部ＲＡＭ１３０からのデータ読出し要求を行う。

　図１３に示すペイロード処理部は、データ読出し要求に基づいて、内部ＲＡＭ１３０からＦＰデータを取出し、処理を開始する。ペイロード処理部は、試験機能として、ＴｒＣＨデータを上位に折返す場合は、ＴｒＣＨデータを切出した後に、折返し処理部１３８の折返し処理機能を用いて、ＵＬ処理部１３９へデータを送る。

　第２の３Ｇ回路部８２のＦＰペイロード処理は、ＣＰＵ８３から必要な分だけのＦＰペイロードデータを設定してもらうことを要求する。ＣＰＵ８３は、第２の３Ｇ回路部８２に対して、ＦＰペイロード処理する分だけＦＰペイロードデータを設定するので、回路とプロセッサとの間のアクセス量を必要最小限に抑えることができる。

　これによって、ソフトウェア処理の負荷の増大を抑えることができる。また、第２の３Ｇ回路部８２もＣＰＵ８３からの設定１度につき、１つのＦＰペイロードを処理するだけでよいので、回路規模の増大を抑えることができる。

　図１４は、ＣＰＵ８３、第２の３Ｇ回路部８２および第１の３Ｇ回路部８１を含む基地局装置２の全体構成を示すブロック図である。図１４では、前述の図２に示す無線送受信部７１については記載を省略している。図１４に示す各部の詳細な説明は、図４における説明と同様である。

　第１の３Ｇ回路部８１に内蔵プロセッサ１５３があり、第２の３Ｇ回路部８２を経由して、ＣＰＵ８３にＦＰデータ取出し先頭アドレス、すなわちＣＰＵ接続外部ＲＡＭのアドレスの情報を通知する。

　ＣＰＵ８３のＦＰ設定処理部１５２は、セグメント分割されたＦＰデータを第２の３Ｇ回路部８２に転送する。転送されたＦＰデータは、セグメント数分の内部ＲＡＭ１２０を介して第２の３Ｇ回路部８２のヘッダ処理部１５０に与えられ、第２の３Ｇ回路部８２のヘッダ処理部１５０において、ＦＰヘッダ処理が行われる。

　ヘッダ解析情報は、第１の３Ｇ回路部８１にある内蔵プロセッサ１５３に通知される。セグメント数分の内部ＲＡＭ１２０は、レガシー１８ＣＨ分とコントロールフレーム１４ＣＨ分とを加算した３２セグメント分である。コントロールフレームの方は、ＨＳを含む。

　内蔵プロセッサ１５３は、その情報をもとに、ＣＰＵ８３に対して、次に処理するＦＰデータの取出し先頭アドレスを通知する。ＣＰＵ８３は、その情報をもとに、外部ＲＡＭ１１０からＦＰデータを取出し、第２の３Ｇ回路部８２にＦＰデータを設定する。

　設定されたＦＰデータは、第２の３Ｇ回路部８２の内部ＲＡＭ１３０を介してペイロード処理部１５１に与えられ、ペイロード処理部１５１にて、ペイロード処理によって、トランスポートチャネル（ＴｒＣＨ）を取出し（参考文献９参照）、第１の３Ｇ回路部８１のＣＨＣ－ＬＧ　ＴｒＣＨ　ＲＡＭ１０８に設定する。

　その後、第１の３Ｇ回路部８１にあるＣＨＣ－ＬＧ処理部において、ＣＨＣ－ＬＧ処理、具体的にはチャネルコーディング処理が行われる（参考文献９参照）。その他、ＩＰ処理部１０２およびパケットエンジン（Packet Engine）１０１については、前述の図８に示す処理と同じであるので、説明を省略する。

　ＣＰＵ８３は、ＦＰヘッダのみ、ＩＰ揺らぎ分、第２の３Ｇ回路部８２に通知し、ＦＰペイロードについては、処理する分のみ外部ＲＡＭ１１０から取出して第２の３Ｇ回路部８２に設定するだけである。したがって、ＣＰＵ８３と第２の３Ｇ回路部８２とのアクセスを最小限に抑えることができる。また、外部ＲＡＭ１１０をＣＰＵ８３に接続する構成であるので、第２の３Ｇ回路部８２に、外部ＲＡＭへのアクセス制御を行うアービタ機能が不要となるので、第２の３Ｇ回路部８２の回路規模を小さく抑えることができる。

　図１４に示す構成において、ＤＬ　ＤＣＨ５ユーザ（ＤＣＣＨ，ＰＫＴ，ＡＭＲ）と、ＤＣＨコントロールフレーム（Control Frame）５ユーザ分と、ＦＡＣＨ#0,#1と、ＰＣＨと、ＦＡＣＨ#0,#1　ＤＬ　ynchと、ＰＣＨＤＬ　Ｓｙｎｃと、ＤＬ　Ｎｏｄｅ　Ｓｙｎｃとの総和で、合計２７セグメント×領域数が、２ｍｓ当りの最大セグメント使用数である。格納は、ヘッダ情報のみである。

　第１の３Ｇ回路部８１の内蔵プロセッサ１５３は、ＦＰヘッダ情報の解析後に、外部ＲＡＭ取出しアドレスを、第２の３Ｇ回路部８２を経由して、または直接、ＣＰＵ８３へ通知する。ＣＰＵ８３は、指定された外部ＲＡＭ取出しアドレスに格納されたＦＰデータを第２の３Ｇ回路部８２の内部ＲＡＭ１２０に設定する。第２の３Ｇ回路部８２は、内部ＲＡＭ１２０の各セグメントからＦＰデータを取出し、ヘッダ解析を行う。

　図１５は、第２の３Ｇ回路部８２とＣＰＵＩ／Ｆとのタイミングを説明するための図である。第２の３Ｇ回路部８２が、参照符号「Ｔ２」で示される周期たとえば１０ｍｓ周期で動作し、ＣＰＵ８３が、参照符号「Ｔ２１」で示される周期たとえば２ｍｓ周期でアクセス可能であるので、たとえば図１５に示すように読出し完了フラグ１６０を設けることによって、ＣＰＵ８３と第２の３Ｇ回路部８２とのアクセスの競合を防ぐことができる。これによって、Ｉ／Ｆを２面構造にしなくても、競合することなく、ＣＰＵ８３も第２の３Ｇ回路部８２８２もＩ／Ｆ部分にアクセスすることができる。

　ＦＰデータのＣＰＵＩ／ＦＲＡＭ（登録商標）への書込み時間ｔ３１は、２ｍｓ未満である。参照符号「１６０」で示される読出し完了フラグは「１」である。ＣＰＵ８３によるＦＰデータ設定タイミング設定後に、参照符号「１６１」，「１６２」，「１６３」で示される書込み完了フラグが「０」にされる。つまり、ＣＰＵ８３は、読出し完了フラグ１６０が「１」であることを検出すると、ＦＰデータを設定し、書込み完了フラグ１６１，１６２，１６３を「０」にする。

　図１６および図１７は、ＦＰ部５６のＨＳＤＰＡ処理を実現する構成を示したものである。ＨＳＤＰＡのトランスポートチャネルとしての名称は、ＨＳ－ＤＳＣＨである（参考文献５参照）。図１６および図１７に示す処理は、図５～図７および後述する図２６～図２８のフレームＣＲＣチェックまでに相当する。図１６および図１７では、フェムトセルなどの小型基地局装置を想定して、ユーザ数は４に対応し、過渡的に５ユーザにも対応した構成としている。

　図１６は、第２の３Ｇ回路部８２の構成を示すブロック図である。図１７は、ＣＰＵ８３および外部ＲＡＭ１１０を含めた構成を示すブロック図である。

　図１６に示すＦＰ部５６のＨＳＤＰＡを実現する構成は、ＨＳＤＰＡのＴＴＩである２ｍｓに１回起動する。ＣＰＵ８３から２ｍｓ毎に処理するＨＳＤＰＡ関連のＦＰデータが設定される。

　第２の３Ｇ回路部８２は、ＣＰＵ８３からのシーケンサ部１４０に対するパラメータの設定に基づいて、内部ＲＡＭ１３０から内部ＲＡＭ読出し部１３１でＦＰデータを読出し、ヘッダ削除部１３３でＦＰヘッダの削除を行い、フレームデータ解析部１７１でフレームデータの解析を行い、ＴｒＣＨデータ切出し部１３６でＦＰペイロード、具体的にはＴｒＣＨデータ切出し処理を行う。このように下り共通の後にＣＰＵの外付けＲＡＭに格納することで、タイミング吸収が完了しており、内部ＲＡＭ１３０は、１面で問題ない。

　第２の３Ｇ回路部８２は、ＴｒＣＨデータの切出しにおいて、ＴｒＣＨデータサイズの情報をもとに、ヘッダＣＲＣチェック部１７３、ＦＰペイロードＣＲＣチェック部１７４、ＦＳＮ連続性チェック部１７５、ＭＡＣ－ｄ　ＰＤＵサイズチェック部１７７およびＭＡＣ－ｈｓバッファ溢れチェック部１７８によって、ヘッダＣＲＣ、ペイロードＣＲＣ、ＦＳＮの連続性、ＭＡＣ－ｄ　ＰＤＵサイズ、ＭＡＣ－ｈｓバッファ溢れのチェックを行い、カウンタ１７９におけるエラーカウント数などの統計情報をＣＰＵ８３に報告する。

　ＴｒＣＨデータ切出し部１３６によって取出されたＭＡＣ－ｄ　ＰＤＵは、一旦ＣＰＵ８３を経由して、ＣＰＵ管理部１９０のＭＡＣ－ｄ　ＰＤＵ格納外部ＲＡＭ１９１に格納される。再びＣＰＵ８３からＭＡＣ－ｈｓ　ＰＤＵとして第２の３Ｇ回路部８２に、内部ＲＡＭ、具体的にはＭＡＣ－ｈｓ　ＰＤＵ内部ＲＡＭ１７１経由でデータが渡される。

　第２の３Ｇ回路部８２は、ＣＰＵ８３からのＭＡＣ－ｈｓヘッダ情報、ユーザ番号、ＭＡＣ－ｄ　ｆｌｏｗ番号、プロセス番号、ＭＡＣ－ｄ　ＰＤＵの結合数とサイズ、新規／再送データ識別情報などの情報に基づいて、ＭＡＣ－ｈｓ　ＰＤＵとして組立て、ＴｒＣＨデータとして、第１の３Ｇ回路部８１のＣＨＣ＿ＨＳ　ＴｒＣＨデータＲＡＭにデータを渡す。

　ＭＡＣ－ｈｓ　ＰＤＵとして組み立て終わった状態でＣＰＵ８３に渡されるという処理でもよい。その場合は、第２の３Ｇ回路部８２は、単にＣＰＵから渡されたＭＡＣ－ｈｓ　ＰＤＵを第１の３Ｇ回路部８１に渡すだけとなる。

　ＣＨＣ＿ＨＳ　ＴｒＣＨデータＲＡＭのどこに格納されたかのアドレス情報は、第２の３Ｇ回路部８２のシーケンサ部１４０から第１の３Ｇ回路部８１に通知される。回路としては、ユーザ数分にＭＡＣ－ｄフロー数を積算した値、たとえば５ユーザ分にＭＡＣ－ｄフローとして「２」を積算した１０回分を時分割多重することにより、回路規模を小さくするという効果がある。

　図１７は、ＦＰ部５６のＨＳＤＰＡ処理を実現する構成を示す図である。ＩＰ処理部１０２およびパケットエンジン（Packet Engine）１０１などの動作は、前述の図８に示す処理と同じであるので説明を省略する。ＣＰＵ８３は、処理するＦＰデータを外部ＲＡＭ１１０から取出し、第２の３Ｇ回路部８２の内部ＲＡＭ１２０に設定する。ＦＰ処理、具体的には、ヘッダ解析処理およびペイロード処理が行われ、処理結果が内部ＲＡＭ１２０経由で再びＣＰＵ８３に渡される。

　ＣＰＵ８３のＭＡＣ－ｈｓスケジューラ１８０は、第２の３Ｇ回路部８２の内部ＲＡＭ１２０からＦＰ処理後のＭＡＣ－ｄ　ＰＤＵを取出し、外部ＲＡＭ１１０のＭＡＣ－ｄ　ＰＤＵ領域１８１に格納する。その後、ＭＡＣ－ｈｓスケジューラ１８０は、スケジューリングの結果、具体的には伝送速度判定結果に基づいて、必要な数のＰＤＵをＭＡＣ－ｈｓ　ＰＤＵとして、第２の３Ｇ回路部８２のＭＡＣ－ｈｓ　ＰＤＵ内部ＲＡＭ１８２に設定する。

　第２の３Ｇ回路部８２は、ＭＡＣ－ｈｓ　ＰＤＵを第１の３Ｇ回路部８１とのインタフェース（Ｉ／Ｆ）であるＸ２インタフェース１０７およびＸ１インタフェース１０６を通して、第１の３Ｇ回路部８１のＣＨＣ－ＨＳ　ＴｒＣＨ　ＲＡＭ１８４に格納する。第１の３Ｇ回路部８１のＣＨＣ－ＨＳ処理部にて、ＣＨＣ－ＨＳ　ＴｒＣＨ　ＲＡＭに格納されたデータをチャネルコーディングする（参考文献９参照）。

　ＣＰＵ８３と第２の３Ｇ回路部８２とのＩ／Ｆである第２の３Ｇ回路用Ｉ／Ｆには、ＰＣＩ－ｅを用いてもよいし、ローカルバスなどを用いてもよい。ローカルバスを用いると、消費電力を小さく抑えることができる。

　また、ＣＰＵ８３と第２の３Ｇ回路部８２とのデータ転送にＤＭＡ機能を用いると、ＣＰＵコアに負荷をかけることなく、高速にデータ転送することが可能となる。ＣＰＵ８３は、第２の３Ｇ回路部８２または第１の３Ｇ回路部８１からの２ｍｓ周期の割込みにより起動することで、ＨＳＤＰＡのＴＴＩ周期で負荷を上げずに、第２の３Ｇ回路部８２とのアクセスを行うことができる。

　また、図１２～図１７は、ソフトウェアプログラムが実行されるＣＰＵ８３に外部ＲＡＭ１１０を接続し、回路側には外部ＲＡＭ１１０を接続しないことによって、回路側で外部ＲＡＭ１１０を接続した際には搭載しなければならなくなる、調停処理機能であるアービタの搭載が不要になる。このことによって、回路規模を削減し、消費電力も小さくできるので、基地局装置２の小型化に貢献することができる。

　＜第２の実施の形態＞
　図１８は、第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合のＷ－ＣＤＭＡ方式のＦＰ処理における上りレガシー（略称：ＬＧ）処理の動作手順を示すシーケンス図である。

　図１８において、ステップＳ８１、ステップＳ８２のＤＥＭＵＸ処理、ステップＳ８３のＱＥ計算、ステップＳ８４のペイロードＣＲＣ計算、ステップＳ８５のヘッダＣＲＣ計算、ステップＳ８６のフレーム化処理、ステップＳ８７のＦＰデータの第２の３Ｇ回路接続外部ＲＡＭへの格納、ステップＳ８８のポインタキューの格納、ステップＳ８９のＩＰ処理までの処理は、予め定める第４１処理時間ｔ４１以内に行われる。第４１処理時間は、たとえば１０ｍｓである。

　図１８に示す上りＬＧ処理は、以下のようにして実行される。ステップＳ８１において、第１の３Ｇ回路部８１の主回路は、ＦＥＣ　ＲＡＭに格納されている誤り訂正復号化がなされた後のトランスポートブロック（参考文献９参照）のデータを、第２の３Ｇ回路部８２のＦＰ部５６に与える。誤り訂正復号化は、たとえば、ビタビ復号化もしくはターボ復号化、またはＣＲＣ除去（参考文献９参照）である。

　ステップＳ８２において、第２の３Ｇ回路部８２のＦＰ部５６は、ＤＥＭＵＸ処理を行う。ＤＥＭＵＸ処理は、ステップＳ８１において第１の３Ｇ回路部８１の主回路から与えられた誤り訂正復号化がなされた後のトランスポートブロックのデータを、１つのＦＰデータを構成するようにトランスポートチャネル毎にまとめる処理である。

　次に、ステップＳ８３において、ＦＰ部５６は、ＱＥの計算を行う。ＱＥは、品質レベルを表す。ＱＥの計算は、上りデータの誤り訂正ビット数、およびパイロットシンボル数（Frame Synchronization Word,参考文献９参照）の誤り数から、品質レベルを判定（参考文献４参照）する処理である。

　次に、ステップＳ８４において、ＦＰ部５６は、ペイロードＣＲＣの計算を行う。ペイロードＣＲＣの計算は、ＦＰペイロードに付加するＣＲＣを計算する処理である。

　次に、ステップＳ８５において、ＦＰ部５６は、ヘッダＣＲＣの計算を行う。ヘッダＣＲＣの計算は、ＦＰヘッダに付加するＣＲＣを計算する処理である。

　次に、ステップＳ８６において、ＦＰ部５６は、フレーム化を行う。フレーム化は、ＱＥ、ＦＰヘッダ、ＦＰペイロードを組み合わせ、１つのＦＰデータを生成する処理である。

　次に、ステップＳ８７において、ＦＰ部５６は、ステップＳ８６で生成したＦＰデータのうち、ユーザ数分とＲＡＣＨ分とを加算したＦＰデータを、第２の３Ｇ回路接続外部ＲＡＭに格納する。

　次に、ステップＳ８８において、第２の３Ｇ回路部８２のＩＰ部Ｉ／Ｆ用ＦＩＦＯは、ポインタキューの格納処理を行う。ポインタキューの格納処理は、第２の３Ｇ回路部８２のＩＰ部５８にＦＰデータを与えるときに経由されるＦＩＦＯによって実現される。次に、ステップＳ８９において、ＩＰ部５８は、ＩＰ処理を行う。

　図１９は、ＣＰＵ８３に外部ＲＡＭを接続した場合におけるＷ－ＣＤＭＡ方式のＦＰ処理における上りレガシー処理の動作手順を示すシーケンス図である。図１９に示す処理において、図１８に示す処理と同一の部分については、共通する説明を省略する。

　図１９において、ステップＳ９１、ステップＳ９２のＤＥＭＵＸ処理、ステップＳ９３のＱＥ計算、ステップＳ９４のペイロードＣＲＣ計算、ステップＳ９５のヘッダＣＲＣ計算、ステップＳ９６のフレーム化処理、ステップＳ９７のユーザ数分とＲＡＣＨ分とを加算したＦＰデータの第２の３Ｇ回路接続外部ＲＡＭへの格納、ステップＳ９８のＩＰ処理までの処理は、予め定める第４２処理時間ｔ４２以内に行われる。第４２処理時間は、たとえば１０ｍｓである。

　図１９に示す上りＬＧ処理は、ステップＳ９１～ステップＳ９８の処理を含む。ステップＳ９１～ステップＳ９８の処理は、前述の図１８のステップＳ８１～ステップＳ８７およびステップＳ８９の処理と同様に行われる。

　図１９に示す処理では、ステップＳ９７において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、ステップＳ９６で生成したＦＰデータを内蔵ＲＡＭに格納する。そして、ステップＳ９８において、ＣＰＵ８３が、内蔵ＲＡＭからＦＰデータを取得し、ＩＰ処理を行う。

　図１９に示す処理では、図１８に示す処理とは異なり、第２の３Ｇ回路部８２は、周期ｄ２２のパルス信号で起動するのではなく、ユーザ毎に起動する。また、ステップＳ９８のＩＰ処理は、ＣＰＵ８３で実現するので、ＣＰＵは、ユーザ数たとえば５ユーザと。ＲＡＣＨ分とを加算したＦＰ処理後のデータを、２ｍｓ割り込みで起動する処理を用いて、１０ｍｓ単位で第２の３Ｇ回路部８２から取得する。この２ｍｓの割り込みは、第１の３Ｇ回路部８１または第２の３Ｇ回路部８２からＣＰＵ８３に定周期で入れる割り込みである。

　このようにすることによって、ＣＰＵ８３が１０ｍｓ単位で、ユーザ数たとえば５ユーザと、ＲＡＣＨ分とを加算したＦＰデータを取得できれば、図１８に示す場合と比べて処理遅延は発生しないので、ＩＰ処理をＣＰＵ８３に機能分担することは可能であると考えられる。また、下りにおいて、ＣＰＵ８３側で外付けＲＡＭを実装する構成とした場合でも、上り処理遅延に影響はなく、問題ないということができる。

　図２０～図２３は、ＦＰ部５６の上りレガシー処理を実現する構成を示したものである。図２０～図２３に示す処理は、図１８、図１９、ならびに後述する図２４および図２５のコントロールフレーム処理以降の処理に相当する。図２０～図２３では、フェムトセルなどの小型基地局装置を想定して、ユーザ数は４に対応し、過渡的に５ユーザにも対応した構成としている。

　図２２は、第２の３Ｇ回路部８２とＣＰＵ　Ｉ／Ｆとのタイミングを説明するための図である。図２３は、ＣＰＵ８３および外部ＲＡＭを含めた全体構成を示す。

　図２０は、第２の３Ｇ回路部８２の詳細な構成を示す図である。誤り訂正復号化がなされ、ＣＲＣチェックで問題がなかったＤＣＨのＴｒＣＨのデータは、ＦＥＣ　ＴｒＣＨ部２０１からＤＥＭＵＸ　ＵＬ　ＤＣＨ部２０３に受け渡される。またＣＨＤ＿ＬＧ部２０２から、データに関するパラメータ情報、たとえばＴＦＣＩ（Transport Format Combination Indicator）などが受け渡される。ＴＦＣＩは、レート情報などの制御情報である。

　ＤＥＭＵＸ　ＵＬ　ＤＣＨ部２０３において、格納部２０５に格納されるヘッダ情報およびレジスタ設定に基づいて、音声であればＣｌａｓｓＡ，Ｂ，Ｃ多重などの処理が行われる。ＦＰ　ＵＬ　ＤＣＨ部２０４において、格納部２０８に格納されるヘッダ情報およびレジスタ設定に基づいて、ＦＰデータのフレームフォーマットに組立てられ、分配器２０９を介して、内部ＲＡＭ２１０のユーザ別内部ＲＡＭ２１１に、ユーザ毎に格納される。ＣＰＵ８３は、１０ｍｓに１度の割合で、ユーザ別内部ＲＡＭ２１１からデータを取出して、外部ＲＡＭ１１０に格納する。

　ＲＡＣＨのＴｒＣＨに関しては、ＤＥＭＵＸ　ＵＬ　ＲＡＣＨ部２０６に渡され、ＦＰフォーマットを構成するのに必要なデータが集められる。ＦＰ　ＵＬ　ＲＡＣＨ部２０７において、ＦＰフォーマットに組立てられ、内部ＲＡＭ２１０のデータ共通内部ＲＡＭ（Data common）２１２に格納される。その後、ＣＰＵ８３は、１０ｍｓに１度の割合で、データ共通内部ＲＡＭ２１２からデータを取出す。

　図２１は、コントロールフレーム処理を実現する構成を示す図である。コントロールフレーム処理に関しては、第２の３Ｇ回路部８２は、第２の３Ｇ回路部８２におけるＦＰ上りリンクコントロールフレーム（FP UL Control frame）処理部２２１において、格納部２２２に格納されるヘッダ情報およびレジスタ情報に基づいて、ＦＰ上りリンクコントロールフレーム処理を行う。

　第２の３Ｇ回路部８２は、処理された結果をコントロールフレーム内部ＲＡＭ２２３に格納する。ＣＰＵ８３は、１０ｍｓに１度の割合で、コントロールフレーム内部ＲＡＭ２２３からデータを取出して、外部ＲＡＭ１１０に格納する。

　ＣＰＵ８３は、第１の３Ｇ回路部８１または第２の３Ｇ回路部８２から通知される下りレガシー処理およびＨＳＤＰＡ処理で用いるものと共通の２ｍｓ周期の割込み信号に基づいて、第２の３Ｇ回路部８２の内部ＲＡＭ２４１からデータを取得する。このようなＣＰＵ８３に対する割込み信号の１本化によって、ＣＰＵ８３に対する処理負荷を軽減することができる。

　また、ＣＰＵ８３は、レガシーのＴＴＩである１０ｍｓ周期で第２の３Ｇ回路部８２にアクセスすればいいところを、２ｍｓ周期でアクセスすることが可能であるので、内部ＲＡＭ２４１は、ユーザ数分用意するだけでよく、それぞれのユーザ毎に２面ずつ用意する必要はない。これによって、内部ＲＡＭ２４１の増大を防ぐことができる。またＲＡＭを論理回路で実現する場合には、回路規模の増大を防ぐことができるという効果がある。

　図２２は、第２の３Ｇ回路部８２とＣＰＵ　Ｉ／Ｆとのタイミングを説明するための図である。第２の３Ｇ回路部８２は、参照符号「Ｔ１２」で示される周期たとえば１０ｍｓ周期で動作し、ＣＰＵ８３は、参照符号「Ｔ１１」で示される周期たとえば２ｍｓ周期でアクセス可能である。

　第２の３Ｇ回路部８２は、書込み完了フラグが「０」であることを確認してから、内部ＲＡＭにＦＰデータ処理後の結果を格納し、参照符号「２３１」で示される書込み完了フラグを「１」にする。ＦＰデータのＣＰＵＩ／ＦＲＡＭへの書込み時間ｔ４３は、２ｍｓ未満である。

　ＣＰＵ８３は、書込み完了フラグが１であることを確認してから、内部ＲＡＭからＦＰデータ処理後のデータを取得し、参照符号「２３２」，「２３３」，「２３４」，「２３５」で示される書込み完了フラグを「０」にする。

　これによって、第２の３Ｇ回路部８２とＣＰＵ８３とがアクセス競合することを回避することができるので、内部ＲＡＭの面を２重化する必要が無くなり、内部ＲＡＭ数の増大を防ぐことができるという効果がある。また、ＲＡＭを論理回路で構成する場合には、回路規模の増大を防ぐことができるという効果がある。つまり、回路規模削減に対する効果を期待することができる。

　図２３は、上りレガシー処理でのＦＰ処理のＣＰＵ８３、外部ＲＡＭ１１０、第１および第２の３Ｇ回路部８１，８２を含めた全体の構成を示す図である。

　データは、第１の３Ｇ回路部８１のＦＥＣ　ＴｒＣＨ　ＲＡＭ２４２から第２の３Ｇ回路部８２に送られ、ＦＰ処理部１８３において、ＦＰフォーマットに変換される。変換されたデータは、内部ＲＡＭ２４１に格納される。ＣＰＵ８３、具体的にはＦＰ設定処理部１５２は、そこから２ｍｓ毎の割り込みに基づいて動作する処理においてＦＰデータを取出し、ＣＰＵ８３に接続された外部ＲＡＭ１１０にデータを格納する。

　格納されたデータは、ＣＰＵ８３のＩＰ処理部１０２において、外部ＲＡＭ１１０から取出され、ＩＰフォーマットに変換され、ＩＰパケットとして、外部ＲＡＭ１１０に再び格納される。パケットエンジン（Packet Engine）１０１などのＣＰＵ８３の内部のコプロセッサを用いて、基地局上位装置に対して、Ether ＰＨＹ（Physical Layer）１００経由で、データが送信される。コプロセッサがない場合には、ソフトウェア処理で、ＩＰパケットが基地局上位装置に対して送信される。

　ＣＰＵ８３は、ＴＴＩが１０ｍｓの処理を、ＨＳＤＰＡ処理および下りレガシー処理と共通の２ｍｓ割込みを用いて第２の３Ｇ回路部８２にアクセスするので、割込み数を増大させず、内部ＲＡＭを増大させない。したがって、回路規模および処理負荷の削減を実現することができるという効果がある。

　図２０～図２３では、上りレガシー処理について示したが、ＥＵＬに関しては、２ｍｓ毎にＣＰＵ８３が第２の３Ｇ回路部８２からＦＰデータを取出すほかは、レガシー処理と同様に処理がなされる。

　＜第３の実施の形態＞
　図２４は、第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合におけるコントロールフレーム処理におけるレガシー（略称：ＬＧ）処理の動作手順を示すシーケンス図である。図２４に示す処理において、図３に示す処理と同一の部分については、共通する説明を省略する。

　図２４において、ステップＳ１１のＩＰ処理から、ステップＳ１２のポインタキューの格納、ステップＳ１３のセグメントの分割、ステップＳ１４のＦＰデータの第２の３Ｇ回路接続外部ＲＡＭへの格納までの処理は、予め定める第５１処理時間ｔ５１以内に行われる。第５１処理時間ｔ５１は、たとえば１０ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図２４において、ステップＳ１５のＦＰヘッダ解析、ステップＳ１０１のフレームＣＲＣチェック処理、ステップＳ１０２のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップＳ１０３のコントロールフレーム処理までの処理は、予め定める第５２処理時間ｔ５２以内に行われる。第５２処理時間ｔ５２は、たとえば１０ｍｓである。

　図２４において、ステップＳ１０３のコントロールフレーム処理、ステップＳ１０４のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップＳ１０５の有効フラグ監視処理、ステップＳ１０６のフレームＣＲＣの計算、ステップＳ１０７のフレーム化処理、ステップＳ１０８のポインタキューの格納処理、ステップＳ１０９のＩＰ処理までの処理は、予め定める第５３処理時間ｔ５３以内に行われる。第５３処理時間ｔ５３は、たとえば１０ｍｓである。

　図２４に示すＬＧ処理は、以下のようにして実行される。前述の図３に示す処理と同様にしてステップＳ１１～ステップＳ１５の処理を終了した後、ステップＳ１０１において、第２の３Ｇ回路部８２のＦＰ部５６は、フレームＣＲＣチェック処理を行う。次に、ステップＳ１０２において、ＦＰ部５６は、第１の３Ｇ回路部８１の内蔵プロセッサレジスタに、コントロールフレーム情報を格納する。

　次に、ステップＳ１０３において、第１の３Ｇ回路部８１の内蔵プロセッサは、コントロールフレーム処理を行う。次に、ステップＳ１０４において、第１の３Ｇ回路部８１の内蔵プロセッサは、第１の３Ｇ回路部８１の内蔵プロセッサレジスタに、コントロールフレーム処理後のコントロールフレーム情報を格納する。

　次に、ステップＳ１０５において、第２の３Ｇ回路部８２のＦＰ部５６は、有効フラグ監視を行う。第２の３Ｇ回路部８２のＦＰ部５６は、有効フラグ監視として、第１の３Ｇ回路部８１の内蔵プロセッサレジスタに格納しているコントロールフレーム情報を常時監視している。内蔵プロセッサによってコントロールフレーム処理が行われたときに、コントロールフレーム情報の該当するコントロールフレーム種別にフラグが立つ。

　次に、ステップＳ１０６において、ＦＰ部５６は、フレームＣＲＣの計算を行う。フレームＣＲＣの計算は、ＦＰ部５６が、ステップＳ１０５でコントロールフレーム情報の該当するコントロールフレーム種別にフラグが立っていることを確認したときに行われる。ＦＰ部５６は、内蔵プロセッサレジスタから、処理済みのコントロールフレームデータを取得し、フレームＣＲＣ計算部において、前述の参考文献４，５に記載のＦＰフレームＣＲＣを計算する。

　次に、ステップＳ１０７において、ＦＰ部５６は、フレーム化処理を行う。フレーム化されたデータは、ステップＳ１０８のＩＰ部Ｉ／Ｆ用ＦＩＦＯでのポインタキューの格納処理を経て、第２の３Ｇ回路部８２のＩＰ部５８に与えられる。次に、ステップＳ１０９において、ＩＰ部５８は、ＩＰ処理を行う。

　図２５は、ＣＰＵ８３に外部ＲＡＭを接続した場合におけるコントロールフレーム処理におけるレガシー（略称：ＬＧ）処理の動作手順を示すシーケンス図である。図２５に示す処理において、前述の図４および図２４に示す処理と同一の部分については、共通する説明を省略する。

　ステップＳ３１のＩＰ処理から、ステップＳ３２のセグメント分割、ステップＳ３３のＦＰデータのＣＰＵ接続外部ＲＡＭへの格納までの処理は、予め定める第５４処理時間ｔ５４以内に行われる。第５４処理時間ｔ５４は、たとえば１０ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図２５において、ステップＳ３４のＦＰヘッダ設定、ステップＳ３５のＦＰヘッダの内蔵ＲＡＭへの格納、ステップＳ３６のＦＰヘッダ解析、ステップＳ１１１のフレームＣＲＣチェック処理、ステップＳ１１２のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップＳ１１３のコントロールフレーム処理までの処理は、予め定める第５５処理時間ｔ５５以内に行われる。第５５処理時間ｔ５５は、たとえば１０ｍｓである。

　図２５において、ステップＳ１１３のコントロールフレーム処理、ステップＳ１１４のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップＳ１１５の有効フラグ監視処理、ステップＳ１１６のフレームＣＲＣの計算、ステップＳ１１７のフレーム化処理、ステップＳ１１８のＦＰデータの内蔵ＲＡＭへの格納処理、ステップＳ１１９のＩＰ処理までの処理は、予め定める第５６処理時間ｔ５６以内に行われる。第５６処理時間ｔ５６は、たとえば１０ｍｓである。

　図２５に示すＬＧ処理は、以下のようにして実行される。前述の図３に示す処理と同様にしてステップＳ３１～ステップＳ３６の処理を終了した後、ステップＳ１１１において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、フレームＣＲＣチェック処理を行う。次に、ステップＳ１１２において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、第１の３Ｇ回路部８１の内蔵プロセッサレジスタに、コントロールフレーム情報を格納する。

　次に、ステップＳ１１３において、第１の３Ｇ回路部８１の内蔵プロセッサは、コントロールフレーム処理を行う。次に、第１の３Ｇ回路部８１の内蔵プロセッサは、第１の３Ｇ回路部８１の内蔵プロセッサレジスタに、コントロールフレーム処理後のコントロールフレーム情報を格納する。

　次に、ステップＳ１１５において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、有効フラグ監視を行う。このステップＳ１１５でコントロールフレーム情報の該当するコントロールフレーム種別にフラグが立っていることを確認すると、ステップＳ１１６において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、フレームＣＲＣの計算を行う。次に、ステップＳ１１７において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、フレーム化処理を行う。

　次に、ステップＳ１１８において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、フレーム化されたデータを内蔵ＲＡＭに格納する。次に、ステップＳ１１９において、ＣＰＵ８３は、内蔵ＲＡＭからフレーム化されたデータを取得し、ＩＰ処理を行う。

　図２６は、第２の３Ｇ回路部８２に外部ＲＡＭを接続した場合におけるコントロールフレーム処理におけるＬＧ処理の動作手順の他の例を示すシーケンス図である。図２６に示す処理において、図３および図２４と同一の部分については、共通する説明を省略する。

　図２６において、ステップＳ１１のＩＰ処理から、ステップＳ１２のポインタキューの格納、ステップＳ１３のセグメントの分割、ステップＳ１４のＦＰデータの第２の３Ｇ回路接続外部ＲＡＭへの格納までの処理は、予め定める第６１処理時間ｔ６１以内に行われる。第６１処理時間ｔ６１は、たとえば１０ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図２６において、ステップＳ１５のＦＰヘッダ解析、ステップＳ１０１のフレームＣＲＣチェック処理、ステップＳ１０２のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップＳ１０３のコントロールフレーム処理までの処理は、予め定める第６２処理時間ｔ６２以内に行われる。第６２処理時間ｔ６２は、たとえば１０ｍｓである。

　図２６において、ステップＳ１０３のコントロールフレーム処理、ステップＳ１０４のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップＳ１０５の有効フラグ監視処理、ステップＳ１０６のフレームＣＲＣの計算、ステップＳ１０７のフレーム化処理、ステップＳ１０９のＩＰ処理までの処理は、予め定める第６３処理時間ｔ６３以内に行われる。第６３処理時間ｔ６３は、たとえば１０ｍｓである。

　図２６に示すＬＧ処理は、前述の図２４に示すＬＧ処理と同様に行われるが、図２６に示す処理では、ステップＳ１０７において、ＦＰ部５６は、フレーム化処理を行った後、フレーム化されたデータを、ポインタキューを介さずに、ＩＰ部Ｉ／Ｆ用ＦＩＦＯを介して、第２の３Ｇ回路部８２のＩＰ部５８に与える。また図２６に示すＬＧ処理では、ステップＳ１０２以前の処理と、ステップＳ１０４以後の処理とは、独立している。

　図２７は、ＣＰＵ８３に外部ＲＡＭを接続して、ＣＰＵ８３および第２の３Ｇ回路部８２にコントロール処理全てを行わせる場合の動作手順を示すシーケンス図である。図２７に示す処理において、前述の図４に示す処理と同一の部分については、共通する説明を省略する。

　図２７に示す処理において、ステップＳ３１のＩＰ処理から、ステップＳ３２のセグメント分割、ステップＳ３３のＦＰデータのＣＰＵ接続外部ＲＡＭへの格納までの処理は、予め定める第６４処理時間ｔ６４以内に行われる。第６４処理時間ｔ６４は、たとえば１０ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図２７に示す処理において、ステップＳ３４のＦＰヘッダ設定、ステップＳ３５のＦＰヘッダの内蔵ＲＡＭへの格納、ステップＳ３６のＦＰヘッダ解析、ステップＳ１２１のフレームＣＲＣチェック処理、ステップＳ１２２のコントロールフレーム情報の格納、ステップＳ１２３のコントロールフレーム処理までの処理は、予め定める第６５処理時間ｔ６５以内に行われる。第６５処理時間ｔ６５は、たとえば１０ｍｓである。

　図２７に示す処理において、ステップＳ１２３のコントロールフレーム処理、ステップＳ１２４のコントロールフレーム情報の格納、ステップＳ１２５の有効フラグ監視処理、ステップＳ１２６のフレームＣＲＣの計算、ステップＳ１２７のフレーム化処理、ステップＳ１２８のＦＰデータの内蔵ＲＡＭへの格納処理、ステップＳ１２９のＩＰ処理までの処理は、予め定める第６６処理時間ｔ６６以内に行われる。第６６処理時間ｔ６６は、たとえば１０ｍｓである。

　図２７に示すＬＧ処理は、以下のようにして実行される。前述の図３に示す処理と同様にしてステップＳ３１～ステップＳ３６の処理を終了した後、ステップＳ１２１において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、フレームＣＲＣチェック処理を行う。次に、ステップＳ１１２において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、第２の３Ｇ回路部８２の内蔵ＲＡＭに、コントロールフレーム情報を格納する。

　次に、ステップＳ１２３において、ＣＰＵ８３は、コントロールフレーム処理を行う。次に、ＣＰＵ８３は、第２の３Ｇ回路部８２の内蔵ＲＡＭに、コントロールフレーム処理後のコントロールフレーム情報を格納する。

　次に、ステップＳ１２５において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、有効フラグ監視を行う。このステップＳ１２５でコントロールフレーム情報の該当するコントロールフレーム種別にフラグが立っていることを確認すると、ステップＳ１２６において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、フレームＣＲＣの計算を行う。

　次に、ステップＳ１２７において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、フレーム化処理を行う。次に、ステップＳ１２８において、第２の３Ｇ回路部８２の主回路、具体的にはＦＰ部５６は、フレーム化されたデータを内蔵ＲＡＭに格納する。次に、ステップＳ１２９において、ＣＰＵ８３は、内蔵ＲＡＭからフレーム化されたデータを取得し、ＩＰ処理を行う。

　図２８は、ＣＰＵ８３に外部ＲＡＭを接続して、コントロール処理全てを行わせる場合の動作手順を示すシーケンス図である。図２８に示す処理において、前述の図４に示す処理と同一の部分については、共通する説明を省略する。

　図２８に示す処理において、ステップＳ３１のＩＰ処理から、ステップＳ３２のセグメント分割、ステップＳ３３のＦＰデータのＣＰＵ接続外部ＲＡＭへの格納までの処理は、予め定める第７４処理時間ｔ７４以内に行われる。第７４処理時間ｔ７４は、たとえば１０ｍｓである。また、ＩＰ揺らぎの時間は、たとえば３９０ｍｓである。

　図２８に示す処理において、ステップＳ１３１のＦＰヘッダ解析、ステップＳ１３２のフレームＣＲＣチェック処理、ステップＳ１３３のコントロールフレーム処理、ステップＳ１３４のフレームＣＲＣの計算、ステップＳ１３５のフレーム化処理、ステップＳ１３６のＩＰ処理までの処理は、予め定める第７６処理時間ｔ７６以内に行われる。第７６処理時間ｔ７６は、たとえば１０ｍｓである。

　図２８に示すＬＧ処理は、以下のようにして実行される。前述の図３に示す処理と同様にしてステップＳ３１～ステップＳ３６の処理を終了した後、ステップＳ１３１において、ＣＰＵ８３は、ＦＰヘッダ解析処理を行う。次に、ステップＳ１３２において、ＣＰＵ８３は、フレームＣＲＣチェック処理を行う。次に、ステップＳ１３３において、ＣＰＵ８３は、コントロールフレーム処理を行う。

　次に、ステップＳ１３４において、ＣＰＵ８３は、フレームＣＲＣの計算を行う。次に、ステップＳ１３５において、ＣＰＵ８３は、フレーム化処理を行う。次に、ステップＳ１３６において、ＣＰＵ８３は、フレーム化されたデータに対して、ＩＰ処理を行う。

　以上のように図２５および図２７に示す処理では、フレーム化したデータは、第２の３Ｇ回路部８２の内蔵ＲＡＭ経由で、ＣＰＵ８３に渡される。ＣＰＵ８３は、図３～図７ならびに図１８および図１９と同じ２ｍｓの割込みを用いて起動される処理の中で、第２の３Ｇ回路部８２にデータを設定したり、第２の３Ｇ回路部８２からデータを取得したりするアクセスを行う。

　図２７に示す処理では、ＣＰＵ８３でのＦＰヘッダ設定およびコントロールフレーム処理、ならびに第２の３Ｇ回路部８２でのＦＰヘッダ解析およびフレームＣＲＣチェックなどの処理を実現するために、ＣＰＵ８３と第２の３Ｇ回路部８２との間で、ＣＰＵ８３の処理負荷に支配的な要件であるデータの受け渡しが発生する際に、処理時間がかかってしまう。

　これに対して、図２８に示す処理のように、ＣＰＵ８３で全ての処理を実現すれば、ＣＰＵ８３と第２の３Ｇ回路部８２との間のデータの受渡しが無くなり、処理時間も短くて済む。

　このようにＣＰＵ８３に機能を移管することで、ＣＰＵ８３の処理負荷が増加することが考えられる。しかし、コントロールフレームはデータ長が短く、５バイト（byte）程度であるので、ＣＰＵ８３に機能を移管した際に増加する処理負荷は、ＣＰＵ８３と第２の３Ｇ回路部８２とのアクセスを無くしたことで短くなった処理時間で、十分に打ち消すことができる。

　また、第２の３Ｇ回路部８２での処理が無くなったことによって、第２の３Ｇ回路部８２の回路規模の削減につながり、基地局装置２の小型化および省電力化を実現することができる。

　＜第４の実施の形態＞
　図２９は、本発明の第４の実施の形態である基地局装置３の構成を示すブロック図である。本実施の形態における基地局装置３の構成は、前述の図２に示す第１の実施の形態における基地局装置２の構成と類似しているので、図２に示す第１の実施の形態に対応する部分については、同一の参照符を付して、共通する説明を省略する。

　本実施の形態の基地局装置３は、ＲＦ部１１Ａ、ＬＴＥ回路部１３Ａ、システムクロック供給部１６、第１アンテナ１７、第２アンテナ１８、第１の３Ｇ回路部８１、第２の３Ｇ回路部８２、ＣＰＵ８３およびＩＰｓｅｃ専用回路部８４を備えて構成される。

　ＬＴＥ回路部１３Ａ、第１の３Ｇ回路部８１、第２の３Ｇ回路部８２、ＣＰＵ８３およびＩＰｓｅｃ専用回路部８４は、第１の実施の形態における基地局装置２のＬＴＥ回路部１３Ａ、第１の３Ｇ回路部８１、第２の３Ｇ回路部８２、ＣＰＵ８３およびＩＰｓｅｃ専用回路部８４と同一の構成である。第１の３Ｇ回路部８１および第２の３Ｇ回路部８２は、１つの回路として構成されてもよい。

　本実施の形態のＲＦ部１１Ａは、第１ＤＵＰ部２１、第１ＳＷ部２２、第１無線送信部２３、第１無線受信部２４、第１下り無線受信部２５、第２ＤＵＰ部２６、第２ＳＷ部２７、第２無線送信部２８、第２無線受信部２９、第２下り無線受信部３０、合成部９１、第１分配部９２、第２分配部９３、３Ｇ用無線送信部９４、３Ｇ用無線受信部９５および３Ｇ用下り無線受信部９６を備える。本実施の形態のＲＦ部１１Ａは、無線送受信部７１Ａを構成する。

　本実施の形態の基地局装置３は、無線送受信部７１Ａを構成するＲＦ部１１Ａ以外は、前述の第１の実施の形態における基地局装置２と同じ構成である。本実施の形態のＲＦ部１１は、ＤＦＥが無い。

　本実施の形態では、第１アンテナ１７、第２アンテナ１８、第１デュプレクサ（duplexer；略称：ＤＵＰ）部２１、第１ＳＷ部２２、第１無線送信部２３、第１無線受信部２４、第１下り無線受信部２５、第２ＤＵＰ部２６、第２ＳＷ部２７、第２無線送信部２８、第２無線受信部２９、第２下り無線受信部３０、合成部９１、第１分配部９２、第２分配部９３、３Ｇ用無線送信部９４、３Ｇ用無線受信部９５および３Ｇ用下り無線受信部９６を備えて構成される。

　３Ｇ用無線送信部９４は、Ｗ-ＣＤＭＡ方式の拡散変調後の信号をＲＦ信号にアップコンバージョンする。３Ｇ用無線受信部９５は、Ｗ-ＣＤＭＡ方式のＲＦ信号をダウンコンバージョンして、Ａ／Ｄ変換する。３Ｇ用下り無線受信部９６は、Ｗ－ＣＤＭＡ方式の下り周波数のＲＦ信号をダウンコンバージョンして、Ａ／Ｄ変換する。

　合成部９１は、第２無線送信部２８から出力されるＬＴＥ方式のＲＦ信号と、３Ｇ用無線送信部９４から出力されるＷ－ＣＤＭＡ方式のＲＦ信号とを、周波数帯域を重複させること無く、周波数を並べて配置する帯域制限機能を有するアナログフィルタである。第１および第２分配部９２，９３は、ＲＦ信号を、３Ｇ帯域を通過する信号とＬＴＥ帯域を通過する信号とに分離するアナログフィルタである。

　以上のように本実施の形態では、前述の第１の実施の形態と同様に、ＦＰ部５６、３Ｇ用ＩＰ部５８、ＩＰｓｅｃ部５９およびＰＰＰｏＥ部６０が、ＣＰＵ８３とは別の回路として構成されるので、ＭＡＣ－ｈｓ部５４およびＭＡＣ－ｅ部５５を、ユーザデータの導通ではなく、パラメータを取得し、伝送速度の制御などのスケジューリング機能のみを行うように構成することができる。これによって、図２９に示すように、３Ｇ側のユーザデータの通路を回路のみで構成することができるので、ソフトウェア処理の負荷を軽減することができる。

　また、前述の第１の実施の形態ではＤＦＥ部３１を用いて、ディジタルベースバンド周波数帯域で合成または分配を行う構成であるのに対し、本実施の形態では、ＤＦＥ回路部を用いずに、アナログ高周波（ＲＦ）で３Ｇ信号およびＬＴＥ信号の合成または分配を行っている。これによって、ディジタルベースバンド周波数帯域で合成または分配を行う場合に比べて、合成時には誤差の拡大を防ぐことができる。また分配時には、ダウンコンバージョン前に３Ｇ信号とＬＴＥ信号とを分離するので、ダウンコンバージョン時の干渉波の混入および雑音の混入を防ぐことができる。

　本実施の形態では、ＲＦを１系統少なくすることができるという前述の第１～第３の実施の形態における効果は得られないが、それ以外は、前述の第１～第３の実施の形態と同様の効果を達成することができる。

　＜第５の実施の形態＞
　図３０は、本発明の第５の実施の形態である基地局装置４の構成を示すブロック図である。本実施の形態における基地局装置４の構成は、前述の図２９に示す第４の実施の形態における基地局装置３の構成と類似しているので、図２９に示す第４の実施の形態に対応する部分については、同一の参照符を付して、共通する説明を省略する。

　本実施の形態の基地局装置４は、前述の第４の実施の形態の基地局装置３の構成から、ＩＰｓｅｃ専用回路部８４および切替ＳＷ部８５を取り除いた構成である。また本実施の形態では、ＬＴＥ回路部１３Ａの内蔵ＣＰＵ３４ＡのＬＴＥ用ＩＰｓｅｃ部４３と、第２の３Ｇ回路部８２の３Ｇ用ＩＰ部５８とが接続されて構成される。

　本実施の形態によれば、第４の実施の形態と同様の効果を達成することができる。また第４の実施の形態では、３Ｇ用のＩＰｓｅｃ部としてＩＰｓｅｃ専用回路部８４が設けられており、３Ｇ方式におけるＩＰｓｅｃ機能はＩＰｓｅｃ専用回路部８４によって実現されているが、本実施の形態では、ＩＰｓｅｃ専用回路部８４および切替ＳＷ部８５を設けずに、ＬＴＥ用ＩＰｓｅｃ部４３を用いて、３Ｇ方式におけるＩＰｓｅｃ機能を実現している。これによって、基地局装置４の構成を簡略化することができるので、基地局装置４の小型化を実現することができる。

　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

　１，２，３，４　基地局装置、１３，１３Ａ　ＬＴＥ回路部、１５，８３　ＣＰＵ、５６　ＦＰ部、５８　３Ｇ用ＩＰ部、７１，７１Ａ　無線送受信部、８１　第１の３Ｇ回路部、８２　第２の３Ｇ回路部。

Claims (5)

1. 　通信端末装置と無線通信可能な基地局装置であって、
   　前記通信端末装置と通信するための通信処理を行う通信処理手段と、
   　前記通信処理手段による通信処理で取扱われるデータが一時的に記憶される外部記憶手段に対して、前記データの読出しおよび格納の少なくとも一方を行い、前記通信処理手段との間で前記データの授受を行うデータ授受手段とを備え、
   　前記データ授受手段は、ソフトウェアプログラムによって実現されることを特徴とする基地局装置。
2. 　前記通信処理は、異なる処理単位を有する複数の処理を含み、
   　前記データ授受手段は、前記通信処理手段から与えられる割込み信号に基づいて起動し、
   　前記割込み信号は、前記複数の処理で共通化されていることを特徴とする請求項１に記載の基地局装置。
3. 　前記通信処理は、フレームプロトコルのフレーム化処理を含むことを特徴とする請求項１に記載の基地局装置。
4. 　前記通信端末装置との間で、互いに異なる第１および第２の通信方式で無線通信可能であり、
   　前記通信処理手段は、
   　　前記第１の通信方式で前記通信端末装置と通信するための通信処理を行う第１の通信処理手段と、
   　　前記第２の通信方式で前記通信端末装置と通信するための通信処理を行う第２の通信処理手段とを含むことを特徴とする請求項１に記載の基地局装置。
5. 　請求項１～４のいずれか１つに記載の基地局装置と、前記基地局装置と無線通信可能な通信端末装置とを備えることを特徴とする通信システム。

Images