<前提技術>
本発明の基地局装置を説明する前に、本発明の前提技術となる基地局装置を説明する。図1は、前提技術の基地局装置1の構成を示すブロック図である。基地局装置1は、高周波(Radio Frequency;略称:RF)部11、ディジタルフロントエンド(Digital Front End;略称:DFE)回路部12、LTE回路部13、3G回路部14、CPU(Central Processing Unit)15、システムクロック供給部16、第1アンテナ17および第2アンテナ18を備えて構成される。
RF部11は、第1デュプレクサ(duplexer;略称:DUP)部21、第1スイッチ(略称:SW)部22、第1無線送信部23、第1無線受信部24、第1下り無線受信部25、第2デュプレクサ(略称:DUP)部26、第2スイッチ(略称:SW)部27、第2無線送信部28、第2無線受信部29および第2下り無線受信部30を備える。
DFE回路部12は、第1DFE部31および第2DFE部32を備える。DFE回路部12は、フィールドプログラマブルゲートアレイ(Field Programmable Gate Array;略称:FPGA)、または特定用途向け集積回路(application specific integrated circuits;略称:ASIC)などに実装される。
LTE回路部13は、内蔵ディジタルシグナルプロセッサ(Digital Signal Processor;略称:DSP)/L1エンジン(Engine)部33および内蔵CPU34を備える。内蔵DSP/L1エンジン部33は、直交周波数分割多重アクセス(Orthogonal Frequency Division Multiple Access;略称:OFDMA)部35、LTE用チャネルコーディング部36、単一波周波数分割多重アクセス(Single Carrier-Frequency Division Multiple Access;略称:SC−FDMA)部37、LTE用チャネルデコーディング部38およびLTE用無線パラメータ取得部39を備える。
内蔵CPU34は、無線リンク制御(Radio Link Control;略称:RLC)/メディアアクセス制御(Medium Access Control;略称:MAC)部40、パケットデータ収束プロトコル(Packet Data Convergence Protocol;略称:PDCP)/ユーザプレーン用汎用パケット無線サービストンネリングプロトコル(General Packet Radio Service Tunneling Protocol-User;略称:GTP−U)部41、LTE用インターネットプロトコル(Internet Protocol;略称:IP)処理部(以下、単に「IP部」という場合がある)42、LTE用インターネットプロトコルセキュリティ(IP Security;略称:IPsec)部43、LTE用アプリケーション(application;略称:AP)部44、LTE用プラットフォーム(platform;略称:PF)部45、ネットワークパラメータ取得部46、データオフロード部48およびシステムクロック補正部49を備える。
3G回路部14は、拡散変調部50、3G用チャネルコーディング部51、逆拡散復調部52、3G用チャネルデコーディング部53を備える。
CPU15は、高速下り回線パケットアクセス(High Speed Downlink Packet Access;略称:HSDPA)用メディアアクセス制御(Medium Access Control-HSDPA;略称:MAC−hs)部54、エンハンストアップリンク(Enhanced Uplink;略称:EUL)用メディアアクセス制御(Medium Access Control-EUL;略称:MAC−e)部55、フレームプロトコル(Frame Protocol;略称:FP)処理部(以下、単に「FP部」という場合がある)56、3G用無線パラメータ取得部57、3G用IP部58、3G用IPsec部59、イーサネット(登録商標)経由ポイントツーポイントプロトコル(Point to Point Protocol over Ethernet(登録商標);略称:PPPoE)部60、3G用AP部61および3G用PF部62を備える。
RF部11とDFE回路部12とは、無線送受信部71を構成する。無線送受信部71は、送信するべきベースバンド送信信号を無線周波数信号に変換する。また無線送受信部71は、受信した受信無線周波数信号を受信ベースバンド信号に変換する。無線送受信部71は、FPGAまたはASICに実装した回路およびRF部品によって構成される。
LTE回路部13のうち、内蔵DSP/L1エンジン部33と、内蔵CPU34のRLC/MAC部40およびPDCP/GTP−U部41とは、LTE用ベースバンド部72を構成する。LTE用ベースバンド部72は、LTE用のベースバンド部として機能する。
LTE回路部13のうち、内蔵CPU34のLTE用AP部44、LTE用PF部45およびネットワークパラメータ取得部46は、発展型基地局(Evolved Node Base Station;略称:eNB)制御部73を構成する。eNB制御部73は、LTE方式の移動体通信システムにおける基地局装置であるeNBとして機能する部位を制御し、LTE方式に対応する機能(以下「LTE側機能」という場合がある)に関する呼処理、呼処理監視、回線設定および管理、保守監視、ならびに状態管理などを行う。
3G回路部14と、CPU15のMAC−hs部54、MAC−e部55、FP部56および3G用無線パラメータ取得部57とは、3G用ベースバンド部74を構成する。3G用ベースバンド部74は、W−CDMA用のベースバンド部として機能する。
CPU15の3G用AP部61および3G用PF部62は、NB制御部75を構成する。NB制御部75は、3G方式の移動体通信システムにおける基地局装置であるNode B(以下「NB」という場合がある)として機能する部位を制御し、3G方式に対応する機能(以下「3G側機能」という場合がある)に関する呼制御、呼処理監視、回線設定および管理、保守監視、ならびに状態管理などを行う。
LTE回路部13の内蔵CPU34のLTE用IP部42およびLTE用IPsec部43と、CPU15の3G用IP部58、3G用IPsec部59およびPPPoE部60とは、有線側終端部76を構成する。有線側終端部76は、イーサネット(Ethernet:登録商標)およびIPの信号を終端する。また有線側終端部76は、IPsec機能、オペレーションシステム(operation system;略称:OPS)、AP、PF、コアネットワークなどの上位装置などからの緊急(emergency;略称:EM)信号受信時の装置リセット機能に対応している。
LTE回路部13の内蔵CPU34のシステムクロック補正部49は、システムクロック補正部49に接続されるシステムクロック供給部16とともに、クロック部77を構成する。クロック部77は、無線送受信部71、LTE用ベースバンド部72および3G用ベースバンド部74などで使用される基準クロック信号を生成するために、全地球測位システム(Global Positioning System;略称:GPS)またはネットワークタイムプロトコル(Network Time Protocol;略称:NTP)サーバなどを用いた補正方式を導入し、高安定な基準タイミングを生成している。
RF部71の第1DUP部21は、第1アンテナ17に接続されている。第1DUP部21は、送信信号の送信と受信信号の受信とを1つのアンテナ、具体的には第1アンテナ17によって実現するためのアンテナ共用器である。第1DUP部21は、予め定める周波数帯域のうち、送信に用いられる周波数帯域の信号のみを通過させる送信フィルタと、受信に用いられる周波数帯域の信号のみを通過させる受信フィルタとを備える。
第1SW部22は、第1無線送信部23から出力される下りユーザデータのRF信号の送信処理と、第1下り無線受信部25による下り周波数帯域のRF信号の受信処理とを切替える。
第1無線送信部23は、第1DFE部31から与えられる信号に基づいて、下りユーザデータのRF信号を生成し、生成したRF信号を、第1SW部22、第1DUP部21および第1アンテナ17を介して送信する。
第1無線受信部24は、第1アンテナ17を介して、第1DUP部21から与えられる受信信号を受信し、第1DFE部31に与える。
第1下り無線受信部25は、第1アンテナ17を介して受信され、第1DUP部21から与えられる受信信号に基づいて、下り周波数帯域のRF信号を生成し、生成したRF信号を第1DFE部31に与える。
RF部11の第2DUP部26は、第2アンテナ18に接続されている。第2DUP部26は、送信信号の送信と受信信号の受信とを1つのアンテナ、具体的には第2アンテナ18によって実現するためのアンテナ共用器である。第2DUP部26は、予め定める周波数帯域のうち、送信に用いられる周波数帯域の信号のみを通過させる送信フィルタと、受信に用いられる周波数帯域の信号のみを通過させる受信フィルタとを備える。
第2SW部27は、第2無線送信部28から出力される下りユーザデータのRF信号の送信処理と、第2下り無線受信部30による下り周波数帯域のRF信号の受信処理とを切替える。
第2無線送信部28は、第2DFE部32から与えられる信号に基づいて、下りユーザデータのRF信号を生成し、生成したRF信号を、第2SW部27、第2DUP部26および第2アンテナ18を介して送信する。
第2無線受信部29は、第2アンテナ18を介して、第2DUP部26から与えられる受信信号を受信し、第2DFE部32に与える。
第2下り無線受信部30は、第2アンテナ18を介して受信され、第2DUP部26から与えられる受信信号に基づいて、下り周波数帯域のRF信号を生成し、生成したRF信号を第2DFE部32に与える。
DFE回路部12の第1DFE部31および第2DFE部32は、有限インパルス応答(Finite Impulse Response Filter;略称:FIR)フィルタなどのディジタルフィルタによって実現される。第2DFE部32は、ベースバンド信号の周波数帯域で、3G方式に対応する信号(以下「3G信号」という場合がある)およびLTE方式に対応する信号(以下「LTE信号」という場合がある)の帯域制限を行う。
第1DFE部31は、送信処理では、高周波になっても、3G信号とLTE信号とに周波数分離ができた状態にして、3G信号およびLET信号をそれぞれ取り出す。第1DFE部31は、受信処理では、高周波で3G信号領域とLTE信号領域とを含む広帯域の信号を、RF部11の第2無線受信部29でベースバンド領域にダウンコンバージョンして得られた信号に対して、ディジタルフィルタで3G信号帯域とLTE信号帯域とを分離する処理を施して、3G信号およびLET信号をそれぞれ取り出す。
第1DFE部31および第2DFE部32は、LTE回路部13の内蔵DSP/L1エンジン部33のOFDMA部35、SC−FDMA部37およびLTE用無線パラメータ取得部39にそれぞれ接続されている。また第2DFE部32は、3G回路部14の拡散変調部50および逆拡散復調部52、ならびにCPU15の3G用無線パラメータ取得部57に接続されている。
内蔵DSP/L1 エンジン部33の内蔵DSPとは、LTE回路部13に内蔵されたディジタルシグナルプロセッサ(Digital Signal Processor)である。DSPは、ソフトウェアプログラム(以下、単に「ソフトウェア」という場合がある)を搭載し、ディジタル信号処理に適した処理を実行することができる。L1 Engineとは、以下の参考文献1〜3において定義されるレイヤ1(Layer1)機能を処理するコプロセッサである。
参考文献1:3GPP TS36.211 V10.1.0
参考文献2:3GPP TS36.212 V10.1.0
参考文献3:3GPP TS36.213 V10.1.0
OFDMA部35は、OFDMAのための変調処理を行う。OFDMA部35は、主に参考文献1,3で定義された変調機能を有する。LTE用チャネルコーディング部36は、チャネル符号化、具体的には、誤り訂正符号化を行う。SC−FDMA部37は、SC−FDMAのための復調処理を行う。SC−FDMA部37は、主に参考文献1,3で定義された復調機能を有する。LTE用チャネルデコーディング部38は、受信チャネルの復号化を行う。
LTE用無線パラメータ取得部39は、第1および第2アンテナ17,18の少なくともいずれか一方のアンテナから取得し、第1下り無線受信部25および第2下り無線受信部30によってダウンコンバージョンした下りデータの振幅強度または電力強度を測定する。またLTE用無線パラメータ取得部39は、データを復調および復号し、報知情報などの内容を解析することによって、隣接基地局からの電界強度などの、3G方式およびLTE方式の両方の周辺セルの環境情報を取得する。
内蔵CPU34は、LTE回路部13に内蔵されたCPUである。内蔵CPU34は、ソフトウェアプログラムを搭載し、このソフトウェアプログラムを実行することができる。RLC/MAC部40は、無線リンク制御(RLC)およびメディアアクセス制御(MAC)を行う。PDCP/GTP−U部41は、PDCP処理およびGTP−U処理を行う。
LTE用IP部42は、LTE信号に対してIP処理を行う。IP処理については後述する。LTE用IP部42は、LTE信号に対してIP処理を行って生成したデータをLTE用IPsec部43に与える。
LTE用IPsec部43は、LTE用IP部42から与えられたデータを暗号化するセキュリティ機能を有する。LTE用IPsec部43は、LTE回路部13内に内蔵された専用のコプロセッサを用いて、前記セキュリティ機能を実現する。これによって、ソフトウェア処理のみでは高い周波数を必要とするCPUコアの動作周波数を低く抑えることができるので、消費電力を低く抑えることができる。LTE用IPsec部43は、暗号化したデータを、CPU15のPPPoE部60に与える。
LTE用AP部44は、基地局装置1のLTE側機能を制御するアプリケーション機能を有する。LTE用PF部45は、基地局装置1のLTE側機能を制御するプラットフォーム機能を有する。
ネットワークパラメータ取得部46は、基地局装置1と、移動管理エンティティ(Mobility Management Entity;略称:MME)およびサービングゲートウェイ(Serving Gateway;略称:SGW)などの基地局上位装置とのインタフェースよりも上位側のネットワーク情報を取得する機能を有する。
データオフロード部48は、データオフロード機能を有する。データオフロード機能とは、データを伝送するときに、通常の携帯電話網を経由せずに、インターネット回線を利用することによって、トラヒックの負荷を軽減する機能である。データオフロード機能は、全てソフトウェアで実現する構成とするので、リモートアップグレードによるソフトウェアの更新によって、機能を追加または削減することができる。
システムクロック供給部16は、電圧制御発振器(Voltage Controlled Xtal Oscillator;略称:VCXO)および温度補償型水晶発振器(Temperature Compensated Xtal Oscillator;略称:TCXO)などの、電圧制御で周波数を変更することができるクロック発信源である。システムクロック補正部49は、GPSまたはNTPサーバなどから得た精確な時刻情報が表す時刻と、システムクロック供給部16から出力される時刻情報が表す時刻とを比較し、両者の時刻が、ある一定の差分を超えている場合に、システムクロック供給部16の電圧制御を行い、精確な時刻情報になるようにクロック周波数を補正する。
CPU15のMAC−hs部54は、HSDPAを行うときに必要なレイヤ2のMACスケジューリング機能を有する。HSDPAは、W−CDMA方式の下り方向のデータ伝送速度を高めた方式である。MAC−e部55は、EULを行うときに必要なレイヤ2のMACスケジューリング機能を有する。EULは、高速上り回線パケットアクセス(High Speed Uplink Packet Access;略称:HSUPA)とも呼ばれ、W−CDMA方式の上り方向のデータ伝送速度を高めた方式である。HSDPAおよびEULは、第3.5世代(3.5th generation;略称:3.5G)の通信方式である。本実施の形態では、特に断らない限り、3G方式は、3.5G方式を含むものとする。
FP部56は、FP終端処理を行う。FP部56は、FP終端処理として、主に以下の参考文献4,5で定義されたFPフォーマットのフレーミングを行う機能、具体的にはFPフォーマットを作成する機能およびFPフォーマットを解除する機能を有する。図1では、FP部56をCPU15に設けて、FP終端処理をCPU15によるソフトウェア処理で実現するように構成しているが、FP部56を3G回路部14に設けて、FP終端処理を3G回路部14で行ってもよい。
参考文献4:3GPP TS25.427 V10.0.1
参考文献5:3GPP TS25.435 V10.1.0
3G用無線パラメータ取得部57は、第2アンテナ18から取得した下りデータの振幅強度または電力強度を測定し、またデータを復調および復号し、報知情報の内容を解析することによって、隣接基地局からの電界強度などの3G方式の周辺セルの環境情報を取得する。図1では、アンテナ1本、具体的には第2アンテナ18からのデータを3G用無線パラメータ取得部57に入力して解析するように構成しているが、LTE側と同様に、第1アンテナ17からのデータも3G用無線パラメータ取得部57に入力して、アンテナ2本からのデータを解析するように構成してもよい。これによって、ダイバーシチ効果が得られ、より正確に周辺セルの環境情報を得ることができる。
3G用IP部58は、レイヤ3のIPフレームデータの処理(以下「フレーミング」という場合がある)を行う機能を有する。3G用IP部58は、IPフレームデータを3G用IPsec部59に与える。
3G用IPsec部59は、3G用IP部58から与えられたIPフレームデータを暗号化するセキュリティ機能を有する。3G用IPsec部59は、CPU15に内蔵の専用コプロセッサを用いて、前記セキュリティ機能を実現する。これによって、ソフトウェア処理のみでは高い周波数を必要とするCPUコアの動作周波数を低く抑えることができるので、消費電力を低く抑えることができる。3G用IPsec部59は、暗号化したIPフレームデータを、PPPoE部60に与える。
PPPoE部60は、LTE用IPsec部43から与えられたデータと、3G用IPsec部59から与えられたデータとに対して、PPPoEプロトコルに対応した処理を行う。PPPoE部60は、LTE側のインタフェースであるS1インタフェースを介して、MMEおよびSGWと接続される。またPPPoE部60は、3G側のインタフェースであるIubインタフェースまたはIuhインタフェースを介して、基地局制御装置(Radio Network Controller;略称:RNC)と接続される。
3G用AP部61は、基地局装置1の3G側機能を制御するアプリケーション機能を有する。3G用PF部62は、基地局装置1の3G側機能を制御するプラットフォーム機能を有する。
3G回路部14は、3G用大規模集積回路(Large Scale Integration;略称:LSI;以下「3G−LSI」という場合がある)で構成される。3G−LSIは、たとえばFPGAまたはASICによって実現される。
3G回路部14の拡散変調部50は、拡散変調処理を行う。3G用チャネルコーディング部51は、チャネル符号化、具体的には誤り訂正符号化を行う。逆拡散復調部52は、逆拡散によって復調する逆拡散復調処理を行う。3G用チャネルデコーディング部53は、受信チャネルの復号化を行う。
拡散変調部50および逆拡散復調部52は、主に以下の参考文献6〜8で定義される機能を有する。3G用チャネルコーディング部51および3G用チャネルデコーティング部53は、主に以下の参考文献9で定義される機能を有する。
参考文献6:3GPP TS25.211
参考文献7:3GPP TS25.213
参考文献8:3GPP TS25.214
参考文献9:3GPP TS25.212
図1に示す基地局装置1は、3G方式、具体的にはW−CDMA方式と、LTE方式との両方に対応する共用基地局装置(以下「デュアル基地局装置」という場合がある)である。
図1に示す基地局装置1において、3G方式に対応する機能を有する部位(以下「3G側機能部位」という場合がある)は、第2アンテナ18、RF部11の第2DUP部26、第2SW部27、第2無線送信部28、第2無線受信部29および第2下り無線受信部30、DFE回路部12の第2DFE部32、3G回路部14のW-CDMA方式の拡散変調部50、3G用チャネルコーディング部51、逆拡散復調部52および3G用チャネルデコーディング部53、CPU15のMAC−hs部54、MAC−e部55、FP部56、3G用無線パラメータ取得部57、3G用IP部58、3G用IPsec部59、PPPoE部60、3G用AP部61および3G用PF部62を備えて構成される。
LTE方式に対応する機能を有する部位(以下「LTE側機能部位」という場合がある)は、第1アンテナ17、RF部11の第1DUP部21、第1SW部22、第1無線送信部23、第1無線受信部24、第1下り無線受信部25、DFE回路部12の第1DFE部31、LTE回路部13を構成するOFDMA部35、LTE用チャネルコーディング部36、SC−FDMA部37、LTE用チャネルデコーディング部38、LTE用無線パラメータ取得部39、RLC/MAC部40、PDCP/GTP−U部41、LTE用IP部42、LTE用IPsec部43、LTE用AP部44、LTE用PF部45、ネットワークパラメータ取得部46、データオフロード部48およびシステムクロック補正部49を備えて構成される。
以上のように図1に示す基地局装置1では、DFE回路部12によって、ディジタルベースバンド領域で、異なる方式の信号の帯域を並べたり、切り離したりする。
高周波(RF)の処理としては、本来、LTE方式で2系統、3G方式で1系統の合計3系統が必要であるが、図1に示す基地局装置1では前述のようにディジタルベースバンド領域で処理するので、処理に必要な系統を2系統で済ませることができる。
このように高周波(RF)の処理系統の数を減らすことによって、RF部11において消費する電力、たとえばアンプなどの消費電力を低減することができる。また、基地局装置1の小型化および低価格化も実現することができる。
図1において、各機能部位同士をつないだ線は、主にデータ信号線を示している。LTE用AP部44、LTE用PF部45、3G用AP部61および3G用PF部62は、制御すべき各機能に接続されるはずであるが、信号線の図示を省略している。ただし、3G用PF部62とLTE用PF部45とを接続する信号線は、CSフォールバックなどの3G側機能とLTE側機能との連携動作に関わる機能を実現するための信号線であるので、省略していない。
また図1に示す基地局装置1では、LTE回路部13は、内蔵DSPおよび内蔵CPU34などのソフトウェア処理を実装できるような柔軟な構成である。したがって、LTE回路部13をLSI化、たとえばASIC化することによって、仕様変更に柔軟に対応できる状態を持ちつつ、消費電力の低減、小型化および低価格化を実現することができる。3G回路部14も同様に、LSI化、たとえばASIC化することによって、消費電力の低減、小型化および低価格化を実現することができる。
また図1に示す基地局装置1では、3G方式用のRF1系統と、LTE方式用のRF2系統との合計3系統のRF系統が必要なところを、FPGAまたはASICなどに実装されるDFE回路部12に、DFE(Digital Front End)機能を実装することによって、2系統にすることができる。これによって、装置価格の低減、低消費電力および装置の小型化を実現することができる。
DFEは、3G/LTE帯域のディジタル分離/結合技術である。送受信信号に対して、3G方式およびLTE方式の帯域振り分けならびに結合を適応的に行うことで、前述のようにRF2系統のうち1系統を3G方式およびLTE方式で共用化することができる。
図1に示す基地局装置1は、演算処理に適したLTE回路部13内の内蔵DSPと、同じくLTE回路部13に実装されたL1 Engine(FFT、DFT、LLR、巡回冗長検査(Cyclic Redundancy Checksum;略称:CRC)、ターボ(Turbo)/ビタビ(Viterbi)デコーダ(decoder)などのレイヤ1機能のコプロセッサ)に、OFDMA、SC−FDMA、チャネルコーディング、チャネルデコーディング、無線パラメータ取得機能などを実装することで実現することができる。無線パラメータ取得機能は、3G側機能およびLTE側機能の両方のサービス休止中にLTE回路で受信処理を行う機能である。
またLTE回路部13に内蔵した内蔵CPU34に、システムクロック補正機能を実装することで、NTPサーバ補正方式による基地局生成クロックパルスの揺らぎ低減を行い、基準発振器の低価格化と、周波数精度信頼性を実現することができる。システムクロック供給機能としては、安価な基準発振器であるTCXOまたはVCXOを採用することができる。これによって、装置コストの低減を実現することができる。
また、CPU15またはLTE回路部13の内蔵CPU34に、ホームゲートウェイ接続機能を設けることによって、家庭用電気機器と基地局装置1とを連携させることができるようになる。
また、図1に示す基地局装置1では、LTE側機能の主要機能と3G側機能の主要機能とが、ハードウェアレベルで独立している。具体的に述べると、LTE側機能の主要機能を担うLTE回路部13と、3G側機能の主要機能を担う3G用回路部14とが、独立して設けられている。これによって、LTE方式および3G方式のうちの一方の通信方式の機能を容易に停止させることができる。
図1に示す基地局装置1では、3G側のユーザデータの通路であるFP部56、3G用IP部58、3G用IPsec部59およびPPPoE部60が、CPU15によるソフトウェア処理によって実現されているので、CPU15において、ソフトウェア処理の負荷が過大なものとなるおそれがある。そこで本発明の基地局装置では、以下に示す各実施の形態の構成を採用している。
<第1の実施の形態>
図2は、本発明の第1の実施の形態である基地局装置2の構成を示すブロック図である。本実施の形態における基地局装置2の構成は、前述の図1に示す前提技術の基地局装置1の構成と類似しているので、対応する部分については、同一の参照符を付して、共通する説明を省略する。
本実施の形態の基地局装置2は、RF部11、DFE回路部12、LTE回路部13A、システムクロック供給部16、第1アンテナ17、第2アンテナ18、第1の3G回路部81、第2の3G回路部82、CPU83およびIPsec専用回路部84を備えて構成される。
RF部11およびDFE回路部12は、前提技術における基地局装置1のRF部11およびDFE回路部12と同一の構成である。第1の3G回路部81は、前提技術における基地局装置1の3G回路部14と同一の構成である。LTE回路部13Aは、前提技術における基地局装置1のLTE回路部13からシステムクロック補正部49を除いた構成である。
FP部56、3G用IP部58、3G用IPsec部59およびPPPoE部60は、前述の前提技術では、図1に示すようにCPU15によって実現されるが、本実施の形態では、ハードウェア回路である第2の3G回路部82およびIPsec専用回路部84によって実現される。つまり、本実施の形態では、FP部56、3G用IP部58、IPsec部59およびPPPoE部60は、CPU83とは別の回路として構成される。
第2の3G回路部82は、FP部56、3G用IP部58、PPPoE部60および切替スイッチ(略称:SW)部85を備える。第1の3G回路部81および第2の3G回路部82は、1つの回路として構成されてもよい。IPsec専用回路部84は、3G用IPsec部59を備える。切替SW部85は、PPPoE部60の接続先を、IPsec専用回路部84の3G用IPsec部59、またはLTE回路部13Aの内蔵CPU34AのLTE用IPsec部43に切替える。第2の3G回路部82およびIPsec専用回路部84は、FPGAまたはLSIなどのASICなどの回路によって実現される。
本実施の形態では、CPU83は、MAC−hs部54、MAC−e部55、3G用無線パラメータ取得部57、3G用AP部61、3G用PF部62およびシステムクロック補正部49を備える。
RF部11とDFE回路部12とは、無線送受信部71を構成する。LTE回路部13Aの内蔵DSP/L1エンジン部33と、内蔵CPU34AのRLC/MAC部40およびPDCP/GTP−U部41とは、LTE用ベースバンド部72を構成する。LTE用ベースバンド部72は、前述の参考文献1〜3などで定義されたLTE方式のIFFTおよびFFT、チャネルコーディングおよびチャネルデコーディングのデータ処理、多入力多出力(Multiple Input Multiple Output;略称:MIMO)処理、ならびにスケジューリング処理などを行う。
内蔵CPU34AのLTE用AP部44、LTE用PF部45およびネットワークパラメータ取得部46は、eNB制御部73を構成する。第1の3G回路部81と、CPU83のMAC−hs部54、MAC−e部55および3G用無線パラメータ取得部57と、第2の3G回路部82のFP部56とは、3G用ベースバンド部74Aを構成する。3G用ベースバンド部74Aは、参考文献6〜9などで定義されたW−CDMA方式のベースバンド信号処理を行う。
CPU83の3G用AP部61および3G用PF部62は、NB制御部75を構成する。LTE回路部13AのLTE用IP部42およびLTE用IPsec部43と、第2の3G回路部82の3G用IP部58、PPPoE部60および切替SW部85と、IPsec専用回路部84の3G用IPsec部59とは、有線側終端部76Aを構成する。CPU83のシステムクロック補正部49と、システムクロック補正部49に接続されるシステムクロック供給部16とは、クロック部77Aを構成する。
本実施の形態において、LTE側機能部位の構成は、システムクロック補正部49が前述の前提技術におけるLTE回路部13からCPU83に移動されたこと以外は、前述の図1に示す前提技術における構成と同一である。
3G側機能部位の構成は、前述の図1に示す基地局装置1における構成と異なる。具体的には、3G側機能部位は、第2アンテナ18と、RF部11の第2DUP部26、第2SW部27、第2無線送信部28、第2無線受信部29および第2下り無線受信部30と、DFE回路部12の第2DFE部32と、第1の3G回路部81のW-CDMA方式の拡散変調部50、3G用チャネルコーディング部51、逆拡散復調部52および3G用チャネルデコーディング部53と、第2の3G回路部82のFP部56、3G用IP部58、3G用IPsec部59、PPPoE部60および切替SW部85と、CPU83のMAC−hs部54、MAC−e部55、3G用無線パラメータ取得部57、3G用AP部61、3G用PF部62およびシステムクロック補正部49とを備えて構成される。
本実施の形態の基地局装置2では、3G用のIPsec部として、IPsec専用回路部84が設けられており、3G方式におけるIPsec機能は、IPsec専用回路部84によって実現されている。これに限定されず、本発明の他の実施の形態では、IPsec専用回路部84および切替SW部85を設けずに、LTE用IPsec部43を用いて、3G方式におけるIPsec機能を実現してもよい。この場合、第2の3G回路部82のIP部58は、LTE回路部13Aの内蔵CPU34AのLTE用IPsec部43に接続される。またLTE用IPsec部43は、直接、第2の3G回路部82のPPPoE部60に接続される。
以上のように本実施の形態では、FP部56、3G用IP部58、IPsec部59およびPPPoE部60は、ハードウェア回路によって実現される。これによって、MAC−hs部54およびMAC−e部55を、ユーザデータの導通は行わず、パラメータを取得して、伝送速度の制御などのスケジューリング機能のみを行うように構成することができる。したがって、図2に示すように、3G側のユーザデータの通信路をハードウェア回路のみで構成することができるので、ソフトウェア処理の負荷を軽減することができる。また本実施の形態では、前述の前提技術と同様の効果を達成することができる。
このように本実施の形態の基地局装置2では、3G側のユーザデータの通信路がハードウェア回路で構成されているので、3G方式の各種機能は、CPU83におけるソフトウェア処理と、第2の3G回路部82におけるハードウェア処理とに分担される。
この場合に、大量のデータを一時的に格納する外部記憶装置へのアクセスを、ハードウェア処理側、すなわち第2の3G回路部82に行わせる構成にすると、アクセスの競合を防止するための調停機能を、ハードウェア回路である第2の3G回路部82に搭載することが必要となる。
このように調停機能をハードウェア回路に搭載すると、ハードウェア回路の回路規模が大きくなり、消費電力が増大するので、基地局装置2を小型化することが困難になるという問題がある。
そこで、本実施の形態では、CPU83に、外部記憶装置として外部RAMを接続し、3G方式の各種の処理機能を、以下のようにCPU83および第2の3G回路部82に分担させている。本実施の形態では、3G方式として、W−CDMA方式を採用している。
まず、第2の3G回路部82に外部RAMを接続した場合について説明する。図3は、第2の3G回路部82に外部RAMを接続した場合のW−CDMA方式のFP処理における下りレガシー(Legacy;略称:LG)処理の動作手順を示すシーケンス図である。以下では、第2の3G回路部82に接続された外部RAMを、「第2の3G回路接続外部RAM」という場合がある。
図3では、下りLG処理として、前述の参考文献4,5に記載されるHSDPAおよびEUL以外のFPデータ処理の動作手順を示している。図3では、FPデータ処理のうち、コントロールフレーム(Control Frame)の処理については記載を省略している。図3において、一方方向の矢印の向きは、データが送信される方向を示している。
図3において、ステップS11のIP処理から、ステップS12のポインタキューの格納、ステップS13のセグメントの分割、ステップS14のFPデータの第2の3G回路接続外部RAMへの格納までの処理は、予め定める第1処理時間t1以内に行われる。第1処理時間t1は、可及的に短い方が好ましく、ステップS11〜ステップS14の処理は、それぞれ、即時に、換言すれば、可及的速やかに行われる。第1処理時間t1は、たとえば1msである。また、IP揺らぎの時間は、たとえば390msである。
図3において、ステップS15のFPヘッダ解析、ステップS16のFPヘッダ情報の内蔵プロセッサレジスタへの格納、ステップS17のFPヘッダ情報管理処理までの処理は、予め定める第2処理時間t2以内に行われる。第2処理時間t2は、たとえば10msである。
図3において、ステップS18の外部RAM格納FP処理の先頭アドレスの抽出処理、ステップS19のユーザ数分のアドレス情報の内蔵プロセッサレジスタへの格納、ステップS20のFPペイロード処理、ステップS21のCHC_LG処理部への設定処理までの処理は、予め定める第3処理時間t3以内に行われる。第3処理時間t3は、たとえば10msである。ステップS21のCHC_LG部への設定処理には、CHC_LG処理そのものは含まれない。
以下では、前述の図2に示す第2の3G回路部82を「第2の3G回路」といい、第1の3G回路部81を「第1の3G回路」という場合がある。また第2の3G回路部82の図2に示す構成、すなわちFP部56、3G用IP部58、PPPoE部60および切替SW部85をまとめて、「第2の3G回路部82の主回路」という場合がある。
また第1の3G回路部81の図2に示す構成、すなわち拡散変調部50、3G用チャネルコーディング部51、逆拡散復調部52および3G用チャネルデコーディング部53をまとめて、「第1の3G回路部81の主回路」という場合がある。第1の3G回路部81の主回路は、第1の3G回路部81において、チャネルコーディング、チャネルデコーディング、変調および復調を行う機能を実現する回路である。
また図3に示す「FP部」は、図2に示す第2の3G回路部82のFP部56のことである。第2の3G回路部82のFP部56は、第2の3G回路部82の内部でのFP処理に関する機能部位である。
第2の3G回路部82のFP部56において、ステップS15のFPヘッダ解析処理およびステップS20のFPペイロード処理は、それぞれ、ユーザ毎に個別に存在する10ms周期のパルス信号、または2チャネル(channel;略称:CH)分存在するSCCPCHの1CH目および2CH目の少なくともいずれか一方に同期したパルス信号をトリガとして起動する。
図3に示す「IP部」は、図2に示す第2の3G回路部82の3G用IP部58のことである。第2の3G回路部82の3G用IP部58は、第2の3G回路部82の内部でのIP処理に関する機能部位であり、IPヘッダのフレーム解析などを行う。
図3に示す「IP部I/F用FIFO」は、図2に示す第2の3G回路部82の内部で、IP部からFP部へデータを受け渡すときの中継を行うFIFO(First-In First-Out)回路のことである。IP部I/F用FIFOは、図2では記載を省略しているが、第2の3G回路部82の内部に設けられる。
図3に示す「第2の3G回路接続外部RAM」は、図2に示す第2の3G回路部82に接続された外部RAMである。図3では、理解を容易にするために、第2の3G回路接続外部RAMを、第2の3G回路部82に含まれるように記載しているが、実際には、第2の3G回路接続外部RAMは、第2の3G回路部82の外部に設けられる。第2の3G回路接続外部RAMは、たとえばSDRAM(Synchronous Dynamic Random Access Memory)またはDDR−RAM(Double Data Rate-Random Access Memory)によって実現される。
図3に示す「内蔵プロセッサ」は、第1の3G回路部81の内部に設けられたプロセッサである。また「内蔵プロセッサレジスタ」は、内蔵プロセッサにアクセスするためのパラメータの設定およびパラメータの取得などを行うレジスタである。内蔵プロセッサおよび内蔵プロセッサレジスタは、図2では記載を省略しているが、第1の3G回路部81の内部に設けられる。
図3に示す下りLG処理は、以下のようにして実行される。ステップS11において、第2の3G回路部82の3G用IP部58は、IP処理を行う。IP処理は、IPヘッダなどの情報を解析して、ヘッダを除去し、内容、具体的にはFPデータを取出して、取出したFPデータを、IP部I/F用FIFOを経由して、FP部56へ与える処理である。
次に、ステップS12において、IP部I/F用FIFOは、ポインタキューの格納処理を行う。ポインタキューの格納処理は、IP部58において処理された後のデータをキューとしてFIFOに積み上げる処理である。IP部I/F用FIFOは、たとえば100Mbpsのフルレートで、3G用IP部58とFP部56とに接続されるようになっている。
次に、ステップS13において、第2の3G回路部82のFP部56は、セグメントの分割処理を行う。セグメントの分割処理は、FPデータを、HSDPA、レガシー、コントロールフレーム(Control Frame)の種別に分割する処理である。セグメントの分割処理は、具体的には、後述する図9に示すように、FPデータを、チャネル(channel)毎、ユーザ(user)毎に分ける処理である。図9では、「セグメント番号」、「チャネル種別」、「ユーザ名」、「サービス種別」、「使用領域(byte)」を示している。
次に、ステップS14において、第2の3G回路部82のFP部56は、第2の3G回路接続外部RAMに、FPデータにセグメント数およびIP揺らぎ分を積算した分のFPデータを格納する。
次に、第2の3G回路部82のFP部56は、ステップS15において、FPヘッダ解析処理を行う。FPヘッダ解析処理は、前述の参考文献4,5に記載のFPのヘッダ部分のCRC(以下「FPヘッダCRC」という場合がある)が正しいか否か、および転送フォーマットインジケータ(Transport Format Indicator;略称:TFI)はいくつかなどの解析を行う処理である。
次に、ステップS16において、第2の3G回路部82のFP部56は、第1の3G回路部81の内蔵プロセッサレジスタに、FPヘッダ情報数にセグメント数およびIP揺らぎ分を積算した分のFPヘッダ解析処理結果を格納する。
次に、ステップS17において、第1の3G回路部81の内蔵プロセッサは、FPヘッダ情報管理処理を行う。FPヘッダ情報管理処理は、内蔵プロセッサレジスタに格納されたFPヘッダ解析処理結果、たとえばFPヘッダCRCが正しいか否かなどの情報に基づいて、FPデータを破棄するか否かなどの判断を行う処理である。
第1の3G回路部81の内蔵プロセッサは、ステップS17のFPヘッダ情報管理処理に続いて、ステップS18において、先頭アドレス通知処理を行う。先頭アドレス通知処理は、第2の3G回路部82のFP部56のFPペイロード処理部が次に処理するFPデータを第2の3G回路接続外部RAMから取得するときの先頭アドレス情報を求め、求めた先頭アドレス情報を、内蔵プロセッサレジスタを経由して、第2の3G回路部82のFP部56へ通知する処理である。
次に、ステップS19において、第1の3G回路部81の内蔵プロセッサは、第1の3G回路部81の内蔵プロセッサレジスタに、ユーザ数分の先頭アドレス情報を格納する。
次に、ステップS20において、第2の3G回路部82のFP部56は、FPペイロード処理を行う。FPペイロード処理は、FPデータのペイロード部分のCRCが正しいか否かなどの解析を行い、CRC以外のデータを第1の3G回路部81のCHC_LG部へ与える処理である。
FP部56は、内蔵プロセッサレジスタからステップS19で格納された先頭アドレス情報を取得し、取得した先頭アドレス情報に基づいて、第2の3G回路部接続外部RAMからFPデータを取得し、取得したFPデータに対してFPペイロード処理を行う。
次に、ステップS21において、第1の3G回路部81の主回路は、第2の3G回路部82のFP部56から与えられたCRC以外のデータを、CHC_LG処理の対象として、CHC_LG処理部に設定する。
図3に示す下りLG処理には含まれないが、このようにしてCRC以外のデータが設定されると、第1の3G回路部81のCHC_LG処理部は、設定されたCRC以外のデータに対して、CHC_LG処理を行う。CHC_LG処理は、トランスポートチャネルのチャネルコーディング処理である(参考文献9参照)。
以上のように第2の3G回路部82に外部RAMを接続した場合、CRC演算を伴うステップS15のFPヘッダ解析およびステップS20のFPペイロード処理を第2の3G回路部82で行い、第2の3G回路接続外部RAMにFPデータをIP揺らぎ分も含めて格納するように機能分担が行われる。したがって、データの処理が安定し、CPU83の処理負荷が小さくて済む。
しかし、外部RAMのアクセス制御部、具体的には、書込みおよび読取りを制御するアービタを、第2の3G回路部82に搭載しなければならないので、第2の3G回路部82を構成する回路の規模が増大し、基地局装置2の小型化および低消費電力化を図ることができない。
図4は、CPU83に外部RAMを接続した場合におけるW−CDMA方式のFP処理における下りレガシー処理の動作手順を示すシーケンス図である。以下では、CPU83に接続された外部RAMを、「CPU接続外部RAM」という場合がある。
図4では、前述の図3と同様に、下りLG処理として、前述の参考文献4,5に記載されるHSDPAおよびEUL以外のFPデータ処理の動作手順を示している。図4では、前述の図3と同様に、FPデータ処理のうち、コントロールフレーム(Control Frame)の処理については記載を省略している。図4に示す処理において、図3に示す処理と同一の部分については、共通する説明を省略する。
図4において、ステップS31のIP処理から、ステップS32のセグメントの分割、ステップS33のFPデータのCPU接続外部RAMへの格納までの処理は、予め定める第4処理時間t4以内に行われる。第4処理時間t4は、可及的に短い方が好ましく、ステップS31〜ステップS33の処理は、それぞれ、即時に、換言すれば、可及的速やかに行われる。第4処理時間t4は、たとえば1msである。また、IP揺らぎの時間は、たとえば390msである。
図4において、ステップS34のFPヘッダ設定、ステップS35のFPヘッダ情報の内蔵RAMへの格納、ステップS36のFPヘッダ解析、ステップS37のFPヘッダ情報の内蔵プロセッサレジスタへの格納、ステップS38のFPヘッダ情報管理処理までの処理は、予め定める第5処理時間t5以内に行われる。第5処理時間t5は、たとえば10msである。
図4において、ステップS39の外部RAM格納FP処理の先頭アドレスの抽出処理、ステップS40のユーザ数分のアドレス情報の内蔵プロセッサレジスタへの格納、ステップS41のFP処理アドレス通知、ステップS42のユーザ数分のアドレス情報の内蔵RAMへの格納、ステップS43のFPアドレス取得、ステップS44のFPペイロード設定、ステップS45のFPデータの内蔵RAMへの格納、ステップS46のFPペイロード処理、ステップS47のCHC_LG処理部への設定処理までの処理は、予め定める第6処理時間t6以内に行われる。第6処理時間t6は、たとえば10msである。
第2の3G回路部82の主回路、具体的にはFP部56において、ステップS48の処理およびステップS46のFPペイロード処理は、それぞれ、ユーザ毎に個別に存在する10ms周期d1,d2のパルス信号、または2CH分存在するSCCPCHの1CH目および2CH目の少なくともいずれか一方に同期したパルス信号をトリガとして起動する。ステップS48の処理は、ステップS36のFPヘッダ解析処理およびステップS41のFP処理アドレス通知処理を含む。
第2の3G回路部82からCPU83へは、たとえば2ms周期で割込み信号が与えられる。CPU83は、第2の3G回路部82から与えられる割込み信号をトリガとして、第2の3G回路部82に対してアクセスを行う。
本実施の形態では、基地局装置2は、第2の3G回路部82からCPU83へ割込み信号が与えられるように構成されているが、第1の3G回路部81からCPU83へ割込み信号が与えられるように構成されてもよい。この場合、CPU83は、第1の3G回路部82から与えられる割込み信号をトリガとして、第2の3G回路部82に対してアクセスを行う。
図4に示す「CPU」は、図2に示すCPU83のことである。図4に示す「CPU接続外部RAM」は、図2に示すCPU83に接続された外部RAMである。CPU接続外部RAMは、たとえばSDRAMまたはDDR−RAMなどによって実現される。図4に示す「内蔵RAM」は、第2の3G回路部82に内蔵されたRAMである。
図4に示す下りLG処理は、以下のようにして実行される。ステップS31において、CPU83は、IP処理を行う。ここでは、CPU83は、IP処理として、IPヘッダなどの情報を解析して、ヘッダを除去し、内容、具体的にはFPデータを取出すまでの処理を行う。
次に、ステップS32において、CPU83は、ステップS31で取出したFPデータについて、セグメントの分割処理を行う。セグメントの分割処理の具体的な内容は、図3のステップS13の処理と同様である。次に、ステップS33において、CPU83は、CPU接続外部RAMに、FPデータにセグメント数およびIP揺らぎ分を積算した分のFPデータを格納する。
次に、CPU83は、ステップS34において、FPヘッダ設定処理を行う。FPヘッダ設定処理は、ステップS33で格納したFPデータをCPU接続外部RAMから取出し、取出したFPデータのFPヘッダを、処理対象として、第2の3G回路部82、具体的には第2の3G回路部82の内蔵RAMに設定する処理である。
次に、ステップS35において、第2の3G回路部82は、ステップS34で処理対象として内蔵RAMに設定された、FPヘッダにセグメント数およびIP揺らぎ分を積算した分のFPヘッダを、第2の3G回路部82の主回路、具体的にはFP部56に与える。
次に、ステップS36において、第2の3G回路部82の主回路、具体的にはFP部56は、FPヘッダ解析処理を行う。FPヘッダ解析処理は、図3のステップS15の処理と同様である。
次に、ステップS37において、第2の3G回路部82の主回路は、第1の3G回路部81の内蔵プロセッサレジスタに、FPヘッダ情報数にセグメント数およびIP揺らぎ分を積算した分のFPヘッダ解析処理結果を格納する。
次に、ステップS38において、第1の3G回路部81の内蔵プロセッサは、FPヘッダ情報管理処理を行う。FPヘッダ情報管理処理は、図3のステップS17の処理と同様である。
第1の3G回路部81の内蔵プロセッサは、ステップS38のFPヘッダ情報管理処理に続いて、ステップS39において、先頭アドレス通知処理を行う。先頭アドレス通知処理は、図3のステップS18の処理と同様である。
次に、ステップS40において、第1の3G回路部81の内蔵プロセッサは、第1の3G回路部81の内蔵プロセッサレジスタに、ユーザ数分の先頭アドレス情報を格納する。この先頭アドレス情報を、以下では「FP処理アドレス」という場合がある。
次に、ステップS41において、第2の3G回路部82の主回路、具体的にはFP部56は、ステップS40で格納されたユーザ数分のFP処理アドレスを、第1の3G回路部81の内蔵プロセッサレジスタから取得する。
次に、ステップS42において、第2の3G回路部82の主回路は、ステップS41で取得したユーザ数分のFP処理アドレスを、第2の3G回路部82の内蔵RAMに格納する。
次に、ステップS43において、CPU83は、ステップS43で格納されたFP処理アドレスを、第2の3G回路部82の内蔵RAMから取得する。このように第2の3G回路部82の主回路は、第2の3G回路部82の内蔵RAMを介して、FP処理アドレスをCPU83に通知する。
CPU83は、ステップS43の処理に続いて、ステップS44において、FPペイロード設定処理を行う。FPペイロード設定処理は、FPヘッダ解析結果に基づいて、CPU接続外部RAMの所定の格納アドレスからFPペイロードを取出して、FPペイロード処理の対象として、第2の3G回路部82に設定する処理である。具体的には、CPU83は、CPU接続外部RAMから取出したFPデータにユーザ数分を積算した分のFPペイロードを、第2の3G回路部82の内蔵RAMに格納する。
CPU83は、割込み信号が与えられる周期毎に、たとえば2ms毎に、フラグを確認し、フラグがアクティブ(active)であれば、ステップS43のFP処理アドレス取得から、ステップS44のFPペイロード設定処理までの動作を行う。
ステップS45において、第2の3G回路部82の主回路、具体的にはFP部56は、ステップS44で格納されたFPデータにユーザ数分を積算した分のFPペイロードを、第2の3G回路部82の内蔵RAMから取得する。
次に、ステップS46において、第2の3G回路部82の主回路、具体的にはFP部56は、ステップS45で取得したFPペイロードに対して、FPペイロード処理を行う。FPペイロード処理は、図3のステップS20の処理と同様である。
次に、ステップS47において、第1の3G回路部81の主回路は、第2の3G回路部82の主回路、具体的にはFP部56から与えられたCRC以外のデータを、CHC_LG処理の対象として、CHC_LG処理部に設定する。
以上に述べた図4に示すシーケンスにおいて、前述の図3に示すシーケンスと異なる点は、IP揺らぎを加味した基地局上位装置からのデータをタイミング吸収のために一旦格納するときに必要な大容量の外部RAMを、第2の3G回路部82ではなく、CPU83に接続しているところである。これによって、第2の3G回路部82は、FPデータを処理するのに必要な量のデータのみを、CPU83から受取り、処理することができるようになる。
具体的に述べると、CPU83は、ある送信時間間隔(Transmission Time Interval;略称:TTI、参考文献9参照)以内に処理したいFPデータのみを第2の3G回路部82に渡し、第2の3G回路部82は、CPU83から渡された分のデータのみをFPペイロード処理する。したがって、第2の3G回路部82は、外部RAMにどれだけデータが格納されているのかを意識する必要がなくなる。
ステップS36のFPヘッダ解析処理に関しては、FPヘッダはデータ量が比較的小さく、1つのFPデータ当り、多くても5バイト(byte)程度であるので、第2の3G回路部82に外部RAMを接続することなく、内蔵RAMに格納するように構成しても、第2の3G回路部82の回路規模の増大には影響がない。したがって、CPU83は、ステップS34において、IP揺らぎ分を含めて、FPヘッダを第2の3G回路部82に設定する。
これによって、FPヘッダの情報管理を第1の3G回路部81の内蔵プロセッサで実行することができるので、次に処理したいFPデータ、具体的にはPFペイロードの情報を、予めCPU83に渡すことができる。したがって、図4に示す動作処理の処理速度は、図3に示す動作処理の処理速度に比べて、CPU83へのアクセスに要する時間分、具体的には2ms分程度遅延するだけで済む。
またCPU83への影響は、その分の処理負荷の増大だけであり、その増大分も小さい。このように本実施の形態では、CPU83に対して過大な処理負荷の増大を招くことなく、第2の3G回路部82の回路規模の増大を抑えることができる。
以上のように本実施の形態によれば、外部記憶手段である外部RAMとのアクセスは、CPU83によって行われる。CPU83は、ソフトウェアプログラムによってデータ授受手段として機能する。換言すれば、データ授受手段は、ソフトウェアプログラムによって実現される。
このように外部記憶手段である外部RAMとのアクセスは、ソフトウェアプログラムによって実現されるデータ授受手段であるCPU83によって行われるので、通信処理手段である第2の3G回路部82は、外部RAMにアクセスする必要がない。
これによって、第2の3G回路部82を実現する回路の規模を削減し、消費電力を小さく抑えることができる。したがって、可及的に小さい消費電力で、通信端末装置と無線通信可能な基地局装置2を実現することができる。また基地局装置2の小型化を容易に実現することができる。
第2の3G回路部82で行われる通信処理は、たとえばFP処理、FPペイロード処理および後述するFPフレーム化処理である。これらの処理において、CPU83によって外部RAMとのアクセスを行わせることによって、前述の第2の3G回路部82を実現する回路の規模を削減し、消費電力を小さく抑えることができるという効果が特に発揮される。
また本実施の形態の基地局装置2は、LTE方式および3G方式の両方の方式で通信端末装置と無線通信可能である。このような基地局装置2において、通信処理手段であるLTE側機能部位および3G側機能部位で取扱うデータを記憶する外部RAMとのアクセスを、ソフトウェアプログラムによってデータ授受手段として機能するCPU83によって行わせることによって、前述の効果が特に発揮される。これによって、可及的に小さい消費電力で、複数の通信方式に対応可能な基地局装置2を実現することができる。
図5は、第2の3G回路部82に外部RAMを接続した場合におけるW−CDMA方式のFP処理におけるHSDPA処理の動作手順を示すシーケンス図である。図5では、前述の参考文献4,5に記載のHSDPAのFPデータ処理の動作手順を示している。図5では、前述の図3および図4と同様に、FPデータ処理のうち、コントロールフレーム(Control Frame)の処理については記載を省略している。図5に示す処理において、図3に示す処理と同一の部分については、共通する説明を省略する。
図5において、ステップS11のIP処理から、ステップS12のポインタキューの格納、ステップS13のセグメントの分割、ステップS14のFPデータの第2の3G回路接続外部RAMへの格納までの処理は、予め定める第11処理時間t11以内に行われる。第11処理時間t11は、たとえば2msである。また、IP揺らぎの時間は、たとえば390msである。
図5において、ステップS51のFP処理、ステップS52のユーザ数にMAC−dフロー(flow)数分を積算した分のFP処理結果の第2の3G回路接続外部RAMへの格納までの処理は、予め定める第12処理時間t12以内に行われる。第12処理時間t12は、2ms×ユーザ数分、たとえば2ms×4である。
図5において、ステップS53のMAC−hs PDUの生成処理、ステップS54のCHC_HS部(参考文献9参照)への設定までの処理は、予め定める第13処理時間t13以内に行われる。第13処理時間t13は、たとえば2msである。
図5に示すHSDPA処理は、以下のようにして実行される。前述の図3に示す場合と同様にしてステップS11〜ステップS14の処理を終了した後、ステップS51において、第2の3G回路部82のFP部56は、FP処理、具体的にはFPヘッダ解析処理およびFPペイロード処理を行う。FPヘッダ解析処理は、前述の図3に示すステップS15のFPヘッダ解析処理と同様である。FPペイロード処理は、前述の図3に示すステップS20のFPペイロード処理と同様である。
次に、ステップS52において、FP部56は、第2の3G回路接続外部RAMに、ユーザ数にMAC−dフロー(flow)数分を積算した分のFP処理結果、具体的にはFPヘッダ解析処理結果およびFPペイロード処理結果を格納する。ここで、MAC−dフロー(flow)とは、トランスポートチャネルである高速下り共有チャネル(High-Speed Downlink Shared Channel ;略称:HS−DSCH)のFPを用いて、RNCから基地局装置2へユーザデータを送信制御する単位である。
FP部56は、ステップS51のFP処理に続いて、ステップS53において、MAC−hs PDUの生成処理を行う。MAC−hs PDU生成処理は、FP部56が、IP部58から与えられたMAC−d PDU(たとえば、参考文献5参照)を、スケジューラに相当する図2のMAC−hs部54からの下り伝送速度の指示に従って、MAC−hs PDU(たとえば、参考文献9参照)に組替える処理である。
ここで、MAC−hs PDUとは、MACレイヤでのプロトコルデータ単位(Protocol Data Unit;略称:PDU)であるMAC−PDUのうち、HSDPA方式に関係する部分のPDUである。また、MAC−d PDUとは、MAC−PDUのうち、データ伝送用の個別チャネル(Dedicated Channel;略称:DCH)用のPDUである。MAC−hs PDUは、複数のMAC−d PDUを含む構成になっている。
次に、ステップS54において、第2の3G回路部82のFP部56は、ステップS53で生成したMAC−hs PDUを、CHC_HS処理の対象として、第1の3G回路部81の主回路、具体的にはCHC_HS処理部に設定する。
図5に示すHSDPA処理には含まれないが、このようにしてMAC−hs PDUが設定されると、第1の3G回路部81のCHC_HS処理部は、設定されたMAC−hs PDUに対して、CHC_HS処理を行う。CHC_HS処理は、HSDPAデータのチャネルコーディングを行う処理である(たとえば、参考文献9参照)。
図6は、CPU83に外部RAMを接続した場合におけるW−CDMA方式のFP処理におけるHSDPA処理の動作手順を示すシーケンス図である。図6では、前述の図5と同様に、前述の参考文献4,5に記載のHSDPAのFPデータ処理の動作手順を示している。図6では、前述の図4と同様に、コントロールフレーム(Control Frame)の処理を除いている。図6に示す処理において、前述の図4および図5に示す処理と同一の部分については、共通する説明を省略する。
図6において、ステップS31のIP処理から、ステップS32のセグメントの分割、ステップS33のFPデータのCPU接続外部RAMへの格納までの処理は、予め定める第14処理時間t14以内に行われる。第14処理時間t14は、たとえば2msである。また、IP揺らぎの時間は、たとえば390msである。
図6において、ステップS61のFP設定、ステップS62、ステップS63のFP処理、ステップS64、ステップS65のMAC−d PDU取得、ステップS66のPDUのCPU接続外部RAMへの格納までの処理は、予め定める第15処理時間t15以内に行われる。第15処理時間t15は、たとえば2ms×4である。
図6において、ステップS67のMAC−d PDU設定、ステップS68のMAC−hs PDUの内部RAMへの格納、ステップS69のMAC−hs PDUの生成処理、ステップS70のCHC_HS部(参考文献9参照)への設定までの処理は、予め定める第16処理時間t16以内に行われる。第16処理時間t16は、たとえば2msである。
図6のHSPDA処理は、以下のようにして実行される。前述の図4に示す場合と同様にしてステップS31〜ステップS33の処理を終了した後、ステップS61において、CPU83は、ステップS33でCPU接続外部RAMに格納されたFPデータを取得し、FP処理の対象として、第2の3G回路部82の内蔵RAMに設定する。
次に、ステップS62において、第2の3G回路部82の主回路、具体的にはFP部56は、ステップS61で第2の3G回路部82の内蔵RAMに格納されたFPデータを、最大14.4Mbpsの速度で読出す。
次に、第2の3G回路部82の主回路、具体的にはFP部56は、FP処理、具体的にはFPヘッダ解析処理およびFPペイロード処理を行う。FPヘッダ解析処理は、前述の図3に示すステップS15のFPヘッダ解析処理と同様であり、FPペイロード処理は、前述の図3に示すステップS20のFPペイロード処理と同様である。
次に、ステップS64において、第2の3G回路部82の主回路、具体的にはFP部56は、第2の3G回路部82の内蔵RAMに、最大14.4Mbpsの速度で、FPヘッダ処理結果およびFPペイロード処理結果を格納する。
次に、ステップS65において、CPU83は、第2の3G回路部82の内蔵RAMから、MAC−d PDUを取得する。次に、ステップS66において、CPU83は、CPU接続外部RAMに、ユーザ数にMAC−dフロー(flow)数分を積算した分のMAC−d PDUを格納する。
CPU83は、ステップS65の処理に続いて、ステップS67において、MAC−d PDU設定処理を行う。具体的には、ステップS67において、CPU83は、スケジューラからの指示に基づいて、MAC−hs PDUとして必要な分だけ、MAC−d PDUをCPU接続外部RAMから取出し、第2の3G回路部82の内蔵RAMに設定する。
次に、ステップS68において、第2の3G回路部82の主回路、具体的にはFP部56は、ステップS67で内蔵RAMに設定されたMAC−hs PDUとして必要な分のMAC−d PDUを取出す。
次に、ステップS69において、第2の3G回路部82の主回路、具体的にはFP部56は、ステップS68で取出したMAC−hs PDUとして必要な分のMAC−d PDUを、チャネルコーディングに必要なフォーマット(参考文献9参照)に組立てることによって、MAC−hs PDUを生成する。
次に、ステップS70において、第2の3G回路部82の主回路、具体的にはFP部56は、ステップS69で生成したMAC−hs PDUを、CHC_HS処理の対象として、第1の3G回路部81の主回路、具体的にはCHC_HS処理部に設定する。
図6に示すHSDPA処理には含まれないが、このようにしてMAC−hs PDUが設定されると、第1の3G回路部81の主回路、具体的にはCHC_HS処理部は、設定されたMAC−hs PDUに対して、CHC_HS処理を行う。CHC_HS処理は、前述のように、HSDPAデータのチャネルコーディング(たとえば、参考文献9参照)を行う処理である。
図5および図6に示す処理では、図3に示す処理と同様に、CPU83が、FP処理として、必要な分だけのデータを第2の3G回路部82に対して設定する。第2の3G回路部82は、CPU83から設定された分だけのFP処理を行う。また、一度FP処理を行った後のMAC−d PDUは、再びCPU83に与えられる。
CPU83は、MAC−d PDUを取得した後、一旦CPU接続外部RAMに格納する。その後、CPU83は、スケジューラからの指示に基づいて、MAC−hs PDUとして必要な分だけ、MAC−d PDUをCPU接続外部RAMから取出し、第2の3G回路部82の内蔵RAMに設定する。
第2の3G回路部82は、内蔵RAMに設定されたMAC−hs PDUとして必要な分のMAC−d PDUを取出し、チャネルコーディングに必要なフォーマット(参考文献9参照)に組立ててMAC−hs PDUを生成し、生成したMAC−hs PDUをCHC_HS処理部へ与える。
FP処理は、2ms毎に起動する。第2の3G回路部82からCPU83へ与えられる割込み信号は、2ms周期である。この割り込み信号は、図3に示すLG処理その他と共通のものが用いられる。これによって、CPU83への割込みが減るので、CPU83の処理負荷を小さく抑えることができる。
本実施の形態では、第2の3G回路部82からCPU83へ割込み信号が与えられるように構成されているが、第1の3G回路部81からCPU83へ割込み信号が与えられるように構成されてもよい。
また、図3および図4と同様に、図6に示す処理では、図5に示す処理と異なり、第2の3G回路部82は、FPデータを処理するために必要な量のデータのみを、CPU83から受取り、処理することができるようになる。具体的には、CPU83は、あるTTI以内に処理したいFPデータのみを第2の3G回路部82に与え、第2の3G回路部82は、CPU83から与えられた分のデータのみをFP処理する。これによって、第2の3G回路部82は、外部RAMにどれだけデータが格納されているのかを意識する必要がなくなる。
図3〜図6における機能分担をまとめると、以下の通りとなる。図3〜図6において、下りのFP処理としては、FPヘッダ解析処理と、FPペイロード処理とがある。FPヘッダ解析処理は、基地局上位装置から与えられたFPヘッダを解析し、コントロールフレーム(Control Frame)であるか否か、データフレーム(Data Frame)であるか否か、およびデータ長などを抽出して、FPペイロード処理を行うための情報を格納する処理である。
図3〜図6において、下りのFPペイロード処理は、CRCを解析し、トランスポートブロック(Transport Block)を取出し、チャネルコーディング処理に渡す。
図3〜図6では、FPヘッダ解析処理およびFPペイロード処理は、いずれもハードウェア回路で実現する。そして、外部RAMからFPデータを取出し、FPヘッダをハードウェア回路に設定する処理と、FPヘッダ解析結果に基づいて、外部RAMからFPペイロードを所定の外部RAM格納アドレスから取出してハードウェア回路に設定する処理とは、ソフトウェアプログラムによって実現される。
ハードウェア回路からは、ソフトウェアプログラムに対して、HSDPAのサブフレーム単位の時間である2msの周期の割込み信号を入力し、ソフトウェアプログラムは、2ms周期の割込み信号を受けた場合にのみ、2ms以内に、前記設定処理を行う。
このような処理にすることによって、ソフトウェア処理は、複雑さがなく単純なものを実現することができるので、それほどCPUコアは高速な処理を必要としない。ハードウェア回路は、ソフトウェア処理が外部RAMアクセスを実行することで、ハードウェア回路自身が外部RAMアクセスを行う必要がない。したがって、アクセスの競合を制御する調停機能であるアービタも不要となるので、回路規模を小さくすることができる。また消費電力を小さく抑えるためには、上記機能分担が最適であるということができる。
上りFP処理に関しては、デマルチプレックス(demultiplex;略称:DEMUX)によって復号化後のトランスポートブロックをFPデータに組立てる処理、ペイロードCRC計算、QE(Quality Estimate)計算、ヘッダ計算をハードウェア回路によって行う。ソフトウェアは、ほとんど処理を負担することなく、FPデータをハードウェア回路から取出して外部RAMに設定するだけでよい。ソフトウェアは、複雑な処理を必要とせず、簡素な処理となり、ハードウェア回路は単純なCRC計算をするだけでよい。これによって、ハードウェア回路には外部RAMへのアクセスが不要となり、アクセス競合が起こらないように制御するアービタが不要となるので、回路規模の小型化を実現することができる。
図7は、FP処理をCPU83で処理する場合の動作手順を示すシーケンス図である。図7に示す処理において、図6に示す処理と同一の部分については、共通する説明を省略する。
図7において、ステップS31のIP処理から、ステップS32のセグメントの分割、ステップS33のFPデータのCPU接続外部RAMへの格納までの処理は、予め定める第21処理時間t21以内に行われる。第21処理時間t21は、たとえば2msである。また、IP揺らぎの時間は、たとえば390msである。
図7において、ステップS71のFP処理、ステップS72のMAC−d PDUの取得、ステップS66のFP処理結果のCPU接続外部RAMへの格納までの処理は、予め定める第22処理時間t22以内に行われる。第22処理時間t22は、2ms×ユーザ数分、たとえば2ms×4である。
図7において、ステップS67のMAC−d PDU設定、ステップS68のMAC−hs PDUの内蔵RAMへの格納、ステップS69のMAC−hs PDUの生成処理、ステップS70のCHC_HS処理部(参考文献9参照)への設定までの処理は、予め定める第23処理時間t23以内に行われる。第23処理時間t23は、たとえば2msである。
図7に示す処理は、以下のようにして実行される。前述の図3に示す場合と同様にしてステップS31〜ステップS33の処理を終了した後、ステップS71において、CPU83は、FP処理、具体的にはFPヘッダ解析処理およびFPペイロード処理を行う。
CPU83は、ステップS71のFP処理に続いて、ステップS72において、MAC−d PDUを取得する。次に、ステップS66において、CPU83は、CPU接続外部RAMに、ユーザ数にMAC−d flow数分を積算した分のMAC−d PDUを格納する。その後は、図6と同様に、ステップS67〜ステップS70の処理を行う。
図7に示す処理によれば、FP処理をCPU83で機能分担させることによって、CPU83から第2の3G回路部82へのデータ書込みおよび読取りのアクセス時間が無くなる。これによって、CPU83の処理負荷を小さく抑えることができる。
図8は、図3〜図7に示す処理において、セグメントの分割処理を実行するセグメント分割部103の構成を示すブロック図である。
イーサネット用基地局上位装置100から到来したIPパケットは、図2に示すCPU83内部のソフトウェアによって、あるいは、コプロセッサ(以下「パケットエンジン(Packet Engine)」という場合がある)101などによって、一旦、全てのデータがCPU83に接続された外部RAM110のメインメモリ111の3.5G用パケット記憶部112に、3.5G用パケットとして、そのまま格納される。その際、アクセスに、ダイレクトメモリアクセス(Direct Memory Access;略称:DMA)機能が使用可能であれば、CPU83は、高速に外部RAM110にアクセスすることができる。
その後、データは、再びCPU83によって取出され、IP処理部102において、IPヘッダ解析などが行われる。そしてIPヘッダ解析などが行われたデータは、セグメント分割部103において、ユーザ毎、サービス種別毎などに振り分けた状態で、外部RAM用I/F104を介して、再び外部RAM110に格納される。データは、具体的には、外部RAM110のIP部出力記憶部113のセグメント記憶部114に記憶される。
CPU83と第2の3G回路部82との間の伝送は、高速伝送を要する場合には、第2の3G回路用I/Fとして、PCI−eを用いてもよいし、要求伝送速度を満たすのであれば、消費電力の低いローカルバス(Local Bus)を用いて接続してもよい。
第2の3G回路部82からは、CPU83に対して、2ms毎の割り込み信号が入力され、CPU83から第2の3G回路部82へは、周期的なアクセスを可能としている。第2の3G回路部82と第1の3G回路部81とのデータ伝送は、第2の3G回路部82側にX2インタフェース(I/F)106、第1の3G回路部81側にX1インタフェース(I/F)107をそれぞれ設けることによって、データの送受を可能としている。
第1の3G回路部81内にあるCHC−LG TrCH RAM108は、レガシーの場合の処理について記載しているが、HSDPAにおいては、CHC−HSとなる。TrCHとは、トランスポートチャネル(参考文献9参照)の略語である。
図9は、FPデータをセグメントに分割した状態を示す図である。FPデータは、図9に示すように、ユーザ毎、サービス種別毎などに振り分けられ、外部RAMに格納される。外部RAMには、各セグメントの情報として、たとえば図9に示すように、「セグメント番号」、「チャンネル種別(channel)」、「ユーザ名(user#)」、「サービス種別」および「使用領域(byte)」が格納される。
図10は、IP処理のときに処理されるデータのフォーマットを示す図である。RSC−ID(Remote System Control−IDentification)は、IPパケットに付加された識別子である。
図11は、セグメント分割部から外部RAMへデータを格納するときのフォーマットを示す図である。フェムトアクセスポイント(Femto Access Point;略称:FAP)は、ユーザ識別、サービス識別に用いられる識別子である。Node B特定フレーム番号(Node B specific Frame Number;略称:BFN)は、基地局タイミングに同期したフレームカウンタ値である。BFN_Bは125μs単位、BFN_Fは10ms単位で、それぞれカウントアップする。
このようにして、CPU83とCPU83に接続した外部RAM110とを用いて、IP処理およびFP処理を実現することができるので、ハードウェア回路において、外部RAM110を持つことによるアクセス制御を行う必要がなくなる。したがって、第2の3G回路部82の回路規模を小さくすることができるので、小型化および低消費電力化を実現することができる。
図12〜図15は、FP部56の下りレガシー(Legacy;略称:LG)処理を実現する構成を示したものである。LGとは、HSDPAおよびEULを除くチャネルのことである。図12〜図15に示す処理は、前述の図3および図4、ならびに後述する図24および図25に示す処理の折返す前まで、すなわちステップS17およびステップS38のFPヘッダ情報管理処理まで、またはステップS103およびステップS113のコントロールフレーム処理までに相当する。図12〜図15では、フェムトセルなどの小型基地局装置を想定して、ユーザ数は4に対応し、アタッチ(attach)時のために過渡的に5ユーザにも対応した構成としている。
図12は、ヘッダ解析処理を実現する構成を示すブロック図である。図12に示すヘッダ解析処理は、ユーザ毎またはSCCPCH毎の10msパルスを動作トリガとして起動する。ヘッダ解析処理では、18チャネル分、コントロールフレーム14チャネル分を時分割する。
ヘッダ解析処理については、IP揺らぎ分を考慮して、CPU I/Fの内部RAM120,121を複数セグメント用意し、時分割で処理可能とするようなアドレスコントローラ122を設ける。そして、FPがデータフレームであるか、またはコントロールフレームであるかを識別し、データフレームは、内蔵プロセッサI/Fのレジスタ125に設定する。
コントロールフレームは、レガシーチャネルであれば、内蔵プロセッサ126に設定する。HSDPAのHS−DSCHであれば、内蔵プロセッサ126に代えて、CPUレジスタにヘッダ情報を格納する。その際、チャネル種別とヘッダ長とが対応付けられることを利用して、予め内部123に持っている対応表を利用して、ヘッダCRC計算部124でヘッダCRCの計算を行い、CRCチェックを行う。ヘッダ長は、音声であれば、ClassA/B/Cが多重されて1つのFPを構成するので、5バイト(byte)などである(参考文献4参照)。
このように複数のセグメント、具体的にはFPヘッダを、IP揺らぎ分まとめて時分割で処理することによって、回路規模を増加させずに、FPヘッダ情報を即時に解析し、内蔵プロセッサ126またはCPU83に通知する。これによって、FPヘッダの解析を行い、FPペイロード処理全体を高速に処理することができる。
図13は、ペイロード処理を実現する構成を示すブロック図である。以下の説明では、図13に示す構成を「ペイロード処理部」という場合がある。図13に示すペイロード処理の動作トリガは、10msに1回発生する。ペイロード処理では、5ユーザ分と共通CH分とを加算した分を時分割多重する。
ペイロード処理に関しては、CPU83から第2の3G回路部82のFP部56への設定は、内部RAM130を介して行う。TTIが10msであるのに対して、2ms毎にアクセスが可能であるので、内部RAM130は、ユーザ数分と共通CH分とを加算した分を用意するだけでよく、それぞれのチャネルで2面ずつ用意する必要はない。具体的には、5ユーザと共通CH分とを加算した分以外の面は不要である。
参照符号「141」で示される有効パラメータ数、すなわち処理数は、最大18ループである。このループ数は、ユーザ数×3+共通チャネル分×3、具体的には5ユーザ×3+共通チャネル分×3=18として求められる。
内部RAM情報取出し部131によって、内部RAM130に格納されたデータの到達BFN情報、およびフレームデータサイズの情報を取出す。またFPヘッダ長格納部132に格納されたFPヘッダ長の情報に基づいて、ヘッダ削除部133においてヘッダを削除する。そして、ペイロードCRC計算部134においてペイロードCRC計算を行い、CRCの計算結果であるOK/NG結果を内蔵プロセッサに設定する。
ペイロードデータは、転送バイト格納部135に格納される転送バイト数に基づいて、TrCHデータ切出し処理部136において、トランスポートチャネル(TrCH)として、TrCHデータ切出し処理によって切出される。切出されたTrCHデータは、パラレルシリアル変換部137を介して、外部、具体的には第1の3G回路部81のCHC_LG部にあるCHC_LG TrCHデータRAM142に格納される。
パラレルシリアル変換部137は、ペイロードCRCがエラーでも、通常動作する。具体的には、パラレルシリアル変換部137は、ペイロードCRCがエラーでも、TrCHデータの書込みを行い、内蔵プロセッサへのヘッダ情報の通知を行う。
シーケンサ部140において、TrCHデータRAM142のいずれの領域に格納したかについての情報についても、外部、具体的には第1の3G回路部81に与える。シーケンサ部140は、10ms毎に起動し、内蔵プロセッサからの外部RAM読出しアドレス情報を、内部RAM130を介してCPU83に通知し、内部RAM130からのデータ読出し要求を行う。
図13に示すペイロード処理部は、データ読出し要求に基づいて、内部RAM130からFPデータを取出し、処理を開始する。ペイロード処理部は、試験機能として、TrCHデータを上位に折返す場合は、TrCHデータを切出した後に、折返し処理部138の折返し処理機能を用いて、UL処理部139へデータを送る。
第2の3G回路部82のFPペイロード処理は、CPU83から必要な分だけのFPペイロードデータを設定してもらうことを要求する。CPU83は、第2の3G回路部82に対して、FPペイロード処理する分だけFPペイロードデータを設定するので、回路とプロセッサとの間のアクセス量を必要最小限に抑えることができる。
これによって、ソフトウェア処理の負荷の増大を抑えることができる。また、第2の3G回路部82もCPU83からの設定1度につき、1つのFPペイロードを処理するだけでよいので、回路規模の増大を抑えることができる。
図14は、CPU83、第2の3G回路部82および第1の3G回路部81を含む基地局装置2の全体構成を示すブロック図である。図14では、前述の図2に示す無線送受信部71については記載を省略している。図14に示す各部の詳細な説明は、図4における説明と同様である。
第1の3G回路部81に内蔵プロセッサ153があり、第2の3G回路部82を経由して、CPU83にFPデータ取出し先頭アドレス、すなわちCPU接続外部RAMのアドレスの情報を通知する。
CPU83のFP設定処理部152は、セグメント分割されたFPデータを第2の3G回路部82に転送する。転送されたFPデータは、セグメント数分の内部RAM120を介して第2の3G回路部82のヘッダ処理部150に与えられ、第2の3G回路部82のヘッダ処理部150において、FPヘッダ処理が行われる。
ヘッダ解析情報は、第1の3G回路部81にある内蔵プロセッサ153に通知される。セグメント数分の内部RAM120は、レガシー18CH分とコントロールフレーム14CH分とを加算した32セグメント分である。コントロールフレームの方は、HSを含む。
内蔵プロセッサ153は、その情報をもとに、CPU83に対して、次に処理するFPデータの取出し先頭アドレスを通知する。CPU83は、その情報をもとに、外部RAM110からFPデータを取出し、第2の3G回路部82にFPデータを設定する。
設定されたFPデータは、第2の3G回路部82の内部RAM130を介してペイロード処理部151に与えられ、ペイロード処理部151にて、ペイロード処理によって、トランスポートチャネル(TrCH)を取出し(参考文献9参照)、第1の3G回路部81のCHC−LG TrCH RAM108に設定する。
その後、第1の3G回路部81にあるCHC−LG処理部において、CHC−LG処理、具体的にはチャネルコーディング処理が行われる(参考文献9参照)。その他、IP処理部102およびパケットエンジン(Packet Engine)101については、前述の図8に示す処理と同じであるので、説明を省略する。
CPU83は、FPヘッダのみ、IP揺らぎ分、第2の3G回路部82に通知し、FPペイロードについては、処理する分のみ外部RAM110から取出して第2の3G回路部82に設定するだけである。したがって、CPU83と第2の3G回路部82とのアクセスを最小限に抑えることができる。また、外部RAM110をCPU83に接続する構成であるので、第2の3G回路部82に、外部RAMへのアクセス制御を行うアービタ機能が不要となるので、第2の3G回路部82の回路規模を小さく抑えることができる。
図14に示す構成において、DL DCH5ユーザ(DCCH,PKT,AMR)と、DCHコントロールフレーム(Control Frame)5ユーザ分と、FACH#0,#1と、PCHと、FACH#0,#1 DL ynchと、PCHDL Syncと、DL Node Syncとの総和で、合計27セグメント×領域数が、2ms当りの最大セグメント使用数である。格納は、ヘッダ情報のみである。
第1の3G回路部81の内蔵プロセッサ153は、FPヘッダ情報の解析後に、外部RAM取出しアドレスを、第2の3G回路部82を経由して、または直接、CPU83へ通知する。CPU83は、指定された外部RAM取出しアドレスに格納されたFPデータを第2の3G回路部82の内部RAM120に設定する。第2の3G回路部82は、内部RAM120の各セグメントからFPデータを取出し、ヘッダ解析を行う。
図15は、第2の3G回路部82とCPUI/Fとのタイミングを説明するための図である。第2の3G回路部82が、参照符号「T2」で示される周期たとえば10ms周期で動作し、CPU83が、参照符号「T21」で示される周期たとえば2ms周期でアクセス可能であるので、たとえば図15に示すように読出し完了フラグ160を設けることによって、CPU83と第2の3G回路部82とのアクセスの競合を防ぐことができる。これによって、I/Fを2面構造にしなくても、競合することなく、CPU83も第2の3G回路部8282もI/F部分にアクセスすることができる。
FPデータのCPUI/FRAM(登録商標)への書込み時間t31は、2ms未満である。参照符号「160」で示される読出し完了フラグは「1」である。CPU83によるFPデータ設定タイミング設定後に、参照符号「161」,「162」,「163」で示される書込み完了フラグが「0」にされる。つまり、CPU83は、読出し完了フラグ160が「1」であることを検出すると、FPデータを設定し、書込み完了フラグ161,162,163を「0」にする。
図16および図17は、FP部56のHSDPA処理を実現する構成を示したものである。HSDPAのトランスポートチャネルとしての名称は、HS−DSCHである(参考文献5参照)。図16および図17に示す処理は、図5〜図7および後述する図26〜図28のフレームCRCチェックまでに相当する。図16および図17では、フェムトセルなどの小型基地局装置を想定して、ユーザ数は4に対応し、過渡的に5ユーザにも対応した構成としている。
図16は、第2の3G回路部82の構成を示すブロック図である。図17は、CPU83および外部RAM110を含めた構成を示すブロック図である。
図16に示すFP部56のHSDPAを実現する構成は、HSDPAのTTIである2msに1回起動する。CPU83から2ms毎に処理するHSDPA関連のFPデータが設定される。
第2の3G回路部82は、CPU83からのシーケンサ部140に対するパラメータの設定に基づいて、内部RAM130から内部RAM読出し部131でFPデータを読出し、ヘッダ削除部133でFPヘッダの削除を行い、フレームデータ解析部171でフレームデータの解析を行い、TrCHデータ切出し部136でFPペイロード、具体的にはTrCHデータ切出し処理を行う。このように下り共通の後にCPUの外付けRAMに格納することで、タイミング吸収が完了しており、内部RAM130は、1面で問題ない。
第2の3G回路部82は、TrCHデータの切出しにおいて、TrCHデータサイズの情報をもとに、ヘッダCRCチェック部173、FPペイロードCRCチェック部174、FSN連続性チェック部175、MAC−d PDUサイズチェック部177およびMAC−hsバッファ溢れチェック部178によって、ヘッダCRC、ペイロードCRC、FSNの連続性、MAC−d PDUサイズ、MAC−hsバッファ溢れのチェックを行い、カウンタ179におけるエラーカウント数などの統計情報をCPU83に報告する。
TrCHデータ切出し部136によって取出されたMAC−d PDUは、一旦CPU83を経由して、CPU管理部190のMAC−d PDU格納外部RAM191に格納される。再びCPU83からMAC−hs PDUとして第2の3G回路部82に、内部RAM、具体的にはMAC−hs PDU内部RAM171経由でデータが渡される。
第2の3G回路部82は、CPU83からのMAC−hsヘッダ情報、ユーザ番号、MAC−d flow番号、プロセス番号、MAC−d PDUの結合数とサイズ、新規/再送データ識別情報などの情報に基づいて、MAC−hs PDUとして組立て、TrCHデータとして、第1の3G回路部81のCHC_HS TrCHデータRAMにデータを渡す。
MAC−hs PDUとして組み立て終わった状態でCPU83に渡されるという処理でもよい。その場合は、第2の3G回路部82は、単にCPUから渡されたMAC−hs PDUを第1の3G回路部81に渡すだけとなる。
CHC_HS TrCHデータRAMのどこに格納されたかのアドレス情報は、第2の3G回路部82のシーケンサ部140から第1の3G回路部81に通知される。回路としては、ユーザ数分にMAC−dフロー数を積算した値、たとえば5ユーザ分にMAC−dフローとして「2」を積算した10回分を時分割多重することにより、回路規模を小さくするという効果がある。
図17は、FP部56のHSDPA処理を実現する構成を示す図である。IP処理部102およびパケットエンジン(Packet Engine)101などの動作は、前述の図8に示す処理と同じであるので説明を省略する。CPU83は、処理するFPデータを外部RAM110から取出し、第2の3G回路部82の内部RAM120に設定する。FP処理、具体的には、ヘッダ解析処理およびペイロード処理が行われ、処理結果が内部RAM120経由で再びCPU83に渡される。
CPU83のMAC−hsスケジューラ180は、第2の3G回路部82の内部RAM120からFP処理後のMAC−d PDUを取出し、外部RAM110のMAC−d PDU領域181に格納する。その後、MAC−hsスケジューラ180は、スケジューリングの結果、具体的には伝送速度判定結果に基づいて、必要な数のPDUをMAC−hs PDUとして、第2の3G回路部82のMAC−hs PDU内部RAM182に設定する。
第2の3G回路部82は、MAC−hs PDUを第1の3G回路部81とのインタフェース(I/F)であるX2インタフェース107およびX1インタフェース106を通して、第1の3G回路部81のCHC−HS TrCH RAM184に格納する。第1の3G回路部81のCHC−HS処理部にて、CHC−HS TrCH RAMに格納されたデータをチャネルコーディングする(参考文献9参照)。
CPU83と第2の3G回路部82とのI/Fである第2の3G回路用I/Fには、PCI−eを用いてもよいし、ローカルバスなどを用いてもよい。ローカルバスを用いると、消費電力を小さく抑えることができる。
また、CPU83と第2の3G回路部82とのデータ転送にDMA機能を用いると、CPUコアに負荷をかけることなく、高速にデータ転送することが可能となる。CPU83は、第2の3G回路部82または第1の3G回路部81からの2ms周期の割込みにより起動することで、HSDPAのTTI周期で負荷を上げずに、第2の3G回路部82とのアクセスを行うことができる。
また、図12〜図17は、ソフトウェアプログラムが実行されるCPU83に外部RAM110を接続し、回路側には外部RAM110を接続しないことによって、回路側で外部RAM110を接続した際には搭載しなければならなくなる、調停処理機能であるアービタの搭載が不要になる。このことによって、回路規模を削減し、消費電力も小さくできるので、基地局装置2の小型化に貢献することができる。
<第2の実施の形態>
図18は、第2の3G回路部82に外部RAMを接続した場合のW−CDMA方式のFP処理における上りレガシー(略称:LG)処理の動作手順を示すシーケンス図である。
図18において、ステップS81、ステップS82のDEMUX処理、ステップS83のQE計算、ステップS84のペイロードCRC計算、ステップS85のヘッダCRC計算、ステップS86のフレーム化処理、ステップS87のFPデータの第2の3G回路接続外部RAMへの格納、ステップS88のポインタキューの格納、ステップS89のIP処理までの処理は、予め定める第41処理時間t41以内に行われる。第41処理時間は、たとえば10msである。
図18に示す上りLG処理は、以下のようにして実行される。ステップS81において、第1の3G回路部81の主回路は、FEC RAMに格納されている誤り訂正復号化がなされた後のトランスポートブロック(参考文献9参照)のデータを、第2の3G回路部82のFP部56に与える。誤り訂正復号化は、たとえば、ビタビ復号化もしくはターボ復号化、またはCRC除去(参考文献9参照)である。
ステップS82において、第2の3G回路部82のFP部56は、DEMUX処理を行う。DEMUX処理は、ステップS81において第1の3G回路部81の主回路から与えられた誤り訂正復号化がなされた後のトランスポートブロックのデータを、1つのFPデータを構成するようにトランスポートチャネル毎にまとめる処理である。
次に、ステップS83において、FP部56は、QEの計算を行う。QEは、品質レベルを表す。QEの計算は、上りデータの誤り訂正ビット数、およびパイロットシンボル数(Frame Synchronization Word,参考文献9参照)の誤り数から、品質レベルを判定(参考文献4参照)する処理である。
次に、ステップS84において、FP部56は、ペイロードCRCの計算を行う。ペイロードCRCの計算は、FPペイロードに付加するCRCを計算する処理である。
次に、ステップS85において、FP部56は、ヘッダCRCの計算を行う。ヘッダCRCの計算は、FPヘッダに付加するCRCを計算する処理である。
次に、ステップS86において、FP部56は、フレーム化を行う。フレーム化は、QE、FPヘッダ、FPペイロードを組み合わせ、1つのFPデータを生成する処理である。
次に、ステップS87において、FP部56は、ステップS86で生成したFPデータのうち、ユーザ数分とRACH分とを加算したFPデータを、第2の3G回路接続外部RAMに格納する。
次に、ステップS88において、第2の3G回路部82のIP部I/F用FIFOは、ポインタキューの格納処理を行う。ポインタキューの格納処理は、第2の3G回路部82のIP部58にFPデータを与えるときに経由されるFIFOによって実現される。次に、ステップS89において、IP部58は、IP処理を行う。
図19は、CPU83に外部RAMを接続した場合におけるW−CDMA方式のFP処理における上りレガシー処理の動作手順を示すシーケンス図である。図19に示す処理において、図18に示す処理と同一の部分については、共通する説明を省略する。
図19において、ステップS91、ステップS92のDEMUX処理、ステップS93のQE計算、ステップS94のペイロードCRC計算、ステップS95のヘッダCRC計算、ステップS96のフレーム化処理、ステップS97のユーザ数分とRACH分とを加算したFPデータの第2の3G回路接続外部RAMへの格納、ステップS98のIP処理までの処理は、予め定める第42処理時間t42以内に行われる。第42処理時間は、たとえば10msである。
図19に示す上りLG処理は、ステップS91〜ステップS98の処理を含む。ステップS91〜ステップS98の処理は、前述の図18のステップS81〜ステップS87およびステップS89の処理と同様に行われる。
図19に示す処理では、ステップS97において、第2の3G回路部82の主回路、具体的にはFP部56は、ステップS96で生成したFPデータを内蔵RAMに格納する。そして、ステップS98において、CPU83が、内蔵RAMからFPデータを取得し、IP処理を行う。
図19に示す処理では、図18に示す処理とは異なり、第2の3G回路部82は、周期d22のパルス信号で起動するのではなく、ユーザ毎に起動する。また、ステップS98のIP処理は、CPU83で実現するので、CPUは、ユーザ数たとえば5ユーザと。RACH分とを加算したFP処理後のデータを、2ms割り込みで起動する処理を用いて、10ms単位で第2の3G回路部82から取得する。この2msの割り込みは、第1の3G回路部81または第2の3G回路部82からCPU83に定周期で入れる割り込みである。
このようにすることによって、CPU83が10ms単位で、ユーザ数たとえば5ユーザと、RACH分とを加算したFPデータを取得できれば、図18に示す場合と比べて処理遅延は発生しないので、IP処理をCPU83に機能分担することは可能であると考えられる。また、下りにおいて、CPU83側で外付けRAMを実装する構成とした場合でも、上り処理遅延に影響はなく、問題ないということができる。
図20〜図23は、FP部56の上りレガシー処理を実現する構成を示したものである。図20〜図23に示す処理は、図18、図19、ならびに後述する図24および図25のコントロールフレーム処理以降の処理に相当する。図20〜図23では、フェムトセルなどの小型基地局装置を想定して、ユーザ数は4に対応し、過渡的に5ユーザにも対応した構成としている。
図22は、第2の3G回路部82とCPU I/Fとのタイミングを説明するための図である。図23は、CPU83および外部RAMを含めた全体構成を示す。
図20は、第2の3G回路部82の詳細な構成を示す図である。誤り訂正復号化がなされ、CRCチェックで問題がなかったDCHのTrCHのデータは、FEC TrCH部201からDEMUX UL DCH部203に受け渡される。またCHD_LG部202から、データに関するパラメータ情報、たとえばTFCI(Transport Format Combination Indicator)などが受け渡される。TFCIは、レート情報などの制御情報である。
DEMUX UL DCH部203において、格納部205に格納されるヘッダ情報およびレジスタ設定に基づいて、音声であればClassA,B,C多重などの処理が行われる。FP UL DCH部204において、格納部208に格納されるヘッダ情報およびレジスタ設定に基づいて、FPデータのフレームフォーマットに組立てられ、分配器209を介して、内部RAM210のユーザ別内部RAM211に、ユーザ毎に格納される。CPU83は、10msに1度の割合で、ユーザ別内部RAM211からデータを取出して、外部RAM110に格納する。
RACHのTrCHに関しては、DEMUX UL RACH部206に渡され、FPフォーマットを構成するのに必要なデータが集められる。FP UL RACH部207において、FPフォーマットに組立てられ、内部RAM210のデータ共通内部RAM(Data common)212に格納される。その後、CPU83は、10msに1度の割合で、データ共通内部RAM212からデータを取出す。
図21は、コントロールフレーム処理を実現する構成を示す図である。コントロールフレーム処理に関しては、第2の3G回路部82は、第2の3G回路部82におけるFP上りリンクコントロールフレーム(FP UL Control frame)処理部221において、格納部222に格納されるヘッダ情報およびレジスタ情報に基づいて、FP上りリンクコントロールフレーム処理を行う。
第2の3G回路部82は、処理された結果をコントロールフレーム内部RAM223に格納する。CPU83は、10msに1度の割合で、コントロールフレーム内部RAM223からデータを取出して、外部RAM110に格納する。
CPU83は、第1の3G回路部81または第2の3G回路部82から通知される下りレガシー処理およびHSDPA処理で用いるものと共通の2ms周期の割込み信号に基づいて、第2の3G回路部82の内部RAM241からデータを取得する。このようなCPU83に対する割込み信号の1本化によって、CPU83に対する処理負荷を軽減することができる。
また、CPU83は、レガシーのTTIである10ms周期で第2の3G回路部82にアクセスすればいいところを、2ms周期でアクセスすることが可能であるので、内部RAM241は、ユーザ数分用意するだけでよく、それぞれのユーザ毎に2面ずつ用意する必要はない。これによって、内部RAM241の増大を防ぐことができる。またRAMを論理回路で実現する場合には、回路規模の増大を防ぐことができるという効果がある。
図22は、第2の3G回路部82とCPU I/Fとのタイミングを説明するための図である。第2の3G回路部82は、参照符号「T12」で示される周期たとえば10ms周期で動作し、CPU83は、参照符号「T11」で示される周期たとえば2ms周期でアクセス可能である。
第2の3G回路部82は、書込み完了フラグが「0」であることを確認してから、内部RAMにFPデータ処理後の結果を格納し、参照符号「231」で示される書込み完了フラグを「1」にする。FPデータのCPUI/FRAMへの書込み時間t43は、2ms未満である。
CPU83は、書込み完了フラグが1であることを確認してから、内部RAMからFPデータ処理後のデータを取得し、参照符号「232」,「233」,「234」,「235」で示される書込み完了フラグを「0」にする。
これによって、第2の3G回路部82とCPU83とがアクセス競合することを回避することができるので、内部RAMの面を2重化する必要が無くなり、内部RAM数の増大を防ぐことができるという効果がある。また、RAMを論理回路で構成する場合には、回路規模の増大を防ぐことができるという効果がある。つまり、回路規模削減に対する効果を期待することができる。
図23は、上りレガシー処理でのFP処理のCPU83、外部RAM110、第1および第2の3G回路部81,82を含めた全体の構成を示す図である。
データは、第1の3G回路部81のFEC TrCH RAM242から第2の3G回路部82に送られ、FP処理部183において、FPフォーマットに変換される。変換されたデータは、内部RAM241に格納される。CPU83、具体的にはFP設定処理部152は、そこから2ms毎の割り込みに基づいて動作する処理においてFPデータを取出し、CPU83に接続された外部RAM110にデータを格納する。
格納されたデータは、CPU83のIP処理部102において、外部RAM110から取出され、IPフォーマットに変換され、IPパケットとして、外部RAM110に再び格納される。パケットエンジン(Packet Engine)101などのCPU83の内部のコプロセッサを用いて、基地局上位装置に対して、Ether PHY(Physical Layer)100経由で、データが送信される。コプロセッサがない場合には、ソフトウェア処理で、IPパケットが基地局上位装置に対して送信される。
CPU83は、TTIが10msの処理を、HSDPA処理および下りレガシー処理と共通の2ms割込みを用いて第2の3G回路部82にアクセスするので、割込み数を増大させず、内部RAMを増大させない。したがって、回路規模および処理負荷の削減を実現することができるという効果がある。
図20〜図23では、上りレガシー処理について示したが、EULに関しては、2ms毎にCPU83が第2の3G回路部82からFPデータを取出すほかは、レガシー処理と同様に処理がなされる。
<第3の実施の形態>
図24は、第2の3G回路部82に外部RAMを接続した場合におけるコントロールフレーム処理におけるレガシー(略称:LG)処理の動作手順を示すシーケンス図である。図24に示す処理において、図3に示す処理と同一の部分については、共通する説明を省略する。
図24において、ステップS11のIP処理から、ステップS12のポインタキューの格納、ステップS13のセグメントの分割、ステップS14のFPデータの第2の3G回路接続外部RAMへの格納までの処理は、予め定める第51処理時間t51以内に行われる。第51処理時間t51は、たとえば10msである。また、IP揺らぎの時間は、たとえば390msである。
図24において、ステップS15のFPヘッダ解析、ステップS101のフレームCRCチェック処理、ステップS102のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップS103のコントロールフレーム処理までの処理は、予め定める第52処理時間t52以内に行われる。第52処理時間t52は、たとえば10msである。
図24において、ステップS103のコントロールフレーム処理、ステップS104のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップS105の有効フラグ監視処理、ステップS106のフレームCRCの計算、ステップS107のフレーム化処理、ステップS108のポインタキューの格納処理、ステップS109のIP処理までの処理は、予め定める第53処理時間t53以内に行われる。第53処理時間t53は、たとえば10msである。
図24に示すLG処理は、以下のようにして実行される。前述の図3に示す処理と同様にしてステップS11〜ステップS15の処理を終了した後、ステップS101において、第2の3G回路部82のFP部56は、フレームCRCチェック処理を行う。次に、ステップS102において、FP部56は、第1の3G回路部81の内蔵プロセッサレジスタに、コントロールフレーム情報を格納する。
次に、ステップS103において、第1の3G回路部81の内蔵プロセッサは、コントロールフレーム処理を行う。次に、ステップS104において、第1の3G回路部81の内蔵プロセッサは、第1の3G回路部81の内蔵プロセッサレジスタに、コントロールフレーム処理後のコントロールフレーム情報を格納する。
次に、ステップS105において、第2の3G回路部82のFP部56は、有効フラグ監視を行う。第2の3G回路部82のFP部56は、有効フラグ監視として、第1の3G回路部81の内蔵プロセッサレジスタに格納しているコントロールフレーム情報を常時監視している。内蔵プロセッサによってコントロールフレーム処理が行われたときに、コントロールフレーム情報の該当するコントロールフレーム種別にフラグが立つ。
次に、ステップS106において、FP部56は、フレームCRCの計算を行う。フレームCRCの計算は、FP部56が、ステップS105でコントロールフレーム情報の該当するコントロールフレーム種別にフラグが立っていることを確認したときに行われる。FP部56は、内蔵プロセッサレジスタから、処理済みのコントロールフレームデータを取得し、フレームCRC計算部において、前述の参考文献4,5に記載のFPフレームCRCを計算する。
次に、ステップS107において、FP部56は、フレーム化処理を行う。フレーム化されたデータは、ステップS108のIP部I/F用FIFOでのポインタキューの格納処理を経て、第2の3G回路部82のIP部58に与えられる。次に、ステップS109において、IP部58は、IP処理を行う。
図25は、CPU83に外部RAMを接続した場合におけるコントロールフレーム処理におけるレガシー(略称:LG)処理の動作手順を示すシーケンス図である。図25に示す処理において、前述の図4および図24に示す処理と同一の部分については、共通する説明を省略する。
ステップS31のIP処理から、ステップS32のセグメント分割、ステップS33のFPデータのCPU接続外部RAMへの格納までの処理は、予め定める第54処理時間t54以内に行われる。第54処理時間t54は、たとえば10msである。また、IP揺らぎの時間は、たとえば390msである。
図25において、ステップS34のFPヘッダ設定、ステップS35のFPヘッダの内蔵RAMへの格納、ステップS36のFPヘッダ解析、ステップS111のフレームCRCチェック処理、ステップS112のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップS113のコントロールフレーム処理までの処理は、予め定める第55処理時間t55以内に行われる。第55処理時間t55は、たとえば10msである。
図25において、ステップS113のコントロールフレーム処理、ステップS114のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップS115の有効フラグ監視処理、ステップS116のフレームCRCの計算、ステップS117のフレーム化処理、ステップS118のFPデータの内蔵RAMへの格納処理、ステップS119のIP処理までの処理は、予め定める第56処理時間t56以内に行われる。第56処理時間t56は、たとえば10msである。
図25に示すLG処理は、以下のようにして実行される。前述の図3に示す処理と同様にしてステップS31〜ステップS36の処理を終了した後、ステップS111において、第2の3G回路部82の主回路、具体的にはFP部56は、フレームCRCチェック処理を行う。次に、ステップS112において、第2の3G回路部82の主回路、具体的にはFP部56は、第1の3G回路部81の内蔵プロセッサレジスタに、コントロールフレーム情報を格納する。
次に、ステップS113において、第1の3G回路部81の内蔵プロセッサは、コントロールフレーム処理を行う。次に、第1の3G回路部81の内蔵プロセッサは、第1の3G回路部81の内蔵プロセッサレジスタに、コントロールフレーム処理後のコントロールフレーム情報を格納する。
次に、ステップS115において、第2の3G回路部82の主回路、具体的にはFP部56は、有効フラグ監視を行う。このステップS115でコントロールフレーム情報の該当するコントロールフレーム種別にフラグが立っていることを確認すると、ステップS116において、第2の3G回路部82の主回路、具体的にはFP部56は、フレームCRCの計算を行う。次に、ステップS117において、第2の3G回路部82の主回路、具体的にはFP部56は、フレーム化処理を行う。
次に、ステップS118において、第2の3G回路部82の主回路、具体的にはFP部56は、フレーム化されたデータを内蔵RAMに格納する。次に、ステップS119において、CPU83は、内蔵RAMからフレーム化されたデータを取得し、IP処理を行う。
図26は、第2の3G回路部82に外部RAMを接続した場合におけるコントロールフレーム処理におけるLG処理の動作手順の他の例を示すシーケンス図である。図26に示す処理において、図3および図24と同一の部分については、共通する説明を省略する。
図26において、ステップS11のIP処理から、ステップS12のポインタキューの格納、ステップS13のセグメントの分割、ステップS14のFPデータの第2の3G回路接続外部RAMへの格納までの処理は、予め定める第61処理時間t61以内に行われる。第61処理時間t61は、たとえば10msである。また、IP揺らぎの時間は、たとえば390msである。
図26において、ステップS15のFPヘッダ解析、ステップS101のフレームCRCチェック処理、ステップS102のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップS103のコントロールフレーム処理までの処理は、予め定める第62処理時間t62以内に行われる。第62処理時間t62は、たとえば10msである。
図26において、ステップS103のコントロールフレーム処理、ステップS104のコントロールフレーム情報の内蔵プロセッサレジスタへの格納、ステップS105の有効フラグ監視処理、ステップS106のフレームCRCの計算、ステップS107のフレーム化処理、ステップS109のIP処理までの処理は、予め定める第63処理時間t63以内に行われる。第63処理時間t63は、たとえば10msである。
図26に示すLG処理は、前述の図24に示すLG処理と同様に行われるが、図26に示す処理では、ステップS107において、FP部56は、フレーム化処理を行った後、フレーム化されたデータを、ポインタキューを介さずに、IP部I/F用FIFOを介して、第2の3G回路部82のIP部58に与える。また図26に示すLG処理では、ステップS102以前の処理と、ステップS104以後の処理とは、独立している。
図27は、CPU83に外部RAMを接続して、CPU83および第2の3G回路部82にコントロール処理全てを行わせる場合の動作手順を示すシーケンス図である。図27に示す処理において、前述の図4に示す処理と同一の部分については、共通する説明を省略する。
図27に示す処理において、ステップS31のIP処理から、ステップS32のセグメント分割、ステップS33のFPデータのCPU接続外部RAMへの格納までの処理は、予め定める第64処理時間t64以内に行われる。第64処理時間t64は、たとえば10msである。また、IP揺らぎの時間は、たとえば390msである。
図27に示す処理において、ステップS34のFPヘッダ設定、ステップS35のFPヘッダの内蔵RAMへの格納、ステップS36のFPヘッダ解析、ステップS121のフレームCRCチェック処理、ステップS122のコントロールフレーム情報の格納、ステップS123のコントロールフレーム処理までの処理は、予め定める第65処理時間t65以内に行われる。第65処理時間t65は、たとえば10msである。
図27に示す処理において、ステップS123のコントロールフレーム処理、ステップS124のコントロールフレーム情報の格納、ステップS125の有効フラグ監視処理、ステップS126のフレームCRCの計算、ステップS127のフレーム化処理、ステップS128のFPデータの内蔵RAMへの格納処理、ステップS129のIP処理までの処理は、予め定める第66処理時間t66以内に行われる。第66処理時間t66は、たとえば10msである。
図27に示すLG処理は、以下のようにして実行される。前述の図3に示す処理と同様にしてステップS31〜ステップS36の処理を終了した後、ステップS121において、第2の3G回路部82の主回路、具体的にはFP部56は、フレームCRCチェック処理を行う。次に、ステップS112において、第2の3G回路部82の主回路、具体的にはFP部56は、第2の3G回路部82の内蔵RAMに、コントロールフレーム情報を格納する。
次に、ステップS123において、CPU83は、コントロールフレーム処理を行う。次に、CPU83は、第2の3G回路部82の内蔵RAMに、コントロールフレーム処理後のコントロールフレーム情報を格納する。
次に、ステップS125において、第2の3G回路部82の主回路、具体的にはFP部56は、有効フラグ監視を行う。このステップS125でコントロールフレーム情報の該当するコントロールフレーム種別にフラグが立っていることを確認すると、ステップS126において、第2の3G回路部82の主回路、具体的にはFP部56は、フレームCRCの計算を行う。
次に、ステップS127において、第2の3G回路部82の主回路、具体的にはFP部56は、フレーム化処理を行う。次に、ステップS128において、第2の3G回路部82の主回路、具体的にはFP部56は、フレーム化されたデータを内蔵RAMに格納する。次に、ステップS129において、CPU83は、内蔵RAMからフレーム化されたデータを取得し、IP処理を行う。
図28は、CPU83に外部RAMを接続して、コントロール処理全てを行わせる場合の動作手順を示すシーケンス図である。図28に示す処理において、前述の図4に示す処理と同一の部分については、共通する説明を省略する。
図28に示す処理において、ステップS31のIP処理から、ステップS32のセグメント分割、ステップS33のFPデータのCPU接続外部RAMへの格納までの処理は、予め定める第74処理時間t74以内に行われる。第74処理時間t74は、たとえば10msである。また、IP揺らぎの時間は、たとえば390msである。
図28に示す処理において、ステップS131のFPヘッダ解析、ステップS132のフレームCRCチェック処理、ステップS133のコントロールフレーム処理、ステップS134のフレームCRCの計算、ステップS135のフレーム化処理、ステップS136のIP処理までの処理は、予め定める第76処理時間t76以内に行われる。第76処理時間t76は、たとえば10msである。
図28に示すLG処理は、以下のようにして実行される。前述の図3に示す処理と同様にしてステップS31〜ステップS36の処理を終了した後、ステップS131において、CPU83は、FPヘッダ解析処理を行う。次に、ステップS132において、CPU83は、フレームCRCチェック処理を行う。次に、ステップS133において、CPU83は、コントロールフレーム処理を行う。
次に、ステップS134において、CPU83は、フレームCRCの計算を行う。次に、ステップS135において、CPU83は、フレーム化処理を行う。次に、ステップS136において、CPU83は、フレーム化されたデータに対して、IP処理を行う。
以上のように図25および図27に示す処理では、フレーム化したデータは、第2の3G回路部82の内蔵RAM経由で、CPU83に渡される。CPU83は、図3〜図7ならびに図18および図19と同じ2msの割込みを用いて起動される処理の中で、第2の3G回路部82にデータを設定したり、第2の3G回路部82からデータを取得したりするアクセスを行う。
図27に示す処理では、CPU83でのFPヘッダ設定およびコントロールフレーム処理、ならびに第2の3G回路部82でのFPヘッダ解析およびフレームCRCチェックなどの処理を実現するために、CPU83と第2の3G回路部82との間で、CPU83の処理負荷に支配的な要件であるデータの受け渡しが発生する際に、処理時間がかかってしまう。
これに対して、図28に示す処理のように、CPU83で全ての処理を実現すれば、CPU83と第2の3G回路部82との間のデータの受渡しが無くなり、処理時間も短くて済む。
このようにCPU83に機能を移管することで、CPU83の処理負荷が増加することが考えられる。しかし、コントロールフレームはデータ長が短く、5バイト(byte)程度であるので、CPU83に機能を移管した際に増加する処理負荷は、CPU83と第2の3G回路部82とのアクセスを無くしたことで短くなった処理時間で、十分に打ち消すことができる。
また、第2の3G回路部82での処理が無くなったことによって、第2の3G回路部82の回路規模の削減につながり、基地局装置2の小型化および省電力化を実現することができる。
<第4の実施の形態>
図29は、本発明の第4の実施の形態である基地局装置3の構成を示すブロック図である。本実施の形態における基地局装置3の構成は、前述の図2に示す第1の実施の形態における基地局装置2の構成と類似しているので、図2に示す第1の実施の形態に対応する部分については、同一の参照符を付して、共通する説明を省略する。
本実施の形態の基地局装置3は、RF部11A、LTE回路部13A、システムクロック供給部16、第1アンテナ17、第2アンテナ18、第1の3G回路部81、第2の3G回路部82、CPU83およびIPsec専用回路部84を備えて構成される。
LTE回路部13A、第1の3G回路部81、第2の3G回路部82、CPU83およびIPsec専用回路部84は、第1の実施の形態における基地局装置2のLTE回路部13A、第1の3G回路部81、第2の3G回路部82、CPU83およびIPsec専用回路部84と同一の構成である。第1の3G回路部81および第2の3G回路部82は、1つの回路として構成されてもよい。
本実施の形態のRF部11Aは、第1DUP部21、第1SW部22、第1無線送信部23、第1無線受信部24、第1下り無線受信部25、第2DUP部26、第2SW部27、第2無線送信部28、第2無線受信部29、第2下り無線受信部30、合成部91、第1分配部92、第2分配部93、3G用無線送信部94、3G用無線受信部95および3G用下り無線受信部96を備える。本実施の形態のRF部11Aは、無線送受信部71Aを構成する。
本実施の形態の基地局装置3は、無線送受信部71Aを構成するRF部11A以外は、前述の第1の実施の形態における基地局装置2と同じ構成である。本実施の形態のRF部11は、DFEが無い。
本実施の形態では、第1アンテナ17、第2アンテナ18、第1デュプレクサ(duplexer;略称:DUP)部21、第1SW部22、第1無線送信部23、第1無線受信部24、第1下り無線受信部25、第2DUP部26、第2SW部27、第2無線送信部28、第2無線受信部29、第2下り無線受信部30、合成部91、第1分配部92、第2分配部93、3G用無線送信部94、3G用無線受信部95および3G用下り無線受信部96を備えて構成される。
3G用無線送信部94は、W-CDMA方式の拡散変調後の信号をRF信号にアップコンバージョンする。3G用無線受信部95は、W-CDMA方式のRF信号をダウンコンバージョンして、A/D変換する。3G用下り無線受信部96は、W−CDMA方式の下り周波数のRF信号をダウンコンバージョンして、A/D変換する。
合成部91は、第2無線送信部28から出力されるLTE方式のRF信号と、3G用無線送信部94から出力されるW−CDMA方式のRF信号とを、周波数帯域を重複させること無く、周波数を並べて配置する帯域制限機能を有するアナログフィルタである。第1および第2分配部92,93は、RF信号を、3G帯域を通過する信号とLTE帯域を通過する信号とに分離するアナログフィルタである。
以上のように本実施の形態では、前述の第1の実施の形態と同様に、FP部56、3G用IP部58、IPsec部59およびPPPoE部60が、CPU83とは別の回路として構成されるので、MAC−hs部54およびMAC−e部55を、ユーザデータの導通ではなく、パラメータを取得し、伝送速度の制御などのスケジューリング機能のみを行うように構成することができる。これによって、図29に示すように、3G側のユーザデータの通路を回路のみで構成することができるので、ソフトウェア処理の負荷を軽減することができる。
また、前述の第1の実施の形態ではDFE部31を用いて、ディジタルベースバンド周波数帯域で合成または分配を行う構成であるのに対し、本実施の形態では、DFE回路部を用いずに、アナログ高周波(RF)で3G信号およびLTE信号の合成または分配を行っている。これによって、ディジタルベースバンド周波数帯域で合成または分配を行う場合に比べて、合成時には誤差の拡大を防ぐことができる。また分配時には、ダウンコンバージョン前に3G信号とLTE信号とを分離するので、ダウンコンバージョン時の干渉波の混入および雑音の混入を防ぐことができる。
本実施の形態では、RFを1系統少なくすることができるという前述の第1〜第3の実施の形態における効果は得られないが、それ以外は、前述の第1〜第3の実施の形態と同様の効果を達成することができる。
<第5の実施の形態>
図30は、本発明の第5の実施の形態である基地局装置4の構成を示すブロック図である。本実施の形態における基地局装置4の構成は、前述の図29に示す第4の実施の形態における基地局装置3の構成と類似しているので、図29に示す第4の実施の形態に対応する部分については、同一の参照符を付して、共通する説明を省略する。
本実施の形態の基地局装置4は、前述の第4の実施の形態の基地局装置3の構成から、IPsec専用回路部84および切替SW部85を取り除いた構成である。また本実施の形態では、LTE回路部13Aの内蔵CPU34AのLTE用IPsec部43と、第2の3G回路部82の3G用IP部58とが接続されて構成される。
本実施の形態によれば、第4の実施の形態と同様の効果を達成することができる。また第4の実施の形態では、3G用のIPsec部としてIPsec専用回路部84が設けられており、3G方式におけるIPsec機能はIPsec専用回路部84によって実現されているが、本実施の形態では、IPsec専用回路部84および切替SW部85を設けずに、LTE用IPsec部43を用いて、3G方式におけるIPsec機能を実現している。これによって、基地局装置4の構成を簡略化することができるので、基地局装置4の小型化を実現することができる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。