CN103858492A - 基站装置及通信系统 - Google Patents

Abstract

本发明的目的在于提供一种能以尽可能小的功耗与通信终端装置进行无线通信的基站装置以及包括该基站装置的通信系统。CPU（83）连接外部RAM，CPU（83）通过软件程序起到数据交换单元的作用。在利用第二3G电路部（82）进行帧协议的帧化处理等通信处理时，利用CPU（83）访问外部RAM，并将通信处理所需的数据提供给第二3G电路部（82）。另外，由第二3G电路部（82）处理的数据通过CPU（83）存储于外部RAM中。由此，能抑制第二3G电路部（82）的电路规模的增大，实现能以尽可能小的功耗与通信终端装置进行通信的基站装置（2）。

Description

基站装置及通信系统

技术领域

本发明涉及能以多种通信方式与通信终端装置进行无线通信的基站装置以及包括该基站装置的通信系统。

背景技术

在移动通信系统的标准化机构即3GPP（3rd Generation PartnershipProject：第三代伙伴项目）中，作为第3.9代（3.9th Generation；简称：3.9G）的通信方式正在研究长期演进（Long Term Evolution；简称：LTE）方式。此外，还在研究对LTE方式进行增强的LTE-Advanced方式。

LTE方式是对第三代（Third Generation；简称：3G）的通信方式（下面有时称为“3G方式”）的一种即W－CDMA（Wideband Code division MultipleAccess：宽带码分多址）方式进行增强后得到的方式。在W-CDMA方式的移动通信系统中，提供了电路交换（Circuit Switched；简称：CS）通信，但在LTE方式及LTE Advanced方式等LTE之后的通信方式的移动通信系统中，不提供电路交换通信。

因此，例如在处于LTE以后的通信方式的移动通信系统的服务范围内的移动通信终端装置（下面有时称为“移动终端装置”）的音频通信仅对应W-CDMA方式的情况下，或者在通信终端装置期望以W-CDMA方式进行音频通信的情况下，进行被称为CS回落（CS Fallback：电路域回落；简称：CSFB）的处理。利用CSFB处理，以LTE以后的通信方式进行的通信能切换成以W-CDMA方式进行的通信（例如参照非专利文献1～5）。

例如在专利文献1～9中公开了与移动通信系统中所使用的通信装置相关的技术。例如专利文献1～3中公开了在如上所述的应对多种通信方式的移动通信系统中用于降低功耗的技术。

在专利文献1公开的技术中，通过减少应对两种不同的通信方式的无线通信终端的切换（handoff）频率，从而减少无线通信终端的功耗。

在专利文献2公开的技术中，在能与多个不同的无线通信系统相连接的通信终端中，在处于待机状态时，仅使多个无线通信系统用电源中的第一无线通信系统用电源导通，而使其他的无线通信系统用电源全部断开，经由第一无线通信系统接受呼叫通知。由此，在通信终端中降低了待机时的功耗。

专利文献3中，公开了应对多种无线方式、例如GSM（Global System forMobile：全球移动通信系统）（注册商标）以及W-CDMA这两种方式的无线终端装置以及基站。在专利文献3公开的技术中，当无线终端装置发生移动而变成属于不在通信中的无线方式的新的周边小区时，通过启动不在通信中的无线方式所对应的无线通信单元，并取得该周边小区的信息，从而抑制无线终端装置的功耗。

专利文献4中公开了用于解决如下问题的技术：即，移动电话等通信装置为了实现移动小型化，而牺牲了中央处理装置（Central Processing Unit；简称：CPU）的性能或外部扩张性，从而无法充分地活用所增加的功能的问题、以及由于受到这些限制的制约而无法搭载某些功能的问题。专利文献4公开的通信装置将执行程序存储于只读存储器（Read Only Memory；简称：ROM）中，CPU从ROM读取出该执行程序，并逐条解释包含在该执行程序中的命令，对装置整体进行控制。

专利文献5公开的无线通信装置通过在数字处理部的软件无线处理中，根据RF资源的分配方法，来再构建数字处理部的电路结构，从而灵活并且有效地进行信号处理系统的动作。

专利文献5中，作为变更软件无线处理的电路结构的方法，举出了如下方法：（1）下载记载有处理电路的内容的软件信息，进行再构建的方法、（2）仅下载控制处理电路的信息，进行再构建的方法、以及（3）使用预先存储在内部或者外部存储器中的电路信息并根据请求，对电路进行再构建的方法。

专利文献5中公开的无线通信装置具有如下结构：即，在数字处理部不进行软件无线处理的情况下，预先准备所有具有可能性的解码处理电路，进行动作准备，并根据请求对所有处理电路进行导通/断开操作。

专利文献6公开了无线网络中，管理容易并能防止非法访问，同时弥补加密方式的脆弱性，实现提高安全性的网络系统、接入点装置、终端用通信模块、访问控制方法、访问控制程序、以及记录有访问控制程序的记录介质。

专利文献7中公开的移动信息终端装置中，数据管理单元取得连接目的地的移动通信终端的图像数据管理信息，并且图像列表生成单元将基于该图像数据管理信息生成的图像列表显示在显示单元中，数据管理单元将通过来自输入单元的输入而选出的图像数据存储于图像数据存储部中。由此，能在存储于移动通信终端的图像数据中，仅迅速地传输所需的图像，使得处理变得简单。

专利文献8公开了起到基站功能的管理装置。专利文献9是专利文献8的专利公报。

专利文献8以及专利文献9所公开的管理装置由具备运算处理装置（CPU）、主存储器（RAM）、读取专用存储器（ROM）、输入输出装置（I/O）、以及硬盘装置等外部存储装置的装置而构成。ROM或者外部存储装置等中存储有用于使信息处理装置起到管理装置的作用的程序、或者用于在计算机中执行信息提供方法的程序。该程序记载在主存储器上，通过使CPU执行这些程序，来实现管理装置。

专利文献8以及专利文献9公开的技术中提供了一种信息提供系统，该通过信息提供系统通过构成如上所述的管理装置，从而即使多个地址信息提供装置彼此接近地配置，用户也能简单地从所期望的地址信息提供装置获得地址信息，并基于该地址信息从通信网获得信息。

现有技术文献

专利文献

专利文献1：日本专利第3916554号公报

专利文献2：日本专利第4190982号公报

专利文献3：国际公开第2008/081548号刊物

专利文献4：日本专利特开2007－116524号公报

专利文献5：日本专利特开2006－148388号公报

专利文献6：日本专利特开2005－204232号公报

专利文献7：日本专利特开2002－176471号公报

专利文献8：日本专利特开2004－078277号公报

专利文献9：日本专利第4272395号公报

非专利文献

非专利文献1：3GPPTS23.060V10.3.0

非专利文献2：3GPPTS23.401V10.3.0

非专利文献3：3GPPTS23.221V10.0.0

非专利文献4：3GPPTS24.008V10.2.0

非专利文献5：3GPPTS23.272V10.3.1

发明内容

发明所要解决的技术问题

专利文献1～3所公开的技术是用于降低通信终端装置的功耗的技术。作为用于降低基站装置的功耗的方法，例如考虑如下方法：在应对两种通信方式的通信系统中，当通信终端装置被控制成仅以一种通信方式进行通信时，基站装置近以一种通信方式的功能进行工作。

然而，该方法只有在所有的通信终端装置均应对两种通信方式的情况才有效果。例如，在与同一基站装置进行通信的其他通信终端装置仅应对另一种通信方式时，基站装置不得不使两种通信方式的功能均工作。因而，无法降低基站装置的功耗。

作为降低基站装置的功耗的方法，考虑削减构成基站装置的电路规模。然而，上述的专利文献1～9中，在用作为基站装置的通信装置中，并未公开用于削减电路规模的技术。

例如专利文献4所公开的通信装置，如上述那样，CPU从ROM读取出其执行程序，对包含在该执行程序中的命令依次进行解释，对装置整体进行控制。通过CPU从ROM读取出执行程序是利用软件程序实现的。

基站装置中，由于与多个通信终端装置之间同时进行通信，因此需要处理大量数据。为了处理大量数据，需要暂时性地存储数据的外部存储单元。

然而，在专利文献4所公开的通信装置中使用的ROM是专门用于读取的，而不能进行写入处理，因此无法用作为处理大量数据的外部存储单元。即，专利文献4公开的通信装置未构成为通过软件程序来实现与用作为处理大量数据的外部存储单元之间的数据收发。因而，专利文献4公开的通信装置中需要在通信装置内处理大量数据，因此不能削减电路规模。

专利文献5公开的无线通信装置将电路信息存储于外部存储器中，而非数据。专利文献5公开的无线通信装置的电路规模变小，并且未采用以处理大量数据为目的的结构。

专利文献6公开的接入点装置并不将数据存储于外部存储单元中，而将程序存储于记录介质中。专利文献6公开的接入点装置的电路规模变小，并且未采用以处理大量数据为目的的结构。

专利文献7公开的移动信息终端装置与上述专利文献4公开的通信装置相同，未构成为通过软件程序来实现与用作为处理大量数据的外部存储单元之间的数据收发。即，专利文献7公开的移动信息终端装置通过软件程序来实现与外部存储单元之间的数据收发，因此未采用实现与电路之间的访问较少的接口的结构。因而，即使使用专利文献7所公开的技术，也不能削减电路规模。

专利文献8及专利文献9公开的管理装置不将数据存储在外部存储装置中，而将程序如上述那样存储在ROM或者外部存储装置等中。专利文献8及专利文献9公开的管理装置并不是以缩小电路规模为目的的结构。

在如上所述的专利文献1～9中，作为基站装置使用的通信装置中，并未公开用于削减电路规模的技术。因而，即使使用专利文献1～9所公开的技术，也不能降低基站装置的功耗。

本发明的目的在于提供一种能以尽可能小的功耗与通信终端装置进行无线通信的基站装置以及包括该基站装置的通信系统。

解决技术问题所采用的技术方案

本发明的基站装置是能与通信终端装置进行无线通信的基站装置，其特征在于，包括：通信处理单元，该通信处理单元进行用于与所述通信终端装置进行通信的通信处理；以及数据交换单元，该数据交换单元对于暂时性地存储有由所述通信处理单元进行的通信处理中所处理的数据的外部存储单元，进行所述数据的读取以及存储的至少一种，并与所述通信处理单元之间进行所述数据的交换，所述数据交换单元通过软件程序来实现。

本发明的通信系统的特征在于，包括：所述本发明的基站装置；以及能与所述本发明的基站装置进行无线通信的通信终端装置。

发明效果

根据本发明的基站装置，用于与通信终端装置进行通信的通信处理通过通信处理单元来进行。通信处理单元所进行的通信处理中处理的数据通过由软件程序实现的数据交换单元从外部存储单元读取出、或存储到外部存储单元，与通信处理单元进行交换。由此，与外部存储单元的访问通过由软件程序实现的数据交换单元来进行，因此通信处理单元无需访问外部存储单元。由此，能削减实现通信处理单元的电路规模，将功耗抑制得较小。因此，能以尽可能小的功耗来实现能与通信终端装置进行无线通信的基站装置。还能简单地实现基站装置的小型化。

根据本发明的通信系统，构成包括上述优异的本发明的基站装置以及通信终端装置的通信系统。由此，能使基站装置的功耗变得尽可能小。并且，还能简单地实现基站装置的小型化。

本发明的目的、特征、方面以及优点通过以下详细的说明与附图，能更为明了。

附图说明

图1是表示现有技术的基站装置1的结构的框图。

图2是表示本发明的实施方式1的基站装置2的结构的框图。

图3是表示第二3G电路部82与外部RAM相连接时的W-CDMA方式的FP处理中的下行旧有（legacy）处理的工作步骤的序列图。

图4是表示CPU83与外部RAM相连接时的W-CDMA方式的FP处理中的下行旧有处理的工作步骤的序列图。

图5是表示第二3G电路部82与外部RAM相连接时的W-CDMA方式的FP处理中的HSDPA处理的工作步骤的序列图。

图6是表示CPU83与外部RAM相连接时的W-CDMA方式的FP处理中的HSDPA处理的工作步骤的序列图。

图7是表示利用CPU83处理FP处理时的工作步骤的序列图。

图8是表示图3～图7所示的处理中，执行段分割处理的段分割部103的结构的框图。

图9是表示将FP数据分割成段的状态的图。

图10是表示进行IP处理时接受处理的数据的格式的图。

图11是表示从段分割部将数据存储到RAM时的格式的图。

图12是表示实现标头解析处理的结构的框图。

图13是表示实现有效载荷处理的结构的框图。

图14是表示包括CPU83、第二3G电路部82以及第一3G电路部81在内的基站装置2的整体结构的框图。

图15是用于说明第二3G电路部82与CPUI/F的定时的图。

图16是表示第二3G电路部82的结构的框图。

图17是表示包括CPU83以及外部RAM110的结构的框图。

图18是表示第二3G电路部82与外部RAM相连接时的W-CDMA方式的FP处理中的上行旧有处理的工作步骤的序列图。

图19是表示CPU83与外部RAM相连接时的W-CDMA方式的FP处理中的上行旧有处理的工作步骤的步骤图。

图20是表示第二3G电路部82的详细结构的图。

图21是表示实现控制帧处理的结构的图。

图22是用于说明第二3G电路部82与CPUI/F的定时的图。

图23是表示包含上行旧有处理中的FP处理的CPU83、外部RAM110、第一及第二3G电路部81、82的整体结构的图。

图24是表示第二3G电路部82与外部RAM相连接时的控制帧处理中的旧有处理的工作步骤的序列图。

图25是表示CPU83与外部RAM相连接时的控制帧处理中的旧有处理的工作步骤的序列图。

图26是表示第二3G电路部82与外部RAM相连接时的控制帧处理中的LG处理的工作步骤的其他示例的序列图。

图27是表示CPU83与外部RAM相连接，在CPU83以及第二3G电路部82中进行所有控制处理时的工作步骤的序列图。

图28是表示CPU83与外部RAM相连接、进行所有控制处理时的工作步骤的序列图。

图29是表示本发明的实施方式4的基站装置3的结构的框图。

图30是表示本发明的实施方式5的基站装置4的结构的框图。

具体实施方式

<现有技术>

在说明本发明的基站装置之前，先说明作为本发明的现有技术的基站装置。图1是表示作为现有技术的基站装置1的结构的框图。基站装置1包括：高频（Radio Frequency；简称：RF）部11、数字前端（Digital Front End；简称：DFE）电路部12、LTE电路部13、3G电路部14、CPU（Central ProcessingUnit：中央处理器）15、系统时钟提供部16、第一天线17、以及第二天线18。

RF部11包括：第一双工器（duplexer；简称：DUP）部21、第一开关（简称：SW）部22、第一无线发送部23、第一无线接收部24、第一下行无线接受部25、第二双工器（简称：DUP）部26、第二开关（简称：SW）部27、第二无线发送部28、第二无线接收部29以及第二下行无线接收部30。

DFE电路部12包括第一DFE部31以及第二DFE部32。DFE电路部12安装于现场可编程门阵列（Field Programmable Gate Array；简称：FPGA）、或者专用集成电路（application specific integrated circuits；简称：ASIC）等。

LTE电路部13包括内置数字信号处理器（Digital Signal Processor；简称：DSP）/L1引擎（Engine）部33以及内置CPU34。内置DSP/L1引擎部33包括：正交频分多址接入（Orthogonal Frequency Division Multiple Access；简称：OFDMA）部35、LTE用信道编码部36、单载波频分多址接入（SingleCarrier-Frequency Division Multiple Access；简称：SC-FDMA）部37、LTE用信道解码部38以及LTE用无线参数取得部39。

内置CPU34包括：无线链路控制（Radio Link Control；简称：RLC）/介质访问控制（Medium Access Control；简称：MAC）部40、分组数据汇聚协议（Packet Data Convergence Protocol；简称：PDCP）/用户层面的通用分组无线业务隧道协议（General Packet Radio Service TunnelingProtocol-User；简称：GTP-U）部41、LTE用互联网协议（Internet Protocol；简称：IP）处理部（下面，有时简称为“IP部”）42、LTE用互联网协议安全（IP Security；简称：IPsec）部43、LTE用应用程序（application；简称：AP）部44、LTE用平台（platform；简称：PF）部45、网络参数取得部46、数据卸载部48以及系统时钟校正部49。

3G电路部14包括：扩频调制部50、3G用信道编码部51、解扩解调部52、3G用信道解码部53。

CPU15包括：高速下行分组接入（High Speed Downlink Packet Access；简称：HSDPA）用介质访问控制（Medium Access Control-HSDPA；简称：MAC-hs）部54、增强型上行链路（Enhanced Uplink；简称：EUL）用介质访问控制（Medium Access Control-EUL；简称：MAC-e）部55、帧协议（FrameProtocol；简称：FP）处理部（下面，有时简称为“FP部”）56、3G用无线参数取得部57、3G用IP部58、3G用IPsec部59、以太网（注册商标）经由点对点协议（Point to Point Protocol over Ethernet（注册商标）；简称：PPPoE）部60、3G用AP部61以及3G用PF部62。

RF部11与DFE电路部12构成无线收发部71。无线收发部71将要发送的基带发送信号转换成射频信号。此外，无线收发部71将接收到的接收射频信号转换成接收基带信号。无线收发部71由安装于FPGA或ASIC的电路以及RF元器件构成。

在LTE电路部13中，内置DSP/L1引擎部33、内置CPU34的RLC/MAC部40、以及PDCP/GTP-U41构成LTE用基带部72。LTE用基带部72起到LTE用的基带部的作用。

在LTE电路部13中，内置CPU34的LTE用AP部44、LTE用PF部45以及网络参数取得部46构成进化节点基站（Evolved Node Base Station；简称：eNB）控制部73。eNB控制部73对在LTE方式的移动通信系统中起到作为基站装置的eNB的作用的部位进行控制，进行关于与LTE方式所对应的功能（下面，有时称为“LTE侧功能”）有关的呼叫处理、呼叫处理监视、线路设定、以及管理、维护监视及状态管理等。

3G电路部14、CPU15的MAC－hs部54、MAC-e部55、FP部56以及3G用无线参数取得部57构成3G用基带部74。3G用基带部74起到W-CDMA用的基带部的作用。

CPU15的3G用AP部61以及3G用PF部62构成NB控制部75。NB控制部75对在3G方式的移动通信系统中起到作为基站装置的NodeB（下面有时称为“NB”）的作用的部位进行控制，进行与3G方式所对应的功能（下面，有时称为“3G侧功能”）有关的呼叫处理、呼叫处理监视、线路设定、以及管理、维护监视及状态管理等。

LTE电路部13的内置CPU34的LTE用IP部42和LTE用IPsec部43、CPU15的3G用IP部58、3G用IPsec部59、以及PPPoE部60构成有线侧终端部76。有线侧终端部76作为以太网（Ethernet：注册商标）以及IP信号的终端。此外，有线侧终端部76与接收来自Ipsec功能、操作系统（operation system；简称：OPS）、AP、PF、核心网络等上位装置等的紧急（emergency；简称：EM）信号时的装置复位功能相对应。

LTE电路部13的内置CPU34的系统时钟校正部49和与系统时钟校正部49相连接的系统时钟提供部16一起构成时钟部77。时钟部77为了生成无线收发部71、LTE用基带部72以及3G用基带部74等所使用的基准时钟信息，导入使用全球定位系统（Global Positioning System；简称：GPS）或网络时间协议（Network Time Protocol；简称：NTP）服务器等的校正方式，生成稳定性高的基准定时。

RF部71的第一DUP部21与第一天线17相连接。第一DUP部21是用于利用一个天线、具体而言利用第一天线17来实现发送信号的发送与接收信号的接收的天线共用器。第一DUP部21包括发送滤波器与接收滤波器，该发送滤波器在预先设定的频带中，仅使发送所使用的频带的信号通过，该接收滤波器仅使接收所使用的频带的信号通过。

第一SW部22对从第一无线发送部23输出的下行用户数据的RF信号的发送处理、与利用第一下行无线接收部25进行的下行频带的RF信号的接收处理进行切换。

第一无线发送部23基于由第一DFE部31提供的信号生成下行用户数据的RF信号，并经由第一SW部22、第一DUP部21以及第一天线17发送所生成的RF信号。

第一无线接收部24经由第一天线17、接收由第一DUP部21提供的接收信号，并提供给第一DFE部31。

第一下行无线接收部25基于经由第一天线17接收到的、由第一DUP部21提供的接收信号，生成下行频带的RF信号，并将生成的RF信号提供给第一DFE部31。

RF部11的第二DUP部26与第二天线18相连接。第二DUP部26是用于利用一个天线、具体而言利用第二天线18来实现发送信号的发送与接收信号的接收的天线共用器。第二DUP部26包括发送滤波器与接收滤波器，该发送滤波器在预先设定的频带中，仅使发送所使用的频带的信号通过，该接收滤波器仅使接收所使用的频带的信号通过。

第二SW部27对从第二无线发送部28输出的下行用户数据的RF信号的发送处理、与利用第二下行无线接收部30进行的下行频带的RF信号的接收处理进行切换。

第二无线发送部28基于由第二DFE部32提供的信号生成下行用户数据的RF信号，并经由第二SW部27、第二DUP部26以及第二天线18发送所生成的RF信号。

第二无线接收部29经由第二天线18、接收由第二DUP部26提供的接收信号，并提供给第二DFE部32。

第二下行无线接收部30基于经由第二天线18接收到的、由第二DUP部26提供的接收信号，生成下行频带的RF信号，并将生成的RF信号提供给第二DFE部32。

DFE电路部12的第一DFE部31以及第二DFE部32由有限脉冲响应滤波器（Finite Impulse Response Filter；简称：FIR）等数字滤波器来实现。第二DFE部32在基带信号的频带中、对3G方式所对应的信号（下面，有时称为“3G信号”）以及LTE方式所对应的信号（下面，有时称为“LTE信号”）进行频带限制。

第一DFE部31在发送处理中，即使变成高频，也处于能将3G信号与LTE信号频率分离的状态，从而分别获取3G信号以及LET信号。第一DFE部31在接收处理中，利用RF部11的第二无线接收部29在基带区域将高频中包含3G信号区域和LTE信号区域的宽频带的信号进行下变频，利用数字滤波器对由此获得的信号实施分离出3G信号频带与LTE信号频带的处理，从而分别获取3G信号以及LTE信号。

第一DFE部31与第二DFE部32分别与LTE电路部13的内置DSP/L1引擎部33的OFDMA部35、SC-FDMA部37以及LTE用无线参数取得部39相连接。此外，第二DFE部32与3G电路部14的扩频调制部5和解扩解调部52、以及CPU15的3G用线参数取得部57相连接。

内置DSP/L1引擎部33的内置DSP是指内置于LTE电路部13中的数字信号处理器（Digital Signal Processor）。DSP搭载有软件程序（下面，有时简称为“软件”），并能够执行与数字信号处理相适应的处理。L1Engine是指对以下的参考文献1～3中所定义的层1（Layer1）功能进行处理的协处理器。

参考文献1：3GPPTS36.211V10.1.0

参考文献2：3GPPTS36.212V10.1.0

参考文献3：3GPPTS36.213V10.1.0

OFDMA部35进行用于OFDMA的调制处理。OFDMA部35主要具有参考文献1、3中定义的调制功能。LTE用信道编码部36进行信道编码，具体而言，进行纠错编码。SC-FDMA部37进行用于SC-FDMA的解调处理。SC-FDMA部37主要具有参考文献1、3中定义的解调功能。LTE用信道解码部38进行接收信道的解码。

LTE用无线参数取得部39对从第一及第二天线17、18的至少某一个天线中取得、并经过第一下行无线接收部25以及第二下行无线接收部30进行下变频后的下行数据的振幅强度或电强度进行测定。此外，LTE用无线参数取得部39对数据进行解调以及解码，并对广播信息等的内容进行解析，从而取得来自相邻基站的电场强度等、3G方式以及LTE方式这两种方式的周边小区的环境信息。

内置CPU34是内置于LTE电路部13中的CPU。内置CPU34搭载有软件程序，并能执行该软件程序。RLC/MAC部40进行无线链路控制（RLC）以及介质访问控制（MAC）。PDCP/GTP-U部41进行PDCP处理以及GTP-U处理。

LTE用IP部42对LTE信号进行IP处理。IP处理将在后文中阐述。LTE用IP部42将对LTE信号进行IP处理而生成的数据提供给LTE用IPsec部43。

LTE用IPsec部43具有将由LTE用IP部42提供的数据进行加密的安全功能。LTE用IPsec部43使用内置于LTE电路部13内的专用的协处理器，来实现上述安全功能。由此，仅利用软件处理就能将需要高频的CUP内核的工作频率抑制地较低，从而能抑制功耗。LTE用IPsec部43将加密后的数据提供给CPU15的PPPoE部60。

LTE用AP部44具有控制基站装置1的LTE侧功能的应用程序功能。LTE用PF部45具有控制基站装置1的LTE侧功能的平台功能。

网络参数取得部46具有取得比基站装置1、与移动管理实体（MobilityManagement Entity；简称：MME）以及服务网关（Serving Gateway；简称：SGW）等基站上位装置的接口更靠上位侧的网络信息的功能。

数据卸载部48具有数据卸载功能。数据卸载功能是指在传输数据时，不经由通常的移动电话网，而通过利用互联网线路，来减轻通信量负载的功能。数据卸载功能采用全部由软件来实现的结构，因此能够通过利用远程升级进行软件更新，来添加或删除功能。

系统时钟提供部16是能利用压控晶体振荡器（Voltage Controlled XtalOscillator；简称：VCXO）以及温度补偿晶体振荡器（TemperatureCompensated Xtal Oscillator；简称：TCXO）等的电压控制来改变频率的时钟发送源。系统时钟校正部49将从GPS或NTP服务器等获得的精确的时刻信息所表示的时刻与从系统时钟提供部16输出的时刻信息所表示的时刻进行比较，在两个的时刻的差分超过某规定差分时，进行系统时钟提供部16的电压控制，对时钟频率进行校正，使得变成精确的时刻信息。

CPU15的MAC-hs部54具有进行HSDPA时所需的层2的MAC调度功能。HSDPA是提高W-CDMA方式的下行方向的数据传送速度的方式。MAC-e部55具有进行EUL时所需的层2的MAC调度功能。EUL也被称为高速上行分组接入（HighSpeed Uplink Packet Access；简称：HSUPA），是提高W-CDMA方式的上行方向的数据传送速度的方式。HSDPA以及EUL是第3.5代（3.5th generation；简称：3.5G）的通信方式。本实施方式在无特别说明的情况下，3G方式包含3.5G方式。

FP部56进行FP终端处理。FP部56作为FP终端处理，主要具有进行以下参考文献4、5中所定义的FP格式的组帧的功能，具体而言，具有生成FP格式的功能以及解除FP格式的功能。图1中，FP部56设置于CPU15中，FP终端处理利用由CPU15所进行的软件处理来实现，但FP部56也可以设置于3G电路部14中，利用3G电路部14进行FP终端处理。

参考文献4：3GPPTS25.427V10.0.1

参考文献5：3GPPTS25.435V10.1.0

3G用无线参数取得部57对从第二天线18取得的下行数据的振幅强度或电强度进行测定，此外，对数据进行解调及解码，并对广播信息的内容进行解析，从而取得来自相邻基站的电场强度等3G方式的周边小区的环境信息。图1中，构成为将来自一根天线、具体而言为第二天线18的数据输入至3G用无线参数取得部57中并进行解析，但也可以与LTE侧相同，构成为将来自第一天线17的数据也输入至3G用无线参数取得部57中，对来自两根天线的数据进行解析。由此，能获得分集效果，从而能更正确地获取周边小区的环境信息。

3G用IP部58具有进行层3的IP帧数据的处理（下面，有时称为“组帧”）的功能。3G用IP部58将IP帧数据提供给3G用IPsec部59。

3G用IPsec部59具有将由3G用IP部58提供的IP帧数据进行加密的安全功能。3G用IPsec部59使用内置于CPU15中的专用协处理器来实现上述安全功能。由此，仅利用软件处理就能将需要高频的CUP内核的工作频率抑制得较低，从而能抑制功耗。3G用IPsec部59将加密后的IP帧数据提供给PPPoE部60。

PPPoE部60对由LTE用IPsec部43提供的数据与由3G用IPsec部59提供的数据进行PPPoE协议所对应的处理。PPPoE部60经由LTE侧的接口即S1接口与MME以及SGW相连接。此外，PPPoE部60经由3G侧的接口即Iub接口或Iuh接口与基站控制装置（Radio Network Controller；简称：RNC）相连接。

3G用AP部61具有控制基站装置1的3G侧功能的应用程序功能。3G用AP部62具有控制基站装置1的3G侧功能的平台功能。

3G电路部14由3G用大规模集成电路（Large Scale Integration；简称：LSI，下面有时称为“3G-LSI”）构成。3G-LSI利用例如FPGA或ASIC来实现。

3G电路部14的扩频调制部50进行扩频调制处理。3G用信道编码部51进行信道编码，具体而言，进行纠错编码。解扩解调部52进行通过解扩来解调的解扩解调处理。3G用信道解码部53进行接收信道的解码。

扩频调制部50以及解扩解调部52主要具有以下参考文献6～8所定义的功能。3G用信道编码部51以及3G用信道编码部53主要具有以下的参考文献9所定义的功能。

参考文献6：3GPPTS25.211

参考文献7：3GPPTS25.213

参考文献8：3GPPTS25.214

参考文献9：3GPPTS25.212

图1所示的基站装置1是应对3G方式、具体而言是应对W-CDMA方式与LTE方式这两种方式的共用基站装置（下面有时称为“双基站装置”）。

图1所示的基站装置1中，具有应对3G方式的功能的部位（下面，有时称为“3G侧功能部位”）包括：第二天线18、RF部11的第二DUP部26、第二SW部27、第二无线发送部28、第二无线接收部29以及第二下行无线接收部30、DFE电路部12的第二DFE部32、3G电路部14的W-CDMA方式的扩频调制部50、3G用信道编码部51、解扩解调部52以及3G用信道解码部53、CPU15的MAC-hs部54、MAC-e部55、FP部56、3G用无线参数取得部57、3G用IP部58、3G用IPsec部59、PPPoE部60、3G用AP部61以及3G用PF部62。

具有应对LTE方式的功能的部位（下面，有时称为“LTE侧功能部位”）包括：第一天线17、RF部11的第1DUP部21、第1SW部22、第一无线发送部23、第一无线接收部24、第一下行无线接收部25、DFE电路部12的第一DFE部31、构成LTE电路部13的OFDMA部35、LTE用信道编码部36、SC-FDMA部37、LTE用信道解码部38、LTE用无线参数取得部39、RLC/MAC部40、PDCP/GTP-U部41、LTE用IP部42、LTE用IPsec部43、LTE用AP部44、LTE用PF部45、网络参数取得部46、数据卸载部48以及系统时钟校正部49。

如上图1所示的基站装置1中，利用DFE电路部12在数字基带区域中将不同方式的信号的频带并列或分割。

原来作为高频（RF）的处理，需要LTE方式的2个系统、3G方式的1个系统，合计3个系统，但在图1所示的基站装置1中，在如上所述的数字基带区域进行处理，因此处理所需的系统为2个系统即可。

由此，通过减少高频（RF）处理系统的个数，从而能降低RF部11中的消耗电力，例如能降低放大器等的功耗。此外，能实现基站装置1的小型化以及低成本化。

图1中，连接各功能部位彼此的线主要表示数据信号线。LTE用AP部44、LTE用PF部45、3G用AP部61以及3G用PG部62应该与要控制的各功能相连接，但省略了信号线的图示。其中，将3G用PG部62和LTE用PF部45相连接的信号线是用于实现CS回落等3G侧功能与LTE侧功能的协同动作所涉及的功能的信号线，因此未省略。

另外，图1所示的基站装置1中，LTE电路部13为能安装内置DSP以及内置CPU34等的软件处理的灵活结构。因此，通过使LTE电路部13LSI化，例如ASIC化，从而具有能更灵活地应对规格变更的状态，并且能实现功耗的降低、小型化以及低成本化。3G电路部14也同样通过LSI化、例如ASIC化，能实现功耗的降低、小型化以及低成本化。

图1所示的基站装置1中，需要一个3G方式用的RF系统和两个LTE方式用的RF系统，合计3个RF系统，但通过在安装于FPGA或ASIC等的DFE电路部12中安装DFE（Digital Front End：数字前端）功能，从而能变成两个系统。由此，能实现装置价格的降低、低功耗及装置的小型化。

DFE是3G/LTE频带的数字分离/结合技术。对于收发信号，适应性地进行3G方式以及LTE方式的频带分配及结合，从而3G方式以及LTE方式能共用上述两个RF系统中的一个。

图1所示的基站装置1能通过在适于运算处理的LTE电路部13内的内置DSP、与相同地安装于LTE电路部13中的L1Engine（FET、DFT、LLR、循环冗余检查（Cyclic Redundancy Checksum；简称：CRC）、Turbo/Viterbi解码器等层1功能的协处理器）中安装OFDMA、SC-FDMA、信道编码、信道解码、无线参数取得功能等来实现。无线参数取得功能是在3G侧功能以及LTE侧功能这两种功能的服务均处于停止中时利用LTE电路进行接收处理的功能。

内置于LTE电路部13中的内置CPU34中安装有系统时钟校正功能，因此能利用NTP服务器校正方式降低基站生成时钟脉冲的波动，能够实现基准振荡器的低成本化与频率精度可靠性。系统时钟提供功能能采用廉价的基准振荡器即TCXO或VCXO。由此，能实现装置成本的降低。

此外，通过在CPU15或LTE电路部13的内置CPU34中设置家用网关连接功能，从而能使家用电气设备与基站装置1进行联动。

图1所示的基站装置1中，LTE侧功能的主要功能与3G侧功能的主要功能在硬件层面上独立。具体而言，承担LTE侧功能的主要功能的LTE电路部13与承担3G侧功能的主要功能的3G用电路部14独立设置。由此，能简单地停止LTE方式与3G方式中的某一个通信方式的功能。

图1所示的基站装置1中，3G侧的用户数据的通路即FP部56、3G用IP部58、3G用IPsec部59以及PPPoE部60通过CPU15的软件处理来实现，因此在CPU15中软件处理的负载可能过大。因此，本发明的基站装置中采用如下所示的各实施方式的结构。

＜实施方式1＞

图2是表示本发明的实施方式1的基站装置2的结构的框图。本实施方式中的基站装置2的结构与上述图1所示的现有技术的基站装置1的结构相类似，因此对相对应的部分标注相同的参考符号，并省略共通的说明。

本实施方式的基站装置2包括：RF部11、DFE电路部12、LTE电路部13A、系统时钟提供部16、第一天线17、第二天线18、第一3G电路部81、第二3G电路部82、CPU83以及IPsec专用电路部84。

RF部11以及DFE电路部12与现有技术中的基站装置1的RF部11以及DFE电路部12具有相同的结构。第一3G电路部81与现有技术中的基站装置1的3G电路部14具有相同的结构。LTE电路部13A具有从现有技术中的基站装置1的LTE电路部13中去除系统时钟校正部49后的结构。

在上述的现有技术中，FP部56、3G用IP部58、3G用IPsec部59以及PPPoE部60如图1所示由CPU15来实现，而在本实施方式中，由硬件电路即第二3G电路部82及IPsec专用电路部84来实现。也就是说，本实施方式中，FP部56、3G用IP部58、IPsec部59以及PPPoE部60构成不同于CPU83的其他电路。

第二3G电路部82包括FP部56、3G用IP部58、PPPoE部60以及切换开关（简称：SW）部85。第一3G电路部81以及第二3G电路部82也可以构成为一个电路。IPsec专用电路部84包括3G用IPsec部59。切换SW部85将PPPoE部60的连接目的地切换成IPsec专用电路部84的3G用IPsec部59、或者LTE电路部13A的内置CPU34A的LTE用IPsec部43。第二3G电路部82以及IPsec专用电路部84由FPGA或LSI等ASIC等电路来实现。

本实施方式中，CPU83包括：MAC-hs部54、MAC-e部55、3G用无线参数取得部57、3G用AP部61、3G用PF部62以及系统时钟校正部49。

RF部11与DFE电路部12构成无线收发部71。在LTE电路部13A的内置DSP/L1引擎部33、内置CPU34A的RLC/MAC部40、以及PDCP/GTP-U部41构成LTE用基带部72。LTE用基带部72进行上述参考文献1～3等所定义的LTE方式的IFFT以及FFT、信道编码及信道解码的数据处理、多输入多输出（MultipleInput Multiple Output；简称：MIMO）处理、以及调度处理等。

内置CPU34A的LTE用AP部44、LTE用PF部45以及网络参数取得部46构成eNB控制部73。第一3G电路部81、CPU83的MAC－hs部54、MAC-e部55及3G用无线参数取得部57、第二3G电路部82的FP部56构成3G用基带部74A。3G用基带部74A进行参考文献6～9等所定义的W-CDMA方式的基带信号处理。

CPU83的3G用AP部61以及3G用PF部62构成NB控制部75。LTE电路部13A的LTE用IP部42及LTE用IPsec部43、第二3G电路部82的3G用IP部58、PPPoE部60及切换SW部85、IPsec专用电路部84的3G用IPsec部59构成有线侧终端部76A。CPU83的系统时钟校正部49和与系统时钟校正部49相连的系统时钟提供部16构成时钟部77A。

本实施方式中，LTE侧功能部位的结构除了将系统时钟校正部49从上述现有技术中的LTE电路部13移动到CPU83以外，其他结构与上述图1所示的现有技术的结构相同。

3G侧功能部位的结构与上述图1所示的基站装置1的结构不同。具体而言，3G侧功能部位包括：第二天线18、RF部11的第二DUP部26、第二SW部27、第二无线发送部28、第二无线接收部29以及第二下行无线接收部30、DFE电路部12的第二DFE部32、第一3G电路部81的W-CDMA方式的扩频调制部50、3G用信道编码部51、解扩解调部52及3G用信道解码部53、第二3G电路部82的FP部56、3G用IP部58、3G用IPsec部59、PPPoE部60及切换SW部85、CPU83的MAC-hs部54、MAC-e部55、3G用无线参数取得部57、3G用AP部61、3G用PF部62及系统时钟校正部49。

本实施方式的基站装置2中，作为3G用的IPsec，设置有IPsec专用电路部84，3G方式中的IPsec功能通过IPsec专用电路部84来实现。但并不限于此，在本发明的其他实施方式中，也可以不设置IPsec专用电路部84及切换SW部85，而使用LTE用IPsec部43来实现3G方式中的IPsec功能。在该情况下，第二3G电路部82的IP部58与LTE电路部13A的内置CPU34A的LTE用IPsec部43相连接。LTE用IPsec部43直接与第二3G电路部82的PPPoE部60相连接。

如上所述，本实施方式中，FP部56、3G用IP部58、IPsec部59以及PPPoE部60通过硬件电路实现。由此，能够不进行用户数据的导通，取得参数，并仅进行控制传输速度等调度功能，来构成MAC-hs部54及MAC-e部55。因而，如图2所示，能够仅通过硬件电路来构成3G侧的用户数据的通信路径，因此能减轻软件处理的负荷。本实施方式中，还能达到与上述现有技术同样的效果。

由此，在本实施方式的基站装置2中，3G侧的用户数据通信路径由硬件电路构成，因此3G方式的各种功能由CPU83中的软件处理与第二3G电路部82中的硬件处理分担。

在该情况下，若在硬件处理侧即第二3G电路部82中进行对暂时性地存储有大量的数据的外部存储装置的访问，则在硬件电路即第二3G电路部82中需要搭载用于防止访问冲突的仲裁功能。

若像这样在硬件电路中搭载仲裁功能，则硬件电路的电路规模会变大，功耗增大，因此存在难以使基站装置2小型化的问题。

因此，本实施方式中，CPU83作为外部存储装置连接有外部RAM，3G方式的各种处理功能如下所述那样分担到CPU83及第二3G电路部82。本实施方式中，作为3G方式采用W-CDMA方式。

首先，对将外部RAM与第二3G电路部82相连的情况进行说明。图3是表示第二3G电路部82与外部RAM相连接时的W-CDMA方式的FP处理中的下行旧有（Legacy；简称：LG）处理的工作步骤的序列图。以下，有时将与第二3G电路部82相连的外部RAM称为“第二3G电路连接外部RAM”。

图3中，作为下行LG处理示出了上述参考文献4、5所记载的HSDPA及EUL以外的FP数据处理的工作步骤。图3中，省略了关于FP数据处理中的控制帧（Control Frame）的处理的记载。图3中，单向箭头方向表示数据发送方向。

图3中，从步骤S11的IP处理开始，步骤S12的指针队列的存储、步骤S13的段分割、步骤S14的将FP数据存储到第二3G电路连接外部RAM的处理在预先设定的第一处理时间t1内进行。优选使第一处理时间t1尽可能得短，步骤S11～步骤S14的处理分别即时进行，换言之，尽可能快速地进行。第一处理时间t1例如为1ms。此外，IP波动（日文：IP揺らぎ）时间例如为390ms。

图3中，步骤S15的FP标头解析、步骤S16的将FP标头信息存储到内置处理寄存器、步骤S17的FP标头信息管理处理为止的处理在预先设定的第二处理时间t2内进行。第二处理时间t2例如为10ms。

图3中，步骤S18的外部RAM存储FP处理的起始地址的提取处理、步骤S19的将与用户数相应的地址信息存储到内置处理寄存器、步骤S20的FP有效载荷处理、步骤S21的设定到CHC_LG处理部的设定处理为止的处理在预先设定的第三处理时间t3以内。第三处理时间t3例如为10ms。步骤S21中的设定到CHC_LG部的设定处理中不包含CHC_LG处理本身。

下面，有时将上述图2所示的第二3G电路部82称为“第二3G电路”，将第一3G电路部81称为“第一3G电路”。此外，有时将第二3G电路部82的图2所示的结构、即FP部56、3G用IP部58、PPPoE部60以及切换SW部85统称为“第二3G电路部82的主电路”。

此外，有时将第一3G电路部81的图2所示的结构、即扩频调制部50、3G用信道编码部51、解扩解调部52以及3G用信道解码部53统称为“第一3G电路部81的主电路”。第一3G电路部81的主电路是实现在第一3G电路部81中实现信道编码、信道解码、调制以及解调的功能的电路。

图3所示的“FP部”是指图2所示的第二3G电路部82的FP部56。第二3G电路部82的FP部56是与第二3G电路部82的内部的FP处理有关的功能部位。

在第二3G电路部82的FP部56中，分别按照每个用户各自存在的10ms周期的脉冲信号、或者与存在两个信道（channel；简称：CH）的SCCPCH的第一个CH以及第二个CH的至少某一个同步的脉冲信号为触发信号，以启动步骤S15的FP标头解析处理以及步骤S20的FP有效载荷处理。

图3所示的“IP部”是指图2所示的第二3G电路部82的3G用IP部58。第二3G电路部82的3G用IP部58是与第二3G电路部82内部的IP处理有关的功能部位，进行IP标头的帧解析等。

图3所示的“IP部I/F用FIFO”是指在图2所示的第二3G电路部的内部，接受从IP部到FP部的数据时进行中继的FIFO（First-In First-Out：先入先出）电路。IP部I/F用FIFO在图2中省略了记载，但设置于第二3G电路部82的内部。

图3所示的“第二3G电路连接外部RAM”是与图2所示的第二3G电路部82相连的外部RAM。图3中为了易于理解，记载为在第二3G电路部82中包括第二3G电路连接外部RAM，但实际上第二3G电路连接外部RAM设置于第二3G电路部82的外部。第二3G电路连接外部RAM例如由SDRAM（Synchronous DynamicRandom Access Memory：同步动态随机存储器）或DDR-RAM（Double DataRate-Random Access Memory：双倍数据速率同步动态随机存储器）实现。

图3所示的“内置处理器”是设置于第一3G电路部81的内部的处理器。“内置处理器缓冲器”是为了访问内置处理器而进行参数设定及参数取得等的缓冲器。内置处理器及内置处理器缓冲器在图2中省略了记载，但设置于第一3G电路部81的内部。

图3所示的下行LG处理如下所示那样执行。在步骤S11中，第二3G电路部82的3G用IP部58进行IP处理。IP处理是对IP标头等信息进行解析，去除标头，取出内容、具体而言取出FP数据，并将取出的FP数据经由IP部I/F用FIFO提供给FP部56的处理。

接着，在步骤S12中，IP部I/F用FIFO进行指针队列的存储处理。指针队列的存储处理是将在IP部58中经过处理后的数据作为队列堆积到FIFO中的处理。IP部I/F用FIFO例如以100Mbps的全速率与3G用IP部58和FP部56相连接。

接着，在步骤S13中，第二3G电路部82的FP部56进行段分割处理。段分割处理是将FP数据分割成HSDPA、旧有、控制帧（Control Frame）的类别的处理。具体而言，段分割处理如后述的图9所示，是将FP数据按每个信道（channel）、每个用户（user）进行分割的处理。图9中示出了“段编号”、“信道类别”、“用户名”、“服务类别”、“使用区域（byte）”。

接着，在步骤S14中，第二3G电路部82的FP部56将对FP数据乘上段个数及IP波动量后得到的FP数据存储于第二3G电路连接外部RAM中。

接着，在步骤S15中，第二3G电路部82的FP部56进行FP标头解析处理。FP标头解析处理是对上述参考文献4、5所记载的FP的标头部分的CRC（下面，有时称为“FP标头CRC”）是否正确、以及传输格式指示（Transport FormatIndicator；简称：TFI）有几个等进行解析的处理。

接着，在步骤S16中，第二3G电路部82的FP部56将对FP标头信息数乘上段个数及IP波动量后得到的FP标头解析处理结果存储于第一3G电路部81的内置处理器缓冲器中。

接着，在步骤S17中，第一3G电路部81的内置处理器进行FP标头信息管理处理。FP标头信息管理处理是基于存储于内置处理器寄存器中的FP标头解析处理结果，例如FP标头CRC是否正确等信息，来进行是否抛弃FP数据等判断的处理。

第一3G电路部81的内置处理器接着步骤S17的FP标头信息管理处理，在步骤S18中，进行起始地址通知处理。起始地址通知处理是求出由第二3G电路部82的FP部56的FP有效载荷处理部从第二3G电路连接外部RAM取得下一个处理的FP数据时的起始地址信息，并将求得的起始地址信息经由内置处理器寄存器通知到第二3G电路部82的FP部56的处理。

接着，在步骤S19中，第一3G电路部81的内置处理器将与用户数相应的的起始地址信息存储到第一3G电路部81的内置处理器寄存器中。

接着，在步骤S20中，第二3G电路部82的FP部56进行FP有效载荷处理。FP有效载荷处理是进行FP数据的有效载荷部分的CRC是否正确等的解析，将CRC以外的数据提供给第一3G电路部81的CHC_LG部的处理。

FP部56从内置处理器寄存器取得在步骤S19中被存储的起始地址信息，基于取得的起始地址信息从第二3G电路部连接外部RAM取得FP数据，并对所取得的FP数据进行FP有效载荷处理。

接着，在步骤S21中，第一3G电路部81的主电路将由第二3G电路部82的FP部56提供的CRC以外的数据作为CHC_LG处理的对象，设定到CHC_LG部。

虽然图3所示的下行LG处理中未包含，但若如上所述设定CRC以外的数据，则第一3G电路部81的CHC_LG处理部对于所设定的CRC以外的数据进行CHC_LG处理。CHC_LG处理是传输信道的信道编码处理（参照参考文献9）。

如上所述那样将外部RAM与第二3G电路部82相连接时，利用第二3G电路部82进行伴随CRC运算的步骤S15的FP标头解析以及步骤S20的FP有效载荷处理，从而进行功能分担，使得第二3G电路连接外部RAM中存储包含有IP波动量的FP数据。因而，数据的处理稳定，CPU83的处理负荷较小。

然而，第二3G电路部82不得不搭载外部RAM的访问控制部，具体而言是不得不搭载控制写入及读取的仲裁器，因此增大了构成第二3G电路部82的电路规模，无法实现基站装置2的小型化以及低功耗化。

图4是表示CPU83与外部RAM相连接时的W-CDMA方式的FP处理中的下行旧有处理的工作步骤的序列图。下面，有时将与CPU83相连的外部RAM称为“CPU连接外部RAM”。

图4与上述图3相同，作为下行LG处理示出了上述参考文献4、5所记载的HSDPA及EUL以外的FP数据处理的工作步骤。图4与上述图3相同，省略了关于FP数据处理中的控制帧（Control Frame）的处理的记载。对于图4所示的处理中与图3所示处理相同的部分，省略共通的说明。

图4中，从步骤S31的IP处理开始，步骤S32的段分割、步骤S33的将FP数据存储到CPU连接外部RAM为止的处理在预先设定的第四处理时间t4内进行。优选使第四处理时间t4尽可能得短，步骤S31～步骤S33的处理分别即时进行，换言之，尽可能快速地进行。第四处理时间t4例如为1ms。此外，IP波动时间例如为390ms。

图4中，步骤S34的FP标头设定、步骤S35的将FP标头信息存储到内置RAM、步骤S36的FP标头解析、步骤S37的将FP标头信息存储到内置处理器寄存器、步骤S38的FP标头信息管理处理为止的处理在预先设定的第五处理时间t5内进行。第五处理时间t5例如为10ms。

图4中，步骤S39的外部RAM存储FP处理的起始地址的提取处理、步骤S40的将与用户数对应的地址信息存储到内置处理器寄存器、步骤S41的FP处理地址通知、步骤S42的将与用户数相应的地址信息存储到内置RAM、步骤S43的FP地址取得、步骤S44的FP有效载荷设定、步骤S45的将FP数据存储到内置RAM、步骤S46的FP有效载荷处理、步骤S47的设定到CHC_LG处理部的设定处理为止的处理在预先设定的第六处理时间t6以内进行。第六处理时间t6例如为10ms。

在第二3G电路部82的主电路、具体而言FP部56中，分别按照每个用户各自存在的10ms周期d1、d2的脉冲信号、或者与存在2个CH（信道）的SCCPCH的第一个CH以及第二个CH的至少某一个同步的脉冲信号为触发信号，以启动步骤S48的处理以及步骤S46的FP有效载荷处理。步骤S48的处理包含步骤S36的FP标头解析处理以及步骤S41的FP处理地址通知处理。

例如以2ms为周期从第二3G电路部82向CPU83提供中断信号。CPU83将由第二3G电路部82提供的中断信息作为触发信号，对第二3G电路部82进行访问。

本实施方式中，基站装置2采用从第二3G电路部82向CPU83提供中断信号的结构，但也可以采用从第一3G电路部81向CPU83提供中断信号的结构。在该情况下，CPU83将由第一3G电路部82提供的中断信息作为触发信号，对第二3G电路部82进行访问。

图4所示的“CPU”是指图2所示的CPU83。图4所示的“CPU连接外部RAM”是指图2所示的与CPU83相连的外部RAM。CPU连接外部RAM例如由SDRAM或DDR-RAM等来实现。图4所示的“内置RAM”是内置于第二3G电路部82的RAM。

图4所示的下行LG处理如下所示那样执行。在步骤S31中，CPU83进行IP处理。此处，作为IP处理，CPU83进行对IP标头等信息进行解析，去除标头，并取得内容、具体而言取得FP数据的处理。

接着，在步骤S32中，CPU83对由步骤S31取得的FP数据进行段分割处理。段分割处理的具体内容与图3的步骤S13的处理相同。接着，在步骤S33中，CPU83在CPU连接外部RAM中存储对FP数据乘上段个数以及IP波动量后得到的FP数据。

接着，CPU83在步骤S34中进行FP标头设定处理。FP标头设定处理是从CPU连接外部RAM取得在步骤S33中存储的FP数据，将取得的FP数据的FP标头作为处理对象，设定到第二3G电路82、具体而言设定到第二3G电路部82的内置RAM的处理。

接着，在步骤S35中，第二3G电路部82将在步骤S34中作为处理对象设定到内置RAM中的、对FP标头乘上段个数以及IP波动量后得到的FP标头提供给第二3G电路82的主电路、具体而言是提供给FP部56。

接着，在步骤S36中，第二3G电路部82的主电路、具体而言FP部56进行FP标头解析处理。FP标头解析处理与图3的步骤S15的处理相同。

接着，在步骤S37中，第二3G电路部82的主电路将对FP标头信息数乘上段个数及IP波动量得到的FP标头解析处理结果存储到第一3G电路部81的内置处理器寄存器中。

接着，在步骤S38中，第一3G电路部81的内置处理器进行FP标头信息管理处理。FP标头信息管理处理与图3的步骤S17的处理相同。

第一3G电路部81的内置处理器接着步骤S38的FP标头信息管理处理，在步骤S39中，进行起始地址通知处理。起始地址通知处理与图3的步骤S18的处理相同。

接着，在步骤S40中，第一3G电路部81的内置处理器将与用户数相应的量的起始地址信息存储到第一3G电路部81的内置处理器寄存器中。下面，该起始地址信息有时被称为“FP处理地址”。

接着，步骤S41中，第二3G电路部82的主电路、具体而言FP部56从第一3G电路部81的内置处理器寄存器取得步骤S40中所存储的与用户数相应的量的FP处理地址。

接着，步骤S42中，第二3G电路部82的主电路将步骤S41中所取得的与用户数相应的量的FP处理地址存储到第二3G电路部82的内置RAM中。

接着，在步骤S43中，CPU83从第二3G电路部82的内置RAM取得步骤S43中所存储的FP处理地址。由此，第二3G电路部82的主电路经由第二3G电路部82的内置RAM将FP处理地址通知给CPU83。

CPU83接着步骤S43的处理，在步骤S44中进行FP有效载荷设定处理。FP有效载荷设定处理是进行如下动作的处理，即基于FP标头解析结果，从CPU连接外部RAM的规定存储地址提取出FP有效载荷，并作为FP有效载荷处理的对象设定到第二3G电路部82。具体而言，CPU83将对从CPU连接外部RAM取出的FP数据乘上用户数后得到的FP有效载荷存储于第二3G电路部82的内置RAM中从CPU连接外部RAM提取出。

CPU83每隔提供中断信号的周期，例如每隔2ms确认标记，若标记是激活（active）的，则进行从步骤S43的FP处理地址取得到步骤S44的FP有效载荷设定处理为止的动作。

在步骤S45中，第二3G电路部82的主电路、具体而言FP部56从第二3G电路部82的内置RAM取得对步骤S44中所存储的FP数据乘上与用户数相应的量后而得到的FP有效负载。

接着，在步骤S46中，第二3G电路部82的主电路、具体而言FP部56对由步骤S45所取得的FP有效载荷进行FP有效载荷处理。FP有效载荷处理与图3的步骤S20的处理相同。

接着，在步骤S47中，第一3G电路部81的主电路将由第二3G电路部82的主电路提供的、具体而言是由FP部56提供的CRC以外的数据作为CHC_LG处理的对象，设定到CHC_LG处理部。

在如上所述图4所示的序列中，与上述图3所示的序列的不同点在于，为了吸收定时（timing）而暂时对考虑了IP波动的来自基站上位装置的数据进行存储时所需的大容量的外部RAM与CPU83相连接，而非与第二3G电路部82相连接。由此，第二3G电路部82从CPU83接收为了对FP数据进行处理所需量的数据并进行处理。

具体而言，CPU83仅将希望在某个发送时间间隔（Transmission TimeInterval；简称：TTI、参照参考文献9）以内处理的FP数据传递给第二3G电路部82，第二3G电路部82仅对由CPU83传递而来的数据进行FP有效载荷处理。因而，第二3G电路部82无需意识到外部RAM中存储有多少数据。

关于步骤S36的FP标头解析处理，FP标头的数据量较小，一个FP数据最多在5个字节（byte）左右，因此即使采用第二3G电路部82不连接外部RAM而存储于内置RAM中的结构，也不会对第二3G电路部82的电路规模的增大带来影响。因此，在步骤S34中，CPU83包含IP波动量地将FP标头设定到第二3G电路部82。

由此，能利用第一3G电路部81的内置处理器执行FP标头的信息管理，因此能预先将接着想要处理的FP数据、具体而言PF有效载荷信息传递给CPU83。因而，图4所示的动作处理的处理速度与图3所示的动作处理的处理速度相比，仅延迟访问CPU83所需的时间，具体而言仅延迟2ms左右。

由于仅增大了相应的处理负荷，因此对CPU83的影响的增加也较小。由此，本实施方式中，不会对CPU83造成过大的处理负荷的增大，能抑制第二3G电路部82的电路规模的增大。

如上所述，根据本实施方式，能利用CPU83来进行对外部存储单元即外部RAM的访问。CPU83通过软件程序起到数据交换单元的作用。换言之，数据交换单元由软件程序来实现。

由此，对于外部存储单元、即外部RAM的访问能利用由软件程序实现的数据交换单元即CPU83来进行，因此通信处理单元即第二3G电路部82无需访问外部RAM。

由此，能削减用于实现第二3G电路部82的电路规模，将功耗抑制得较小。因此，能以尽可能小的功耗来实现能与通信终端装置进行无线通信的基站装置2。还能简单地实现基站装置2的小型化。

第二3G电路部82所进行的通信处理是例如FP处理、FP有效载荷处理、以及后述的FP帧化处理。在这些处理中，利用CPU83对外部RAM进行访问，从而特别能发挥如下效果：即，能削减用于实现上述第二3G电路部82的电路规模，将功耗抑制得较小。

本实施方式的基站装置2还能以LTE方式以及3G方式这两个方式与通信终端装置进行无线通信。在这样的基站装置2中，利用通过软件程序来起到数据交换单元的作用的CPU83对存储有由通信处理单元即LTE侧功能部位及3G侧功能部位进行处理的数据的外部RAM进行访问，从而特别能发挥上述效果。因此，能以尽可能小的功耗来实现能应对多种通信方式的基站装置2。

图5是表示第二3G电路部82与外部RAM相连接时的W-CDMA方式的FP处理中的HSDPA处理的工作步骤的序列图。图5示出了上述参考文件4、5所记载的HSDPA的FP数据处理的工作步骤。图5与上述的图3及图4相同，省略了关于FP数据处理中的控制帧（Control Frame）的处理的记载。对于图5所示的处理中与图3所示处理相同的部分，省略共通的说明。

图5中，从步骤S11的IP处理开始，步骤S12的指针队列的存储、步骤S13的段分割、步骤S14的将FP数据存储到第二3G电路连接外部RAM为止的处理在预先设定的第十一处理时间t11内进行。第十一处理时间t11例如为2ms。此外，IP波动时间例如为390ms。

图5中，步骤S51的FP处理、步骤S52的对用户数乘上MAC-d流（flow）数后得到的FP处理结果存储到第二3G电路连接外部RAM为止的处理在预先设定的第十二处理时间t12内进行。第十二处理时间t12是2ms×用户数、例如为2ms×4。

图5中，步骤S53的MAC－hsPDU的生成处理、步骤S54的设定到CHC_HS部（参照参考文献9）中为止的处理在预先设定的第十三处理时间t13以内进行。第十三处理时间t13例如为2ms。

图5所示的HSDPA处理如下所示那样执行。与上述图3所示的情况相同，在结束了步骤S11～步骤S14的处理之后，在步骤S51中，第二3G电路部82的FP部56进行FP处理、具体而言进行FP标头解析处理以及FP有效载荷处理。FP标头解析处理与上述图3所示的步骤S15的FP标头解析处理相同。FP有效载荷处理与上述图3所示的步骤S20的FP有效载荷处理相同。

接着，在步骤S52中，FP部56将对用户数乘上MAC-d流（flow）数后得到的FP处理结果、具体而言是FP标头解析处理结果以及FP有效载荷结果存储到第二3G电路连接外部RAM中。此处，MAC-d流（flow）是指使用传输信道即高速下行链路共享信道（High-Speed Downlink Shared Channel；简称：HS-DSCH）的FP，从RNC向基站装置2对用户数据进行发送控制的单位。

FP部56接着步骤S51的FP处理，在步骤S53中进行MAC-hsPDU的生成处理。MAC-hsPDU生成处理是FP部56根据来自相当于调度器的图2的MAC-hs部54的下行传输速度的指示，将由IP部58提供的MAC-dPDU（例如，参照参考文献5）重组到MAC-hsPDU（例如，参照参考文献9）中的处理。

此处，MAC-hsPDU是指MAC层的协议数据单元（Protocol Data Unit；简称：PDU）即MAC-PDU中、与HSDPA方式相关部分的PDU。另外，MAC-dPDU是指MAC-PDU中、数据传输用的专用信道（Dedicated Channel；简称：DCH）所使用的PDU。MAC-hsPDU采用包括多个MAC-dPDU的结构。

接着，在步骤S54中，第二3G电路部82的FP部56将由步骤S53所生成的MAC-hsPDU作为CHC_HS处理的对象，设定到第一3G电路部81的主电路、具体而言CHC_HS处理部中。

虽未包含在图5所示的HSDPA处理中，但若如上所述地设定MAC-hsPDU，则第一3G电路部81的CHC_HS处理部对于设定的MAC-hsPDU进行CHC_HS处理。CHC_HS处理是进行HSDPA数据的信道编码的处理（例如，参照参考文献9）。

图6是表示CPU83与外部RAM相连接时的W-CDMA方式的FP处理中的HSDPA处理的工作步骤的序列图。图6与上述图5相同，示出了上述参考文件4、5所记载的HSDPA的FP数据处理的工作步骤。图6与上述图4相同，去除了控制帧（Control Frame）的处理。对于图6所示的处理中与上述图4及图5所示处理相同的部分，省略共通的说明。

图6中，从步骤S31的IP处理开始，步骤S32的段分割、步骤S33的将FP数据存储到CPU连接外部RAM为止的处理在预先设定的第十四处理时间t14内进行。第十四处理时间t14例如为2ms。此外，IP波动时间例如为390ms。

图6中，步骤S61的FP设定、步骤S62、步骤S63的FP处理、步骤S64、步骤S65的MAC-dPDU取得、步骤S66的将PDU存储到CPU连接外部RAM为止的处理在预先设定的第十五处理时间t15内进行。第十五处理时间t15例如为2ms×4。

图6中，步骤S67的MAC-dPDU设定、步骤S68的存储到MAC-hsPDU的内部RAM、步骤S69的MAC-hsPDU的生成处理、步骤S70的设定到CHC_HS部（参照参考文献9）为止的处理在预先设定的第十六处理时间t16内进行。第十六处理时间t16例如为2ms。

图6所示的HSDPA处理如下所示那样执行。与上述图4所示的情况相同，在结束了步骤S31～步骤S33的处理之后，在步骤S61中，CPU83取得在步骤S33中存储于CPU连接外部RAM中的FP数据，并作为FP处理的对象设定到第二3G电路部82的内置RAM中。

接着，在步骤S62中，第二3G电路部82的主电路、具体而言FP部56以最大的14.4Mbps的速度读取出在步骤S61中存储于第二3G电路部82的内置RAM中的FP数据。

接着，第二3G电路部82的主电路、具体而言FP部56进行FP处理，具体而言进行FP标头解析处理以及FP有效载荷处理。FP标头解析处理与上述图3所示的步骤S15的FP标头解析处理相同，FP有效载荷处理与上述图3所示的步骤S20的FP有效载荷处理相同。

接着，在步骤S64中，第二3G电路部82的主电路、具体而言FP部56以最大的14.4Mbps的速度将FP标头处理结果以及FP有效载荷处理结果存储于第二3G电路部82的内置RAM中。

接着，在步骤S65中，CPU83从第二3G电路部82的内置RAM取得MAC-dPDU。接着，在步骤S66中，CPU83在CPU连接外部RAM中存储对用户数乘上MAC-d流（flow）后得到的MAC-dPDU。

CPU83接着步骤S65的处理，在步骤S67中进行MAC-dPDU设定处理。具体而言，在步骤S67中，CPU83基于调度器的指示，从CPU连接外部RAM仅提取出作为MAC-hsPDU所需的MAC-dPDU，设定到第二3G电路部82的内置RAM。

接着，在步骤S68中，第二3G电路部82的主电路、具体而言FP部56提取出在步骤S67中设定于内置RAM中的作为MAC-hsPDU所需的MAC-dPDU。

接着，在步骤S69中，第二3G电路部82的主电路、具体而言FP部56将在步骤S68提取出的作为MAC-hsPDU所需的MAC-dPDU组装到信道编码所需的格式中（参照参考文献9），从而生成MAC-hsPDU。

接着，在步骤S70中，第二3G电路部82的主电路、具体而言FP部56将由步骤S69所生成的MAC-hsPDU作为CHC_HS处理的对象，设定到第一3G电路部81的主电路、具体而言设定到CHC_HS处理部中。

虽未包含在图6所示的HSDPA处理中，但若如上所述地设定MAC-hsPDU，则第一3G电路部81的主电路、具体而言CHC_HS处理部对于设定的MAC-hsPDU进行CHC_HS处理。CHC_HS处理是如上所述那样进行HSDPA数据的信道编码（例如，参照参考文献9）的处理。

图5及图6所示的处理与图3所示的处理相同，CPU83作为FP处理对第二3G电路部82仅设定所需的数据。第二3G电路部82仅进行由CPU83所设定的FP处理。此外，将进行了一次FP处理后的MAC-dPDU再次提供给CPU83。

CPU83在取得MAC-dPDU之后，将其暂时存储俞CPU连接外部RAM中。之后，CPU83基于调度器的指示，从CPU连接外部RAM仅提取出作为MAC-hsPDU所需的MAC-dPDU，设定到第二3G电路部82的内置RAM。

第二3G电路部82提取出设定于内置RAM中的作为MAC-hsPDU所需的MAC-dPDU，组装到信道编码所需的格式（参照参考文献9）中，生成MAC-hsPDU，并将生成的MAC-hsPDU提供给CHC_HS处理部。

FP处理每隔2ms启动。从第二3G电路部82提供给CPU83的中断信号为2ms周期。对于该中断信号，使用与图3所示的LG处理及其他处理共通的信号。由此，减少了对CPU83的中断，因此能将CPU83的处理负荷抑制地较小。

本实施方式中，采用从第二3G电路部82向CPU83提供中断信号的结构，但也可以采用从第一3G电路部81向CPU83提供中断信号的结构。

此外，与图3及图4相同，图6所示的处理与图5所示的处理不同，第二3G电路部82能仅从CPU83接收为了处理FP数据而所需量的数据，来进行处理。具体而言，CPU83仅将想在某个TTI以内进行处理的FP数据提供给第二3G电路部82，第二3G电路部82仅对由CPU83提供的数据进行FP处理。由此，第二3G电路部82无需意识到外部RAM中存储有多少数据。

若对图3～图6中的功能分担进行总结，则如下所示。图3～图6中，作为下行FP处理，具有FP标头解析处理与FP有效载荷处理。FP标头解析处理是如下处理：对由基站上位装置提供的FP标头进行解析，并提取出是否是控制帧（Control Frame）、是否是数据帧（Data Frame）、以及数据长度等，以存储用于进行FP有效载荷处理的信息。

图3～图6中，下行FP有效载荷处理解析CRC，提取出传输块（TransportBlock），并传递至信道编码处理。

图3～图6中,FP标头解析处理以及FP有效载荷处理均由硬件单路来实现。此外，从外部RAM提取出FP数据，并将FP标头设定到硬件电路的处理、以及基于FP标头解析结果，从外部RAM的规定的外部RAM存储地址取得FP有效负载，并设定到硬件电路的处理均由软件程序来实现。

从硬件电路对软件程序输入作为HSDPA的子帧单位时间的周期为2ms的中断信号，仅在软件程序接收到2ms周期的中断信号的情况下，在2ms以内进行上述设定处理。

通过采用这样的处理，软件处理能实现不复杂、单纯的处理，因此CPU内核并非那么需要高速的处理。硬件电路通过使软件处理执行外部RAM访问，从而硬件电路自身无需进行外部RAM访问。因此，无需对访问竞争进行控制的仲裁功能即仲裁器，因此能使电路规模变小。此外，由于将功耗抑制地较小，因此上述功能分担最合适。

关于上行FP处理，通过硬件电路来进行将经过信号分离器（demultiplex；简称：DEMUX）解码后的传输块组装到FP数据中的处理、有效载荷CRC计算、QE（Quality Estimate：质量评估）计算、标头计算。软件基本不负担处理，仅从硬件电路中提取出FP数据并设定到外部RAM中即可。软件无需复杂的处理，而成为简洁的处理，硬件电路进行单纯的CRC计算即可。由此，硬件电路无需对外部RAM进行访问，无需防止发生访问竞争的仲裁器，，因此能实现电路规模的小型化。

图7是表示利用CPU83对FP处理进行处理时的工作步骤的序列图。对于图7所示的处理中与图6所示处理相同的部分，省略共通的说明。

图7中，从步骤S31的IP处理开始，步骤S32的段分割、步骤S33的将FP数据存储到CPU连接外部RAM为止的处理在预先设定的第二十一处理时间t21内进行。第二十一处理时间t21例如为2ms。此外，IP波动时间例如为390ms。

图7中，从步骤S71的FP处理开始，步骤S72的MAC-dPDU的取得、步骤S66的将FP处理结果存储到CPU连接外部RAM为止的处理在预先设定的第二十二处理时间t22内进行。第二十二处理时间t22是2ms×用户数、例如为2ms×4。

图7中，步骤S67的MAC-dPDU设定、步骤S68的存储到MAC-hsPDU的内置RAM、步骤S69的MAC-hsPDU的生成处理、步骤S70的设定到CHC_HS处理部（参照参考文献9）为止的处理在预先设定的第二十三处理时间t23内进行。第二十三处理时间t23例如为2ms。

图7所示的处理如下所示那样执行。与上述图3所示的情况相同，在步骤S31～步骤S33的处理结束之后，在步骤S71中，CPU83进行FP处理，具体而言进行FP标头解析处理以及FP有效载荷处理。

CPU83接着步骤S71的FP处理，在步骤S72中进行MAC-dPDU设定处理。接着，在步骤S66中，CPU83在CPU连接外部RAM中存储对用户数乘上MAC-dflow数后得到的MAC-dPDU。之后，与图6相同，进行步骤S67～步骤S70的处理。

根据图7所示的处理，通过由CPU83来分担FP处理，从而不存在从CPU83对第二3G电路部82进行数据写入以及读取的访问时间。由此，能将CPU83的处理负荷抑制得较小。

图8是表示图3～图7所示的处理中，执行段分割处理的段分割部103的结构的框图。

从以太网用基站上位装置100传输来的IP包通过图2所示的CPU83内部的软件、或者协处理器（下面，有时也称为“封包引擎（Packet Engine）”）101等，将所有数据作为3.5G用数据包暂时性地直接存储于与CPU83相连的外部RAM110的主存储器111的3.5G用数据包存储部112中。此时，在访问中若能使用直接内存访问（Direct Memory Access；简称：DMA）功能，则CPU83能高速地访问RAM110。

之后，再次利用CPU83提取出数据，在IP处理部102中进行IP标头解析等。然后，经过IP标头解析等之后的数据在段分割部103中，以按用户、服务类别等进行分配的状态、经由外部RAM用I/F104再次存储于外部RAM110中。具体而言，数据存储在外部RAM110的IP部输出存储部113的段存储部114中。

在CPU83与第二3G电路部82之间的传输需要高速传输的情况下，可以将PCI-e用作第二3G电路用I/F，若满足所要求的传输速度，可以使用功耗较低的局部总线（Local Bus）进行连接。

从第二3G电路部82对CPU83输入每隔2ms的中断信号，CPU83能对第二3G电路部82进行周期性的访问。第二3G电路部82与第一3G电路部81之间的数据传输通过分别在第二3G电路部82侧设置X2接口（I/F）106、在第一3G电路部81侧设置X1接口（I/F）107，从而能进行数据的收发。

对于存在于第一3G电路部81内的CHC-LGTrCHRAM108，记载了关于旧有情况下的处理，而在HSDPA中则为CHC-HS。TrCH是指传输信道（参照参考文献9）的简称。

图9是表示将FP数据分割成段的状态的图。如图9所示，FP数据按用户、服务类别进行分配，并存储于外部RAM中。外部RAM中作为各段的信息，例如如图9所示那样，存储有“段编号”、“信道类别（channel）”、“用户名（user#）”、“服务类别”以及“使用区域（byte）”。

图10是表示进行IP处理时进行处理的数据格式的图。RSC-ID（RemoteSystem Control-Identifacation:远程系统控制-识别）是附加到IP包上的标识符。

图11是表示从段分割部将数据存储到RAM时的格式的图。毫微微接入点（Femto Access Point；简称：FAP）是用于用户识别、服务识别的标识符。NodeB特定帧编号（Node B specific Frame Number；简称：BFN）是与基站定时同步的帧计数值。BFN_B以125μs单位，BFN_F以10ms单位分别向上计数。

由此，能使用CPU83和与CPU83相连的外部RAM110来实现IP处理以及FP处理，因此无需因硬件电路中具有外部RAM110，而进行访问控制。因而，能使第二3G电路部82的电路规模变小，因此能实现小型化以及低功耗化。

图12～图15是表示实现FP部56的下行旧有（Legacy；简称：LG）处理的结构的图。LG是指HSDPA以及EUL之外的信道。图12～图15所示的处理相当于上述图3与图4、以及后述的图24与图25所示处理的折返前为止、即步骤S17以及步骤S38的FP标头信息管理处理为止或者步骤S103以及步骤S113的控制帧处理为止。图12～图15是假设了毫微微小区等的小型基站装置，用户数与4相对应，为了附着（attach）时也过渡性地对应5个用户。

图12是表示实现标头解析处理的结构的框图。将每个用户或者每个SCCPCH的10ms脉冲作为动作触发信号来启动图12所示的标头解析处理。在标头解析处理中，对18个信道、控制帧的14个信道进行时分割。

关于标头解析处理，将IP波动量考虑在内地准备具有多个段的CPUI/F的内部RAM120、121，设置能以时分方式进行处理的地址控制器122。此外，识别出FP是数据帧还是控制帧，数据帧设定在内置处理器I/F的寄存器125中。

若控制帧是旧有（legacy）信道，则设定到内置处理器126中。若是HSDPA的HS-DSCH，则在CPU寄存器中存储标头信息以取代内置处理器126。此时，利用信道类别与标头长度之间的关联，利用内部123中预先具有的对应表，在标头CRC计算部124中进行标头CRC的计算，进行CRC校验。若是音频，则ClassA/B/C被多路复用而构成一个FP，因此标头长度为5字节（byte）等（参照参考文献4）。

由此，将多个段、具体而言FP标头与IP波动量一起以时分方式进行处理，从而无需增加电路规模，就能即时地解析FP标头信息，并通知给内置处理器126或CPU83。由此，能进行FP标头的解析，高速地对FP有效载荷有效载荷处理整体进行处理。

图13是表示实现有效载荷处理的结构的框图。在以下的说明中，有时将图13所示的结构称为“有效载荷处理部”。图13所示的有效载荷处理的动作触发每10ms发生1次。有效载荷处理中，对与5个用户相应的量和与共用CH相应的量进行相加后的得到的量进行时分复用。

关于有效载荷处理，经由内部RAM130从CPU83对第二3G电路部82的FP部56进行设定。相对于10ms的TTI能每隔2ms进行访问，因此内部RAM130仅准备与用户数相应的量加上与共用CH相应的量后得到的量即可，而无需对各个信道准备两个面。具体而言，不需要与5个用户相应的量加上与共用CH相应的量后得到的量以外的面。

参照标号“141”所示的有效参数个数、即处理个数为最大18环路。该环路数为用户数×3+共用信道数×3，具体而言，求得5个用户×3+共用信道数×3=18。

利用内部RAM信息取得部131提取出存储于内部RAM130中的数据的到达BFN信息、以及帧数据大小的信息。此外，基于存储于FP标头长度存储部132中的FP标头长度的信息，在标头删除部133中删除标头。此外，在有效载荷CRC计算部134中进行有效载荷CRC计算，将CRC的计算结果即OK/NG结果设定到内置处理器中。

基于存储于传输字节存储部135中的传输字节数，在TrCH数据切出处理部136中，利用TrCH数据切出处理切出有效载荷数据，以作为传输信道（TrCH）。所切出的TrCH数据经由串并行转换部137存储到外部，具体而言、存储到第一3G电路部81的CHC_LG部所具有的CHC_LGTrCH数据RAM142中。

即使有效载荷CRC发生故障，串并行转换部137也正常工作。具体而言，即使有效载荷CRC发生故障，串并行转换部137也进行TrCH数据的写入，并向内置处理器进行标头信息的通知。

序列发生器部140中，也将TrCH数据存储在TrCH数据RAM142的哪一个区域中的信息提供给外部，具体而言、提供给第一3G电路部81。序列发生器部140每隔10ms启动，将来自内置处理器的外部RAM读取地址信息经由内部RAM130提供给CPU83，进行从内部RAM130读取数据的请求。

图13所示的有效载荷处理部基于数据读取请求，从内部RAM130提取出FP数据，开始处理。作为试验功能，有效载荷处理部在TrCH数据折返到上位的情况下，在切出TrCH数据之后，使用折返处理部138的折返处理功能，将数据发送至UL处理部139。

第二3G电路部82的FP有效载荷处理请求从CPU83设定所需量的FP有效载荷数据。CPU83对于第二3G电路部82仅设定FP有效载荷处理所需量的FP有效载荷数据，因此能将电路与处理器之间的访问量抑制在最小限度。

由此，能够抑制软件处理负荷的增大。此外，CPU83每次对第二3G电路部82进行设定时，仅处理一个FP有效载荷即可，因此能抑制电路规模的增大。

图14是表示包括CPU83、第二3G电路部82以及第一3G电路部81的基站装置2的整体结构的框图。图14中省略了上述图2所示的无线收发部71的记载。图14所示的各部分的详细说明与图4中的说明相同。

第一3G电路部81中具有内置处理器153，经由第二3G电路部82将FP数据取得起始地址，即CPU连接外部RAM的地址信息通知给CPU83。

CPU83的FP设定处理部152将经过段分割后的FP数据传输到第二3G电路部82。所传输的FP数据经由与段数相应的内部RAM120提供至第二3G电路部82的标头处理部150，在第二3G处理部82的标头处理部150中，进行FP标头处理。

将标头解析信息通知给第一3G电路部81中所存在的内置处理器153。与段数相应的内部RAM120是将与旧有18CH相应的量加上与控制帧14CH相应的量后得到的与32段相应的量。控制帧包括HS。

内置处理器153基于该信息将接着进行处理的FP数据的取得起始地址通知给CPU83。CPU83基于该信息从外部RAM110取得FP数据，并在第二3G电路部82中设定FP数据。

所设定的FP数据经由第二3G电路部82的内部RAM130提供给有效载荷处理部151，在有效载荷处理部151中，利用有效载荷处理，提取出传输信道（TrCH）（参照参考文献9），并设定到第一3G电路部81的CHC-LGTrCHRAM108中。

之后，在第一3G电路部81中所具有的CHC-LG处理部中，进行CHC-LG处理、具体而言进行信道编码处理（参照参考文献9）。此外，IP处理部102以及封包引擎（Packet Engine）101与上述图8所示的处理相同，因此省略说明。

CPU83仅将FP标头、IP波动量通知给第二3G电路部82，关于FP有效载荷，仅从外部RAM110提取出要进行处理的量并设定到第二3G电路部82。因而，能将CPU83与第二3G电路部82的访问抑制为最小限度。此外，采用外部RAM110与CPU83相连接的结构，因此第二3G电路部82中无需进行对外部RAM进行访问控制的仲裁功能，因此能将第二3G电路部82的电路规模抑制得较小。

在图14所示的结构中，5个用户的DLDCH（DCCH、PKT、AMR）、与5个用户相应的DCH控制帧（Control Frame）的量、FACH#0#1、PCH、FACH#0#1DLynch、PCHDLSync、以及DLNodeSync的总和、合计27段×区域数是每2ms中的最大段使用数。仅存储标头信息。

第一3G电路部81的内置处理器153在对FP标头信息进行解析之后，经由第二3G电路部82或者直接将外部RAM取得地址通知给CPU83。CPU83将存储于所指定的外部RAM取得地址中的FP数据设定到第二3G电路部82的内部RAM120。第二3G电路部82从内部RAM120的各段提取出FP数据，并进行标头解析。

图15是用于说明第二3G电路部82与CPUI/F之间的定时的图。第二3G电路部82以参照标号“T2”所示的周期例如10ms周期进行工作，CPU83能以参照标号“T21”所示的周期例如2ms周期进行访问，因此如图15所示，通过设置读取结束标记160，能够防止CPU83与第二3G电路部82之间的访问竞争。由此，即使I/F不采用2面结构，也不会有竞争，CPU83与第二3G电路部82均能对I/F部分进行访问。

FP数据写入CPUI/FRAM（注册商标）的写入时间t31小于2ms。参照标号“160”所示的读取结束标记是“1”。在CPU83所进行的FP数据设定定时设定后，参照标号“161”、“162”、“163”所示的写入结束标记变成“0”。也就是说，若CPU83检测到读取结束标记160是“1”，则设定FP数据，并将写入结束标记161、162、163设为“0”。

图16以及图17表示实现FP部56的HSDPA处理的结构。HSDPA的传输信道的名称是HS-DSCH（参照参考文献5）。图16以及图17所示的处理相当于到图5～图7以及后述的图26～图28的帧CRC校验为止。图16以及图17是假设了毫微微小区等的小型基站装置，采用用户数对应4，并且也过渡性地对应5个用户的结构。

图16是表示第二3G电路部82的结构的框图。图17是表示包括CPU83以及外部RAM110的结构的框图。

实现图16所示的FP部56的HSDPA的结构以HSDPA的TTI即2ms启动一次。从CPU83设定每隔2ms进行处理的HSDPA关联的FP数据。

第二3G电路部82基于从CPU83对序列发生器部140进行的参数设定，利用内部RAM读取部131从内部RAM130读取出FP数据，利用标头删除部133进行FP标头的删除，利用帧数据解析部171进行帧数据的解析，利用TrCH数据切出部136进行FP有效载荷、具体而言进行TrCH数据切出处理。由此，通过在下行共用后将数据存储于CPU的外设RAM中，从而结束定时吸收，内部RAM130具有1面即可。

第二3G电路部82在TrCH数据的切出中，基于TrCH数据大小的信息，通过标头CRC校验部173、FP有效载荷CRC校验部174、FSN连续性检查部175、MAC-dPDU大小检查部177以及MAC-hs缓冲溢出检查部178进行标头CRC、有效载荷CRC、FSN连续性、MAC-dPDU大小、MAC-hs缓冲溢出的检查，并将计数器179中的故障计数值等统计信息向CPU83报告。

由TrCH数据切出部136取得的MAC-dPDU暂时经由CPU83，存储于CPU管理部190的MAC-dPDU存储外部RAM191中。再次，从CPU83作为MAC-hsPDU经由内部RAM、具体而言经由MAC-hsPDU内部RAM171将数据传递到第二3G电路部82。

第二3G电路部82基于来自CPU83的MAC-hs标头信息、用户编号、MAC-dflow编号、处理器编号、MAC-dPDU的结合数与大小、新/重送数据识别信息等信息，作为MAC-hsPDU进行组装，作为TrCH数据将数据传递到第一3G电路部81的CHC_HSTrCH数据RAM。

也可以是如下处理：即，在作为MAC-hsPDU重装结束的状态下，传递至CPU83。在该情况下，第二3G电路部82仅仅将从CPU传递来的MAC-hsPDU传递到第一3G电路部81。

存储在CHC_HSTrCH数据RAM某区域中的地址信息从第二3G电路部82的序列发生器部140通知到第一3G电路部81。作为电路，对与用户数相应的量乘上MAC-d流数后得到的值，例如对与5个用户相应的量乘上设为“2”的MAC-d流后得到的与10次相应的量进行时分复用，从而具有缩小电路规模的效果。

图17是表示实现FP部56的HSDPA处理的结构。IP处理部102以及封包引擎（Packet Engine）101等的动作与上述图8所示的处理相同，因此省略说明。CPU83从外部RAM110提取出要进行处理的FP数据，并设定到第二3G电路部82的内部RAM120。进行FP处理、具体而言进行标头解析处理以及有效载荷处理，并将处理结果经由内部RAM120再次传递给CPU83。

CPU83的MAC-hs调度器180从第二3G电路部82的内部RAM120提取出FP处理后的MAC-dPDU，并存储于外部RAM110的MAC-dPDU区域181中。之后，MAC-hs调度器180基于调度结果、具体而言基于传输速度判定结果，将所需个数的PDU作为MAC-hsPDU设定到第二3G电路部82的MAC-hsPDU内部RAM182。

第二3G电路部82MAC-hsPDU通过作为与第一3G电路部81的接口（I/F）的X2接口107以及X1接口106，将MAX-hsPDU存储到第一3G电路部81的ＣＨＣ－ＨＳＴｒＣＨＲＡＭ184中。在第一3G电路部81的CHC_HS处理部中，对存储于ＣＨＣ－ＨＳＴｒＣＨＲＡＭ中的数据进行信道编码（参照参考文献9）。

CPU83与第二3G电路部82的I/F即第二3G电路备用I/F中可以使用PCI-e、也可以使用局部总线等。若使用局部总线，则能将功耗抑制得较小。

此外，若在CPU83与第二3G电路部82的数据传输中使用DMA功能，则不会对CPU内核施加负荷，能进行高速的数据传输。CPU83通过来自第二3G电路部82或第一3G电路部81的2ms周期的中断来启动，从而能以HSDPA的TTI周期内不增加负荷地与第二3G电路部82进行访问。

此外，图12～图17中，将外部RAM110与执行软件程序的CPU83相连接，通过在电路侧不连接外部RAM110，从而无需搭载在电路侧连接有外部RAM110时必须搭载的、作为仲裁处理功能的判别器，。由此，能削减电路规模，使功耗变小，因此能有助于基站装置2的小型化。

<实施方式2>

图18是表示将外部RAM与第二3G电路部82相连接时的W-CDMA方式的FP处理中的下行旧有（Legacy；简称：LG）处理的工作步骤的序列图。

图18中，步骤S81、步骤S82的DEMUX处理、步骤S83的QE计算、步骤S84的有效载荷CRC计算、步骤S85的标头CRC计算、步骤S86的帧化处理、步骤S87的将FP数据存储到第二3G电路连接外部RAM、步骤S88的存储指针队列、步骤S89的IP处理为止的处理在预先设定的第四十一处理时间t41内进行。第四十一处理时间例如为10ms。

图18所示的上行LG处理如下所示那样执行。在步骤S81中，第一3G电路部81的主电路将存储在FECRAM中的经过纠错解码后的传输块（参照参考文献9）的数据提供给第二3G电路部82的FP部56。纠错解码例如是维特比（Viterbi）解码、Turbo解码、或者去除CRC（参照参考文献9）。

在步骤S82中，第二3G电路部82的FP部56进行DEMUX处理。DEMUX处理是如下处理：在步骤S81中由第一3G电路部81的主电路提供的经过纠错解码后的传输块的数据按每个传输信道进行汇总，从而构成一个FP数据。

接着，在步骤S83中，FP部56进行QE的计算。QE表示品质级别。QE的计算是根据上行数据的纠错字节数、以及导频码元数（Frame SynchronizationWord，参照参考文献9）的错误个数来判定品质级别（参照参考文献4）的处理。

接着，在步骤S84中，FP部56进行有效载荷CRC的计算。有效载荷CRC的计算是对附加于FP有效载荷的CRC进行计算的处理。

接着，在步骤S85中，FP部56进行标头CRC的计算。标头CRC的计算是对附加于FP标头的CRC进行计算的处理。

接着，在步骤S86中，FP部56进行帧化。帧化是对QE、FP标头、FP有效载荷进行组合，生成一个FP数据的处理。

接下来，在步骤S87中，FP部56将步骤S86所生成的FP数据中、与用户数相应的量和与RACH相应的量相加后得到的FP数据存储到第二3G电路连接外部RAM中。

接下来，在步骤S88中，第二3G电路部82的IP部I/F用FIFO进行指针队列的存储处理。指针队列的存储处理通过在将FP数据提供给第二3G电路部82的IP部58时所经由的FIFO来实现。接着，在步骤S89中，IP部58进行IP处理。

图19是表示CPU83与外部RAM相连接时的W-CDMA方式的FP处理中的下行旧有处理的工作步骤的序列图。对于图19所示的处理中与图18所示处理相同的部分，省略共通的说明。

图19中，步骤S91、步骤S92的DEMUX处理、步骤S93的QE计算、步骤S94的有效载荷CRC计算、步骤S95的标头CRC计算、步骤S96的帧化处理、步骤S97的将与用户数相应的量和与RACH相应的量相加后得到的FP数据存储到第二3G电路连接外部RAM、步骤S98的IP处理为止的处理在预先设定的第四十二处理时间t42内进行。第四十二处理时间例如为10ms。

图19所示的上行LG处理包括步骤S91～步骤98的处理。步骤S91～步骤98的处理与上述图18的步骤S81～步骤87以及步骤S89的处理相同地进行。

在图19所示的处理中，在步骤S97中，第二3G电路部82的主电路、具体而言FP部56将由步骤S96生成的FP数据存储到内置RAM。然后，在步骤S98中，CPU83从内置RAM取得FP数据，进行IP处理。

图19所示的处理与图18所示的处理不同，第二3G电路部82不由周期d22的脉冲信号来启动，而是根据每个用户来启动。步骤S98的IP处理由CPU83来实现，因此CPU的用户数例如为5个用户。使用以2ms中断来启动的处理，以10ms单位从第二3G电路部82取得加上与RACH相应的量后得到的FP处理后数据。该2ms的中断是从第一3G电路部81或第二3G电路部82定期地提供至CPU83的中断。

通过上述处理，若CPU83能以10ms单位取得将用户数例如5个用户加上与RACH相应的量后得到的FP数据，则与图18所示的情况相比，不会发生处理延迟，因此认为IP处理能由CPU83来分担。此外，即使下行中采用在CPU83侧安装外设RAM的结构，也不会对上行处理延迟产生影响，不会产生问题。

图20～图23表示实现FP部56的上行旧有处理的结构。图20～图23所示的处理相当于到图18、图19，以及后述的图24及图25的控制帧处理以后的处理。图20～图23是假设了毫微微小区等的小型基站装置，并采用用户数对应4，也过渡性地对应5个用户的结构。

图22是用于说明第二3G电路部82与CPUI/F的定时的图。图23是表示包括CPU83以及外部RAM的整体结构。

图20是表示第二3G电路部82的详细结构的图。DEMUXULDCH部203从FECTrCH部201接受进行了纠错解码、且CRC校验没有问题的DCH的TrCH数据。此外，从CHD_LG部202接受与数据相关的参数信息、例如TFCI（TransportFormat Combination Indicator：传输格式组合标识符）等。TFCI是速率信息等控制信息。

在DEMUXULDCH部203中，基于存储于存储部205中的标头信息以及寄存器设定，若是音频，则进行ClassA、B、C多路复用等处理。在FPULDCH部204中，基于存储于存储部208中的标头信息以及寄存器设定，将数据组装到FP数据的帧格式中，经由分配器209按每个用户地存储到内部RAM210的用户内部RAM211中。CPU83以10ms一次的比例从用户内部RAM211提取出数据，并存储到外部RAM110。

关于RACH的TrCH，传递至DEMUXULDCH部206，收集构成FP格式所需的数据。在FPULRACH部207中，数据被组装到FP格式中，存储到内部RAM210的数据共用内部RAM（Data common）212。之后，CPU83以10ms一次的比例从数据共用内部RAM212提取出数据。

图21是表示实现控制帧处理的结构的图。关于控制帧处理，第二3G电路部82在第二3G电路部82的FP上行链路控制帧（FP UL Control frame）处理部221中，基于存储于存储部222的标头信息以及寄存器信息，进行FP上行链路控制帧处理。

第二3G电路部82将处理结果存储于控制帧内部RAM223中。CPU83以10ms一次的比例从控制帧内部RAM223提取出数据，并存储到外部RAM110。

CPU83基于2ms周期的中断信号从第二3G电路部82的内部RAM241取得数据，该2ms周期的中断信号由第一3G电路部81或第二3G电路部82通知且是与下行旧有处理以及HSDPA处理共用的中断信号。通过如上述那样将对于CPU83的中断信号统一化，从而能减轻对CPU83的处理负荷。

此外，CPU83以旧有的TTI即10ms周期来访问第二3G电路部82即可，而能以2ms周期进行访问，因此内部RAM241仅准备与用户数相应的量即可，而无需对于每个用户均分别准备两面。由此，能防止内部RAM241的增大。在以逻辑电路实现RAM的情况下，具有能防止电路规模增大的效果。

图22是用于说明第二3G电路部82与CPUI/F的定时的图。第二3G电路部82以参照标号“T12”所示的周期例如10ms周期进行工作，CPU83能以参照标号“T11”所示的周期例如2ms周期进行访问。

第二3G电路部82在确认写入结束标记为“0”后，在内部RAM中存储FP数据处理后的结果，并将参照标号“231”所示的写入结束标记设为“1”。FP数据写入CPUI/FRAM的时间t43小于2ms。

CPU83在确认写入结束标记为1后，从内部RAM取得FP数据处理后的数据，并将参照标号“232”、“233”、“234”、“235”所示的写入结束标记设为“0”。

由此，第二3G电路部82与CPU83能避免访问竞争，因此无需将内部RAM的面双重化，具有能防止内部RAM个数增加的效果。另外，在以逻辑电路实现RAM的情况下，具有能防止电路规模增大的效果。即，能期待对于削减电路规模的效果。

图23是表示包含上行旧有处理中的FP处理的CPU83、外部RAM110、第一及第二3G电路部81、82在内的整体结构的图。

数据从第一3G电路部81的FECTrCHRAM242发送至第二3G电路部82，在FP处理部183中转换成FP格式。转换后的数据存储于内部RAM241中。CPU83、具体而言FP设定处理部152在基于每隔2ms的中断进行动作的处理中从内部RAM241提取出FP数据，将数据存储于与CPU83相连接的外部RAM110中。

存储的数据在CPU83的IP处理部102中，从外部RAM110提取出，转换成IP格式，并作为IP包再次存储于外部RAM110中。使用封包引擎（PacketEngine）101等的CPU83内部的协处理器，并经由Ether PHY（物理层）100对基站上位装置发送数据。在不存在协处理器的情况下，利用软件处理对基站上位装置发送IP包。

CPU83在TTI为10ms的处理中使用与HSDPA处理以及下行旧有处理共用的2ms中断来访问第二3G电路部82，因此不会增大中断个数，不会增大内部RAM。因而，具有能实现削减电路规模以及处理负荷的效果。

图20～图23中，示出了上行旧有处理，关于EUL，除了CPU83每隔2ms从第二3G电路部82提取出FP数据以外，其余与旧有处理相同。

<实施方式3>

图24是表示第二3G电路部82与外部RAM相连接时的控制帧处理中的旧有（简称：LG）处理的工作步骤的序列图。对于图24所示的处理中与图3所示处理相同的部分，省略共通的说明。

图24中，从步骤S11的IP处理开始，步骤S12的指针队列的存储、步骤S13的段分割、步骤S14的将FP数据存储到第二3G电路连接外部RAM为止的处理在预先设定的第五十一处理时间t51内进行。第五十一处理时间t51例如为10ms。此外，IP波动量的时间例如为390ms。

图24中，步骤S15的FP标头解析、步骤S101的帧CRC校验处理、步骤S102的将控制帧信息存储到内置处理器寄存器、步骤S103的控制帧处理为止的处理在预先设定的第五十二处理时间t52内进行。第五十二处理时间t52例如为10ms。

图24中，步骤S103的控制帧处理、步骤S104的将控制帧信息存储到内置处理器寄存器、步骤S105的有效标记监视处理、步骤S106的帧CRC的计算、步骤S107的帧化处理、步骤S108的指针队列的存储处理、步骤S109的IP处理为止的处理在预先设定的第五十三处理时间t53内进行。第五十三处理时间t53例如为10ms。

图24所示的LG处理如下所示那样执行。与上述图3所示的情况相同，在结束步骤S11～步骤S15的处理之后，在步骤S101中，第二3G电路部82的FP部56进行帧CRC校验处理。接着，在步骤S102中，FP部56将控制帧信息存储于第一3G电路部81的内置处理器寄存器中。

接着，在步骤S103中，第一3G电路部81的内置处理器进行控制帧处理。接着，在步骤S104中，第一3G电路部81的内置处理器将控制帧处理后的控制帧信息存储到第一3G电路部81的内置处理器寄存器中。

接着，在步骤S105中，第二3G电路部82的FP部56进行有效标记监视。第二3G电路部82的FP部56始终对存储于第一3G电路部81的内置处理器寄存器中的控制帧信息进行监视，以作为有效标记监视。在利用内置处理器进行控制帧处理时，与控制帧信息相对应的控制帧类别上标注标记。

接着，在步骤S106中，FP部56进行帧CRC的计算。帧CRC的计算在FP部56在确认到步骤S105中与控制帧信息相对应的控制帧类别上已标注标记时进行。FP部56从内置处理器寄存器取得处理完成的控制帧数据，在帧CRC计算部中计算上述参考文献4、5中所记载的FP帧CRC。

接着，在步骤S107中，FP部56进行帧化处理。经过帧化后的数据经由步骤S108的IP部I/F用FIFO的指针队列的存储处理，提供给第二3G电路部82的IP部58。接着，在步骤S109中，IP部58进行IP处理。

图25是表示CPU83与外部RAM相连接时的控制帧处理中的旧有处理（简称：LG）的工作步骤的序列图。对于图25所示的处理中与上述图4及图24所示处理相同的部分，省略共通的说明。

从步骤S31的IP处理开始，步骤S32的段分割、步骤S33的将FP数据存储到CPU连接外部RAM为止的处理在预先设定的第五十四处理时间t54内进行。第五十四处理时间t54例如为10ms。此外，IP波动的时间例如为390ms。

图25中，步骤S34的FP标头设定、步骤S35的将FP标头存储到内置RAM、步骤S36的FP标头解析、步骤S111的帧CRC校验处理、步骤S112的将控制帧信息存储到内置处理器寄存器中、步骤S113的控制帧处理为止的处理在预先设定的第五十五处理时间t55内进行。第五十五处理时间t55例如为10ms。

图25中，步骤S113的控制帧处理、步骤S114的将控制帧信息存储到内置处理器寄存器、步骤S115的有效标记监视处理、步骤S116的帧CRC的计算、步骤S117的帧化处理、步骤S118的将FP数据存储到内置RAM的处理、步骤S119的IP处理为止的处理在预先设定的第五十六处理时间t56内进行。第五十六处理时间t56例如为10ms。

图25所示的LG处理如下所示那样执行。与上述图3所示的情况相同，在结束步骤S31～步骤S36的处理之后，在步骤S111中，由第二3G电路部82的主电路，具体而言由FP部56进行帧CRC校验处理。接着，在步骤S112中，第二3G电路部82的主电路，具体而言FP部56将控制帧信息存储到第一3G电路部81的内置处理器寄存器中。

接着，在步骤S113中，第一3G电路部81的内置处理器进行控制帧处理。接着，第一3G电路部81的内置处理器将控制帧处理后的控制帧信息存储到第一3G电路部81的内置处理器寄存器中。

接着，在步骤S115中，第二3G电路部82的主电路、具体而言FP部56进行有效标记监视。在步骤S115中若确认到与控制帧信息相对应的控制帧类别已标注标记，则在步骤S116中第二3G电路部82的主电路、具体而言FP部56进行帧CRC的计算。接着，在步骤S117中，第二3G电路部82的主电路、具体而言FP部56进行帧化处理。

接着，在步骤S118中，第二3G电路部82的主电路、具体而言FP部56将帧化后的数据存储于内置RAM中。于是，在步骤S119中，CPU83从内置RAM取得帧化后的数据，进行IP处理。

图26是表示第二3G电路部82与外部RAM相连接时的控制帧处理中的LG处理的工作步骤的其他示例的序列图。对于图26所示的处理中与图3及图24相同的部分，省略共通的说明。

图26中，从步骤S11的IP处理开始，步骤S12的指针队列的存储、步骤S13的段分割、步骤S14的将FP数据存储到第二3G电路连接外部RAM为止的处理在预先设定的第六十一处理时间t61内进行。第六十一处理时间t61例如为10ms。此外，IP波动的时间例如为390ms。

图26中，步骤S15的FP标头解析、步骤S101的帧CRC校验处理、步骤S102的将控制帧信息存储到内置处理器寄存器、步骤S103的控制帧处理为止的处理在预先设定的第六十二处理时间t62内进行。第六十二处理时间t62例如为10ms。

图26中，步骤S103的控制帧处理、步骤S104的将控制帧信息存储到内置处理器寄存器、步骤S105的有效标记监视处理、步骤S106的帧CRC的计算、步骤S107的帧化处理、步骤S109的IP处理为止的处理在预先设定的第六十三处理时间t63内进行。第六十三处理时间t63例如为10ms。

图26所示的LG处理与上述图24所示的LG处理同样地进行，在图26所示的处理中，在步骤S107中，FP部56在进行帧化处理后，将帧化后的数据不经由指针队列，而经由IP部I/F用FIFO提供到第二3G电路部82的IP部58。在图26所示的LG处理中，步骤S102以前的处理与步骤S104以后的处理相互独立。

图27是表示CPU83与外部RAM相连接，在CPU83以及第二3G电路部82中进行所有控制处理时的工作步骤的序列图。对于图27所示的处理中与上述图4所示的处理相同的部分，省略共通的说明。

在图27所示的处理中，从步骤S31的IP处理开始，步骤S32的段分割、步骤S33的将FP数据存储到CPU连接外部RAM为止的处理在预先设定的第六十四处理时间t64内进行。第六十四处理时间t64例如为10ms。此外，IP波动的时间例如为390ms。

图27所示的处理中，步骤S34的FP标头设定、步骤S35的将FP标头存储到内置RAM、步骤S36的FP标头解析、步骤S121的帧CRC校验处理、步骤S122的控制帧信息的存储、步骤S123的控制帧处理为止的处理在预先设定的第六十五处理时间t65内进行。第六十五处理时间t65例如为10ms。

在图27所示的处理中，步骤S123的控制帧处理、步骤S124的控制帧信息的存储、步骤S125的有效标记监视处理、步骤S126的帧CRC的计算、步骤S127的帧化处理、步骤S128的将FP数据存储到内置RAM的存储处理、步骤S129的IP处理为止的处理在预先设定的第六十六处理时间t66内进行。第六十六处理时间t66例如为10ms。

图27所示的LG处理如下所示那样执行。与上述图3所示的情况相同，在结束步骤S31～步骤S36的处理之后，在步骤S121中，第二3G电路部82的主电路，具体而言FP部56进行帧CRC校验处理。接着，在步骤S112中，第二3G电路部82的主电路，具体而言FP部56将控制帧信息存储到第二3G电路部82的内置RAM中。

接着，在步骤S123中，CPU83进行控制帧处理。接着，CPU83将控制帧处理后的控制帧信息存储到第二3G电路部82的内置RAM中。

接着，在步骤S125中，第二3G电路部82的主电路、具体而言FP部56进行有效标记监视。在该步骤S125中若确认到与控制帧信息相对应的控制帧类别已标注标记，则在步骤S126中第二3G电路部82的主电路、具体而言FP部56进行帧CRC的计算。

接着，在步骤S127中，第二3G电路部82的主电路、具体而言FP部56进行帧化处理。接着，在步骤S128中，第二3G电路部82的主电路、具体而言FP部56将经帧化后的数据存储于内置RAM中。接着，在步骤S129中，CPU83从内置RAM取得帧化后数据，进行IP处理。

图28是表示CPU83与外部RAM相连接、进行所有控制处理时的工作步骤的序列图。对于图28所示的处理中与上述图4所示的处理相同的部分，省略共通的说明。

在图28所示的处理中，从步骤S31的IP处理开始，步骤S32的段分割、步骤S33的将FP数据存储到CPU连接外部RAM为止的处理在预先设定的第七十四处理时间t74内进行。第七十四处理时间t74例如为10ms。此外，IP波动的时间例如为390ms。

在图28所示的处理中，步骤S131的FP标头解析、步骤S132的帧CRC校验处理、步骤S133的控制帧处理、步骤S134的帧CRC的计算、步骤S135的帧化处理、步骤S136的IP处理为止的处理在预先设定的第七十六处理时间t76内进行。第七十六处理时间t76例如为10ms。

图28所示的LG处理如下所示那样执行。与上述图3所示的情况相同，在结束步骤S31～步骤S36的处理之后，在步骤S131中，CPU83进行FP标头解析处理。接着，在步骤S132中，CPU83进行帧CRC校验处理。在步骤S133中，CPU83进行控制帧处理。

在步骤S134中，CPU83进行帧CRC的计算。接下来，在步骤S135中，CPU83进行帧化处理。接下来，在步骤S136中，CPU83对帧化后的数据进行IP处理。

如上所述，在图25及图27所示的处理中，帧化后的数据经由第二3G电路部82的内置RAM，并传递至CPU83。在使用与图3～图7、以及图18、图19相同的2ms的中断来启动的处理中，CPU83进行将数据设定到第二3G电路部82、或从第二3G电路部82取得数据的访问。

在图27所示的处理中，为了实现在CPU83中的FP标头设定以及控制帧处理、以及实现在第二3G电路部82中的FP标头解析以及帧CRC校验等处理，在CPU83与第二3G电路部82之间对CPU83的处理负荷中的作为支配性条件的数据进行交换时，会花费较长的处理时间。

与此相对，如图28所示的处理那样，若由CPU83实现所有处理，则CPU83与第二3G电路部82之间无需数据交换，处理时间也会变短。

由此，将功能移交到CPU83，因此认为CPU83的处理负荷增加。然而，控制帧的数据长度较短，是5字节（byte）左右，因此在将功能移交到CPU83时增加的处理负荷能在因无需CPU83与第二3G电路部82的访问而缩短的处理时间内充分抵消。

此外，不存在第二3G电路部82中的处理，由此第二3G电路部82的电路规模得到削减，能实现基站装置2的小型化以及省电化。

<实施方式4>

图29是表示本发明的实施方式4的基站装置3的结构的框图。本实施方式中的基站装置3的结构与上述图2所示的实施方式1中的基站装置2的结构相类似，因此对于与图2所示的实施方式1相对应的部分，标注相同的参照符号，并省略共通的说明。

本实施方式的基站装置3包括：RF部11A、LTE电路部13A、系统时钟提供部16、第一天线17、第二天线18、第一3G电路部81、第二3G电路部82、CPU83以及IPsec专用电路部84。

LTE电路部13A、第一3G电路部81、第二3G电路部82、CPU83以及IPsec专用电路部84与实施方式1的基站装置2的LTE电路部13A、第一3G电路部81、第二3G电路部82、CPU83以及IPsec专用电路部84的结构相同。第一3G电路部81以及第二3G电路部82也可以构成为一个电路。

本实施方式的RF部11A包括：第一DUP部21、第一SW部22、第一无线发送部23、第一无线接收部24、第一下行无线接收部25、第二DUP部26、第二SW部27、第二无线发送部28、第二无线接收部29、第二下行无线接收部30、合成部91、第一分配部92、第二分配部93、3G用无线发送部94、3G用无线接收部95以及3G用下行无线接收部96。本实施方式的RF部11A构成无线收发部71A。

本实施方式的基站装置3除了构成无线收发部71A的RF部11A以外，均是与上述实施方式1的基站装置2相同的结构。本实施方式的RF部11不具有DFE。

本实施方式中，包括如下部分而构成：第一天线17、第二天线18、第一双工器（duplexer；简称：DUP）部21、第一SW部22、第一无线发送部23、第一无线接收部24、第一下行无线接收部25、第二DUP部26、第二SW部27、第二无线发送部28、第二无线接收部29、第二下行无线接收部30、合成部91、第一分配部92、第二分配部93、3G用无线发送部94、3G用无线接收部95以及3G用下行无线接收部96。

3G用无线发送部94将W-CDMA方式的扩频调制后的信号上变频成RF信号。3G用无线接收部95对W-CDMA方式的RF信号进行下变频，进行A/D转换。3G用下行无线接收部96对W-CDMA方式的下行频率的RF信号进行下变频，进行A/D转换。

合成部91是具有频带限制功能的模拟滤波器，该模拟滤波器将由第二无线发送部28输出的LTE方式的RF信号与由3G用无线发送部94输出的W-CDMA方式的RF信号频带不重复地进行频率排列并配置。第一以及第二分配部92、93是将RF信号分离成通过3G频带的信号与通过LTE频带的信号的模拟滤波器。

在如上那样的本实施方式中，与上述实施方式1相同，FP部56、3G用IP部58、IPsec部59以及PPPoE部60构成与CPU83不同的其他电路，因此MAC-hs部54以及MAC-e部55能构成为取得参数，仅进行传输速度的控制等调度功能，而非用户数据的导通。因而，如图29所示，能够仅利用电路来构成3G侧的用户数据的通路，因此能减轻软件处理的负荷。

此外，在上述实施方式1中使用DFE部31，在数字基频带中进行合成或者分配，与此相对，本实施方式中，不使用DFE电路部，而在模拟高频（RF）中进行3G信号以及LTE信号的合成或分配。由此，与在数字基频带中进行合成或者分配的情况相比，能防止合成时的误差扩大。此外，在分配时，在进行下变频前将3G信号与LTE信号进行分离，因此能够防止下变频时干涉波的混入以及噪音的混入。

本实施方式中，无法获得上述实施方式1～3中的能减少一个RF系统的效果，除此以外，能达成与上述实施方式1～3相同的效果。

<实施方式5>

图30是表示本发明的实施方式5的基站装置4的结构的框图。本实施方式中的基站装置4的结构与上述图29所示的实施方式4中的基站装置3的结构相类似，因此对于与图29所示的实施方式4相对应的部分，标注相同的参照符号，省略共通的说明。

本实施方式的基站装置4是从上述实施方式4的基站装置3的结构中去除IPsec专用电路部84以及切换SW部85的结构。此外，本实施方式中，由LTE电路部13A的内置CPU34A的LTE用IPsec部43与第二3G电路部82的3G用IP部58相连接而构成。

根据本实施方式，能达到与实施方式4相同的效果。此外，实施方式4中，作为3G用的IPsec部设置有IPsec专用电路部84，3G方式中的IPsec功能通过IPsec专用电路部84来实现，但本实施方式中，不设置IPsec专用电路部84以及切换SW部85，使用LTE用IPsec部43来实现3G方式中的IPsec功能。由此，能简化基站装置4的结构，因此能实现基站装置4的小型化。

本发明进行了详细的说明，但上述说明仅是所有方面中的示例，本发明并不局限于此。未举例示出的无数变形例可解释为是在不脱离本发明的范围内可设想到的。

标号说明

1，2，3，4基站装置、13，13A LTE电路部、15，83CPU、56FP部、583G用IP部、71，71A无线收发部、81第一3G电路部、82第二3G电路部。

Claims (5)

1.一种基站装置，该基站装置能与通信终端装置进行无线通信，其特征在于，包括：

通信处理单元，该通信处理单元进行用于与所述通信终端装置进行通信的通信处理；以及

数据交换单元，该数据交换单元对于暂时性地存储有由所述通信处理单元进行的通信处理中所处理的数据的外部存储单元，进行所述数据的读取以及存储的至少一种，并与所述通信处理单元之间进行所述数据的交换，

所述数据交换单元通过软件程序来实现。

2.如权利要求1所述的基站装置，其特征在于，

所述通信处理包括具有不同处理模块的多个处理，

所述数据交换单元基于由所述通信处理单元提供的中断信号来进行启动，

所述中断信号在多个所述处理中共用。

3.如权利要求1所述的基站装置，其特征在于，

所述通信处理包括帧协议的帧化处理。

4.如权利要求1所述的基站装置，其特征在于，

能在所述通信终端装置之间以互不相同的第一以及第二通信方式进行无线通信，

所述通信处理单元包括：

第一通信处理单元，该第一通信处理单元进行用于以所述第一通信方式与所述通信终端装置进行通信的通信处理；以及

第二通信处理单元，该第二通信处理单元进行用于以所述第二通信方式与所述通信终端装置进行通信的通信处理。

5.一种通信系统，其特征在于，包括：

权利要求1～4中任一项所述的基站装置；以及能与所述基站装置进行无线通信的通信终端装置。

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