WO2013045190A1 - Verfahren zur herstellung eines optoelektronischen halbleiterchips und entsprechender optoelektronischer halbleiterchip - Google Patents

Verfahren zur herstellung eines optoelektronischen halbleiterchips und entsprechender optoelektronischer halbleiterchip Download PDF

Info

Publication number
WO2013045190A1
WO2013045190A1 PCT/EP2012/066699 EP2012066699W WO2013045190A1 WO 2013045190 A1 WO2013045190 A1 WO 2013045190A1 EP 2012066699 W EP2012066699 W EP 2012066699W WO 2013045190 A1 WO2013045190 A1 WO 2013045190A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
sputtering
growth
growth substrate
layers
Prior art date
Application number
PCT/EP2012/066699
Other languages
English (en)
French (fr)
Inventor
Joachim Hertkorn
Karl Engl
Berthold Hahn
Andreas Weimar
Peter Stauss
Original Assignee
Osram Opto Semiconductors Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
Priority to CN201280048166.XA priority Critical patent/CN103843160A/zh
Priority to KR1020147007964A priority patent/KR20140069036A/ko
Priority to US14/344,825 priority patent/US20140342484A1/en
Priority to JP2014532297A priority patent/JP2014528178A/ja
Publication of WO2013045190A1 publication Critical patent/WO2013045190A1/de

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0617—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers

Definitions

  • An object to be solved is to provide a method for the efficient production of an optoelectronic
  • this includes the step of providing one
  • the growth substrate is preferably a silicon substrate.
  • a surface adapted for growth is preferably a Si-111 surface.
  • the surface intended for growth may be particularly smooth and have a roughness of at most 10 nm.
  • a thickness of the growth substrate is preferably at least 50 ⁇ or at least 200 ⁇ .
  • this comprises the step of producing a III-nitride buffer layer on the growth substrate.
  • the generation of the buffer layer takes place by means of sputtering. It will be the
  • So buffer layer does not have a gas phase epitaxy like organometallic gas phase epitaxy, English Metal Organic Chemical Vapor Phase Epitaxy, MOVPE for short.
  • a III-nitride is deposited over the buffer layer.
  • the active layer of the semiconductor layer sequence is set up to generate electromagnetic radiation, in particular in the ultraviolet or in the visible spectral range.
  • one wavelength of the generated radiation is between 430 nm and 680 nm inclusive.
  • the active layer preferably comprises one or more pn junctions or one or more quantum well structures.
  • the semiconductor material is preferably a nitride compound semiconductor material such as Al n In n m m Ga m N with 0 ⁇ n ⁇ 1, 0 ⁇ m ⁇ 1 and n + m ⁇ 1
  • Substances may be replaced and / or supplemented.
  • n and m are preferably valid for all partial layers of
  • Semiconductor layer sequence has one or more middle layers for which deviated from said values for n, m is and instead that applies
  • this is set up for producing an optoelectronic semiconductor chip, in particular a light-emitting diode.
  • the process comprises at least the following steps, preferably in the order given:
  • III-nitride semiconductor layer sequence with an active layer on or over the buffer layer.
  • MOVPE metal-organic chemical vapor deposition
  • the equipment in which the sputtering is performed may be gallium-free.
  • Gallium is in one
  • Epitaxy plant for MOVPE typically present as an impurity since gallium-containing layers are required especially for emitting in the blue spectral light emitting diodes. Contamination of gallium may be associated with
  • Meltback refers to a brownish, relatively soft compound of gallium and silicon. Through the gallium silicon is released from the growth substrate and it results in a blossoming and holes in one of the
  • the subsequent MOVPE process can be shortened and / or simplified. In particular, it is possible to dispense with a nucleation layer directly on the substrate and the buffer layer directly onto the growth substrate
  • Graphite holder can be coated with a thin, whitish layer of aluminum and / or gallium in the MOVPE, resulting in a thermal radiation behavior and a
  • Heating behavior of the graphite holder changed.
  • the buffer layer is deposited in multiple layers.
  • a first sub-layer of the buffer layer closest to the growth substrate is formed by a thin aluminum layer.
  • a thickness of this aluminum layer is for example one, two or three atomic monolayers.
  • this aluminum layer is free or substantially free of nitrogen, so that the growth substrate at the growth surface does not come into direct contact with nitrogen.
  • the buffer layer has a second partial layer of A1N, which is deposited more slowly than a subsequent third partial layer of A1N.
  • the second and third partial layers preferably follow one another directly and furthermore preferably directly follow the first partial layer.
  • the buffer layer consists of three such partial layers.
  • oxygen is added to the buffer layer during sputtering.
  • a weight fraction of the oxygen in the buffer layer which is based in particular on aluminum nitride, is preferably at least 0.1% or at least 0.2% or at
  • Oxygen at the buffer layer preferably at most 10% or at most 5% or at most 1.5%.
  • the introduction of oxygen into buffer layers is also specified in the publication DE 100 34 263 B4, the disclosure of which is incorporated by reference.
  • an oxygen content in the buffer layer in a direction away from the growth substrate becomes monotonous or strictly monotonic
  • the oxygen content can decrease stepwise or linearly.
  • the buffer layer is grown to a thickness of at least 10 nm or at least 30 nm or at least 50 nm.
  • the thickness of the buffer layer is at most 1000 nm or at most 200 nm or at most 150 nm.
  • the thickness of the buffer layer is grown to a thickness of at least 10 nm or at least 30 nm or at least 50 nm.
  • the thickness of the buffer layer is at most 1000 nm or at most 200 nm or at most 150 nm.
  • Buffer layer at about 100 nm.
  • an intermediate layer is applied directly to the buffer layer.
  • the application of the intermediate layer takes place by means of sputtering or by means of a gas phase epitaxy such as MOVPE.
  • the intermediate layer is preferably based on AlGaN.
  • the intermediate layer is grown in such a way that an aluminum content, in a direction away from the growth substrate, decreases monotonically or strictly monotonically, that is to say stepwise or linearly.
  • the intermediate layer is grown with multiple layers.
  • an aluminum content is preferably constant or approximately constant.
  • the individual layers preferably have thicknesses of between 20 nm and 100 nm, in particular approximately 50 nm.
  • the intermediate layer includes between two layers and six layers, preferably four layers.
  • a total thickness of the intermediate layer is, for example, between 50 nm and 500 nm inclusive, or between 100 nm and 300 nm inclusive, preferably about 200 nm.
  • the growth layer is preferably a doped or undoped GaN layer.
  • a Thickness of the growth layer is preferably between 50 nm and 300 nm inclusive.
  • the growth layer is preferably produced by sputtering or by MOVPE.
  • the masking layer is formed of, for example, a silicon nitride, a silicon oxide, a silicon oxynitride, or boron nitride or magnesium oxide.
  • a thickness of the masking layer is preferably at most 2 nm or at most 1 nm or at most 0.5 nm.
  • the masking layer is produced with a thickness which is on average one or two monolayers.
  • the masking layer may be formed by sputtering or by MOVPE.
  • the masking layer is applied to the underlying layer at a coverage of at least 20% or at least 50% or at least 55%.
  • the degree of coverage is at most 90% or at most 80% or at most 70%. In other words, that's it
  • Coalescence layer grown is preferably based on undoped or substantially undoped GaN.
  • the coalescence layer grows in places exposed growth layer and thus in openings of the
  • the coalescing layer is grown to a thickness of at least 300 nm or at least 400 nm. Alternatively or additionally, the thickness is at most 3 ⁇ or at most 1.2 ⁇ .
  • the coalescence layer is applied, in particular directly
  • the middle layer is preferably an AlGaN layer having an aluminum content of between 75% and 100% inclusive or an AIN layer.
  • a thickness of the middle layer is
  • the middle layer can be doped.
  • a plurality of middle layers are grown, wherein the middle layers each in the context of manufacturing tolerances equal
  • Middle layers is preferably each a GaN layer, which may be doped or undoped.
  • the GaN layer is further preferably in direct contact with the two
  • a thickness of the GaN layer is then preferably at least 20 nm or at least 50 nm or at least 500 nm and may alternatively or additionally be at most 1000 nm or at most 2000 nm or at most 3000 nm.
  • the middle layer or one of the middle layers, which is farthest from the growth substrate is
  • the semiconductor layer sequence is preferably in direct
  • a layer of the semiconductor layer sequence adjoining the middle layer is preferably n-doped.
  • An n-doping is carried out, for example, with silicon and / or with germanium.
  • a pressure during sputtering is in particular between 10 ⁇ 3 mbar and once 10 ⁇ 2 mbar.
  • a growth rate during sputtering of the buffer layer or of the other layers produced by sputtering is at least 0.03 nm / s and / or at most 0.5 nm / s.
  • the sputtering is preferably carried out under an atmosphere of argon and nitrogen.
  • a ratio of argon to nitrogen is preferably 1: 2, with a tolerance of at most 15% or at most 10%.
  • the method on a side opposite the growth substrate, the
  • the growth substrate is removed, for example by means of a laser lift-off technique or by etching.
  • the buffer layer is produced in a sputter deposition system and the semiconductor layer sequence becomes in one of them
  • the sputter deposition system is free of gallium and / or free of graphite.
  • an optoelectronic semiconductor chip is specified.
  • the optoelectronic semiconductor chip may be made by a method as recited in one or more of the embodiments described above. Features of the method are therefore also disclosed for the optoelectronic semiconductor chip and vice versa.
  • the optoelectronic semiconductor chip has a semiconductor layer sequence with an active layer provided for generating radiation.
  • the semiconductor layer sequence furthermore comprises at least one n-doped layer and at least one p-doped layer, wherein these doped layers preferably directly adjoin the active layer.
  • the semiconductor chip comprises a carrier substrate on a p-side of the semiconductor layer sequence.
  • the carrier substrate side facing away from the n-doped layer of the semiconductor layer sequence is a middle layer based on AlGaN and having a high aluminum content and having a thickness between 5 nm inclusive and grown to 50 nm.
  • middle layers may be formed with gallium nitride layers between them.
  • Middle layer or one of the middle layers is a coalescence layer of doped or undoped GaN with a thickness between 300 nm inclusive and 1.5 ⁇ . Furthermore, the semiconductor chip is provided with a roughening, which extends from the coalescing layer to or into the n-doped layer
  • Radiation exit surface of the semiconductor layer sequence is partially formed by the coalescence.
  • the or at least one of the middle layers is exposed in places by the roughening.
  • Figure 1 is a schematic representation of a
  • FIG. 1 schematically illustrates a method for producing an optoelectronic semiconductor chip 10.
  • a silicon growth substrate 1 is provided in a sputter deposition apparatus A. in the
  • the process step according to FIG. 1B is applied to the growth substrate 1 in the sputter deposition apparatus A
  • the buffer layer 3 is an AIN layer, which is preferably provided with oxygen.
  • a temperature during sputtering of the buffer layer 3 is preferably about 760 ° C.
  • a pressure in the sputtering deposition system A is in particular about 5 x 10 -2 mbar, wherein an argon-nitrogen atmosphere is present.
  • the deposition rate during sputtering of the buffer layer 3 is about 0.15 nm / s.
  • a sputtering power is preferably between 0.5 kW and 1.5 kW, in particular at about 0.5 kW.
  • the buffer layer 3 is produced with a thickness of approximately 100 nm.
  • the sputter deposition system A is free of gallium.
  • the growth substrate 1 with the buffer layer 3 from the sputter deposition system A is brought into an MOVPE reactor B.
  • the growth substrate 1 is located on a substrate holder b, which is preferably formed from graphite. Characterized in that the AIN buffer layer 3 is generated in the sputtering deposition system A and not in the MOVPE reactor B, fogging
  • Substrate holder b with a reflective layer with Aluminum and / or gallium can be prevented or greatly reduced.
  • the growth substrate 1 remains with the buffer layer 3 in the MOVPE reactor B.
  • the semiconductor layer sequence 2 is thus applied epitaxially to the sputtered buffer layer 3. Since the growth of the gallium-containing semiconductor layer sequence 2 takes place spatially separated from the generation of the buffer layer 3, it can be prevented that impurities of gallium are present in the sputter deposition system A. This makes it possible that no gallium in direct contact with the
  • Silicon growth substrate 1 or with a growth surface thereof passes. As a result, a so-called meltback can be prevented.
  • the process preferably takes place in the wafer composite. Further process steps such as dicing to individual
  • FIG. 2 schematically illustrates an exemplary embodiment of the optoelectronic semiconductor chip 10.
  • On the silicon growth substrate 1 is the sputtered
  • Buffer layer 3 In addition to oxygen or alternatively, the buffer layer 3 may also include indium and / or silicon.
  • the buffer layer 3 is immediately followed by a
  • the intermediate layer 4 preferably has a plurality of layers, not shown in FIG.
  • the layers For example, each have thicknesses of about 50 nm and exhibit a decreasing in the direction away from the growth substrate 1 aluminum content, wherein the aluminum content of the individual layers may be about 95%, 60%, 30% and 15%, in particular with a tolerance of at most ten percentage points or at most five percentage points.
  • the intermediate layer 4 is directly followed by a growth layer 8 of doped or undoped GaN.
  • a thickness of the growth layer 8 is preferably about 200 nm. If the growth layer 8 is doped, then there is one
  • Dopant concentration preferably by at least a factor of 2 under a dopant concentration of an n-doped layer 2 b of the semiconductor layer sequence second
  • the growth layer 8 directly follows a masking layer 6.
  • the masking layer 6 preferably covers the growth layer 8 to about 60% or about 70%. It is the
  • the coalescing layer 7 is, in particular, thinner than 2 ⁇ m or 1.5 ⁇ m. The thickness of the
  • Coalescing layer 7 is preferably between 0, 5 ⁇ and 1.0 ⁇ .
  • the coalescing layer 7 follows directly after a middle layer 9.
  • the middle layer 9 is an AlGaN layer with a high aluminum content or AIN layer and with a thickness of about 15 nm or about 20 nm.
  • Partial layers has. For example, follows
  • Coalescing layer 7 a first sublayer of AlGaN after and the first sublayer, a second sublayer of AlGaN with a higher Al content.
  • Succession means preferably along the growth direction and may mean that the successive layers touch each other.
  • the middle layer 9 is followed by the n-doped layer 2b of the semiconductor layer sequence 2, which adjoins an active layer 2a. At least one p-doped layer 2c is located on a side of the active layer 2a facing away from the growth substrate 1.
  • Semiconductor layer sequence 2 are preferably based on InGaN.
  • a dopant concentration of the n-doped layer 2b is preferably between 5 ⁇ 10 18 / cm 2 and 1 ⁇
  • the doping of the n-doped layer 2b is preferably carried out with germanium and / or with silicon.
  • the p-doped layer 2c is preferably doped with magnesium.
  • a thickness D of the n-doped layer 2b is, for example, between 1.0 ⁇ and 4 ⁇ , in particular
  • a dopant concentration is optionally lowered and in this range is, for example, between 5x inclusive 10 / cc and 1 x 10 / cc, in particular about 1 x 10 / cc.
  • the growth substrate 1 as well as the buffer layer 3 and the intermediate layer 4 are removed, as is also possible in connection with FIG.
  • the growth substrate 1 as well as the buffer layer 3 and the intermediate layer 4 are removed, as is also possible in connection with FIG.
  • a first contact layer 12a is attached. Over the first contact layer 12a is the
  • a thickness of the carrier substrate 11 is preferably between 50 ⁇ and 1 mm.
  • a roughening 13 is generated.
  • the roughening 13 extends to or into the n-doped layer 2 b of the semiconductor layer sequence 2.
  • the roughening therefore exposes the n-doped layer 2 b and the middle layer 9 in places.
  • Particularly preferred is the
  • a further contact layer 12b is attached to the side facing away from the carrier substrate, via which the
  • Semiconductor chip 10 can be electrically contacted and energized, such as by means of a bonding wire. Further optional
  • FIG. 4 A further exemplary embodiment of the semiconductor chip 10 can be seen in FIG. Layers such as contact layers or mirror layers are not illustrated in FIG. 4 in order to simplify the illustration.
  • the semiconductor chip 10 according to FIG 4 has two middle layers 9, between which a GaN layer 5 is located.
  • the roughening 13 extends through both middle layers 5 through into the n-doped layer 2b. Unlike drawn, it is possible that one of the middle layers 9 is not affected by the roughening. Furthermore, it is possible that the active layer 2 a nearest
  • Middle layer 9 is formed as ⁇ tzstopp km for generating the roughening 13. Unlike in Figure 4
  • FIG. 5 shows a further exemplary embodiment of the invention
  • the semiconductor layer sequence 2 is fastened to the carrier substrate 11 via a connection means 18, which is for example a solder.
  • the connection means 18 which is for example a solder.
  • Semiconductor layer sequence 2 is via a first electrical
  • Terminal layer 14 and electrically contacted via the carrier substrate 11.
  • Semiconductor layer sequence 2 is further contacted via a second electrical connection layer 16.
  • Terminal layer 16 penetrates the active layer 2 a, seen from the carrier substrate 11, and is guided laterally next to the semiconductor layer sequence 2.
  • the second connection layer 16 may be laterally adjacent to
  • Connection layer 16 zoom. Furthermore, the
  • a separation layer 15 for example, of silicon oxide or a silicon nitride, electrically isolated from each other.
  • the semiconductor chip 10 can thus be designed in a similar manner as stated in the publication US 2010/0171135 Al, the disclosure content of which is incorporated by reference.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

In mindestens einer Ausführungs form des Verfahrens ist dieses zur Herstellung eines optoelektronischen Halbleiterchips (10), insbesondere einer Leuchtdiode, eingerichtet. Das Verfahren umfasst mindestens die folgenden Schritte: - Bereitstellen eines Silizium-Aufwachssubstrats (1), - Erzeugen einer III-Nitrid-Pufferschicht (3) auf dem Aufwachssubstrat (1) mittels Sputtern, und - Aufwachsen einer III-Nitrid-Halbleiterschichtenfolge (2) mit einer aktiven Schicht (2a) über der Pufferschicht (3).

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG EINES OPTOELEKTRONISCHEN HALBLEITERCHIPS UND ENTSPRECHENDER OPTOELEKTRONISCHER HALBLEITERCHIP
Es wird ein Verfahren zur Herstellung eines
optoelektronischen Halbleiterchips sowie ein
optoelektronischer Halbleiterchip angegeben.
In der Druckschrift Dadgar et al . , Applied Physics Letters, Vol. 80, No . 20, vom 20. Mai 2002, ist ein Verfahren zum Erzeugen blau emittierende Leuchtdioden auf Silizium
angegeben .
Eine zu lösende Aufgabe besteht darin, ein Verfahren zur effizienten Herstellung eines optoelektronischen
Halbleiterchips anzugeben.
Gemäß zumindest einer Ausführungsform des Verfahrens
beinhaltet dieses den Schritt des Bereitstellens eines
Aufwachssubstrats . Bei dem Aufwachssubstrat handelt es sich bevorzugt um ein Siliziumsubstrat. Eine Oberfläche, die zu dem Aufwachsen eingerichtet ist, ist bevorzugt eine Si-111- Oberfläche. Die zum Aufwachsen vorgesehene Oberfläche kann besonders glatt sein und eine Rauheit von höchstens 10 nm aufweisen. Eine Dicke des Aufwachssubstrats beträgt bevorzugt mindestens 50 μιη oder mindestens 200 μιη.
Gemäß zumindest einer Ausführungsform des Verfahrens umfasst dieses den Schritt des Erzeugens einer III-Nitrid- Pufferschicht auf dem Aufwachssubstrat . Das Erzeugen der Pufferschicht erfolgt mittels Sputtern. Es wird die
Pufferschicht also nicht über eine Gasphasenepitaxie wie metallorganische Gasphasenepitaxie, englisch Metal Organic Chemical Vapor Phase Epitaxy, kurz MOVPE, erzeugt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird über der Pufferschicht eine III-Nitrid-
Halbleiterschichtenfolge mit einer aktiven Schicht
aufgewachsen. Die aktive Schicht der Halbleiterschichtenfolge ist im Betrieb des Halbleiterchips zur Erzeugung einer elektromagnetischen Strahlung, insbesondere im ultravioletten oder im sichtbaren Spektralbereich, eingerichtet.
Insbesondere beträgt eine Wellenlänge der erzeugten Strahlung zwischen einschließlich 430 nm und 680 nm. Die aktive Schicht umfasst bevorzugt einen oder mehrere pn-Übergänge oder eine oder mehrere Quantentopfstrukturen .
Bei dem Halbleitermaterial handelt es sich bevorzugt um ein Nitrid-Verbindungshalbleitermaterial wie AlnIni-n-mGamN mit 0 < n < l, 0 ^ m < 1 und n + m < 1. Dabei kann die
Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche
Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also AI, Ga, In sowie N, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer
Stoffe ersetzt und/oder ergänzt sein können.
Gemäß zumindest einer Ausführungsform des Verfahrens gilt: 0 < n < 0,2 und/oder 0,35 < m < 0,95 und/oder
0 < 1-n m < 0,5. Die genannten Wertebereiche für n und m gelten bevorzugt für alle Teilschichten der
Halbleiterschichtenfolge, wobei Dotierstoffe nicht erfasst sind. Es ist hierbei jedoch möglich, dass die
Halbleiterschichtenfolge eine oder mehrere Mittelschichten aufweist, für die von den genannten Werte für n, m abgewichen ist und statt dessen gilt, dass
0,75 < n < 1 oder 0,80 < n < 1.
In mindestens einer Ausführungsform des Verfahrens ist dieses zur Herstellung eines optoelektronischen Halbleiterchips, insbesondere einer Leuchtdiode, eingerichtet. Das Verfahren umfasst mindestens die folgenden Schritte, bevorzugt in der angegebenen Reihenfolge:
- Bereitstellen eines Silizium-Aufwachssubstrats,
- Erzeugen einer III-Nitrid-Pufferschicht auf dem
Aufwachssubstrat mittels Sputtern, und
- Aufwachsen einer III-Nitrid-Halbleiterschichtenfolge mit einer aktiven Schicht auf die oder über der Pufferschicht. Im Gegensatz zu MOVPE können mittels Sputtern vergleichsweise kostengünstig und mit relativ hohen
Wachstumsgeschwindigkeiten dicke Schichten erzeugt werden. So können innerhalb weniger Minuten beispielsweise bis zu 1 μιη dicke Schichten etwa aus A1N abgeschieden werden.
Ferner kann die Anlage, in der das Sputtern durchgeführt wird, frei von Gallium sein. Gallium liegt in einer
Epitaxieanlage für MOVPE typischerweise als Verunreinigung vor, da speziell für im blauen Spektralbereich emittierende Leuchtdioden galliumhaltige Schichten benötigt werden. Durch Verunreinigungen von Gallium kann in Verbindung mit
Siliziumsubstraten allerdings so genannter Meltback
entstehen. Meltback bezeichnet eine bräunliche, relativ weiche Verbindung aus Gallium und Silizium. Durch das Gallium wird Silizium aus dem Aufwachssubstrat ausgelöst und es resultieren ein Aufblühungen und Löcher an einer zum
Aufwachsen vorgesehenen Oberfläche des Siliziumsubstrats. Dies kann zu schlechteren Wachstumsergebnissen führen. Weiterhin kann durch das Erzeugen der Pufferschicht mittels Sputtern der nachfolgende MOVPE-Prozess verkürzt und/oder vereinfacht werden. Insbesondere ist es möglich, auf eine Nukleationsschicht unmittelbar auf dem Substrat zu verzichten und die Pufferschicht direkt auf das Aufwachssubstrat
aufzubringen .
Außerdem ist es möglich, durch das Sputtern der Pufferschicht die Verwendung von Aluminium in dem MOVPE-Prozess zur
Erzeugung der Halbleiterschichtenfolge zu reduzieren. Als Substrathalter werden aufgrund der hohen Temperaturen im MOVPE-Prozess typisch Graphithalter eingesetzt. Der
Graphithalter kann von einer dünnen, weißlichen Schicht mit Aluminium und/oder mit Gallium in der MOVPE belegt werden, wodurch sich ein thermisches Abstrahlverhalten und ein
Aufheizverhalten des Graphithalters verändert. Durch das Erzeugen der Pufferschicht mittels Sputtern, außerhalb eines Gasphasenepitaxie-Reaktors, ist die Belegung des
Graphithalters mit Aluminium deutlich reduziert und Parameter für den MOVPE-Prozess sind einfacher einstellbar.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Pufferschicht mehrlagig abgeschieden. Zum Beispiel ist eine dem Aufwachssubstrat nächstgelegene, erste Teilschicht der Pufferschicht durch eine dünne Aluminiumschicht gebildet. Eine Dicke dieser Aluminiumschicht liegt beispielsweise bei einer, bei zwei oder bei drei atomaren Monolagen. Bevorzugt ist diese Aluminiumschicht frei oder im Wesentlichen frei von Stickstoff, sodass das Aufwachssubstrat an der Aufwachsfläche nicht unmittelbar mit Stickstoff in Kontakt gerät. Gemäß zumindest einer Ausführungsform des Verfahrens weist die Pufferschicht eine zweite Teilschicht aus A1N auf, die langsamer abgeschieden wird als eine darauf folgende dritte Teilschicht aus A1N. Die zweite und dritte Teilschicht folgen bevorzugt unmittelbar aufeinander und folgen ferner bevorzugt unmittelbar auf die erste Teilschicht. Insbesondere besteht die Pufferschicht aus drei solchen Teilschichten.
Gemäß zumindest einer Ausführungsform des Verfahrens wird beim Sputtern der Pufferschicht Sauerstoff beigegeben. Ein Gewichtsanteil des Sauerstoffs an der Pufferschicht, die insbesondere auf Aluminiumnitrid basiert, liegt bevorzugt bei mindestens 0,1 % oder bei mindestens 0,2 % oder bei
mindestens 0,5 %. Ferner beträgt ein Gewichtsanteil des
Sauerstoffs an der Pufferschicht bevorzugt höchstens 10 % oder höchstens 5 % oder höchstens 1,5 %. Das Einbringen von Sauerstoff in Pufferschichten ist auch in der Druckschrift DE 100 34 263 B4 angegeben, deren Offenbarungsgehalt durch Rückbezug aufgenommen wird.
Gemäß zumindest einer Ausführungsform des Verfahrens wird ein Sauerstoffanteil in der Pufferschicht in eine Richtung weg von dem Aufwachssubstrat monoton oder streng monoton
verkleinert. Insbesondere liegt in einer dünnen Schicht mit einer Dicke zwischen einschließlich 10 nm und 30 nm
unmittelbar an dem Silizium-Aufwachssubstrat eine höchste Sauerstoffkonzentration vor. In Richtung weg von dem
Aufwachssubstrat kann der Sauerstoffgehalt stufenförmig oder linear abnehmen.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Pufferschicht mit einer Dicke von mindestens 10 nm oder von mindestens 30 nm oder von mindestens 50 nm gewachsen. Alternativ oder zusätzlich beträgt die Dicke der Pufferschicht höchstens 1000 nm oder höchstens 200 nm oder höchstens 150 nm. Insbesondere liegt die Dicke der
Pufferschicht bei zirka 100 nm.
Gemäß zumindest einer Ausführungsform des Verfahrens wird unmittelbar auf die Pufferschicht eine Zwischenschicht aufgebracht. Das Aufbringen der Zwischenschicht erfolgt mittels Sputtern oder mittels einer Gasphasenepitaxie wie MOVPE . Die Zwischenschicht basiert bevorzugt auf AlGaN.
Gemäß zumindest einer Ausführungsform des Verfahrens wird di Zwischenschicht derart gewachsen, dass ein Aluminiumgehalt, in eine Richtung weg von dem Aufwachssubstrat , monoton oder streng monoton abnimmt, also zum Beispiel stufenförmig oder linear .
Gemäß zumindest einer Ausführungsform des Verfahrens wird di Zwischenschicht mit mehreren Lagen gewachsen. In einzelnen Lagen der Zwischenschicht ist ein Aluminiumgehalt bevorzugt konstant oder näherungsweise konstant. Die einzelnen Lagen weisen bevorzugt Dicken zwischen einschließlich 20 nm und 100 nm, insbesondere zirka 50 nm auf. Die Zwischenschicht beinhaltet insbesondere zwischen einschließlich zwei Lagen und sechs Lagen, bevorzugt vier Lagen. Eine Gesamtdicke der Zwischenschicht liegt zum Beispiel zwischen einschließlich 50 nm und 500 nm oder zwischen einschließlich 100 nm und 300 nm, bevorzugt bei ungefähr 200 nm.
Gemäß zumindest einer Ausführungsform des Verfahrens wird insbesondere unmittelbar auf die Zwischenschicht eine
Anwachsschicht gewachsen. Die Anwachsschicht ist bevorzugt eine dotierte oder auch eine undotierte GaN-Schicht. Eine Dicke der Anwachsschicht liegt bevorzugt zwischen einschließlich 50 nm und 300 nm. Die Anwachsschicht wird bevorzugt durch Sputtern oder durch MOVPE erzeugt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird insbesondere direkt auf die Anwachsschicht eine
Maskierungsschicht aufgebracht. Die Maskierungsschicht ist zum Beispiel aus einem Siliziumnitrid, einem Siliziumoxid, einem Siliziumoxinitrid oder aus Bornitrid oder Magnesiumoxid geformt. Eine Dicke der Maskierungsschicht beträgt bevorzugt höchstens 2 nm oder höchstens 1 nm oder höchstens 0,5 nm. Insbesondere wird die Maskierungsschicht mit einer Dicker erzeugt, die im Mittel eine oder zwei Monolagen beträgt. Die Maskierungsschicht kann durch Sputtern oder durch MOVPE erzeugt sein.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Maskierungsschicht mit einem Bedeckungsgrad von mindestens 20 % oder von mindestens 50 % oder von mindestens 55 % auf die darunter liegende Schicht aufgebracht. Bevorzugt beträgt der Bedeckungsgrad höchstens 90 % oder höchstens 80 % oder höchstens 70 %. Mit anderen Worten ist dann das
Aufwachssubstrat und/oder die Anwachsschicht, in Draufsicht gesehen, zu den genannten Anteilen von einem Material der Maskierungsschicht überdeckt. Es liegt also die
Anwachsschicht dann stellenweise frei.
Gemäß zumindest einer Ausführungsform des Verfahrens wird insbesondere unmittelbar auf die Maskierungsschicht sowie auf die Anwachsschicht, die stellenweise freiliegt, eine
Koaleszenzschicht aufgewachsen. Die Koaleszenzschicht basiert bevorzugt auf undotiertem oder im Wesentlichen undotiertem GaN. Die Koaleszenzschicht wächst auf der stellenweise freiliegenden Anwachsschicht und somit in Öffnungen der
Maskierungsschicht an. Ausgehend von diesen Öffnungen in der Maskierungsschicht wächst die Koaleszenzschicht zu einer geschlossenen, vergleichsweise defektarmen Schicht zusammen.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Koaleszenzschicht mit einer Dicke von mindestens 300 nm oder von mindestens 400 nm gewachsen. Alternativ oder zusätzlich beträgt die Dicke höchstens 3 μιη oder höchstens 1,2 μιη.
Gemäß zumindest einer Ausführungsform des Verfahrens wird auf die Koaleszenzschicht, insbesondere in unmittelbarem
physischen Kontakt, eine Mittelschicht aufgewachsen. Die Mittelschicht ist bevorzugt eine AlGaN-Schicht mit einem Aluminiumgehalt zwischen einschließlich 75 % und 100 % oder eine AIN-Schicht. Eine Dicke der Mittelschicht liegt
bevorzugt zwischen einschließlich 5 nm und 50 nm,
insbesondere zwischen einschließlich 10 nm und 20 nm. Es kann die Mittelschicht dotiert sein.
Gemäß zumindest einer Ausführungsform des Verfahrens werden mehrere Mittelschichten gewachsen, wobei die Mittelschichten jeweils im Rahmen der Herstellungstoleranzen gleich
ausgebildet sein können. Zwischen zwei benachbarten
Mittelschichten befindet sich bevorzugt je eine GaN-Schicht, die dotiert oder undotiert sein kann. Die GaN-Schicht steht ferner bevorzugt in unmittelbarem Kontakt zu den zwei
benachbarten Mittelschichten. Eine Dicke der GaN-Schicht liegt dann bevorzugt bei mindestens 20 nm oder bei mindestens 50 nm oder bei mindestens 500 nm und kann alternativ oder zusätzlich höchstens 1000 nm oder höchstens 2000 nm oder höchstens 3000 nm betragen. Gemäß zumindest einer Ausführungsform des Verfahrens wird auf die Mittelschicht oder eine der Mittelschichten, die sich am weitesten vom Aufwachssubstrat entfernt befindet, die
Halbleiterschichtenfolge mit der aktiven Schicht gewachsen. Die Halbleiterschichtenfolge steht bevorzugt in direktem
Kontakt zu der Mittelschicht und basiert auf AlInGaN oder auf InGaN. Eine an die Mittelschicht angrenzende Schicht der Halbleiterschichtenfolge ist bevorzugt n-dotiert. Eine n- Dotierung erfolgt beispielsweise mit Silizium und/oder mit Germanium.
Gemäß zumindest einer Ausführungsform des Verfahrens liegt bei dem Sputtern der Pufferschicht und/oder der
Anwachsschicht und/oder der Maskierungsschicht eine
Temperatur zwischen einschließlich 550 °C und 900 °C vor. Ein Druck beim Sputtern liegt ferner insbesondere zwischen einschließlich 10~3 mbar und einmal 10~2 mbar.
Gemäß zumindest einer Ausführungsform des Verfahrens beträgt eine Aufwachsrate beim Sputtern der Pufferschicht oder auch der anderen, durch Sputtern erzeugten Schichten mindestens 0,03 nm/s und/oder höchstens 0,5 nm/s . Das Sputtern wird bevorzugt unter einer Atmosphäre mit Argon und Stickstoff durchgeführt. Ein Verhältnis Argon zu Stickstoff liegt bevorzugt bei 1:2, mit einer Toleranz von höchstens 15 % oder von höchstens 10 %.
Gemäß zumindest einer Ausführungsform des Verfahrens wird an einer dem Aufwachssubstrat gegenüberliegenden Seite der
Halbleiterschichtenfolge ein Trägersubstrat angebracht.
Nachfolgend wird das Aufwachssubstrat , beispielsweise mittels einer Laserabhebetechnik oder durch ein Ätzen, entfernt.
Zwischen der Halbleiterschichtenfolge und dem Trägersubstrat können sich weitere Schichten befinden, insbesondere
Spiegelschichten, elektrische Kontaktschichten und/oder Verbindungsmittelschichten wie Lote. Gemäß zumindest einer Ausführungsform des Verfahrens wird die Pufferschicht in einer Sputter-Depositionsanlage erzeugt und die Halbleiterschichtenfolge wird in einem davon
verschiedenen Gasphasenepitaxiereaktor gewachsen. Besonders bevorzugt ist die Sputter-Depositionsanlage frei von Gallium und/oder frei von Graphit.
Es wird darüber hinaus ein optoelektronischer Halbleiterchip angegeben. Der optoelektronische Halbleiterchip kann mit einem Verfahren hergestellt sein, wie in einer oder mehrerer der oben beschriebenen Ausführungsformen angegeben. Merkmale des Verfahrens sind daher auch für den optoelektronischen Halbleiterchip offenbart und umgekehrt.
In mindestens einer Ausführungsform des optoelektronischen Halbleiterchips weist dieser eine Halbleiterschichtenfolge mit einer zu einer Strahlungserzeugung vorgesehenen aktiven Schicht auf. Die Halbleiterschichtenfolge umfasst ferner mindestens eine n-dotierte Schicht und mindestens eine p- dotierte Schicht, wobei diese dotierten Schichten bevorzugt unmittelbar an die aktive Schicht angrenzen. Die
Halbleiterschichtenfolge basiert auf AlInGaN oder auf InGaN.
Der Halbleiterchip umfasst ein Trägersubstrat an einer p- Seite der Halbleiterschichtenfolge. An einer dem
Trägersubstrat abgewandten Seite der n-dotierten Schicht der Halbleiterschichtenfolge befindet sich eine Mittelschicht, die auf AlGaN basiert und die einen hohen Aluminiumgehalt aufweist und die mit einer Dicke zwischen einschließlich 5 nm und 50 nm gewachsen ist. Es können mehrere Mittelschichten geformt sein, zwischen denen sich Galliumnitridschichten befinden .
An einer dem Trägersubstrat abgewandten Seite der
Mittelschicht oder einer der Mittelschichten befindet sich eine Koaleszenzschicht aus dotiertem oder undotiertem GaN mit einer Dicke zwischen einschließlich 300 nm und 1,5 μιη. Ferner ist der Halbleiterchip mit einer Aufrauung versehen, die von der Koaleszenzschicht bis an oder bis in die n-dotierte
Schicht der Halbleiterschichtenfolge reicht. Eine
Strahlungsaustrittsfläche der Halbleiterschichtenfolge ist teilweise durch die Koaleszenzschicht gebildet. Die oder mindestens eine der Mittelschichten ist durch die Aufrauung stellenweise freigelegt.
Nachfolgend werden ein hier beschriebenes Verfahren sowie ein hier beschriebener Halbleiterchip unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine
maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß
dargestellt sein.
Es zeigen:
Figur 1 eine schematische Darstellung eines
Ausführungsbeispiels eines hier beschriebenen
Verfahrens zur Herstellung eines hier beschriebenen optoelektronischen Halbleiterchips, und Figuren 2 bis 5 schematische Schnittdarstellungen von
Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips . In Figur 1 ist schematisch ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips 10 illustriert.
Gemäß Figur 1A wird ein Silizium-Aufwachssubstrat 1 in einer Sputter-Depositionsanlage A bereitgestellt. Im
Verfahrensschritt gemäß Figur 1B wird in der Sputter- Depositionsanlage A auf das Aufwachssubstrat 1 eine
Pufferschicht 3 aufgesputtert . Die Pufferschicht 3 ist eine AIN-Schicht, die bevorzugt mit Sauerstoff versehen ist.
Eine Temperatur beim Sputtern der Pufferschicht 3 liegt bevorzugt bei zirka 760 °C. Ein Druck in der Sputter- Depositionsanlage A liegt insbesondere bei ungefähr 5 x 10~2 mbar, wobei eine Argon-Stickstoff-Atmosphäre vorliegt. Die Abscheiderate beim Sputtern der Pufferschicht 3 beträgt ungefähr 0,15 nm/s . Eine Sputterleistung liegt bevorzugt zwischen einschließlich 0,5 kW und 1,5 kW, insbesondere bei ungefähr 0,5 kW. Die Pufferschicht 3 wird mit einer Dicke von ungefähr 100 nm erzeugt. Die Sputter-Depositionsanlage A ist frei von Gallium. Im Verfahrensschritt gemäß Figur IC wird das Aufwachssubstrat 1 mit der Pufferschicht 3 aus der Sputter-Depositionsanlage A in einen MOVPE-Reaktor B verbracht. Das Aufwachssubstrat 1 befindet sich an einem Substrathalter b, der bevorzugt aus Graphit gebildet ist. Dadurch, dass die AIN-Pufferschicht 3 in der Sputter-Depositionsanlage A und nicht in dem MOVPE- Reaktor B erzeugt ist, kann ein Beschlagen des
Substrathalters b mit einer reflektierenden Schicht mit Aluminium und/oder Gallium verhindert oder stark reduziert werden .
Zum Aufwachsen einer Halbleiterschichtenfolge 2 mit einer zu einer Strahlungserzeugung vorgesehenen aktiven Schicht verbleibt das Aufwachssubstrat 1 mit der Pufferschicht 3 in dem MOVPE-Reaktor B. Die Halbleiterschichtenfolge 2 wird also epitaktisch auf die gesputterte Pufferschicht 3 aufgebracht. Da das Wachsen der gallium-haltigen Halbleiterschichtenfolge 2 räumlich getrennt vom Erzeugen der Pufferschicht 3 erfolgt, ist verhinderbar, dass sich in der Sputter-Depositionsanlage A Verunreinigungen von Gallium befinden. Hierdurch ist es möglich, dass kein Gallium in direkten Kontakt mit dem
Silizium-Aufwachssubstrat 1 oder mit einer Aufwachsfläche desselben gelangt. Hierdurch ist ein so genannter Meltback verhinderbar .
Das Verfahren findet bevorzugt im Waferverbund statt. Weitere Verfahrensschritte wie das Zertrennen zu einzelnen
Halbleiterchips 10 oder das Erzeugen zusätzlicher
funktionaler Schichten sind zur Vereinfachung der Darstellung in Figur 1 nicht gezeigt. In Figur 2 ist ein Ausführungsbeispiel des optoelektronischen Halbleiterchips 10 schematisch illustriert. Auf dem Silizium- Aufwachssubstrat 1 befindet sich die gesputterte
Pufferschicht 3. Neben Sauerstoff oder alternativ hierzu kann die Pufferschicht 3 auch Indium und/oder Silizium aufweisen.
Auf die Pufferschicht 3 folgt unmittelbar eine
Zwischenschicht 4. Die Zwischenschicht 4 weist bevorzugt mehrere Lagen auf, in Figur 2 nicht gezeichnet. Die Lagen weisen beispielsweise jeweils Dicken von ungefähr 50 nm auf und zeigen einen in Richtung weg vom Aufwachssubstrat 1 abnehmenden Aluminiumgehalt auf, wobei der Aluminiumgehalt der einzelnen Lagen bei ungefähr 95 %, 60 %, 30 % sowie 15 % liegen kann, insbesondere mit einer Toleranz von höchstens zehn Prozentpunkten oder von höchstens fünf Prozentpunkten.
Die Zwischenschicht 4 ist direkt von einer Anwachsschicht 8 aus dotiertem oder undotiertem GaN gefolgt. Eine Dicke der Anwachsschicht 8 liegt bevorzugt bei ungefähr 200 nm. Ist die Anwachsschicht 8 dotiert, so liegt eine
Dotierstoffkonzentration bevorzugt um mindestens einen Faktor 2 unter einer Dotierstoffkonzentration einer n-dotierten Schicht 2b der Halbleiterschichtenfolge 2.
In eine Richtung weg von dem Aufwachssubstrat 1 folgt der Anwachsschicht 8 direkt eine Maskierungsschicht 6 nach. Die Maskierungsschicht 6 bedeckt die Anwachsschicht 8 bevorzugt zu ungefähr 60 % oder zu ungefähr 70 %. Es ist die
Anwachsschicht 8 aus wenigen Monolagen Siliziumnitrid
gebildet .
In Öffnungen der Maskierungsschicht 6 wächst an der
Anwachsschicht 8 eine Koaleszenzschicht 7 aus dotiertem oder undotiertem GaN an. In Richtung weg von dem Aufwachssubstrat 1 wächst die Koaleszenzschicht 7 zu einer zusammenhängenden Schicht zusammen. Die Koaleszenzschicht 7 ist insbesondere dünner als 2 ym oder als 1,5 ym. Die Dicke der
Koaleszenzschicht 7 liegt bevorzugt zwischen einschließlich 0, 5 μιη und 1,0 μιη.
Der Koaleszenzschicht 7 folgt direkt eine Mittelschicht 9 nach. Bevorzugt ist die Mittelschicht 9 eine AlGaN-Schicht mit einem hohen Aluminiumgehalt oder eine AIN-Schicht und mit einer Dicke von ungefähr 15 nm oder von ungefähr 20 nm.
Es ist auch möglich, dass die Mittelschicht 9 mehrere
Teilschichten aufweist. Zum Beispiel folgt der
Koaleszenzschicht 7 eine erste Teilschicht aus AlGaN nach und der ersten Teilschicht eine zweite Teilschicht aus AlGaN mit einem höheren Al-Gehalt. Nachfolgen bedeutet bevorzugt entlang der Wachstumsrichtung und kann bedeuten, dass sich die einander nachfolgenden Schichten berühren.
Auf die Mittelschicht 9 folgt die n-dotierte Schicht 2b der Halbleiterschichtenfolge 2, die an eine aktive Schicht 2a grenzt. An einer dem Aufwachssubstrat 1 abgewandten Seite der aktiven Schicht 2a befindet sich mindestens eine p-dotierte Schicht 2c. Die Schichten 2a, 2b, 2c der
Halbleiterschichtenfolge 2 basieren bevorzugt auf InGaN. Eine Dotierstoffkonzentration der n-dotierten Schicht 2b liegt bevorzugt zwischen einschließlich 5 x 1018/ccm und 1 x
1020/ccm oder zwischen einschließlich 1 x 1019/ccm oder 6 x 1019/ccm. Die Dotierung der n-dotierten Schicht 2b erfolgt bevorzugt mit Germanium und/oder mit Silizium. Die p-dotierte Schicht 2c ist bevorzugt mit Magnesium dotiert. Eine Dicke D der n-dotierten Schicht 2b beträgt zum Beispiel zwischen einschließlich 1,0 μιη und 4 μιτι, insbesondere
zwischen einschließlich 1,5 μιη und 2,5 μιη. In einem der
Mittelschicht 9 nächstgelegenen Bereich der n-dotierten
Schicht 2b, wobei dieser Bereich eine Dicke bevorzugt
zwischen einschließlich 100 nm und 500 nm aufweist, ist eine Dotierstoffkonzentration optional erniedrigt und beträgt in diesem Bereich beispielsweise zwischen einschließlich 5 x 10 /ccm und 1 x 10 /ccm, insbesondere ca. 1 x 10 /ccm.
Dieser Bereich ist in den Figuren nicht gezeichnet.
Beim Ausführungsbeispiel des Halbleiterchips 10 gemäß Figur 3 sind das Aufwachssubstrat 1 sowie die Pufferschicht 3 und die Zwischenschicht 4 entfernt, wie dies auch im Zusammenhang mit Figur 2 möglich ist. An einer p-Seite der
Halbleiterschichtenfolge 2 ist eine erste Kontaktschicht 12a angebracht. Über die erste Kontaktschicht 12a ist die
Halbleiterschichtenfolge 2 mit einem Trägersubstrat 11 verbunden. Eine Dicke des Trägersubstrats 11 liegt bevorzugt zwischen einschließlich 50 μιη und 1 mm.
An einer dem Trägersubstrat 11 abgewandten Seite der
Halbleiterschichtenfolge 2 ist eine Aufrauung 13 erzeugt. Die Aufrauung 13 reicht bis an oder bis in die n-dotierte Schicht 2b der Halbleiterschichtenfolge 2. Durch die Aufrauung sind also die n-dotierte Schicht 2b sowie die Mittelschicht 9 stellenweise freigelegt. Besonders bevorzugt ist die
Maskierungsschicht 6 durch die Aufrauung 13 vollständig entfernt .
Optional ist an der dem Trägersubstrat abgewandten Seite eine weitere Kontaktschicht 12b angebracht, über die der
Halbleiterchip 10 elektrisch kontaktierbar und bestrombar ist, etwa mittels eines Bonddrahtes. Weitere optionale
Schichten wie Spiegelschichten oder
Verbindungsmittelschichten sind in Figur 3 nicht gezeichnet. Ein weiteres Ausführungsbeispiel des Halbleiterchips 10 ist in Figur 4 zu sehen. Schichten wie Kontaktschichten oder Spiegelschichten sind zur Vereinfachung der Darstellung in Figur 4 nicht illustriert. Der Halbleiterchip 10 gemäß Figur 4 weist zwei Mittelschichten 9 auf, zwischen denen sich eine GaN-Schicht 5 befindet.
Die Aufrauung 13 reicht durch beide Mittelschichten 5 hindurch bis in die n-dotierte Schicht 2b. Anders als gezeichnet ist es möglich, dass eine der Mittelschichten 9 von der Aufrauung nicht betroffen ist. Weiterhin ist es möglich, dass die der aktiven Schicht 2a nächstgelegene
Mittelschicht 9 als Ätzstoppschicht für das Erzeugen der Aufrauung 13 ausgebildet ist. Anders als in Figur 4
dargestellt, können auch mehr als zwei Mittelschichten 9, die jeweils gleich zueinander oder voneinander verschieden aufgebaut sind, vorliegen. In Figur 5 ist ein weiteres Ausführungsbeispiel des
Halbleiterchips 10 gezeigt. Die Halbleiterschichtenfolge 2 ist über ein Verbindungsmittel 18, das zum Beispiel ein Lot ist, an dem Trägersubstrat 11 befestigt. Die dem
Trägersubstrat 11 zugewandte Seite der
Halbleiterschichtenfolge 2 ist über eine erste elektrische
Anschlussschicht 14 und über das Trägersubstrat 11 elektrisch kontaktiert .
Eine dem Trägersubstrat 11 abgewandte Seite der
Halbleiterschichtenfolge 2 ist weiterhin über eine zweite elektrische Anschlussschicht 16 kontaktiert. Die zweite
Anschlussschicht 16 durchdringt die aktive Schicht 2a, vom Trägersubstrat 11 her gesehen, und ist lateral neben die Halbleiterschichtenfolge 2 geführt. Beispielsweise kann die zweite Anschlussschicht 16 lateral neben der
Halbleiterschichtenfolge 2 mit einem Bond-Draht, nicht gezeichnet, verbunden sein. Die Aufrauung 13 reicht nicht bis an die zweite
Anschlussschicht 16 heran. Weiterhin sind die
Anschlussschichten 16, 14 durch eine Trennschicht 15, beispielsweise aus Siliziumoxid oder einem Siliziumnitrid, voneinander elektrisch isoliert. In Figur 5 sind die
Mittelschicht sowie die Koaleszenzschicht nicht gezeichnet. Der Halbleiterchip 10 kann somit ähnlich ausgebildet sein, wie in der Druckschrift US 2010/0171135 AI angegeben, deren Offenbarungsgehalt durch Rückbezug mit aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombinationen von Merkmalen, was insbesondere jede Kombinationen von Merkmalen in den Patentansprüchen beinhaltet, auf wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2011 114 670.2, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.

Claims

Patentansprüche
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) mit den Schritten:
- Bereitstellen eines Silizium-Aufwachssubstrats (1),
- Erzeugen einer III-Nitrid-Pufferschicht (3) auf dem Aufwachssubstrat (1) mittels Sputtern, und
- Aufwachsen einer III-Nitrid-Halbleiterschichtenfolge (2) mit einer aktiven Schicht (2a) über der
Pufferschicht (3) .
Verfahren nach dem vorhergehenden Anspruch,
wobei die Pufferschicht (3) auf A1N basiert und
unmittelbar auf das Aufwachssubstrat (1) aufgeb
wird . 3. Verfahren nach dem vorhergehenden Anspruch,
bei dem der Pufferschicht (3) Sauerstoff beigegeben wird, wobei ein Gewichtsanteil des Sauerstoffs zwischen einschließlich 0,1 % und 10 % liegt.
4. Verfahren nach dem vorhergehenden Anspruch,
bei dem ein Sauerstoffanteil in der Pufferschicht (3) in eine Richtung weg von dem Aufwachssubstrat (1) monoton abnimmt.
5. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem die Pufferschicht (3) eine Dicke zwischen einschließlich 10 nm und 1000 nm aufweist, insbesondere zwischen einschließlich 50 nm und 200 nm.
6. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem unmittelbar auf der Pufferschicht (3) eine Zwischenschicht (4) mittels Sputtern oder mittels Gasphasenepitaxie aufgebracht wird,
wobei die Zwischenschicht (4) auf AlGaN basiert und in der Zwischenschicht (4) ein Al-Gehalt, in Richtung weg von dem Aufwachssubstrat (1), monoton abnimmt.
Verfahren nach dem vorhergehenden Anspruch,
bei dem auf die Zwischenschicht (4) die folgenden
Schichten unmittelbar aufeinander und in der
angegebenen Reihenfolge gefertigt werden:
- eine Anwachsschicht (8), basierend auf GaN, erzeugt mittels Sputtern oder Gasphasenepitaxie,
- eine Maskierungsschicht (6), basierend auf SiN, wobei die Maskierungsschicht (6) die Anwachsschicht (8) mit einem Bedeckungsgrad zwischen einschließlich 50 % und 90 % bedeckt und die Maskierungsschicht (6) mittels Sputtern oder Gasphasenepitaxie erzeugt wird,
- eine Koaleszenzschicht (7), basierend auf GaN und gewachsen mit Gasphasenepitaxie,
- eine oder mehrere Mittelschichten (9) aus AlGaN und/oder aus A1N, wobei im Falle mehrerer
Mittelschichten (9) zwischen zwei benachbarten
Mittelschichten (9) je eine GaN-Schicht (5) mit
Gasphasenepitaxie gewachsen wird, und
- die Halbleiterschichtenfolge (2a, 2b, 2c) , basierend auf AlInGaN und mit Gasphasenepitaxie gewachsen.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Sputtern bei einer Temperatur zwischen einschließlich 550 °C und 900 °C und bei einem Druck zwischen einschließlich 1 x 10~3 mbar und 1 x 10~2 mbar durchgeführt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem eine Aufwachsrate beim Sputtern zwischen einschließlich 0,03 nm/s und 0,5 nm/s eingestellt wird, wobei das Sputtern unter einer Atmosphäre mit Ar und mit 2 durchgeführt wird und ein Verhältnis Ar zu 2 bei 1 zu 2 liegt, mit einer Toleranz von höchstens 15 %.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Trägersubstrat (11) an eine dem
Aufwachssubstrat (1) abgewandte Seite der
Halbleiterschichtenfolge (2) angebracht wird und nachfolgend das Aufwachssubstrat (1) entfernt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Pufferschicht (3) in einer
Sputterdepositionsanlage (A) erzeugt wird und die
Halbleiterschichtenfolge (2) in einem davon
verschiedenen Gasphasenepitaxie-Reaktor (B) gewachsen wird,
wobei die Sputterdepositionsanlage (A) frei von Gallium ist .
Optoelektronischer Halbleiterchip (10) mit einer
Halbleiterschichtenfolge (2) mit einer zu einer
Strahlungserzeugung vorgesehenen aktiven Schicht (2a) und mit mindestens einer n-dotierten Schicht (2b) , wobei
- die n-dotierte Schicht (2b) an die aktive Schicht (2a) angrenzt,
- die Halbleiterschichtenfolge (2) auf AlInGaN basiert,
- an einer einem Trägersubstrat (11) abgewandten Seite der n-dotierten Schicht (2b) mindestens eine
Mittelschicht (9) aus AlGaN mit einer Dicke zwischen einschließlich 5 nm und 50 nm gewachsen ist,
- an einer dem Trägersubstrat (11) abgewandten Seite der Mittelschicht (9) oder einer der Mittelschichten (9) eine Koaleszenzschicht (7) aus dotiertem oder undotiertem GaN mit einer Dicke zwischen einschließlich 300 nm und 1,2 ym geformt ist,
- eine Aufrauung (13) von der Koaleszenzschicht (7) her bis an oder in die n-dotierte Schicht (2b) reicht, - eine Strahlungsaustrittsfläche des
Halbleiterschichtenstapels (2) teilweise durch die Koaleszenzschicht (7) gebildet ist, und
- die Mittelschicht (9) stellenweise freigelegt ist.
13. Optoelektronischer Halbleiterchip (10) nach dem
vorhergehenden Anspruch,
der mit einem Verfahren nach einem der Ansprüche 1 bis 11 hergestellt ist.
PCT/EP2012/066699 2011-09-30 2012-08-28 Verfahren zur herstellung eines optoelektronischen halbleiterchips und entsprechender optoelektronischer halbleiterchip WO2013045190A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201280048166.XA CN103843160A (zh) 2011-09-30 2012-08-28 用于制造光电子半导体芯片的方法和相应的光电子半导体芯片
KR1020147007964A KR20140069036A (ko) 2011-09-30 2012-08-28 광전자 반도체 칩을 제조하기 위한 방법 및 대응하는 광전자 반도체 칩
US14/344,825 US20140342484A1 (en) 2011-09-30 2012-08-28 Method for producing an optoelectronic semiconductor chip and corresponding optoelectronic semiconductor chip
JP2014532297A JP2014528178A (ja) 2011-09-30 2012-08-28 オプトエレクトロニクス半導体チップの製造方法および対応するオプトエレクトロニクス半導体チップ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102011114670.2 2011-09-30
DE102011114670A DE102011114670A1 (de) 2011-09-30 2011-09-30 Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip

Publications (1)

Publication Number Publication Date
WO2013045190A1 true WO2013045190A1 (de) 2013-04-04

Family

ID=46851952

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2012/066699 WO2013045190A1 (de) 2011-09-30 2012-08-28 Verfahren zur herstellung eines optoelektronischen halbleiterchips und entsprechender optoelektronischer halbleiterchip

Country Status (7)

Country Link
US (1) US20140342484A1 (de)
JP (1) JP2014528178A (de)
KR (1) KR20140069036A (de)
CN (1) CN103843160A (de)
DE (1) DE102011114670A1 (de)
TW (1) TWI497762B (de)
WO (1) WO2013045190A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147601B2 (en) 2014-04-14 2018-12-04 Osram Opto Semiconductors Gmbh Method for producing a layer structure as a buffer layer of a semiconductor component and layer structure as a buffer layer of a semiconductor component

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011015821B4 (de) * 2011-04-01 2023-04-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip
DE102012107001A1 (de) 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102015116495A1 (de) * 2015-09-29 2017-03-30 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
JP6786307B2 (ja) * 2016-08-29 2020-11-18 株式会社ニューフレアテクノロジー 気相成長方法
US20240158954A1 (en) * 2019-10-31 2024-05-16 Tosoh Corporation Multilayer film structure and method for producing same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041609A1 (de) * 1999-03-31 2000-10-04 Toyoda Gosei Co., Ltd. Halbleitervorrichtung aus einer Nitridverbindung der Grupe III und Herstellungsverfahren
EP1174525A2 (de) * 2000-07-19 2002-01-23 Murata Manufacturing Co., Ltd. Dünnschicht, Verfahren zur Herstellung einer Dünnschicht und elektronische Komponente
WO2007096405A1 (de) * 2006-02-23 2007-08-30 Azzurro Semiconductors Ag Nitridhalbleiter-bauelement und verfahren zu seiner herstellung
DE10034263B4 (de) 2000-07-14 2008-02-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Quasisubstrats
EP2019437A1 (de) * 2006-05-10 2009-01-28 Showa Denko K.K. Laminierte iii-nitrid-verbundhalbleiterstruktur
US20090032833A1 (en) * 2006-03-13 2009-02-05 Seoul Opto Device Co., Ltd. Light emitting diode having algan buffer layer and method of fabricating the same
EP2056339A1 (de) * 2006-08-18 2009-05-06 Showa Denko K.K. Verfahren zum herstellen eines gruppe-iii-nitrid-verbund-halbleiter-leuchtbauelements, gruppe-iii-nitrid-verbund-halbleiter-leuchtbauelement und lampe
US20090289270A1 (en) * 2008-05-23 2009-11-26 Showa Denko K.K. Group iii nitride semiconductor multilayer structure and production method thereof
US20100171135A1 (en) 2007-04-26 2010-07-08 Karl Engl Optoelectronic Semiconductor Body and Method for Producing the Same
US20100176369A2 (en) * 2008-04-15 2010-07-15 Mark Oliver Metalized Silicon Substrate for Indium Gallium Nitride Light-Emitting Diodes
WO2011108422A1 (ja) * 2010-03-01 2011-09-09 シャープ株式会社 窒化物半導体素子の製造方法、窒化物半導体発光素子および発光装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741724A (en) * 1996-12-27 1998-04-21 Motorola Method of growing gallium nitride on a spinel substrate
US6191437B1 (en) * 1998-01-21 2001-02-20 Rohm Co., Ltd. Semiconductor light emitting device and method of manufacturing the same
JP3994623B2 (ja) * 2000-04-21 2007-10-24 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
DE102006008929A1 (de) * 2006-02-23 2007-08-30 Azzurro Semiconductors Ag Nitridhalbleiter-Bauelement und Verfahren zu seiner Herstellung
US7825432B2 (en) * 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
US7749785B2 (en) * 2007-05-02 2010-07-06 Showa Denko K.K. Manufacturing method of group III nitride semiconductor light-emitting device
WO2011055774A1 (ja) * 2009-11-06 2011-05-12 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
JP2011082570A (ja) * 2011-01-11 2011-04-21 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041609A1 (de) * 1999-03-31 2000-10-04 Toyoda Gosei Co., Ltd. Halbleitervorrichtung aus einer Nitridverbindung der Grupe III und Herstellungsverfahren
DE10034263B4 (de) 2000-07-14 2008-02-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Quasisubstrats
EP1174525A2 (de) * 2000-07-19 2002-01-23 Murata Manufacturing Co., Ltd. Dünnschicht, Verfahren zur Herstellung einer Dünnschicht und elektronische Komponente
WO2007096405A1 (de) * 2006-02-23 2007-08-30 Azzurro Semiconductors Ag Nitridhalbleiter-bauelement und verfahren zu seiner herstellung
US20090032833A1 (en) * 2006-03-13 2009-02-05 Seoul Opto Device Co., Ltd. Light emitting diode having algan buffer layer and method of fabricating the same
EP2019437A1 (de) * 2006-05-10 2009-01-28 Showa Denko K.K. Laminierte iii-nitrid-verbundhalbleiterstruktur
EP2056339A1 (de) * 2006-08-18 2009-05-06 Showa Denko K.K. Verfahren zum herstellen eines gruppe-iii-nitrid-verbund-halbleiter-leuchtbauelements, gruppe-iii-nitrid-verbund-halbleiter-leuchtbauelement und lampe
US20100171135A1 (en) 2007-04-26 2010-07-08 Karl Engl Optoelectronic Semiconductor Body and Method for Producing the Same
US20100176369A2 (en) * 2008-04-15 2010-07-15 Mark Oliver Metalized Silicon Substrate for Indium Gallium Nitride Light-Emitting Diodes
US20090289270A1 (en) * 2008-05-23 2009-11-26 Showa Denko K.K. Group iii nitride semiconductor multilayer structure and production method thereof
WO2011108422A1 (ja) * 2010-03-01 2011-09-09 シャープ株式会社 窒化物半導体素子の製造方法、窒化物半導体発光素子および発光装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
DADGAR ET AL., APPLIED PHYSICS LETTERS, vol. 80, no. 20, 20 May 2002 (2002-05-20)
WAN J ET AL: "Growth of crack-free hexagonal GaN films on Si(100)", APPLIED PHYSICS LETTERS, AIP, AMERICAN INSTITUTE OF PHYSICS, MELVILLE, NY, US, vol. 79, no. 10, 3 September 2001 (2001-09-03), pages 1459 - 1461, XP012028798, ISSN: 0003-6951, DOI: 10.1063/1.1400770 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147601B2 (en) 2014-04-14 2018-12-04 Osram Opto Semiconductors Gmbh Method for producing a layer structure as a buffer layer of a semiconductor component and layer structure as a buffer layer of a semiconductor component

Also Published As

Publication number Publication date
US20140342484A1 (en) 2014-11-20
JP2014528178A (ja) 2014-10-23
KR20140069036A (ko) 2014-06-09
TWI497762B (zh) 2015-08-21
CN103843160A (zh) 2014-06-04
TW201318209A (zh) 2013-05-01
DE102011114670A1 (de) 2013-04-04

Similar Documents

Publication Publication Date Title
EP1920469B1 (de) Verfahren zum lateralen zertrennen eines halbleiterwafers und optoelektronisches bauelement
DE102011114665B4 (de) Verfahren zur Herstellung eines optoelektronischen Nitrid-Verbindungshalbleiter-Bauelements
WO2013045181A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
DE112005002133T5 (de) Schichtstapelstruktur mit Gruppe-III-Nitridhalbleitern vom N-Typ
WO2013045190A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und entsprechender optoelektronischer halbleiterchip
DE102005006766A1 (de) Niedrig dotierte Schicht für ein nitrid-basiertes Halbleiterbauelement
EP2591510A1 (de) Leuchtdiodenchip und verfahren zur herstellung eines leuchtdiodenchips
WO2012025397A1 (de) Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
DE112014001352T5 (de) Lichtemitterdioden-Halbleiterstrukturen mit aktiven Gebieten, die InGaN enthalten
WO2012116893A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips
EP1794816B1 (de) Verfahren zur Herstellung eines Dünnfilmhalbleiterchips
WO2012035135A1 (de) Halbleiterchip und verfahren zu dessen herstellung
WO2013045328A1 (de) Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips
WO2013135526A1 (de) Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips
WO2019145216A1 (de) Verfahren zur herstellung eines nitrid-verbindungshalbleiter-bauelements
DE102011113775B9 (de) Verfahren zur Herstellung eines optoelektronischen Bauelements
EP1649497B1 (de) Verfahren zur herstellung einer vielzahl von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
WO2018041778A1 (de) Optoelektronisches bauelement
WO2017021301A1 (de) Verfahren zur herstellung eines nitrid-halbleiterbauelements und nitrid-halbleiterbauelement
DE102008013900A1 (de) Verfahren zur Herstellung einer Vielzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
EP1649498B1 (de) Verfahren zur herstellung einer vielzahl von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
WO2019072520A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
DE102019115351A1 (de) Halbleiterbauelement mit Strahlungskonversionselement und Verfahren zum Herstellen von Strahlungskonversionselementen
DE102008039183A1 (de) Verfahren zum Herstellen eines zinkoxidhaltigen Materials und ein Halbleiterbauelement mit einem zinkoxidhaltigen Material
WO2019038202A1 (de) Strahlungsemittierender halbleiterkörper und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12759393

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20147007964

Country of ref document: KR

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 2014532297

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 14344825

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 12759393

Country of ref document: EP

Kind code of ref document: A1