WO2013035512A1 - 超電導単一磁束量子集積回路装置 - Google Patents

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WO2013035512A1
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superconducting
flux quantum
superconducting single
single flux
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鈴木秀雄
田辺圭一
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公益財団法人国際超電導産業技術研究センター
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    • H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
    • H—ELECTRICITY
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    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices

Definitions

  • the present invention relates to a superconducting single flux quantum integrated circuit device, for example, a superconducting single flux quantum integrated circuit such as a superconducting A / D converter, a superconducting D / A converter, or a superconducting digital circuit using a single flux quantum (SFQ) circuit.
  • a superconducting single flux quantum integrated circuit such as a superconducting A / D converter, a superconducting D / A converter, or a superconducting digital circuit using a single flux quantum (SFQ) circuit.
  • the present invention relates to a structure for eliminating the influence of a bias current in a circuit.
  • SFQ superconducting single flux quantum
  • SFQ is used as an information carrier, and logic operation and signal processing using SFQ pulses are performed at high speed (for example, see Non-Patent Document 1).
  • the integrated circuit chip uses a superconducting ground called a ground plane, and one end of most Josephson junctions constituting the logic gate is connected to the ground plane.
  • An SFQ superconducting loop is formed through this superconducting ground plane. Further, for transmission of signals between logic gates which are separated from each other in the chip, a transmission line such as a microstrip line or a strip line is formed using this superconducting ground plane.
  • this superconducting ground plane is arranged on the lower surface or upper surface of the entire circuit over the entire surface of the integrated circuit chip.
  • the DC bias current flows to the common superconducting ground after being supplied to the SFQ logic gate.
  • Integrated circuits such as superconducting A / D converters and superconducting SFQ digital circuits are configured by combining various analog circuits such as comparators, OR, AND, NOT, XOR, DFF, and TFF, and logic gates.
  • a passive transmission line such as a microstrip line or a strip line capable of high-speed transmission is used for transmission of the SFQ pulse signal between gates that are relatively apart from each other by several 100 ⁇ m or more in the chip.
  • This SFQ integrated circuit is manufactured by a multilayer thin film technology composed of a superconducting material and an insulating material.
  • SFQ integrated circuits are usually fabricated on a superconducting ground plane to reduce inductance and to propagate high-speed SFQ pulses.
  • the superconducting ground plane uses a Josephson junction as a switching element in the SFQ integrated circuit, and constitutes a superconducting loop combined with the superconducting wiring.
  • FIG. 23 is an explanatory diagram of a bias current supply method of a conventional SFQ integrated circuit.
  • the SFQ integrated circuit one end thereof is connected to the superconducting ground plane, and a superconducting loop is formed through this ground.
  • the superconducting ground plane is disposed on the entire lower surface or upper surface or both upper and lower surfaces of the entire SFQ integrated circuit chip. Usually, it is provided on the lower surface of the circuit, that is, on the substrate side of the integrated circuit chip.
  • a bias current is supplied to the SFQ logic gate 91 and the analog circuit which are these components from a DC bias power supply line 92 made of superconducting wiring in the SFQ logic gate 91 via a bias resistor 93. Since the DC voltage of the DC bias power supply line 92 is maintained at a constant voltage without resistance loss by using the superconducting wiring, a bias current determined by the power supply voltage and the bias resistor 93 is supplied to each SFQ logic gate 91.
  • a pad (bonding pad) for connection with an external circuit connected to the DC bias power supply line 92 around the integrated circuit chip, a pad for input / output signals, a ground inside the chip and a ground outside the chip Pads for connection are arranged.
  • this DC bias power supply line is set to 2.5 mV, for example, and an appropriate bias current is supplied to each SFQ logic gate 91 through the bias resistor 93 and finally flows to the ground plane.
  • the DC bias power supply line 92 is connected to a plurality of pads as necessary to supply the necessary current in a distributed manner.
  • this superconducting ground plane is usually disposed on the entire lower surface of the circuit over the entire surface of the integrated circuit chip, the supplied DC bias current flows through this common superconducting ground plane and then passes through the ground pad. It flows to the outside ground.
  • SFQ integrated circuit gate design and layout on the chip can be freely designed, that is, customized design is possible, but functional circuit design possible with normal logic gates is easy to design and reproducible cell base Design methods have been developed.
  • FIG. 24 is a plan view of an example of a cell of a cell-based design SFQ circuit (a cell called a CONNECT cell). As shown in FIG. 24A, SFQ logic gates are designed in units called cells having the same dimensions, and the layout of the input / output and bias power supply line is standardized (see, for example, Non-Patent Document 2). .
  • the CONNECT cell a large number of logic cells having various functions are designed, and a bias power supply line is also wired inside the cell, and a bias line is commonly connected to adjacent cells. . That is, the bias power supply line is formed in a mesh shape in the block in which the cells are arranged.
  • a mote cell for bias power supply and trapping unnecessary magnetic fields to avoid circuit malfunction is prepared.
  • an integrated circuit having a necessary function can be freely designed.
  • FIG. 25 is a conceptual diagram of a conventional layout.
  • a moat cell for bias power is arranged in the periphery, and a bias power line from a chip pad is connected to this.
  • the bias current supply path is expanded as necessary by stacking the moat cells in multiple stages as necessary.
  • bias power supply lines are connected at a plurality of points, and a bias current is supplied from these connection points. Thereby, it is possible to avoid the bias current flowing in the logic cells arranged in blocks from being concentrated on a specific logic cell.
  • the supplied DC bias current returns to the outside of the chip through the ground plane, but the current path flowing through the ground plane in the chip is not controlled. Since this current is small in a small-scale circuit, the magnetic field generated by this circuit is also small, so the influence on the SFQ circuit can be ignored. On the other hand, as the circuit scale increases, the magnetic field generated by the ground current is linked to the SFQ circuit, causing problems such as malfunction.
  • FIG. 26 is a conceptual diagram of an example of a conventional DC bias current extraction layout.
  • FIG. 26A is a conceptual diagram when the SFQ circuit is one large-scale circuit, and FIG. It is a conceptual diagram at the time of dividing
  • a bias power supply pad and a bias current extraction pad are provided adjacent to each other, and the currents of the two are made equal to cancel the magnetic field generated by them.
  • the path through which the bias current supplied from the bias power supply line flows to the logic cell designed for cell base and the bias current drawn to the ground pad provided around the chip are supplied to the ground pad.
  • the path that flows toward is different. Therefore, it is difficult to cancel these in the circuit, and there is a problem in that the current path flowing through the ground plane cannot be controlled and the SFQ circuit is adversely affected.
  • FIG. 27 is an explanatory diagram of the path of the return current of the DC bias current flowing on the ground plane in the conventional layout, and FIGS. 27A and 27B correspond to FIGS. 26A and 26B, respectively.
  • the path of the return current of the bias current flowing to the ground is different.
  • an object of the present invention is to eliminate the influence of the return current of the bias current and the bias current itself on the SFQ logic circuit in the chip.
  • a bias power supply line for supplying a DC bias current to the superconducting single flux quantum integrated circuit in the superconducting single flux quantum integrated circuit chip from the outside of the superconducting single flux quantum integrated circuit chip, and the superconducting
  • a bias extraction power supply line for recovering the DC bias current is provided outside the single flux quantum integrated circuit chip, and the termination of the bias extraction power supply line is superconducting arranged in the superconducting single flux quantum integrated circuit chip.
  • the ground plane is connected to the ground plane of the superconducting single flux quantum integrated circuit chip through a plurality of thin film resistors having a resistance value of 0.1 milliohm to 1 ohm around the single flux quantum integrated circuit.
  • a superconducting single flux quantum integrated circuit device is provided, wherein the DC bias current is extracted from a connection point with
  • the main superconducting ground plane of the superconducting single magnetic flux integrated circuit chip a local superconducting ground plane separated from the main superconducting ground plane, and the local ground plane are formed.
  • a superconducting single magnetic flux integrated circuit a film resistor having a total resistance of 1 ⁇ to 0.1 ⁇ connected between the main superconducting ground plane and the local superconducting ground plane; and the superconducting single magnetic flux.
  • a superconducting single flux quantum integrated circuit device comprising a bias power supply line for supplying a DC bias to the integrated circuit.
  • FIG. 1 is a configuration explanatory diagram of a superconducting single flux quantum integrated circuit device according to an embodiment of the present invention.
  • FIG. It is another structure explanatory drawing of the superconducting single flux quantum integrated circuit device of an embodiment of the invention. It is another structure explanatory drawing of the superconducting single flux quantum integrated circuit device of an embodiment of the invention. It is another structure explanatory drawing of the superconducting single flux quantum integrated circuit device of an embodiment of the invention. It is another structure explanatory drawing of the superconducting single flux quantum integrated circuit device of an embodiment of the invention.
  • It is a notional block diagram of the superconducting single flux quantum integrated circuit device of Example 1 of the present invention.
  • FIG. 1 is a configuration explanatory diagram of a superconducting single flux quantum integrated circuit device according to an embodiment of the present invention
  • FIG. 1 (a) is an equivalent circuit diagram of a main part
  • FIG. 1 (b) is a layout diagram. .
  • the SFQ logic gate 11 and the analog circuit receive a bias current from the DC bias power supply line 12 made of superconducting wiring in the SFQ logic gate 11 via the bias resistor 13 as in the prior art. Supplied.
  • the bias pull power line 15 through a resistor 16 1 of a thin film resistor having a resistance value of a plurality of 0.1 to ground 14 of SFQ logic gates 11 milliohms to 1 ohm Connect and pull out all supplied bias current.
  • the proportion of the current at each withdrawal position can be controlled by the ratio of the parallel-connected resistor 16 1 in the resistance value as shown in the equivalent circuit.
  • a mote cell 22 for bias power supply and for trapping unnecessary magnetic fields to avoid circuit malfunction is prepared.
  • the bias pulling power source line 15 is connected through a resistor 16 1.
  • a passive transmission line such as a microstrip line or a strip line is used for SFQ pulse signal transmission between these functional circuit blocks 20, a DC bias current is not supplied when SFQ pulse signal transmission is performed. No current flows on the surface.
  • FIG. 2 is another explanatory diagram of the configuration of the superconducting single flux quantum integrated circuit device according to the embodiment of the present invention.
  • FIG. 2 (a) is an equivalent circuit diagram of the main part
  • FIG. 2 (b) is a layout.
  • FIG. Here, the concept of controlling the ratio of the drawing current of the bias current from a plurality of locations according to the ratio of the resistance values of the resistors shown in FIG. 1 is also applied to the bias power supply line 17 on the DC bias current supply side. It is a conceptual diagram.
  • bias current is supplied from a location.
  • the ratio of the bias current from each feed point can be controlled by the ratio of the case and parallel connected resistor 18 first resistance value similar bias pulling power lines 15.
  • the bias current supplied to the functional circuit block in the superconducting single flux quantum integrated circuit chip flows to the ground, it can be completely extracted from the periphery.
  • the influence of the ground current on the functional circuit block itself and other functional circuit blocks is controlled by controlling the location of the ground current and the ratio of the current drawn from each location by the arrangement of the resistors and their resistance values. Can be eliminated or reduced. Thereby, it is possible to stabilize the circuit operation of the entire single flux quantum integrated circuit chip.
  • the resistors 16 1 and 18 1 may have any resistance value of 0.1 milliohm to 1 ohm at the operating temperature of the SFQ integrated circuit, and Mo, Ti, and Au used for forming the SFQ circuit chip. Alternatively, a gold alloy may be used.
  • FIG. 3 is another explanatory diagram of the configuration of the superconducting single flux quantum integrated circuit device according to the embodiment of the present invention.
  • FIG. 3 (a) is an equivalent circuit diagram of the main part
  • FIG. 3 (b) is a layout diagram. It is.
  • the SFQ logic gate 11 and the analog circuit receive a bias current from the DC bias power supply line 12 formed of superconducting wiring in the SFQ logic gate 11 via the bias resistor 13 as in the conventional case. Supplied.
  • the ground of the SFQ integrated circuit having a plurality of SFQ logic gates 11 or a plurality of small functional circuit blocks 20 obtained by dividing the SFQ integrated circuit is used as the main superconducting ground plane of the SFQ integrated circuit chip. separated from 14 1 to local superconducting ground plane 14 2.
  • a DC bias current is supplied from the bias power supply line for each SFQ integrated circuit or each functional circuit block obtained by dividing the SFQ integrated circuit.
  • the resistance value of the total has a low resistance value of 1 ⁇ to 0.1 [Omega, superconducting ground plane 14 1 and a potential difference of the superconducting ground plane 14 2, sufficiently smaller than the voltage amplitude level of single flux quantum pulses. That is, the supplied bias current flows to the main superconducting ground plane 14 1 through the thin film resistor 16 2, the potential of the local superconducting ground plane 14 1 is slightly higher than the potential of the main superconducting ground plane 14 1 . Thereby, it is possible to prevent the flow of unnecessary current from the main superconducting ground plane 14 1.
  • the ratio of the current flowing from the local superconducting ground plane 15 to the main superconducting ground plane 14 can be controlled by the ratio of the resistance values of the thin film resistors 16 connected in parallel as shown in the equivalent circuit. In this way, it is possible to design a functional block that operates stably while avoiding adverse effects such as malfunctions and lowering of operation margins by controlling how much bias current flows from which part of the periphery.
  • a mote cell 22 for bias power supply and for trapping unnecessary magnetic fields to avoid circuit malfunction is prepared.
  • DC bias power supply lines 17 are connected to two moat cells 22.
  • a passive transmission line such as a microstrip line or a strip line is used for the SFQ pulse signal transmission between these functional circuit blocks 20 or the SFQ pulse signal transmission between the SFQ integrated circuit and an external circuit. Therefore, when the SFQ pulse signal is transmitted, no DC bias current is supplied and no current flows through the ground.
  • PTL passive transmission line
  • the ground of these transmission lines can be used a thin-film resistor 16 2 as pseudo ground layer. Therefore, it is possible to arrange a large number of designed functional blocks at arbitrary positions in one SFQ integrated circuit chip and transmit the SFQ pulse signal through the transmission line, and easily design an integrated circuit chip having a desired function. be able to.
  • FIG. 4 is another explanatory diagram of the configuration of the superconducting single-flux-quantum integrated circuit device according to the embodiment of the present invention.
  • FIG. 4 (a) is an equivalent circuit diagram of the main part
  • FIG. 4 (b) is a layout.
  • FIG. Here, in addition to the configuration in which the local ground shown in FIG. 3 is provided and the local ground and the main ground are connected by a thin film resistor having a low resistance value, a DC bias is applied to the bias power line 17 via a thin film resistor having a low resistance value. The current supply path and rate are controlled.
  • a plurality of locations through the thin film resistor 18 2 of the resistance value of the total is 0.1m ⁇ to 0.1 ⁇
  • a bias current is supplied from The ratio of the bias current from each feed point can be controlled by the ratio of the parallel-connected resistance of the thin film resistor 18 2.
  • the bias current supplied to the functional circuit block 20 in the superconducting single flux quantum integrated circuit chip has no mutual influence, and the common main superconducting ground plane 14 1 to the chip portion.
  • the thin film resistor 18 2 for bias current supply of the thin film resistor 16 2 and each respectively at the operating temperature of the SFQ integrated circuit the resistance value of the total is the resistance of the 1 ⁇ to 0.1 ⁇ and total 0.1m ⁇ Any one of 0.1 ⁇ is sufficient.
  • Mo, Ti, Au, or a gold alloy used for forming the SFQ circuit chip may be used.
  • FIG. 5 is a conceptual configuration diagram of the superconducting single flux quantum integrated circuit device according to the first embodiment.
  • a single flux quantum integrated circuit is shown as a single functional circuit block, and a relatively small circuit or a medium-scale circuit designed to avoid bias current concentration appropriately. This is the configuration.
  • DC bias power source line 17 1, 17 2 are connected to the bonding pads 31 1, 31 2 for connection to an external, connected to the plurality of points near these from functional circuit blocks 20 is doing.
  • two bonding pads 31 1 and 31 2 are connected to two main DC bias power supply lines 17 1 and 17 2 , and further, the DC bias power supply lines 17 1 and 17 2 are branched into two. Each of them is connected to a total of four locations on two sides of the functional circuit block 20 to equalize the bias current supply.
  • the bias extraction power supply lines 15 1 and 15 2 are also wired from a plurality of bonding pads 32 1 and 32 2 in the same manner as the DC bias power supply lines 17 1 and 17 2 .
  • two main bias extraction power supply lines 15 1 , 15 2 are wired from two bonding pads 32 1 , 32 2 , and each of them is branched into two and 0. 0 on four sides of the functional circuit block 20.
  • the other end is connected to the ground plane in the chip through a thin film resistor 36 having a resistance value of 1 milliohm to 1 ohm.
  • the ratio of the extraction current from the portion connected to the ground plane can be controlled by the ratio of the resistance values of the thin film resistors 36 connected in parallel.
  • FIG. 5 shows the case where the thin film resistor 36 is provided only on the bias extraction power supply lines 15 1 and 15 2 , but the bias power supply lines 17 1 and 17 2 are also provided as shown in the conceptual diagram of FIG.
  • the supply ratio of the bias current from the bias supply point around the functional circuit block 20 can be controlled.
  • the bias power supply line inside the functional circuit block 20 has the same potential regardless of the ratio of the thin film resistor due to the superconducting wiring.
  • Bias current supply from the outside, the bonding pads 31 1 DC bias power source line 17 1 and the bias pulling power lines 15 1, 32 1, DC bias power source line 17 2 and the bias pulling the bonding pads 31 and second power line 15 2, 32 2 can be supplied from the DC power source as respective pairs.
  • FIG. 6 a superconducting single flux quantum integrated circuit device according to a second embodiment of the present invention will be described with reference to FIG. 6.
  • the circuit design and layout are divided into a plurality of relatively small functional circuit blocks. As an example.
  • FIG. 6 is a conceptual configuration diagram of the superconducting single flux quantum integrated circuit device according to the second embodiment of the present invention, and shows an integrated circuit including two functional circuit blocks 20 1 and 20 2 .
  • one end of each functional circuit floc 20 1 , 20 2 is pulled out of the chip through a bias pull-out power supply line 15 1 , 15 2 through a thin film resistor 36 connected to the ground for extraction.
  • the small-sized functional circuit blocks 20 1 and 20 2 can eliminate or reduce the influence of the magnetic field due to the bias current and ground current in the block.
  • the bias current feed point and withdrawal current location and is easy to control the design of the current amount, easily ensure stable operation of the functional circuit blocks 20 1, 20 2.
  • a passive transmission line 34 such as a microstrip line or a strip line.
  • PTL passive transmission line
  • a microstrip line a superconducting ground plane is used, but no DC bias current flows there.
  • the supplied bias current is all extracted for each of the functional circuit blocks 20 1 and 20 2, and no direct current leaks out to the surrounding superconducting ground plane. Therefore, the mutual influence of the direct current bias current between the functional circuit blocks 20 1 and 20 2 can be avoided.
  • FIG. 6 the case of providing the bias pulling power lines 15 1, 15 2 a thin film resistor 34, a bias power source line 17 1 as shown in a conceptual diagram of FIG. 2, to 17 2 side similarly A thin film resistor may be provided. Thereby, the supply ratio of the bias current from a plurality of locations around the functional circuit blocks 20 1 and 20 2 can also be controlled.
  • FIG. 7 is a conceptual block diagram of the vicinity of one functional circuit block in the superconducting single flux quantum integrated circuit device according to the third embodiment of the present invention, and direct current is applied to all four sides of the functional circuit block 20 arranged in a square.
  • a DC bias current is supplied by the bias power supply line 17.
  • the bias current supplied from each side is extracted from the bias current line 15 connected to the in-chip ground via the thin film resistor 37.
  • a thin film resistor 37 having a low resistance value is provided only on the bias extraction power supply line 15.
  • a similar thin film resistor is provided on the DC bias power supply line 17 side to provide a plurality of locations around the functional circuit block 20. It is also possible to control the supply ratio of the bias current from.
  • FIG. 8 is a conceptual block diagram of the vicinity of one functional circuit block in the superconducting single flux quantum integrated circuit device according to the fourth embodiment of the present invention, and direct current is applied to all four sides of the functional circuit block 40 arranged in a rectangle.
  • a DC bias current is supplied by the bias power supply line 17. Further, the bias current supplied from each side is drawn out by the bias lead power supply line 15 that connects the bias current supplied from each side to the in-chip ground via a thin film resistor 37 to a pair of long sides.
  • this configuration realizes bias current supply and cancellation by drawing, but depending on the configuration in the functional circuit block 40, bias supply from only a pair of upper and lower long sides can be used together. is there.
  • the connection between the DC bias power supply line 17, the bias extraction power supply line 15, and the functional circuit block 40 of each functional block can be arbitrarily designed.
  • a thin film resistor 37 having a low resistance value is provided only on the bias extraction power supply line 15, but a similar thin film resistor is also provided on the DC bias power supply line 17 side so as to be provided from a plurality of locations around the functional circuit block 40. It is also possible to control the supply ratio of the bias current.
  • FIG. 9 is a cross-sectional view of a superconducting single flux quantum integrated circuit device using an Nb multilayer thin film process using Nb / AlO x / Al / Nb Josephson junctions (see, for example, Non-Patent Document 4 above).
  • grounds 52 1 and 52 2 are formed on a silicon substrate 51 using Nb superconductors.
  • a resistor 56 is formed by Mo.
  • AlOx / Al is provided between the lower electrode and the upper electrode made of the Nb superconductor 54 to form a Josephson junction 55 having an Nb / AlOx / Al / Nb structure.
  • an Au layer 57 connected to the Nb superconductor is provided.
  • FIG. 10 is a configuration diagram of a thin film resistor used in a superconducting SFQ circuit.
  • FIG. 10A shows a case of forming with Mo
  • FIGS. 10B and 10C show the formation of Mo and Au layer 57.
  • FIG. 10B shows the connection of the uppermost Nb superconductor (CTL layer) and the Au layer
  • FIG. 10C shows the wiring layer (COU layer) and the Au layer above the Josephson junction. Is connected.
  • the upper figure in each figure is a partially transparent plan view, and the lower figure is a principal part sectional view.
  • Example 5 of the present invention a thin film resistor for bias extraction is formed using such a structure.
  • Mo is used, and a resistor having a low resistance value for bias extraction can be realized by making the width wider than the length.
  • a gold sputtering film or a gold plating film is used on the surface of the pad for external connection.
  • the resistance value can be further reduced by using the Au film 58 as a thin film resistor.
  • the Mo resistor is also connected in parallel and used in combination.
  • the Au film 58 alone can be used as a sufficiently low resistor, so it is not always necessary to use it together.
  • These thin film resistors can also be used as a bias current distribution thin film resistor provided on a DC bias power supply line.
  • Nb an example of the Nb process is shown.
  • an integrated circuit process of a high-temperature superconducting material such as YBCO or an iron-based superconducting material can be used. It is.
  • FIG. 11 illustrates a superconducting single flux quantum integrated circuit according to Embodiment 6 of the present invention.
  • 1 is an overall configuration diagram of a layout of a circuit device, and is an example of an analog / digital conversion circuit that is designed by cell-based layout assuming an Nb process.
  • FIG. 11 illustrates a superconducting single flux quantum integrated circuit according to Embodiment 6 of the present invention.
  • 1 is an overall configuration diagram of a layout of a circuit device, and is an example of an analog / digital conversion circuit that is designed by cell-based layout assuming an Nb process.
  • FIG. 11 illustrates a superconducting single flux quantum integrated circuit according to Embodiment 6 of the present invention.
  • each small functional circuit block is designed and SFQ pulse signals are transmitted between the functional circuit blocks using microstrip lines.
  • Many moat cells are provided around the logic gate cell, and this is connected to a DC bias power supply line to supply a bias current. Further, the bias current is drawn from the bias drawing power supply line via another wiring layer of the moat cell connected to the ground plane and the bias drawing resistance.
  • FIG. 12 is a configuration diagram of the layout of each functional circuit block of the superconducting single flux quantum integrated circuit device according to the sixth embodiment of the present invention.
  • FIG. 12A shows an example in which bias current is supplied and extracted from two opposing surfaces of the functional circuit block
  • FIG. 12B is an example in which bias current is supplied and extracted from four surfaces of the functional circuit block. It is an example.
  • FIG. 12C shows an example in which bias current is supplied and extracted from four surfaces of the functional circuit block, and a ground digging is provided around the functional circuit block.
  • the DC bias power supply line and the bias extraction line have an upper and lower two-layer structure, and the magnetic field generated by the current flowing through them is offset.
  • all the bias current supplied from the DC bias power supply line is extracted from the bias extraction power supply line, and no current flows therearound.
  • FIG. 13 is a conceptual configuration diagram of the superconducting single flux quantum integrated circuit device according to the seventh embodiment.
  • a single flux quantum integrated circuit is shown as a single functional circuit block, and a relatively small circuit or a medium-scale circuit designed to avoid bias current concentration appropriately. This is the configuration.
  • a plurality of DC bias power lines 17 are connected to bonding pads 31 for connection to the outside, and are connected to a plurality of locations around the functional circuit block 20 from these.
  • the two bonding pads 31 are connected to the two main DC bias power supply lines 17, and the DC bias power supply line 17 is further divided into two, each having a total of four sides of the functional circuit block 20.
  • the bias current supply is equalized by connecting to the locations.
  • a main surface superconducting ground surface 23 which is a common ground surface of the chip and a ground surface moat 24 for separating the superconducting connection are provided around the functional circuit block 20.
  • the local superconducting ground plane 25 of the separated functional circuit block 20 and the main superconducting ground plane 23 of the chip are connected by, for example, a thin film resistor 26 having a total resistance value of 0.1 m ⁇ .
  • the DC bias current supplied to the functional circuit block 20 flows to the main superconducting ground plane 23 of the chip through the ground-connected thin film resistor 26.
  • the local superconducting ground surface 25 of the functional circuit block 20 has a slightly higher potential than the main superconducting ground surface 23, for example, a potential higher by 0.01 mV.
  • a thin film resistor having a resistance value of, for example, 1 m ⁇ is provided on the bias power supply line 17 side to control the supply ratio of the bias current from the bias supply point around the functional circuit block 20. Is possible. Note that the bias power supply line inside the functional circuit block 20 has the same potential regardless of the ratio of the thin film resistance by the superconducting wiring.
  • FIG. 14 a superconducting single flux quantum integrated circuit device according to an eighth embodiment of the present invention will be described with reference to FIG. 14.
  • the circuit design and layout are divided into a plurality of relatively small functional circuit blocks. As an example.
  • FIG. 14 is a conceptual configuration diagram of a superconducting single flux quantum integrated circuit device according to an eighth embodiment of the present invention, and shows an integrated circuit including two functional circuit blocks 20 1 and 20 2 .
  • main surface superconducting ground surface 23 which is a common ground surface of the chip, and ground surface moats 24 1 , 24 2 for separating the superconducting connection are provided.
  • the local superconducting ground planes 25 1 and 25 2 of the separated functional circuit block 20 and the main superconducting ground plane 23 of the chip are connected by, for example, thin film resistors 26 1 and 26 2 having a total resistance value of 0.1 m ⁇ .
  • the small-sized functional circuit blocks 20 1 and 20 2 can eliminate or reduce the influence of the magnetic field due to the bias current and ground current in the block. Further, the outflow portion of the bias current supply portions and the main superconducting ground plane 23, and is easy controlled design of the current amount, easily ensure stable operation of the functional circuit blocks 20 1, 20 2.
  • a passive transmission line (passive transmission line: PTL) 34 such as a microstrip line or a strip line.
  • the supplied bias current flows through the main superconducting ground plane 23.
  • the local superconducting ground plane 25 1 of the functional circuit block 20, 25 2 has a slightly higher potential than the main superconducting ground plane 23, other logic blocks 20 1, 20 2 from the common main superconducting ground plane 23
  • the direct current that has flowed into the flow does not flow. Therefore, the mutual influence of the direct current bias current between the functional circuit blocks 20 1 and 20 2 can be avoided.
  • a thin film resistor having a resistance value of, for example, 1 m ⁇ may be provided on the side of the bias power supply lines 17 1 and 17 2 , thereby the functional circuit blocks 20 1 and 20 2. It is also possible to control the supply ratio of the bias current from a plurality of locations around the.
  • FIG. 15 is a conceptual block diagram of the vicinity of one functional circuit block in the superconducting single flux quantum integrated circuit device according to the ninth embodiment of the present invention, and DC is applied to all four sides of the functional circuit block 20 arranged in a square.
  • a DC bias current is supplied by the bias power supply line 17.
  • the layout is such that the bias current supplied from each side flows out to the main superconducting ground plane 23 via the thin film resistor 26.
  • the thin film resistor 26 is composed of a single solid pattern, but effectively acts as a plurality of resistors connected in parallel.
  • a thin film resistor having a resistance value of 1 m ⁇ , for example, is provided on the DC bias power supply line 17 side, and the supply ratio of the bias current from a plurality of locations around the functional circuit block 20 is set. It is also possible to control.
  • the superconducting single flux quantum integrated circuit device according to the tenth embodiment of the present invention will be described with reference to FIG. 16. Here, it will be described as a method for connecting the local superconducting ground plane and the main superconducting ground plane.
  • FIG. 16 is a conceptual block diagram of the vicinity of one functional circuit block in the superconducting single flux quantum integrated circuit device according to the tenth embodiment of the present invention, and direct current is applied to all four sides of the functional circuit block 40 arranged in a rectangle.
  • a DC bias current is supplied by the bias power supply line 17.
  • the bias current supplied from each side flows from the pair of long sides to the main superconducting ground plane 23 via the thin film resistor 26.
  • the thin film resistor 26 is also composed of a single solid pattern, but effectively acts as a plurality of resistors connected in parallel.
  • a thin film resistor having a resistance value of 1 m ⁇ is provided on the DC bias power supply line 17 side, and the supply ratio of the bias current from a plurality of locations around the functional circuit block 40 is set. It is also possible to control.
  • FIG. 17 is a cross-sectional view of a superconducting single flux quantum integrated circuit device using an Nb multilayer thin film process using an Nb / AlO x / Al / Nb Josephson junction (see, for example, Non-Patent Document 3 above).
  • grounds 52 1 and 52 2 are formed on a silicon substrate 51 using Nb superconductors.
  • a resistor 56 is formed by Mo.
  • AlOx / Al is provided between the lower electrode and the upper electrode made of the Nb superconductor 54 to form a Josephson junction 55 having an Nb / AlOx / Al / Nb structure.
  • an Au layer 57 connected to the Nb superconductor is provided.
  • FIG. 18 is a configuration diagram of a thin film resistor used in a superconducting SFQ circuit.
  • FIG. 18A shows the case of forming with Mo
  • FIGS. 18B and 18C show the formation of Mo and Au layer 57.
  • a part of the Au film 58 deposited at the time of use is connected in parallel.
  • FIG. 18B shows the connection of the uppermost Nb superconductor (CTL layer) and the Au layer
  • FIG. 18C shows the wiring layer (COU layer) and the Au layer above the Josephson junction. Is connected.
  • the upper figure in each figure is a partially transparent plan view
  • the lower figure is a principal part sectional view.
  • Example 11 of the present invention the thin film resistor 26 connecting the local superconducting ground plane 60 and the main superconducting ground plane 59 is formed using such a structure.
  • Mo is used, and a low resistance value for connecting the local superconducting ground plane 60 and the main superconducting ground plane 59 by making the width wider than the length thereof. Can be realized.
  • a gold sputtering film or a gold plating film is used on the surface of the pad for external connection.
  • the resistance value can be further reduced by using the Au film 58 as a thin film resistor.
  • the Mo resistor is also connected in parallel and used in combination.
  • the Au film 58 alone can be used as a sufficiently low resistor, so it is not always necessary to use it together.
  • These thin film resistors can also be used as a bias current distribution thin film resistor provided on a DC bias power supply line.
  • Nb an example of the Nb process is shown.
  • an integrated circuit process of a high-temperature superconducting material such as YBCO or an iron-based superconducting material can be used. It is.
  • FIG. 19 is a partially transparent plan view of a transmission line of a superconducting single flux quantum integrated circuit device by an Nb multilayer thin film process using an Nb / AlO x / Al / Nb Josephson junction, where the transmission line is stripped It is shown as an example composed of lines.
  • Passive transmission lines are used to propagate SFQ pulse signals at high speeds.
  • signals are transmitted via the main superconducting ground plane. It is necessary to do.
  • the strip line requires a continuous ground plane above and below the signal line, but there is a moat between the local superconducting ground plane and the main superconducting ground plane, and both are separated in terms of superconducting wiring.
  • the local ground and the main ground are connected by a resistor having a low resistance value, and this resistive thin film layer can be used as a ground plane for a transmission line.
  • the transmission line 33 having the stripline structure is formed by using the resistor 56 and the Au film 58 of FIG.
  • An example of one unit cell of the cell base design is shown.
  • the upper and lower ground planes of the DC bias power supply line 17 are for flowing the bias current supplied to the functional circuit block 20 to the main superconducting ground plane 59, and are not necessary above and below the DC bias power supply line 17. It is not necessary.
  • a superconducting single flux quantum integrated circuit device according to a thirteenth embodiment of the present invention will be described with reference to FIG. 20.
  • a transmission line that bridges between the local superconducting ground plane and the main superconducting ground plane. Is shown as an example of a microstrip line.
  • the transmission line 35 having the microstrip line structure is formed by using only the resistor 56 of FIG. 18B shown in the eleventh embodiment as the ground plane. An example for two unit cells is shown. In this case as well, the ground plane below the DC bias power supply line 17 is for flowing the bias current supplied to the functional circuit block 20 to the main superconducting ground plane 59, which is necessary above and below the DC bias power supply line 17. It is not necessary.
  • FIG. 21 illustrates a superconducting single flux quantum integrated circuit according to Embodiment 14 of the present invention.
  • 1 is an overall configuration diagram of a layout of a circuit device, and is an example of an analog / digital conversion circuit that is designed by cell-based layout assuming an Nb process.
  • FIG. 21 illustrates a superconducting single flux quantum integrated circuit according to Embodiment 14 of the present invention.
  • 1 is an overall configuration diagram of a layout of a circuit device, and is an example of an analog / digital conversion circuit that is designed by cell-based layout assuming an Nb process.
  • FIG. 21 illustrates a superconducting single flux quantum integrated circuit according to Embodiment 14 of the present invention.
  • each small functional circuit block is designed and SFQ pulse signals are transmitted between the functional circuit blocks using microstrip lines.
  • Many mote cells are provided around the logic gate cell, and this is connected to a DC bias power supply line to supply a bias current. Further, the DC bias current supplied from the DC bias power supply line flows to the main superconducting ground plane through the thin film resistor and does not flow to other functional circuit blocks.
  • FIG. 22 is a configuration diagram of the layout of each functional circuit block of the superconducting single flux quantum integrated circuit device according to the fourteenth embodiment of the present invention.
  • FIG. 22A shows an example in which the bias current is supplied from two opposing surfaces of the functional circuit block
  • FIG. 22B shows an example in which the bias current is supplied from one surface of the functional circuit block.

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Abstract

　超電導単一磁束量子集積回路装置に関し、バイアス電流の戻り電流およびバイアス電流自身がチップ内のＳＦＱ論理回路に与える影響をなくす。　チップ内の超電導単一磁束量子集積回路に直流バイアス電流を供給するバイアス電源線と、チップの外部に前記直流バイアス電流を回収するためのバイアス引き抜き電源線とを設け、バイアス引き抜き電源線の終端は前記チップ内にレイアウトされた超電導単一磁束量子集積回路周辺で複数の０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体を介してチップのグランド面に接続し、グランド面との接続点から直流バイアス電流を引き抜く。

Description

超電導単一磁束量子集積回路装置
　本発明は、超電導単一磁束量子集積回路装置に関し、例えば、単一磁束量子（ＳＦＱ）回路を用いた超電導Ａ／Ｄコンバータや超電導Ｄ／Ａコンバータ、超電導ディジタル回路等の超電導単一磁束量子集積回路におけるバイアス電流の影響をなくすための構造に関する。
　超電導単一磁束量子（ＳＦＱ）回路ではＳＦＱを情報担体として、ＳＦＱパルスを用いた論理演算・信号処理が高速に行われる（例えば、非特許文献１参照）。その集積回路チップはグランド面と呼ばれる超電導グランドを用いており、論理ゲートを構成するほとんどのジョセフソン接合の一端はグランド面に接続されている。
　この超電導グランド面を通してＳＦＱの超電導ループが形成されている。また、チップ内で距離の離れた論理ゲート間の信号伝達にはこの超電導グランド面を用いてマイクロストリップラインやストリップラインなどの伝送線路を形成している。
　通常、この超電導グランド面は集積回路チップ全面に渡って回路全体の下面あるいは上面に配置している。また、直流バイアス電流はＳＦＱ論理ゲートへ供給後、この共通の超電導グランドに流れる。
　超電導Ａ／Ｄコンバータや超電導ＳＦＱディジタル回路などの集積回路は、コンパレータやＯＲ、ＡＮＤ、ＮＯＴ、ＸＯＲ、ＤＦＦ、ＴＦＦなどさまざまなアナログ回路や論理ゲートを組み合わせて構成される。また、チップ内で数１００μｍ以上と比較的離れたゲート間でのＳＦＱパルス信号の伝達には、高速伝送が可能なマイクロストリップ線路やストリップ線路などの受動的な伝送線路（ＰＴＬ）が用いられる。
　このＳＦＱ集積回路は超電導材料と絶縁材料からなる多層薄膜技術で作製される。ＳＦＱ集積回路は、通常、インダクタンスを低減化するためと高速のＳＦＱパルスを伝搬させるために超電導グランド面上に作製する。この超電導グランド面は、ＳＦＱ集積回路におけるスイッチング素子としてジョセフソン接合を用い、超電導配線と組み合わせた超電導ループを構成する。
　図２３は従来のＳＦＱ集積回路のバイアス電流供給方式の説明図であり、ＳＦＱ集積回路では、その一端をこの超電導グランド面に接続し、このグランドを通して超電導ループが形成されている。この超電導グランド面はＳＦＱ集積回路チップ全面に渡って回路全体の下面または上面あるいは上下両面に配置している。なお、通常は、回路の下面すなわち集積回路チップの基板側に設けられる。
　ＳＦＱ集積回路では、これらの構成要素であるＳＦＱ論理ゲート９１やアナログ回路には、ＳＦＱ論理ゲート９１内の超電導配線からなる直流バイアス電源線９２からバイアス抵抗９３を介してバイアス電流が供給される。直流バイアス電源線９２の直流電圧は超電導配線を用いることで抵抗損失なしに一定電圧に保たれるのでその電源電圧とバイアス抵抗９３で決まるバイアス電流が各ＳＦＱ論理ゲート９１に供給される。また、通常は集積回路チップ周辺に直流バイアス電源線９２に接続された外部回路との接続用のパッド（ボンディングパッド）や入出力信号のためのパッド、チップ内のグランドとチップ外のグランドとの接続のためのパッドを配置している。
　この直流バイアス電源線の電圧は例えば２．５ｍＶに設定しており、各ＳＦＱ論理ゲート９１にはバイアス抵抗９３を通して適切なバイアス電流が供給され、最終的にはグランド面に流れる。直流バイアス電源線９２は供給バイアス電流が大きい場合には、必要に応じて複数のパッドに接続し、必要な電流を分散して供給する。
　この超電導グランド面は、通常は集積回路チップ全面に渡って回路の下面全体に配置しているので、供給した直流バイアス電流はこの共通の超電導グランド面を流れた後、グランドパッドを介してチップの外のグランドに流れる。
　ＳＦＱ集積回路のゲート設計とチップ上でのレイアウトは自由に設計可能、即ち、カストマイズ設計可能であるが、通常の論理ゲートで可能な機能回路設計には、設計の容易さと再現性の良いセルベース設計の手法が開発されている。
　図２４はセルベース設計のＳＦＱ回路のセル（ＣＯＮＮＥＣＴセルと呼ばれているセル）の一例の平面図である。図２４（ａ）に示すように、ＳＦＱ論理ゲートを同一寸法のセルと呼ばれる単位で設計し、入出力やバイアス電源線の配線を規格化してレイアウトされている（例えば、非特許文献２参照）。
　ＣＯＮＮＥＣＴセルにおいては、いろいろな機能を有する多数の論理セルが設計されており、セル内部にはバイアス電源線も配線してあり、隣接するセルともバイアス線が共通に接続されるようになっている。即ち、セルを配置したブロック内では網目状にバイアス電源線が形成される。
　また、図２４（ｂ）に示すように、これらの論理ゲートセルに加えてバイアス電源用および不要な磁場をトラップして回路誤動作を避けるためのモートセルが用意されている。これらを適宜配置することで必要な機能の集積回路を自在に設計している。
　図２５は、従来のレイアウトの概念図であり、通常はバイアス電源用のモートセルを周辺に配置し、これにチップパッドからのバイアス電源線が接続される。この際、バイアス電流が集中して流れることを避けるために、必要に応じてモートセルを多段に重ねることによりバイアス電流の供給経路を広げることが必要に応じて行われる。
　また、図中に左側からのバイアス電源線として示したようにバイアス電源線を複数点で接続してこれらの接続点からバイアス電流を供給することも行われる。これにより、ブロック状に配置した論理セル内を流れるバイアス電流が特定の論理セルに集中することを避けることができる。
　一方、供給された直流バイアス電流は、グランド面を通してチップ外に戻ることになるが、チップ内のグランド面を流れる電流経路は制御されていない。小規模回路ではこの電流は小さいため、これが作る磁場も小さいためＳＦＱ回路に与える影響は無視できる。一方、回路規模が大きくなるとともにグランド電流が作る磁場がＳＦＱ回路に鎖交し、誤動作などの問題を引き起こす。
　このような直流バイアス電流の戻り電流の影響を低減するために、チップの周辺に設けた直流バイアス電源線用のパッドに隣接したグランドパッドからバイアス電流を引き抜く方式が提案されている（例えば、非特許文献３参照）。
　図２６は、従来の直流バイアス電流引き抜きレイアウトの一例の概念図であり、図２６（ａ）は、ＳＦＱ回路を一つの大規模な回路とした場合の概念図であり、図２６（ｂ）は小規模な機能ブロックに分割した場合の概念図である。いずれの場合にも、これらのパッド付近では、バイアス電源の供給パッドとバイアス電流の引き抜きパッドを隣接して設け、両者の電流を等量にすることでこれらが作る磁場を相殺している。
Ｋ．Ｋ．Ｌｉｋｈａｒｅｖ　ａｎｄ　Ｖ．Ｋ．Ｓｅｍｅｎｏｖ，"ＲＳＦＱ　Ｌｏｇｉｃ／Ｍｅｍｏｒｙ　Ｆａｍｉｌｙ：Ａ　ｎｅｗ　Ｊｏｓｅｐｈｓｏｎ－Ｊｕｎｃｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　Ｄｉｇｉｔａｌ　Ｓｙｓｔｅｍｓ"，ＩＥＥＥ　Ｔｒａｎｓ．Ａｐｐｌ．Ｓｕｐｅｒｃｏｎｄ，Ｖｏｌ．１，ＭＡＲＣＨ　１９９１ Ｓ．Ｙｏｒｏｚｕ，ｅｔ．ａｌ．，"Ａ　ｓｉｎｇｌｅ　ｆｌｕｘ　ｑｕａｎｔｕｍ　ｓｔａｎｄａｒｄ　ｌｏｇｉｃ　ｃｅｌｌ　ｌｉｂｒａｒｙ"，Ｐｈｙｓｉｃａ　Ｃ：Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，ｖｏｌ．３７８－３８１，ｐａｒｔ　２，ｐｐ．１４７１－１４７４，Ｏｃｔｏｂｅｒ　２００２ Ｈｉｒｏｔａｋａ　Ｔｅｒａｉ，ｅｔ．ａｌ．，"Ｓｉｇｎａｌ　ｉｎｔｅｇｒｉｔｙ　ｉｎ　ｌａｒｇｅ－ｓｃａｌｅ　ｓｉｎｇｌｅ－ｆｌｕｘ－ｑｕａｎｔｕｍ　ｃｉｒｃｕｉｔ"，Ｐｈｙｓｉｃａ　Ｃ：Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，ｖｏｌ．４４５－４４８，ｐａｒｔ　２，ｐｐ．１００３－１００７，２００６ Ｓ．Ｎａｇａｓａｗａ，ｅｔ．ａｌ．，"Ａ　３８０ｐｓ　９．５ｍＷ　Ｊｏｓｅｐｈｓｏｎ　４－Ｋｂｉｔ　ＲＡＭ　Ｏｐｅｒａｔｅｄ　ａｔ　ａ　ｈｉｇｈ　Ｂｉｔ　Ｙｉｅｌｄ"，ＩＥＥＥ　Ｔｒａｎｓ．Ｏｎ　Ａｐｐｌ．Ｓｕｐｅｒｃｏｎｄ．，Ｖｏｌ．５，ｐｐ．２４４７－２４５２，１９９５
　しかし、従来のレイアウトでは、たとえばセルベース設計された論理セルにバイアス電源線から供給したバイアス電流が流れる経路と、グランドに流れたバイアス電流がチップ周辺に設けられたバイアス電流引き抜き用のグランドパッドに向かって流れる経路が異なる。したがって、回路内部ではこれらの相殺は困難となるとともに、グランド面を流れる電流経路の制御ができずにＳＦＱ回路に悪影響を与えるという問題がある。
　図２７は、従来のレイアウトにおけるグランド面を流れる直流バイアス電流の戻り電流の経路の説明図であり、図２７（ａ），（ｂ）はそれぞれ、図２６（ａ），（ｂ）に対応しており、グランドに流れるバイアス電流の戻り電流の経路がさまざまに異なっている。
　したがって、本発明は、バイアス電流の戻り電流およびバイアス電流自身がチップ内のＳＦＱ論理回路に与える影響をなくすことを目的とする。
　開示する一観点からは、超電導単一磁束量子集積回路チップの外部から前記超電導単一磁束量子集積回路チップ内の超電導単一磁束量子集積回路に直流バイアス電流を供給するバイアス電源線と、前記超電導単一磁束量子集積回路チップの外部に前記直流バイアス電流を回収するためのバイアス引き抜き電源線とを設け、前記バイアス引き抜き電源線の終端は前記超電導単一磁束量子集積回路チップ内にレイアウトされた超電導単一磁束量子集積回路周辺で複数の０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体を介して前記超電導単一磁束量子集積回路チップのグランド面に接続し、前記グランド面との接続点から前記直流バイアス電流を引き抜くことを特徴とする超電導単一磁束量子集積回路装置が提供される。
　また、開示する別の観点からは、超電導単一磁束集積回路チップのメインの超電導グランド面と、前記メインの超電導グランド面から分離したローカルな超電導グランド面と、前記ローカルなグランド面上に形成された超電導単一磁束集積回路と、前記メインの超電導グランド面と前記ローカルな超電導グランド面との間に接続されたトータルの抵抗値が１μΩ乃至０．１Ωの膜抵抗体と、前記超電導単一磁束集積回路に直流バイアスを供給するバイアス電源線とを有することを特徴とする超電導単一磁束量子集積回路装置が提供される。
　開示の超電導単一磁束量子集積回路装置によれば、バイアス電流の戻り電流およびバイアス電流自身がチップ内のＳＦＱ論理回路に与える影響をなくすことが可能になる。
本発明の実施の形態の超電導単一磁束量子集積回路装置の構成説明図である。 本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図である。 本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図である。 本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図である。 本発明の実施例１の超電導単一磁束量子集積回路装置の概念的構成図である。 本発明の実施例２の超電導単一磁束量子集積回路装置の概念的構成図である。 本発明の実施例３の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図である。 本発明の実施例４の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図である。 本発明の実施例５の超電導単一磁束量子集積回路装置の断面図である。 本発明の実施例５の超電導単一磁束量子集積回路装置を構成する薄膜抵抗の構成説明図である。 本発明の実施例６の超電導単一磁束量子集積回路装置のレイアウトの全体構成図である。 本発明の実施例６の超電導単一磁束量子集積回路装置の各機能回路ブロックのレイアウトの構成図である。 本発明の実施例７の超電導単一磁束量子集積回路装置の概念的構成図である。 本発明の実施例８の超電導単一磁束量子集積回路装置の概念的構成図である。 本発明の実施例９の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図である。 本発明の実施例１０の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図である。 本発明の実施例１１の超電導単一磁束量子集積回路装置の断面図である。 本発明の実施例１１の超電導単一磁束量子集積回路装置を構成する薄膜抵抗の構成説明図である。 本発明の実施例１２の超電導単一磁束量子集積回路装置に用いる伝送線路の構成説明図である。 本発明の実施例１３の超電導単一磁束量子集積回路装置に用いる伝送線路の構成説明図である。 本発明の実施例１４の超電導単一磁束量子集積回路装置のレイアウトの全体構成図である。 本発明の実施例１４の超電導単一磁束量子集積回路装置の各機能回路ブロックのレイアウトの構成図である。 従来のＳＦＱ集積回路のバイアス電流供給方式の説明図である。 セルベース設計のＳＦＱ回路のセルの一例の平面図である。 従来のレイアウトの概念図である。 従来の直流バイアス電流引き抜きレイアウトの一例の概念図である。 従来のレイアウトにおけるグランド面を流れる直流バイアス電流の戻り電流の経路の説明図である。
　ここで、図１及び図２を参照して、本発明の実施の形態の超電導単一磁束量子集積回路装置を説明する。図１は、本発明の実施の形態の超電導単一磁束量子集積回路装置の構成説明図であり、図１（ａ）は要部等価回路図であり、図１（ｂ）はレイアウト図である。
　図１（ａ）に示すように、ＳＦＱ論理ゲート１１やアナログ回路には、従来と同様に、ＳＦＱ論理ゲート１１内の超電導配線からなる直流バイアス電源線１２からバイアス抵抗１３を介してバイアス電流が供給される。本発明の実施の形態においては、さらに、複数のＳＦＱ論理ゲート１１のグランド１４に０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体１６１を介してバイアス引き抜き電源線１５を接続して、供給したバイアス電流を全て引き抜く。
　それぞれの引き抜き箇所での電流の割合は等価回路に示したように並列接続された抵抗体１６１の抵抗値の比率によって制御できる。即ち、周辺のどの部分からどれだけの割合量のバイアス電流を引き抜くかを制御して誤動作や動作マージンの低下などの悪影響を避けた安定に動作する機能回路ブロック２０を設計することができる。
　また、図１（ｂ）に示すように、論理ゲートセル２１に加えてバイアス電源用および不要な磁場をトラップして回路誤動作を避けるためのモートセル２２が用意されている。図においては、２箇所のモートセル２２に直流バイアス電源線１７が接続されるとともに、バイアス引き抜き電源線１５が抵抗体１６１を介して接続されている。
　このような安定動作する機能回路ブロック２０では、直流バイアス電流の供給と引き抜きの収支がゼロあるいはほぼゼロにバランスさせている。なお、図においては、引き抜き箇所は２箇所であるが必要に応じて複数設けてこの機能回路ブック２０が誤動作なく安定に動作するように設計することができる。
　これらの機能回路ブロック２０間のＳＦＱパルス信号伝達には、マイクロストリップ線路あるいはストリップ線路といった受動的な伝送線路（ＰＴＬ）を用いるので、ＳＦＱパルス信号伝達の際には直流バイアス電流の供給はなくグランド面には電流は流れない。
　したがって、設計した多数の機能回路ブロック２０を一つの超電導単一磁束量子集積回路チップ内の任意の位置に配置することが可能であり、所望の機能の超電導単一磁束量子集積回路チップを容易に設計することができる。なお、各機能回路ブロック２０への直流バイアス電流の供給および引き抜きは、それぞれ独立した直流電源を介した閉回路を形成することで供給と引き抜きが容易に実現できる。
　図２は、本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図であり、図２（ａ）は要部等価回路図であり、図２（ｂ）は、レイアウト図である。ここでは、図１に示した抵抗体の抵抗値の比率によって複数個所からのバイアス電流の引き抜き電流の割合を制御する概念を直流バイアス電流の供給側であるバイアス電源線１７にも適用した場合の概念図である。
　即ち、ボンディングパッドからメインのバイアス電源線１７から機能回路ブロック２０のバイアス電源線１２に接続する際、０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体１８１を介して複数個所からバイアス電流を供給する。また、それぞれの供給箇所からのバイアス電流の割合は、バイアス引き抜き電源線１５の場合と同様に並列接続された抵抗体１８１の抵抗値の比率によって制御できる。
　このように、本発明の実施の形態においては、超電導単一磁束量子集積回路チップ内の機能回路ブロックに供給されたバイアス電流がグランドに流れたのち、その周辺から全て引き抜くことができる。その際に、グランド電流の引き抜き箇所とそれぞれの箇所からの引き抜き電流の割合を抵抗体の配置とその抵抗値で制御することにより、機能回路ブロック自身および他の機能回路ブロックへのグランド電流の影響をなくすあるいは低減することができる。また、それによって、単一磁束量子集積回路チップ全体の回路動作の安定化をはかることができる。
　なお、抵抗体１６１，１８１は、ＳＦＱ集積回路の動作温度において０．１ミリオーム乃至１オームの抵抗値を有するものであれば良く、ＳＦＱ回路チップの形成に用いているＭｏ、Ｔｉ、Ａｕ或いは金合金を用いれば良い。
　図３は、本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図であり、図３（ａ）は要部等価回路図であり、図３（ｂ）はレイアウト図である。図３（ａ）に示すように、ＳＦＱ論理ゲート１１やアナログ回路には、従来と同様に、ＳＦＱ論理ゲート１１内の超電導配線からなる直流バイアス電源線１２からバイアス抵抗１３を介してバイアス電流が供給される。本発明の実施の形態においては、さらに、複数のＳＦＱ論理ゲート１１を備えたＳＦＱ集積回路或いはそれを分割した複数の小規模な機能回路ブロック２０のグランドをＳＦＱ集積回路チップのメインな超電導グランド面１４１から分離してローカルな超電導グランド面１４２とする。ＳＦＱ集積回路或いはそれを分割した各機能回路ブロック毎にバイアス電源線から直流バイアス電流を供給する。
　また、超電導グランド面１４１と超電導グランド面１４２との間には、トータルの抵抗値が１μΩ乃至０．１Ωの低い抵抗値を有する薄膜抵抗体１６２を接続して、超電導グランド面１４１と超電導グランド面１４２の電位差を、単一磁束量子パルスの電圧振幅レベルに比べて十分小さくする。即ち、供給されたバイアス電流は薄膜抵抗体１６２を介してメインの超電導グランド面１４１に流れ、ローカルな超電導グランド面１４１の電位はメインの超電導グランド面１４１の電位よりもやや高くなる。それによって、メインな超電導グランド面１４１からの不要な電流の流れ込みを防止することができる。
　ローカルな超電導グランド面１５からメインな超電導グランド面１４に流れる電流の割合は等価回路に示したように並列接続された薄膜抵抗体１６の抵抗値の比率によって制御できる。このように、周辺のどの部分からどれだけの割合量のバイアス電流が流れるかを制御して誤動作や動作マージンの低下などの悪影響を避けた安定に動作する機能ブロックを設計することができる。
　また、図３（ｂ）に示すように、論理ゲートセル２１に加えてバイアス電源用および不要な磁場をトラップして回路誤動作を避けるためのモートセル２２が用意されている。図においては、２箇所のモートセル２２に直流バイアス電源線１７が接続されている。
　これらの機能回路ブロック２０間のＳＦＱパルス信号伝達或いはＳＦＱ集積回路と外部回路との間のＳＦＱパルス信号伝達には、マイクロストリップ線路あるいはストリップ線路といった受動的な伝送線路（ＰＴＬ）を用いる。したがって、ＳＦＱパルス信号伝達の際には直流バイアス電流の供給はなくグランドには電流は流れない。
　これらの伝送線路のグランドとしては、薄膜抵抗体１６２を疑似的なグランド層として利用できる。したがって、設計した多数の機能ブロックを一つのＳＦＱ集積回路チップ内の任意の位置に配置しＳＦＱパルス信号は伝送線路で伝達することが可能であり、所望の機能の集積回路チップを容易に設計することができる。
　図４は、本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図であり、図４（ａ）は要部等価回路図であり、図４（ｂ）は、レイアウト図である。ここでは、図３に示したローカルグランドを設け、ローカルグランドとメイングランドを低い抵抗値の薄膜抵抗性で接続した構成に加えて、バイアス電源線１７に低い抵抗値の薄膜抵抗を介して直流バイアス電流の供給経路と割合を制御したものである。
　即ち、ボンディングパッドからメインのバイアス電源線１７から機能回路ブロック２０の直流バイアス電源線１２に接続する際、トータルの抵抗値が０．１mΩ乃至０．１Ωの薄膜抵抗体１８２を介して複数個所からバイアス電流を供給する。また、それぞれの供給箇所からのバイアス電流の割合は、並列接続された薄膜抵抗体１８２の抵抗値の比率によって制御できる。
　このように、本発明の実施の形態の他の構成においては、超電導単一磁束量子集積回路チップ内の機能回路ブロック２０に供給されたバイアス電流は相互影響なく、共通のメインの超電導グランド面１４１を介してチップ部に流れる。
　また、ローカルな超電導グランド面１４２とメインの超電導グランド面１４１との間は低い抵抗値の薄膜抵抗体１６２で接続しているので、ＳＦＱパルスの伝搬を可能としながら他の機能回路ブロック２０からの直流のグランド電流の影響をなくすあるいは低減することができる。それによって、ＳＦＱ集積回路チップ全体の回路動作の安定化をはかることができる。
　なお、薄膜抵抗体１６２及び各々のバイアス電流供給用の薄膜抵抗体１８２は、ＳＦＱ集積回路の動作温度においてそれぞれ、トータルの抵抗値が１μΩ乃至０．１Ω及びトータルの抵抗値が０．１mΩ乃至０．１Ωのものであれば良い。例えば、ＳＦＱ回路チップの形成に用いているＭｏ、Ｔｉ、Ａｕ或いは金合金を用いれば良い。
　次に、図５を参照して、本発明の実施例１の超電導単一磁束量子集積回路装置を説明する。図５は実施例１の超電導単一磁束量子集積回路装置の概念的構成図である。ここでは、単一磁束量子集積回路を一つの機能回路ブロックで構成した場合として示しており、比較的小規模な回路、或いは、中規模回路で適切にバイアス電流の集中を避けるように設計した場合にはこのような構成となる。
　図に示すように、複数の直流バイアス電源線１７１，１７２を外部との接続用のボンディングパッド３１１，３１２に接続しており、これらから機能回路ブロック２０の周辺の複数個所へ接続している。具体的には、２個のボンディングパッド３１１，３１２を２本のメインとなる直流バイアス電源線１７１，１７２に接続し、さらに直流バイアス電源線１７１，１７２を２分岐して夫々が機能回路ブロック２０の２辺の計４個所に接続してバイアス電流供給の均等化をはかっている。
　一方、バイアス引き抜き電源線１５１，１５２も直流バイアス電源線１７１，１７２と同様に複数のボンディングパッド３２１，３２２から配線している。図では２個のボンディングパッド３２１，３２２から２本のメインとなるバイアス引き抜き電源線１５１，１５２を配線し、さらに、夫々を２分岐して機能回路ブロック２０の４辺に０．１ミリオーム乃至１オームの抵抗値の薄膜抵抗３６を介してその他端をチップ内のグランド面に接続している。
　このようにバイアス引き抜き電源線１５１，１５２の配置により、グランド面に接続した箇所からの引き抜き電流の割合は並列接続された薄膜抵抗３６の抵抗値の比率で制御することが可能である。
　また、図５では、バイアス引き抜き電源線１５１，１５２にのみ薄膜抵抗３６を設けた場合を示したが、図２に概念図を示したようにバイアス電源線１７１，１７２側にも０．１ミリオーム乃至１オームの抵抗値の薄膜抵抗を設けて機能回路ブロック２０の周辺のバイアス供給点からのバイアス電流の供給割合も制御可能である。なお、機能回路ブロック２０の内部のバイアス電源線は超電導配線により薄膜抵抗の比率とは無関係に同電位になる。
　外部からのバイアス電流の供給は、直流バイアス電源線１７１とバイアス引き抜き電源線１５１のボンディングパッド３１１，３２１、直流バイアス電源線１７２とバイアス引き抜き電源線１５２のボンディングパッド３１２，３２２を夫々ペアーとして直流電源から供給できる。
　なお、図５に示したセルベース設計によれば、周辺に設けたモートセルを多段にすることによってもバイアス電流の供給の均等化を図ることができる。
　次に、図６を参照して、本発明の実施例２の超電導単一磁束量子集積回路装置を説明するが、ここでは、比較的小規模な複数の機能回路ブロックに分けて回路設計およびレイアウトした例として示している。
　図６は、本発明の実施例２の超電導単一磁束量子集積回路装置の概念的構成図であり、二つの機能回路ブロック２０１，２０２からなる集積回路を示している。各機能回路フロック２０１，２０２の周囲には、実施例１と同様に一端が引き抜き用のグランド接続された薄膜抵抗３６を介してバイアス引き抜き電源線１５１，１５２を通してチップ外に引き抜く。
　このように小規模な機能回路ブロック２０１，２０２とすることでこのブロック内でのバイアス電流やグランド電流による磁場の影響をなくすあるいは軽減することができる。また、バイアス電流供給箇所や引き抜き電流箇所、及びその電流量の制御した設計が容易であり、機能回路ブロック２０１，２０２の安定な動作を確保しやすい。
　また、機能回路ブロック２０１，２０２間でのＳＦＱパルスの伝搬にはマイクロストリップラインやストリップラインなどの受動的な伝送線路（パッシブトランスミッションライン：ＰＴＬ）３４で接続する。マイクロストリップラインの場合には超電導グランド面を使用するがここには直流バイアス電流は流れない。
　この構造により、原理的には供給したバイアス電流は夫々の機能回路ブロック２０１，２０２毎に全て引き抜かれその周辺の超電導グランド面には直流電流は漏れ流れ出ない。したがって、機能回路ブロック２０１，２０２間での直流バイアス電流の相互の影響を避けることができる。
　なお、図６では、バイアス引き抜き電源線１５１，１５２に薄膜抵抗３４を設けた場合を示したが、図２に概念図を示したようにバイアス電源線１７１，１７２側にも同様の薄膜抵抗を設けても良い。それによって、機能回路ブロック２０１，２０２の周辺の複数個所からのバイアス電流の供給割合も制御可能となる。
　次に、図７を参照して、本発明の実施例３の超電導単一磁束量子集積回路装置を説明するが、ここでは、比較的小規模な機能回路ブロックとバイアス引き抜き電源線との接続方法として説明する。
　図７は、本発明の実施例３の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図であり、正方形に配置された機能回路ブロック２０の４辺全てから直流バイアス電源線１７により直流バイアス電流を供給する。また、それぞれの辺から供給したバイアス電流をチップ内グランドに薄膜抵抗３７を介して接続するバイアス引き出し電源線１５によりグランドを流れるバイアス電流を引き抜く構成としている。
　この構成によりバイアス電流の供給と引き抜きによる相殺がより実現されやすい。なお、図においては、バイアス引き抜き電源線１５にのみ低い抵抗値の薄膜抵抗３７を設けているが、直流バイアス電源線１７側にも同様の薄膜抵抗を設けて機能回路ブロック２０の周辺の複数個所からのバイアス電流の供給割合を制御することも可能である。
　次に、図８を参照して、本発明の実施例４の超電導単一磁束量子集積回路装置を説明するが、ここでは、比較的小規模な機能回路ブロックとバイアス引き抜き電源線との接続方法として説明する。
　図８は、本発明の実施例４の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図であり、長方形に配置された機能回路ブロック４０の４辺全てから直流バイアス電源線１７により直流バイアス電流を供給する。また、それぞれの辺から供給したバイアス電流をチップ内グランドに薄膜抵抗３７を介して一対の長辺に接続するバイアス引き出し電源線１５によりグランドを流れるバイアス電流を引き抜く構成としている。
　基本的にはこの構成により、バイアス電流の供給と引き抜きによる相殺が実現されるが、機能回路ブロック４０内の構成内容によっては上下の一対の長辺のみからのバイアス供給も併用することも可能である。このように各機能ブロックの直流バイアス電源線１７とバイアス引き抜き電源線１５および機能回路ブロック４０との接続に関しては任意に設計することが可能である。
　したがって、小規模な機能回路ブロックで最適な設計をし、これらを組み合わせることで安定に動作する中規模あるいは大規模な単一磁束量子集積回路装置を実現することが可能になる。図においては、バイアス引き抜き電源線１５にのみ低い抵抗値の薄膜抵抗３７を設けているが、直流バイアス電源線１７側にも同様の薄膜抵抗を設けて機能回路ブロック４０の周辺の複数個所からのバイアス電流の供給割合を制御することも可能である。
　次に、図９及び図１０を参照して、本発明の実施例５の超電導単一磁束量子集積回路装置を説明するが、ここでは、具体的な素子構造及び配線構造を説明する。図９は、Ｎｂ／ＡｌＯｘ／Ａｌ／Ｎｂジョセフソン接合を用いたＮｂ多層薄膜プロセスによる超電導単一磁束量子集積回路装置の断面図である（例えば、上記の非特許文献４参照）。
　図に示すように、シリコン基板５１上に、Ｎｂ超電導体を用いてグランド５２１，５２２を形成する。次いで、層間絶縁膜となるＳｉＯ２膜５３を形成後、Ｍｏにより抵抗５６を形成する。また、Ｎｂ超電導体５４からなる下部電極と上部電極との間にＡｌＯｘ／Ａｌを設けてＮｂ／ＡｌＯｘ／Ａｌ／Ｎｂ構造のジョセフソン接合５５を形成する。さらに、図に示すようなＮｂ超電導体と層間絶縁膜を形成後、Ｎｂ超電導体に接続するＡｕ層５７を設ける。
　図１０は、超電導ＳＦＱ回路に用いる薄膜抵抗の構成図であり、図１０（ａ）はＭｏにより形成する場合であり、図１０（ｂ）及び図１０（ｃ）はＭｏとＡｕ層５７を形成する際に堆積したＡｕ膜５８の一部を利用して並列接続したものである。ここで、図１０（ｂ）は最上層のＮｂ超電導体（ＣＴＬ層）とＡｕ層を接続したものであり、図１０（ｃ）はジョセフソン接合の上の配線層（ＣＯＵ層）とＡｕ層を接続した場合である。なお、各図における上図は一部透視平面図であり、下図は要部断面図である。
　本発明の実施例５においては、このような構造を利用してバイアス引き抜き用の薄膜抵抗を形成する。図１０（ａ）に示す構造の場合には、Ｍｏが用いられており、その長さに比べて幅を広くすることでバイアス引き抜き用の低い抵抗値の抵抗が実現可能である。なお、このプロセスでは外部接続用のパッドの表面には金のスパッタ膜や金メッキ膜を使用している。
　また、図１０（ｂ）或いは図１０（ｃ）に示した構造の場合には、Ａｕ膜５８を薄膜抵抗として使用することにより、さらに抵抗値を低くすることが可能である。なお、この場合、Ｍｏ抵抗も並列接続されて併用した構造としているが、Ａｕ膜５８だけでも十分低い抵抗体として使用できるので必ずしも併用する必要はない。
　また、これらの薄膜抵抗は、直流バイアス電源線に設けたバイアス電流分配用の薄膜抵抗としても使用できる。ここでは、Ｎｂプロセスの実施例を示したが、ＮｂＮや多層薄膜を用いた集積回路技術が使用可能であればＹＢＣＯなどの高温超電導材料、鉄系の超電導材料の集積回路プロセスを用いることも可能である。
　次に、図１１及び図１２を参照して、本発明の実施例６の超電導単一磁束量子集積回路装置を説明するが、図１１は、本発明の実施例６の超電導単一磁束量子集積回路装置のレイアウトの全体構成図であり、Ｎｂプロセスを想定してセルベース設計によりレイアウト設計したアナログ／ディジタル変換回路の例である。
　図に示すように、小規模な機能回路ブロック毎に設計し、機能回路ブロック間はマイクロストリップラインを用いてＳＦＱパルスの信号伝達を行っている。論理ゲートセルの周辺には多くのモートセルを設けており、これと直流バイアス電源線とを接続してバイアス電流を供給する。また、グランド面に接続されているモートセルの別の配線層とバイアス引き抜き用の抵抗を介してバイアス引き抜き電源線からバイアス電流を引き抜いている。
　図１２は、本発明の実施例６の超電導単一磁束量子集積回路装置の各機能回路ブロックのレイアウトの構成図である。図１２（ａ）は機能回路ブロックの対向する２面からバイアス電流の供給と引き抜きを行った例であり、図１２（ｂ）は機能回路ブロックの４面からバイアス電流の供給と引き抜きを行った例である。また、図１２（ｃ）は機能回路ブロックの４面からバイアス電流の供給と引き抜きを行うとともに、機能回路ブロックの周辺にグランド掘り込みを設けた例である。
　図１２（ａ）乃至図１２（ｃ）に示すように、直流バイアス電源線とバイアス引き抜き線は上下２層構造になっており、これらを流れる電流が作る磁場は相殺される。本発明においては、原理的には直流バイアス電源線から供給されたバイアス電流は、全てバイアス引き抜き電源線から引き抜かれその周辺には電流を流さない。
　また、図１２（ｃ）に示したように、機能回路ブロックの外周を囲むようなグランド面の堀（細い溝）を設けることで、グランド面を流れる電流の経路を制御し、外部への或いは外部からの影響を二重に防御することができる。
　次に、図１３を参照して、本発明の実施例１３の超電導単一磁束量子集積回路装置を説明する。図１３は実施例７の超電導単一磁束量子集積回路装置の概念的構成図である。ここでは、単一磁束量子集積回路を一つの機能回路ブロックで構成した場合として示しており、比較的小規模な回路、或いは、中規模回路で適切にバイアス電流の集中を避けるように設計した場合にはこのような構成となる。
　図に示すように、複数の直流バイアス電源線１７を外部との接続用のボンディングパッド３１に接続しており、これらから機能回路ブロック２０の周辺の複数個所へ接続している。具体的には、２個のボンディングパッド３１を２本のメインとなる直流バイアス電源線１７に接続し、さらに直流バイアス電源線１７を２分岐して夫々が機能回路ブロック２０の２辺の計４個所に接続してバイアス電流供給の均等化をはかっている。
　この実施例７においては、機能回路ブロック２０の周囲にはチップの共通グランド面となるメイン超電導グランド面２３と超電導接続を分離するためのグランド面の堀２４を設ける。分離された機能回路ブロック２０のローカル超電導グランド面２５とチップのメイン超電導グランド面２３は例えば、トータルの抵抗値が０．１ｍΩとなる薄膜抵抗体２６で接続する。
　機能回路ブロック２０に供給された直流バイアス電流は、グランド接続の薄膜抵抗体２６を通してチップのメイン超電導グランド面２３に流れる。この際、機能回路ブロック２０のローカル超電導グランド面２５はメイン超電導グランド面２３より少し高い電位、例えば、０．０１ｍＶ高い電位となっている。
　また、図４に概念図を示したようにバイアス電源線１７側に例えば、１mΩの抵抗値の薄膜抵抗体を設けて機能回路ブロック２０の周辺のバイアス供給点からのバイアス電流の供給割合も制御可能である。なお、機能回路ブロック２０の内部のバイアス電源線は超電導配線により薄膜抵抗の比率とは無関係に同電位になる。
　なお、図１３に示したセルベース設計によれば、周辺に設けたモートセルを多段にすることによってもバイアス電流の供給の均等化を図ることができる。
　次に、図１４を参照して、本発明の実施例８の超電導単一磁束量子集積回路装置を説明するが、ここでは、比較的小規模な複数の機能回路ブロックに分けて回路設計およびレイアウトした例として示している。
　図１４は、本発明の実施例８の超電導単一磁束量子集積回路装置の概念的構成図であり、二つの機能回路ブロック２０１，２０２からなる集積回路を示している。各機能回路フロック２０１，２０２の周囲には、実施例１３と同様にチップの共通グランド面であるメイン超電導グランド面２３と超電導接続を分離するためのグランド面の堀２４１，２４２を設ける。分離された機能回路ブロック２０のローカル超電導グランド面２５１，２５２とチップのメイン超電導グランド面２３は例えば、トータルの抵抗値が０．１ｍΩとなる薄膜抵抗体２６１，２６２で接続する。
　このように小規模な機能回路ブロック２０１，２０２とすることでこのブロック内でのバイアス電流やグランド電流による磁場の影響をなくすあるいは軽減することができる。また、バイアス電流供給箇所やメイン超電導グランド面２３への流出箇所、及びその電流量の制御した設計が容易であり、機能回路ブロック２０１，２０２の安定な動作を確保しやすい。
　また、機能回路ブロック２０１，２０２間でのＳＦＱパルスの伝搬にはマイクロストリップラインやストリップラインなどの受動的な伝送線路（パッシブトランスミッションライン：ＰＴＬ）３４で接続する。
　この構造により、原理的には供給したバイアス電流はメイン超電導グランド面２３に流れる。この際、各機能回路ブロック２０のローカル超電導グランド面２５１，２５２はメイン超電導グランド面２３より少し高い電位となっており、他の論理ブロック２０１，２０２から共通のメイン超電導グランド面２３に流れた直流電流が流れ込むことはない。したがって、機能回路ブロック２０１，２０２間での直流バイアス電流の相互の影響を避けることができる。
　なお、図４に概念図を示したように、バイアス電源線１７１，１７２側に例えば、１mΩの抵抗値の薄膜抵抗体を設けても良く、それによって、機能回路ブロック２０１，２０２の周辺の複数個所からのバイアス電流の供給割合も制御可能となる。
　次に、図１５を参照して、本発明の実施例９の超電導単一磁束量子集積回路装置を説明するが、ここでは、ローカル超電導グランド面とメイン超電導グランド面との接続方法として説明する。
　図１５は、本発明の実施例９の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図であり、正方形に配置された機能回路ブロック２０の４辺全てから直流バイアス電源線１７により直流バイアス電流を供給する。また、それぞれの辺から供給したバイアス電流を薄膜抵抗体２６を介してメイン超電導グランド面２３に流し出すようにレイアウトしている。この薄膜抵抗体２６は単一のベタ状パタンからなるが、実効的には複数の並列接続された抵抗として作用する。
　なお、図４に概念図を示したように、直流バイアス電源線１７側に例えば、１mΩの抵抗値の薄膜抵抗体を設けて機能回路ブロック２０の周辺の複数個所からのバイアス電流の供給割合を制御することも可能である。
　次に、図１６を参照して、本発明の実施例１０の超電導単一磁束量子集積回路装置を説明するが、ここでも、ローカル超電導グランド面とメイン超電導グランド面との接続方法として説明する。
　図１６は、本発明の実施例１０の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図であり、長方形に配置された機能回路ブロック４０の４辺全てから直流バイアス電源線１７により直流バイアス電流を供給する。また、それぞれの辺から供給したバイアス電流は、一対の長辺から薄膜抵抗体２６を介してメイン超電導グランド面２３に流れる。この薄膜抵抗体２６も単一のベタ状パタンからなるが、実効的には複数の並列接続された抵抗として作用する。
　なお、機能回路ブロック４０内の構成内容によっては、左右からの電流の供給を無くし、上下の一対の長辺のみからのバイアス供給も可能である。したがって、小規模な機能回路ブロックで最適な設計をし、これらを組み合わせることで安定に動作する中規模あるいは大規模な単一磁束量子集積回路装置を実現することが可能になる。
　なお、図４に概念図を示したように、直流バイアス電源線１７側に例えば、１mΩの抵抗値の薄膜抵抗体を設けて機能回路ブロック４０の周辺の複数個所からのバイアス電流の供給割合を制御することも可能である。
　次に、図１７及び図１８を参照して、本発明の実施例１１の超電導単一磁束量子集積回路装置を説明するが、ここでは、具体的な素子構造及び配線構造を説明する。図１７は、Ｎｂ／ＡｌＯｘ／Ａｌ／Ｎｂジョセフソン接合を用いたＮｂ多層薄膜プロセスによる超電導単一磁束量子集積回路装置の断面図である（例えば、上記の非特許文献３参照）。
　図に示すように、シリコン基板５１上に、Ｎｂ超電導体を用いてグランド５２１，５２２を形成する。次いで、層間絶縁膜となるＳｉＯ２膜５３を形成後、Ｍｏにより抵抗５６を形成する。また、Ｎｂ超電導体５４からなる下部電極と上部電極との間にＡｌＯｘ／Ａｌを設けてＮｂ／ＡｌＯｘ／Ａｌ／Ｎｂ構造のジョセフソン接合５５を形成する。さらに、図に示すようなＮｂ超電導体と層間絶縁膜を形成後、Ｎｂ超電導体に接続するＡｕ層５７を設ける。
　図１８は、超電導ＳＦＱ回路に用いる薄膜抵抗の構成図であり、図１８（ａ）はＭｏにより形成する場合であり、図１８（ｂ）及び図１８（ｃ）はＭｏとＡｕ層５７を形成する際に堆積したＡｕ膜５８の一部を利用して並列接続したものである。ここで、図１８（ｂ）は最上層のＮｂ超電導体（ＣＴＬ層）とＡｕ層を接続したものであり、図１８（ｃ）はジョセフソン接合の上の配線層（ＣＯＵ層）とＡｕ層を接続した場合である。なお、各図における上図は一部透視平面図であり、下図は要部断面図である。
　本発明の実施例１１においては、このような構造を利用してローカル超電導グランド面６０とメイン超電導グランド面５９とを接続する薄膜抵抗体２６を形成する。図１８（ａ）に示す構造の場合には、Ｍｏが用いられており、その長さに比べて幅を広くすることでローカル超電導グランド面６０とメイン超電導グランド面５９とを接続する低い抵抗値の抵抗が実現可能である。なお、このプロセスでは外部接続用のパッドの表面には金のスパッタ膜や金メッキ膜を使用している。
　また、図１８（ｂ）或いは図１８（ｃ）に示した構造の場合には、Ａｕ膜５８を薄膜抵抗として使用することにより、さらに抵抗値を低くすることが可能である。なお、この場合、Ｍｏ抵抗も並列接続されて併用した構造としているが、Ａｕ膜５８だけでも十分低い抵抗体として使用できるので必ずしも併用する必要はない。
　また、これらの薄膜抵抗体は、直流バイアス電源線に設けたバイアス電流分配用の薄膜抵抗体としても使用できる。ここでは、Ｎｂプロセスの実施例を示したが、ＮｂＮや多層薄膜を用いた集積回路技術が使用可能であればＹＢＣＯなどの高温超電導材料、鉄系の超電導材料の集積回路プロセスを用いることも可能である。
　次に、図１９を参照して、本発明の実施例１２の超電導単一磁束量子集積回路装置を説明するが、ここでは、ローカル超電導グランド面とメイン超電導グランド面との間を架橋する伝送線路の構造を説明する。図１９は、Ｎｂ／ＡｌＯｘ／Ａｌ／Ｎｂジョセフソン接合を用いたＮｂ多層薄膜プロセスによる超電導単一磁束量子集積回路装置の伝送線路の一部透視平面図であり、ここでは、伝送線路をストリップラインで構成した例として示している。
　ＳＦＱパルス信号を高速に伝搬するには受動的な伝送線路（ＰＴＬ）が用いられ、グランド分離した機能回路ブロック間で信号のやり取りをするには、メイン超電導グランド面上を介して信号の伝達をすることが必要となる。
　したがって、ストリップ線路は信号線路の上下に連続したグランド面が必要であるが、ローカル超電導グランド面とメイン超電導グランド面との間には堀があり、両者は超電導配線的には分離されている。しかし、ローカルグランドとメイングランドは低い抵抗値の抵抗で接続されており、この抵抗薄膜層を伝送線路用のグランド面として使用することが可能である。
　本発明の実施例１２においては、実施例１１に関して示した図１８（ｂ）の抵抗体５６とＡｕ膜５８を上下のグランド面としてストリップライン構造の伝送線路３３を形成したものであり、ここでは、セルベース設計の１ユニットセル分の例を示している。なお、直流バイアス電源線１７の上下のグランド面は、機能回路ブロック２０に供給したバイアス電流をメイン超電導グランド面５９に流し出すためであり、直流バイアス電源線１７の上下に必要なものではなく、なくても良い。
　次に、図２０を参照して、本発明の実施例１３の超電導単一磁束量子集積回路装置を説明するが、ここでは、ローカル超電導グランド面とメイン超電導グランド面との間を架橋する伝送線路をマイクロストリップラインで構成した例として示している。
　本発明の実施例１３においては、実施例１１に関して示した図１８（ｂ）の抵抗５６のみをグランド面としてマイクロストリップライン構造の伝送線路３５を形成したものであり、ここでは、セルベース設計の２ユニットセル分の例を示している。なお、この場合も直流バイアス電源線１７の下のグランド面は、機能回路ブロック２０に供給したバイアス電流をメイン超電導グランド面５９に流し出すためであり、直流バイアス電源線１７の上下に必要なものではなく、なくても良い。
　次に、図２１及び図２２を参照して、本発明の実施例１４の超電導単一磁束量子集積回路装置を説明するが、図２１は、本発明の実施例１４の超電導単一磁束量子集積回路装置のレイアウトの全体構成図であり、Ｎｂプロセスを想定してセルベース設計によりレイアウト設計したアナログ／ディジタル変換回路の例である。
　図に示すように、小規模な機能回路ブロック毎に設計し、機能回路ブロック間はマイクロストリップラインを用いてＳＦＱパルスの信号伝達を行っている。論理ゲートセルの周辺には多くのモートセルを設けており、これと直流バイアス電源線との接続をしてバイアス電流を供給する。また、直流バイアス電源線から供給された直流バイアス電流は、薄膜抵抗体を介してメイン超電導グランド面に流れ、他の機能回路ブロックには流れない。
　図２２は、本発明の実施例１４の超電導単一磁束量子集積回路装置の各機能回路ブロックのレイアウトの構成図である。図２２（ａ）は機能回路ブロックの対向する２面からバイアス電流の供給を行った例であり、図２２（ｂ）は機能回路ブロックの１面からバイアス電流の供給を行った例である。

Claims (18)

  1. 　超電導単一磁束量子集積回路チップの外部から前記超電導単一磁束量子集積回路チップ内の超電導単一磁束量子集積回路に直流バイアス電流を供給するバイアス電源線と、
    　前記超電導単一磁束量子集積回路チップの外部に前記直流バイアス電流を回収するためのバイアス引き抜き電源線とを設け、
    　前記バイアス引き抜き電源線の終端は前記超電導単一磁束量子集積回路チップ内にレイアウトされた超電導単一磁束量子集積回路周辺で複数の０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体を介して前記超電導単一磁束量子集積回路チップのグランド面に接続し、前記グランド面との接続点から前記直流バイアス電流を引き抜くことを特徴とする超電導単一磁束量子集積回路装置。
  2. 　前記超電導単一磁束量子集積回路を複数の機能回路ブロックに分割し、前記各機能回路ブロック毎に前記直流バイアス電源線と前記バイアス引き抜き電源線を設け、
    　前記バイアス引き抜き電源線は前記機能回路ブロックの周辺で複数の０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体を介して前記超電導単一磁束量子集積回路チップのグランド面に接続することを特徴とする請求項１に記載の超電導単一磁束量子集積回路装置。
  3. 　前記直流バイアス電源線と前記バイアス引き抜き電源線とを、前記超電導単一磁束量子集積回路或いは前記機能回路ブロックの周辺のグランド面に実質的に電流が流れないようにレイアウトしたことを特徴とした請求項２に記載の超電導単一磁束量子集積回路装置。
  4. 　前記薄膜抵抗からなる複数の抵抗体を前記機能回路ブロックの周囲に並列接続状態で配置し、前記並列接続された抵抗体の抵抗値の比によって前記グランド面からのバイアス電流の引き抜きの経路と割合を制御することを特徴とする請求項２に記載の超電導単一磁束量子集積回路装置。
  5. 　前記薄膜抵抗からなる複数の抵抗体を、前記機能回路ブロックの安定動作に応じて前記機能回路ブロックの周辺の１辺乃至４辺のいずれかに配置したことを特徴とする請求項２に記載の超電導単一磁束量子集積回路装置。
  6. 　前記超電導単一磁束量子集積回路チップの外部回路との接続のためのパッドから前記機能回路ブロックまでのメインの直流バイアス電源線を複数の０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体を前記機能回路ブロックに並列接続することにより分岐して接続し、前記並列接続された抵抗体の抵抗値の比によって各直流バイアス電流供給箇所からのバイアス電流の供給の割合を制御することを特徴とする請求項２に記載の超電導単一磁束量子集積回路装置。
  7. 　前記０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体が、Ｍｏ、Ｔｉ、Ａｕ或いは金合金のいずれかからなることを特徴とする請求項１に記載の超電導単一磁束量子集積回路装置。
  8. 　前記０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体が、前記超電導単一磁束量子集積回路の動作温度において０．１ミリオーム乃至１オームの抵抗値を有することを特徴とする請求項１に記載の超電導単一磁束量子集積回路装置。
  9. 　前記超電導単一磁束量子集積回路チップの外部回路との接続用のパッドから前記超電導単一磁束量子集積回路或いは機能回路ブロックへの前記直流バイアス電源線と前記バイアス引き抜き電源線を互いに上下或いは隣接して設けたことを特徴とする請求項２に記載の超電導単一磁束量子集積回路装置。
  10. 　超電導単一磁束集積回路チップのメインの超電導グランド面と、
    　前記メインの超電導グランド面から分離したローカルな超電導グランド面と、
    　前記ローカルなグランド面上に形成された超電導単一磁束集積回路と、
    　前記メインの超電導グランド面と前記ローカルな超電導グランド面との間に接続されたトータルの抵抗値が１μΩ乃至０．１Ωの薄膜抵抗体と
    　前記超電導単一磁束集積回路に直流バイアスを供給するバイアス電源線とを
    有することを特徴とする超電導単一磁束量子集積回路装置。
  11. 　前記超電導単一磁束集積回路を複数の小規模な機能回路ブロックに分割し、前記ローカルな超電導グランド面を前記分割した機能回路ブロックごとに対応するようにサブ超電導グランド面に分割し、且つ、分割した各サブ超電導グランド面と前記メインの超電導グランド面との間に前記薄膜抵抗体を接続するとともに、前記各機能回路ブロック毎にバイアス電源線から直流バイアス電流を供給することを特徴とする請求項１０に記載の超電導単一磁束量子集積回路装置。
  12. 　前記薄膜抵抗体を前記超電導単一磁束集積回路と外部との間或いは前記分割した機能回路ブロック同士の間に単一磁束量子パルスを伝達する受動的なマイクロストリップライン或いはストリップラインのいずれかを設け、前記薄膜抵抗体を前記マイクロストリップライン或いはストリップラインの擬似的グランド面とすることを特徴とする請求項１０に記載の超電導単一磁束量子集積回路装置。
  13. 　前記超電導単一磁束集積回路に供給したバイアス電流による前記ローカルな超電導グランド面と前記メインの超電導グランド面の電位差が、単一磁束量子パルスの電圧振幅レベルに比べて十分小さいことを特徴とする請求項１０に記載の超電導単一磁束量子集積回路装置。
  14. 　前記薄膜抵抗体を前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックの周囲に並列に配置し、前記並列に配置された薄膜抵抗体の抵抗値の比によって前記バイアス電流の引き抜き経路と割合を制御することを特徴とする請求項１０に記載の超電導単一磁束量子集積回路装置。
  15. 　前記薄膜抵抗体を、回路動作の安定化に応じて前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックの周囲の１辺乃至４辺全辺のいずれかに選択して配置したことを特徴とする請求項１０に記載の超電導単一磁束量子集積回路装置。
  16. 　前記超電導単一磁束集積回路チップの外部回路との接続のためのパッドから前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックまでのメインのバイアス電源線を、前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックの近傍で複数のサブバイアス電源線に分岐するとともに、前記分岐したサブバイアス電源線と前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックとをトータルの抵抗値が１ｍΩ乃至０．１Ωの薄膜抵抗体で並列的に接続し、前記並列的に接続された薄膜抵抗体の抵抗値の比にバイアス電流の供給経路と割合を制御することを特徴とする請求項１０に記載の超電導単一磁束量子集積回路装置。
  17. 　前記薄膜抵抗体が、Ｍｏ、Ｔｉ、Ａｕ或いは金合金のいずれかからなることを特徴とする請求項１０に記載の超電導単一磁束量子集積回路装置。
  18. 　前記薄膜抵抗体が、前記超電導単一磁束量子集積回路の動作温度においてトータルの抵抗値が１μΩ乃至０．１Ωの導電性部材からなることを特徴とする請求項１０に記載の超電導単一磁束量子集積回路装置。
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