WO2012162943A1 - 鳍式场效应晶体管的制造方法 - Google Patents

鳍式场效应晶体管的制造方法 Download PDF

Info

Publication number
WO2012162943A1
WO2012162943A1 PCT/CN2011/078196 CN2011078196W WO2012162943A1 WO 2012162943 A1 WO2012162943 A1 WO 2012162943A1 CN 2011078196 W CN2011078196 W CN 2011078196W WO 2012162943 A1 WO2012162943 A1 WO 2012162943A1
Authority
WO
WIPO (PCT)
Prior art keywords
fin
dielectric layer
layer
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2011/078196
Other languages
English (en)
French (fr)
Inventor
梁擎擎
朱慧珑
钟汇才
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to US13/375,976 priority Critical patent/US8481379B2/en
Publication of WO2012162943A1 publication Critical patent/WO2012162943A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]

Definitions

  • the present invention relates to semiconductor fabrication techniques, and more particularly to a method of fabricating a fin field effect transistor. Background technique
  • FIG. 1 is a schematic structural diagram of a currently proposed Fin-FET, including: a fin 100, a gate 102 on the upper surface and the side of the fin, and source and drain regions 104 at both ends of the fin.
  • Fin-FETs have the advantage of increasing the drive current without occupying more area, making them a powerful competitor for next-generation VLSI technology. Since the Fin-FET device is a three-dimensional device structure, some new stress introduction forms are required compared to the conventional planar process. Therefore, it is necessary to propose a method of manufacturing a fin field effect transistor, which can improve the stress effect of the device and further improve the performance of the device. Summary of the invention
  • Embodiments of the present invention provide a method for fabricating a fin field effect transistor, which optimizes the stress effect of the active region and improves the performance of the device.
  • the embodiment of the present invention provides the following technical solutions:
  • a method of manufacturing a fin field effect transistor comprising:
  • Filling the gate opening forms a gate that covers the fin.
  • the step of forming the source and drain regions is: filling the source and drain windows by epitaxial growth to form source and drain regions together with the fins on both sides of the dummy gate.
  • the method further includes the step of: forming a sidewall spacer on a sidewall of the dummy gate strip.
  • the edge of the gate is not in line with the edge of the source and drain regions.
  • the cover layer comprises a second dielectric layer and a third dielectric layer thereon, and the second dielectric layer and the third dielectric layer are made of different dielectric materials.
  • the third dielectric layer, the second dielectric layer, and the sidewall spacers are different from each other.
  • the method further includes the steps of: forming a cap layer on the fin; the following steps are: forming a dummy grid across the fin on the first dielectric layer and the cap layer, and Forming a cover layer on the first dielectric layer and the cap layer outside the grid strip, the upper surface of the cover layer being in the same plane as the upper surface of the dummy grid strip;
  • the first dielectric layer, the cover layer and the cap layer on both sides of the dummy gate strip are removed to form a source/drain window.
  • an upper surface of the first dielectric layer is flush with an upper surface of the fin.
  • a fin field effect transistor and a method of fabricating the same after forming a fin, forming a dummy gate across the fin on the fin, forming a source and drain in the cover layer on both sides of the dummy gate and the first dielectric layer a window, the source/drain window is on both sides of the fin covered by the dummy gate strip and is a window region surrounded by the surrounding cover layer and the first dielectric layer or the like.
  • the source and drain regions are passed through the source and drain regions.
  • FIG. 1 is a schematic structural view of a fin field effect transistor in the prior art
  • FIG. 2 is a flow chart of a method for fabricating a fin field effect transistor according to an embodiment of the present invention
  • 3 to 26 are cross-sectional views showing a method of fabricating a fin field effect transistor according to an embodiment of the present invention, including a top view and a top view AA, a view, a BB, a view, and a CC, a view. detailed description
  • the present invention provides a method of fabricating a fin field effect transistor, with reference to FIG. 2, which illustrates the fabrication of the fin field effect transistor of the present invention. Flowchart of the method, the manufacturing method of the present invention will be described in detail below with reference to Figs. The method illustrated in the examples is a preferred embodiment for the purpose of illustrating and understanding the invention.
  • step S01 a village bottom 200 is provided.
  • the village bottom is a SOI village bottom 200
  • the SOI village bottom 200 includes a back village bottom 200a, a buried oxygen layer 200b, and a top layer silicon 200c.
  • the substrate may also be other sub-bottom structures including a semiconductor layer and an insulating layer.
  • a fin 202 is formed in the village bottom 200, and a first dielectric layer 206 is formed on a substrate outside the fin 202, with reference to FIG. 4 (top view) and FIG. 5 (AA of FIG. 4, View).
  • a cap layer 204 may be formed on the top layer silicon 200c, and then the cap layer 204 may be patterned, and the cap layer 204 is used as a hard mask, and an etching technique such as RIE (Reactive Ion Etching) method is utilized.
  • the top layer silicon 200c is etched to form the fins 202 in the top layer silicon 200c.
  • the cap layer 204 may be further removed, or the cap layer 204 may be left to protect the fins from other processes in subsequent processes.
  • a dielectric material such as SiO 2 is deposited and planarized, such as CMP (Chemical Mechanical Polishing), to form a first dielectric layer 206 on the substrate 200b outside the fin 202, in this embodiment,
  • the upper surface of the first dielectric layer is flush with the upper surface of the fin. In other embodiments, the upper surface of the first dielectric layer and the upper surface of the fin may not be flush.
  • step S03 dummy gates 208 are formed across the fins 202 on the first dielectric layer 206 and the fins 202, and a cap layer is formed on the first dielectric layer 206 and the fins 202 outside the dummy gates 208.
  • the upper surface of the cover layer 215 is in the same plane as the upper surface of the dummy grid 208, refer to FIG. 6 (top view), FIG. 7 (AA of FIG. 6 to the view), and FIG. 8 (BB of FIG. 6). View).
  • a dummy gate strip such as polysilicon or other suitable material, is deposited over the device and patterned to form a dummy gate 208 across the fin 202, and then preferably, may be in a dummy gate
  • the sidewalls form side walls, and sidewalls 210 are formed on the sidewalls of the dummy gates 208 by depositing sidewalls, such as Si3N4 or other suitable material, and etching.
  • the dummy gate strip 208 and the sidewall spacers 210 can serve as a mask pattern layer in a subsequent process, and facilitate subsequent processes.
  • the sidewall spacers can further improve precise alignment of source and drain regions and gate electrodes in subsequent processes.
  • the cover layer 215 is formed, and the cover layer may be a one-layer or multi-layer structure.
  • the cover layer 215 is preferably a two-layer structure including the second dielectric layer 212 and the third dielectric layer 214, preferably The third dielectric layer 214 and the second dielectric layer 212 are made of mutually different dielectric materials, or are convenient for self-alignment to form source and drain regions and gates, and a tube process.
  • the second dielectric layer 212 such as SiO 2
  • the third dielectric layer 214 such as a high-k dielectric material (such as HfO 2 )
  • CMP Chemical Mechanical Polishing
  • the dummy gate 208 is used as a stop layer.
  • a cap layer 215 is formed over 202, or, in embodiments where the cap layer is not removed, a dummy grid 208 across the fins is formed on the first dielectric 206 layer and cap layer 204, and in the dummy grid strip 208 A cover layer 215 is formed on the first dielectric layer 206 and the cap layer 204, and the upper surface of the cover layer 215 is in the same plane as the upper surface of the dummy gate 208.
  • step S04 the partial cover layers 212, 214 and the first dielectric layer on both sides of the dummy gate strip 208 are removed.
  • the source and drain window 216 includes fins 202 on both sides of the dummy gate 208, Refer to Figure 9 (top view), Figure 10 (AA of Figure 9, perspective view), Figure 11 (BB of Figure 9 to the view), and Figure 12 (CC of Figure 9, view of the view).
  • the partial capping layers 212, 214 and the first dielectric layer 206 on both sides of the dummy gate strip 208 may be removed by etching techniques, such as RIE, and stopped on the fins 202 to sufficiently expose the fins 202 on both sides of the dummy gate strip 208. Thus, a source/drain window 216 is formed.
  • the cap layer 204 on the fins 202 on both sides of the dummy grid strip 208 may be further removed to sufficiently expose the fins 202 on either side of the dummy grid strip 208.
  • the source/drain window 216 is located on both sides of the fin 202 under the dummy gate 208.
  • the fin 202 under the dummy gate 208 is a substrate on which a gate is to be formed, and the source/drain windows 216 on both sides thereof are a window region surrounded by surrounding cover layers 212, 214 and first dielectric layer 206 or the like, in which source and drain regions are formed in the source/drain window, stress is generated due to lattice mismatch during formation, and due to the first dielectric layer
  • the limiting action of the source/drain window causes the source and drain region stress to be applied in the channel, thereby increasing the mobility of the device, thereby improving the performance of the device.
  • the source and drain windows 216 and the fins 202 on both sides of the dummy gate 208 are filled. - forming the source and drain regions 218, referring to FIG. 13 (top view), FIG. 14 (AA of FIG. 13, view), FIG. 15 (BB of FIG. 13), and FIG. 16 (CC of FIG. 13) .
  • the source/drain window 216 may be filled by epitaxially growing an epitaxial layer on the fins 202 on both sides of the dummy gate 208 by epitaxial growth (epi), for example, SiC for the NFET and SiGe for the PFET. And performing the CMP, the dummy gate 208 is used as the stop layer, and the epitaxial layer forms the source and drain regions 218 together with the fins 202 on both sides of the dummy gate 208.
  • the epitaxial layer will be directed to the dummy gate 208
  • the fins 202 on both sides are diffused, so that some or all of the fins 202 on both sides of the dummy grid 208 are transformed into an outer portion.
  • the material of the stretched layer (shown as a complete conversion to the epitaxial layer material).
  • the source and drain regions 218 may also be formed by other suitable methods.
  • the source and drain regions formed in the source/drain window are the source and drain regions of the final device, and the stress generated during the formation process is applied to the channel due to the limitation of the source/drain window of the first dielectric layer, thereby improving the performance of the device.
  • the partial dummy gate 208 is removed, and the first dielectric layer under the dummy gate 208 is removed.
  • the gate opening 220 includes a fin 202 under the dummy gate 208, referring to FIG. 17 (top view), FIG. 18 (AA of FIG. 17, view), FIG. 19 (FIG. 17 BB, to the view) and Figure 20 ( Figure 17, CC, to the view).
  • the dummy gate strip 208 may be removed by wet or dry etching techniques, and the first dielectric layer 206 under the dummy gate strip 208 may be further removed to fully expose the fins 202 or the cap layer 204 under the dummy gate strip 208 to form a gate region.
  • the opening 220 preferably, in the direction along the fin 202, the edge of the gate opening 220 formed is not in line with the edge of the source and drain region 218, thus causing the edge of the subsequently formed gate and source and drain regions Not in a straight line for precise alignment in subsequent contact plug processes.
  • the gate opening 220 is filled to form a gate covering the fin 202, referring to FIG. 21 (top view), FIG. 22 (AA' view of FIG. 21), and FIG. 23 (BB' direction of FIG. 21). View) wherein the gate 230 includes a gate dielectric layer 222 and a gate electrode 224.
  • the gate dielectric layer 222 covering the fins 202 in the gate opening 220 may be first formed, that is, the gate dielectric layer 222 covers the sidewalls and the top of the fins in the gate opening, the gate dielectric layer 222 can be a one- or multi-layer structure.
  • the gate dielectric layer 222 can be a high-k dielectric material (eg, a material having a high dielectric constant compared to silicon oxide) or other gate dielectric.
  • the gate dielectric layer 222 can include an interfacial layer and a high-k dielectric material.
  • the interface layer may be silicon oxide, silicon nitride, silicon oxynitride or other materials, high-k dielectric materials such as germanium-based oxides, HF02, HfSiO, HfSiON, HfTaO, HfTiO, etc., here only for example, The invention is not limited to this.
  • the gate electrode 224 may be a one-layer or multi-layer structure.
  • the gate electrode may include a metal gate electrode or polysilicon.
  • the gate electrode may include: Ti, TiAlx, TiN, TaNx, ⁇ , TiCx, TaCx, HfCx, Ru, TaNx, TiAlN, WCN, MoAlN, RuOx, polysilicon or other suitable materials, or combinations thereof.
  • the gate electrode 224 is a layer structure, which is a metal gate 224.
  • the metal gate can be deposited, for example, the NFET is TiN, the PFET is TiCx, the gate opening is filled, and then CMP is performed.
  • a gate 230 covering the fin 202 is formed in the gate opening 220, that is, the gate is formed on a sidewall and a top of the fin, wherein the gate 230 includes a gate dielectric layer 222 and a metal gate 224, where
  • the upper surface of the gate 230 homologous drain region 218 is on the same plane, and the alignment of the contact plug is more easily performed during the subsequent process, so that the alignment is more accurate.
  • the upper surfaces of the gate homologous drain regions may not be on the same plane.
  • the structure and material of the gate are merely examples, and the present invention is not limited thereto. Thus, a fin field effect transistor device having a more optimized stress is formed, and then, subsequent steps are performed as needed, such as forming a contact plug or the like.
  • a contact plug 238 is formed on the gate 230 and the source/drain region 218, with reference to FIG. 24 (top view), FIG. 25 (AA' view of FIG. 24), and FIG. 26 (BB's view of FIG. 24). ).
  • the remaining portion of the dummy gate strip is removed, and the fourth dielectric layer 236 is deposited and planarized, and the fourth dielectric layer 236 is filled to remove the remaining dummy gate.
  • a portion of the strip and serves as an interlayer dielectric layer forming a contact plug.
  • the fourth dielectric layer 236 is etched to form a contact hole on the gate 230 and the source/drain region 218, and then a metal material such as W or the like is filled to form the contact plug 238.
  • the gate 230 and the source and drain regions 218 are on one plane, and the gate and source and drain regions are unequal to the high fin device, making alignment easier and easier to align.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供了一种鳍式场效应晶体管的制造方法，包括提供衬底；在所述衬底内形成鳍，在鳍上形成横跨鳍的伪栅条，在伪栅条两侧的覆盖层和第一介质层内形成源漏窗口，该源漏窗口在被伪栅条覆盖的鳍的两侧并为被周围的覆盖层和第一介质层包围，在该源漏窗口内形成源漏区时，由于源漏区形成过程中晶格不匹配产生应力，该应力受到第一介质层的限制作用而被施加在沟道中，从而提高了器件的迁移率并改善了器件的性能。

Description

鳍式场效应晶体管的制造方法
本申请要求于 2011 年 5 月 31 日提交中国专利局、 申请号为 201110144894.8、 发明名称为"鳍式场效应晶体管的制造方法"的中国专利申请 的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体制造技术， 更具体地说， 涉及一种鳍式场效应晶体管的 制造方法。 背景技术
随着半导体器件的高度集成， MOSFET沟道长度不断缩短， 一系列在 MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能 的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能， 如造成栅极阈值电压下降、 功耗增加以及信噪比下降等问题。 为了控制短沟道效应，对传统晶体管器件的某些方面采取了一些改进，但 随着沟道尺寸的不断缩短， 这些改进都不能解决愈发显著的短沟道效应。 因此， 为了解决短沟道效应的问题， 提出了鳍式场效应晶体管（Fin-FET ) 的立体器件结构， Fin-FET是具有鳍型沟道结构的晶体管， 它利用薄鳍的几个 表面作为沟道，可以增大工作电流，从而可以防止传统晶体管中的短沟道效应。 参考图 1 , 图 1为当前提出的 Fin-FET的结构示意图， 包括： 鳍 100, 鳍上表 面及侧面的栅极 102 , 以及鳍两端的源漏区 104。 Fin-FET具有增加驱动电流的 优点， 而且又不会占据较多的面积，是下一代超大规模集成电路技术的有力竟 争者。 由于 Fin-FET器件是立体器件结构， 和传统平面工艺相比， 需要一些新 的应力引入形式。 因此，有必要提出一种鳍式场效应晶体管的制造方法， 能够提高器件的应 力作用， 进一步改善器件的性能。 发明内容
本发明实施例提供了一种鳍式场效应晶体管的制造方法，优化了有源区的 应力作用， 提高器件的性能。
为实现上述目的， 本发明实施例提供了如下技术方案：
一种鳍式场效应晶体管的制造方法， 包括：
提供村底；
在所述村底上形成鳍， 以及在所述鳍之外的村底上形成第一介质层； 在所述第一介质层和鳍上形成横跨所述鳍的伪栅条，以及在伪栅条之外的 第一介质层和鳍上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一 平面；
去除伪栅条两侧的部分覆盖层和第一介质层， 以形成源漏窗口， 所述源漏 窗口内包括伪栅条两侧的鳍；
填充所述源漏窗口， 以与伪栅条两侧的鳍一同形成源漏区；
去除部分伪栅条及伪栅条下的第一介质层， 以形成栅区开口，所述栅区开 口包括伪栅条下的鳍；
填充所述栅区开口形成覆盖所述鳍的栅极。
可选地，形成源漏区的步骤为：通过外延生长的方法，填充所述源漏窗口， 以与伪栅条两侧的鳍一同形成源漏区。 可选地， 形成伪栅条时， 还包括步骤： 在伪栅条的侧壁形成侧墙。
可选地，在沿鳍的方向上， 所述栅极的边沿与所述源漏区的边沿不在一条 直线上。
可选地， 所述覆盖层包括第二介质层和其上的第三介质层， 第二介质层和 第三介质层采用不同的介质材料。
可选地， 所述第三介质层、 第二介质层及侧墙采用互不相同的介质材料。 可选地， 在形成鳍时， 还包括步骤： 在鳍上形成帽层； 之后的步骤为： 在所述第一介质层和帽层上形成横跨所述鳍的伪栅条，以及在伪栅条之外 的第一介质层和帽层上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在 同一平面；
去除伪栅条两侧的第一介质层、 覆盖层及帽层， 以形成源漏窗口。
可选地， 所述第一介质层的上表面与鳍的上表面齐平。
与现有技术相比， 上述技术方案具有以下优点：
本发明实施例的鳍式场效应晶体管及其制造方法，在形成鳍后，在鳍上形 成横跨鳍的伪栅条，在伪栅条两侧的覆盖层和第一介质层内形成源漏窗口， 该 源漏窗口在被伪栅条覆盖的鳍的两侧并为由周围的覆盖层和第一介质层等包 围的窗口区域，在该源漏窗口内形成源漏区时，通过源漏区形成的过程中晶格 不匹配产生应力，并由于第一介质层的源漏窗口的限制作用使源漏区应力施加 在沟道中， 从而提高器件的迁移率， 进而改善器件的性能。 附图说明 通过附图所示， 本发明的上述及其它目的、 特征和优势将更加清晰。 在全 部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘 制附图， 重点在于示出本发明的主旨。
图 1为现有技术中鳍式场效应晶体管的结构示意图；
图 2为本发明实施例的鳍式场效应晶体管制造方法的流程图；
图 3-图 26为本发明实施例公开的鳍式场效应晶体管制造方法的剖面图， 其中包括俯视图以及俯视图的 AA，向视图、 BB，向视图和 CC，向视图。 具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂， 下面结合附图对 本发明的具体实施方式做详细的说明。 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明 还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不 违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例 的限制。 其次， 本发明结合示意图进行详细描述， 在详述本发明实施例时， 为便于 说明，表示器件结构的剖面图会不依一般比例作局部放大， 而且所述示意图只 是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、 宽度及深度的三维空间尺寸。 为了解决鳍式场效应晶体管制造中接触塞对准不精确的问题，本发明提供 了一种鳍式场效应晶体管的制造方法， 参考图 2, 图 2示出了本发明鳍式场效 应晶体管制造方法的流程图， 以下结合图 3-图 26对本发明的制造方法进行详 细说明， 实施例中例举的方法为优选方案， 是为了更好的说明和理解本发明， 而不是限制本发明。
在步骤 S01 , 提供村底 200。
如图 3所示， 在本实施例中， 所述村底为 SOI村底 200, SOI村底 200包 括背村底 200a、 埋氧层 200b和顶层硅 200c。 在其他实施例中， 所述村底还可 以为包括半导体层和绝缘层的其他村底结构。
在步骤 S02, 在所述村底 200内形成鳍 202, 以及在所述鳍 202之外的村 底上形成第一介质层 206, 参考图 4 (俯视图）和图 5 (图 4的 AA，向视图） 。
具体地， 首先， 可以在顶层硅 200c上形成帽层 204, 而后图形化所述帽 层 204, 并以帽层 204为硬掩膜， 利用刻蚀技术， 例如 RIE (反应离子刻蚀） 的方法， 刻蚀顶层硅 200c, 从而在顶层硅 200c内形成鳍 202, 可选地， 可以 进一步去除帽层 204, 或者保留帽层 204, 以保护鳍在后续工艺中不受其他工 艺的影响。 而后， 淀积介质材料， 例如 Si02, 并进行平坦化， 例如 CMP (化 学机械研磨 ) , 从而在所述鳍 202之外的村底 200b上形成第一介质层 206, 在此实施例中，所述第一介质层的上表面与鳍的上表面齐平。在其他实施例中， 所述第一介质层的上表面与鳍的上表面可以不齐平。
在步骤 S03,在所述第一介质层 206和鳍 202上形成横跨所述鳍 202的伪 栅条 208 ,以及在伪栅条 208之外的第一介质层 206和鳍 202上形成覆盖层 215 , 所述覆盖层 215上表面与所述伪栅条 208上表面在同一平面， 参考图 6 (俯视 图） 、 图 7 (图 6的 AA，向视图） 、 图 8 (图 6的 BB，向视图） 。 具体地，首先，在上述器件上淀积伪栅条，例如多晶硅或其他合适的材料， 并进行图案化， 形成横跨所述鳍 202的伪栅条 208, 而后， 优选地， 可以在伪 栅条侧壁形成侧墙， 通过淀积侧墙， 例如 Si3N4 或其他合适材料， 并进行刻 蚀在伪栅条 208的侧壁上形成侧墙 210。 所述伪栅条 208和侧墙 210可以作为 后续工艺中的掩膜图案层， 以及便于后续工艺， 所述侧墙可以进一步提高后续 工艺中源漏区及栅极的精确对准。 而后， 形成覆盖层 215, 所述覆盖层可以为一层或多层结构， 在本实施例 中，优选覆盖层 215为包括第二介质层 212和第三介质层 214的两层结构，优 选地， 所述第三介质层 214、 第二介质层 212采用互不相同的介质材料， 或者 方便于后续工艺自对准形成源漏区及栅极， 筒化工艺。 在本实施例中， 可以通 过淀积第二介质层 212, 例如 Si02 , 以及第三介质层 214, 例如高 k介质材 料（如 Hf02 ) , 而后， 进行平坦化， 例如 CMP (化学机械研磨） 的方法， 以伪栅条 208为停止层。 从而，在去除帽层的实施例中，在伪栅条 208之外的第一介质层 206和鳍
202上形成覆盖层 215,或者，在未去除帽层的实施例中，在所述第一介质 206 层和帽层 204上形成横跨所述鳍的伪栅条 208, 以及在伪栅条 208之外的第一 介质层 206和帽层 204上形成覆盖层 215, 所述覆盖层 215上表面与所述伪栅 条 208上表面在同一平面。 在步骤 S04, 去除伪栅条 208两侧的部分覆盖层 212、 214及第一介质层
206,以形成源漏窗口 216,所述源漏窗口 216内包括伪栅条 208两侧的鳍 202, 参考图 9 (俯视图） 、 图 10 (图 9的 AA，向视图） 、 图 11 (图 9的 BB，向视 图）和图 12 (图 9的 CC，向视图 ) 。
可以利用刻蚀技术，例如 RIE的方法，去除伪栅条 208两侧的部分覆盖层 212、 214及第一介质层 206, 并停止在鳍 202上， 充分暴露伪栅条 208两侧的 鳍 202, 从而形成源漏窗口 216。
在未去除帽层 204的实施例中， 可以进一步的去除伪栅条 208两侧的鳍 202上的帽层 204 , 以充分暴露伪栅条 208两侧的鳍 202。 在本发明中， 所述源漏窗口 216位于伪栅条 208下的鳍 202的两侧， 该伪 栅条 208下的鳍 202为将要形成栅极的基底，其两侧的源漏窗口 216为由周围 的覆盖层 212、 214和第一介质层 206等包围的窗口区域， 在该源漏窗口内形 成源漏区时， 形成的过程中由于晶格不匹配产生应力， 并由于第一介质层的源 漏窗口的限制作用使源漏区应力施加在沟道中，从而提高器件的迁移率， 进而 改善器件的性能 在步骤 S05, 填充所述源漏窗口 216与伪栅条 208两侧的鳍 202—同形成 源漏区 218, 参考图 13 (俯视图） 、 图 14 (图 13的 AA，向视图） 、 图 15 (图 13的 BB，向视图）和图 16 (图 13的 CC，向视图） 。
本实施例中， 可以通过外延生长（epi ) 的方法， 在伪栅条 208 两侧的鳍 202上外延生长外延层来填充所述源漏窗口 216, 例如， 对于 NFET为 SiC, 对于 PFET为 SiGe, 并进行 CMP, 以伪栅条 208为停止层， 该外延层同伪栅 条 208两侧的鳍 202—同形成源漏区 218, 在本实施例中， 由于外延层会向伪 栅条 208两侧的鳍 202扩散，使伪栅条 208两侧的鳍 202部分或全部转变为外 延层的材料（图示为全部转变为外延层材料）。 在其他实施例中， 还可以采用 其他合适的方法形成该源漏区 218。 该源漏窗口中形成的源漏区即为最终器件 的源漏区，由于第一介质层的源漏窗口的限制作用使形成过程中的产生的应力 施加在沟道中， 从而改善器件的性能。 在步骤 S06, 去除部分伪栅条 208, 以及去除伪栅条 208下的第一介质层
206, 以形成栅区开口 220, 所述栅区开口 220包括伪栅条 208下的鳍 202, 参 考图 17 (俯视图） 、 图 18 (图 17的 AA，向视图） 、 图 19 (图 17的 BB，向视 图）和图 20 (图 17的 CC，向视图 ) 。
可以通过湿法或干法刻蚀技术， 去除伪栅条 208 , 以及进一步去除伪栅条 208下的第一介质层 206, 充分暴露伪栅条 208下面的鳍 202或帽层 204, 形 成栅区开口 220, 优选地， 在沿鳍 202的方向上， 形成的栅极开口 220的边沿 与所述源漏区 218的边沿不在一条直线上， 这样，使后续形成的栅极和源漏区 的边沿不在一条直线上， 便于后续接触塞工艺中的精确对准。
在步骤 S07, 填满所述栅区开口 220形成覆盖所述鳍 202的栅极， 参考图 21 (俯视图） 、 图 22 (图 21的 AA'向视图）和图 23 (图 21的 BB'向视图） ， 其中栅极 230包括栅介质层 222和栅电极 224。 具体地，可以首先形成覆盖所述栅区开口 220中的鳍 202的栅介质层 222, 即所述栅介质层 222覆盖所述栅区开口中的鳍的侧壁以及顶部，所述栅介质层 222可以为一层或多层结构， 一层结构的一些实施例中， 栅介质层 222可以为 高 k介质材料（例如， 和氧化硅相比， 具有高介电常数的材料）或其他栅介质 材料， 多层结构的一些实施例中，栅介质层 222可以包括界面层和高 k介质材 料， 所述界面层可以为氧化硅、 氮化硅、 氮氧化硅或其他材料， 高 k介质材料 例如铪基氧化物， HF02、 HfSiO、 HfSiON、 HfTaO、 HfTiO 等， 此处仅为示 例， 本发明不限于此。
而后在栅介质层 222上形成栅电极 224, 所述栅电极 224可以为一层或多 层结构， 栅电极可以包括金属栅电极或多晶硅， 例如可以包括： Ti、 TiAlx、 TiN、 TaNx、 匪、 TiCx、 TaCx、 HfCx 、 Ru、 TaNx、 TiAlN、 WCN、 MoAlN、 RuOx 、 多晶硅或其他合适的材料， 或他们的组合。 在本实施例中， 所述栅电 极 224为一层结构， 为金属栅 224, 可以通过淀积金属栅， 例如 NFET为 TiN, PFET为 TiCx , 填满所述栅区开口， 而后进行 CMP, 从而在栅区开口 220中 形成覆盖所述鳍 202的栅极 230, 即在所述鳍的侧壁及顶部上形成所述栅极， 其中栅极 230包括栅介质层 222和金属栅 224, 在此实施例中， 所述栅极 230 同源漏区 218的上表面在同一平面，在进行后续工艺时， 更容易进行接触塞的 对准， 使对准更精确。 在其他实施例中， 所述栅极同源漏区的上表面可以不在 同一个平面上。 此处， 栅极的结构和材料仅为示例， 本发明并不限于此。 至此， 形成了具有更优化应力作用的鳍式场效应晶体管器件， 而后， 根据 需要， 完成后续步骤， 例如形成接触塞等后续加工工艺。
在步骤 S08, 在所述栅极 230及源漏区 218上形成接触塞 238, 参考图 24 (俯视图） 、 图 25 (图 24的 AA'向视图）和图 26 (图 24的 BB'向视图） 。 具体地， 在本实施例中， 可以通过， 首先， 去除剩余部分的伪栅条， 并淀 积第四介质层 236, 并进行平坦化， 该第四介质层 236填满去除掉了剩余伪栅 条的部分， 并作为形成接触塞的层间介质层。 而后， 刻蚀所述第四介质层 236在栅极 230和源漏区 218上形成接触孔， 而后， 填充金属材料， 例如 W等， 从而形成接触塞 238。 在此实施例中， 栅 极 230和源漏区 218在一个平面上，相比较栅极和源漏区不等高鳍式器件， 更 容易对准， 更易对准。
以上对本发明的鳍式场效应晶体管的制造方法进行了详细的描述， 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。 虽然本发明已以较佳实施例披露如上， 然而并非用以限定本发明。任何熟 悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭 示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为 等同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本发 明的技术实质对以上实施例所做的任何筒单修改、等同变化及修饰， 均仍属于 本发明技术方案保护的范围内。

Claims

权 利 要 求
1、 一种鳍式场效应晶体管的制造方法， 其特征在于， 包括： 提供村底；
在所述村底上形成鳍， 以及在所述鳍之外的村底上形成第一介质层； 在所述第一介质层和鳍上形成横跨所述鳍的伪栅条，以及在伪栅条之外的 第一介质层和鳍上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一 平面；
去除伪栅条两侧的部分覆盖层和第一介质层， 以形成源漏窗口， 所述源漏 窗口内包括伪栅条两侧的鳍；
填充所述源漏窗口， 以与伪栅条两侧的鳍一同形成源漏区；
去除部分伪栅条及伪栅条下的第一介质层， 以形成栅区开口，所述栅区开 口包括伪栅条下的鳍；
填充所述栅区开口形成覆盖所述鳍的栅极。
2、 根据权利要求 1所述的方法， 其特征在于， 形成源漏区的步骤为： 通 过外延生长的方法，填充所述源漏窗口，以与伪栅条两侧的鳍一同形成源漏区。
3、 根据权利要求 1所述的方法， 其特征在于， 形成伪栅条时， 还包括步 骤： 在伪栅条的侧壁形成侧墙。
4、 根据权利要求 1所述的方法， 其特征在于， 在沿鳍的方向上， 所述栅 极的边沿与所述源漏区的边沿不在一条直线上。
5、 根据权利要求 1-4中任一项所述的方法， 其特征在于， 所述覆盖层包 括第二介质层和其上的第三介质层，第二介质层和第三介质层采用不同的介质 材料。
6、 根据权利要求 5所述的方法， 其特征在于， 所述第三介质层、 第二介 质层及侧墙采用互不相同的介质材料。
7、 根据权利要求 1-4中任一项所述的方法， 其特征在于， 在形成鳍时， 还包括步骤： 在鳍上形成帽层； 之后的步骤为： 在所述第一介质层和帽层上形成横跨所述鳍的伪栅条，以及在伪栅条之外 的第一介质层和帽层上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在 同一平面； 去除伪栅条两侧的第一介质层、 覆盖层及帽层， 以形成源漏窗口。
8、 根据权利要求 1-4中任一项所述的方法， 其特征在于， 所述第一介质 层的上表面与鳍的上表面齐平。
PCT/CN2011/078196 2011-05-31 2011-08-10 鳍式场效应晶体管的制造方法 Ceased WO2012162943A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/375,976 US8481379B2 (en) 2011-05-31 2011-08-10 Method for manufacturing fin field-effect transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201110144894.8 2011-05-31
CN201110144894.8A CN102810476B (zh) 2011-05-31 2011-05-31 鳍式场效应晶体管的制造方法

Publications (1)

Publication Number Publication Date
WO2012162943A1 true WO2012162943A1 (zh) 2012-12-06

Family

ID=47234156

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2011/078196 Ceased WO2012162943A1 (zh) 2011-05-31 2011-08-10 鳍式场效应晶体管的制造方法

Country Status (3)

Country Link
US (1) US8481379B2 (zh)
CN (1) CN102810476B (zh)
WO (1) WO2012162943A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014374B2 (en) 2013-12-18 2018-07-03 Intel Corporation Planar heterogeneous device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652891B1 (en) * 2012-07-25 2014-02-18 The Institute of Microelectronics Chinese Academy of Science Semiconductor device and method of manufacturing the same
US8841188B2 (en) * 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
US9634000B2 (en) * 2013-03-14 2017-04-25 International Business Machines Corporation Partially isolated fin-shaped field effect transistors
CN104112667B (zh) * 2013-04-22 2019-01-18 中国科学院微电子研究所 半导体器件及其制造方法
CN103295889B (zh) * 2013-05-28 2016-03-02 上海华力微电子有限公司 在鳍形有源区上制备高k金属栅的方法
US9040380B2 (en) * 2013-09-11 2015-05-26 GlobalFoundries, Inc. Integrated circuits having laterally confined epitaxial material overlying fin structures and methods for fabricating same
CN104795329B (zh) * 2014-01-20 2018-07-20 中国科学院微电子研究所 半导体器件及其制造方法
CN106922201B (zh) * 2014-12-17 2021-03-09 英特尔公司 对于高迁移率沟道器件的载流子限制
US9893187B2 (en) 2016-05-24 2018-02-13 Samsung Electronics Co., Ltd. Sacrificial non-epitaxial gate stressors
CN110517990B (zh) * 2018-05-21 2021-10-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US12336250B2 (en) * 2022-05-17 2025-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the semiconductor device structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060084232A1 (en) * 2002-08-12 2006-04-20 Grupp Daniel E Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
US20060175669A1 (en) * 2005-02-05 2006-08-10 Samsung Electronics Co., Ltd. Semiconductor device including FinFET having metal gate electrode and fabricating method thereof
CN1902741A (zh) * 2004-01-12 2007-01-24 先进微装置公司 具有减薄体的窄体金属镶嵌三栅极鳍状场效应晶体管

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864164B1 (en) * 2002-12-17 2005-03-08 Advanced Micro Devices, Inc. Finfet gate formation using reverse trim of dummy gate
US7211864B2 (en) * 2003-09-15 2007-05-01 Seliskar John J Fully-depleted castellated gate MOSFET device and method of manufacture thereof
CN101593728B (zh) * 2008-05-26 2010-12-22 中芯国际集成电路制造(北京)有限公司 具有应力膜的互补金属氧化物半导体器件及其制造方法
DE102008030864B4 (de) * 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060084232A1 (en) * 2002-08-12 2006-04-20 Grupp Daniel E Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
CN1902741A (zh) * 2004-01-12 2007-01-24 先进微装置公司 具有减薄体的窄体金属镶嵌三栅极鳍状场效应晶体管
US20060175669A1 (en) * 2005-02-05 2006-08-10 Samsung Electronics Co., Ltd. Semiconductor device including FinFET having metal gate electrode and fabricating method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014374B2 (en) 2013-12-18 2018-07-03 Intel Corporation Planar heterogeneous device

Also Published As

Publication number Publication date
CN102810476A (zh) 2012-12-05
US8481379B2 (en) 2013-07-09
CN102810476B (zh) 2016-08-03
US20120309139A1 (en) 2012-12-06

Similar Documents

Publication Publication Date Title
CN102768957B (zh) 鳍式场效应晶体管及其制造方法
CN102810476B (zh) 鳍式场效应晶体管的制造方法
CN105810729B (zh) 鳍式场效应晶体管及其制造方法
CN110718465B (zh) 半导体结构及其形成方法
TWI714583B (zh) 半導體裝置及其形成方法
CN102263131B (zh) 一种半导体器件及其形成方法
CN104517847A (zh) 无结晶体管及其形成方法
CN111106064B (zh) 半导体结构及其形成方法
US20110215405A1 (en) Prevention of oxygen absorption into high-k gate dielectric of silicon-on-insulator based finfet devices
CN104425594B (zh) 鳍式场效应晶体管及其形成方法
CN102543745B (zh) 半导体器件的形成方法
CN104112667A (zh) 半导体器件及其制造方法
CN104103506B (zh) 半导体器件制造方法
CN104217948B (zh) 半导体制造方法
CN103378129B (zh) 一种半导体结构及其制造方法
CN102315267A (zh) 一种半导体器件及其形成方法
CN105336624B (zh) 鳍式场效应晶体管及其假栅的制造方法
CN110034022A (zh) 半导体结构及其形成方法
CN103295903B (zh) 围栅结构的鳍式半导体器件的制造方法
CN111554636A (zh) 半导体结构及其形成方法
CN104465389B (zh) FinFet器件源漏区的形成方法
CN110875390B (zh) 半导体结构及其形成方法
CN115116948A (zh) 半导体结构的形成方法
CN102956700B (zh) 一种半导体结构及其制造方法
CN107978527B (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 13375976

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11866818

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11866818

Country of ref document: EP

Kind code of ref document: A1