WO2012157722A1 - 液晶表示装置 - Google Patents

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WO2012157722A1
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liquid crystal
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synchronization
circuit
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井上　明彦
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Sharp Corp
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a technique for providing a plurality of controllers in one display device.
  • Patent Document 1 discloses a technique in which a plurality of controllers are provided in one display device, and each is operated in synchronization (in parallel).
  • the power required by each controller is increasing due to the high definition and high-speed driving of the liquid crystal display device. For example, at the start-up after the power is turned on, the synchronization between controllers is disturbed due to variations in the power state of each controller. There was a problem that a malfunction occurred.
  • One of the objects of the present invention is to suppress the synchronization failure of a plurality of controllers provided in one display device.
  • the present liquid crystal display device includes one liquid crystal panel and first to n-th control boards (n is an integer of 2 or more) for controlling the liquid crystal panel.
  • n is an integer of 2 or more
  • the first control board becomes operable
  • the nth control board receives the preparation completion signal from the previous control board and determines that it is in an operable state, the nth control board is ready for the first control board. Send a signal.
  • the first control board (master) can recognize that the other control board (slave) is ready, and a plurality of units provided in one liquid crystal display device. Of synchronization between the control boards can be suppressed.
  • FIG. 1 is a schematic diagram illustrating a configuration of a liquid crystal display device according to Example 1.
  • FIG. It is a schematic diagram which shows the connection state of a some display control board
  • FIG. 3 is a circuit diagram illustrating a configuration example of a part of FIG. 2. 3 is a timing chart illustrating the operation of each display control board in the first embodiment.
  • 6 is a schematic diagram illustrating a configuration of a liquid crystal display device according to Embodiment 2.
  • FIG. 10 is a timing chart showing the operation of each display control board in Example 2.
  • 6 is a schematic diagram illustrating a configuration of a liquid crystal display device according to Example 3.
  • FIG. It is a circuit diagram which shows a part of liquid crystal panel of FIG. It is a circuit diagram which shows the center part of the liquid crystal panel of FIG.
  • FIG. 10 is a timing chart illustrating a method for driving the liquid crystal panel of FIGS. 8 and 9.
  • FIG. 11 is a circuit diagram showing a distribution of pixel polarities (part of FIG. 8) by the driving method of FIG.
  • FIG. 11 is a circuit diagram showing a distribution of pixel polarities (portion of FIG. 9) by the driving method of FIG.
  • FIG. 11 is a circuit diagram showing a distribution of light and dark areas (portion of FIG. 8) by the driving method of FIG.
  • FIG. 11 is a circuit diagram showing a distribution of light and dark areas (portion of FIG. 9) by the driving method of FIG.
  • the liquid crystal display device LCD has a video standard (for example, horizontal 7680 pixels ⁇ vertical 4320 pixels) having a pixel number (8K4K) that is 16 times the number of full HD pixels (horizontal 1920 pixels ⁇ vertical 1080 pixels).
  • a video standard for example, horizontal 7680 pixels ⁇ vertical 4320 pixels
  • a pixel mapping circuit PMC for example, four display control boards (timing controller boards) DC1 to DC4, a liquid crystal panel LCP, and four gate drivers GD1 to GD4, two source drivers SD1 to SD2, four CS drivers CD1 to CD4, three power supply devices (not shown) connected to different commercial power sources, power supply controller (not shown), backlight BL, back A write driver BLD and a backlight controller BLC are provided.
  • the four display control boards (so-called timing controller boards) DC1 to DC4 perform display control of one liquid crystal panel LCP (particularly, a large high-definition liquid crystal panel).
  • the video signal input to the input processing circuit IPC may be a video signal (for example, Super Hi-Vision) having a block scan format of 8K4K pixels, or a video signal having a number of 8K4K pixels of a multi-display format. Also good. Of course, it may be a video signal having the number of 4K2K pixels or a video signal having the number of 2K1K pixels (the number of full HD pixels).
  • the block scan format is a method in which one frame (entire image having 8K4K pixels) is divided into 16 coarse (full HD pixel) whole images (so-called thinned images) and transmitted.
  • each of the 16 video signals Qa1 to Qa16 input to the input processing circuit IPC is a rough overall image (the number of full HD pixels).
  • the multi-display format is a system in which one frame (entire image having the number of 8K4K pixels) is divided into 16 without changing the fineness of the frame, and divided into 16 partial images for transmission.
  • each of the 16 video signals Qa1 to Qa16 input to the input processing circuit IPC is a fine partial image (the number of full HD pixels).
  • the input processing circuit IPC performs video data synchronization processing, ⁇ correction processing, color temperature correction processing, color gamut conversion processing, and the like, and outputs video signals Qb1 to Qb16 to the pixel mapping circuit PMC.
  • the display control board DC1 includes two video processing circuits EP1 and EP2 and two timing controllers TC1 and TC2, and the display control board DC2 includes two video processing circuits EP3 and EP4 and two timing controllers TC3 and TC4.
  • the display control board DC3 includes two video processing circuits EP5 and EP6 and two timing controllers TC5 and TC6, and the display control board DC4 includes two video processing circuits EP7 and EP8 and two timing controllers TC7 and TC8. Is provided.
  • the pixel mapping circuit PMC generates two video signals (2K2K pixel number) corresponding to the left half AR1 of the local area 1 (upper left region when the liquid crystal panel LCP is divided into four parts in the upper, lower, left and right directions). Divided into signals Qc1 and Qc2) and output to the video processing circuit EP1 of the display control board DC1, and two video signals (2K2K pixels) corresponding to the right half AR2 of the local area 1 (the number of full HD pixels) The video signal Qc3, Qc4) is divided and output to the video processing circuit EP2 of the display control board DC1, and the video corresponding to the left half AR3 of the local area 2 (the upper right area when the liquid crystal panel LCP is divided into four parts vertically and horizontally) The signal (number of 2K2K pixels) is divided into two (video signals Qc5 and Qc6 having the number of full HD pixels) and output to the video processing circuit EP3 of the display control board DC2.
  • the video signal (2K2K pixel number) corresponding to the right half AR4 of the local area 2 is divided into two (video signals Qc7 and Qc8 having the number of full HD pixels) and supplied to the video processing circuit EP4 of the display control board DC2. And outputs two video signals (2K2K pixel number) corresponding to the left half AR5 of the local area 3 (lower left region when the liquid crystal panel LCP is divided into four parts vertically and horizontally) (the video signal Qc9 ⁇ Qc10) and output to the video processing circuit EP5 of the display control board DC3, and two video signals (2K2K pixel number) corresponding to the right half AR6 of the local area 3 (the video signal Qc11.
  • the video signal (number of 2K2K pixels) corresponding to the left half AR7 is divided into two (video signals Qc13 and Qc14 having the number of full HD pixels) and output to the video processing circuit EP7 of the display control board DC4.
  • the video signal corresponding to the right half AR8 (2K2K pixel count) is divided into two (video signals Qc15 and Qc16 having the full HD pixel count) and output to the video processing circuit EP8 of the display control board DC4.
  • the pixel mapping circuit PMC outputs a synchronization signal SYS (vertical synchronization signal, horizontal synchronization signal, clock signal, data enable signal, polarity inversion signal, etc.) to the timing controller TC1 of the display control board DC1, and receives this timing.
  • the controller TC1 transmits this synchronization signal SYS to the inter-substrate shared line SSL connected to the display control substrates DC1 to DC4.
  • the timing controller TC1 receives the synchronization signal SYS received from the pixel mapping circuit PMC and cooperates with the video processing circuit EP1 to perform video processing such as gradation conversion processing and frame rate conversion (FRC) processing on the video signals Qc1 and Qc2.
  • the source control signal SC1 is output to the source driver substrate (not shown) corresponding to AR1
  • the gate control signal GC1 is output to the gate driver substrate (not shown) of the gate driver GD1
  • the CS driver CD1 is output.
  • the CS control signal CC1 is output.
  • the timing controller TC2 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP2, performs the video processing on the video signals Qc3 and Qc4, and then performs AR2
  • a source control signal SC2 is output to a source driver board (not shown) corresponding to
  • the timing controller TC3 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP3, performs the video processing on the video signals Qc5 and Qc6, and then performs AR3.
  • a source control signal SC3 is output to a source driver board (not shown) corresponding to
  • the timing controller TC4 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP4, performs the video processing on the video signals Qc7 and Qc8, and then performs AR4.
  • the source control signal SC4 is output to the source driver board (not shown) corresponding to the above, the gate control signal GC2 is output to the gate driver board (not shown) of the gate driver GD2, and the CS control signal CC2 is sent to the CS driver CD2. Output.
  • the timing controller TC5 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP5, performs the video processing on the video signals Qc9 and Qc10, and then performs AR5.
  • the source control signal SC5 is output to the source driver board (not shown) corresponding to the above, the gate control signal GC3 is output to the gate driver board (not shown) of the gate driver GD3, and the CS control signal CC3 is sent to the CS driver CD3. Output.
  • the timing controller TC6 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP6, performs the video processing on the video signals Qc11 and Qc12, and then performs AR6.
  • a source control signal SC6 is output to a source driver board (not shown) corresponding to
  • the timing controller TC7 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP7, performs the video processing on the video signals Qc13 and Qc14, and then performs AR7.
  • a source control signal SC7 is output to a source driver board (not shown) corresponding to
  • the timing controller TC8 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP8, performs the video processing on the video signals Qc15 and Qc16, and then performs AR8.
  • the source control signal SC8 is output to the source driver board (not shown) corresponding to the above, the gate control signal GC4 is output to the gate driver board (not shown) of the gate driver GD4, and the CS control signal CC4 is sent to the CS driver CD4. Output.
  • the source control signals SC1 to SC8 include a data signal, a data enable signal (DE signal), a source start pulse, and a source clock.
  • the gate control signals GC1 to GC4 include an initial signal, a gate start pulse, and a gate. A clock is included.
  • the gradation conversion processing corresponds to a combination of high-speed display processing (QS processing), panel vertical division driving (described in detail below), and 1 V inversion driving of data signal lines (described in detail below).
  • QS processing high-speed display processing
  • panel vertical division driving panel vertical division driving
  • 1 V inversion driving of data signal lines described in detail below.
  • the tone correction processing according to the pixel position may be included.
  • each video processing circuit obtains a motion vector using any one of the 16 video signals Qa1 to Qa16 (the entire image with a rough HD, which is the number of full HD pixels), and video A partial image (the number of full HD pixels) for interpolation may be generated using a corresponding one of the signals Qc1 to Qc16 (a fine partial image having the number of full HD pixels).
  • the DE signal (for 1920 lines) extends one clock (for one line) and reaches 1921 lines. Therefore, when the width of the DE signal is monitored and it becomes 1921 lines, it is possible to perform error correction processing for starting up the DE signal with a delay of one clock. That is, the above-mentioned effective signal is supplied to the display control board DC1 to which a data signal (for example, video signals Qc1 to Qc4) and a valid signal (DE) indicating a valid period of the data signal are input via an input interface (for example, HDMI).
  • a data signal for example, video signals Qc1 to Qc4
  • DE valid signal
  • a detection unit that detects at least one of the content of the data signal obtained based on the signal and the active period of the effective signal, and a correction unit that corrects the phase shift of the effective signal according to the detection result of the detection unit. Provide. By doing this, it is possible to eliminate the problem of the data signal (particularly the problem that is likely to occur when using HDMI) due to the phase shift of the effective signal.
  • the display control boards DC1 to DC4 synchronize their operations by exchanging or sharing various signals between the boards.
  • the display control board DC1 which is the master, sends an RDY (ready) signal to the slave display control board DC2, and the display control board DC2 that receives the slave sends the RDY signal to the slave as soon as the preparation is completed.
  • the display control board DC3 that has received and received the RDY signal is sent to the slave display control board DC4 as soon as preparation is completed, and the display control board DC4 that has received this is ready. Then, the RDY signal is returned to the display control board DC1.
  • the display control board DC1 transmits an operation start (SRST) signal simultaneously to the display control boards DC2 to DC4 via the inter-substrate shared line SSL.
  • the timing controller TC1 of the display control board DC1 receives the synchronization signal SYS received from the pixel mapping circuit PMC via the inter-substrate shared line SSL, and the timing controllers TC2 to TC8. Send to all. More details are as follows.
  • the display control board DC1 includes a local power supply circuit PC1, a video connector CN1 to which video signals Qc1 to Qc4 are input, a synchronization connector cn1, a synchronization circuit SYC1, timing controllers TC1 and TC2, and a video processing circuit EP1. ⁇ Equipped with EP2.
  • the local power supply circuit PC1 is connected to the synchronization circuit SYC1, the timing controllers TC1 and TC2, and the video processing circuits EP1 and EP2 (not shown).
  • the synchronization circuit SYC1 is connected to the synchronization connector cn1 and the timing controllers TC1 and TC2.
  • the timing controller TC1 is connected to the video processing circuit EP1 and the timing controller TC2, and the timing controller TC2 is connected to the video processing circuit EP2 and the timing controller TC1.
  • the display control board DC2 includes a local power supply circuit PC2, a video connector CN2 to which video signals Qc5 to Qc8 are input, a synchronization connector cn2, a synchronization circuit SYC2, timing controllers TC3 and TC4, and video processing circuits EP3 and EP4.
  • the local power supply circuit PC2 is connected to the synchronization circuit SYC2, the timing controllers TC3 and TC4, and the video processing circuits EP3 and EP4 (not shown).
  • the synchronization circuit SYC2 is connected to the synchronization connector cn2 and the timing controllers TC3 and TC4.
  • the timing controller TC3 is connected to the video processing circuit EP3 and the timing controller TC4, and the timing controller TC4 is connected to the video processing circuit EP4 and the timing controller TC3.
  • the display control board DC3 includes a local power supply circuit PC3, a video connector CN3 to which video signals Qc9 to Qc12 are input, a synchronization connector cn3, a synchronization circuit SYC3, timing controllers TC5 and TC6, and video processing circuits EP5 and EP6.
  • the local power supply circuit PC3 is connected to the synchronization circuit SYC3, the timing controllers TC5 and TC6, and the video processing circuits EP5 and EP6 (not shown).
  • the synchronization circuit SYC3 is connected to the synchronization connector cn3 and the timing controllers TC5 and TC6.
  • the timing controller TC5 is connected to the video processing circuit EP5 and the timing controller TC6, and the timing controller TC6 is connected to the video processing circuit EP6 and the timing controller TC5.
  • the display control board DC4 includes a local power supply circuit PC4, a video connector CN4 to which video signals Qc13 to Qc16 are input, a synchronization connector cn4, a synchronization circuit SYC4, timing controllers TC7 and TC8, and video processing circuits EP7 and EP8.
  • the local power supply circuit PC4 is connected to the synchronization circuit SYC4, the timing controllers TC7 and TC8, and the video processing circuits EP7 and EP8 (not shown).
  • the synchronization circuit SYC4 is connected to the synchronization connector cn4 and the timing controllers TC7 and TC8.
  • the timing controller TC7 is connected to the video processing circuit EP7 and the timing controller TC8, and the timing controller TC8 is connected to the video processing circuit EP8 and the timing controller TC7.
  • the display control board DC1 operates as a master, and the display control boards DC2 to DC4 operate as slaves.
  • the video connectors CN1 to CN4 are respectively connected to the synchronization shared line SSL1, and the synchronization connectors cn1 to cn4 are connected to the reset shared line SSL2.
  • the preparation signal RDYa is made active (preparation completion signal) and transmitted to the synchronization circuit SYC2 via the synchronization connectors cn1 and cn2.
  • the synchronization circuit SYC2 activates the preparation signal RDYb (preparation completion signal) The data is transmitted to the synchronization circuit SYC4 via cn2 and cn4.
  • the synchronization circuit SYC4 When the preparation signal RDYb from the synchronization circuit SYC2 is active and the power supply voltage signal from the local power supply circuit PC4 is equal to or higher than the threshold level, the synchronization circuit SYC4 activates the preparation signal RDYc (preparation completion signal) The data is transmitted to the synchronization circuit SYC3 via cn4 and cn3.
  • the preparation signal RDYc from the synchronization circuit SYC4 is active and the power supply voltage signal from the local power supply circuit PC3 is equal to or higher than the threshold level
  • the synchronization circuit SYC3 sets the preparation signal RDYd to be active (preparation completion signal).
  • the data is transmitted to the synchronization circuit SYC1 via cn3 and cn1.
  • the synchronization circuit SYC1 deactivates the reset signal SRST (reset release signal), transmits the reset signal SRST to the reset shared line SSL2 via the synchronization connector cn1, and the timing controller TC2 Send to.
  • the reset release signal is simultaneously transmitted to the synchronization circuits SYC2 to SYC4 via the reset shared line SSL2 and the synchronization connectors cn2 to cn4.
  • the synchronization circuit SYC2 Upon receiving the reset release signal, the synchronization circuit SYC2 activates the reset release signal RSTb to the timing controllers TC3 and TC4, thereby completing the operation preparation of the timing controllers TC3 and TC4.
  • the synchronization circuit SYC4 that has received the reset release signal activates the reset release signal RSTc to the timing controllers TC7 and TC8, thereby completing the operation preparation of the timing controllers TC7 and TC8.
  • the synchronization circuit SYC3 that has received the reset release signal activates the reset release signal RSTd to the timing controllers TC5 and TC6, thereby completing the operation preparation of the timing controllers TC5 and TC6.
  • the synchronization signal SYS (vertical synchronization signal, horizontal synchronization signal, clock signal, data enable signal, polarity inversion signal, etc.) input to the timing controller TC1 is sent from the timing controller TC1 to the video connector CN1, the synchronization shared line SSL1, and the like.
  • the video data is transmitted to the timing controllers TC2 to TC8 via the video connectors CN2 to CN4, whereby the synchronization operation of the timing controllers TC1 to TC8 is started.
  • FIG. 3 is a circuit diagram showing a specific example of FIG. 1, and FIG. 4 is a timing chart showing the operation of the configuration of FIG.
  • the synchronization circuit SYC1 includes an AND circuit AC1 and a buffer circuit BU1
  • the synchronization circuit SYC2 includes an AND circuit AC2 and a buffer circuit BU2
  • the synchronization circuit SYC3 includes an AND circuit AC3 and a buffer circuit.
  • the synchronization circuit SYC4 includes an AND circuit AC4 and a buffer circuit BU4.
  • the preparation signal RDYa becomes active “H” (preparation completion signal), and the AND of the synchronization circuit SYC2 via the synchronization connectors cn1 and cn2. It is transmitted to the circuit AC2.
  • the AND circuit AC2 receives the preparation signal RDYa and the power supply voltage signal CP2 from the local power supply circuit PC2, and when both become active “H”, the preparation signal RDYb becomes active “H” (preparation completion signal). Are transmitted to the AND circuit AC4 of the synchronous circuit SYC4 via the synchronous connectors cn2 and cn4.
  • the AND circuit AC4 receives the preparation signal RDYb and the power supply voltage signal CP4 from the local power supply circuit PC4, and when both become active “H”, the preparation signal RDYc becomes active “H” (preparation completion signal). Are transmitted to the AND circuit AC3 of the synchronization circuit SYC3 via the synchronization connectors cn4 and cn3.
  • the AND circuit AC3 is supplied with the preparation signal RDYc and the power supply voltage signal CP3 from the local power supply circuit PC3. When both become active “H”, the preparation signal RDYd becomes active “H” (preparation completion signal). Are transmitted to the AND circuit AC1 of the synchronization circuit SYC1 via the synchronization connectors cn3 and cn1.
  • the AND circuit AC1 receives the preparation signal RDYd and the power supply voltage signal CP1 from the local power supply circuit PC1.
  • the preparation signal RDYd becomes active “H”
  • the reset signal SRST is inactive “H” (reset release) Signal).
  • the reset release signal is transmitted to the buffer circuit BU1, and simultaneously transmitted to the buffer circuits BU2 to BU4 via the connector cn1, the reset shared line SSL2, and the connectors cn2 to cn4, and the reset release signal from the buffer circuits BU1 to BU4.
  • RSTa to RSTd are active “H”.
  • the buffer circuits BU1 to BU4 perform impedance conversion.
  • the synchronous operation can be started after all the operation preparations of the display control boards DC1 to DC4 are completed, and the video failure at the time of turning on the power or returning from the fail safe can be avoided. it can.
  • timing controllers are used, but four or two may be used according to the division form of the display unit. Further, various signals included in the synchronization signal SYS may be determined as necessary.
  • the local power supply circuits PC1 to PC4 may be activated at the same time (turned on) or sequentially activated.
  • the fail-safe signal transmitted from the display control board on which the abnormality has occurred is transmitted to all the other control boards. It is transmitted to the display control board (cyclic transmission or simultaneous transmission via a shared line), and all the control display boards are instantaneously in a self-running state (black display) mode. Thereby, the video failure is avoided.
  • Each of the display control boards DC1 to DC4 individually generates various drive power supplies, and the lines to which the same kind (same potential / same phase) of drive power is supplied are connected between the display control boards via the current limiting circuit. Connected with. In this way, it is possible to prevent the overcurrent from flowing to various drivers and the display control board due to a difference in the rise timing between the boards while adjusting the same type of drive power supply.
  • the liquid crystal panel LCP includes an active matrix substrate, a liquid crystal layer (not shown), and a counter substrate (not shown).
  • the active matrix substrate includes a plurality of pixel electrodes (not shown) and a plurality of TFTs (thin film transistors, FIG. Scanning signal lines Ga to Gd extending in the row direction (the direction along the long side of the panel), a plurality of data signal lines Sa to Sd extending in the column direction, and a storage capacitor wiring (CS wiring extending in the row direction).
  • CSa to CSd and CS trunk wires Ma to Mh extending in the column direction are provided, and a common electrode (not shown), a color filter, and a black matrix (not shown) are provided on the counter substrate. .
  • the gate driver GD1 includes a plurality of gate driver chips I provided along one of the two short sides of the upper half of the liquid crystal panel LCP and arranged in the column direction.
  • the vertical driver GD2 includes a plurality of gate driver chips I provided along the other of the two short sides of the upper half of the liquid crystal panel LCP and arranged in the column direction.
  • the gate driver GD3 includes a plurality of gate driver chips I provided along one of the two short sides of the lower half of the liquid crystal panel LCP and arranged in the column direction.
  • the vertical driver GD4 is provided along the other of the two short sides of the lower half of the liquid crystal panel LCP, and includes a plurality of gate driver chips I arranged in the column direction.
  • the scanning signal lines provided in the upper half of the panel are driven by the gate drivers GD1 and GD2, and the scanning signal lines provided in the lower half of the panel are driven by the gate drivers GD3 and GD4. That is, one scanning signal line is connected to two gate drivers arranged on both sides thereof, and a scanning (pulse) signal having the same phase is supplied from the two gate drivers to the one scanning signal line. By so doing, it is possible to suppress variations in signal dullness (the degree of signal dullness varies depending on the position in the row direction) caused by CR (time constant) of the scanning signal line.
  • the source driver SD1 is provided along one long side of the upper half of the liquid crystal panel LCP, and 48 source driver chips J arranged in the row direction (the number of output terminals of one source driver chip is 960), 4 source driver boards (not shown) are included (12 source driver chips J are mounted on one source driver board).
  • the source driver SD2 is provided along one long side of the lower half of the liquid crystal panel LCP, and 48 source driver chips J arranged in the row direction (the number of output terminals of one source driver chip is 960). And four source driver boards (not shown) (12 source driver chips J are mounted on one source driver board).
  • Each data signal line provided in the upper half of the panel is driven by the source driver SD1, and each data signal line provided in the lower half of the panel is driven by the source driver SD2.
  • the data signal line Sa is driven by the source driver SD1
  • the data signal line Sc is driven by the source driver SD2.
  • the source driver chip J cannot be arranged along the long side of the panel due to the space, it is arranged on the short side of the panel with sufficient space (the source driver chip J and the gate driver chip I are arranged side by side). Can be arranged).
  • a relay line that connects the data signal line and the source terminal on the short side of the panel is provided on the counter substrate side, or other than the source layer of the active matrix substrate (the source / drain electrode formation layer of the TFT) It can also be provided in a lower layer (gate layer) of the gate insulating film or a layer between the source layer and the ITO layer (pixel electrode formation layer).
  • the liquid crystal panel LCP is provided with two data signal lines corresponding to the upper half (first area, upstream side of the panel) of one pixel column, and the lower half (second area, panel of the panel).
  • a so-called upper and lower divided double source structure four data signal lines are provided per pixel column, and four scanning signal lines are selected simultaneously, provided with two data signal lines corresponding to the downstream side) 4x speed drive is possible.
  • the liquid crystal panel LCP is a so-called multi-pixel method in which at least two pixel electrodes are provided in one pixel, and the viewing angle characteristics can be enhanced by a bright region and a dark region formed in one pixel. ing.
  • the scanning signal lines Ga and Gb and the storage capacitor lines CSa and CSb are provided in the upper half (upstream side) of the panel, and the lower half (downstream side) of the panel.
  • the upper half (upstream side) of one pixel column PL1 includes two pixels Pa and Pb adjacent in the column direction.
  • the lower half (downstream side) includes two pixels Pc and Pd adjacent in the column direction, and data signal lines Sa and Sb are provided corresponding to the upper half (upstream side) of the pixel column PL1, and the pixel column Data signal lines Sc and Sd are provided corresponding to the lower half (downstream side) of PL1.
  • the TFT 12A connected to the pixel electrode 17A and the TFT 12a connected to the pixel electrode 17a are connected to the data signal line Sa and the scanning signal line Ga, respectively.
  • 17A forms the storage capacitor line CSn and the storage capacitor CA
  • the pixel electrode 17a forms the storage capacitor line CSa and the storage capacitor Ca
  • the pixel electrode 17B out of the two pixel electrodes 17B and 17b included in the pixel Pb.
  • the TFT 12B to be connected and the TFT 12b to be connected to the pixel electrode 17b are connected to the data signal line Sb and the scanning signal line Gb, the pixel electrode 17B forms the storage capacitor line CSa and the storage capacitor CB, and the pixel electrode 17b has the storage capacitor.
  • a wiring CSb and a storage capacitor Cb are formed, and two pixel electrodes included in the pixel Pc are further formed.
  • 7C and 17c, the TFT 12C connected to the pixel electrode 17C and the TFT 12c connected to the pixel electrode 17c are respectively connected to the data signal line Sc and the scanning signal line Gc, and the pixel electrode 17C includes the storage capacitor line CSm and the storage capacitor CC.
  • the pixel electrode 17c forms the storage capacitor line CSc and the storage capacitor Cc, and the TFT 12D connected to the pixel electrode 17D and the TFT 12d connected to the pixel electrode 17d out of the two pixel electrodes 17D and 17d included in the pixel Pd.
  • Each is connected to the data signal line Sd and the scanning signal line Gd, the pixel electrode 17D forms a storage capacitor line CSc and a storage capacitor CD, and the pixel electrode 17d forms a storage capacitor line CSd and a storage capacitor Cd.
  • Four scanning signal lines Ga to Gd are simultaneously selected.
  • the data signal lines Sa and Sc are arranged in the column direction at the left end, and the data signal lines Sb and Sd are arranged in the column direction at the right end, and the pixel column PL2 adjacent to the pixel column PL1.
  • the data signal lines SA and SC are arranged at the left end in the column direction, and the data signal lines SB and SD are arranged at the right end in the column direction.
  • the two pixel electrodes included in the pixel adjacent to the pixel electrode Pa are connected to the data signal line SB via separate TFTs, and the two pixels included in the pixel adjacent to the pixel electrode Pb.
  • the electrodes are connected to the data signal line SA via separate TFTs, and the two pixel electrodes included in the pixel adjacent to the pixel electrode Pc are connected to the data signal line SD via separate TFTs, and the pixel electrode Pd And two pixel electrodes included in adjacent pixels are connected to the data signal line SC via separate TFTs.
  • the configuration near the boundary between the upper half (first region) and the lower half (second region) is as shown in FIG. That is, of the two pixel electrodes 17X and 17x included in the pixel Px located at the bottom of the first region, the TFT 12X connected to the pixel electrode 17X and the TFT 12x connected to the pixel electrode 17x are respectively connected to the data signal line Sb and the scanning signal line.
  • the pixel electrode 17X forms a storage capacitor with a storage capacitor line CSi
  • the pixel electrode 17x forms a storage capacitor line with a storage capacitor line CSm
  • the pixel Pc is located at the top of the second region. Yes.
  • the CS trunk line Ma (first trunk line) and the CS trunk line Mb are provided close to one of the two short sides of the upper half of the active matrix substrate, and are in different phases by the CS driver CD1. Driven.
  • the CS trunk wiring Mc (third trunk wiring) and the CS trunk wiring Md are provided close to the other of the two short sides of the upper half of the active matrix substrate so that the CS driver CD2 has different phases. Driven by.
  • the CS trunk wiring Me / CS trunk wiring Mf (second trunk wiring) is provided in proximity to one of the two short sides of the lower half of the active matrix substrate, and each has a different phase by the CS driver CD3. Driven.
  • the CS trunk wiring Mg / CS trunk wiring Mh (fourth trunk wiring) is provided close to the other of the two short sides of the lower half of the active matrix substrate, and the CS driver CD4 is in a different phase. Driven by.
  • One storage capacitor line is connected to two CS trunk lines arranged on both sides thereof, and a modulation (pulse) signal having the same phase is transmitted from the two CS trunk lines to the one storage capacitor line. Is supplied.
  • the storage capacitor line CSa is connected to the CS trunk lines Ma and Mc
  • the storage capacitor line CSb is connected to the CS trunk lines Mb and Md
  • the storage capacitor line CSc is connected to the CS trunk lines Me and Mg
  • the storage capacitor line CSd is connected to CS trunk lines Mf and Mh. Therefore, for example, when the potentials of the CS trunk lines Ma and Mb are controlled to be in opposite phases, the potentials of the storage capacitor lines CSa and CSb are also reversed in phase, and in the pixel Pb, the pixel electrode of the two pixel electrodes 17B and 17b.
  • the polarity of the data signal supplied to one data signal line is inverted every one vertical scanning period (1V), and two data signal lines provided corresponding to one pixel column in the same vertical scanning period.
  • the polarity of the data signal supplied to one and the other is opposite.
  • each data signal line is inverted by 1V (that is, the polarity inversion period is lengthened and power consumption is reduced), and the polarity distribution of the pixels in the screen is inverted by dots (thus turning off the TFT). Flicker caused by the pull-in voltage generated at the same time can be suppressed).
  • the driving method of the part shown in FIGS. 8 and 9 of the liquid crystal panel is shown in the timing chart of FIG. 10 and the schematic diagrams of FIGS.
  • a positive data signal potential is supplied to the data signal lines Sa, SA, Sc, and SC during one vertical scanning period, and the data signal lines Sb, SB, Sd, and SD are During one vertical scanning period, a negative data signal potential is supplied.
  • Simultaneous scanning of the scanning signal lines Ga to Gd starts at time t0, and simultaneous scanning of the scanning signal lines Ga to Gd ends at time t1 1H (vertical scanning period) after t0.
  • a positive data signal potential is written to the pixel electrodes 17A and 17a
  • a negative data signal potential is written to the pixel electrodes 17B and 17b
  • a positive data signal potential is written to the pixel electrodes 17C and 17c.
  • a negative data signal potential is written to the pixel electrodes 17D and 17d.
  • the potential of the storage capacitor line CSn is shifted to the L (Low) side by the modulation signal sent from the CS trunk line Mb.
  • the effective potential until the scan is lower than the written data signal potential (+) (becomes a dark region).
  • the potential of the storage capacitor line CSa is shifted to the H (High) side by the modulation signal sent from the CS drivers CD1 and CD2 via the CS trunk lines Ma and Mc, and accordingly, the pixel electrode 17a And the effective potential until the next scanning rises higher than the written data signal potential (+) (becomes a bright region).
  • the potential of the pixel electrode 17B rises (because the potential of the storage capacitor line CSa shifts to the H side), and the effective potential until the next scan is higher than the written data signal potential ( ⁇ ). It rises (becomes a dark area).
  • the potential of the storage capacitor line CSm is shifted to the L (Low) side by the modulation signal sent from the CS trunk line Mm, and accordingly, the potential of the pixel electrode 17C drops down to the next scan. Is lower than the written data signal potential (+) (becomes a dark region).
  • the potential of the storage capacitor line CSc is shifted to the H (High) side by a modulation signal sent from the CS drivers CD3 and CD4 via the CS trunk lines Me and Mg, and accordingly, the pixel electrode 17c And the effective potential until the next scanning rises higher than the written data signal potential (+) (becomes a bright region).
  • the potential of the storage capacitor line CSb is shifted to the L side by the modulation signal sent from the CS drivers CD1 and CD2 via the CS trunk lines Mb and Md, and accordingly, the potential of the pixel electrode 17b is The effective potential until the next scan is lowered (becomes a bright region) than the written data signal potential ( ⁇ ).
  • the scanning signal line Ga is the nth line counting from the upper long side of the panel and the scanning signal line Gb is the n + 1th line (FIGS. 8 to 14).
  • the scanning signal line Gc is the n + 2160th line from the upper long side and the scanning signal line Gb is the (n + 2161) th line from the upper long side, and the scanning signal provided in the upper half of the panel. If the data signal of the nth frame of the Nth frame is written to the line Ga, the scanning signal line Gc provided in the lower half of the panel has the (n + 2160) th line of the (N ⁇ 1) th frame as the previous frame. Data signal is written. By doing so, the feeling of display deviation at the top and bottom of the panel is suppressed.
  • the backlight controller BLC receives the video signal QBL output from the pixel mapping circuit PMC, outputs a backlight control signal to the backlight driver BD, and the backlight BL is driven by the backlight driver BD.
  • the backlight BL is divided into a plurality of parts, and the brightness is individually adjusted according to the video signal QBL (active backlight).
  • the power supply controller monitors the supply power level of the commercial power supply connected to each of the three power supply circuits, and if for some reason one or more commercial power supplies have an abnormality (decreased supply power level) ,
  • One or a plurality of normal commercial power sources for power lines to the backlight BL for example, three systems for R, B, and G
  • power lines to the display control boards DC1 to DC4 for example, one system
  • the abnormality occurrence signal is output to the backlight controller BLC.
  • the backlight controller BLC receives this abnormality occurrence signal, the backlight controller BLC outputs a control signal that lowers the upper limit of the brightness of the backlight BL to the backlight driver BD.
  • the power supply controller When the power supply controller eliminates the need for three power supply circuits and a configuration in which only one power supply circuit connected to a commercial power supply is provided is possible, the power supply controller 1
  • the supply power level of one commercial power supply is monitored, and if an abnormality occurs in this commercial power supply (decrease in the supply power level) for some reason, an abnormality occurrence signal is output to the backlight controller BLC (this abnormality occurrence signal is
  • the received backlight controller BLC can output a control signal that lowers the upper limit of the luminance of the backlight BL to the backlight driver BD).
  • TTL level signals and CMOS level signals are used as the preparation signals RDYa to RDYd, the reset signal SRST, and the synchronization signal SYS, but the present invention is not limited to this.
  • a differential (system) signal such as LVDS can be used as at least one of the preparation signals RDYa to RDYd, the reset signal SRST, and the synchronization signal SYS.
  • differential signals in FIG. 5, the differential signal path is indicated by a thick line
  • the display control boards DC1 to DC4 are provided with conversion circuits LCC that convert the differential signals into single-end signals.
  • Example 3 When it is necessary to synchronize the backlight of the liquid crystal display device with the driving of the liquid crystal panel (for example, in the case of 3D support or active backlight), the backlight control substrates BCS1 and BCS2 are added to the liquid crystal display device of FIG. Can be provided as shown in FIG.
  • the backlight control board BCS1 is provided with the synchronization circuit SYC5, the power supply circuit PC5, the backlight control circuit BC1 to which the video signals Qc1 to Qc8 are input, the backlight driver BD1, and the backlight B1, and the backlight control board BCS2 ,
  • the preparation signal RDYa is made active (preparation completion signal) and transmitted to the synchronization circuit SYC2 via the synchronization connectors cn1 and cn2.
  • the synchronization circuit SYC2 activates the preparation signal RDYb (preparation completion signal) The data is transmitted to the synchronization circuit SYC4 via cn2 and cn4.
  • the synchronization circuit SYC4 When the preparation signal RDYb from the synchronization circuit SYC2 is active and the power supply voltage signal from the local power supply circuit PC4 is equal to or higher than the threshold level, the synchronization circuit SYC4 activates the preparation signal RDYc (preparation completion signal) The data is transmitted to the synchronization circuit SYC3 via cn4 and cn3.
  • the synchronization circuit SYC3 sets the preparation signal RDYd to be active (preparation completion signal). The data is transmitted to the synchronization circuit SYC6 via cn3.
  • the synchronization circuit SYC6 sets the preparation signal RDYe active (preparation completion signal). Send to SYC5. If the preparation signal RDYe from the synchronization circuit SYC6 is active and the power supply voltage signal from the local power supply circuit PC5 is equal to or higher than the threshold level, the synchronization circuit SYC5 activates the preparation signal RDYf (preparation completion signal), and the synchronization connector To the synchronization circuit SYC1.
  • the synchronization circuit SYC1 deactivates the reset signal SRST (reset release signal), transmits the reset signal SRST to the reset shared line SSL2 via the synchronization connector cn1, and the timing controller TC2 Send to.
  • the reset release signal is simultaneously transmitted to the synchronization circuits SYC2 to SYC6 via the reset common line SSL2 and the synchronization connectors cn2 to cn4.
  • the synchronization circuit SYC2 Upon receiving the reset release signal, the synchronization circuit SYC2 activates the reset release signal RSTb to the timing controllers TC3 and TC4, thereby completing the operation preparation of the timing controllers TC3 and TC4.
  • the synchronization circuit SYC4 that has received the reset release signal activates the reset release signal RSTc to the timing controllers TC7 and TC8, thereby completing the operation preparation of the timing controllers TC7 and TC8.
  • the synchronization circuit SYC3 that has received the reset release signal activates the reset release signal RSTd to the timing controllers TC5 and TC6, thereby completing the operation preparation of the timing controllers TC5 and TC6.
  • the synchronization circuit SYC6 that has received the reset release signal activates the reset release signal RSTe to the backlight control circuit BC2, thereby completing the operation preparation of the backlight control circuit BC2. Also, the synchronization circuit SYC5 that has received the reset release signal activates the reset release signal RSTf to the backlight control circuit BC1, thereby completing the preparation for operation of the backlight control circuit BC1.
  • the present invention uses four display control boards, but five or more display control boards can be applied.
  • the present liquid crystal display device includes one liquid crystal panel and the first to nth control boards (n is an integer of 2 or more) for controlling the liquid crystal panel, and the first control board is operable.
  • n is an integer of 2 or more
  • the first control board is operable.
  • a preparation completion signal is transmitted to the second control board which is the next stage, and the nth control board receives the preparation completion signal from the previous stage control board and determines that it is in an operable state. Send a ready signal to the control board.
  • the first control board (master) can recognize that the other control board (slave) is ready, and a plurality of units provided in one liquid crystal display device. Of synchronization between the control boards can be suppressed.
  • the present liquid crystal display device may be configured such that the liquid crystal panel includes first to nth regions that are controlled by the first to nth control substrates.
  • a timing controller may be provided on each of the first to nth control boards, and each timing controller may be operated in synchronization based on a synchronization signal.
  • the first control board may be configured to receive a preparation completion signal from the nth control board and transmit a reset release signal to all other control boards.
  • the first control board may be configured to transmit the synchronization signal to all other control boards after transmitting the reset release signal.
  • a power supply circuit may be provided on each of the first to nth control boards.
  • the preparation completion signal may be a differential signal.
  • the synchronization signal may be a differential signal.
  • the reset release signal may be a differential signal.
  • a control circuit other than the first control board is provided with a synchronization circuit that generates a preparation completion signal of its own stage based on the preparation completion signal from the previous control board and the supply voltage of the power supply circuit. It can also be set as the structure which is.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • the present invention can be applied to a liquid crystal television and a liquid crystal display.
  • LCD Liquid crystal display device LCP Liquid crystal panel TC1 to TC8 Timing controller DC1 to DC4 Display control board SYC1 to SYC4 Synchronization circuit PC1 to PC4 Local power supply circuit CN1 to CN4 Video connector cn1 to cn4 Synchronization connector RDYa to RDYf Preparation signal SRST Reset signal SYS RSTa to RSTf Reset release signal SSL Inter-substrate shared line SSL1 Synchronization shared line SSL2 Reset shared line Pa to Pd Pixel Ga to Gd Scanning signal line 17a / 17A Pixel electrode 17b / 17B Pixel electrode 12a / 12A transistor 12b / 12B transistor Sa To Sd data signal line SA to SD data signal line AR1 to AR4 (local areas 1 and 2) first area AR5 to AR8 (local areas 3 and 4) second area

Landscapes

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Abstract

本液晶表示装置は、１つの液晶パネルと、上記液晶パネルの制御を行う第１～第ｎ制御基板（ｎは２以上の整数）とを備え、第１制御基板は、動作可能状態になると次段である第２制御基板に準備完了信号を送信し、第ｎ制御基板は、前段の制御基板からの準備完了信号を受けて自身が動作可能状態にあると判断すると、上記第１制御基板に準備完了信号を送信する。これにより、１つの液晶表示装置内に設けられた複数の制御基板間の同期不良を抑制することができる。

Description

液晶表示装置
　本発明は、１つの表示装置内に複数のコントローラを設ける技術に関する。
　特許文献１には、１つの表示装置内に複数のコントローラを設け、それぞれを互いに同期して（並列して）動作させる技術が開示されている。
特許３０７６２７２号
　液晶表示装置の高精細化および高速駆動化によって各コントローラで要求される電力も増大しており、例えば、電源投入後の立ち上がり時に、各コントローラの電源状態のばらつきによってコントローラ間の同期が乱れ、表示に不具合が生じるという問題があった。
　本発明の目的の１つは、１つの表示装置内に設けられた複数のコントローラの同期不良を抑制することにある。
　本液晶表示装置は、１つの液晶パネルと、上記液晶パネルの制御を行う第１～第ｎ制御基板（ｎは２以上の整数）を備え、第１制御基板は、動作可能状態になると次段である第２制御基板に準備完了信号を送信し、第ｎ制御基板は、前段の制御基板からの準備完了信号を受けて自身が動作可能状態にあると判断すると上記第１制御基板に準備完了信号を送信する。
　上記液晶表示装置によれば、第１制御基板（マスター）は、他の制御基板（スレーブ）が準備完了になっていることを認識することができ、１つの液晶表示装置内に設けられた複数の制御基板間の同期不良を抑制することができる。
　上記構成によれば、１つの液晶表示装置内に設けられた複数の制御基板間の同期不良を抑制することができる。
実施例１に係る液晶表示装置の構成を示す模式図である。 複数の表示制御基板の接続状態を示す模式図である。 図２の一部の構成例を示す回路図である。 実施例１での各表示制御基板の動作を示すタイミングチャートである。 実施例２に係る液晶表示装置の構成を示す模式図である。 実施例２での各表示制御基板の動作を示すタイミングチャートである。 実施例３に係る液晶表示装置の構成を示す模式図である。 図１の液晶パネルの一部を示す回路図である。 図１の液晶パネルの中央部分を示す回路図である。 図８・図９の液晶パネルの駆動方法を表すタイミングチャートである。 図１０の駆動方法による画素極性の分布（図８の部分）を示す回路図である。 図１０の駆動方法による画素極性の分布（図９の部分）を示す回路図である。 図１０の駆動方法による明暗領域の分布（図８の部分）を示す回路図である。 図１０の駆動方法による明暗領域の分布（図９の部分）を示す回路図である。
　〔実施例１〕
　本実施の形態にかかる液晶表示装置ＬＣＤは、フルＨＤ画素数（横１９２０画素×縦１０８０画素）の１６倍の画素数（８Ｋ４Ｋ）を有する映像規格（例えば、横７６８０画素×縦４３２０画素のスーパーハイビジョン）に対応するものであり、図２に示すように、入力処理回路ＩＰＣ、ピクセルマッピング回路ＰＭＣ、４つの表示制御基板（タイミングコントローラ基板）ＤＣ１～ＤＣ４、液晶パネルＬＣＰ、４つのゲートドライバＧＤ１～ＧＤ４、２つのソースドライバＳＤ１～ＳＤ２、４つのＣＳドライバＣＤ１～ＣＤ４、それぞれが異なる商用電源に接続される３つの電源装置（図示せず）、電源コントローラ（図示せず）、バックライトＢＬ、バックライトドライバＢＬＤ、およびバックライトコントローラＢＬＣを備える。ここで、４つの表示制御基板（いわゆるタイミングコントローラ基板）ＤＣ１～ＤＣ４は、１枚の液晶パネルＬＣＰ（特に、大型高精細の液晶パネル）の表示制御を行うものである。
　入力処理回路ＩＰＣに入力される映像信号は、ブロックスキャンフォーマットの８Ｋ４Ｋ画素数を有する映像信号（例えば、スーパーハイビジョン）であってもよいし、マルチディスプレイフォーマットの８Ｋ４Ｋ画素数を有する映像信号であってもよい。もちろん、４Ｋ２Ｋ画素数を有する映像信号であってもよいし、２Ｋ１Ｋ画素数（フルＨＤ画素数）を有する映像信号であってもよい。
　ブロックスキャンフォーマットは、１フレーム（８Ｋ４Ｋ画素数を有する全体画像）をキメの粗い（フルＨＤ画素数の）１６枚の全体画像（いわゆる間引き画像）に分割して送信する方式である。この場合、入力処理回路ＩＰＣに入力される１６本の映像信号Ｑａ１～Ｑａ１６それぞれが、キメの粗い全体画像（フルＨＤ画素数）となっている。
　マルチディスプレイフォーマットは、１フレーム（８Ｋ４Ｋ画素数を有する全体画像）をキメの細かさを変えることなく１６分割し、１６枚の部分画像に分割して送信する方式である。この場合、入力処理回路ＩＰＣに入力される１６本の映像信号Ｑａ１～Ｑａ１６それぞれが、キメの細かい部分画像（フルＨＤ画素数）となっている。
　入力処理回路ＩＰＣでは、映像データの同期処理、γ補正処理、色温度補正処理、および色域変換処理等を行い、映像信号Ｑｂ１～Ｑｂ１６をピクセルマッピング回路ＰＭＣに出力する。
　ここで、表示制御基板ＤＣ１は、２つの映像処理回路ＥＰ１・ＥＰ２および２つのタイミングコントローラＴＣ１・ＴＣ２を備え、表示制御基板ＤＣ２は、２つの映像処理回路ＥＰ３・ＥＰ４および２つのタイミングコントローラＴＣ３・ＴＣ４を備え、表示制御基板ＤＣ３は、２つの映像処理回路ＥＰ５・ＥＰ６および２つのタイミングコントローラＴＣ５・ＴＣ６を備え、表示制御基板ＤＣ４は、２つの映像処理回路ＥＰ７・ＥＰ８および２つのタイミングコントローラＴＣ７・ＴＣ８を備える。
　ピクセルマッピング回路ＰＭＣは、ローカルエリア１（液晶パネルＬＣＰを上下左右に４分割したときの左上領域）の左半分ＡＲ１に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１・Ｑｃ２）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ１に出力し、上記ローカルエリア１の右半分ＡＲ２に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ３・Ｑｃ４）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ２に出力し、ローカルエリア２（液晶パネルＬＣＰを上下左右に４分割したときの右上領域）の左半分ＡＲ３に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ５・Ｑｃ６）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ３に出力し、上記ローカルエリア２の右半分ＡＲ４に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ７・Ｑｃ８）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ４に出力し、ローカルエリア３（液晶パネルＬＣＰを上下左右に４分割したときの左下領域）の左半分ＡＲ５に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ９・Ｑｃ１０）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ５に出力し、ローカルエリア３の右半分ＡＲ６に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１１・Ｑｃ１２）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ６に出力し、ローカルエリア４（液晶パネルＬＣＰを上下左右に４分割したときの右下領域）の左半分ＡＲ７に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１３・Ｑｃ１４）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ７に出力し、上記ローカルエリア４の右半分ＡＲ８に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１５・Ｑｃ１６）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ８に出力する。
　さらに、ピクセルマッピング回路ＰＭＣは、表示制御基板ＤＣ１のタイミングコントローラＴＣ１に同期信号ＳＹＳ（垂直同期信号、水平同期信号、クロック信号、データイネーブル信号、極性反転信号等）を出力し、これを受けたタイミングコントローラＴＣ１は、この同期信号ＳＹＳを、表示制御基板ＤＣ１～ＤＣ４に接続された基板間共有線ＳＳＬに送信する。
　タイミングコントローラＴＣ１は、ピクセルマッピング回路ＰＭＣから受けた同期信号ＳＹＳを受けて映像処理回路ＥＰ１と協働し、映像信号Ｑｃ１・Ｑｃ２に階調変換処理およびフレームレート変換（ＦＲＣ）処理等の映像処理を行った後に、ＡＲ１に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ１を出力し、ゲートドライバＧＤ１のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ１を出力し、ＣＳドライバＣＤ１にＣＳ制御信号ＣＣ１を出力する。
　タイミングコントローラＴＣ２は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ２と協働し、映像信号Ｑｃ３・Ｑｃ４に上記映像処理を行った後に、ＡＲ２に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ２を出力する。
　タイミングコントローラＴＣ３は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ３と協働し、映像信号Ｑｃ５・Ｑｃ６に上記映像処理を行った後に、ＡＲ３に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ３を出力する。
　タイミングコントローラＴＣ４は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ４と協働し、映像信号Ｑｃ７・Ｑｃ８に上記映像処理を行った後に、ＡＲ４に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ４を出力し、ゲートドライバＧＤ２のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ２を出力し、ＣＳドライバＣＤ２にＣＳ制御信号ＣＣ２を出力する。
　タイミングコントローラＴＣ５は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ５と協働し、映像信号Ｑｃ９・Ｑｃ１０に上記映像処理を行った後に、ＡＲ５に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ５を出力し、ゲートドライバＧＤ３のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ３を出力し、ＣＳドライバＣＤ３にＣＳ制御信号ＣＣ３を出力する。
　タイミングコントローラＴＣ６は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ６と協働し、映像信号Ｑｃ１１・Ｑｃ１２に上記映像処理を行った後に、ＡＲ６に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ６を出力する。
　タイミングコントローラＴＣ７は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ７と協働し、映像信号Ｑｃ１３・Ｑｃ１４に上記映像処理を行った後に、ＡＲ７に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ７を出力する。
　タイミングコントローラＴＣ８は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ８と協働し、映像信号Ｑｃ１５・Ｑｃ１６に上記映像処理を行った後に、ＡＲ８に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ８を出力し、ゲートドライバＧＤ４のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ４を出力し、ＣＳドライバＣＤ４にＣＳ制御信号ＣＣ４を出力する。
　なお、ソース制御信号ＳＣ１～ＳＣ８には、データ信号、データイネーブル信号（ＤＥ信号）、ソーススタートパルス、およびソースクロックが含まれ、ゲート制御信号ＧＣ１～ＧＣ４には、イニシャル信号、ゲートスタートパルスおよびゲートクロックが含まれる。
　ここで、上記階調変換処理には、高速表示処理（ＱＳ処理）やパネル上下分割駆動（以下に詳述）とデータ信号線の１Ｖ反転駆動（以下に詳述）との組み合わせに対応するための、画素位置（列方向の位置）に応じた階調補正処理が含まれていてもよい。
　また、上記ＦＲＣ処理では、各映像処理回路で、１６本の映像信号Ｑａ１～Ｑａ１６のいずれか１つ（フルＨＤ画素数である、キメの粗い全体画像）を用いて動きベクトルを求めるとともに、映像信号Ｑｃ１～Ｑｃ１６のうち対応する１つ（フルＨＤ画素数である、キメの細かい部分画像）を用いて内挿用の部分画像（フルＨＤ画素数）を生成してもよい。
　また、映像信号Ｑｃ１～Ｑｃ１６の入力に、１２ビット転送のＨＤＭＩ（高精細マルチメディアインターフェース）を用いると、ＤＥ信号（１９２０ライン分）が１クロック（１ライン分）前に伸びて１９２１ライン分となるエラーが生じうるため、ＤＥ信号の幅を監視して、１９２１ライン分となった場合には、１クロック遅らせてＤＥ信号を立ち上げるエラー補正処理を行うことも可能である。すなわち、入力インターフェース（例えば、ＨＤＭＩ）を介してデータ信号（例えば、映像信号Ｑｃ１～Ｑｃ４）と該データ信号の有効期間を示す有効信号（ＤＥ）とが入力される表示制御基板ＤＣ１に、上記有効信号に基づいて得られるデータ信号の内容および上記有効信号のアクティブ期間の少なくとも１つを検出する検出部と、該検出部の検出結果に応じて上記有効信号の位相ずれを補正する補正部とを設ける。こうすれば、有効信号の位相ずれに起因するデータ信号の不具合（特にＨＤＭＩを用いたときに生じ易い不具合）を解消することができる。
　表示制御基板ＤＣ１～ＤＣ４は、基板間で各種信号をやり取りあるいは共有することで、互いの動作を同期させている。具体的には、マスターである表示制御基板ＤＣ１が、ＲＤＹ（準備完了）信号をスレーブの表示制御基板ＤＣ２に送り、これを受けた表示制御基板ＤＣ２は、準備が完了し次第、ＲＤＹ信号をスレーブの表示制御基板ＤＣ３に送り、これを受けた表示制御基板ＤＣ３は、準備が完了し次第、ＲＤＹ信号をスレーブの表示制御基板ＤＣ４に送り、これを受けた表示制御基板ＤＣ４は、準備が完了し次第、ＲＤＹ信号を表示制御基板ＤＣ１に返送する。表示制御基板ＤＣ１は、ＲＤＹ信号が返送されたのを受けて、動作開始（ＳＲＳＴ）信号を、基板間共有線ＳＳＬを介して表示制御基板ＤＣ２～ＤＣ４に一斉送信する。動作開始（ＳＲＳＴ）信号が送信された後には、表示制御基板ＤＣ１のタイミングコントローラＴＣ１が、ピクセルマッピング回路ＰＭＣから受けた上記同期信号ＳＹＳを、基板間共有線ＳＳＬを介して、タイミングコントローラＴＣ２～ＴＣ８に一斉送信する。より詳細には以下のとおりである。
　図１に示すように、表示制御基板ＤＣ１は、ローカル電源回路ＰＣ１、映像信号Ｑｃ１～Ｑｃ４が入力される映像コネクタＣＮ１、同期コネクタｃｎ１、同期回路ＳＹＣ１、タイミングコントローラＴＣ１・ＴＣ２、および映像処理回路ＥＰ１・ＥＰ２を備える。ローカル電源回路ＰＣ１は、同期回路ＳＹＣ１、タイミングコントローラＴＣ１・ＴＣ２、および映像処理回路ＥＰ１・ＥＰ２に接続され（図示せず）、同期回路ＳＹＣ１は、同期コネクタｃｎ１およびタイミングコントローラＴＣ１・ＴＣ２に接続され、タイミングコントローラＴＣ１は、映像処理回路ＥＰ１およびタイミングコントローラＴＣ２に接続され、タイミングコントローラＴＣ２は、映像処理回路ＥＰ２およびタイミングコントローラＴＣ１に接続されている。
　また、表示制御基板ＤＣ２は、ローカル電源回路ＰＣ２、映像信号Ｑｃ５～Ｑｃ８が入力される映像コネクタＣＮ２、同期コネクタｃｎ２、同期回路ＳＹＣ２、タイミングコントローラＴＣ３・ＴＣ４、および映像処理回路ＥＰ３・ＥＰ４を備える。ローカル電源回路ＰＣ２は、同期回路ＳＹＣ２、タイミングコントローラＴＣ３・ＴＣ４、および映像処理回路ＥＰ３・ＥＰ４に接続され（図示せず）、同期回路ＳＹＣ２は、同期コネクタｃｎ２およびタイミングコントローラＴＣ３・ＴＣ４に接続され、タイミングコントローラＴＣ３は、映像処理回路ＥＰ３およびタイミングコントローラＴＣ４に接続され、タイミングコントローラＴＣ４は、映像処理回路ＥＰ４およびタイミングコントローラＴＣ３に接続されている。
　また、表示制御基板ＤＣ３は、ローカル電源回路ＰＣ３、映像信号Ｑｃ９～Ｑｃ１２が入力される映像コネクタＣＮ３、同期コネクタｃｎ３、同期回路ＳＹＣ３、タイミングコントローラＴＣ５・ＴＣ６、および映像処理回路ＥＰ５・ＥＰ６を備える。ローカル電源回路ＰＣ３は、同期回路ＳＹＣ３、タイミングコントローラＴＣ５・ＴＣ６、および映像処理回路ＥＰ５・ＥＰ６に接続され（図示せず）、同期回路ＳＹＣ３は、同期コネクタｃｎ３およびタイミングコントローラＴＣ５・ＴＣ６に接続され、タイミングコントローラＴＣ５は、映像処理回路ＥＰ５およびタイミングコントローラＴＣ６に接続され、タイミングコントローラＴＣ６は、映像処理回路ＥＰ６およびタイミングコントローラＴＣ５に接続されている。
　また、表示制御基板ＤＣ４は、ローカル電源回路ＰＣ４、映像信号Ｑｃ１３～Ｑｃ１６が入力される映像コネクタＣＮ４、同期コネクタｃｎ４、同期回路ＳＹＣ４、タイミングコントローラＴＣ７・ＴＣ８、および映像処理回路ＥＰ７・ＥＰ８を備える。ローカル電源回路ＰＣ４は、同期回路ＳＹＣ４、タイミングコントローラＴＣ７・ＴＣ８、および映像処理回路ＥＰ７・ＥＰ８（図示せず）に接続され、同期回路ＳＹＣ４は、同期コネクタｃｎ４およびタイミングコントローラＴＣ７・ＴＣ８に接続され、タイミングコントローラＴＣ７は、映像処理回路ＥＰ７およびタイミングコントローラＴＣ８に接続され、タイミングコントローラＴＣ８は、映像処理回路ＥＰ８およびタイミングコントローラＴＣ７に接続されている。
　なお、表示制御基板ＤＣ１はマスターとして動作し、表示制御基板ＤＣ２～ＤＣ４はスレーブとして動作する。
　映像コネクタＣＮ１～ＣＮ４はそれぞれ同期用共有線ＳＳＬ１に接続され、同期コネクタｃｎ１～ｃｎ４はリセット用共有線ＳＳＬ２に接続されている。
　同期回路ＳＹＣ１では、ローカル電源回路ＰＣ１からの電源電圧信号が閾値レベル以上になると、準備信号ＲＤＹａをアクティブ（準備完了信号）とし、同期コネクタｃｎ１・ｃｎ２を介して同期回路ＳＹＣ２に送信する。同期回路ＳＹＣ２は、同期回路ＳＹＣ１からの準備信号ＲＤＹａがアクティブであり、かつローカル電源回路ＰＣ２からの電源電圧信号が閾値レベル以上であれば、準備信号ＲＤＹｂをアクティブ（準備完了信号）とし、同期コネクタｃｎ２・ｃｎ４を介して同期回路ＳＹＣ４に送信する。同期回路ＳＹＣ４は、同期回路ＳＹＣ２からの準備信号ＲＤＹｂがアクティブであり、かつローカル電源回路ＰＣ４からの電源電圧信号が閾値レベル以上であれば、準備信号ＲＤＹｃをアクティブ（準備完了信号）とし、同期コネクタｃｎ４・ｃｎ３を介して同期回路ＳＹＣ３に送信する。同期回路ＳＹＣ３は、同期回路ＳＹＣ４からの準備信号ＲＤＹｃがアクティブであり、かつローカル電源回路ＰＣ３からの電源電圧信号が閾値レベル以上であれば、準備信号ＲＤＹｄをアクティブ（準備完了信号）とし、同期コネクタｃｎ３・ｃｎ１を介して同期回路ＳＹＣ１に送信する。
　同期回路ＳＹＣ１は、同期回路ＳＹＣ３からの準備信号ＲＤＹｄがアクティブになると、リセット信号ＳＲＳＴを非アクティブ（リセット解除信号）にし、同期コネクタｃｎ１を介してリセット用共有線ＳＳＬ２に送信するとともに、タイミングコントローラＴＣ２に送信する。リセット解除信号は、リセット用共有線ＳＳＬ２および同期コネクタｃｎ２～ｃｎ４を介して同期回路ＳＹＣ２～ＳＹＣ４に一斉送信される。
　リセット解除信号を受けた同期回路ＳＹＣ２は、タイミングコントローラＴＣ３・ＴＣ４へのリセット解除信号ＲＳＴｂをアクティブにし、これによってタイミングコントローラＴＣ３・ＴＣ４の動作準備が完了する。また、リセット解除信号を受けた同期回路ＳＹＣ４は、タイミングコントローラＴＣ７・ＴＣ８へのリセット解除信号ＲＳＴｃをアクティブにし、これによってタイミングコントローラＴＣ７・ＴＣ８の動作準備が完了する。また、リセット解除信号を受けた同期回路ＳＹＣ３は、タイミングコントローラＴＣ５・ＴＣ６へのリセット解除信号ＲＳＴｄをアクティブにし、これによってタイミングコントローラＴＣ５・ＴＣ６の動作準備が完了する。
　そして、タイミングコントローラＴＣ１に入力された同期信号ＳＹＳ（垂直同期信号、水平同期信号、クロック信号、データイネーブル信号、極性反転信号等）が、タイミングコントローラＴＣ１から、映像コネクタＣＮ１、同期用共有線ＳＳＬ１および映像コネクタＣＮ２～ＣＮ４を介してタイミングコントローラＴＣ２～ＴＣ８に送信され、これによってタイミングコントローラＴＣ１～ＴＣ８の同期動作が開始される。
　図３は、図１の一具体例を示す回路図であり、図４は、図３の構成の動作を示すタイミングチャートである。図３・４に示すように、同期回路ＳＹＣ１は、アンド回路ＡＣ１およびバッファ回路ＢＵ１を備え、同期回路ＳＹＣ２は、アンド回路ＡＣ２およびバッファ回路ＢＵ２を備え、同期回路ＳＹＣ３は、アンド回路ＡＣ３およびバッファ回路ＢＵ３を備え、同期回路ＳＹＣ４は、アンド回路ＡＣ４およびバッファ回路ＢＵ４を備える。
　まず、ローカル電源回路ＰＣ１からの電源電圧信号ＣＰ１が閾値レベル以上「Ｈ」になると、準備信号ＲＤＹａがアクティブ「Ｈ」（準備完了信号）となり、同期コネクタｃｎ１・ｃｎ２を介して同期回路ＳＹＣ２のアンド回路ＡＣ２に送信される。アンド回路ＡＣ２には、準備信号ＲＤＹａとローカル電源回路ＰＣ２からの電源電圧信号ＣＰ２とが入力されており、両者がアクティブ「Ｈ」になると、準備信号ＲＤＹｂがアクティブ「Ｈ」（準備完了信号）となり、同期コネクタｃｎ２・ｃｎ４を介して同期回路ＳＹＣ４のアンド回路ＡＣ４に送信される。アンド回路ＡＣ４には、準備信号ＲＤＹｂとローカル電源回路ＰＣ４からの電源電圧信号ＣＰ４とが入力されており、両者がアクティブ「Ｈ」になると、準備信号ＲＤＹｃがアクティブ「Ｈ」（準備完了信号）となり、同期コネクタｃｎ４・ｃｎ３を介して同期回路ＳＹＣ３のアンド回路ＡＣ３に送信される。アンド回路ＡＣ３には、準備信号ＲＤＹｃとローカル電源回路ＰＣ３からの電源電圧信号ＣＰ３とが入力されており、両者がアクティブ「Ｈ」になると、準備信号ＲＤＹｄがアクティブ「Ｈ」（準備完了信号）となり、同期コネクタｃｎ３・ｃｎ１を介して同期回路ＳＹＣ１のアンド回路ＡＣ１に送信される。アンド回路ＡＣ１には、準備信号ＲＤＹｄとローカル電源回路ＰＣ１からの電源電圧信号ＣＰ１とが入力されており、準備信号ＲＤＹｄがアクティブ「Ｈ」になると、リセット信号ＳＲＳＴが非アクティブ「Ｈ」（リセット解除信号）となる。リセット解除信号は、バッファ回路ＢＵ１に送信されるとともに、コネクタｃｎ１、リセット用共有線ＳＳＬ２、およびコネクタｃｎ２～ｃｎ４を経てバッファ回路ＢＵ２～ＢＵ４に一斉送信され、バッファ回路ＢＵ１～ＢＵ４からのリセット解除信号ＲＳＴａ～ＲＳＴｄはアクティブ「Ｈ」となる。なお、バッファ回路ＢＵ１～ＢＵ４はインピーダンス変換を行うものである。
　上記構成によれば、表示制御基板ＤＣ１～ＤＣ４すべての動作準備が完了してからこれらの同期動作を開始することができ、電源投入時やフェイルセーフからの復帰時の映像破綻を回避することができる。
　図１では、８枚のタイミングコントローラを用いているが、表示部の分割形態に合わせて、４枚でも、２枚でもよい。また、同期信号ＳＹＳに含まれる各種の信号も必要に応じて決定すればよい。ローカル電源回路ＰＣ１～ＰＣ４は、同時に立ち上げても（電源投入しても）よいし、順次立ち上げても構わない。
　図３では、準備信号ＲＤＹａ～ＲＤＹｄおよびリセット信号ＳＲＳＴが抵抗によってプルダウン処理されているため、前段の表示制御基板に電源が投入されていない場合や、接続ラインが外れていた場合でも、入力状態が不安定になり難い。なお、図４では、準備信号ＲＤＹａ～ＲＤＹｄを正論理、リセット信号ＳＲＳＴを負論理としているために、図３でプルダウン処理しているが、準備信号を負論理、リセット信号を正論理とする場合には、プルアップ処理を行えばよい。
　また、表示制御基板ＤＣ１～ＤＣ４が動作中にいずれかの表示制御基板に表示制御の異常が発生した場合には、異常が発生した表示制御基板から送信されたフェイルセーフ信号が、他のすべての表示制御基板に伝達（巡回送信あるいは共有線を介して同時送信）され、全ての制御表示基板は瞬時に自走状態（黒表示）モードとなる。これにより、映像破綻が回避される。
　また、表示制御基板ＤＣ１～ＤＣ４それぞれにおいて、各種駆動電源が個別に生成されており、同種（同電位・同位相）の駆動電源が供給されるラインは、電流制限回路を介して表示制御基板間で接続されている。こうすれば、同種の駆動電源の調整を図りつつ、基板間の立ち上がりタイミングのずれ等に起因して各種ドライバや表示制御基板に過電流が流れることを防止することができる。
　液晶パネルＬＣＰは、アクティブマトリクス基板、液晶層（図示せず）および対向基板（図示せず）を備え、アクティブマトリクス基板には、複数の画素電極（図示せず）、複数のＴＦＴ（薄膜トランジスタ、図示せず）、行方向（パネルの長辺に沿う方向）に延伸する走査信号線Ｇａ～Ｇｄ、列方向に延伸する複数のデータ信号線Ｓａ～Ｓｄ、行方向に延伸する保持容量配線（ＣＳ配線）ＣＳａ～ＣＳｄ、および列方向に延伸するＣＳ幹配線Ｍａ～Ｍｈが設けられ、対向基板には、共通電極（図示せず）、カラーフィルタ、およびブラックマトリクス（図示せず）が設けられている。
　また、ゲートドライバＧＤ１は、液晶パネルＬＣＰの上半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。垂直ドライバＧＤ２は、液晶パネルＬＣＰの上半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。また、ゲートドライバＧＤ３は、液晶パネルＬＣＰの下半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。垂直ドライバＧＤ４は、液晶パネルＬＣＰの下半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。そして、パネル上半分に設けられた各走査信号線はゲートドライバＧＤ１・ＧＤ２によって駆動され、パネル下半分に設けられた各走査信号線はゲートドライバＧＤ３・ＧＤ４によって駆動される。すなわち、１本の走査信号線がその両側に配置された２つのゲートドライバに接続され、これら２つのゲートドライバからこの１つの走査信号線に同一位相の走査（パルス）信号が供給される。こうすれば、走査信号線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。
　ソースドライバＳＤ１は、液晶パネルＬＣＰの上半分が有する１つの長辺に沿って設けられ、行方向に並ぶ４８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）と、図示しない４つのソースドライバ基板を含む（１つのソースドライバ基板には１２個のソースドライバチップＪが装着される）。一方、ソースドライバＳＤ２は、液晶パネルＬＣＰの下半分が有する１つの長辺に沿って設けられ、行方向に並ぶ４８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）と、図示しない４つのソースドライバ基板を含む（１つのソースドライバ基板には１２個のソースドライバチップＪが装着される）。そして、パネル上半分に設けられた各データ信号線はソースドライバＳＤ１によって駆動され、パネル下半分に設けられた各データ信号線はソースドライバＳＤ２によって駆動される。例えば、データ信号線ＳａはソースドライバＳＤ１によって駆動され、データ信号線ＳｃはソースドライバＳＤ２によって駆動される。なお、スペースの関係でソースドライバチップＪをパネル長辺に沿って並べることができない場合は、スペースの余裕のあるパネル短辺側に並べる（ソースドライバチップＪとゲートドライバチップＩとを列方に並べる）こともできる。この場合、データ信号線とパネル短辺側のソース端子とを接続する中継ラインを、対向基板側に設けたり、アクティブマトリクス基板のソース層（ＴＦＴのソース・ドレイン電極の形成層）以外、すなわち、ゲート絶縁膜の下層（ゲート層）やソース層とＩＴＯ層（画素電極形成層）との間の層に設けたりすることもできる。
　液晶パネルＬＣＰは、１つの画素列の上半分（第１領域、パネルの上流側）に対応して２本のデータ信号線が設けられるとともに、この画素列の下半分（第２領域、パネルの下流側）に対応して２本のデータ信号線が設けられた、いわゆる上下分割ダブルソース構造（１画素列あたり４本のデータ信号線が設けられ、同時に４本の走査信号線を選択することが可能な構造）を有し、４倍速駆動が可能である。さらに、液晶パネルＬＣＰは、１つの画素に少なくとも２つの画素電極を備えたいわゆるマルチ画素方式であり、１画素内に形成された明領域と暗領域とによって視野角特性を高めることが可能となっている。
　例えば、図２および図８～図９に示すように、パネルの上半分（上流側）に走査信号線Ｇａ・Ｇｂおよび保持容量配線ＣＳａ・ＣＳｂが設けられるとともに、パネルの下半分（下流側）に走査信号線Ｇｃ・Ｇｄおよび保持容量配線ＣＳｃ・ＣＳｄが設けられ、１つの画素列ＰＬ１の上半分（上流側）に列方向に隣り合う２つの画素Ｐａ・Ｐｂが含まれるとともに、画素列ＰＬ１の下半分（下流側）に列方向に隣り合う２つの画素Ｐｃ・Ｐｄが含まれ、画素列ＰＬ１の上半分（上流側）に対応してデータ信号線Ｓａ・Ｓｂが設けられるとともに、画素列ＰＬ１の下半分（下流側）に対応してデータ信号線Ｓｃ・Ｓｄが設けられている。
　そして、画素Ｐａに含まれる２つの画素電極１７Ａ・１７ａのうち画素電極１７Ａに接続するＴＦＴ１２Ａおよび画素電極１７ａに接続するＴＦＴ１２ａそれぞれが、データ信号線Ｓａと走査信号線Ｇａとに接続され、画素電極１７Ａが保持容量配線ＣＳｎと保持容量ＣＡを形成し、画素電極１７ａが保持容量配線ＣＳａと保持容量Ｃａを形成し、さらに、画素Ｐｂに含まれる２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂに接続するＴＦＴ１２Ｂおよび画素電極１７ｂに接続するＴＦＴ１２ｂそれぞれが、データ信号線Ｓｂと走査信号線Ｇｂとに接続され、画素電極１７Ｂが保持容量配線ＣＳａと保持容量ＣＢを形成し、画素電極１７ｂが保持容量配線ＣＳｂと保持容量Ｃｂを形成し、さらに、画素Ｐｃに含まれる２つの画素電極１７Ｃ・１７ｃのうち画素電極１７Ｃに接続するＴＦＴ１２Ｃおよび画素電極１７ｃに接続するＴＦＴ１２ｃそれぞれが、データ信号線Ｓｃと走査信号線Ｇｃとに接続され、画素電極１７Ｃが保持容量配線ＣＳｍと保持容量ＣＣを形成し、画素電極１７ｃが保持容量配線ＣＳｃと保持容量Ｃｃを形成し、さらに、画素Ｐｄに含まれる２つの画素電極１７Ｄ・１７ｄのうち画素電極１７Ｄに接続するＴＦＴ１２Ｄおよび画素電極１７ｄに接続するＴＦＴ１２ｄそれぞれが、データ信号線Ｓｄと走査信号線Ｇｄとに接続され、画素電極１７Ｄが保持容量配線ＣＳｃと保持容量ＣＤを形成し、画素電極１７ｄが保持容量配線ＣＳｄと保持容量Ｃｄを形成しており、４本の走査信号線Ｇａ～Ｇｄは同時に選択される。
　なお、画素列ＰＬ１では、左端にデータ信号線Ｓａ・Ｓｃが列方向に並べて配されるとともに、右端にデータ信号線Ｓｂ・Ｓｄが列方向に並べて配され、画素列ＰＬ１と隣り合う画素列ＰＬ２では、左端にデータ信号線ＳＡ・ＳＣが列方向に並べて配されるとともに、右端にデータ信号線ＳＢ・ＳＤが列方向に並べて配されている。
　そして、画素列ＰＬ２では、画素電極Ｐａと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＢに接続され、画素電極Ｐｂと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＡに接続され、画素電極Ｐｃと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＤに接続され、画素電極Ｐｄと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＣに接続されている。
　上半分（第１領域）と下半分（第２領域）の境界近傍の構成は、図９のとおりである。すなわち、第１領域のボトムに位置する画素Ｐｘに含まれる２つの画素電極１７Ｘ・１７ｘのうち画素電極１７Ｘに接続するＴＦＴ１２Ｘおよび画素電極１７ｘに接続するＴＦＴ１２ｘそれぞれが、データ信号線Ｓｂと走査信号線Ｇｍとに接続され、画素電極１７Ｘが保持容量配線ＣＳｉと保持容量を形成し、画素電極１７ｘが保持容量配線ＣＳｍと保持容量を形成し、第２領域のトップに、上記画素Ｐｃが位置している。
　なお、パネル上半分に設けられたデータ信号線の数は、少なくとも７６８０（画素）×３（原色）×２（ダブルソース）＝４６０８０本であり、パネル上半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル上半分に設けられた保持容量配線の数は、少なくとも２１６０本であり、パネル下半分に設けられたデータ信号線の数は、少なくとも４６０８０本であり、パネル下半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル下半分に設けられた保持容量配線の数は、少なくとも２１６０本である。
　ＣＳ幹配線Ｍａ（第１幹配線）およびＣＳ幹配線Ｍｂは、アクティブマトリクス基板の上半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ１によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｃ（第３幹配線）およびＣＳ幹配線Ｍｄは、アクティブマトリクス基板の上半分が有する上記２つの短辺の他方に近接して設けられ、ＣＳドライバＣＤ２によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｅ・ＣＳ幹配線Ｍｆ（第２幹配線）は、アクティブマトリクス基板の下半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ３によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｇ・ＣＳ幹配線Ｍｈ（第４幹配線）は、アクティブマトリクス基板の下半分が有する上記２つの短辺の他方に近接して設けられ、それぞれが別位相となるようにＣＳドライバＣＤ４によって駆動される。そして、１本の保持容量配線は、その両側に配置された２本のＣＳ幹配線に接続され、これら２本のＣＳ幹配線からこの１本の保持容量配線に同一位相の変調（パルス）信号が供給される。こうすれば、保持容量配線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。
　例えば、保持容量配線ＣＳａはＣＳ幹配線Ｍａ・Ｍｃに接続され、保持容量配線ＣＳｂはＣＳ幹配線Ｍｂ・Ｍｄに接続され、保持容量配線ＣＳｃはＣＳ幹配線Ｍｅ・Ｍｇに接続され、保持容量配線ＣＳｄはＣＳ幹配線Ｍｆ・Ｍｈに接続されている。したがって、例えば、ＣＳ幹配線Ｍａ・Ｍｂの電位を逆位相となるように制御すると、保持容量配線ＣＳａ・ＣＳｂの電位も逆位相となり、画素Ｐｂでは、２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂが保持容量配線ＣＳａと容量を形成し、画素電極１７ｂが保持容量配線ＣＳｂと容量を形成していることから、画素電極１７Ｂ・１７ｂに同一の信号電位を書き込んだ後に、例えば、画素電極１７Ｂの実効電位をセンター電位に近づく方向にシフトさせる一方、画素電極１７ｂの実効電位をセンター電位から離れる方向にシフトさせる（これにより、１画素内に、画素電極１７Ｂに対応する暗領域と画素電極１７ｂに対応する明領域とを形成する）ことができる。
　なお、１つのデータ信号線の供給されるデータ信号の極性は１垂直走査期間（１Ｖ）ごとに反転し、同一垂直走査期間では、１画素列に対応しても設けられる２つのデータ信号線の一方と他方とに供給されるデータ信号の極性が逆極性となっている。こうすれば、各データ信号線を１Ｖ反転としながら（すなわち、極性反転周期を長くして消費電力を低減しながら）、画面内の画素の極性分布をドット反転とする（これにより、ＴＦＴがＯＦＦしたときに生じる引き込み電圧に起因するフリッカを抑制する）ことができる。
　液晶パネルの図８・９に示す部分の駆動方法を、図１０のタイミングチャートおよび図１１～図１４の模式図に示す。なお、図１０に示すように、データ信号線Ｓａ・ＳＡ・Ｓｃ・ＳＣには、１垂直走査期間中、プラスのデータ信号電位を供給し、データ信号線Ｓｂ・ＳＢ・Ｓｄ・ＳＤには、１垂直走査期間中、マイナスのデータ信号電位を供給する。
　時刻ｔ０で走査信号線Ｇａ～Ｇｄの同時走査が始まり、ｔ０から１Ｈ（垂直走査期間）後の時刻ｔ１で走査信号線Ｇａ～Ｇｄの同時走査が終了する。これにより、画素電極１７Ａ・１７ａにはプラスのデータ信号電位が書き込まれ、画素電極１７Ｂ・１７ｂにはマイナスのデータ信号電位が書き込まれ、画素電極１７Ｃ・１７ｃにはプラスのデータ信号電位が書き込まれ、画素電極１７Ｄ・１７ｄにはマイナスのデータ信号電位が書き込まれる。
　ｔ１から１Ｈ後のｔ２では、ＣＳ幹配線Ｍｂから送られる変調信号によって、保持容量配線ＣＳｎの電位がＬ（Ｌｏｗ）側にシフトし、これに伴って、画素電極１７Ａの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも低下する（暗領域となる）。また、ｔ２では、ＣＳドライバＣＤ１・ＣＤ２からＣＳ幹配線Ｍａ・Ｍｃを介して送られる変調信号によって、保持容量配線ＣＳａの電位がＨ（Ｈｉｇｈ）側にシフトし、これに伴って、画素電極１７ａの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも上昇する（明領域となる）。また、ｔ２では、（保持容量配線ＣＳａの電位がＨ側にシフトするため）、画素電極１７Ｂの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも上昇する（暗領域となる）。
　さらに、ｔ２では、ＣＳ幹配線Ｍｍから送られる変調信号によって、保持容量配線ＣＳｍの電位がＬ（Ｌｏｗ）側にシフトし、これに伴って、画素電極１７Ｃの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも低下する（暗領域となる）。また、ｔ２では、ＣＳドライバＣＤ３・ＣＤ４からＣＳ幹配線Ｍｅ・Ｍｇを介して送られる変調信号によって、保持容量配線ＣＳｃの電位がＨ（Ｈｉｇｈ）側にシフトし、これに伴って、画素電極１７ｃの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも上昇する（明領域となる）。
　さらに、ｔ２では、ＣＳドライバＣＤ１・ＣＤ２からＣＳ幹配線Ｍｂ・Ｍｄを介して送られる変調信号によって、保持容量配線ＣＳｂの電位がＬ側にシフトし、これに伴って、画素電極１７ｂの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも低下する（明領域となる）。
　そして、第１領域のボトムに位置する画素Ｐｘの走査が時刻ｔ３で終了すると、画素電極１７Ｘ・１７ｘにはマイナスのデータ信号電位が書き込まれる。さらに、ｔ３では、ＣＳ幹配線Ｍｍから送られる変調信号によって、保持容量配線ＣＳｍの電位がＬ（Ｌｏｗ）側にシフトするため、画素電極１７ｘの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも低下する（明領域となる）。
　なお、同時に選択される４本の走査信号線Ｇａ～Ｇｄについて、走査信号線Ｇａがパネルの上側長辺から数えてｎライン目で走査信号線Ｇｂがｎ＋１ライン目とすると（図８～図１４ではｎ＝０として説明している）、走査信号線Ｇｃは、この上側長辺から数えてｎ＋２１６０ライン目で走査信号線Ｇｂがｎ＋２１６１ライン目となっており、パネル上半分に設けられた走査信号線Ｇａに第Ｎフレームのｎライン目のデータ信号が書き込まれるとすると、パネル下半分に設けられた走査信号線Ｇｃには、１つ前のフレームである第Ｎ－１フレームのｎ＋２１６０ライン目のデータ信号が書き込まれる。こうすることで、パネル上下での表示ずれ感が抑制される。
　バックライトコントローラＢＬＣは、ピクセルマッピング回路ＰＭＣから出力された映像信号ＱＢＬを受けてバックライト制御信号をバックライトドライバＢＤに出力し、バックライトドライバＢＤによってバックライトＢＬが駆動される。なお、バックライトＢＬは、複数に分割され、それぞれが、映像信号ＱＢＬに応じて個別に輝度調整される（アクティブバックライト）。
　電源コントローラは、３つの電源回路それぞれに接続される商用電源の供給電力レベルを監視しており、何らかの理由で１つまたは複数の商用電源に異常（供給電力レベルの低下）が生じた場合には、バックライトＢＬへの電源ライン（例えば、Ｒ・Ｂ・Ｇ用の３系統）と表示制御基板ＤＣ１～ＤＣ４への電源ライン（例えば、１系統）とを１つまたは複数の正常な商用電源に繋ぎかえるとともに、バックライトコントローラＢＬＣに異常発生信号を出力する。この異常発生信号を受けたバックライトコントローラＢＬＣは、バックライトＢＬの輝度の上限を下げるような制御信号をバックライトドライバＢＤに出力する。これにより、予期せぬ商用電源の異常に起因する表示制御基板ＤＣ１～ＤＣ４の破損等を回避することができる。
　なお、液晶表示装置の省電力化等によって３つの電源回路が必要でなくなり、商用電源に接続される電源回路が１つのみ設けられる構成が可能となった場合には、電源コントローラは、この１つの商用電源の供給電力レベルを監視し、何らかの理由でこの商用電源に異常（供給電力レベルの低下）が生じた場合には、バックライトコントローラＢＬＣに異常発生信号を出力する（この異常発生信号を受けたバックライトコントローラＢＬＣは、バックライトＢＬの輝度の上限を下げるような制御信号をバックライトドライバＢＤに出力する）ようにすることも可能である。
　〔実施例２〕
　図１・３・４では、準備信号ＲＤＹａ～ＲＤＹｄ、リセット信号ＳＲＳＴ、および同期信号ＳＹＳにＴＴＬレベル信号やＣＭＯＳレベル信号（シングルエンド信号）を用いているがこれに限定されない。例えば、準備信号ＲＤＹａ～ＲＤＹｄ、リセット信号ＳＲＳＴ、および同期信号ＳＹＳの少なくとも１つに、ＬＶＤＳ等の差動（系）信号を用いることもできる。例えば、図５のように、準備信号ＲＤＹａ～ＲＤＹｄ、リセット信号ＳＲＳＴ、および同期信号ＳＹＳすべてに差動信号（図中では、差動信号経路を太線としている）を用いてもよい。なお、タイミングコントローラＴＣ～ＴＣ８や映像処理回路ＥＰ１～ＥＰ８にはシングルエンド信号が入力されるため、表示制御基板ＤＣ１～ＤＣ４に、差動信号をシングルエンド信号に変換する変換回路ＬＣＣ設けている。
　こうすれば、表示制御基板間が長くなったり、リセット用共有線ＳＳＬ２や同期用共有線ＳＳＬ１が長くなったりしてもノイズの影響を受けにくくすることができる。また、準備信号ＲＤＹａ～ＲＤＹｄ、リセット信号ＳＲＳＴ、および同期信号ＳＹＳの伝送線が重なっても、相互干渉を抑制することができる。
　〔実施例３〕
　液晶表示装置のバックライトを液晶パネルの駆動と同期させる必要がある場合（例えば、３Ｄ対応の場合やアクティブバックライトとする場合）には、図５の液晶表示装置にバックライト制御基板ＢＣＳ１・ＢＣＳ２を設け、図７のように構成することもできる。すなわち、バックライト制御基板ＢＣＳ１に、同期回路ＳＹＣ５、電源回路ＰＣ５、映像信号Ｑｃ１～Ｑｃ８が入力されるバックライト制御回路ＢＣ１、バックライトドライバＢＤ１、およびバックライトＢ１を設け、バックライト制御基板ＢＣＳ２に、同期回路ＳＹＣ６、電源回路ＰＣ６、映像信号Ｑｃ９～Ｑｃ１６が入力されるバックライト制御回路ＢＣ２、バックライトドライバＢＤ２、およびバックライトＢ２を設ける。
　同期回路ＳＹＣ１では、ローカル電源回路ＰＣ１からの電源電圧信号が閾値レベル以上になると、準備信号ＲＤＹａをアクティブ（準備完了信号）とし、同期コネクタｃｎ１・ｃｎ２を介して同期回路ＳＹＣ２に送信する。同期回路ＳＹＣ２は、同期回路ＳＹＣ１からの準備信号ＲＤＹａがアクティブであり、かつローカル電源回路ＰＣ２からの電源電圧信号が閾値レベル以上であれば、準備信号ＲＤＹｂをアクティブ（準備完了信号）とし、同期コネクタｃｎ２・ｃｎ４を介して同期回路ＳＹＣ４に送信する。同期回路ＳＹＣ４は、同期回路ＳＹＣ２からの準備信号ＲＤＹｂがアクティブであり、かつローカル電源回路ＰＣ４からの電源電圧信号が閾値レベル以上であれば、準備信号ＲＤＹｃをアクティブ（準備完了信号）とし、同期コネクタｃｎ４・ｃｎ３を介して同期回路ＳＹＣ３に送信する。同期回路ＳＹＣ３は、同期回路ＳＹＣ４からの準備信号ＲＤＹｃがアクティブであり、かつローカル電源回路ＰＣ３からの電源電圧信号が閾値レベル以上であれば、準備信号ＲＤＹｄをアクティブ（準備完了信号）とし、同期コネクタｃｎ３を介して同期回路ＳＹＣ６に送信する。同期回路ＳＹＣ６は、同期回路ＳＹＣ３からの準備信号ＲＤＹｄがアクティブであり、かつローカル電源回路ＰＣ６からの電源電圧信号が閾値レベル以上であれば、準備信号ＲＤＹｅをアクティブ（準備完了信号）とし、同期回路ＳＹＣ５に送信する。同期回路ＳＹＣ５は、同期回路ＳＹＣ６からの準備信号ＲＤＹｅがアクティブであり、かつローカル電源回路ＰＣ５からの電源電圧信号が閾値レベル以上であれば、準備信号ＲＤＹｆをアクティブ（準備完了信号）とし、同期コネクタを介して同期回路ＳＹＣ１に送信する。
　同期回路ＳＹＣ１は、同期回路ＳＹＣ５からの準備信号ＲＤＹｆがアクティブになると、リセット信号ＳＲＳＴを非アクティブ（リセット解除信号）にし、同期コネクタｃｎ１を介してリセット用共有線ＳＳＬ２に送信するとともに、タイミングコントローラＴＣ２に送信する。リセット解除信号は、リセット用共有線ＳＳＬ２および同期コネクタｃｎ２～ｃｎ４を介して同期回路ＳＹＣ２～ＳＹＣ６に一斉送信される。
　リセット解除信号を受けた同期回路ＳＹＣ２は、タイミングコントローラＴＣ３・ＴＣ４へのリセット解除信号ＲＳＴｂをアクティブにし、これによってタイミングコントローラＴＣ３・ＴＣ４の動作準備が完了する。また、リセット解除信号を受けた同期回路ＳＹＣ４は、タイミングコントローラＴＣ７・ＴＣ８へのリセット解除信号ＲＳＴｃをアクティブにし、これによってタイミングコントローラＴＣ７・ＴＣ８の動作準備が完了する。また、リセット解除信号を受けた同期回路ＳＹＣ３は、タイミングコントローラＴＣ５・ＴＣ６へのリセット解除信号ＲＳＴｄをアクティブにし、これによってタイミングコントローラＴＣ５・ＴＣ６の動作準備が完了する。また、リセット解除信号を受けた同期回路ＳＹＣ６は、バックライト制御回路ＢＣ２へのリセット解除信号ＲＳＴｅをアクティブにし、これによってバックライト制御回路ＢＣ２の動作準備が完了する。また、リセット解除信号を受けた同期回路ＳＹＣ５は、バックライト制御回路ＢＣ１へのリセット解除信号ＲＳＴｆをアクティブにし、これによってバックライト制御回路ＢＣ１の動作準備が完了する。
　本発明は説明の便宜上、表示制御基板を４つとしているが、表示制御基板は５つ以上も適応できる。
　以上のように、本液晶表示装置は、１つの液晶パネルと、上記液晶パネルの制御を行う第１～第ｎ制御基板（ｎは２以上の整数）を備え、第１制御基板は、動作可能状態になると次段である第２制御基板に準備完了信号を送信し、第ｎ制御基板は、前段の制御基板からの準備完了信号を受けて自身が動作可能状態にあると判断すると上記第１制御基板に準備完了信号を送信する。
　上記液晶表示装置によれば、第１制御基板（マスター）は、他の制御基板（スレーブ）が準備完了になっていることを認識することができ、１つの液晶表示装置内に設けられた複数の制御基板間の同期不良を抑制することができる。
　本液晶表示装置では、上記液晶パネルに、第１～第ｎ制御基板それぞれによって表示制御される第１～第ｎ領域が含まれている構成とすることもできる。
　本液晶表示装置では、第１～第ｎ制御基板それぞれにタイミングコントローラが設けられ、各タイミングコントローラが同期信号に基づいて同期して動作する構成とすることもできる。
　本液晶表示装置では、上記第１制御基板は、第ｎ制御基板からの準備完了信号を受けて他の制御基板全てにリセット解除信号を送信する構成とすることもできる。
　本液晶表示装置では、第１制御基板は、リセット解除信号を送信した後に他の制御基板全てに上記同期信号を送信する構成とすることもできる。
　本液晶表示装置では、第１～第ｎ制御基板それぞれに電源回路が設けられている構成とすることもできる。
　本液晶表示装置では、上記準備完了信号は差動信号である構成とすることもできる。
　本液晶表示装置では、上記同期信号は差動信号である構成とすることもできる。
　本液晶表示装置では、上記リセット解除信号は差動信号である構成とすることもできる。
　本液晶表示装置では、第１制御基板以外の制御基板に、前段の制御基板からの準備完了信号と電源回路の供給電圧とに基づいて自段の準備完了信号を生成する同期回路が設けられている構成とすることもできる。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明は、液晶テレビや液晶ディスプレイに適用できる。
　ＬＣＤ　液晶表示装置
　ＬＣＰ　液晶パネル
　ＴＣ１～ＴＣ８　タイミングコントローラ
　ＤＣ１～ＤＣ４　表示制御基板
　ＳＹＣ１～ＳＹＣ４　同期回路
　ＰＣ１～ＰＣ４　ローカル電源回路
　ＣＮ１～ＣＮ４　映像コネクタ
　ｃｎ１～ｃｎ４　同期コネクタ
　ＲＤＹａ～ＲＤＹｆ　準備信号
　ＳＲＳＴ　リセット信号
　ＳＹＳ　同期信号
　ＲＳＴａ～ＲＳＴｆ　リセット解除信号
　ＳＳＬ　基板間共有線
　ＳＳＬ１　同期用共有線
　ＳＳＬ２　リセット用共有線
　Ｐａ～Ｐｄ　画素
　Ｇａ～Ｇｄ　走査信号線
　１７ａ・１７Ａ　画素電極
　１７ｂ・１７Ｂ　画素電極
　１２ａ・１２Ａ　トランジスタ
　１２ｂ・１２Ｂ　トランジスタ
　Ｓａ～Ｓｄ　データ信号線
　ＳＡ～ＳＤ　データ信号線
　ＡＲ１～ＡＲ４（ローカルエリア１・２）　第１領域
　ＡＲ５～ＡＲ８（ローカルエリア３・４）　第２領域

Claims (10)

  1. 　１つの液晶パネルと、上記液晶パネルの制御を行う第１～第ｎ制御基板（ｎは２以上の整数）とを備え、
    　第１制御基板は、動作可能状態になると次段である第２制御基板に準備完了信号を送信し、
    　第ｎ制御基板は、前段の制御基板からの準備完了信号を受けて自身が動作可能状態にあると判断すると上記第１制御基板に準備完了信号を送信する液晶表示装置。
  2. 　上記液晶パネルに、第１～第ｎ制御基板それぞれによって表示制御される第１～第ｎ領域が含まれている請求項１記載の液晶表示装置。
  3. 　第１～第ｎ制御基板それぞれにタイミングコントローラが設けられ、各タイミングコントローラが同期信号に基づいて同期して動作する請求項１記載の液晶表示装置。
  4. 　上記第１制御基板は、第ｎ制御基板からの準備完了信号を受けて他の制御基板全てにリセット解除信号を送信する請求項３記載の液晶表示装置。
  5. 　第１制御基板は、リセット解除信号を送信した後に他の制御基板全てに上記同期信号を送信する請求項４記載の液晶表示装置。
  6. 　第１～第ｎ制御基板それぞれに電源回路が設けられる請求項１記載の液晶表示装置。
  7. 　上記準備完了信号は差動信号である請求項１記載の液晶表示装置。
  8. 　上記同期信号は差動信号である請求項３記載の液晶表示装置。
  9. 　上記リセット解除信号は差動信号である請求項４記載の液晶表示装置。
  10. 　第１制御基板以外の制御基板に、前段の制御基板からの準備完了信号と電源回路の供給電圧とに基づいて自段の準備完了信号を生成する同期回路が設けられている請求項６記載の液晶表示装置。
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