WO2012152836A1 - Dispositif d'adressage de lignes d'un circuit de commande pour matrice active de detection - Google Patents

Dispositif d'adressage de lignes d'un circuit de commande pour matrice active de detection Download PDF

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David BLANCHON
Benoît Racine
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Trixell SAS
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    • G01N23/02—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by transmitting the radiation through the material
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    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
    • H04N25/441—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array by reading contiguous pixels from selected rows or columns of the array, e.g. interlaced scanning
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/779—Circuitry for scanning or addressing the pixel array

Definitions

  • the present invention relates to a device for addressing lines of a control circuit adapted to control the lines of an active detection matrix.
  • active matrices used for example for detection purposes in ionizing radiation imaging devices, for example by X-rays, such as TFT type slabs, according to the acronym denoting the English terminology "Thin Film Transistor "or Thin Film Transistor.
  • the lines can be selected in sequence, one after the other following a scanning direction of the rows of the matrix, during a line selection time corresponding to a fraction of the duration of the frame, allowing the application on the pixels of the row of appropriate signals, for example voltages on the electrodes.
  • the selection of a line corresponds to the application during a corresponding line selection time of a high level signal controlling the on state of the switching devices of the corresponding row of pixels. Outside the line selection time, the Switching devices are kept in a blocked state via the application of a suitable low level signal.
  • the switching devices are transistors
  • the signals to be applied then being voltages, it is customary to designate VGon the voltage corresponding to the high level and therefore to the on state of the switching transistor, and VGoff the corresponding voltage. at the low level and in the off state of the switching transistor.
  • the integrated circuits may for example be directly attached to the flexible sheets, the latter connecting them not only to the matrix but also to a control circuit and power supply.
  • Such systems have the disadvantage of requiring complex production processes, and require a large number of in-process checks, as well as a large number of repairs, due to the number of potential defects related to all the steps of the processes. of realization.
  • An example of an existing system comprising control integrated circuits arranged on flexible sheets is described in detail hereinafter with reference to FIG.
  • Another disadvantage of the known addressing systems is that they require that the addressing of the lines be carried out afterwards, without allowing a line to be addressed; thus the lines are addressed one after the other, and there is no pause between the addressing of two successive lines, the latter point being particularly prejudicial when the matrix is used for the purposes of detection, for which it is necessary to allow a time of integration of the charges coming from the pixels of the slab.
  • these systems require addressing the entire matrix, according to a fixed addressing mechanism; However, it may prove in practice useless or even harmful to address the entire slab, for example in typical uses where the slab is used for detection purposes, particularly in the context of ray imaging applications. X, in which the operator or the practitioner frequently applies to visualize with greater precision the specific parts of your image scene, via so-called "zoom" operations.
  • US Patent Application 2002/172327 discloses a X-ray image detection system for a scanning X-ray generator.
  • An object of the present invention is to overcome at least the aforementioned drawbacks, by proposing a control circuit for active detection matrix for ionizing radiation imaging, such as a TFT slab, having a compact and robust structure, essentially comprising transistors TFT of unique type N or P.
  • the present invention is allowed to address the rows of the matrix in two stages, thus providing a time window between the addressing of two successive lines.
  • An advantage of the invention is that the addressing device according to one of the embodiments of the invention described hereinafter, offers the possibility of not addressing certain lines, thus increasing the overall speed and efficiency of the system. .
  • Another advantage of the invention is that the line addressing device according to one of the embodiments of the invention offers the possibility of performing an advantageous reinitialization of the lines.
  • the subject of the invention is a device for addressing the lines of a detection matrix for imaging by ionizing radiation, the detection matrix comprising a plurality N of rows n of pixels and being made on a substrate, the addressing device being characterized in that it is also produced on said substrate essentially from thin-film transistors of N or Pie single type addressing device comprising a plurality of stages capable of delivering at their respective outputs switching signals between the high and low levels of a signal applied to switching devices on a corresponding line of the detection matrix, and comprising a plurality of stages capable of delivering at their respective outputs switching signals of the high and low levels of a signal applied to output switching devices on a corresponding line of the matrix and being characterized in that each stage comprises a input stage and an output stage, the input stage delivering an activation signal of the output stage, the input stage output time delivering in case of activation, said switching signal of the corresponding line n.
  • each input stage of a line n comprises an output restoring the activation signal, an output transistor of the input stage, transmitting a pulse of a signal d clock at the activation output, its gate being connected to an internal node of the input stage, its source being connected to the activation output line and its drain receiving the signal of a first clock a first control transistor of the input stage being able to precharge the gate of the output transistor of the input stage, its source being connected to the gate of the output transistor of the input stage, its gate and its drain being connected to the activation output of the stage of the preceding line, a second control transistor of the input stage being able to discharge the gate of the output transistor of the stage of input, its drain being connected to the transistor of the output transistor of the input floor.
  • each output stage of a line n may comprise an output returning the switching signal of the line n, an output transistor of the output stage, transmitting a pulse of a a clock signal at the output, whose gate is connected to an internal node of the output stage, the source is refitted at the output of the output stage and the drain receives the signal of a third clock, a first control transistor of the output stage being able to precharge the gate of the output transistor of the output stage, its source being connected to the gate of the output transistor of the output stage, its gate and drain being connected to the activation output of the input stage, a second control transistor of the output stage being suitable discharging the gate of the output transistor of the output stage, its drain being connected to the gate of the output transistor of the output stage.
  • a compensation capacitor of the input stage can be disposed between the signal of a second clock, in phase opposition of the signal of said first clock.
  • an elevation capacitor of the input stage may be connected between the gate and the source of the output transistor of the input stage.
  • a discharge transistor of the input stage can be connected to the activation output at the output of the input stage, its gate being connected to the gate of the second transistor control of the input stage and the activation output signal of the next stage n + 1.
  • a compensation capacitor of the output stage may be disposed between the signal of a fourth clock, in phase opposition with the signal of said third clock.
  • an elevation capacitor of the output stage may be connected between the gate and the source of the output transistor of the output stage.
  • a discharge transistor of the output stage can be connected to the output of the output stage, its gate being connected to the gate of the second control transistor of the stage of output and the activation output signal of the next stage.
  • each input and output stage of a line n may comprise a reset switch configured to arrange all the transistors in their off state.
  • the reset switches may be formed by reset transistors, an input stage reset transistor having a gate controlled by a pulse of a reset signal, its source being connected to the sources of the second control transistor of the input stage, and its drain being connected to the drain of the second control transistor of the input stage.
  • the reset switches are formed by reset transistors, an output stage reset transistor having a gate controlled by a pulse of a reset signal, its source being connected. to the sources of the second control transistor of the output stage, and its drain being connected to the drain of the second control transistor of the output stage.
  • each output stage of a line n may include a line reset switch configured to impose a low level on the switching signals.
  • the line reset switch may be formed by a line reset transistor controlled via its gate by a line reset signal, its drain being connected to the source of the output transistor of the gate.
  • the output stage its source being connected to the sources of the second control transistor of the input stage, the discharge transistor of the input stage, the second control transistor of the output stage and the discharge transistor of the output stage.
  • the matrix reset switch may be formed by a matrix reset transistor controlled via its gate and drain by a matrix reset signal, its source being connected to the source of the transistor. output of the output stage.
  • FIG. 1 a diagram illustrating the overall structure of an existing system comprising an active display matrix and associated control circuits, according to a known embodiment
  • FIG. 2 a diagram illustrating the overall structure of an existing integrated structure system, comprising an active display matrix and associated control circuits, according to a known embodiment
  • FIG. 3 is an electrical diagram illustrating the structure of a register forming a stage of a line addressing device of a display matrix, according to a known embodiment
  • Figure 4 is a timing diagram illustrating the operation of a line addressing device as illustrated in Figure 3;
  • FIG. 6 is a timing diagram illustrating the operation of a line addressing device according to one embodiment of the invention.
  • FIG. 1 shows a diagram illustrating the overall structure of an existing system comprising an active display matrix and associated control circuits, according to an embodiment that is itself known.
  • a matrix 10 may be connected to a plurality of column control circuits or load integration circuits or column drivers 11 controlling the columns of the matrix 10, and to a plurality of line transmitters 12.
  • Addressers 11, 12 may be connected firstly to one or more cards electronics 13 via flexible sheets 14, and secondly to the matrix 10, also via flexible webs 14.
  • a same column editor 11 can control one or a plurality of columns of the matrix 10; in the same way, the same line control circuit 12 can control one or a plurality of lines.
  • the addressers 11, 12 may, for example, be directly mounted on a single flexible sheet connecting them on either side respectively to the electronic card 13 and the matrix 10.
  • FIG. the overall structure of an existing integrated structure system, comprising an active display matrix and associated control circuits, according to a known embodiment.
  • a display matrix 20 may for example contain line transmitters 22 integrated in its structure.
  • the column addressers 21 may be integrated circuits external to the matrix 20 and connected thereto by flexible sheets 24, in a manner similar to the embodiment previously described. Referring to FIG. 1.
  • the column drivers 21 can also be integrated in the structure of the matrix 20.
  • Flexible sheets 25 can also electrically connect the row transmitters 22 to an electronic card 23.
  • line transmitters 22 may be arranged on either side of matrix 20.
  • the present invention proposes to use an integrated structure, realized according to a technology allowing the realization of semiconductor electronic devices by a deposition of layers on a substrate, for example of amorphous silicon (a-Si), TFT, pycrystalline silicon, organic semiconductor, zinc oxide amorphous Gallium Indium (Ga 2 0 3 - in 2 03-Zn0), the semiconductor devices being essentially TFTs single type, that is to say, P-type or N-type , the integrated structure forming a device for addressing the lines of a detection matrix, used for example in imaging devices, for example by X-rays.
  • a-Si amorphous silicon
  • TFT pycrystalline silicon
  • organic semiconductor zinc oxide amorphous Gallium Indium
  • Ga 2 0 3 - in 2 03-Zn0 zinc oxide amorphous Gallium Indium
  • the semiconductor devices being essentially TFTs single type, that is to say, P-type or N-type
  • the integrated structure forming a device for addressing the lines of
  • Another advantage afforded by the present invention lies in the fact that it allows the addressing of a particular line without requiring a large number of commands for this purpose, whereas the known line addressing devices do not allow a particular line to be addressed. addressing a particular line, or require a number of commands not independent of the number of lines used.
  • FIG. 3 shows an electrical diagram illustrating the structure of a register forming a stage of a row addressing device of a display matrix, according to a known embodiment.
  • a structure is described, for example, in the aforementioned French patent application FR 2,743,662.
  • a n-shift shift register of a line addressing device may include an output line outputting an output signal Sn; for example, if the matrix comprises N lines, each line n is associated with a stage n, the N stages 1 to N propagating via their respective outputs S1 to SN, an input pulse formed by a signal IN of trigger of scanning of lines transmitting a clock pulse for each new frame. In this way, the lines 1 to N can be selected one after the other.
  • the stage n of the addressing device may comprise an output transistor T3, transmitting a pulse of a clock signal at the output Sn.
  • the output transistor T3 is for example a field effect transistor, of a type commonly designated by the acronym MOSFET.
  • the output transistor T3 may be a so-called n-type MOSFET transistor, commonly referred to as N-MOS.
  • the gate of the output transistor T3 can be connected to an internal node of the addressing device stage, its source can be connected to the output Sn and its drain can receive the signal of a first clock Ck.
  • An elevation capacitor C2 may be connected between the gate and the source of the output transistor T3.
  • a first control transistor T1 is able to precharge the gate of the output transistor T3.
  • the source of the first control transistor T1 is thus connected to the gate of the output transistor T3.
  • the gate of the first control transistor T1 is controlled by the output Sn-1 of the n-1 stage of the addressing device of the previous line n-1.
  • the gate of the first control transistor T1 of the first stage of the addressing device, corresponding to the first line of the matrix, can be controlled by the signal IN line scan trigger.
  • the drain of the first control transistor T1 may be connected to an independent voltage, or to the gate of the first control transistor T1 as well as in the example illustrated in FIG.
  • a second control transistor T2 is able to discharge the gate of the output transistor T3.
  • the drain of the second control transistor T2 is thus connected to the gate of the output transistor T3.
  • the gate of the second control transistor T2 is connected to the output signal Sn + 1 of the stage n + 1 of the addressing device, corresponding to the following line n + 1.
  • the gate of the control transistor 12 of the N stage of the addressing device, corresponding to the last line N, can be controlled by a specific signal.
  • the source of the second control transistor T2 may for example be biased to the VGoff voltage.
  • a compensation capacitor C1 may advantageously be disposed between the signal of a second clock Ck1, in phase opposition of the signal of the first clock Ck. The compensation capacitor C1 makes it possible to compensate for the effects of parasitic capacitance between the gate and the drain of the output transistor T3 during the switching of the signal of the first clock Ck applied to the drain of the output transistor T3.
  • a discharge transistor T4 may be connected to the output Sn of the stage n of the line addressing device, in order to facilitate the discharge of the output Sn at the end of the line selection phase.
  • the gate of the discharge transistor T4 is connected to the gate of the second control transistor T2.
  • Figure 4 shows a timing diagram illustrating the operation of a line addressing device as illustrated in Figure 3.
  • a fourth timing diagram 44 represents for the same period of time the signal of the output S1 of the first stage of the line addressing device; a fifth chronogram 45 represents the signa! the output S2 of the second stage of the line addressing device; a sixth timing diagram 46 represents the output signal SN of the stage N of the line addressing device.
  • the logic signals represented by the various timing diagrams 41 to 46 have, for example, a low level corresponding to the VGoff level, and a high level corresponding to the VGon level, these levels making it possible respectively to control the off state and the on state of a transistor. .
  • the scanning of a frame is triggered by the signal IN, transmitting a pulse for each new frame.
  • This pulse of the signal IN will "propagate" at the output Si of the first stage, then line in line, on the outputs S 2 , S 3 , ..., S n , ..., S N of the stages 1 to N so that the rows of the matrix can be selected one after the other during a corresponding line selection phase, AU, ⁇ 2 , ... At n , ... At N , once per frame , at the rate of the clock signals.
  • FIG. 5 presents an electrical diagram illustrating the structure of a line addressing device for a detection matrix, according to one embodiment of the invention.
  • each stage n of the line addressing device comprises an input stage 50 and an output stage 51.
  • each of the input and output stages 50, 51 comprises for example most of the elements included in a row addressing stage n as described above with reference to FIG. 3.
  • each line n of the matrix is associated with a stage n of the addressing device. It is however possible, in alternative examples not described in the figures, to envisage structures of line addressing devices in which a given stage controls a plurality of lines, or in which certain lines are not controlled by a floor.
  • the input stage 50 of a stage n of the line addressing device can be formed by a shift register comprising an output line outputting an activation signal SAn.
  • the input stage 50 can comprising an output transistor of the input stage T30, transmitting a pulse of a clock signal at the activation output SAn.
  • the gate of the output transistor of the input stage T30 can be connected to an internal node of the input stage of the addressing device, its source can be connected to the activation output SAn and its drain can receive the signal of a first clock Ck.
  • An elevation capacitor of the input stage C20 may be connected between the gate and the source of the output transistor of the input stage T30.
  • a first control transistor of the input stage T10 is able to precharge the gate of the output transistor of the input stage T30.
  • a second control transistor of the input stage T20 is able to discharge the gate of the output transistor of the input stage T30.
  • the drain of the second control transistor of the input stage T20 is thus connected to the gate of the output transistor of the input stage T30.
  • a compensation capacitor of the input stage C10 may advantageously be arranged between the signal of a second clock Ck1, in phase opposition of the signal of the first clock Ck.
  • the output stage 51 of a stage n of the line addressing device may be formed by a shift register comprising an output line outputting a signal Sn.
  • the output stage 51 may comprise an output transistor of the output stage T3, transmitting a pulse of a clock signal at the output Sn.
  • the gate of the output transistor of the output stage T31 can be connected to an internal node of the output stage of the addressing device, its source can be connected to the output Sn and its drain can receive the signal of a third Ck2 clock.
  • An elevation capacitor of the output stage C21 may be connected between the gate and the source of the output transistor of the output stage T31.
  • a first control transistor of the output stage T11 is able to precharge the gate of the output transistor of the output stage T31.
  • the source of the first control transistor of the output stage T11 is thus connected to the gate of the output transistor of the output stage T31.
  • the gate and the drain of the first control transistor of the output stage T11 are controlled by the activation output SAn of the input stage 50 of the stage n of the addressing device.
  • a second control transistor of the output stage T21 is able to discharge the gate of the output transistor of the output stage T31.
  • the drain of the second control transistor of the output stage T21 is thus connected to the gate of the output transistor of the output stage T31.
  • a compensation capacitor of the output stage C11 may advantageously be disposed between the signal of a fourth clock Ck3, in phase opposition with the signal of the third clock Ck2.
  • a peculiarity of the third and fourth clocks Ck2, Ck3 is that their cyclic ratios can be different, and that the sum of their respective periods at their high level corresponds to the period of the first and second clocks Ck, Ck1.
  • a discharge transistor of the output stage T41 can be connected to the output Sn of the output stage 51 of the stage n of the line addressing device, delivering the activation signal of the line n .
  • the gate of the discharge transistor of the output stage T41 is connected to the gate of the second control transistor of the output stage T21; it is also connected to the activation output SAn + 1 of the next stage n + 1.
  • the input stage 50 also comprises a reset transistor of the input stage TR whose gate is controlled by a pulse of a reset signal.
  • the source of the reset transistor of the input stage TR can be connected to the sources of the second control transistor of the input stage T20.
  • the drain of the reset transistor of the input stage TR can be connected to the drain of the second control transistor of the input stage T20.
  • the output stage 51 also comprises a reset transistor of the output stage TR whose gate is, as well as the gate of the reset transistor of the input stage, controlled by a pulse of signed! reset.
  • the source of the reset transistor of the output stage TR can be connected to the sources respectively of the second control transistor of the output stage T21 and the output stage discharge transistor T41, and to the sources respectively. of the second control transistor of the input stage T20 and the discharge transistor of the input stage T40.
  • the drain of the reset transistor of the output stage TR can be connected to the drain of the second control transistor of the output stage T21.
  • a reset pulse makes it possible to impose on the various transistors included in the input 50 and output 51 stages, their locked state.
  • the output stage 51 may comprise a line reset transistor TL.
  • the line reset transistor TL is controlled via its gate by a specific signal.
  • the drain of the line reset transistor TL is connected to the source of the output transistor of the output stage T31.
  • the source of the line reset transistor TL can be connected to the sources of the transistors T20, T40, T21 and T41.
  • the line reset transistor TL of a stage n makes it possible to force the voltage on the line n at a low state. .
  • the line reset transistor TL makes it possible to control the voltage on the lines, that is to say the outputs of the output stages of the stages, and to apply a low impedance voltage thereto, in particular during "dead times".
  • the control of X-ray detectors comprises a reset phase, followed by an X-ray or "X-window" application phase, and then a reading phase.
  • window X the X-rays are transformed into electrons in the photodiodes; the duration of the window X is relatively long, typically up to 3.2 seconds, so the line reset transistor TL avoids any drift of the matrix.
  • each output stage 51 may comprise a matrix reset switch, for example formed by a matrix resetting transistor TL 0N making it possible to carry out a complete reinitialization of the matrix.
  • the transistor of matrix reset TL 0N can be controlled by a matrix reset signal applied to its gate and drain.
  • the source of the matrix reset transistor TL 0 N can be connected to the source of the output transistor of the output stage T31.
  • the matrix reset signal controlling the matrix reset transistor TL 0 N may be the VGoff voltage or the VGon activation voltage.
  • a complete reinitialization of the matrix can be carried out according to the sequence defined by an activation of the matrix reset transistors TL 0 N for a sufficient duration, followed by an activation of the TL line reset transistors enabling the lines to be reset. VGoff voltage.
  • An advantage provided by the line addressing device as described above with reference to FIG. 5 is that it makes it possible to address the lines in two stages, by offering the opportunity of a pause between the addressing two consecutive lines.
  • This advantage is particularly important when the line addressing device is inserted in a system where it is necessary to integrate charges from the pixels of the matrix, for example when it is used as a sensor, for example for imaging applications such as medical imaging applications.
  • the sensitivity of the slab is in such a case all the better, as the integration time of the charges is long.
  • the pause between the addressing of two consecutive lines allows more robust control of the possible defects of the matrix.
  • the line addressing device lies in the possibility of performing a simultaneous reinitialization of a plurality of rows of the matrix divided into groups, the whole of the rows of the matrix being reset by successive resets of the different groups. lines.
  • Such an embodiment may be particularly advantageous in applications where the matrix is formed by a slab used as a sensor, for example for X-ray imaging, and in particular makes it possible to reduce the charges induced on the conductors. columns of the matrix.
  • Such an embodiment is described in particular in patent application FR 2,861,242.
  • a line addressing device comprising an input stage and an output stage per line, is that it is particularly suitable for controlling matrices of large sizes. Indeed, the number of stages per line is always limited to two, and the electrical diagram of a given stage is independent of the size of the matrix. This characteristic is particularly particularly advantageous in medical imaging applications, for which the number of lines may be of the order of several thousand. Typically, the number of lines can be 3000 for sizes compatible with the current requirements.
  • a first timing diagram 61 represents the signal IN line scanning trigger, during a period of time corresponding to the transmission of a frame.
  • a second timing chart 62 represents for the same period of time the signal of the first clock Ck; a third timing diagram 63 represents the signal of the second clock Ck1; a fourth timing diagram 64 represents the signal of the fourth clock Ck3; a fifth timing diagram 65 represents the signal of the third clock Ck2.
  • Four timing diagrams of the activation outputs 661, 662, 66100, 66101 represent, for the same period of time, the signals on the activation outputs SA1, SA2, SA100 and SA101 of the input stages corresponding respectively to the lines 1, 2, 100 and 101.
  • 67100, 67101 represent, for the same period of time, the signals on the outputs S1, S2, S100 and S101 of the output stages respectively corresponding to the lines 1, 2, 100 and 101.
  • a thirteenth timing diagram 70 represents the TL line reset signal
  • the line scan initiation IN signal triggers the first and second clocks Ck and Ck1. These clocks alternately cause, as explained above, the transition to the high state of the activation signals SAn at the output of the input stages n of the addressing device.
  • the activation outputs SAn corresponding to all the lines 1 to N are thus activated.
  • “options”, sometimes referred to as “tokens” or “tokens” according to the English terminology, are taken for the addressing of lines 1 to N.
  • the actual addressing of the chosen lines is then carried out via the third and fourth clocks Ck2, Ck3 allowing the high switching of the outputs Sn of the output stages of the line addressing device corresponding to the selected lines.
  • the third and fourth clocks Ck2, Ck3 are triggered only from a time corresponding to line 100, that is, ie after one hundred strokes of the first clock Ck or the second clock Ck1.
  • a rising edge of the fourth clock Ck3 coincides with the rising edge of the activation output SA100, then the falling edge of the fourth clock Ck3 coincides with the rising edge of the third clock Ck2, then the falling edge of third clock Ck2 coincides with the falling edge of the activation output SA100, etc.
  • the line addressing device comprising an input stage and an output stage per line, is that it is intrinsically protected against disturbances phenomena related to capacitive couplings.
  • a line has an equivalent capacity whose value depends on the number of pixels it contains. This line then goes, during the readings of the following lines n + 1, n + 2, to be disturbed by capacitive couplings, because the clocks continue to be applied on all the stages, and these disturbances in volts depend directly on the equivalent capacity of the line.
  • the line addressing device according to the present invention imposes a voltage corresponding to the low level on a line n for a period controlled by the clocks, and then leaves the same line n in high impedance.
  • the disturbances on the voltage corresponding to the low level are linked to the couplings between the clocks and the lines.
  • the couplings are important, because of a parity due to the inversion between the first and second clocks Ck and Ck1 from one stage to another.
  • the fact of adding an output stage that does not have an inversion between the third and fourth clocks Ck2, Ck3 implies that the couplings between the clocks and the lines are no longer affected by this parity, and the lines are thus disturbed by homogeneous way.
  • the matrix is a detection matrix, for which it is typically carried out a reading of the signal present on the columns
  • the disturbance of the lines is found on the columns and thus is added to the read signal.
  • the homogeneity of the disturbances due to the use of an input stage and an output stage per line makes it possible to obtain an image of better quality, unaffected by spatial visibilities, as could be the case in using a single floor per line.

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Abstract

Dispositif d'adressage des lignes d'une matrice active de détection pour imagerie par rayonnements ionisants comprenant une pluralité N de lignes n de pixels, le dispositif d'adressage étant réalisé sur un substrat sur lequel est également réalisée la matrice, et comprenant essentiellement des transistors couches minces (TFT) de type unique N ou P. Le dispositif d'adressage de lignes peut comrpendre une pluralité d'étages aptes à délivrer en leurs sorties respectives des signaux (Sn) de commutation des niveaux haut et bas d'un signai appliqué à des dispositifs de commutation en sortie sur une ligne correspondante de la matrice et étant caractérisé en ce que chaque étage comprend un étage d'entrée (50) et un étage de sortie (51 ), l'étage d'entrée (50) délivrant un signal d'activation (SAn) de l'étage de sortie (51 ), l'étage de sortie (51 ) délivrant en cas d'activation, ledit signal de commutation (Sn) de la ligne n correspondante.

Description

DISPOSITIF D'ADRESSAGE DE LIGNES D'UN CIRCUIT DE COMMANDE POUR MATRICE ACTIVE DE DETECTION
La présente invention concerne un dispositif d'adressage de lignes d'un circuit de commande adapté pour commander les lignes d'une matrice active de détection. Elfe s'applique notamment à des matrices actives utilisées par exemple à des fins de détection dans des dispositifs d'imagerie par rayonnements ionisants, par exemple par rayons X, telles que des dalles de type TFT, selon le sigle désignant la terminologie anglaise "Thin Film Transistor" ou transistor couches minces.
Une matrice active de détection, par exemple une dalle de type TFT permettant l'acquisition d'une image représentative d'un rayonnement incident sur un ensemble détecteur, comprend une pluralité de cellules électro-optiques arrangées en lignes et en colonnes. Dans une application d'imagerie par rayonnements ionisants, un ensemble détecteur peut comprendre une telle matrice de détection, permettant alors l'acquisition d'une image représentative du rayonnement incident sur l'ensemble détecteur. Chaque cellule de l'arrangement peut être commandée par un dispositif de commutation, et peut par exemple être contrôlée par l'application d'un champ électrique appliqué via deux électrodes encadrant la cellule. L'ensemble constitué par le dispositif de commutation, les électrodes et la cellule est communément désigné "pixel". Le dispositif de commutation peut par exemple être formé par un transistor de commutation. Par exemple, chaque ligne de la matrice peut être connectée aux grilles des transistors de commutation d'une rangée de pixels. Ainsi, pour chaque trame, les lignes peuvent être sélectionnées en séquence, l'une après l'autre suivant un sens de balayage des lignes de la matrice, pendant un temps de sélection de ligne correspondant à une fraction de la durée de la trame, permettant l'application sur les pixels de la rangée de signaux appropriés, par exemple des tensions sur les électrodes. Ainsi la sélection d'une ligne correspond à l'application pendant un temps de sélection de ligne correspondant, d'un signal de niveau haut commandant l'état passant des dispositifs de commutation de la rangée de pixels correspondante. En dehors du temps de sélection de la ligne, les dispositifs de commutation sont maintenus à un état bloqué via l'application d'un signal de niveau bas approprié. Par exemple, lorsque les dispositifs de commutation sont des transistors, les signaux à appliquer étant alors des tensions, il est habituel de désigner VGon la tension correspondant au niveau haut et partant à l'état passant du transistor de commutation, et VGoff la tension correspondant au niveau bas et à l'état bloqué du transistor de commutation.
D'une manière en elle-même connue de l'état de la technique, la commande des lignes peut être assurée par des circuits de commande comprenant un ou plusieurs registres à décalage en série, chacun des registres à décalage comprenant une pluralité d'étages en cascade, chaque étage étant apte à commuter les niveaux haut et bas du signal appliqué aux dispositifs de commutation en sortie sur une ligne correspondante de la matrice, selon le séquencement de la sélection des lignes, par exemple selon un balayage vertical. Les circuits de commande peuvent être mis en œuvre dans des circuits intégrés, un même circuit intégré pouvant par exemple comprendre une pluralité de circuits de commande pour une pluralité de lignes de la matrice. Les circuits intégrés peuvent par exemple être extérieurs à la matrice, et se connecter à celle-ci par des moyens filaires, par exemple des nappes flexibles. Les circuits intégrés peuvent par exemple être directement rapportés sur les nappes flexibles, celles-ci les connectant non seulement à la matrice mais également à un circuit de contrôle et d'alimentation. De tels systèmes présentent cependant l'inconvénient de requérir des procédés complexes de réalisation, et appellent un grand nombre de vérifications en cours de fabrication, ainsi qu'un grand nombre de réparation, dû au nombre de défauts potentiels liés à toutes les étapes des procédés de réalisation. Un exemple de système existant comprenant des circuits intégrés de commande disposés sur des nappes flexibles est décrit en détails ci-après en référence à la figure 1.
Un autre inconvénient des systèmes d'adressage connus, est que ceux-ci imposent que l'adressage des lignes soit réalisé à la suite, sans qu'il ne soit permis qu'une ligne ne soit pas adressée ; ainsi les lignes sont adressées les unes à la suite des autres, et il n'existe aucune pause entre l'adressage de deux lignes successives, ce dernier point pouvant être particulièrement préjudiciable lorsque la matrice est utilisée à des fins de détection, pour lesquels il est nécessaire de permettre un temps d'intégration des charges provenant des pixels de la dalle. En outre, ces systèmes imposent d'adresser l'intégralité de la matrice, selon un mécanisme d'adressage figé ; or il peut s'avérer en pratique inutile voire préjudiciable d'adresser l'intégralité de la dalle, par exemple dans des utilisations typiques où la dalle est utilisée à des fins de détection, notamment dans le cadre d'applications d'imagerie par rayons X, dans lesquelles l'opérateur ou la praticien s'applique fréquemment à visualiser avec une précision accrue des parties spécifiques de ta scène imagée, via des opérations dites de "zoom".
Le brevet US 5,536,932 décrit un multiplexeur en polysilicium pour des matrices bidimensionnelles de détection d'image.
La demande de brevet publiée sous la référence GB 2,317,742 décrit un dispositif d'imagerie.
La demande de brevet US 2002/172327 décrit un système de détection d'images radiologiques pour un générateur de rayons X par balayage.
Un but de la présente invention est de pallier au moins les inconvénients précités, en proposant un circuit de commande pour matrice active de détection pour imagerie par rayonnements ionisants, telle qu'une dalle TFT, présentant une structure compacte et robuste, comprenant essentiellement des transistors TFT de type unique N ou P.
Selon une spécificité de la présente invention, il est permis d'adresser les lignes de la matrice en deux temps, offrant ainsi une fenêtre temporelle entre l'adressage de deux lignes successives.
Un avantage de l'invention est que le dispositif d'adressage selon l'un des modes de réalisation de l'invention décrits ci-après, offre la possibilité de ne pas adresser certaines lignes, augmentant ainsi la vitesse et ie rendement globaux du système.
Un autre avantage de l'invention est que le dispositif d'adressage de lignes selon l'un des modes de réalisation de l'invention, offre la possibilité de procéder à une réinitialisation avantageuse des lignes.
A cet effet, l'invention a pour objet un dispositif d'adressage des lignes d'une matrice de détection pour imagerie par rayonnements ionisants, la matrice de détection comprenant une pluralité N de lignes n de pixels et étant réalisée sur un substrat, le dispositif d'adressage étant caractérisé en ce qu'il est également réalisé sur ledit substrat essentiellement à partir de transistors couches minces de type unique N ou Pie dispositif d'adressage comprenant une pluralité d'étage aptes à délivrer en leurs sorties respectives des signaux de commutation entre les niveaux haut et bas, d'un signal appliqué à des dispositifs de commutation sur une ligne correspondante de la matrice de détection, et comprenant une pluralité d'étages aptes à délivrer en leurs sorties respectives des signaux de commutation des niveaux haut et bas d'un signal appliqué à des dispositifs de commutation en sortie sur une ligne correspondante de la matrice et étant caractérisé en ce que chaque étage comprend un étage d'entrée et un étage de sortie, l'étage d'entrée délivrant un signal d'activation de l'étage de sortie, l'étage de sortie délivrant en cas d'activation, ledit signal de commutation de la ligne n correspondante.
Dans un mode de réalisation de l'invention, chaque étage d'entrée d'une ligne n comprend une sortie restituant le signal d'activation, un transistor de sortie de l'étage d'entrée, transmettant une impulsion d'un signai d'horloge au niveau de la sortie d'activation, sa grilie étant connectée à un nœud interne de l'étage d'entrée, sa source étant reliée à la ligne de sortie d'activation et son drain recevant le signal d'une première horloge, un premier transistor de commande de l'étage d'entrée étant apte à précharger la grille du transistor de sortie de l'étage d'entrée, sa source étant connectée à la grille du transistor de sortie de l'étage d'entrée, sa grille et son drain étant reliés à la sortie d'activation de l'étage de la ligne précédente, un deuxième transistor de commande de i'étage d'entrée étant apte à décharger la grille du transistor de sortie de l'étage d'entrée, son drain étant connecté à la grilie du transistor de sortie de l'étage d'entrée.
Dans un mode de réalisation de l'invention, chaque étage de sortie d'une ligne n peut comprendre une sortie restituant le signai de commutation de la ligne n, un transistor de sortie de l'étage de sortie, transmettant une impulsion d'un signal d'horloge au niveau de la sortie, dont la grille est connectée à un n ud interne de l'étage de sortie, la source est refiée à la sortie de l'étage de sortie et le drain reçoit le signal d'une troisième horloge, un premier transistor de commande de l'étage de sortie étant apte à précharger la grille du transistor de sortie de l'étage de sortie, sa source étant connectée à la grille du transistor de sortie de l'étage de sortie, sa grille et son drain étant reliés à la sortie d'activation de l'étage d'entrée, un deuxième transistor de commande de l'étage de sortie étant apte à décharger la grille du transistor de sortie de l'étage de sortie, son drain étant connecté à la grille du transistor de sortie de l'étage de sortie.
Dans un mode de réalisation de l'invention, un condensateur de compensation de l'étage d'entrée peut être disposé entre le signal d'une seconde horloge, en opposition de phase du signal de ladite première horloge.
Dans un mode de réalisation de l'invention, un condensateur d'élévation de l'étage d'entrée peut être connecté entre la grille et la source du transistor de sortie de l'étage d'entrée.
Dans un mode de réalisation de l'invention, un transistor de décharge de l'étage d'entrée peut être connecté à la sortie d'activation en sortie de l'étage d'entrée, sa grille étant reliée à la grille du deuxième transistor de commande de l'étage d'entrée et au signal de sortie d'activation de l'étage suivant n+1.
Dans un mode de réalisation de l'invention, un condensateur de compensation de l'étage de sortie peut être disposé entre le signal d'une quatrième horloge, en opposition de phase du signal de ladite troisième horloge.
Dans un mode de réalisation de l'invention, un condensateur d'élévation de l'étage de sortie peut être connecté entre la grille et la source du transistor de sortie de l'étage de sortie.
Dans un mode de réalisation de l'invention, un transistor de décharge de l'étage de sortie peut être connecté à la sortie de l'étage de sortie, sa grille étant reliée à la grille du deuxième transistor de commande de l'étage de sortie et au signal de sortie d'activation de l'étage suivant.
Dans un mode de réalisation de l'invention, chaque étage d'entrée et de sortie d'une ligne n peut comprendre un commutateur de réinitialisation configuré pour disposer tous les transistors dans leur état bloqué.
Dans un mode de réalisation de l'invention, les commutateurs de réinitialisation peuvent être formés par des transistors de réinitialisation, un transistor de réinitialisation de l'étage d'entrée présentant une grille commandée par une impulsion d'un signal de réinitialisation, sa source étant connectée aux sources du deuxième transistor de commande de l'étage d'entrée, et son drain étant connecté au drain du deuxième transistor de commande de l'étage d'entrée.
Dans un mode de réalisation de l'invention, les commutateurs de réinitialisation sont formés par des transistors de réinitialisation, un transistor de réinitialisation de l'étage de sortie présentant une grille commandée par une impulsion d'un signal de réinitialisation, sa source étant connectée aux sources du deuxième transistor de commande de l'étage de sortie, et son drain étant connecté au drain du deuxième transistor de commande de l'étage de sortie.
Dans un mode de réalisation de l'invention, chaque étage de sortie d'une ligne n peut comprendre un commutateur de réinitialisation de lignes configuré pour imposer un niveau bas aux signaux de commutation.
Dans un mode de réalisation de l'invention, le commutateur de réinitialisation de ligne peut être formé par un transistor de réinitialisation de ligne commandé via sa grille par un signal de réinitialisation de ligne, son drain étant connecté à la source du transistor de sortie de l'étage de sortie, sa source étant connectée aux sources du deuxième transistor de commande de l'étage d'entrée, du transistor de décharge de l'étage d'entrée, du deuxième transistor de commande de l'étage de sortie et du transistor de décharge de l'étage de sortie.
Dans un mode de réalisation de l'invention, chaque étage de sortie d'une ligne n peut comprendre un commutateur de réinitialisation de matrice configuré pour imposer un niveau haut ou bas à la matrice de détection.
Dans un mode de réalisation de l'invention, le commutateur de réinitialisation de matrice peut être formé par un transistor de réinitialisation de matrice commandé via sa grille et son drain par un signal de réinitialisation de matrice, sa source étant connectée à la source du transistor de sortie de l'étage de sortie.
La présente invention a également pour objet un circuit intégré comprenant une matrice de pixels disposés en une pluralité n de lignes, les lignes étant adressées par une pluralité n d'étages de sortie d'un dispositif d'adressage de lignes suivant l'un quelconque des modes de réalisation décrits, également réalisé dans le circuit intégré. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description, donnée à titre d'exemple, faite en regard des dessins annexés qui représentent : la figure 1 , un schéma illustrant la structure globale d'un système existant comprenant une matrice active d'affichage et des circuits de commande associés, selon un mode de réalisation connu ;
- la figure 2, un schéma illustrant la structure globale d'un système existant de structure intégrée, comprenant une matrice active d'affichage et des circuits de commande associés, selon un mode de réalisation connu ; la figure 3, un schéma électrique illustrant la structure d'un registre formant un étage d'un dispositif d'adressage de lignes d'une matrice d'affichage, selon un mode de réalisation connu ;
la figure 4, un diagramme des temps illustrant le fonctionnement d'un dispositif d'adressage de lignes tel qu'illustré par la figure 3 ;
la figure 5, un schéma électrique illustrant la structure d'un étage d'un dispositif d'adressage de lignes, selon un mode de réalisation de l'invention ;
la figure 6, un diagramme des temps illustrant le fonctionnement d'un dispositif d'adressage de lignes, selon un mode de réalisation de l'invention.
La figure 1 présente un schéma illustrant la structure globale d'un système existant comprenant une matrice active d'affichage et des circuits de commande associés, selon un mode de réalisation en lui-même connu.
Selon une technique en elle-même connue, une matrice 10 peut être reliée à une pluralité de circuits de commande des colonnes ou de circuits d'intégration de charges ou adresseurs de colonnes 11 commandant les colonnes de la matrice 10, et à une pluralité d'adresseurs de lignes 12. Les adresseurs 11 , 12 peuvent être reliés d'une part à un ou plusieurs cartes électroniques 13 via des nappes flexibles 14, et d'autre part à la matrice 10, également via des nappes flexibles 14. Un même adresseur de colonnes 11 peut commander un ou une pluralité de colonnes de la matrice 10 ; de la même manière, un même circuit de commande de lignes 12 peut commander un ou une pluralité de lignes. Dans un mode de réalisation connu, les adresseurs 11 , 12 peuvent par exemple directement être montés sur une seule nappe flexible les reliant de part et d'autre respectivement à la carte électronique 13 et à la matrice 10. La figure 2 présente un schéma illustrant la structure globale d'un système existant de structure intégrée, comprenant une matrice active d'affichage et des circuits de commande associés, selon un mode de réalisation connu.
Une matrice d'affichage 20 peut par exemple contenir des adresseurs de lignes 22 intégrés à sa structure. Dans l'exemple illustré par la figure 2, les adresseurs de colonnes 21 peuvent être des circuits intégrés extérieurs à la matrice 20 et connectés à celle-ci par des nappes flexibles 24, d'une manière similaire à l'exemple de réalisation décrit précédemment en référence à la figure 1. Les adresseurs de colonnes 21 peuvent également être intégrés à la structure de la matrice 20. Des nappes flexibles 25 peuvent également relier électriquement les adresseurs de lignes 22 à une carte électronique 23. Dans un souci d'intégration, les adresseurs de lignes 22 peuvent dans un exemple de réalisation être disposés de part et d'autre de la matrice 20.
La présente invention propose de recourir à une structure intégrée, réalisée suivant une technologie permettant la réalisation de dispositifs électroniques semi-conducteurs par un dépôt de couches sur un substrat, par exemple de type silicium amorphe (a-Si), TFT, silicium pofycristallin, semiconducteur organique, oxyde de zinc Gallium Indium amorphe (Ga203- In203-Zn0), les dispositifs semi-conducteurs étant essentiellement des transistors TFT de type unique, c'est-à-dire de type P ou de type N, la structure intégrée formant un dispositif d'adressage des lignes d'une matrice de détection, utilisée par exemple dans des dispositifs d'imagerie, par exemple par rayons X. Une telle réalisation permet un gain en terme de compacité et de coût de fabrication. Elle permet également un gain en terme de rendement : en effet, si une ligne est coupée ou partiellement coupée, le fait de disposer des adresseurs de lignes de part et d'autre permet en tout état de cause d'adresser la ligne dans sa totalité.
Un autre avantage procuré par la présente invention réside dans le fait que ceiie-ci permet l'adressage d'une ligne particulière sans requérir un nombre important de commandes à cet effet, alors que les dispositifs d'adressage de lignes connus ne permettent pas l'adressage d'une ligne particulière, ou bien requièrent un nombre de commandes non indépendant du nombre de lignes utilisées.
La figure 3 présente un schéma électrique illustrant la structure d'un registre formant un étage d'un dispositif d'adressage de lignes d'une matrice d'affichage, selon un mode de réalisation connu. Une telle structure est par exemple décrite dans la demande de brevet française FR 2,743,662 précitée.
Un registre à décalage formant un étage n d'un dispositif d'adressage de lignes peut comprendre une ligne de sortie restituant un signal de sortie Sn ; par exemple, si la matrice comprend N lignes, chaque ligne n est associée à un étage n, les N étages 1 à N propageant via leurs sorties respectives S1 à SN, une impulsion d'entrée formée par un signal IN de déclenchement de balayage des lignes transmettant une impulsion d'horloge pour chaque nouvelle trame. De la sorte, les lignes 1 à N peuvent être sélectionnées les unes après les autres. L'étage n du dispositif d'adressage peut comprendre un transistor de sortie T3, transmettant une impulsion d'un signal d'horloge en sortie Sn. Le transistor de sortie T3 est par exemple un transistor à effet de champ, de type communément désigné par l'acronyme MOSFET. Plus précisément, le transistor de sortie T3 peut être un transistor MOSFET dit de type n, communément désigné par le sigle N-MOS. La grille du transistor de sortie T3 peut être connectée à un nœud interne de l'étage du dispositif d'adressage, sa source peut être reliée à la sortie Sn et son drain peut recevoir le signal d'une première horloge Ck. Un condensateur d'élévation C2 peut être connecté entre la grille et la source du transistor de sortie T3. Un premier transistor de commande T1 est apte à précharger la grille du transistor de sortie T3. La source du premier transistor de commande T1 est ainsi connectée à la grille du transistor de sortie T3. La grille du premier transistor de commande T1 est commandée par la sortie Sn-1 de l'étage n-1 du dispositif d'adressage de la ligne précédente n-1. La grille du premier transistor de commande T1 du premier étage du dispositif d'adressage, correspondant à la première ligne de la matrice, peut être commandée par le signai IN de déclenchement de balayage des lignes. Le drain du premier transistor de commande T1 peut être relié à une tension indépendante, ou bien à la grille du premier transistor de commande T1 ainsi que dans l'exemple illustré par la figure 2.
Un deuxième transistor de commande T2 est apte à décharger la grille du transistor de sortie T3. Le drain du deuxième transistor de commande T2 est ainsi connecté à la grille du transistor de sortie T3. La grille du deuxième transistor de commande T2 est reliée au signal de sortie Sn+1 de l'étage n+1 du dispositif d'adressage, correspondant à la ligne suivante n+1. La grille du transistor de commande 12 de l'étage N du dispositif d'adressage, correspondant à la dernière ligne N, peut être commandée par un signal spécifique. La source du deuxième transistor de commande T2 peut par exemple être polarisée à la tension VGoff. Un condensateur de compensation C1 peut avantageusement être disposé entre le signal d'une seconde horloge Ck1 , en opposition de phase du signal de la première horloge Ck. Le condensateur de compensation C1 permet de compenser les effets de la capacité parasite entre la grille et le drain du transistor de sortie T3 pendant les commutations du signal de la première horloge Ck appliqué au drain du transistor de sortie T3.
Avantageusement, un transistor de décharge T4 peut être connecté à la sortie Sn de l'étage n du dispositif d'adressage de lignes, afin de faciliter la décharge de la sortie Sn à la fin de la phase de sélection de la ligne. La grille du transistor de décharge T4 est reliée à la grille du deuxième transistor de commande T2.
La figure 4 présente un diagramme des temps illustrant le fonctionnement d'un dispositif d'adressage de lignes tel qu'illustré par la figure 3.
Un premier chronogramme 41 représente le signai IN de déclenchement de balayage des lignes, au cours d'une période de temps correspondant à la transmission d'une trame. Un deuxième chronogramme 42 représente pour la même période de temps le signal de la première horloge Ck ; un troisième chronogramme 43 représente le signal de la seconde horloge Ck1.
Un quatrième chronogramme 44 représente pour la même période de temps le signal de la sortie S1 du premier étage du dispositif d'adressage de lignes ; un cinquième chronogramme 45 représente le signa! de la sortie S2 du deuxième étage du dispositif d'adressage de lignes ; un sixième chronogramme 46 représente le signal de sortie SN de l'étage N du dispositif d'adressage de lignes.
Les signaux logiques représentés par les différents chronogrammes 41 à 46 présentent par exemple un niveau bas correspondant au niveau VGoff, et un niveau haut correspondant au niveau VGon, ces niveaux permettant de commander respectivement l'état bloqué et l'état passant d'un transistor.
Le balayage d'une trame est déclenché par le signal IN, transmettant une impulsion pour chaque nouvelle trame.
Cette impulsion du signal IN va se "propager" en sortie Si du premier étage, puis de ligne en ligne, sur les sorties S2, S3,..., Sn, ...,SN des étages 1 à N, en sorte que les lignes de la matrice peuvent être sélectionnées l'une après l'autre, pendant une phase de sélection de ligne correspondante, AU , Δΐ2, ...Atn,...AtN, une fois par trame, à la cadence des signaux d'horloge.
D'un étage au suivant, les rôles des signaux des horloges Ck et Ck1 sont échangés : par exemple, dans les étages n- et n+1 , c'est le transistor de sortie T3 qui reçoit le signal de la première horloge Ck et le condensateur de compensation C1 qui reçoit le signal de la seconde horloge Ck1 .
Les signaux des horloges Ck et Ck1 sont complémentaires. Le niveau haut Vgon des impulsions d'horloge est défini pour que les transistors de commutation de la matrice soient capables de charger sans perte par exemple les niveaux de tension vidéo à appliquer sur les électrodes des pixels, et pour permettre la commutation à l'état passant, et suffisamment conducteur, des transistors de sortie T3 des étages du dispositif d'adressage de lignes.
La phase de sélection Atn-i de la ligne n-1 débute à un instant tn.i et se termine à un instant tn. La phase de sélection Atn de la ligne n débute à l'instant tn et se termine à l'instant t„+i , et ainsi de suite... Ainsi, le fonctionnement d'un dispositif d'adressage de lignes tel que décrit en référence aux figures 3 et 4 impose que les lignes soient adressées les unes après les autres, sans qu'aucune pause ne soit réalisable entre l'adressage de deux lignes consécutives. En outre, le fonctionnement d'un tel dispositif impose une obligation d'adresser toutes les lignes d'une matrice, et ne permet pas de ne pas adresser certaines lignes.
La figure 5 présente un schéma électrique illustrant la structure d'un dispositif d'adressage de lignes pour une matrice de détection, selon un mode de réalisation de l'invention.
La présente invention propose qu'une structure intégrée telle que décrite précédemment en référence aux figures 1 à 4, illustrant des dispositifs d'adressage de lignes s'appliquant à une matrice d'affichage, soit appliquée à un dispositif d'adressage de lignes pour une matrice de détection pour imagerie par rayonnements ionisants, par exemple par rayons X. La structure intégrée formant un dispositif d'adressage de lignes selon la présente invention peut comprendre essentiellement des transistors TFT de type unique, c'est-à-dire de type P ou bien de type N, le type N pouvant être préféré pour ses meilleures performances. Ainsi, tous les transistors décrits par la suite peuvent être à couches minces (TFT) et de type unique N ou P.
La structure illustrée par la figure 5 correspond à un mode de réalisation avantageux dans lequel chaque étage n du dispositif d'adressage de lignes comprend un étage d'entrée 50 et un étage de sortie 51. Pour un étage n du dispositif d'adressage de lignes, chacun des étages d'entrée et de sortie 50, 51 comprend par exemple la plupart des éléments compris dans un étage n d'adressage de lignes tel que décrit précédemment en référence à la figure 3. Il est à noter que dans les exemples de réalisation décrits, chaque ligne n de la matrice est associée à un étage n du dispositif d'adressage. Il est cependant possible, dans des exemples alternatifs non décrits par les figures, d'envisager des structures de dispositifs d'adressage de lignes dans lesquels un étage donné commande une pluralité de lignes, ou bien dans lesquels certaines lignes ne sont pas commandées par un étage.
Ainsi, l'étage d'entrée 50 d'un étage n du dispositif d'adressage de lignes peut être formé par un registre à décalage comprenant une ligne de sortie restituant en sortie un signal d'activation SAn. L'étage d'entrée 50 peut comprendre un transistor de sortie de l'étage d'entrée T30, transmettant une impulsion d'un signal d'horloge au niveau de la sortie d'activation SAn. La grille du transistor de sortie de l'étage d'entrée T30 peut être connectée à un n ud interne de l'étage d'entrée du dispositif d'adressage, sa source peut être reliée à la sortie d'activation SAn et son drain peut recevoir le signal d'une première horloge Ck. Un condensateur d'élévation de l'étage d'entrée C20 peut être connecté entre la grille et la source du transistor de sortie de l'étage d'entrée T30. Un premier transistor de commande de l'étage d'entrée T10 est apte à précharger la grille du transistor de sortie de l'étage d'entrée T30. La source du premier transistor de commande de l'étage d'entrée T10 est ainsi connectée à la grille du transistor de sortie de l'étage d'entrée T30. La grille et le drain du premier transistor de commande de l'étage d'entrée T10 sont commandés par la sortie d'activation SAn- de l'étage n-1 du dispositif d'adressage de la ligne précédente n-1.
Un deuxième transistor de commande de l'étage d'entrée T20 est apte à décharger la grille du transistor de sortie de l'étage d'entrée T30. Le drain du deuxième transistor de commande de l'étage d'entrée T20 est ainsi connecté à la grille du transistor de sortie de l'étage d'entrée T30. Un condensateur de compensation de l'étage d'entrée C10 peut avantageusement être disposé entre le signai d'une seconde horloge Ck1 , en opposition de phase du signal de la première horloge Ck.
Avantageusement, un transistor de décharge de l'étage d'entrée T40 peut être connecté à la sortie d'activation SAn de l'étage d'entrée 50 de l'étage n du dispositif d'adressage de lignes. La grille du transistor de décharge de l'étage d'entrée T40 est reliée à la grille du deuxième transistor de commande de l'étage d'entrée T20 ; elle est également reliée au signal de sortie d'activation SAn+1 de l'étage suivant n+1.
D'une manière similaire, l'étage de sortie 51 d'un étage n du dispositif d'adressage de lignes peut être formé par un registre à décalage comprenant une ligne de sortie restituant en sortie un signai Sn. L'étage de sortie 51 peut comprendre un transistor de sortie de l'étage de sortie T3 , transmettant une impulsion d'un signal d'horloge au niveau de la sortie Sn. La grille du transistor de sortie de l'étage de sortie T31 peut être connectée à un nœud interne de l'étage de sortie du dispositif d'adressage, sa source peut être reliée à la sortie Sn et son drain peut recevoir le signal d'une troisième horloge Ck2. Un condensateur d'élévation de l'étage de sortie C21 peut être connecté entre la grille et la source du transistor de sortie de l'étage de sortie T31. Un premier transistor de commande de l'étage de sortie T11 est apte à précharger la grille du transistor de sortie de l'étage de sortie T31. La source du premier transistor de commande de l'étage de sortie T11 est ainsi connectée à fa grille du transistor de sortie de l'étage de sortie T31. La grille et le drain du premier transistor de commande de l'étage de sortie T11 sont commandés par la sortie d'activation SAn de ['étage d'entrée 50 de l'étage n du dispositif d'adressage.
Un deuxième transistor de commande de l'étage de sortie T21 est apte à décharger !a grille du transistor de sortie de l'étage de sortie T31. Le drain du deuxième transistor de commande de l'étage de sortie T21 est ainsi connecté à la grille du transistor de sortie de i'étage de sortie T31. Un condensateur de compensation de l'étage de sortie C11 peut avantageusement être disposé entre le signal d'une quatrième horloge Ck3, en opposition de phase du signal de la troisième horloge Ck2. Une particularité des troisième et quatrième horloges Ck2, Ck3 est que leurs rapports cycliques peuvent être différents, et que la somme de leurs périodes respectives à leur niveau haut correspond à la période des première et deuxième horloges Ck, Ck1.
Avantageusement, un transistor de décharge de l'étage de sortie T41 peut être connecté à la sortie Sn de l'étage de sortie 51 de l'étage n du dispositif d'adressage de lignes, délivrant le signal d'activation de la ligne n. La grille du transistor de décharge de l'étage de sortie T41 est reliée à la grille du deuxième transistor de commande de l'étage de sortie T21 ; elle est également reliée à la sortie d'activation SAn+1 de l'étage suivant n+1.
Selon une autre spécificité de la présente invention, l'étage d'entrée 50 comprend également un transistor de réinitialisation de l'étage d'entrée TR dont la grille est commandée par une impulsion d'un signal de réinitialisation. La source du transistor de réinitialisation de l'étage d'entrée TR peut être connectée aux sources du deuxième transistor de commande de i'étage d'entrée T20. Le drain du transistor de réinitialisation de l'étage d'entrée TR peut être connecté au drain du deuxième transistor de commande de l'étage d'entrée T20. De la même manière, l'étage de sortie 51 comprend également un transistor de réinitialisation de l'étage de sortie TR dont la grille est, ainsi que la grille du transistor de réinitialisation de l'étage d'entrée, commandée par une impulsion du signa! de réinitialisation. La source du transistor de réinitialisation de l'étage de sortie TR peut être connectée aux sources respectivement du deuxième transistor de commande de l'étage de sortie T21 et du transistor de décharge de l'étage de sortie T41 , ainsi qu'aux sources respectivement du deuxième transistor de commande de l'étage d'entrée T20 et du transistor de décharge de l'étage d'entrée T40. Le drain du transistor de réinitialisation de l'étage de sortie TR peut être connecté au drain du deuxième transistor de commande de l'étage de sortie T21.
Ainsi, une impulsion de réinitialisation permet de d'imposer aux différents transistors compris dans les étages d'entrée 50 et de sortie 51 , leur état bloqué.
De plus, l'étage de sortie 51 peut comprendre un transistor de réinitialisation de ligne TL. Le transistor de réinitialisation de ligne TL est commandé via sa grille par un signal spécifique. Le drain du transistor de réinitialisation de ligne TL est connecté à la source du transistor de sortie de l'étage de sortie T31. La source du transistor de réinitialisation de ligne TL peut être connectée aux sources des transistors T20, T40, T21 et T41 , Le transistor de réinitialisation de ligne TL d'un étage n permet de forcer la tension sur la ligne n à l'état bas. Le transistor de réinitialisation de ligne TL permet de contrôler la tension sur les lignes, c'est-à-dire aux sorties des étages de sortie des étages, et d'y appliquer une tension basse impédance, notamment pendant des "temps morts". En effet, d'une manière typique, ie pilotage des détecteurs à rayons X, par exemple, comprend une phase de réinitialisation, suivie d'une phase d'application des rayonnements X ou "fenêtre X", puis d'une phase de lecture. Pendant la fenêtre X, les rayons X se transforment en électrons dans les photodiodes ; la durée de la fenêtre X est relativement longue, typiquement jusqu'à 3,2 secondes, ainsi le transistor de réinitialisation de ligne TL permet d'éviter toute dérive de la matrice.
Avantageusement encore, chaque étage de sortie 51 peut comprendre un commutateur de réinitialisation de matrice, par exemple formé par un transistor de réinitialisation de matrice TL0N permettant de réaliser une réinitialisation complète de ia matrice. Le transistor de réinitialisation de matrice TL0N peut être commandé par un signal de réinitialisation de matrice appliqué à sa grille et à son drain. La source du transistor de réinitialisation de matrice TL0N peut être connectée à la source du transistor de sortie de l'étage de sortie T31. Le signai de réinitialisation de matrice commandant le transistor de réinitialisation de matrice TL0N peut être la tension VGoff ou la tension d'activation VGon. Lorsque le transistor de réinitialisation de matrice TL0N est actif, c'est-à-dire lorsque la tension d'activation VGon est appliquée, la tension d'activation est alors appliquée à l'ensemble de la matrice.
En pratique, une réinitialisation complète de la matrice peut être réalisée suivant la séquence définie par une activation des transistors de réinitialisation de matrice TL0N pendant une durée suffisante, suivie d'une activation des transistors de réinitialisation de lignes TL permettant de remettre les lignes à la tension VGoff.
Un avantage procuré par le dispositif d'adressage de lignes tel que décrit ci-dessus en référence à la figure 5, est qu'il permet d'adresser les lignes en deux temps, en offrant l'opportunité d'une pause entre l'adressage de deux lignes consécutives. Cet avantage est majeur notamment lorsque le dispositif d'adressage de lignes s'insère dans un système où il est nécessaire d'intégrer des charges provenant des pixels de la matrice, par exemple lorsque celle-ci est utilisée comme un capteur, par exemple pour des applications d'imagerie telles que des applications d'imagerie médicale. La sensibilité de îa dalle est dans un tel cas d'autant meilleure, que le temps d'intégration des charges est long. En outre, la pause entre l'adressage de deux lignes consécutives permet un pilotage plus robuste aux défauts éventuels de la matrice.
Un autre avantage procuré par le dispositif d'adressage de lignes réside en la possibilité de permettre de ne pas adresser des lignes choisies en tant que de besoin. Cet avantage peut permettre d'augmenter la vitesse globale du système dans lequel le dispositif d'adressage de lignes s'intègre, en autorisant de ne pas adresser certaines lignes. L'étage d'entrée 50 peut par exemple être adressé très rapidement, en augmentant la fréquence des signaux des première et deuxième horloges Ck, Ck1 jusqu'à la ligne voulue, pour réactiver les signaux des troisième et quatrième horloges Ck2, Ck3 dès que ladite ligne voulue est atteinte. Un tel mode de fonctionnement peut s'avérer particulièrement avantageux pour des applications où un utilisateur, par exemple dans le cadre précité de la réalisation d'imagerie par rayons X, souhaite réaliser un "zoom" sur une zone particulière d'une scène.
Un autre avantage procuré par le dispositif d'adressage de lignes réside en la possibilité de réaliser une réinitialisation simultanée d'une pluralité de lignes de la matrice réparties en groupes, la totalité des lignes de la matrice étant réinitialisée par des réinitialisations successives des différents groupes de lignes. Un tel mode de réalisation peut s'avérer particulièrement avantageux dans des applications où la matrice est formée par une dalle utilisée en guise de capteur, par exemple pour de l'imagerie par rayons X, et permet notamment de diminuer les charges induites sur les conducteurs colonnes de la matrice. Un tel mode de réalisation est notamment décrit dans la demande de brevet FR 2,861 ,242.
Un autre avantage procuré par un dispositif d'adressage de lignes comprenant un étage d'entrée et un étage de sortie par ligne, est que celui-ci est particulièrement adapté au pilotage de matrices de grandes tailles. En effet, le nombre d'étages par ligne est toujours limité à deux, et le schéma électrique d'un étage donné est indépendant de la taille de la matrice. Cette caractéristique est notamment particulièrement avantageuse dans des application d'imagerie médicale, pour lesquelles le nombre de lignes peut être de l'ordre de plusieurs milliers. Typiquement, le nombre de lignes peut être de 3000 pour des tailles compatibles avec les exigences actuelles.
La figure 6 présente un diagramme des temps illustrant le fonctionnement d'un dispositif d'adressage de lignes, selon un mode de réalisation de l'invention.
Un premier chronogramme 61 représente le signal IN de déclenchement de balayage des lignes, au cours d'une période de temps correspondant à la transmission d'une trame.
Un deuxième chronogramme 62 représente pour la même période de temps le signal de la première horloge Ck ; un troisième chronogramme 63 représente le signal de la deuxième horloge Ck1 ; un quatrième chronogramme 64 représente le signal de la quatrième horloge Ck3 ; un cinquième chronogramme 65 représente le signal de la troisième horloge Ck2. Quatre chronogrammes des sorties d'activation 661 , 662, 66100, 66101 représentent pour ia même période de temps, les signaux sur les sorties d'activation SA1 , SA2, SA100 et SA101 des étages d'entrée correspondant respectivement aux lignes 1 , 2, 100 et 101.
Quatre chronogrammes des sorties des étages de sortie 671 , 672,
67100, 67101 représentent pour la même période de temps, les signaux sur les sorties S1 , S2, S100 et S101 des étages de sortie correspondant respectivement aux lignes 1 , 2, 100 et 101.
Un onzième chronogramme 68 représente le signal de la sortie SN du dernier étage N de sortie du dispositif d'adressage de lignes.
Un douzième chronogramme 69 représente le signal de réinitialisation TR des étages d'entrée et de sortie.
Un treizième chronogramme 70 représente le signal de réinitialisation de ligne TL
Lorsque des lignes doivent être adressées, comme c'est le cas dans l'exemple illustré par la figure 6, pour les lignes 00, 101 et N, celles-ci sont adressées via les sorties Sn des étages de sortie correspondantes du dispositif d'adressage de lignes.
Dans l'exemple illustré par la figure 6, le signal IN de déclenchement de balayage des lignes, déclenche les première et deuxième horloges Ck et Ck1. Ces horloges provoquent alternativement, ainsi que cela est explicité précédemment, le passage à l'état haut des signaux d'activation SAn en sortie des étages n d'entrée du dispositif d'adressage. Dans l'exemple illustré par la figure 6, les sorties d'activation SAn correspondant à toutes les lignes 1 à N sont ainsi activées. De la sorte, des "options", parfois désignées "jetons" ou "tokens" suivant la terminologie anglaise, sont prises pour l'adressage des lignes 1 à N.
L'adressage effectif des lignes choisies est alors réalisé via les troisième et quatrième horloges Ck2, Ck3 permettant le passage à l'état haut des sorties Sn des étages de sortie du dispositif d'adressage de lignes correspondant aux lignes choisies. Dans l'exemple illustré par la figure 6, où les lignes choisies sont les lignes 100 et suivantes, les troisième et quatrième horloges Ck2, Ck3 ne sont déclenchées qu'à partir d'un instant correspondant à la ligne 100, c'est-à-dire après cent coups de la première horloge Ck ou de la deuxième horloge Ck1. Dans l'exemple illustré par la figure 6, un front montant de la quatrième horloge Ck3 coïncide avec le front montant de la sortie d'activation SA100, puis le front descendant de la quatrième horloge Ck3 coïncide avec le front montant de la troisième horloge Ck2, puis le front descendant de fa troisième horloge Ck2 coïncide avec le front descendant de la sortie d'activation SA100, etc.
Un autre avantage procuré par le dispositif d'adressage de lignes comprenant un étage d'entrée et un étage de sortie par ligne, est que celui-ci est intrinsèquement protégé contre des phénomènes de perturbations liés à des couplages capacitifs. Une ligne présente une capacité équivalente dont la valeur dépend du nombre de pixels qu'elle contient. Cette ligne va ensuite, lors des lectures des lignes suivantes n+1 , n+2, être perturbée par des couplages capacitifs, car les horloges continuent d'être appliquées sur tous les étages, et ces perturbations en volts dépendent directement de la capacité équivalente de la ligne. Par construction, le dispositif d'adressage de lignes selon la présente invention impose une tension correspondant au niveau bas sur une ligne n pendant une durée contrôlée par les horloges, et laisse ensuite cette même ligne n en haute impédance. Ainsi, plus les lignes sont capacitives, plus la tension correspondant au niveau bas est stable sur ces lignes. En outre, les perturbations sur la tension correspondant au niveau bas sont liées aux couplages entre les horloges et les lignes. Lorsqu'un seul étage est présent par ligne, les couplages sont importants, du fait d'une parité due à l'inversion entre les première et deuxième horloges Ck et Ck1 d'un étage à l'autre. Le fait d'ajouter un étage de sortie ne présentant pas d'inversion entre les troisième et quatrième horloges Ck2, Ck3, implique que les couplages entre les horloges et les lignes ne sont plus affectés par cette parité, et les lignes sont ainsi perturbées de manière homogène. Ainsi, lorsque la matrice est une matrice de détection, pour laquelle il est typiquement procédé à une lecture du signal présent sur les colonnes, la perturbation des lignes se retrouve sur les colonnes et donc s'ajoute au signal lu. L'homogénéité des perturbations due à l'usage d'un étage d'entrée et d'un étage de sortie par ligne, permet d'obtenir une image de meilleure qualité, non affectée de visibilités spatiales ainsi que cela pourrait être le cas en utilisant un étage unique par ligne.

Claims

REVENDICATIONS
1- Dispositif d'adressage des lignes d'une matrice de détection pour imagerie par rayonnements ionisants, la matrice de détection comprenant une pluralité N de lignes n de pixels et étant réalisée sur un substrat, le dispositif d'adressage étant également réalisé sur ledit substrat essentiellement à partir de transistors couches minces TFT de type unique N ou P, et comprenant une pluralité d'étages aptes à délivrer en leurs sorties respectives des signaux de commutation entre les niveaux haut et bas, d'un signai appliqué à des dispositifs de commutation sur une ligne correspondante de la matrice de détection, le dispositif d'adressage étant caractérisé en ce qu'il comprend une pluralité d'étages aptes à délivrer en leurs sorties respectives des signaux (Sn) de commutation des niveaux haut et bas d'un signal appliqué à des dispositifs de commutation en sortie sur une ligne correspondante de la matrice et étant caractérisé en ce que chaque étage comprend un étage d'entrée (50) et un étage de sortie (51 ), l'étage d'entrée (50) délivrant un signal d'activation (SAn) de l'étage de sortie (51 ), l'étage de sortie (51 ) délivrant en cas d'activation, ledit signal de commutation (Sn) de la ligne n correspondante..
2- Dispositif d'adressage de lignes suivant la revendication 1 , caractérisé en ce que chaque étage d'entrée (50) d'une ligne n comprend une sortie restituant le signal d'activation (SAn), un transistor de sortie de l'étage d'entrée (T30), transmettant une impulsion d'un signal d'horloge au niveau de la sortie d'activation (SAn), sa grille étant connectée à un n ud interne de l'étage d'entrée (50), sa source étant reliée à la ligne de sortie d'activation (SAn) et son drain recevant le signal d'une première horloge (Ck), un premier transistor de commande de l'étage d'entrée (T10) étant apte à précharger la grille du transistor de sortie de l'étage d'entrée (T30), sa source étant connectée à la grille du transistor de sortie de l'étage d'entrée (T30), sa grille et son drain étant reliés à la sortie d'activation (SAn-1 ) de l'étage de la ligne précédente n-1 , un deuxième transistor de commande de l'étage d'entrée (T20) étant apte à décharger la grille du transistor de sortie de l'étage d'entrée (T30), son drain étant connecté à la grille du transistor de sortie de l'étage d'entrée (T30).
3- Dispositif d'adressage de lignes suivant l'une quelconque des revendications précédentes, caractérisé en ce que chaque étage de sortie (51 ) d'une ligne n comprend une sortie restituant le signal de commutation (Sn) de la ligne n, un transistor de sortie de l'étage de sortie (T31 ), transmettant une impulsion d'un signal d'horloge au niveau de la sortie (Sn), dont la grille est connectée à un nœud interne de l'étage de sortie (51 ), la source est reliée à la sortie de l'étage de sortie (Sn) et le drain reçoit le signal d'une troisième horloge (Ck2), un premier transistor de commande de l'étage de sortie (T11 ) étant apte à précharger la grille du transistor de sortie de l'étage de sortie (T31 ), sa source étant connectée à la grille du transistor de sortie de l'étage de sortie (T31 ), sa grille et son drain étant reliés à la sortie d'activation (SAn) de l'étage d'entrée (50), un deuxième transistor de commande de l'étage de sortie (T21 ) étant apte à décharger la grille du transistor de sortie de l'étage de sortie (T31 ), son drain étant connecté à la grille du transistor de sortie de l'étage de sortie (T31 ).
4- Dispositif d'adressage de lignes suivant la revendication 3, caractérisé en ce qu'un condensateur de compensation de l'étage d'entrée (C10) est disposé entre le signal d'une seconde horloge (Ck1 ), en opposition de phase du signal de ladite première horloge (Ck).
5- Dispositif d'adressage de lignes suivant l'une quelconque des revendications 3 et 4, caractérisé en ce qu'un condensateur d'élévation de l'étage d'entrée (C20) est connecté entre la grille et la source du transistor de sortie de l'étage d'entrée (T30).
6- Dispositif d'adressage de lignes suivant l'une quelconque des revendications 3 à 5, caractérisé en ce qu'un transistor de décharge de l'étage d'entrée (T40) est connecté à la sortie d'activation (SAn) en sortie de l'étage d'entrée (50), sa grille étant reliée à la grille du deuxième transistor de commande de l'étage d'entrée (T20) et au signal de sortie d'activation (SAn+1 ) de l'étage suivant n+1.
7- Dispositif d'adressage de lignes suivant l'une quelconque des revendications 3 à 6, caractérisé en ce qu'un condensateur de compensation de l'étage de sortie (C11 ) est disposé entre le signal d'une quatrième horloge (Ck3), en opposition de phase du signal de ladite troisième horloge (Ck2). 8- Dispositif d'adressage de lignes suivant l'une quelconque des revendications 3 à 7, caractérisé en ce qu'un condensateur d'élévation de l'étage de sortie (C21 ) est connecté entre la grille et la source du transistor de sortie de l'étage de sortie (T30). 9- Dispositif d'adressage de lignes suivant l'une quelconque des revendications 3 à 8, caractérisé en ce qu'un transistor de décharge de l'étage de sortie (T41) est connecté à la sortie (Sn) de l'étage de sortie (51 ), sa grille étant reliée à la grille du deuxième transistor de commande de l'étage de sortie (T21 ) et au signal de sortie d'activation (SAn+1 ) de l'étage suivant n+1.
10- Dispositif d'adressage de lignes suivant l'une quelconque des revendications précédentes, caractérisé en ce que chaque étage d'entrée et de sortie (50, 51 } d'une ligne n comprend un commutateur de réinitialisation configuré pour disposer tous les transistors dans leur état bloqué.
11- Dispositif d'adressage de lignes suivant la revendication 10, dans lequel les commutateurs de réinitialisation sont formés par des transistors de réinitialisation (TR), un transistor de réinitialisation (TR) de l'étage d'entrée (50) présentant une grille commandée par une impulsion d'un signal de réinitialisation, sa source étant connectée aux sources du deuxième transistor de commande de l'étage d'entrée (T20), et son drain étant connecté au drain du deuxième transistor de commande de l'étage d'entrée (T20). 12- Dispositif d'adressage de lignes suivant l'une quelconque des revendications 10 à 11 , dans lequel les commutateurs de réinitialisation sont formés par des transistors de réinitialisation (TR), un transistor de réinitialisation (TR) de l'étage de sortie (51) présentant une grille commandée par une impulsion d'un signal de réinitialisation, sa source étant connectée aux sources du deuxième transistor de commande de l'étage de sortie (T21 ), et son drain étant connecté au drain du deuxième transistor de commande de l'étage de sortie (T21 ).
13- Dispositif d'adressage de lignes suivant l'une quelconque des revendications 3 à 12, caractérisé en ce que chaque étage de sortie (51 ) d'une ligne n comprend un commutateur de réinitialisation de lignes configuré pour imposer un niveau bas aux signaux de commutation (Sn).
14- Dispositif d'adressage de lignes suivant la revendication 13, dans lequel le commutateur de réinitialisation de ligne est formé par un transistor de réinitialisation de ligne (TL) commandé via sa grille par un signal de réinitialisation de ligne, son drain étant connecté à la source du transistor de sortie de l'étage de sortie (T31 ), sa source étant connectée aux sources du deuxième transistor de commande de l'étage d'entrée (T20), du transistor de décharge de l'étage d'entrée (T40), du deuxième transistor de commande de l'étage de sortie (T21 ) et du transistor de décharge de l'étage de sortie (T41 ).
15- Dispositif d'adressage de lignes suivant l'une quelconque des revendications 3 à 14, caractérisé en ce que chaque étage de sortie (51) d'une ligne n comprend un commutateur de réinitialisation de matrice configuré pour imposer un niveau haut ou bas à la matrice de détection.
16- Dispositif d'adressage de lignes suivant la revendication 15, dans lequel le commutateur de réinitialisation de matrice est formé par un transistor de réinitialisation de matrice (TLON) commandé via sa grille et son drain par un signal de réinitialisation de matrice, sa source étant connectée à la source du transistor de sortie de l'étage de sortie (T31 ).
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