WO2012141451A2 - 시간-디지털 변환기 및 변환방법 - Google Patents

시간-디지털 변환기 및 변환방법 Download PDF

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WO2012141451A2
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coarse
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김태욱
김여명
한건희
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연세대학교 산학협력단
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    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
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    • H—ELECTRICITY
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • An embodiment of the present invention relates to a time-to-digital converter and a conversion method.
  • a time-to-digital converter (hereinafter referred to as 'TDC') is a device that converts time information into a digital code.
  • the TDC generates a digital code corresponding to the time difference between the two input signals.
  • These TDCs can be used for analog-to-digital converters (ADCs), phase-locked loops (PLLs), delay-locked loops (DLLs), image sensors, shape scan devices, and distance measurement devices. Is used.
  • Embodiments of the present invention provide a time-to-digital converter that improves reliability by maintaining linearity while ensuring high operating speed and high accuracy.
  • the time-to-digital converter receives a start signal and a stop signal, and delays the start signal by a first time unit to generate n first delay start signals (n is an integer of 2 or more).
  • a coarse TDC for measuring a time difference between the first delay start signal and a stop signal in a first time unit and generating a second delay start signal in which the first delay start signal is delayed in a time unit shorter than the first time unit.
  • a fine TDC for receiving the second delay start signal and the stop signal generated by the coarse TDC and delaying them, respectively, to measure the time difference between the second delay start signal and the stop signal in units of second time.
  • the coarse TDC includes 2n delay cells (n is an integer of 2 or more) for delaying the start signal by half of the first time unit, and to delay the start signal by the first time unit.
  • N (n is n), which is connected between a pair of n delay cells paired with two adjacent delay cells (n is an integer of 2 or more) to determine the value of an output bit according to a logic level of a first delay start signal and a stop signal. Is an integer of 2 or more), and the second delay start signal is output from each node between the two delay cells forming the delay cell pair, wherein the first time unit is greater than the second time unit.
  • the first time unit is added to the k-th first delay start signal.
  • a second delay start signal with an additional half delay is provided to the fine TDC,
  • the fine TDC may include a first delay line and a second delay line including n delay cells (n is an integer of 2 or more), and the first delay line may be configured to convert the stop signal into a third unit of time. Generate n delay stop signals (n is an integer greater than or equal to 2), and the second delay line delays the second delay start signal by a fourth unit of time so that n (n is an integer greater than or equal to 2) Generate a delay start signal.
  • the third time unit is greater than the fourth time unit, and the difference between the third time unit and the fourth time unit is the second time unit.
  • the fine TDC further includes n fine bit detectors (n is an integer of 2 or more) for generating output bits according to logic levels of the delay stop signal and the third delay start signal.
  • the first encoder for receiving an output bit from the coarse TDC and outputs a coarse time; And a second encoder for receiving an output bit from the fine TDC and outputting a fine time, and an adder for outputting a time difference between the start signal and the stop signal by the coarse time and the fine time.
  • the present invention is a time-to-digital conversion method comprising the steps of: (a) providing a start signal to the coarse TDC to generate a first delay start signal by delaying by a first time unit; (b) the coarse TDC generating a first output bit according to a logic level of the first delay start signal and a stop signal; (c) generating a second delay start signal by delaying the first delay start signal in the coarse TDC; (d) generating a delay stop signal by providing the stop signal to a first delay line of a fine TDC and delaying it by a third time unit; (e) providing the second delay start signal to a second delay line of a fine TDC to delay by a fourth time unit to generate a third delay start signal; and (f) the third delay start signal and the delay. And generating a second output bit according to the logic level of the stop signal.
  • the step of generating the second delay start signal by delaying the first delay start signal in step (c) may be delayed by a time unit shorter than the first time unit. And the third time unit of the step is greater than the fourth time unit of step (e).
  • a time-digital converter in which a coarse TDC and a fine TDC are combined may include 2n coarse TDCs (n is an integer of 2 or more); And a coarse bit detector connected between delay cell pairs formed of two adjacent first delay cells, wherein the fine TDC comprises: a first delay line including n second delay cells; a second delay line comprising n third delay cells (n is an integer of 2 or more); And n fine bit detectors (n is an integer of 2 or more) connected to the second delay cell and the third delay cell, a start signal is input to the first delay cell, and the stop signal is the coarse bit.
  • the second delay line is input to a detector and the first delay line, and the second delay line is connected to a node between two first delay cells forming a pair of delay cells in the coarse TDC, and is delayed by the second delay cell. Is greater than the time delayed by the third delay cell, and the difference between the time delayed by the second delay cell and the time delayed by the third delay cell is smaller than the time delayed by the first delay cell. .
  • the time-digital converter according to the embodiment of the present invention combines a coarse time-digital converter and a fine time-digital converter, thereby ensuring a high operating speed and high accuracy.
  • Time-to-digital converter can extend the measuring range of the fine time-to-digital converter, thereby maintaining linearity and improve reliability.
  • FIG. 1 is a diagram illustrating a TDC 1000 and a time measuring apparatus having the same according to the first embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a TDC 2000 and a time measuring apparatus having the same according to the second embodiment of the present invention.
  • 4 and 5 are diagrams for exemplarily illustrating a start signal and a stop signal delayed by the fine TDC of FIG. 3, respectively.
  • FIG. 6 is a diagram for describing an exemplary operation of the fine TDC of FIG. 3.
  • FIG. 7 is a diagram illustrating a TDC 3000 and a time measuring apparatus having the same according to the third embodiment of the present invention.
  • FIG. 8 is a view for explaining in more detail the operation of the two-stage TDC (3000) of FIG.
  • FIG. 9 is a diagram for describing the operation of the two-stage TDC 3000 of FIG. 7 in a fine delay unit when there is no mux delay.
  • 10 and 11 are views for explaining fine operation of the operation of the two-stage TDC 3000 in FIG. 7 when there is a mux delay.
  • FIG. 12 is a diagram for exemplarily describing a mux delay caused by an error of the coarse TDC 3100 (see FIG. 7).
  • FIG. 13 is a diagram illustrating a simulation result of a linearity inhibition phenomenon of the two-stage TDC 3000 of FIG. 7 when a mux delay occurs.
  • FIG. 14 is a diagram illustrating a TDC 4000 according to a fourth embodiment of the present invention.
  • FIG. 15 is a diagram for describing an operation of the extended two-stage TDC 4000 of FIG. 14.
  • FIG. 16 is a diagram for describing a fine delay unit in the measurement range of the fine TDC 4000 of FIG. 14.
  • FIG. 17 is a simulation result showing that the extended two-stage TDC 4000 of FIG. 14 guarantees linearity.
  • FIG. 18 is a diagram for describing a time-digital conversion method according to an embodiment of the present invention.
  • first, second, etc. may be used herein to describe various components, it will be understood that the components are not limited to these terms.
  • the ordinal numbers (first, second, %) and radix (first, second, %) mentioned in the embodiment are distinguished. These terms are only used to distinguish one component from another.
  • Time-to-digital converter (hereinafter referred to as "TDC") according to an embodiment of the present invention is an analog-to-digital converter (ADC), phase locked loop (PLL), delay locked loop (DLL), image sensor, shape scanning device, distance measurement Various applications and applications can be made.
  • ADC analog-to-digital converter
  • PLL phase locked loop
  • DLL delay locked loop
  • image sensor shape scanning device
  • distance measurement Various applications and applications can be made.
  • the TDC will be described with reference to time measurement.
  • the time measurement apparatus includes a TDC 1000 and an encoder 10.
  • the TDC 1000 of FIG. 1 is hereinafter referred to as 'coarse TDC'.
  • the coarse TDC 1000 receives two input signals, that is, a start signal SS and a stop signal SP, and digitalizes the time difference between the start signal SS and the stop signal SP, for example, the rising edge.
  • the output is converted into bits Q1 to Qn.
  • the coarse TDC 1000 includes a plurality of delay cells 1110 to 11n0 and a plurality of bit detectors 1210 to 12n0.
  • a bit detector corresponding to the output terminal of each of the delay cells 1110 to 11n0 is connected.
  • Delay cells 1110 to 11n0 are connected in series and output the delayed input signal by a predetermined time.
  • each of the delay cells 1110 to 11n0 may have a delay time of '60 pico seconds' (hereinafter, referred to as “60p”).
  • the first delay cell 1110 receives the start signal SS and outputs a first delay start signal SS_1 delayed by 60p from the start signal SS.
  • the second delay cell 1120 is connected to the first delay cell 1110 to receive the first delay start signal SS and output a second delay start signal SS_2 delayed by 60p from the first delay start signal SS_1. do.
  • the plurality of bit detectors 1210 to 12n0 receive the delay start signal and the stop signal SP, respectively.
  • the bit detectors 1210 to 12n0 determine output bits according to logic levels of the delay start signal and the stop signal, respectively.
  • the first bit detector 1210 receives the first delay start signal SS_1 and the stop signal SP, and outputs the first bit according to a logic level of the first delay start signal SS_1 and the stop signal SP. Determine bit Q1.
  • the second bit detector 1220 receives the second delay start signal SS_2 and the stop signal SP, and according to the logic level of the second delay start signal SS_2 and the stop signal SP, Q2) is determined.
  • the encoder 10 receives the output bits Q1 to Qn from the bit detectors 1210 to 12n0 of the coarse TDC 1000.
  • the encoder 10 outputs a coarse time ⁇ t_crs between the start signal SS and the stop signal SP according to the values of the output bits Q1 to Qn.
  • FIG. 2 is a diagram for describing an operation of the coarse TDC 1000 of FIG. 1.
  • the coarse TDC 1000 measures a time difference between a rising edge of the start signal SS and a rising edge of the stop signal SP.
  • the vertical signal SS transitions from a logic low to a logic high at a zero time t0, and the stop signal SP is constant after the start signal SS transitions from a logic low to a logic high. It is assumed that after time elapses, for example, from a logic low to a logic high at a third time t3.
  • the rising edge of the start signal SS is delayed by 60p by the first delay cell 1110. Accordingly, the first bit detector 1210 receives the rising edge of the first delay start signal SS_1 at the first time t1.
  • the first bit detector 1210 determines the logic level of the stop signal SP at the rising edge of the first delay start signal SS_1. In FIG. 2, by way of example, it is assumed that the stop signal SP has a logic level of logic low at a first time t1. In this case, the first bit detector 1210 outputs '0' as the first output bit Q1 by way of example.
  • the first delay start signal SS_1 is delayed by 60p by the second delay cell 1120.
  • the second bit detector 1220 receives a second delay start signal SS_2 that transitions from logic low to logic high at a second time t2. Since the logic level of the stop signal SP is logic low at the second time t2, the second bit detector 1220 outputs '0' as the second output bit Q2.
  • the second delay start signal SS_2 is delayed by 60p by the third delay cell 1130, and the third bit detector 1230 transitions from logic low to logic high at the fourth time t4. ).
  • the third bit detector 1230 outputs '1' by way of the third output bit Q3.
  • the first to third output bits Q1 to Q3 are provided to the encoder 10, and the encoder 10 uses a coarse time ⁇ t_crs using the values of the first to third output bits Q1 to Q3.
  • the coarse TDC 1000 described in FIGS. 1 and 2 may be used to measure the time difference between the rising edge of the start signal SS and the rising edge of the stop signal SP.
  • the coarse TDC 1000 since the coarse TDC 1000 delays the start signal SS by 60p, for example, the coarse TDC 1000 measures a time difference in 60p.
  • the coarse TDC 1000 may have an error of up to 60p.
  • the actual time difference between the rising edge of the start signal SS and the rising edge of the stop signal SP is ' ⁇ t', but the start signal when the coarse TDC 1000 is used.
  • the time difference between the rising edge of (SS) and the rising edge of the stop signal SP may be measured as ' ⁇ t_crs' longer than ' ⁇ t'.
  • the time measurement apparatus includes a TDC 2000 and an encoder 20.
  • the TDC 2000 of FIG. 3 is hereinafter referred to as 'fine TDC'.
  • the fine TDC 2000 delays the start signal SS and the stop signal SP by different delay times, thereby precisely adjusting the time difference between the rising edge of the start signal SS and the rising edge of the stop signal SP. Measure That is, the time difference is measured in units of the delay time difference.
  • the start signal SS and the stop signal SP are delayed in units of 60p and 50p, respectively.
  • the fine TDC 2000 includes a plurality of delay cells 2110 to 21n0 forming a first delay line, a plurality of delay cells 2310 to 23n0 forming a second delay line, and a plurality of delay cells.
  • Delay cells 2110 to 21n0 forming the first delay line each receive an input signal and output the delayed input signal by a predetermined time.
  • the delay cells 2110 ⁇ 21n0 forming the first delay line may have a delay time of '60p', respectively.
  • the delay cells 2110 to 21n0 forming the first delay line may output the delayed start signal SS in 60p units.
  • the delay cells 2310 to 23n0 forming the second delay line have different delay times from the delay cells 2110 to 21n0 forming the first delay line.
  • the delay cells 2310 to 23n0 forming the second delay line have a delay of '50p' unlike the delay cells 2110 to 21n0 forming the first delay line. You can have time.
  • the delay cells 2310 to 23n0 forming the second delay line may output the delayed signal SP by 50p units.
  • the plurality of bit detectors 2210 to 22n0 respectively receive delay start signals and delay stop signals that are delayed at different time intervals.
  • the plurality of bit detectors 2210 to 22n0 determine output bits according to logic levels of the received delay start signal and delay stop signal, respectively.
  • the first bit detector 2210 receives the first delay start signal SS_1 and the first delay stop signal SP_1 and transmits the logic level of the first delay start signal SS_1 and the first delay stop signal SP_1. Accordingly, the first output bit Q1 is determined.
  • the second bit detector 2220 receives the second delay start signal SS_2 and the second delay stop signal SP_2, and according to the logic levels of the second delay start signal SS_2 and the second delay stop signal SP_2. 2 Determine the output bit (Q2).
  • the encoder 20 receives the output bits Q1 to Qn from the bit detectors 2210 to 22n0 of the fine TDC 2000.
  • the encoder 20 outputs a fine time? T_fn between the start signal SS and the stop signal SP according to the values of the output bits Q1 to Qn.
  • 4 and 5 are diagrams for exemplarily illustrating a start signal and a stop signal delayed by the fine TDC 2000 of FIG. 3, respectively.
  • the start signal SS is delayed in units of 60p by delay cells 2110 ⁇ 21n0 forming the first delay line.
  • the start signal SS is provided to the delay cell 2110, and the delay cell 2110 outputs the first delay start signal SS_1 delayed by 60p from the start signal SS.
  • the first delay start signal SS_1 is provided to the delay cell 2120, and the delay cell 2120 outputs a second delay start signal SS_2 delayed by 60p from the first delay start signal SS_1.
  • the stop signal SP is delayed by 50p units by delay cells 2310 to 23n0 forming the second delay line.
  • the stop signal SP is provided to the delay cell 2310, and the delay cell 2310 outputs the first delay stop signal SP_1 delayed by 50p from the stop signal SP.
  • the first delayed stop signal SP_1 is provided to the delay cell 2320, and the delay cell 2320 outputs a second delayed stop signal SP_2 delayed by 50p from the first delayed stop signal SP_1.
  • the fine TDC 2000 of FIG. 3 delays the start signal SS and the stop signal SP in units of 60p and 50p, respectively, through the first and second delay lines.
  • the fine TDC 2000 of FIG. 3 is a rising edge of the start signal SS and a stop signal in a time unit (ie, 10p units) corresponding to a delay time difference (ie, 10p) of the first delay line and the second delay line. It can be used to measure the time difference between rising edges of (SP). This is described in more detail with reference to FIG. 6 below.
  • FIG. 6 is a diagram illustrating an exemplary operation of the fine TDC 2000 of FIG. 3.
  • the solid line represents the start signal SS and the delay start signals
  • the dotted line represents the stop signal SP and the delay stop signals.
  • the rising edge of the fourth delay stop signal SP_4 takes precedence over the rising edge of the fourth delay start signal SS_4.
  • the operation of the fine TDC 2000 of FIG. 3 will be described in detail with reference to FIGS. 3 to 6.
  • the start signal SS transitions from a logic low to a logic high at a first time t1
  • the stop signal SP transitions from a logic low to a logic high at a second time t2.
  • the start signal SS is delayed by 60p by the delay cell 2110 and the stop signal SP is delayed by 50p by the delay cell 2310. That is, the rising edge of the first delay start signal SS_1 is located at the second time t3 delayed by 60p from the first time t1, and the rising edge of the second delay stop signal SP_1 is 50p than the second time t2. It is located at the delayed fourth time t4.
  • the time difference between the rising edge of the first delay start signal SS_1 and the rising edge of the first delay stop signal SP_1 depends on the time difference between the rising edge of the start signal SS and the rising edge of the stop signal SP. It is reduced by '10p'. That is, as shown in FIG. 6, the time difference between the rising edge of the first delay start signal SS_1 and the rising edge of the first delay stop signal SP_1 decreases to ⁇ t-10p.
  • the first bit detector 2210 receives the first delay start signal SS_1 and the first delay stop signal SP_1, and the first bit stop signal SP_1 of the first delay stop signal SP_1 on the rising edge of the first delay start signal SS_1. Determine the logic level.
  • the first delay stop signal SP_1 on the rising edge of the first delay start signal SS_1 (ie, the third time t3), the first delay stop signal SP_1 has a logic low logic level. Accordingly, the first bit detector 2210 outputs '0' as the first output bit Q1 by way of example.
  • the first delay start signal SS_1 is delayed by 60p by the delay cell 2120, and the first delay stop signal SP_1 is delayed by 50p by the delay cell 2320. That is, the time difference between the rising edge of the second delay start signal SS_2 and the rising edge of the second delay stop signal SP_2 is between the rising edge of the first delay start signal SS_1 and the rising edge of the first delay stop signal SP_1. '10p' decrease compared to time difference. In this case, since the second delay stop signal SP_2 is at a logic low at the rising edge of the second delay start signal SS_2 (ie, the fifth time t5), the second bit detector 2220 generates the second output bit Q2. Output '0'
  • the third bit detector 2230 may perform the third delay. 3 Output '0' to output bit Q3.
  • the third delay start signal SS_3 is delayed by 60p by the delay cell 2140 (not shown), and the third delay stop signal SP_3 is delayed by 50p by the delay cell 2340.
  • the rising edge of the fourth delayed stop signal SP_4 takes precedence over the rising edge of the fourth delayed start signal SS_4. That is, at the rising edge of the fourth delay start signal SS_4 (that is, the seventh time t7), the fourth delay stop signal SP has a logic level of logic high.
  • the fourth bit detector 2240 (not shown) outputs '1' as an example as the fourth output bit Q4.
  • the first to fourth output bits Q1 to Q4 are provided to the encoder 20, and the encoder 20 has a value of the first to fourth output bits Q1 to Q4.
  • the fine time ⁇ t_fn is outputted using.
  • the time measuring apparatus having the fine TDC 2000 measures the time between the start signal SS and the stop signal SP more precisely than the coarse TDC 1000. can do.
  • the fine TDC 2000 has a longer conversion time than the coarse TDC 1000 (refer to FIG. 1).
  • a TDC according to another embodiment of the present invention to ensure a high operating speed and high precision at the same time will be described.
  • the time measurement apparatus includes a TDC 3000 and an encoder 30.
  • the TDC 3000 of FIG. 7 is referred to as a 'two step TDC'.
  • delay cells of the coarse TDC have a delay time of 60p
  • delay cells of the fine TDC have a delay time of 60p or 50p.
  • the two-stage TDC 3000 includes a coarse TDC 3100, a fine TDC 3300, and a mux circuit 3200.
  • the coarse TDC 3100 includes a plurality of delay cells 3111-311n and a plurality of bit detectors 3121-312n.
  • the plurality of delay cells 3111 to 311n delay the start signal SS in 60p units, and the plurality of bit detectors 3121 to 312n according to the logic levels of the first delay start signal and the stop signal SP. Determine the value of output bits Q1a to Qna. Since the configuration and operation of the coarse TDC 3100 is similar to the coarse TDC 1000 of FIG. 1, a detailed description thereof will be omitted.
  • the mux circuit 3200 receives the first delay start signals SS_1a to SS_na and the output bits Q1a to Qna of the coarse TDC 3100.
  • the mux circuit 3200 may include a second delay line of the TDC 3300 (that is, a delay line of 50p units), which is one of the first delay start signals SS_1a to SS_na according to the values of the output bits Q1a to Qna.
  • the mux circuit 3200 may generate the first TDC 3300 of the TDC 3300 which has a delay start signal SS_na corresponding to the output bit Qna. Provides 2 delay lines.
  • the fine TDC 3300 includes a plurality of delay cells 3311 to 331n forming a first delay line, a plurality of delay cells 3331 to 333n forming a second delay line, and a plurality of bit detectors 3321. ⁇ 332n).
  • the plurality of delay cells 3311 to 331n forming the first delay line delay the stop signal SP in 60p units and output delay stop signals SP_1b to SP_nb.
  • the plurality of delay cells 3331 to 333n forming the second delay line delay the signal received from the MUX circuit 3200 in units of 50 p and output second delay start signals SS_1b to SS_nb.
  • the bit detectors 3321 to 332n respectively determine values of the output bits Q1b to Qnb according to the logic levels of the delay stop signals SP_1b to SP_nb and the second delay start signals SS_1b to SS_nb. do.
  • the stop signal SP is provided to the first delay line (i.e., the delay line in 60p units), and the signal is provided from the mux circuit 3200 to the second delay line (i.e., the delay line in 50p units).
  • the configuration and operation of the fine TDC 3300 are similar to the configuration and operation of the fine TDC 2000 of FIGS. 3 to 6. Therefore, detailed description is omitted.
  • the encoder 30 includes a first encoder 31, a second encoder 32, and an adder 33.
  • the first encoder 31 receives the output bits Q1a to Qna from the coarse TDC 3100 and outputs a coarse time DELTA t_crs.
  • the second encoder 32 receives the output bits Q1b to Qnb from the fine TDC 3300 and outputs a fine time ⁇ t_fn.
  • the adder 33 outputs the time difference DELTA t between the start signal SS and the stop signal SP by subtracting the fine time DELTA t_fn from the coarse time DELTA t_crs.
  • the second stage TDC 3000 measures the time difference between the initial time t0 and the fourth time t4 in 60p units, and the time difference between the third time t3 and the fourth time t4 in 10p units, Fast operation speed and high accuracy can be guaranteed together.
  • the coarse TDC 3100 of the two-stage TDC 3000 measures a time difference between the start signal SS and the stop signal SP in 60p units, and the first encoder 31. Outputs a coarse time [Delta] t_crs.
  • the rising edge of the start signal SS is delayed by 60p units by the delay cells 3111 to 311n of the coarse TDC 3100. Accordingly, in the first, second, and fourth times t1, t2, and t4, the first delay start signals SS_1a, SS_2a, and SS_3a are delayed by 60p, 120p, and 180p, respectively, compared to the start signal SS.
  • the stop signal SP is transitioned from the logic low to the logic high, the stop signal SP is at the logic level of the logic low at the first and second times t1, t2.
  • the first and second bit detectors 3121 and 3122 of the coarse TDC 3100 output '0' as output bits Q1a and Q2a.
  • the stop signal SP since the stop signal SP transitions from the logic low to the logic high, the stop signal SP has a logic level of logic high at the fourth time t4. Accordingly, the third bit detector 3123 of the coarse TDC 3100 outputs '1' as the output bit Q3a. Accordingly, an output bit of '001' is transmitted to the first encoder 31, and the first encoder 31 outputs '180p' as a coarse time ⁇ t_crs.
  • the mux circuit 3200 responds to the output bit Q3a.
  • the third first delay start signal SS_3a is provided to a second delay line (ie, a delay line having a 50p delay time) of the fine TDC 3300.
  • the fine TDC 3300 measures the time difference between the rising edge of the stop signal SP and the rising edge of the third first delay start signal SS_3a in units of 10p.
  • the second encoder 32 outputs a fine time? T_fn.
  • the stop signal SP is provided to the first delay line of the fine TDC 3300 (that is, the delay line having a delay time of 60p), and the third first delay start signal SS_3a is the fine TDC 3300.
  • a second delay line i.e., a delay line having a delay time of 50p. Therefore, the fine TDC 3311 decreases the time difference between the stop signal SP and the third first delay start signal SS_3a in steps of 10p, thereby stopping the signal SP and the third first delay start signal SS_3a. Measure the time difference between.
  • the second encoder 32 receives the output bits Q1b to Qnb of the fine TDC 3300 and outputs a fine time ( ⁇ t_fn).
  • the operation of the fine TDC 3300 and the second encoder 32 Since the operations of the fine TDC 2000 (refer to FIG. 2) and the encoder 20 described with reference to FIGS. 2 to 6 are similar, detailed description is omitted.
  • the adder 33 may measure the time difference ⁇ t between the start signal SS and the stop signal SP by subtracting the fine time ⁇ t_fn from the coarse time ⁇ t_crs.
  • the two-stage TDC 3000 uses a coarse TDC 3100 to coarse time ⁇ t_crs in a large unit (eg, 60p).
  • an unexpected delay may occur in addition to the delays in the coarse TDC 3100 and the fine TDC 3300.
  • this unexpected delay may be caused in the process of implementing a mux circuit 3200 for connecting the coarse TDC 3100 and the fine TDC 3300.
  • this unexpected delay may occur because an error in the coarse TDC 3100 affects the fine TDC 3300.
  • This unexpected delay is referred to below as a mux delay.
  • the stop signal and the second delay start signal which are signals input to the fine TDC, are respectively input to the first delay line and the second delay line of the fine TDC.
  • the stop signal should be a signal earlier than the second delay start signal. Otherwise, if the second delay start signal is earlier than the stop signal, the aforementioned error called mux delay will occur.
  • This mux delay may cause a reliability problem of the two-stage TDC 3000 by inhibiting the linearity of the two-stage TDC 3000 described in FIG. 7.
  • FIGS. 9 to 13 the problem of inhibition of linearity occurring in the two-stage TDC 3000 of FIG. 7 by mux delay will be described in more detail.
  • FIG. 14 to FIG. 17 a two-stage TDC according to another embodiment of the present invention to ensure linearity regardless of mux delay will be described in detail.
  • FIG. 9 is a diagram for briefly describing an operation of the two-stage TDC 3000 of FIG. 7 when there is no mux delay.
  • the unit of measure of the coarse TDC 3100 is assumed to be '1', and the unit of measure of the fine TDC 3300 is assumed to be '0.1'.
  • the coarse time ⁇ t_crs is measured as '4', for example.
  • the fine time DELTA t_fn by the fine TDC 3300 and the second encoder 32 is exemplarily measured as '0.4'. Since there is no mux delay, the time difference DELTA t between the start signal SS and the stop signal SP is measured as '3.6', which is obtained by subtracting the fine time DELTA t_fn from the coarse time DELTA t_crs.
  • FIG. 10 and 11 are views for briefly describing an operation of the two-stage TDC 3000 of FIG. 7 when there is a mux delay.
  • the unit of measure of the coarse TDC 3100 is assumed to be '1'
  • the unit of measure of the fine TDC 3300 is assumed to be '0.1'.
  • the time difference ⁇ t between the start signal SS and the stop signal SP of FIG. 10 is '3.6' as in FIG. 9 in an ideal case (that is, there is no mux delay).
  • the time difference ⁇ t between the start signal SS and the stop signal SP in FIG. 11 is assumed to be '3.8' in an ideal case.
  • the coarse time ⁇ t_crs is measured as '4'.
  • the rising edge of the fourth first delay start signal SS_4a is the second delay line of the TDC 3300 (ie , A delay line having a delay time of 50p. Therefore, by the fine TDC 3300 and the second encoder 32, the fine time DELTA t_fn is measured as '0.1', and the time difference DELTA t between the start signal SS and the stop signal SP is It is measured as '3.9' by subtracting the fine time DELTA t_fn from the coarse time DELTA t_crs. That is, the time difference ⁇ t between the start signal SS and the stop signal SP of FIG. 10 is the time difference ⁇ t between the start signal SS and the stop signal SP of FIG. 9. Time difference when there is no).
  • the coarse time ⁇ t_crs is measured as '4'.
  • the mux delay is '-0.3'
  • the rising edge of the fourth first delay start signal SS_4a is reduced by '-0.3' to the second delay line of the fine TDC 3300 (that is, 50p delay time).
  • the rising edge of the delay start signal SS_4a is the stop signal SP. It takes precedence over the rising edge of. That is, as shown in FIG. 11, the rising edge of the delay start signal SS_4a has a priority of '0.1' over the rising edge of the stop signal SP.
  • the fine TDC 3300 cannot measure the time difference between the stop signal SP and the delay start signal SS_4a. Therefore, the fine TDC 3300 and the second encoder 32 exemplarily output a value of '0' as the fine time DELTA t_fn.
  • mux delays can cause inhibition of linearity. That is, although the mux delay is assumed to be equal to '-0.3' in FIGS. 10 and 11, FIG. 10 has an error of '-0.3' as compared to the case where there is no mux delay, and FIG. 11 is compared with the case where there is no mux delay. Has an error of '-0.2'.
  • This mux delay can be caused by a variety of causes.
  • the mux delay may be caused by a design problem of the mux circuit 3200 or may be caused by an error of the coarse TDC 3100. 12, the mux delay caused by the error of the coarse TDC 3100 will be described in more detail.
  • FIG. 12 is a diagram for exemplarily describing a mux delay caused by an error of the coarse TDC 3100 (see FIG. 7).
  • the rising edge of the stop signal SP is assumed to be located between the rising edge of the third first delay start signal SS_3a and the rising edge of the fourth first delay start signal SS_4a.
  • the third first delay start signal SS_3a provided to the second delay line of the fine TDC 3300 (that is, the delay line having a delay time of 50p) takes precedence over the stop signal SP. This is substantially the same as the mux delay shown in FIG. That is, due to an error of the coarse TDC 3100, the mux delay shown in FIG. 11 may occur.
  • FIG. 13 is a diagram illustrating a simulation result of a linearity inhibition phenomenon of the two-stage TDC 3000 of FIG. 7 when a mux delay occurs.
  • the X axis represents the time difference between the start signal SS and the stop signal SP
  • the Y axis represents the conversion of the digital bit of the measured time ⁇ t into an analog value. .
  • the two-stage TDC 3000 does not maintain linearity. This causes a decrease in the reliability of the time measuring device having the two-stage TDC 3000 and the two-stage TDC 3000.
  • a two-stage TDC according to another embodiment of the present invention which ensures fast operation speed and high accuracy and also linearity at the same time as in the two-stage TDC 3000 of FIG. 7, is described in detail. Will be.
  • TDC 4000 is a diagram illustrating a TDC 4000 according to a fourth embodiment of the present invention.
  • the TDC 4000 of FIG. 14 is referred to as an 'extended 2 step TDC'. It is assumed that delay cells of the coarse TDC have a delay time of 30p, and delay cells of the fine TDC have a delay time of 60p or 50p.
  • the extended two-stage TDC 4000 includes a coarse TDC 4100, a mux circuit 4200, and a fine TDC 4300.
  • the configuration and operation of the extended two-stage TDC 4000 are similar to the configuration and operation of the two-stage TDC 3000 of FIG. 7. Therefore, hereinafter, differences from the two-stage TDC 3000 of FIG. 7 will be mainly described.
  • the coarse TDC 4100 includes a plurality of first delay cells 4111_a to 411n_a and 4111_b to 411n_b and a plurality of bit detectors 4121 to 412n, that is, a coarse bit detector. Unlike the coarse TDC 3100 of FIG. 7, each delay cell of the coarse TDC 4100 of FIG. 14 has a delay time of 30p. Two first delay cells of the coarse TDC 4100 of FIG. 14 correspond to one delay cell of the TDC 3100 of FIG. 7 as one pair.
  • two first delay cells 4111_a and 4111_b of the coarse TDC 4100 of FIG. 14 correspond to the delay cells 3111 of FIG. 7 and delay the start signal SS by 60p.
  • the two first delay cells 4112_a and 4112_b of the coarse TDC 4100 of FIG. 14 correspond to the delay cells 3112 of FIG. 7 and delay the start signal SS by 60p. Since the operation of the coarse TDC 4100 of FIG. 14 is similar to that of the coarse TDC 3100 of FIG. 7, a detailed description thereof will be omitted below.
  • the mux circuit 4200 is composed of a plurality of switches SW1 to SWn. Each of the switches SW1 to SWn of the mux circuit 4200 receives a corresponding delay start signal and each of the third delay start signals SS_1.5a to SS_n.5a according to the value of the output bits Q1a to Qna. Which one is provided to a second delay line (ie, 50p delay line) of the fine TDC 4300.
  • a second delay line ie, 50p delay line
  • the mux circuit 4200 of FIG. 14 receives delay start signals 30p further delayed than the mux circuit 3200 of FIG. 7 and provides the selected delay start signal to the fine TDC 4300.
  • the mux circuit 3200 of FIG. 7 is configured to provide the first delay start signal SS_1a to the fine TDC 3200 of FIG. 7.
  • the mux circuit 4200 of FIG. 14 is configured to provide the fine TDC 4300 with the first third delay start signal SS_1.5a delayed 30p more than the first first delay start signal SS_1a.
  • the second switch SW2 of the mux circuit 4200 is set to the second value.
  • the second third delay start signal SS_2.5a delayed 30p more than the first delay start signal SS_2a is configured to be provided to the fine TDC 4300.
  • the fine TDC 4300 includes a plurality of second delay cells 4311 to 431n forming a first delay line, and a plurality of third delay cells 4331 forming a second delay line. 433n), and a plurality of bit detectors 4321 to 432n, that is, a fine bit detector.
  • the configuration and operation of the fine TDC 4300 of FIG. 14 is provided except that a 30p delayed delay start signal is provided to the second delay line (ie, a delay line having a delay time of 50p). 3300 is similar to the configuration and operation. Therefore, detailed description is omitted below.
  • the delay cells of the coarse TDC 4100 of FIG. 14 each have a delay time of 30p, and two delay cells delay the start signal SS by 60p units as one pair.
  • the switches SW1 to SWn of the mux circuit 4200 are each connected to an intermediate node of a pair of delay cells, and a delay start signal delayed by a predetermined time (for example, a delay start signal delayed by 30p further in FIG. 14). ) Is provided to the second delay line of the fine TDC 4300.
  • the configuration of the extended two-stage TDC 4000 has an effect of extending the measurement range of the fine TDC 4300. That is, since the extended two-stage TDC 4000 has a wider measurement range than the two-stage TDC 3000 of FIG. 7, even if a mux delay occurs, linearity may be guaranteed. Operation of the extended two-stage TDC 4000 of the present invention will be described in more detail with reference to FIGS. 15 and 16 below.
  • FIG. 15 is a diagram for describing an operation of the extended two-stage TDC 4000 of FIG. 14.
  • the measurement unit of the coarse TDC 4100 is assumed to be '1'
  • the measurement unit of the fine TDC 4300 is assumed to be '0.1', similar to FIGS. 10 and 11.
  • the mux delay is '-0.3'
  • the time difference ⁇ t between the start signal SS and the stop signal SP is assumed to be '3.8' in an ideal case. do.
  • the coarse time DELTA t_crs is measured as '4' by the coarse TDC 4100 of the extended two-stage TDC 4000.
  • the MUX circuit 4200 provides the fourth delay delay start signal SS_4.5a delayed '0.5' more than the fourth delay delay start signal SS_4a to the second delay line of the fine TDC 4300. Choose.
  • the fourth third delay start signal SS_4.5a is provided to the second delay line of the fine TDC 4300 at a time reduced by '-0.3'.
  • the second delay line of the fine TDC 4300 has a fourth delay delay start signal SS_4.5a delayed by '0.4' relative to the fourth first delay start signal SS_4a in an ideal case. ) Is provided.
  • the fine TDC 4300 measures '0.4' as the second fine time ⁇ t_fn_2 and subtracts the time delayed by 0.5 from the second fine time ⁇ t_fn_2 (that is, ⁇ t_fn_2-0.5). , The fine time ⁇ t_fn is measured as '-0.1'.
  • the extended two-stage TDC 4000 of FIG. 14 may maintain linearity.
  • FIG. 16 is a diagram for briefly explaining a measurement range of the fine TDC 4000 of FIG. 14. It is assumed that the coarse TDC 3100 of FIG. 7 and the coarse TDC 4100 of FIG. 14 each have a '1' as a unit of measurement.
  • the fine TDC 3300 of FIG. 7 may be designed to have a maximum measurement range of '1'.
  • the fine TDC 3300 may have a fine time between '0.0 and 1.0'. ( ⁇ t_fn) will be measured in units of 0.1.
  • the fine TDC 4300 of FIG. 14 may be designed to have a maximum measurement range of '2'.
  • the fine TDC 4300 when the stop signal SP is positioned between the second third delay start signal SS_2.5a and the fourth third delay start signal SS_4.5a, the fine TDC 4300 is '-0.5 to 1.5'. It will be designed to measure the fine time ⁇ t_fn in between '0.1' units.
  • the fine TDC 4300 of the extended two-stage TDC 4000 of FIG. 14 may be designed to have twice the measurement range as compared to the fine TDC 3300 of the two-stage TDC 3000 of FIG. 7. have.
  • the fine TDC 4300 of the extended two-stage TDC 4000 has a wider measurement range than the fine TDC 3300 of the two-stage TDC 3000 of FIG. 7, thereby ensuring linearity even when a mux delay occurs.
  • FIG. 17 is a simulation result showing that the extended two-stage TDC 4000 of FIG. 14 guarantees linearity.
  • the X axis represents the time difference between the start signal SS and the stop signal SP
  • the Y axis represents the conversion of the digital bit of the measured time ⁇ t into an analog value. .
  • the extended two-stage TDC 4000 of FIG. 14 may maintain linearity.
  • first delay start signals are generated as a time-to-digital conversion method (S100).
  • a first delay start signal is generated by delaying a time signal input to the coarse TDC by a first time unit.
  • the first delay start signal is extracted.
  • S200 The first delay start signal to be extracted is determined according to the output bit determined in relation to the stop signal, and the extracted first delay start signal is delayed again.
  • S300 The reason for generating the second delay start signal is to ensure linearity despite the mux delay.
  • the stop signal is delayed by a first time unit in the first delay line of the fine TDC to generate a delay stop signal (S400).
  • the second delay start signal is transmitted to the fine TDC, and the second delay start signal is delayed again in the second delay unit of the fine TDC to generate a third delay start signal.
  • (S500) Logic of the third delay start signal and the delay stop signal.
  • the output bit is generated according to the level (S600), and the time difference between the start signal and the stop signal is output (S700).
  • Generating the second delay start signal by delaying the extracted first delay start signal may be delayed by a time unit shorter than the first time unit, and the first time unit may be larger than the second time unit.
  • a time-to-digital converter includes an analog-to-digital converter (ADC), a phase locked loop (PLL), a delay locked loop (DLL), an image sensor, It can be used in various ways, such as a shape scanning device, a distance measuring device.
  • ADC analog-to-digital converter
  • PLL phase locked loop
  • DLL delay locked loop
  • image sensor an image sensor

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Abstract

본 발명의 실시 예는 시작신호 및 중지신호를 수신하고, 상기 시작신호를 제1시간단위로 지연시켜 n개(n은 2이상의 정수)의 제1지연시작신호를 생성하며, 상기 제1지연시작신호와 중지신호의 논리레벨에 따른 출력비트를 생성하고, 상기 제1지연시작신호 중 하나의 제1지연시작신호를 상기 제1시간단위보다 짧은 시간단위로 지연시킨 제2지연시작신호를 생성하는 코오스 TDC, 상기 코오스 TDC에서 생성된 제2지연시작신호 및 상기 중지신호를 수신하고, 상기 제2지연시작신호와 중지신호의 시간차를 제2시간 단위로 측정하는 파인 TDC를 포함하는 시간-디지털 변환기를 제공한다. 본 발명에 의해 빠른 동작 속도 및 높은 정확도를 보장함과 파인 시간-디지털 변환기의 측정범위를 확장함으로써, 선형성을 유지하고 신뢰성을 향상시킬 수 있다.

Description

시간-디지털 변환기 및 변환방법
본 발명의 실시 예는 시간-디지털 변환기 및 변환방법에 관한 것이다.
시간-디지털 변환기(Time to Digital Converter, 이하 'TDC'라 칭함)는 시간 정보를 디지털 코드로 변환하는 장치이다. TDC는 두 입력 신호 사이의 시간 차이에 대응하는 디지털 코드를 생성한다. 이러한 TDC는 아날로그-디지털 변환기(Analog-Digital Converter, ADC), 위상 고정 루프(Phase Locked Loop, PLL), 지연고정루프(Delay Locked Loop, DLL), 이미지 센서, 형상 스캔 장치, 거리 측정 장치 등에 다양하게 사용된다.
본 발명의 실시 예는 빠른 동작 속도 및 높은 정확도를 보장함과 동시에, 선형성을 유지함으로써, 신뢰성을 함께 향상시키는 시간-디지털 변환기를 제공한다.
본 발명의 일 실시 예에 따른 시간-디지털 변환기는 시작신호 및 중지신호를 수신하고, 상기 시작신호를 제1시간단위로 지연시켜 n개(n은 2 이상의 정수)의 제1지연시작신호를 생성하여 상기 제1지연시작신호와 중지신호의 시간차를 제1시간단위로 측정하며, 상기 제1지연시작신호를 상기 제1시간단위보다 짧은 시간단위로 지연시킨 제2지연시작신호를 생성하는 코오스 TDC, 그리고 상기 코오스 TDC에서 생성된 제2지연시작신호 및 상기 중지신호를 수신하고 각각 지연시켜, 상기 제2지연시작신호와 중지신호의 시간차를 제2시간 단위로 측정하는 파인 TDC를 포함한다.
실시예로서, 상기 코오스 TDC는 상기 시작신호를 상기 제1시간단위의 절반으로 지연시키는 2n개(n은 2이상의 정수)의 지연셀를 포함하고, 상기 제1시간단위로 상기 시작신호를 지연시키기 위해 인접한 2개의 상기 지연셀이 한쌍을 이룬 n개(n은 2이상의 정수)의 지연셀쌍 사이에 연결되어 제1지연시작신호 및 중지신호의 논리레벨에 따라 출력비트의 값을 결정하는 n개(n은 2이상의 정수)의 코오스 비트 검출기를 포함하며, 상기 지연셀쌍을 형성하는 2개의 지연셀 사이의 노드 각각에서 상기 제2지연시작신호가 출력되며, 상기 제1시간단위는 상기 제2시간단위보다 크다.
실시예로서, 상기 n개의 비트 검출기 중 k번째(k≤n, k는 2이상의 정수) 코오스 비트 검출기에 출력비트 값이 "1"인 경우 k번째 상기 제1지연시작신호에 상기 제1시간단위 절반의 지연을 더 시킨 제2지연시작신호가 상기 파인 TDC에 제공되며,
실시예로서, 상기 파인 TDC는 n개(n은 2이상의 정수) 지연셀을 포함하는 제1지연라인 및 제2지연라인을 포함하되, 상기 제1지연라인은 상기 중지신호를 제3시간단위로 지연시켜 n개(n은 2이상의 정수)의 지연중지신호를 생성하고, 상기 제2지연라인은 상기 제2지연시작신호를 제4시간단위로 지연시켜 n개(n은 2이상의 정수) 제3지연시작신호를 생성한다.
실시예로서, 상기 제3시간단위는 상기 제4시간단위보다 크며, 상기 제3시간단위와 상기 제4시간단위의 차는 상기 제2시간단위이다.
실시예로서, 상기 파인 TDC는 상기 지연중지신호 및 제3지연시작신호의 논리레벨에 따라 출력비트를 생성하는 n개(n은 2이상의 정수)의 파인 비트 검출기를 더 포함한다.
실시예로서, 상기 코오스 TDC로부터 출력비트를 수신하고 코오스 시간을 출력하는 제1인코더; 상기 파인 TDC로부터 출력비트를 수신하고 파인 시간을 출력하는 제2인코더 및 상기 코오스 시간과 상기 파인 시간에 의해 상기 시작신호와 상기 중지신호 사이의 시간차를 출력하는 덧셈기를 더 포함한다.
본 발명인 시간-디지털 변환방법은 (a) 시작신호를 코오스 TDC에 제공하여 제1시간단위로 지연시켜 제1지연시작신호를 생성시키는 단계; (b) 상기 코오스 TDC는 상기 제1지연시작신호와 중지신호의 논리레벨에 따라 제1출력비트를 생성하는 단계; (c) 상기 코오스 TDC에서 상기 제1지연시작신호를 지연시켜 제2지연시작신호를 생성시키는 단계; (d) 상기 중지신호를 파인 TDC의 제1지연라인에 제공하여 제3시간단위로 지연시켜 지연중지신호를 생성시키는 단계; (e) 상기 제2지연시작신호를 파인 TDC의 제2지연라인에 제공하여 제4시간단위로 지연시켜 제3지연시작신호를 생성시키는 단계;및 (f) 상기 제3지연시작신호와 상기 지연중지신호의 논리레벨에 따라 제2출력비트를 생성하는 단계를 포함한다.
실시예로서, 상기 (c)단계인 상기 제1지연시작신호를 지연시켜 제2지연시작신호를 생성시키는 단계는 상기 제1시간단위보다 짧은 시간단위로 지연시키는 것을 특징으로 하고, 상기 (d)단계의 제3시간단위는 상기 (e)단계의 제4시간단위 보다 큰 것을 특징으로 하는 시간-디지털 변환방법.
본 발명의 일 실시 예에 따른 코오스 TDC와 파인 TDC가 결합된 시간-디지털 변환기는 상기 코오스 TDC는 2n개(n은 2이상의 정수)의 제1지연셀; 및 인접한 2개의 제1지연셀로 형성된 지연셀쌍 사이에 연결된 코오스 비트검출기를 포함하고, 상기 파인 TDC는 n개(n은 2이상의 정수)의 제2지연셀을 포함하는 제1지연라인; n개(n은 2이상의 정수)의 제3지연셀을 포함하는 제2지연라인; 및 각각이 상기 제2지연셀, 상기 제3지연셀에 연결된 n개(n은 2이상의 정수)의 파인 비트검출기를 포함하며, 시작신호는 제1지연셀로 입력되고, 중지신호는 상기 코오스 비트검출기 및 상기 제1지연라인으로 입력되며, 상기 제2지연라인은 상기 코오스 TDC에 지연셀쌍을 형성하는 2개의 제1지연셀 사이의 노드와 연결되어 있으며, 상기 제2지연셀에 의해서 지연되는 시간은 상기 제3지연셀에 의해서 지연되는 시간보다 크고, 상기 제2지연셀에 의해서 지연되는 시간과 상기 제3지연셀에 의해서 지연되는 시간의 차이는 상기 제1지연셀에 의해 지연되는 시간보다 작다.
본 발명의 실시 예에 따른 시간-디지털 변환기는 코오스 시간-디지털 변환기와 파인 시간-디지털 변환기를 결합함으로써, 빠른 동작 속도 및 높은 정확도를 보장한다.
본 발명의 실시 예에 따른 시간-디지털 변환기는 파인 시간-디지털 변환기의 측정범위를 확장함으로써, 선형성을 유지하고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 제1실시 예에 따른 TDC(1000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다.
도 2는 코오스 TDC의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 제2실시 예에 따른 TDC(2000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다.
도 4 및 도 5는 각각 도 3의 파인 TDC에 의하여 지연된 시작 신호 및 중지 신호를 예시적으로 보여주기 위한 도면이다.
도 6은 도 3의 파인 TDC의 예시적인 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 제3실시 예에 따른 TDC(3000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다.
도 8은 도 7의 2단 TDC(3000)의 동작을 좀더 자세히 설명하기 위한 도면이다.
도 9는 먹스 지연이 없는 경우에, 도 7의 2단 TDC(3000)의 동작을 파인 지연부하게 설명하기 위한 도면이다.
도 10 및 도 11은 먹스 지연이 있는 경우에, 도 7의 2단 TDC(3000)의 동작을 파인 지연부하게 설명하기 위한 도면이다.
도 12는 코오스 TDC(3100, 도 7 참조)의 오류로 인하여 야기되는 먹스 지연을 예시적으로 설명하기 위한 도면이다.
도 13은 먹스 지연이 발생하는 경우에, 도 7의 2단 TDC(3000)의 선형성의 저해 현상을 시뮬레이션한 결과를 보여주는 도면이다.
도 14는 본 발명의 제 4 실시 예에 따른 TDC(4000)를 보여주는 도면이다.
도 15는 도 14의 확장 2단 TDC(4000)의 동작을 설명하기 위한 도면이다.
도 16은 도 14의 파인 TDC(4000)의 측정 범위를 파인 지연부하게 설명하기 위한 도면이다.
도 17은 도 14의 확장 2단 TDC(4000)이 선형성을 보장함을 보여주는 시뮬레이션한 결과이다.
도18은 본 발명의 일실시예에 따른 시간-디지털 변환방법을 설명하기 위한 도면이다.
실시 예들은 여러 가지 다른 형태들로 구체화되어질 수 있고, 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 실시 예들을 더욱 철저하고 완전하게 되도록 해주며, 통상의 기술자에게 실시 예들의 영역을 충분히 전달할 수 있도록 해준다. 비록 제1, 제2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어 질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어 질 것이다. 또한 실시 예에서 언급되는 서수(첫번째, 두번째 …), 기수(제1, 제2 …)는 구별된다. 단지 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.
이하, 본 발명이 속하는 기술 분야에서의 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 이해할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명의 실시 예에 따른 시간-디지털 변환기(이하 "TDC"라함)는 아날로그-디지털 변환기(ADC), 위상 고정 루프(PLL), 지연고정루프(DLL), 이미지 센서, 형상 스캔 장치, 거리 측정 장치 등에 다양하게 적용 및 응용될 수 있다.
이하에서 예시적으로 시간 측정과 관련하여 TDC를 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 TDC(1000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다. 도 1에서, 시간 측정 장치는 TDC(1000) 및 인코더(10)를 구비한다. 도 1의 TDC(1000)는 이하에서 '코오스 TDC'(Coarse TDC)라 칭해진다. 코오스 TDC(1000)는 두 입력신호 즉 시작 신호(SS) 및 중지 신호(SP)를 수신하고, 시작 신호(SS) 및 중지 신호(SP) 사이의 시간 차 예를 들어 상승에지 사이의 시간차를 디지털 비트(Q1~Qn)로 변환하여 출력한다.
도 1을 참조하면, 코오스 TDC(1000)는 복수의 지연셀들(1110~11n0) 및 복수의 비트 검출기들(1210~12n0)을 포함한다. 예를 들어, 지연셀들(1110~11n0) 각각의 출력단에 대응하는 비트 검출기가 연결된다.
지연셀들(1110~11n0)은 직렬로 연결되며, 입력신호를 소정시간 지연시켜 출력한다. 예를 들어, 도 1에 도시된 바와 같이, 복수의 지연셀들(1110~11n0)은 각각 '60피코초(pico second)(이하 "60p"라 함)'의 지연 시간을 가질 수 있다.
제 1 지연셀(1110)은 시작 신호(SS)를 수신하고, 시작 신호(SS)보다 60p 지연된 첫번째 지연 시작 신호(SS_1)를 출력한다. 마찬가지로, 제 2 지연셀(1120)는 제 1 지연셀(1110)에 연결되어 첫번째 지연 시작 신호(SS)를 수신하고, 첫번째 지연 시작 신호(SS_1)보다 60p 지연된 두번째 지연 시작 신호(SS_2)를 출력한다.
복수의 비트 검출기들(1210~12n0)은 각각 지연 시작 신호 및 중지 신호(SP)를 수신한다. 복수의 비트 검출기들(1210~12n0)은 각각 수신한 지연 시작 신호 및 중지 신호의 논리 레벨에 따라, 출력 비트를 결정한다. 예를 들어, 제 1 비트 검출기(1210)는 첫번째 지연 시작 신호(SS_1) 및 중지 신호(SP)를 수신하고, 첫번째 지연 시작 신호(SS_1) 및 중지 신호(SP)의 논리 레벨에 따라 제 1 출력 비트(Q1)를 결정한다. 마찬가지로, 제 2 비트 검출기(1220)는 두번째 지연 시작 신호(SS_2) 및 중지 신호(SP)를 수신하고, 두번째 지연 시작 신호(SS_2) 및 중지 신호(SP)의 논리 레벨에 따라 제 2 출력 비트(Q2)를 결정한다.
인코더(10)는 코오스 TDC(1000)의 비트 검출기들(1210~12n0)로부터 출력 비트들(Q1~Qn)을 수신한다. 인코더(10)는 출력 비트들(Q1~Qn)의 값에 따라 시작 신호(SS)와 중지 신호(SP) 사이의 코오스 시간(△t_crs)을 출력한다.
도 2는 도 1의 코오스 TDC(1000)의 동작을 설명하기 위한 도면이다. 코오스 TDC(1000)는 시작 신호(SS)의 상승 에지(rising edge)와 중지 신호(SP)의 상승 에지 사이의 시간차를 측정한다. 시직 신호(SS)는 제 0 시간(t0)에서 논리 로우(low)에서 논리 하이(high)로 천이하고, 중지 신호(SP)는 시작 신호(SS)가 논리 로우에서 논리하이로 천이한 후 일정 시간 후에 예를 들어 제 3 시간(t3)에서 논리 로우(low)에서 논리 하이(high)로 천이된다고 가정된다.
도 1 및 도 2를 참조하면, 시작 신호(SS)의 상승 에지는 제 1 지연셀(1110)에 의하여 60p 지연된다. 따라서, 제 1 비트 검출기(1210)는 제 1 시간(t1)에서 첫번째 지연 시작 신호(SS_1)의 상승 에지를 수신한다.
이 경우, 제 1 비트 검출기(1210)는 첫번째 지연 시작 신호(SS_1)의 상승 에지에서의 중지 신호(SP)의 논리 레벨을 판단한다. 도 2에서, 예시적으로, 제 1 시간(t1)에서 중지 신호(SP)가 논리 로우의 논리 레벨을 갖는다고 가정된다. 이 경우, 제 1 비트 검출기(1210)는, 예시적으로, 제 1 출력 비트(Q1)로써 '0'을 출력한다.
마찬가지로, 첫번째 지연 시작 신호(SS_1)는 제 2 지연셀(1120)에 의하여 60p 지연된다. 따라서, 제 2 비트 검출기(1220)는 제 2 시간(t2)에서 논리 로우에서 논리하이로 천이하는 두번째 지연 시작 신호(SS_2)를 수신한다. 제 2 시간(t2)에서 중지 신호(SP)의 논리 레벨이 논리 로우이므로, 제 2 비트 검출기(1220)는 제 2 출력 비트(Q2)로써 '0'을 출력한다.
두번째 지연 시작 신호(SS_2)는 제 3 지연셀(1130)에 의하여 60p 지연되고, 제 3 비트 검출기(1230)는 제 4 시간(t4)에서 논리 로우에서 논리하이로 천이하는 세번째 지연 시작 신호(SS_3)를 수신한다. 이 경우, 제 3 시간(t3)에서 중지 신호(SP)가 논리 로우에서 논리 하이로 천이 되었기 때문에, 제 4 시간(t4)에서 중지 신호(SP)의 논리 레벨은 논리 하이이다. 따라서, 제 3 비트 검출기(1230)는 제 3 출력 비트(Q3)로써, 예시적으로 '1'을 출력한다.
한편, 제 1 내지 제 3 출력 비트(Q1~Q3)는 인코더(10)에 제공되고, 인코더(10)는 제 1 내지 제 3 출력 비트(Q1~Q3) 값을 이용하여 코오스 시간(△t_crs)을 출력한다. 예를 들어, 도 1 및 도 2에서, 시작 신호(SS)는 60p 단위로 지연되고, 제 1 내지 제 3 출력 비트(Q1~Q3)는 '001'의 값을 갖는다. 따라서, 인코더(10)는 '60p + 60p + 60p = 180p'의 코오스 시간(△t_crs)을 출력한다. 예를 들어 인코더(10)가 수신한 출력 비트가 '00001'일 경우에 인코더(10)는 60p x 5 = 300p 의 코오스 시간을 출력할 것이다.
상술한 바와 같이, 도 1 및 도 2에서 설명된 코오스 TDC(1000)는 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차를 측정하는데 사용될 수 있다. 이 경우, 코오스 TDC(1000)는 예시적으로 60p 단위로 시작 신호(SS)를 지연시키므로, 60p단위로 시간차를 측정하며, 따라서 코오스 TDC(1000)는 최대 60p의 오차를 가질 수 있다.
즉, 도 2에 도시된 바와 같이, 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 실제 시간 차는 '△t'이지만, 코오스 TDC(1000)를 사용하는 경우에 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차는 '△t'보다 긴 '△t_crs'로 측정될 수 있다.
이하의 도3 내지 도 6에서는 정밀한 시간 측정이 가능한 본 발명의 다른 실시 예에 따른 TDC가 설명될 것이다.
도 3은 본 발명의 제 2 실시 예에 따른 TDC(2000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다. 도 3에서, 시간 측정 장치는 TDC(2000) 및 인코더(20)를 구비한다. 도 3의 TDC(2000)는 이하 '파인 TDC'(Fine TDC)라 칭해진다. 파인 TDC(2000)는 시작 신호(SS) 및 중지 신호(SP)를 서로 다른 지연 시간만큼 지연시킴으로써, 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차를 정밀하게 측정한다. 즉 지연시간차이 만큼의 단위로 시간차를 측정한다. 이하에서 시작 신호(SS) 및 중지 신호(SP)는 각각 60p 및 50p 단위로 지연된다고 가정된다.
도 3을 참조하면, 파인 TDC(2000)는 제 1 지연 라인을 형성하는 복수의 지연셀들(2110~21n0), 제 2 지연 라인을 형성하는 복수의 지연셀들(2310~23n0), 및 복수의 비트 검출기들(2210~22n0)을 포함한다.
제 1 지연 라인을 형성하는 지연셀들(2110~21n0)은 각각 입력 신호를 수신하고, 수신된 입력 신호를 소정 시간 지연시켜 출력한다. 예를 들어, 도 3에 도시된 바와 같이, 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)은 각각 '60p'의 지연 시간을 가질 수 있다. 이 경우, 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)은 60p 단위로 시작 신호(SS)를 지연시켜 출력할 수 있다.
제 2 지연 라인을 형성하는 지연셀들(2310~23n0)은 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)과 서로 다른 지연 시간을 갖는다. 예를 들어, 도 3에 도시된 바와 같이, 제 2 지연 라인을 형성하는 지연셀들(2310~23n0)은 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)과 달리 '50p'의 지연 시간을 가질 수 있다. 이 경우, 제 2 지연 라인을 형성하는 지연셀들(2310~23n0)은 50p 단위로 중지 신호(SP)를 지연시켜 출력할 수 있다.
복수의 비트 검출기들(2210~22n0)은 각각 서로 다른 시간 간격으로 지연된 지연 시작 신호 및 지연 중지 신호를 수신한다. 복수의 비트 검출기들(2210~22n0)은 각각 수신된 지연 시작 신호 및 지연 중지 신호의 논리 레벨에 따라, 출력 비트를 결정한다. 예를 들어, 제 1 비트 검출기(2210)는 첫번째 지연 시작 신호(SS_1) 및 첫번째 지연 중지 신호(SP_1)를 수신하고, 첫번째 지연 시작 신호(SS_1) 및 첫번째 지연 중지 신호(SP_1)의 논리 레벨에 따라 제 1 출력 비트(Q1)를 결정한다. 마찬가지로, 제 2 비트 검출기(2220)는 두번째 지연 시작 신호(SS_2) 및 두번째 지연 중지 신호(SP_2)를 수신하고, 두번째 지연 시작 신호(SS_2) 및 두번째 지연 중지 신호(SP_2)의 논리 레벨에 따라 제 2 출력 비트(Q2)를 결정한다.
인코더(20)는 파인 TDC(2000)의 비트 검출기들(2210~22n0)로부터 출력 비트들(Q1~Qn)을 수신한다. 인코더(20)는 출력 비트들(Q1~Qn)의 값에 따라 시작 신호(SS)와 중지 신호(SP) 사이의 파인 시간(△t_fn)을 출력한다.
도 4 및 도 5는 각각 도 3의 파인 TDC(2000)에 의하여 지연된 시작 신호 및 중지 신호를 예시적으로 보여주기 위한 도면이다.
도 3 및 도 4를 참조하면, 시작 신호(SS)는 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)에 의하여 60p 단위로 지연된다. 구체적으로, 시작 신호(SS)는 지연셀(2110)에 제공되고, 지연셀(2110)는 시작 신호(SS)보다 60p 지연된 첫번째 지연 시작 신호(SS_1)를 출력한다. 마찬가지로, 첫번째 지연 시작 신호(SS_1)는 지연셀(2120)에 제공되고, 지연셀(2120)는 첫번째 지연 시작 신호(SS_1)보다 60p 지연된 두번째 지연 시작 신호(SS_2)를 출력한다.
또한, 도 3 및 도 5를 참조하면, 중지 신호(SP)는 제 2 지연 라인을 형성하는 지연셀들(2310~23n0)에 의하여 50p 단위로 지연된다. 구체적으로, 중지 신호(SP)는 지연셀(2310)에 제공되고, 지연셀(2310)는 중지 신호(SP)보다 50p 지연된 첫번째 지연 중지 신호(SP_1)를 출력한다. 마찬가지로, 첫번째 지연 중지 신호(SP_1)는 지연셀(2320)에 제공되고, 지연셀(2320)는 첫번째 지연 중지 신호(SP_1)보다 50p 지연된 두번째 지연 중지 신호(SP_2)를 출력한다.
도 4 및 도 5에서 설명된 바와 같이, 도 3의 파인 TDC(2000)는 제 1 및 제 2 지연 라인을 통하여 시작 신호(SS) 및 중지 신호(SP)를 각각 60p 및 50p 단위로 지연시킨다. 도 3의 파인 TDC(2000)는 제 1 지연 라인 및 제 2 지연 라인의 지연 시간 차(즉, 10p)에 해당하는 시간 단위(즉, 10p 단위)로 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차를 측정하는데 사용될 수 있다. 이는 이하의 도 6을 참조하여, 좀더 자세히 설명된다.
도 6은 도 3의 파인 TDC(2000)의 예시적인 동작을 보여주는 도면이다. 도 6에서, 실선은 시작 신호(SS) 및 지연 시작 신호들을 나타내고, 점선은 중지 신호(SP) 및 지연 중지 신호들을 나타낸다. 도 6에서는 네번째 지연 중지 신호(SP_4)의 상승 에지가 네번째 지연 시작 신호(SS_4)의 상승 에지에 우선한다고 가정된다. 이하에서는 도 3 내지 도 6을 참조하여, 도 3의 파인 TDC(2000)의 동작이 자세히 설명된다.
초기 단계에서, 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이에는 '△t'의 시간 차가 존재한다. 즉, 제 1 시간(t1)에서 시작 신호(SS)는 논리 로우에서 논리 하이로 천이되고, 제 2 시간(t2)에서 중지 신호(SP)는 논리 로우에서 논리 하이로 천이된다.
이 후, 제 1 지연 단계에서, 시작 신호(SS)는 지연셀(2110)에 의하여 60p 지연되고, 중지 신호(SP)는 지연셀(2310)에 의하여 50p 지연된다. 즉, 첫번째 지연 시작 신호(SS_1)의 상승 에지는 제 1 시간(t1)보다 60p 지연된 제 2 시간(t3)에 위치하고, 두번째 지연 중지 신호(SP_1)의 상승 에지는 제 2 시간(t2)보다 50p 지연된 제 4 시간(t4)에 위치한다.
이 경우, 첫번째 지연 시작 신호(SS_1)의 상승 에지와 첫번째 지연 중지 신호(SP_1)의 상승 에지 사이의 시간 차는 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차에 비하여 '10p' 감소한다. 즉, 도 6에 도시된 바와 같이, 첫번째 지연 시작 신호(SS_1)의 상승 에지와 첫번째 지연 중지 신호(SP_1)의 상승 에지 사이의 시간 차는 '△t-10p'로 감소한다.
이 경우, 제 1 비트 검출기(2210)는 첫번째 지연 시작 신호(SS_1) 및 첫번째 지연 중지 신호(SP_1)를 수신하고, 첫번째 지연 시작 신호(SS_1)의 상승 에지에서의 첫번째 지연 중지 신호(SP_1)의 논리 레벨을 판단한다. 도 6에서는, 예시적으로, 첫번째 지연 시작 신호(SS_1)의 상승 에지에서(즉, 제 3 시간(t3)), 첫번째 지연 중지 신호(SP_1)는 논리 로우의 논리 레벨을 갖는다. 따라서, 제 1 비트 검출기(2210)는, 예시적으로, 제 1 출력 비트(Q1)로써 '0'을 출력한다.
이 후, 제 2 지연 단계에서, 첫번째 지연 시작 신호(SS_1)는 지연셀(2120)에 의하여 60p 지연되고, 첫번째 지연 중지 신호(SP_1)는 지연셀(2320)에 의하여 50p 지연된다. 즉, 두번째 지연 시작 신호(SS_2)의 상승 에지와 두번째 지연 중지 신호(SP_2)의 상승 에지 사이의 시간 차가 첫번째 지연 시작 신호(SS_1)의 상승 에지와 첫번째 지연 중지 신호(SP_1)의 상승 에지 사이의 시간 차에 비하여 '10p' 감소한다. 이 경우, 두번째 지연 시작 신호(SS_2)의 상승 에지에서(즉, 제 5 시간(t5)) 두번째 지연 중지 신호(SP_2)가 논리 로우이므로, 제 2 비트 검출기(2220)는 제 2 출력 비트(Q2)로 '0'을 출력한다.
마찬가지로, 제 3 지연 단계에서, 세번째 지연 시작 신호(SS_3)의 상승 에지에서(즉, 제 6 시간(t6)) 세번째 지연 중지 신호(SP_3)가 논리 로우이므로, 제 3 비트 검출기(2230)는 제 3 출력 비트(Q3)로 '0'을 출력한다.
제 4 지연 단계에서, 세번째 지연 시작 신호(SS_3)는 지연셀(2140, 미도시)에 의하여 60p 지연되고, 세번째 지연 중지 신호(SP_3)는 지연셀(2340)에 의하여 50p 지연된다. 이 경우, 네번째 지연 중지 신호(SP_4)의 상승 에지는 네번째 지연 시작 신호(SS_4)의 상승 에지에 우선한다. 즉, 네번째 지연 시작 신호(SS_4)의 상승 에지에서(즉, 제 7 시간(t7)) 네번째 지연 중지 신호(SP)는 논리 하이의 논리 레벨을 갖는다. 이 경우, 제 4 비트 검출기(2240, 미도시)는 제 4 출력 비트(Q4)로써, 예시적으로, '1'을 출력한다.
계속해서 도 3 및 도 6을 참조하면, 제 1 내지 제 4 출력 비트(Q1~Q4)는 인코더(20)에 제공되고, 인코더(20)는 제 1 내지 제 4 출력 비트(Q1~Q4) 값을 이용하여 파인 시간(△t_fn)을 출력한다. 예를 들어, 도 3 및 도 6에서, 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지의 시간 차는 10p 단위로 측정되고, 제 1 내지 제 4 출력 비트(Q1~Q4)는 '0001'의 값을 갖는다. 따라서, 인코더(20)는 '10p + 10p + 10p + 10p = 40p'의 파인 시간(△t_fn)을 출력한다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 파인 TDC(2000)를 구비하는 시간 측정 장치는 코오스 TDC(1000)에 비하여 정밀하게 시작 신호(SS)와 중지 신호(SP) 사이의 시간을 측정할 수 있다. 다만, 정밀하게 시간 정보를 디지털 비트로 변환하므로, 파인 TDC(2000)는 코오스 TDC(1000, 도 1 참조)에 비하여 변환 시간(conversion time)이 길어진다. 이하에서는, 코오스 TDC(1000)와 파인 TDC(2000)를 결합함으로써, 빠른 동작 속도 및 높은 정밀도를 동시에 보장하는 본 발명의 다른 실시 예에 따른 TDC가 설명될 것이다.
도 7은 본 발명의 제 3 실시 예에 따른 TDC(3000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다. 도 7에서, 시간 측정 장치는 TDC(3000) 및 인코더(30)를 구비한다. 도 7의 TDC(3000)는 '2단 TDC'(2 step TDC)라 칭해진다. 이하에서는 코오스 TDC의 지연셀들은 60p의 지연 시간을 갖고, 파인 TDC의 지연셀들은 60p 또는 50p의 지연 시간을 갖는다고 가정된다.
도 7을 참조하면, 2단 TDC(3000)는 코오스 TDC(3100), 파인 TDC(3300), 그리고 먹스 회로(3200)를 포함한다.
코오스 TDC(3100)는 복수의 지연셀들(3111~311n) 및 복수의 비트 검출기들(3121~312n)을 포함한다. 복수의 지연셀들(3111~311n)은 시작 신호(SS)를 60p 단위로 지연시키고, 복수의 비트 검출기들(3121~312n)은 제1지연 시작 신호 및 중지 신호(SP)의 논리 레벨에 따라 출력 비트(Q1a~Qna)의 값을 결정한다. 코오스 TDC(3100)의 구성 및 동작은 도 1의 코오스 TDC(1000)와 유사하므로, 자세한 설명은 생략된다.
먹스 회로(3200)는 코오스 TDC(3100)의 제1지연 시작 신호들(SS_1a~SS_na) 및 출력 비트(Q1a~Qna)를 수신한다. 먹스 회로(3200)는 출력 비트(Q1a~Qna)의 값에 따라 제1지연 시작 신호들(SS_1a~SS_na) 중 어느 하나를 파인 TDC(3300)의 제 2 지연 라인(즉, 50p 단위의 지연 라인)에 제공한다. 예를 들어, 코오스 TDC(3100)의 출력 비트(Qna)가 '1'인 경우, 먹스 회로(3200)는 출력 비트(Qna)에 대응하는 지연 시작 신호(SS_na)를 파인 TDC(3300)의 제 2 지연 라인에 제공한다.
파인 TDC(3300)는 제 1 지연 라인을 형성하는 복수의 지연셀들(3311~331n), 제 2 지연 라인을 형성하는 복수의 지연셀들(3331~333n), 그리고 복수의 비트 검출기들(3321~332n)을 포함한다.
제 1 지연 라인을 형성하는 복수의 지연셀들(3311~331n)은 중지 신호(SP)를 60p 단위로 지연시키고, 지연 중지 신호들(SP_1b~SP_nb)을 출력한다. 제 2 지연 라인을 형성하는 복수의 지연셀들(3331~333n)은 먹스 회로(3200)로부터 수신된 신호를 50 p 단위로 지연시키고, 제2지연 시작 신호들(SS_1b~SS_nb)을 출력한다. 복수의 비트 검출기들(3321~332n)은 각각 지연 중지 신호들(SP_1b~SP_nb) 및 제2지연 시작 신호들(SS_1b~SS_nb)의 논리 레벨에 따라, 출력 비트(Q1b~Qnb)의 값을 결정한다.
제 1 지연 라인(즉, 60p 단위의 지연 라인)에 중지 신호(SP)가 제공되고, 제 2 지연 라인(즉, 50p 단위의 지연 라인)에 먹스 회로(3200)로부터 신호가 제공되는 점을 제외하면, 파인 TDC(3300)의 구성 및 동작은 도 3 내지 도 6의 파인 TDC(2000)의 구성 및 동작과 유사하다. 따라서, 자세한 설명은 생략된다.
계속해서 도 7을 참조하면, 인코더(30)는 제 1 인코더(31), 제 2 인코더(32), 그리고 덧셈기(33)를 포함한다.
제 1 인코더(31)는 코오스 TDC(3100)로부터 출력 비트(Q1a~Qna)를 수신하고, 코오스 시간(△t_crs)을 출력한다. 제 2 인코더(32)는 파인 TDC(3300)로부터 출력 비트(Q1b~Qnb)를 수신하고, 파인 시간(△t_fn)을 출력한다. 덧셈기(33)는 코오스 시간(△t_crs)에서 파인 시간(△t_fn)을 감산함으로써, 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차(△t)를 출력한다.
도 8은 도 7의 2단 TDC(3000)의 동작을 좀더 자세히 설명하기 위한 도면이다. 제 3 시간(t3)에서, 중지 신호(SP)가 논리 로우에서 논리 하이로 천이된다고 가정된다. 2단 TDC(3000)는 초기 시간(t0)에서 제 4 시간(t4) 사이의 시간 차는 60p 단위로 측정하고 제 3 시간(t3)에서 제 4 시간(t4)의 시간 차는 10p 단위로 측정함으로써, 빠른 동작 속도 및 높은 정확도를 함께 보장할 수 있다.
도 7 및 도 8을 참조하면, 2단 TDC(3000)의 코오스 TDC(3100)는 60p 단위로 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차를 측정하고, 제 1 인코더(31)는 코오스 시간(△t_crs)을 출력한다.
자세히 설명하면, 시작 신호(SS)의 상승 에지는 코오스 TDC(3100)의 지연셀들(3111~311n)에 의하여 60p 단위로 지연된다. 따라서, 제 1, 2, 4 시간(t1, t2, t4)에서, 제1지연 시작 신호들(SS_1a, SS_2a, SS_3a)은 시작 신호(SS)에 비하여 각각 60p, 120p, 180p 만큼 지연된다.
이 경우, 제 3 시간(t3)에서, 중지 신호(SP)가 논리 로우에서 논리 하이로 천이되기 때문에, 제 1 및 제 2 시간(t1, t2)에서 중지 신호(SP)는 논리 로우의 논리 레벨을 갖는다. 따라서, 코오스 TDC(3100)의 제 1 및 제 2 비트 검출기(3121, 3122)는 출력 비트(Q1a, Q2a)로써 '0'을 출력한다.
또한, 제 3 시간(t3)에서, 중지 신호(SP)가 논리 로우에서 논리 하이로 천이 되기 때문에, 제 4 시간(t4)에서 중지 신호(SP)는 논리 하이의 논리 레벨을 갖는다. 따라서, 코오스 TDC(3100)의 제 3 비트 검출기(3123)는 출력 비트(Q3a)로써 '1'을 출력한다. 따라서, 제 1 인코더(31)에는 '001'의 출력 비트가 전달되고, 제 1 인코더(31)는 코오스 시간(△t_crs)으로 '180p'를 출력한다.
한편, 세번째 제1지연 시작 신호(SS_3a)의 상승 에지에서(즉, 제 4 시간(t4)) 출력 비트(Q3a)가 '1'인 경우, 먹스 회로(3200)는 출력 비트(Q3a)에 응답하여, 세번째 제1지연 시작 신호(SS_3a)를 파인 TDC(3300)의 제 2 지연 라인(즉, 50p 지연 시간을 갖는 지연 라인)에 제공한다.
이 경우, 계속해서 도 7 및 도 8을 참조하면, 파인 TDC(3300)는 중지 신호(SP)의 상승 에지와 세번째 제1지연 시작 신호(SS_3a)의 상승 에지 사이의 시간 차를 10p 단위로 측정하고, 제 2 인코더(32)는 파인 시간(△t_fn)을 출력한다.
자세히 설명하면, 중지 신호(SP)는 파인 TDC(3300)의 제 1 지연 라인(즉, 60p의 지연 시간을 갖는 지연 라인)에 제공되고, 세번째 제1지연 시작 신호(SS_3a)는 파인 TDC(3300)의 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공된다. 따라서, 파인 TDC(3311)는 중지 신호(SP)와 세번째 제1지연 시작 신호(SS_3a)의 시간 차를 10p 단위로 단계적으로 감소시킴으로써, 중지 신호(SP)와 세번째 제1지연 시작 신호(SS_3a) 사이의 시간 차를 측정한다.
제 2 인코더(32)는 파인 TDC(3300)의 출력 비트(Q1b~Qnb)를 수신하고, 파인 시간((△t_fn)을 출력한다. 파인 TDC(3300) 및 제 2 인코더(32)의 동작은 도 2 내지 도 6에서 설명된 파인 TDC(2000, 도 2 참조) 및 인코더(20)의 동작과 유사하므로, 자세한 설명은 생략된다.
한편, 덧셈기(33)는 코오스 시간(△t_crs)에서 파인 시간(△t_fn)을 감함으로써, 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차(△t)를 측정할 수 있다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 2단 TDC(3000)는 코오스 TDC(3100)를 이용하여 큰 단위(예를 들어, 60p)로 코오스 시간(△t_crs)을 측정하고, 파인 TDC(3300)를 이용하여 작은 단위(예를 들어, 10p)로 파인 시간(△t_fn)을 측정함으로써, 시작 신호(SS) 및 중지 신호(SP) 사이의 시간 차를 빠르고 정확하게 측정할 수 있다.
다만, 도 7의 2단 TDC(2000)를 구현함에 있어서, 코오스 TDC(3100) 및 파인 TDC(3300)에서의 지연 이외에, 예기치 않은 지연(unexpected delay)이 발생할 수 있다. 예를 들어, 이러한 예기치 않은 지연은 코오스 TDC(3100)와 파인 TDC(3300)를 연결하기 위한 먹스 회로(3200)를 구현하는 과정에서 야기될 수 있다. 다른 예로, 이러한 예기치 않은 지연은 코오스 TDC(3100)의 오류(error)가 파인 TDC(3300)에 영향을 미침으로써 발생할 수 있다.
이러한 예기치 않은 지연은 이하 '먹스 지연'(mux delay)라 칭해진다. 보다 구체적으로 파인 TDC로 입력되는 신호인 중지신호와 제2지연시작신호는 각각이 파인 TDC의 제1지연라인, 제2지연라인으로 입력된다. 이 때 중지신호는 제2지연시작신호보다 앞선 신호여야 하고 그렇지 않고 제2지연시작신호가 중지신호보다 앞선 경우 앞서 언급한 먹스지연이라 칭한 오류가 발생하게 된다. 이러한 먹스 지연은 도 7에서 설명된 2 단 TDC(3000)의 선형성을 저해함으로써, 2 단 TDC(3000)의 신뢰성 문제를 야기할 수 있다. 이하의 도 9 내지 도 13에서는 먹스 지연에 의하여, 도 7의 2단 TDC(3000)에서 발생하는 선형성의 저해 문제가 좀더 자세히 설명될 것이다. 이 후, 이하의 도 14 내지 도 17에서는 먹스 지연에 무관하게 선형성을 보장하는 본 발명의 다른 실시 예에 따른 2단 TDC가 자세히 설명될 것이다.
도 9는 먹스 지연이 없는 경우에, 도 7의 2단 TDC(3000)의 동작을 간략하게 설명하기 위한 도면이다. 코오스 TDC(3100)의 측정 단위는 '1'이라고 가정되고, 파인 TDC(3300)의 측정 단위는 '0.1'이라고 가정된다.
도 7 및 도 9를 참조하면, 코오스 TDC(3100) 및 제 1 인코더(31)에 의하여, 코오스 시간(△t_crs)은, 예시적으로, '4'로 측정된다. 또한, 파인 TDC(3300) 및 제 2 인코더(32)에 의하여 파인 시간(△t_fn)은, 예시적으로, '0.4'로 측정된다. 먹스 지연이 없기 때문에, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 코오스 시간(△t_crs)에서 파인 시간(△t_fn)을 감한, '3.6'로 측정된다.
도 10 및 도 11은 먹스 지연이 있는 경우에, 도 7의 2단 TDC(3000)의 동작을 간략하게 설명하기 위한 도면이다. 도 10 및 도 11에서는, 도 9와 마찬가지로, 코오스 TDC(3100)의 측정 단위는 '1'이라고 가정되고, 파인 TDC(3300)의 측정 단위는 '0.1'이라고 가정된다.
다만, 도 9와 달리, 도 10 및 도 11에서는 먹스 지연이 존재하며, 먹스 지연의 값은 '-0.3'이라고 가정된다. 먹스 지연이 음의 값을 가진다.
한편, 도 10의 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 이상적인 경우(즉, 먹스 지연이 없는 경우) 도 9와 마찬가지로 '3.6'이라고 가정된다. 도 11의 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 이상적인 경우 '3.8'이라고 가정된다.
도 7 및 도 10을 참조하면, 코오스 TDC(3100) 및 제 1 인코더(31)에 의하여, 코오스 시간(△t_crs)은 '4'로 측정된다. 이 경우, 먹스 지연이 '-0.3'이므로, 네번째 제1지연 시작 신호(SS_4a)의 상승 에지는 도 9에 비하여, '-0.3' 단축된 시간에 파인 TDC(3300)의 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공된다. 따라서, 파인 TDC(3300) 및 제 2 인코더(32)에 의하여, 파인 시간(△t_fn)은 '0.1'로 측정되며, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 코오스 시간(△t_crs)에서 파인 시간(△t_fn)을 감한, '3.9'로 측정된다. 즉, 도 10의 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 도 9의 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t, 즉, 먹스 지연이 없는 경우의 시간 차)에 비하여 '0.3'의 오차를 갖는다.
도 7 및 도 11을 참조하면, 코오스 TDC(3100) 및 제 1 인코더(31)에 의하여, 코오스 시간(△t_crs)은 '4'로 측정된다. 이 경우, 먹스 지연이 '-0.3'이므로, 네번째 제1지연 시작 신호(SS_4a)의 상승 에지는 '-0.3' 단축된 시간에 파인 TDC(3300)의 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공된다.
이상적인 경우에 지연 시작 신호(SS_4a)는 '0.2'의 파인 시간(△t_fn)을 갖기 때문에, '-0.3'의 먹스 지연이 있는 경우, 지연 시작 신호(SS_4a)의 상승 에지는 중지 신호(SP)의 상승 에지보다 우선한다. 즉, 도 11에 도시된 바와 같이, 지연 시작 신호(SS_4a)의 상승 에지는 중지 신호(SP)의 상승 에지에 비하여 '0.1'만큼 우선한다.
이 경우, 중지 신호(SP)보다 지연 시작 신호(SS_4a)가 우선하기 때문에, 파인 TDC(3300)는 중지 신호(SP)와 지연 시작 신호(SS_4a) 사이의 시간 차를 측정할 수 없다. 따라서, 파인 TDC(3300) 및 제 2 인코더(32)는, 예시적으로, '0'의 값을 파인 시간(△t_fn)으로 출력한다. 결국, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 '4.0'로 측정되며, 이는 중지 신호(SP)의 시간 차(△t)는 먹스 지연이 없는 경우의 시간 차(즉, △t='3.8')에 비하여 '0.2'의 오차를 갖는다.
도 10 및 도 11을 참조하여 설명된 바와 같이, 먹스 지연은 선형성의 저해를 야기할 수 있다. 즉, 도 10 및 도 11에서 먹스 지연이 '-0.3'으로 동일하게 가정되었으나, 도 10은 먹스 지연이 없는 경우에 비하여 '-0.3'의 오차를 갖고, 도 11은 먹스 지연이 없는 경우에 비하여 '-0.2'의 오차를 갖는다.
이러한 먹스 지연은 다양한 원인에 의하여 야기될 수 있다. 예를 들어, 먹스 지연은 먹스 회로(3200)의 설계상의 문제에 의하여 야기되거나, 코오스 TDC(3100)의 오류로 야기될 수 있다. 이하의 도 12에서는 코오스 TDC(3100)의 오류로 야기되는 먹스 지연에 대하여 좀더 자세히 설명된다.
도 12는 코오스 TDC(3100, 도 7 참조)의 오류로 인하여 야기되는 먹스 지연을 예시적으로 설명하기 위한 도면이다. 중지 신호(SP)의 상승 에지는 세번째 제1지연 시작 신호(SS_3a)의 상승 에지 및 네번째 제1지연 시작 신호(SS_4a)의 상승 에지 사이에 위치한다고 가정된다.
도 12를 참조하면, 중지 신호(SP)의 상승 에지가 세번째 제1지연 시작 신호(SS_3a)의 상승 에지 및 네번째 제1지연 시작 신호(SS_4a)의 상승 에지 사이에 위치하므로, 코오스 TDC(3100) 및 제 1 인코더(31)는 정상적인 경우에 코오스 시간을 '4'로 측정해야 한다(즉, △t_crs_normal = '4'). 그러나, 코오스 TDC(3100)의 오류로 인하여, 도 12에 도시된 바와 같이, 코오스 시간이 '3'으로 측정될 수 있다(즉, △t_crs_error = '3').
이 경우, 파인 TDC(3300)의 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공되는 세번째 제1지연 시작 신호(SS_3a)는 중지 신호(SP)에 우선한다. 이는 도 11에 도시된 먹스 지연과 실질적으로 동일하다. 즉, 코오스 TDC(3100)의 오류로 인하여, 도 11에 도시된 먹스 지연이 발생할 수 있다.
도 13은 먹스 지연이 발생하는 경우에, 도 7의 2단 TDC(3000)의 선형성의 저해 현상을 시뮬레이션한 결과를 보여주는 도면이다. 도 13을 참조하면, X축은 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차를 나타내고, Y축은 측정된 시간(△t)의 디지털 비트(digital bit)를 아날로그 값으로 변환한 것을 나타낸다.
도 13에 도시된 바와 같이, 먹스 지연이 발생하는 경우에, 2단 TDC(3000)는 선형성을 유지하지 못한다. 이는 2단 TDC(3000) 및 2단 TDC(3000)를 구비한 시간 측정 장치의 신뢰성의 하락을 야기한다. 이러한 문제를 해결하기 위하여, 이하에서는 도 7의 2단 TDC(3000)와 같이 빠른 동작 속도 및 높은 정확도를 보장하며, 동시에 선형성도 함께 보장하는 본 발명의 다른 실시 예에 따른 2단 TDC가 자세히 설명될 것이다.
도 14는 본 발명의 제 4 실시 예에 따른 TDC(4000)를 보여주는 도면이다. 도 14의 TDC(4000)는 '확장 2단 TDC'(extended 2 step TDC)라 칭해진다. 코오스 TDC의 지연셀들은 30p의 지연 시간을 갖고, 파인 TDC의 지연셀들은 60p 또는 50p의 지연 시간을 갖는다고 가정된다.
도 14를 참조하면, 확장 2단 TDC(4000)는 코오스 TDC(4100), 먹스 회로(4200), 그리고 파인 TDC(4300)를 포함한다. 확장 2단 TDC(4000)의 구성 및 동작은 도 7의 2단 TDC(3000)의 구성 및 동작과 유사하다. 따라서, 이하에서는 도 7의 2단 TDC(3000)와의 차이점이 중점적으로 설명된다.
코오스 TDC(4100)는 복수의 제1지연셀들(4111_a~411n_a, 4111_b~411n_b) 및 복수의 비트 검출기들(4121~412n), 즉 코오스 비트검출기를 포함한다. 도 7의 코오스 TDC(3100)와 달리, 도 14의 코오스 TDC(4100)의 각 지연셀는 30p의 지연 시간을 갖는다. 도 14의 코오스 TDC(4100)의 두 개의 제1지연셀들은 하나의 쌍으로써 도 7의 TDC(3100)의 하나의 지연셀에 대응한다.
예를 들어, 도 14의 코오스 TDC(4100)의 두 개의 제1지연셀들(4111_a, 4111_b)은 도 7의 지연셀(3111)에 대응하며, 시작 신호(SS)를 60p 지연시킨다. 마찬가지로, 도 14의 코오스 TDC(4100)의 두 개의 제1지연셀들(4112_a, 4112_b)은 도 7의 지연셀(3112)에 대응하며, 시작 신호(SS)를 60p 지연시킨다. 도 14의 코오스 TDC(4100)의 동작은 도 7의 코오스 TDC(3100)와 유사하므로, 자세한 설명은 이하 생략된다.
먹스 회로(4200)는 복수의 스위치들(SW1~SWn)들로 구성된다. 먹스 회로(4200)의 스위치들(SW1~SWn)은 각각 대응하는 지연 시작 신호를 수신하며, 출력 비트(Q1a~Qna)의 값에 따라 제3지연 시작 신호들(SS_1.5a~SS_n.5a) 중 어느 하나를 파인 TDC(4300)의 제 2 지연 라인(즉, 50p 단위의 지연 라인)에 제공한다.
도 14의 먹스 회로(4200)는 도 7의 먹스 회로(3200)에 비하여 30p 더 지연된 지연 시작 신호들을 수신하고, 선택된 지연 시작 신호를 파인 TDC(4300)에 제공한다.
자세히 설명하면, 예를 들어, 제1지연 시작 신호(SS_1a)를 수신하는 제 1 비트 검출기(4121)의 출력 비트(Q1a)의 값이 '1'이라고 가정된다. 이 경우, 도 7의 먹스 회로(3200)는 제1지연 시작 신호(SS_1a)를 도 7의 파인 TDC(3200)에 제공하도록 구성된다. 이에 반하여, 도 14의 먹스 회로(4200)는 첫번째 제1지연 시작 신호(SS_1a)보다 30p 더 지연된 첫번째 제3지연 시작 신호(SS_1.5a)를 파인 TDC(4300)에 제공하도록 구성된다. 마찬가지로, 두번째 제1지연 시작 신호(SS_2a)를 수신하는 제 2 비트 검출기(4122)의 출력 비트(Q2a)의 값이 '1'인 경우, 먹스 회로(4200)의 제 2 스위치(SW2)는 두번째 제1지연 시작 신호(SS_2a)보다 30p 더 지연된 두번째 제3지연 시작 신호(SS_2.5a)를 파인 TDC(4300)에 제공하도록 구성된다.
계속해서 도 14를 참조하면, 파인 TDC(4300)는 제 1 지연 라인을 형성하는 복수의 제2지연셀들(4311~431n), 제 2 지연 라인을 형성하는 복수의 제3지연셀들(4331~433n), 그리고 복수의 비트 검출기들(4321~432n), 즉 파인 비트검출기를 포함한다. 30p 더 지연된 지연 시작 신호가 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공된다는 점을 제외하면, 도 14의 파인 TDC(4300)의 구성 및 동작은 도 7의 파인 TDC(3300)의 구성 및 동작과 유사하다. 따라서, 자세한 설명은 이하 생략된다.
상술한 바와 같이, 도 14의 코오스 TDC(4100)의 지연셀들은 각각 30p의 지연 시간을 가지며, 두 개의 지연셀들이 하나의 쌍으로써 시작 신호(SS)를 60p 단위로 지연시킨다. 또한, 먹스 회로(4200)의 스위치들(SW1~SWn)은 각각 한 쌍의 지연셀들의 중간 노드에 연결되며, 소정 시간 더 지연된 지연 시작 신호(예를 들어, 도 14에서는 30p 더 지연된 지연 시작 신호)를 파인 TDC(4300)의 제 2 지연 라인에 제공한다.
이러한, 확장 2단 TDC(4000)의 구성은 파인 TDC(4300)의 측정 범위를 확장시키는 효과가 있다. 즉, 확장 2단 TDC(4000)는 도 7의 2단 TDC(3000)에 비하여 넓은 측정 범위를 가짐으로써, 먹스 지연이 발생하더라도 선형성을 보장할 수 있다. 본 발명의 확장 2단 TDC(4000)의 동작은 이하의 도 15 및 도 16을 참조하여, 좀더 자세히 설명될 것이다.
도 15는 도 14의 확장 2단 TDC(4000)의 동작을 설명하기 위한 도면이다. 도 15에서는, 도 10 및 도 11과 마찬가지로, 코오스 TDC(4100)의 측정 단위는 '1'이라 가정되고, 파인 TDC(4300)의 측정 단위는 '0.1'이라고 가정된다. 또한, 먹스 지연으로 인하여 선형성이 저해된 도 11과 같이, 먹스 지연은 '-0.3'이며, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 이상적인 경우 '3.8'이라고 가정된다.
도 14 및 도 15를 참조하면, 확장 2단 TDC(4000)의 코오스 TDC(4100)에 의하여, 코오스 시간(△t_crs)은 '4'로 측정된다. 이 경우, 먹스 회로(4200)는 네번째 제1지연 시작 신호(SS_4a)보다 '0.5' 더 지연된 네번째 제3지연 시작 신호(SS_4.5a)를 파인 TDC(4300)의 제 2 지연 라인에 제공하기 위하여 선택한다. 또한, 먹스 지연이 '-0.3'이므로, 네번째 제3지연 시작 신호(SS_4.5a)는 '-0.3' 단축된 시간에 파인 TDC(4300)의 제 2 지연 라인에 제공된다.
결과적으로, 도 15에 도시된 바와 같이, 파인 TDC(4300)의 제 2 지연 라인에는 이상적인 경우의 네번째 제1지연 시작 신호(SS_4a)에 비하여 '0.4' 지연된 네번째 제3지연 시작 신호(SS_4.5a)가 제공된다.
이 경우, 중지 신호(SP)의 상승 에지는 네번째 제3지연 시작 신호(SS_4.5a)의 상승 에지에 비하여 우선한다. 이는, 도 7의 파인 TDC(3300)와 달리, 도 14의 파인 TDC(4300)에서 먹스 지연으로 인한 선형성의 저해가 발생하지 않음을 의미한다. 결국, 파인 TDC(4300)는 제 2 파인 시간(△t_fn_2)으로써, '0.4'를 측정하고, 제 2 파인 시간(△t_fn_2)에서 '0.5' 지연된 시간을 감하면(즉, △t_fn_2-0.5), 파인 시간(△t_fn)은 '-0.1'로 측정된다.
따라서, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 '4.1'로 측정(즉, △t_crs-△t_fn = 4-(-0.1) = 4.1)된다. 이는 시작 신호(SS)와 중지 신호(SP)의 사이의 시간 차(△t)는 먹스 지연이 없는 경우의 시간 차(즉, △t='3.8')에 비하여 '0.3'의 오차를 갖음을 의미한다. 따라서, 도 7의 2단 TDC(3000)와 달리, 도 14의 확장 2단 TDC(4000)는 선형성을 유지할 수 있다.
도 16은 도 14의 파인 TDC(4000)의 측정 범위를 간략하게 설명하기 위한 도면이다. 도 7의 코오스 TDC(3100) 및 도 14의 코오스 TDC(4100)는 각각 측정 단위로 '1'을 갖는다고 가정된다.
도 16에 도시된 바와 같이, 도 7의 코오스 TDC코오스 TDC1'을 측정단위로 갖기 때문에, 도 7의 파인 TDC(3300)는 최대 '1'의 측정 범위를 갖도록 설계될 것이다. 예를 들어, 중지 신호(SP)가 세번째 제1지연 시작 신호(SS_3a)와 네번째 제1지연 시작 신호(SS_4a) 사이에 위치하는 경우, 파인 TDC(3300)는 '0.0~1.0' 사이의 파인 시간(△t_fn)을 '0.1' 단위로 측정할 것이다.
이에 반하여, 도 14의 파인 TDC(4300)는 최대 '2'의 측정 범위를 갖도록 설계될 수 있다. 예를 들어, 중지 신호(SP)가 두번째 제3지연 시작 신호(SS_2.5a)와 네번째 제3지연 시작 신호(SS_4.5a) 사이에 위치하는 경우, 파인 TDC(4300)는 '-0.5~1.5' 사이의 파인 시간(△t_fn)을 '0.1' 단위로 측정하도록 설계될 것이다.
상술한 바와 같이, 도 14의 확장 2단 TDC(4000)의 파인 TDC(4300)는 도 7의 2단 TDC(3000)의 파인 TDC(3300)에 비하여, 2배의 측정범위를 갖도록 설계될 수 있다. 확장 2단 TDC(4000)의 파인 TDC(4300)는 도 7의 2단 TDC(3000)의 파인 TDC(3300)에 비하여 넓은 측정 범위를 가짐으로써, 먹스 지연이 발생하더라도 선형성을 보장할 수 있다.
도 17은 도 14의 확장 2단 TDC(4000)이 선형성을 보장함을 보여주는 시뮬레이션한 결과이다. 도 17을 참조하면, X축은 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차를 나타내고, Y축은 측정된 시간(△t)의 디지털 비트(digital bit)를 아날로그 값으로 변환한 것을 나타낸다. 도 17에 도시된 바와 같이, 먹스 지연의 발생 여부와 무관하게, 도 14의 확장 2단 TDC(4000)는 선형성을 유지할 수 있다.
도18은 본 발명의 일실시예에 따른 시간-디지털 변환방법을 설명하기 위한 도면이다. 도18에 도시된 바와 같이 시간-디지털 변환방법으로서 n개의 제1지연시작신호를 생성한다.(S100) 코오스 TDC에 입력되는 시간신호를 제1시간단위로 지연시켜 제1지연시작신호를 생성하고, 그 중에 한 개의 제1지연시작신호를 추출한다.(S200) 추출하는 제1지연시작신호는 중지신호와의 관계에서 결정된 출력비트에 따라서 결정되고, 추출된 제1지연시작신호를 다시 지연시켜 제2지연시작신호를 생성한다. (S300) 제2지연시작신호를 생성하는 이유는 먹스지연에도 불구하고 선형성을 확보하기 위함이다. 중지신호는 파인 TDC의 제1지연라인에서 제1시간단위로 지연되어 지연중지신호를 생성(S400)한다. 제2지연시작신호는 파인 TDC로 전송되고 파인 TDC의 제2지연라인에서 다시 제2시간단위로 지연시켜 제3지연시작신호를 생성한다.(S500) 제3지연시작신호와 지연중지신호의 논리레벨에 따라 출력비트를 생성하고(S600) 시작신호와 중지신호의 시간차를 출력하게 된다.(S700)
추출된 한 개의 제1지연시작신호를 지연시켜 제2지연시작신호를 생성하는 단계는 제1시간단위보다 짧은 시간단위로 지연시키고, 제1시간단위는 제2시간단위보다 크다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
본 발명의 실시 예에 따른 시간-디지털 변환기는 아날로그-디지털 변환기(Analog-Digital Converter, ADC), 위상 고정 루프(Phase Locked Loop, PLL), 지연고정루프(Delay Locked Loop, DLL), 이미지 센서, 형상 스캔 장치, 거리 측정 장치 등에 다양하게 사용될 수 있다.

Claims (14)

  1. 시작신호 및 중지신호를 수신하고, 상기 시작신호를 제1시간단위로 지연시켜 n개(n은 2이상의 정수)의 제1지연시작신호를 생성하여 상기 제1지연시작신호와 중지신호의 시간차를 제1시간단위로 측정하며, 상기 제1지연시작신호를 상기 제1시간단위보다 짧은 시간단위로 지연시킨 제2지연시작신호를 생성하는 코오스 TDC;
    상기 코오스 TDC에서 생성된 제2지연시작신호 및 상기 중지신호를 수신하고 각각 지연시켜, 상기 제2지연시작신호와 중지신호의 시간차를 제2시간 단위로 측정하는 파인 TDC를 포함하는 것을 특징으로 하는 시간-디지털 변환기.
  2. 제1항에 있어서,
    상기 코오스 TDC는 상기 시작신호를 상기 제1시간단위의 절반으로 지연시키는 2n개(n은 2이상의 정수)의 지연셀를 포함하고, 상기 제1시간단위로 상기 시작신호를 지연시키기 위해 인접한 2개의 상기 지연셀이 한쌍을 이룬 n개(n은 2이상의 정수)의 지연셀쌍 사이에 연결되어 제1지연시작신호 및 중지신호의 논리레벨에 따라 출력비트의 값을 결정하는 n개(n은 2이상의 정수)의 코오스 비트 검출기를 포함하며, 상기 지연셀쌍을 형성하는 2개의 지연셀 사이의 노드 각각에서 상기 제2지연시작신호가 출력되는 것을 특징으로 하는 시간-디지털 변환기.
  3. 제1항 또는 제2항에 있어서,
    상기 제1시간단위는 상기 제2시간단위보다 큰 것을 특징으로 하는 시간-디지털 변환기.
  4. 제2항에 있어서,
    상기 n개의 비트 검출기 중 k번째(k≤n, k는 2이상의 정수) 코오스 비트 검출기에 출력비트 값이 "1"인 경우 k번째 상기 제1지연시작신호에 상기 제1시간단위 절반의 지연을 더 시킨 제2지연시작신호가 상기 파인 TDC에 제공되는 것을 특징으로 하는 시간-디지털 변환기.
  5. 제2항에 있어서,
    상기 파인 TDC는 n개(n은 2이상의 정수) 지연셀을 포함하는 제1지연라인 및 제2지연라인을 포함하되, 상기 제1지연라인은 상기 중지신호를 제3시간단위로 지연시켜 n개(n은 2이상의 정수)의 지연중지신호를 생성하고, 상기 제2지연라인은 상기 제2지연시작신호를 제4시간단위로 지연시켜 n개(n은 2이상의 정수)의 제3지연시작신호를 생성하는 것을 특징으로 하는 시간-디지털 변환기.
  6. 제5항에 있어서,
    상기 제3시간단위는 상기 제4시간단위보다 크며, 상기 제3시간단위와 상기 제4시간단위의 차는 상기 제2시간단위인 것을 특징으로 하는 시간-디지털 변환기.
  7. 제5항에 있어서,
    상기 파인 TDC는 상기 지연중지신호 및 제3지연시작신호의 논리레벨에 따라 출력비트를 생성하는 n개(n은 2이상의 정수)의 파인 비트 검출기를 더 포함하는 것을 특징으로 하는 시간-디지털 변환기.
  8. 제1항, 제2항 또는 제7항에 있어서,
    상기 코오스 TDC로부터 출력비트를 수신하고 코오스 시간을 출력하는 제1인코더; 상기 파인 TDC로부터 출력비트를 수신하고 파인 시간을 출력하는 제2인코더 및 상기 코오스 시간과 상기 파인 시간에 의해 상기 시작신호와 상기 중지신호 사이의 시간차를 출력하는 덧셈기를 더 포함하는 것을 특징으로 하는 시간-디지털 변환기.
  9. (a) 시작신호를 코오스 TDC에 제공하여 제1시간단위로 지연시켜 제1지연시작신호를 생성시키는 단계;
    (b) 상기 코오스 TDC는 상기 제1지연시작신호와 중지신호의 논리레벨에 따라 제1출력비트를 생성하는 단계;
    (c) 상기 코오스 TDC에서 상기 제1지연시작신호를 지연시켜 제2지연시작신호를 생성시키는 단계;
    (d) 상기 중지신호를 파인 TDC의 제1지연라인에 제공하여 제3시간단위로 지연시켜 지연중지신호를 생성시키는 단계;
    (e) 상기 제2지연시작신호를 파인 TDC의 제2지연라인에 제공하여 제4시간단위로 지연시켜 제3지연시작신호를 생성시키는 단계;및
    (f) 상기 제3지연시작신호와 상기 지연중지신호의 논리레벨에 따라 제2출력비트를 생성하는 단계를 포함하는 시간-디지털 변환방법.
  10. 제9항에 있어서,
    상기 제1지연시작신호를 지연시켜 제2지연시작신호를 생성시키는 단계는 상기 제1시간단위보다 짧은 시간단위로 지연시키는 것을 특징으로 하는 시간-디지털 변환방법.
  11. 제9항에 있어서,
    상기 (d)단계의 제3시간단위는 상기 (e)단계의 제4시간단위 보다 큰 것을 특징으로 하는 시간-디지털 변환방법.
  12. 코오스 TDC와 파인 TDC가 결합된 시간-디지털 변환기로,
    상기 코오스 TDC는 2n개(n은 2이상의 정수)의 제1지연셀; 및
    인접한 2개의 제1지연셀로 형성된 지연셀쌍 사이에 연결된 코오스 비트검출기를 포함하고,
    상기 파인 TDC는 n개(n은 2이상의 정수)의 제2지연셀을 포함하는 제1지연라인;
    n개(n은 2이상의 정수)의 제3지연셀을 포함하는 제2지연라인; 및
    각각이 상기 제2지연셀, 상기 제3지연셀에 연결된 n개(n은 2이상의 정수)의 파인 비트검출기를 포함하며,
    시작신호는 상기 제1지연셀로 입력되고, 중지신호는 상기 코오스 비트검출기 및 상기 제1지연라인으로 입력되며, 상기 제2지연라인은 상기 코오스 TDC에 지연셀쌍을 형성하는 2개의 상기 제1지연셀 사이의 노드와 연결되어 있는 것을 특징으로 하는 시간-디지털 변환기.
  13. 제12항에 있어서,
    상기 제2지연셀에 의해서 지연되는 시간은 상기 제3지연셀에 의해서 지연되는 시간보다 큰 것을 특징으로 하는 시간-디지털 변환기.
  14. 제12항에 있어서,
    상기 제2지연셀에 의해서 지연되는 시간과 상기 제3지연셀에 의해서 지연되는 시간의 차이는 상기 제1지연셀에 의해 지연되는 시간보다 작은 것을 특징으로 하는 시간-디지털 변환기.
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