WO2012141122A1 - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents

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堀田　勝之
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Definitions

  • the present invention relates to a technology effective when applied to a semiconductor integrated circuit device and a threshold voltage control technology in a method of manufacturing a semiconductor integrated circuit device (or a semiconductor device).
  • Non-Patent Document 1 includes an n-MISFET (Metal Insulator Semiconductor Field Effect Transistor) having a High-k gate insulating film and a p-MISFET.
  • n-MISFET Metal Insulator Semiconductor Field Effect Transistor
  • another kind of metal or metal oxide is formed on the High-k gate insulating film in each region, and the components are reduced.
  • Non-Patent Document 2 In order to control the threshold voltage of the n-MISFET and the p-MISFET, the concentration of the additive component introduced into the High-k gate insulating film is not lowered due to diffusion caused by subsequent high-temperature heat treatment or the like.
  • -K gate insulating film Technique of extending the Engineering end to offset side wall end portion is disclosed.
  • High-k gate insulating films and metal gate electrodes are introduced in MISFETs used for SOC (System on Chip) and the like after the 32 nm technology node.
  • MISFETs System on Chip
  • the absolute value of the threshold voltage of the n-MISFET and the p-MISFET is increased by the subsequent high-temperature heat treatment. Therefore, by forming various threshold voltage adjusting metal films or threshold voltage adjusting metal oxide films on the High-k gate insulating film, and introducing these film components into the High-k gate insulating film therefrom. The threshold voltage is controlled.
  • An object of the present invention is to provide a highly reliable semiconductor integrated circuit device or a manufacturing process of a semiconductor integrated circuit device.
  • the N-channel threshold adjustment element outward diffusion prevention region is provided in the lower part of the gate stack of the n-MISFET and on the surface of the element isolation region around it, the high-k gate insulation of the n-MISFET Lanthanum or the like introduced into the film can be prevented from moving to an STI region (element isolation region) or the like by a subsequent heat treatment.
  • FIG. 2 is a device cross-sectional view corresponding to the X-X ′ cross section of FIG. 1.
  • FIG. 2 is a device sectional view corresponding to a Y-Y ′ section in FIG. 1; 1 is a device cross-sectional view (STI) corresponding to the XX ′ cross-section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjusting element ion implantation method). The region is being formed).
  • STI device cross-sectional view
  • 1 is a device cross-sectional view corresponding to the XX ′ cross section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjusting element ion implantation method). Channel threshold adjustment element ion implantation step).
  • 1 is a device cross-sectional view (STI) corresponding to the XX ′ cross-section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjusting element ion implantation method).
  • 1 is a device cross-sectional view (well) corresponding to the XX ′ cross section of FIG.
  • 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element ion implantation method); Region forming step).
  • 1 is a device cross-sectional view corresponding to the XX ′ cross section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element ion implantation method). This is a resist film forming step for hard mask for channel threshold adjustment film processing).
  • 1 is a device cross-sectional view corresponding to the XX ′ cross section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element ion implantation method).
  • 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjusting element ion implantation method).
  • 1 is a device cross-sectional view corresponding to the XX ′ cross section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element ion implantation method).
  • 1 is a device cross-sectional view (metal) corresponding to the XX ′ cross-section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element ion implantation method).
  • 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjusting element ion implantation method).
  • Channel threshold adjustment element-containing film patterning step). 1 is a device cross-sectional view corresponding to the XX ′ cross section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjusting element ion implantation method).
  • Channel threshold adjustment element-containing film patterning heat treatment step). 1 is a device cross-sectional view corresponding to the XX ′ cross section of FIG.
  • 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjusting element ion implantation method).
  • 1 is a device cross-sectional view corresponding to the XX ′ cross section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjusting element ion implantation method).
  • Channel threshold value adjusting element-containing film sidewall forming step). 1 is a device cross-sectional view corresponding to the XX ′ cross section of FIG.
  • N-channel threshold adjusting element ion implantation method N-channel threshold adjusting element ion implantation method.
  • Channel threshold adjustment element-containing film sidewall removal step 1 is a device cross-sectional view (STI) corresponding to the XX ′ cross-section of FIG. 1 for explaining a main process in the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjusting element ion implantation method).
  • Forming silicon nitride film removal step). 1 corresponds to the XX ′ cross section of FIG. 1 for explaining Modification 3 (N channel threshold value adjusting element-containing film formation & hard mask method) of the method for manufacturing a semiconductor integrated circuit device of one embodiment of the present application.
  • FIG. 1 corresponds to the XX ′ cross section of FIG. 1 for explaining Modification 3 (N channel threshold value adjusting element-containing film formation & hard mask method) of the method for manufacturing a semiconductor integrated circuit device of one embodiment of the present application.
  • It is device sectional drawing (N channel threshold value adjustment element containing film
  • FIG. 28 is a device sectional view corresponding to a section taken along line X-X ′ of FIG. 27.
  • FIG. 28 is a device sectional view corresponding to a Y-Y ′ section in FIG.
  • Semiconductor integrated circuit devices including: (A) an element isolation region provided on the surface of the first main surface of the semiconductor substrate; (B) an N channel active region and a P channel active region provided on the surface of the first main surface of the semiconductor substrate and separated from each other by the element isolation region; (C) an N-channel gate stack which is provided on the first main surface of the semiconductor substrate and traverses the N-channel active region and constitutes an N-channel MISFET; (D) a P-channel gate stack which is provided on the first main surface of the semiconductor substrate and traverses the P-channel active region and constitutes a P-channel MISFET; (E) An N channel threshold adjustment element outward diffusion prevention region provided in a surface region of the element isolation region under and around the N channel gate stack.
  • the N channel threshold adjustment element outward diffusion prevention region is doped with an N channel threshold adjustment element.
  • the N channel threshold adjustment element outward diffusion prevention region is doped with nitrogen.
  • the N channel threshold adjustment element outward diffusion prevention region is formed by ion implantation of the N channel threshold adjustment element.
  • the N channel threshold value adjusting element outward diffusion preventing region is formed by ion implantation of nitrogen.
  • N channel threshold adjustment element outward diffusion prevention region is formed by forming a surface of the element isolation region in a portion to be the N channel threshold adjustment element outward diffusion prevention region.
  • an N channel threshold adjusting element or an oxide thereof is formed and heat-treated.
  • the N channel threshold value adjusting element is La, Y, Mg, or Sc.
  • semiconductor device or “semiconductor integrated circuit device” mainly refers to various types of transistors (active elements) alone, and resistors, capacitors, etc. as semiconductor chips (eg, single crystal). The one integrated on the silicon substrate).
  • MISFET Metal Insulator Semiconductor Effect Transistor
  • MOSFET Metal Oxide Field Element Effect Transistor
  • CMOS Complementary Metal Oxide Semiconductor
  • a semiconductor process of today's semiconductor integrated circuit device is usually carried out from the introduction of a silicon wafer as a raw material to a premetal process (interlayer insulating film between the lower end of the M1 wiring layer and the gate electrode structure).
  • a premetal process interlayer insulating film between the lower end of the M1 wiring layer and the gate electrode structure.
  • FEOL Front End of Line
  • M1 wiring layer formation to the process of forming a contact hole, tungsten plug, embedding, etc.
  • the pad opening to the final passivation film on the aluminum-based pad electrode Can be roughly divided into BEOL (Back End of Line) processes up to the formation of the wafer (including the process in the wafer level package process).
  • the gate electrode patterning process, the contact hole forming process, and the like are microfabrication processes that require particularly fine processing.
  • a via and trench formation process in particular, a relatively lower local wiring (for example, M1 to M3 in a buried wiring having a structure of about four layers, M1 in a buried wiring having a structure of about 10 layers.
  • fine processing is required for fine embedded wiring from M to around M5.
  • M1 is a first layer wiring
  • M3 is a third layer wiring.
  • the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components.
  • the component it means “X containing A as a main component”.
  • silicon member is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say.
  • silicon oxide film not only relatively pure undoped silicon oxide (Undoped Silicon Dioxide), but also FSG (Fluorosilicate Glass), TEOS-based silicon oxide ( Thermal oxide films such as TEOS-based silicon oxide, SiOC (Silicon Oxicarbide), carbon-doped silicon oxide, or OSG (Organosilicate glass), PSG (Phosphorus Silicate glass), BPSG (Borophosphosilicate glass), CVD Oxide film, SOG (Spin ON Glass), nano-clustering silica (Nano-Clustering Silica: NCS) coated silicon oxide, silica-based low-k insulating film (porous insulating) Needless to say, a film) and a composite film with other silicon-based insulating films including these as main constituent elements are included.
  • FSG Fluorosilicate Glass
  • TEOS-based silicon oxide Thermal oxide films such as TEOS-based silicon oxide, SiOC (Silicon Oxicarbide), carbon-d
  • silicon nitride insulating films that are commonly used in the semiconductor field include silicon nitride insulating films.
  • Materials belonging to this system include SiN, SiCN, SiNH, SiCNH, and the like.
  • SiN silicon nitride
  • SiNH silicon nitride
  • SiCNH silicon nitride insulating films.
  • SiC has similar properties to SiN, but SiON is often classified as a silicon oxide insulating film.
  • the silicon nitride film is frequently used as an etch stop film or CESL (Contact Etch Stop Layer) in SAC (Self-Aligned Contact) technology, and also as a stress applying film (stressor or stressor film) in SMT (Stress Memoryization Technique). used.
  • nickel silicide usually refers to nickel monosilicide, but includes not only relatively pure ones but also alloys, mixed crystals, and the like whose main components are nickel monosilicide. Further, the silicide is not limited to nickel silicide, but may be cobalt silicide, titanium silicide, tungsten silicide, or the like that has been proven in the past.
  • the metal film for silicidation includes, for example, a Ni—Pt alloy film (Ni and Pt alloy film), a Ni—V alloy film (Ni and V alloy film), A nickel alloy film such as a Ni—Pd alloy film (Ni and Pd alloy film), a Ni—Yb alloy film (Ni and Yb alloy film) or a Ni—Er alloy film (Ni and Er alloy film) is used. be able to.
  • nickel-based silicide silicides having nickel as a main metal element are collectively referred to as “nickel-based silicide”.
  • “Wafer” usually refers to a single crystal silicon wafer on which a semiconductor integrated circuit device (same as a semiconductor device and an electronic device) is formed, but an insulating substrate such as an epitaxial wafer, an SOI substrate, an LCD glass substrate and the like. Needless to say, a composite wafer such as a semiconductor layer is also included.
  • gate includes “real gate”, that is, what is actually a gate, and so-called “dummy gate” and “replacement gate” that are removed later.
  • the “gate stack” refers to a stacked body mainly composed of a gate insulating film and a gate electrode (referred to as an “actual gate stack” when it is particularly necessary to distinguish from a “dummy gate stack”).
  • the term “High-k gate stack” refers to a gate insulating film having a High-k gate insulating layer.
  • gate side structure refers to gate peripheral structures such as offset spacers and sidewall spacers formed on the side walls of the gate stack. Further, the gate peripheral structure including the gate stack and the gate side surface structure is referred to as a “gate structure”.
  • the “gate first method” refers to a method in which the formation of the actual gate stack is performed before the activation heat treatment of the source / drain in the manufacturing method of the integrated circuit device in which the MISFET is integrated.
  • the “gate last method” refers to a method in which the main elements of the actual gate stack are formed after the activation heat treatment of the source and drain.
  • the interface gate insulating film (interface actual gate insulating film) and the high-k gate insulating film (actual gate insulating film) are executed before the activation heat treatment of the source / drain
  • a method of forming the main elements of the gate stack after the activation heat treatment of the source / drain is called “High-k first-metal gate last method”.
  • the interface gate insulating film (so-called IL) and the high-k gate insulating film are elements constituting the dummy gate stack, but are also elements constituting the actual gate stack. Therefore, the name at that time may be used in the description of the process.
  • an “active region” is a region surrounded by an element isolation region on the device surface of a semiconductor substrate, and refers to a portion to be a channel region or a source / drain region of a MISFET or the like.
  • hatching or the like may be omitted even in a cross section when it becomes complicated or when it is clearly distinguished from a gap.
  • the contour line of the background may be omitted even if the hole is planarly closed.
  • it may be hatched to clearly indicate that it is not a void.
  • the gate first method will be mainly described for convenience of explanation, but it goes without saying that the present invention can also be applied to a gate last method including an intermediate form such as a High-k first-metal gate last method.
  • FIG. 1 is a top view of an essential part of a device for explaining a device structure (N-channel threshold adjustment element-doped STI structure) and the like of a semiconductor integrated circuit device according to an embodiment of the present application.
  • FIG. 2 is a device cross-sectional view corresponding to the X-X ′ cross section of FIG. 1.
  • FIG. 3 is a device cross-sectional view corresponding to the Y-Y ′ cross section of FIG. 1. Based on these, the device structure (N-channel threshold adjustment element doped STI structure) of the semiconductor integrated circuit device according to the embodiment of the present application will be described.
  • the semiconductor chip 2 is divided into a substrate portion 1s (P-type single crystal silicon substrate portion) and a well portion thereon, and the well portion corresponds to the N channel device region Rn. It is divided into an N-type well region 6n and a P-type well region 6p corresponding to the P-channel device region Rp.
  • An N-type source / drain region 20n and a P-type source / drain region 20p are provided in the surface regions of the N-channel gate stack 5n and the P-channel gate stack 5p, respectively.
  • the N-channel gate stack 5n includes, from below, an IL (Interfacial Layer), that is, an interfacial silicon oxide insulating film 7, an N-channel High-k gate insulating film 8n (High-k gate insulating film 8), a metal gate electrode film 9m, a poly It is composed of a silicon gate electrode film 9s and the like.
  • the P channel gate stack 5p is composed of an IL, that is, an interfacial silicon oxide insulating film 7, a P channel High-k gate insulating film 8p (High-k gate insulating film 8), a metal gate electrode film 9m, a polysilicon gate from the bottom.
  • the electrode film is composed of 9s and the like.
  • an N channel threshold adjustment element introduction region 3d is provided on the surface of the STI region 3 (element isolation region) below or around the N channel gate stack 5n.
  • the N channel threshold adjustment element introduction region 3d is not provided on the surface of the STI region 3 (element isolation region) below or around the P channel gate stack 5p. This is because the threshold voltage control of the P channel MISFET (Qp) is adversely affected.
  • the N-channel threshold adjustment element introduction region 3d is generally almost the entire surface region of the STI region 3 (element isolation region) corresponding to the N-channel device region Rn for ease of manufacturing. However, it may be formed only on the surface region of the STI region 3 (element isolation region) below or around the N-channel gate stack 5n.
  • FIG. 1 for explaining the main process in the method of manufacturing a semiconductor integrated circuit device (N channel threshold value adjusting element ion implantation method) of the one embodiment of the present application. It is a figure (STI formation silicon nitride film etc. removal process). 7 is a device cross-section corresponding to the XX ′ cross-section of FIG. 1 for explaining the main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element ion implantation method). It is a figure (well area
  • FIG. 8 is a device cross-section corresponding to the XX ′ cross-section of FIG.
  • FIG. 11 is a device cross-section corresponding to the XX ′ cross-section of FIG. 1 for explaining the main process in the method for manufacturing a semiconductor integrated circuit device (N-channel threshold adjustment element ion implantation method) of the one embodiment of the present application. It is a figure (N channel threshold value adjustment film
  • the silicon nitride film 11 for STI formation and the pad silicon oxide film 12 are patterned by normal lithography (for example, ArF lithography) to form a trench formation opening (for example, a width of about 70 nm).
  • a trench for example, a depth of about 300 nm is formed by anisotropic dry etching using a halogen-based etching gas, for example, using the patterned silicon nitride film 11 for forming STI as a mask.
  • a liner silicon oxide film (for example, about 3 nm thick) is formed in the trench by, for example, thermal oxidation.
  • a buried silicon oxide film is formed on almost the entire device surface 1a side of the wafer 1 and in the trench by, for example, HDP (High Density Plasma) -CVD.
  • the surface is planarized by, for example, CMP (Chemical Mechanical Polishing), and stopped on the STI forming silicon nitride film 11.
  • CMP Chemical Mechanical Polishing
  • the N-channel threshold adjustment element introduction resist film 14 (for example, about 300 nm thick) is patterned by normal lithography (for example, ArF lithography). For example, lanthanum is ion-implanted into the surface of the STI region 3 corresponding to the N-channel device region Rn by using the patterned resist film 14 for introducing the N-channel threshold adjustment element as an ion implantation mask. Region 3d (N-channel threshold adjustment element outward diffusion prevention region) is formed.
  • ion implantation conditions for example, ion species: lanthanum, implantation energy: about 150 KeV, dose amount: 5 ⁇ 10 14 / cm 2 or the like (for example, implantation energy: about 50 to 300 KeV, dose amount: 5 ⁇ 10 13 / Cm 2 to 5 ⁇ 10 15 / cm 2 etc.) can be exemplified as a suitable one.
  • ion implantation of lanthanum or the like is performed in the state where the silicon nitride film 11 for forming the STI and the pad silicon oxide film 12 are present, it is possible to prevent undesired introduction of lanthanum or the like into the N channel active region 4n. There is a merit that can be.
  • the resist film 14 for introducing the N-channel threshold adjustment element that has become unnecessary is removed by, for example, ashing.
  • the silicon nitride film 11 for forming the STI is removed by, for example, hot phosphoric acid, and the device surface 1a of the wafer 1 is etched back by using, for example, a hydrofluoric acid-based etchant, whereby the pad silicon oxide film 12 is obtained. When these are removed, the result is as shown in FIG.
  • N-type well region 6n and P-type well region 6p are formed in the corresponding portions, respectively.
  • a silicon oxide insulating film 7 (for example, a thickness) is formed on almost the entire semiconductor surface of the device surface 1a of the wafer 1 as an IL (interfacial oxide insulating film) by, for example, thermal oxidation.
  • a silicon oxynitride film of about 1 nm is formed.
  • a non-doped High-k gate insulating film 8 (for example, a hafnium oxide High-k gate insulating film having a thickness of about 2 nm) is formed on almost the entire surface of the interfacial silicon oxide insulating film 7 by, for example, ALD (Atomic Layer deposition). ).
  • a P-channel threshold adjustment film 10p (for example, an alumina film having a thickness of about 1 nm) is formed on almost the entire surface of the non-doped High-k gate insulating film 8 by sputtering, for example.
  • a metal cap film or a hard mask film 15 for processing the P channel threshold adjustment film (for example, a TiN film having a thickness of about 10 nm) is formed on almost the entire surface of the P channel threshold adjustment film 10p by, for example, reactive sputtering. Form a film.
  • a P-channel threshold adjustment film processing hard mask resist film 16 (for example, a thickness of about 300 nm) is formed on the P-channel threshold adjustment film processing hard mask film 15, and this is applied to normal lithography (for example, ArF Patterning is performed by lithography.
  • the P channel threshold adjustment film processing hard mask film 15 is patterned by, for example, wet etching using the P channel threshold adjustment film processing hard mask resist film 16 as a mask. Thereafter, the P-channel threshold adjustment film processing hard mask resist film 16 that has become unnecessary is removed.
  • the P-channel threshold adjustment film 10p on the N-channel device region Rn side is removed, for example, by wet etching or the like.
  • wet etching solution for example, SPM (Sulfuric Acid Peroxide Mixture) can be exemplified as a suitable one.
  • an N-channel threshold adjustment film 10n (for example, a lanthanum oxide film having a thickness of about 1 nm) is formed on almost the entire surface of the wafer 1 on the device surface 1a side by, for example, sputtering film formation. To do. Thereafter, by performing a heat treatment (for example, an RTA process of about 850 degrees Celsius), as shown in FIG. 12, the non-doped High-k gate insulating film 8 in the N-channel device region Rn becomes an N-channel High-k gate insulating film. A film 8n (lanthanum-added hafnium oxide-based High-k gate insulating film) is formed.
  • a heat treatment for example, an RTA process of about 850 degrees Celsius
  • the non-doped High-k gate insulating film 8 in the P-channel device region Rp becomes a P-channel High-k gate insulating film 8p (aluminum-added hafnium oxide-based High-k gate insulating film).
  • the P-channel threshold adjustment film processing hard mask film 15 that is no longer needed is removed by, for example, wet etching or the like, the result is as shown in FIG.
  • a wet etching liquid SPM etc. can be illustrated as a suitable thing, for example.
  • a metal gate electrode film 9m for example, a TiN film having a thickness of about 10 nm
  • a polysilicon gate electrode film 9s (for example, a polysilicon film or an amorphous silicon film having a thickness of about 10 nm) is formed on almost the entire surface of the metal gate electrode film 9m by, for example, CVD.
  • the N-channel gate stack 5n and the P-channel gate stack 5p are patterned by a combination of normal lithography (for example, ArF lithography) and anisotropic dry etching, for example.
  • a halogen-based etching gas such as HBr
  • a halogen-based etching gas such as Cl 2 / HBr
  • an etching gas for the ⁇ k gate insulating film 8 (8n, 8p) for example, a halogen-based etching gas such as BCl 3 / Cl 2 can be exemplified as a preferable one.
  • the process shifts to a copper-based buried wiring process such as a damascene method.
  • FIG. 16 is a device cross-section corresponding to the XX ′ cross-section of FIG. 1 for explaining the main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element ion implantation method). It is a figure (N channel threshold value adjustment element containing film
  • FIG. 17 is a device cross section corresponding to the XX ′ cross section of FIG. 1 for explaining the main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element ion implantation method). It is a figure (N channel threshold value adjustment element containing film
  • 18 is a device cross-section corresponding to the XX ′ cross-section of FIG.
  • FIG. 19 is a device cross-section corresponding to the XX ′ cross-section of FIG. 1 for explaining the main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element ion implantation method). It is a figure (N channel threshold value adjustment element containing film
  • an N channel threshold adjustment element-containing film 17 (for example, a lanthanum oxide film having a thickness of about 1 nm is formed on the entire surface of the wafer 1 on the device surface 1 a side by, for example, sputtering film formation. ).
  • the resist film 17 for N-channel threshold adjustment element-containing film processing (for example, about 300 nm thick) is patterned by, for example, normal lithography (for example, ArF lithography).
  • normal lithography for example, ArF lithography
  • the N channel threshold adjustment element containing film 17 on the P channel device region Rp is removed, for example, by wet etching or the like.
  • SPM etc. can be illustrated as a suitable thing, for example.
  • the N-channel threshold adjustment element-containing film processing resist film 17 that is no longer needed is removed by, for example, ashing, as shown in FIG.
  • N channel threshold adjustment element ion implantation method As described above, in the method of introducing the N channel threshold adjustment element from the N channel threshold adjustment element containing film (N channel threshold adjustment element containing film deposition basic method), a method by ion implantation (N channel threshold adjustment element ion implantation method). As compared with the above, there is an advantage that the high concentration N-channel threshold adjustment element-containing region 3d can be formed relatively easily.
  • FIG. 20 is a device cross section corresponding to the XX ′ cross section of FIG. 1 for describing the main process in the method for manufacturing a semiconductor integrated circuit device (N-channel threshold adjustment element ion implantation method) of the one embodiment of the present application. It is a figure (N channel threshold value adjustment element containing film
  • FIG. 21 is a device cross section corresponding to the XX ′ cross section of FIG. 1 for explaining the main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N channel threshold adjustment element ion implantation method). It is a figure (N channel threshold value adjustment element containing film
  • FIG. 22 is a device cross section corresponding to the XX ′ cross section of FIG.
  • N-channel threshold adjustment element ion implantation method N-channel threshold adjustment element ion implantation method. It is a figure (STI formation silicon nitride film etc. removal process). Based on these, a second modification of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element-containing film formation & sidewall method) will be described.
  • an N channel threshold adjustment element introduction region 3d (N A channel threshold adjustment element outward diffusion prevention region) is formed, and the element isolation region 3 is divided into this region and the original N-channel threshold adjustment element non-introduction region 3u as before.
  • FIG. 23 is a cross-sectional view taken along the line XX ′ of FIG. 1 for explaining a third modification of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (film formation with N-channel threshold value adjusting element-containing film and hard mask method).
  • FIG. 6 is a device cross-sectional view corresponding to (P channel device region covering hard mask film forming step).
  • 24 is a cross-sectional view taken along the line XX ′ of FIG. 1 for explaining a third modification of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N channel threshold value adjusting element-containing film formation & hard mask method).
  • FIG. 4 is a device cross-sectional view corresponding to (P channel device region covering hard mask film patterning step).
  • FIG. 25 is a cross-sectional view taken along the line XX ′ of FIG. 1 for explaining a third modification of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (N-channel threshold adjustment element-containing film formation & hard mask method).
  • FIG. 6 is a device cross-sectional view corresponding to (N channel threshold value adjusting element-containing film forming step).
  • FIG. 26 is a cross-sectional view taken along the line XX ′ of FIG. 1 for explaining a third modification of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (deposition of an N-channel threshold adjustment element-containing film and hard mask method).
  • the cap film or the hard mask film 25 for covering the P channel device region (for example, by reactive sputtering film formation, for example, over almost the entire surface on the device surface 1 a side of the wafer 1.
  • a TiN film having a thickness of about 10 nm is formed.
  • TaN can be exemplified as a suitable material in addition to the TiN film.
  • the resist film 26 for example, having a thickness of about 300 nm
  • the resist film 26 for example, having a thickness of about 300 nm
  • normal lithography for example, ArF lithography
  • the P channel device region covering hard mask film 25 in the N channel device region Rn is removed by, for example, wet etching or the like.
  • a wet etching liquid SPM etc. can be illustrated as a suitable thing, for example.
  • the P-channel device region-covering hard mask processing resist film 26 that has become unnecessary is removed by, for example, ashing.
  • an N-channel threshold adjustment element-containing film 17 (for example, a lanthanum oxide film having a thickness of about 1 nm) is formed on almost the entire surface of the wafer 1 on the device surface 1a side by, for example, sputtering film formation. Film.
  • an N channel threshold value adjusting element introduction region 3d (N A channel threshold adjustment element outward diffusion prevention region) is formed, and the element isolation region 3 is divided into this region and the original N-channel threshold adjustment element non-introduction region 3u as before.
  • the N-channel threshold adjustment element-containing film 17 and the P-channel device region covering hard mask film 25 are removed by wet etching using SPM, for example. Thereafter, the process proceeds to the process of FIG.
  • the pattern accuracy can be improved as compared with patterning the N-channel threshold adjustment element-containing film 17 directly with a resist film.
  • FIG. 27 is a top view of a device main part (corresponding to FIG. 1) for explaining a modified example (nitrogen-doped STI structure) of the device structure of the semiconductor integrated circuit device according to the embodiment of the present application.
  • FIG. 28 is a device cross-sectional view corresponding to the X-X ′ cross section of FIG. 27.
  • FIG. 29 is a device cross-sectional view corresponding to the Y-Y ′ cross section of FIG. 27.
  • the semiconductor chip 2 is divided into a substrate portion 1s (P-type single crystal silicon substrate portion) and a well portion thereon, and the well portion corresponds to the N channel device region Rn. It is divided into an N-type well region 6n and a P-type well region 6p corresponding to the P-channel device region Rp.
  • An N-type source / drain region 20n and a P-type source / drain region 20p are provided in the surface regions of the N-channel gate stack 5n and the P-channel gate stack 5p, respectively.
  • the N-channel gate stack 5n includes, from below, an IL (Interfacial Layer), that is, an interfacial silicon oxide insulating film 7, an N-channel High-k gate insulating film 8n (High-k gate insulating film 8), a metal gate electrode film 9m, a poly It is composed of a silicon gate electrode film 9s and the like.
  • the P channel gate stack 5p is composed of an IL, that is, an interfacial silicon oxide insulating film 7, a P channel High-k gate insulating film 8p (High-k gate insulating film 8), a metal gate electrode film 9m, a polysilicon gate from the bottom.
  • the electrode film is composed of 9s and the like.
  • a nitrogen introduction region 3n is provided on the surface of the STI region 3 (element isolation region) below or around the N-channel gate stack 5n.
  • the nitrogen introduction region 3n is not provided on the surface of the STI region 3 (element isolation region) below or around the P channel gate stack 5p. This is because the threshold voltage control of the P-channel type MISFET (Qp) may be adversely affected.
  • the nitrogen-introduced region 3n is usually formed over almost the entire surface region of the STI region 3 (element isolation region) corresponding to the N-channel device region Rn for ease of manufacturing. Alternatively, it may be formed only on the surface region of the STI region 3 (element isolation region) below or around the N-channel gate stack 5n.
  • the merit of using the nitrogen introduction region 3n as the N channel threshold adjustment element outward diffusion prevention region is less affected by the etching characteristics of the STI than the N channel threshold adjustment element introduction region 3d.
  • the influence on the device region Rp is small.
  • the N-channel threshold adjustment element introduction region 3d is more effective because it can be easily removed by heat treatment or the like.
  • FIG. 30 is a diagram illustrating a main process in a manufacturing method (nitrogen ion implantation method) corresponding to a modified example (nitrogen-doped STI structure) of the device structure of the semiconductor integrated circuit device according to the embodiment of the present application.
  • FIG. 10 is a device cross-sectional view (nitrogen ion implantation step) corresponding to a cross section taken along line XX ′.
  • FIG. 31 is a diagram illustrating a main process in a manufacturing method (nitrogen ion implantation method) corresponding to a modification (nitrogen-doped STI structure) of the device structure of the semiconductor integrated circuit device according to the embodiment of the present application.
  • FIG. 30 is a diagram illustrating a main process in a manufacturing method (nitrogen ion implantation method) corresponding to a modified example (nitrogen-doped STI structure) of the device structure of the semiconductor integrated circuit device according to the embodiment of the present application.
  • FIG. 10 is a device sectional view corresponding to a section taken along line XX ′ (step of removing a silicon nitride film for forming an STI or the like). Based on these, the main process in the manufacturing method of the semiconductor integrated circuit device corresponding to the modification of the device structure of the semiconductor integrated circuit device of the one embodiment of the present application will be described.
  • the nitrogen-introducing resist film 19 (for example, about 300 nm thick) is patterned by normal lithography (for example, ArF lithography). Using the patterned nitrogen-introducing resist film 19 as an ion implantation mask, nitrogen is ion-implanted into the surface of the STI region 3 corresponding to the N-channel device region Rn, so that the nitrogen-introducing region 3n (N channel threshold adjusting element outward) A diffusion prevention region) is formed.
  • ion implantation conditions for example, ion species: nitrogen, implantation energy: about 15 KeV, dose amount: 5 ⁇ 10 14 / cm 2 or the like (for example, implantation energy: about 5 to 30 KeV, dose amount: 5 ⁇ 10 13 / Cm 2 to 5 ⁇ 10 15 / cm 2 etc.) can be exemplified as a suitable one.
  • ion implantation of nitrogen or the like is performed in the state where the silicon nitride film 11 for forming the STI and the pad silicon oxide film 12 are present, it is possible to prevent undesired introduction of nitrogen or the like into the N channel active region 4n. There is a merit that can be.
  • the unnecessary nitrogen-introducing resist film 19 is removed by, for example, ashing.
  • the silicon nitride film 11 for forming the STI is removed by, for example, hot phosphoric acid, and the device surface 1a of the wafer 1 is etched back by using, for example, a hydrofluoric acid-based etchant, whereby the pad silicon oxide film 12 is obtained. When these are removed, the result is as shown in FIG.
  • the gate-first (Gate First) method has been mainly described as an example in the above-described embodiment, but the present invention is not limited thereto, and the gate-last (Gate Last) is described. It goes without saying that it can also be applied to the method.
  • the present invention can be widely applied to a threshold voltage control technique in a semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device (or a semiconductor device).

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

　３２ｎｍテクノロジノード以降のＭＩＳＦＥＴにおいては、Ｈｉｇｈ－ｋゲート絶縁膜とメタルゲート電極が導入されている。この場合、ｎ－ＭＩＳＦＥＴおよびｐ－ＭＩＳＦＥＴの閾値電圧の絶対値が、後の高温熱処理によって、上昇するという問題がある。そこで、各種の閾値電圧調整金属膜等をＨｉｇｈ－ｋゲート絶縁膜上に形成して、そこからＨｉｇｈ－ｋゲート絶縁膜内に、これらの膜成分を導入することによって、閾値電圧を制御している。しかし、ｎ－ＭＩＳＦＥＴのＨｉｇｈ－ｋゲート絶縁膜に導入されたランタン等が、その後の熱処理によって、ＳＴＩ領域等に移動しやすいという問題があることが、本願発明者等によって、明らかにされた。　本願発明は、半導体集積回路装置において、ｎ－ＭＩＳＦＥＴのゲートスタック下部およびその周辺の素子分離領域表面部に、Nチャネル閾値調整元素外方拡散防止領域を設けたものである。

Description

半導体集積回路装置および半導体集積回路装置の製造方法
　本発明は、半導体集積回路装置および半導体集積回路装置（または半導体装置）の製造方法における閾値電圧制御技術に適用して有効な技術に関する。
　Ｖ．Ｎａｒａｙａｎａｎほか２５名、”Ｂａｎｄ－Ｅｄｇｅ　Ｈｉｇｈ－Ｐｅｒｆｏｒｍａｎｃｅ　ｈｉｇｈ－ｋ／Ｍｅｔａｌ　Ｇａｔｅ　ｎ－ＭＯＳＦＥＴｓ　ｕｓｉｎｇ　Ｃａｐ　Ｌａｙｅｒｓ　Ｃｏｎｔａｉｎｉｎｇ　Ｇｒｏｕｐ　ＩＩＡ　ａｎｄ　ＩＩＩＢ　Ｅｌｅｍｅｎｓ　ｗｉｔｈ　Ｇａｔｅ－Ｆｉｒｓｔ　Ｐｒｏｃｅｓｓｉｎｇ　ｆｏｒ　４５ｎｍ　ａｎｄ　Ｂｅｙｏｎｄ”，２００６　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ（非特許文献１）には、Ｈｉｇｈ－ｋゲート絶縁膜を有するｎ－ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）とｐ－ＭＩＳＦＥＴの閾値電圧（より正確には、その絶対値）を両方同時にバランスよく低下させるために、それぞれの領域のＨｉｇｈ－ｋゲート絶縁膜上に、別種の金属または金属酸化物を形成して、その成分をＨｉｇｈ－ｋゲート絶縁膜内に導入する技術が開示されている。
　Ｔ．Ｍｏｒｏｏｋａほか１３名、”Ｓｕｐｐｒｅｓｓｉｏｎ　ｏｆ　Ａｎｏｍａｌｏｕｓ　Ｔｈｒｅｓｈｏｌｄ　Ｖｏｌｔａｇｅ　Ｉｎｃｒｅａｓｅ　ｗｉｔｈ　Ａｒｅａ　Ｓｃａｌｉｎｇ　ｆｏｒ　Ｍｇ－　ｏｒ　Ｌａ－ｉｎｃｏｒｐｏｒａｔｅｄ　Ｈｉｇｈ－ｋ／Ｍｅｔａｌ　Ｇａｔｅ　ｎＭＯＳＦＥＴｓ　ｉｎ　Ｄｅｅｐ　Ｓｃａｌｅｄ　Ｒｅｇｉｏｎ”，２０１０　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ（非特許文献２）には、ｎ－ＭＩＳＦＥＴおよびｐ－ＭＩＳＦＥＴの閾値電圧を制御するために、Ｈｉｇｈ－ｋゲート絶縁膜内に導入された添加成分の濃度が、その後の高温熱処理による拡散等により低下しないように、Ｈｉｇｈ－ｋゲート絶縁膜の加工端部をオフセットサイドウォール端部まで延長する技術が開示されている。
Ｖ．Ｎａｒａｙａｎａｎほか２５名、"Ｂａｎｄ－Ｅｄｇｅ　Ｈｉｇｈ－Ｐｅｒｆｏｒｍａｎｃｅ　ｈｉｇｈ－ｋ／Ｍｅｔａｌ　Ｇａｔｅ　ｎ－ＭＯＳＦＥＴｓ　ｕｓｉｎｇ　Ｃａｐ　Ｌａｙｅｒｓ　Ｃｏｎｔａｉｎｉｎｇ　Ｇｒｏｕｐ　ＩＩＡ　ａｎｄ　ＩＩＩＢ　Ｅｌｅｍｅｎｓ　ｗｉｔｈ　Ｇａｔｅ－Ｆｉｒｓｔ　Ｐｒｏｃｅｓｓｉｎｇ　ｆｏｒ　４５ｎｍ　ａｎｄ　Ｂｅｙｏｎｄ"，２００６　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ Ｔ．Ｍｏｒｏｏｋａほか１３名、"Ｓｕｐｐｒｅｓｓｉｏｎ　ｏｆ　Ａｎｏｍａｌｏｕｓ　Ｔｈｒｅｓｈｏｌｄ　Ｖｏｌｔａｇｅ　Ｉｎｃｒｅａｓｅ　ｗｉｔｈ　Ａｒｅａ　Ｓｃａｌｉｎｇ　ｆｏｒ　Ｍｇ－　ｏｒ　Ｌａ－ｉｎｃｏｒｐｏｒａｔｅｄ　Ｈｉｇｈ－ｋ／Ｍｅｔａｌ　Ｇａｔｅ　ｎＭＯＳＦＥＴｓ　ｉｎ　Ｄｅｅｐ　Ｓｃａｌｅｄ　Ｒｅｇｉｏｎ"，２０１０　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ
　３２ｎｍテクノロジノード以降のＳＯＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）等に用いられるＭＩＳＦＥＴにおいては、Ｈｉｇｈ－ｋゲート絶縁膜とメタルゲート電極が導入されている。この場合、ｎ－ＭＩＳＦＥＴおよびｐ－ＭＩＳＦＥＴの閾値電圧の絶対値が、後の高温熱処理によって、上昇するという問題がある。そこで、各種の閾値電圧調整金属膜または閾値電圧調整金属酸化物膜をＨｉｇｈ－ｋゲート絶縁膜上に形成して、そこからＨｉｇｈ－ｋゲート絶縁膜内に、これらの膜成分を導入することによって、閾値電圧を制御している。しかし、ｎ－ＭＩＳＦＥＴのＨｉｇｈ－ｋゲート絶縁膜に導入されたランタン等が、その後の熱処理によって、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）領域等に移動しやすいという問題があることが、本願発明者等によって、明らかにされた。
　本願発明は、これらの課題を解決するためになされたものである。
　本発明の目的は、信頼性の高い半導体集積回路装置または半導体集積回路装置の製造プロセスを提供することにある。
　本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
　すなわち、本願の一つの発明は、半導体集積回路装置において、ｎ－ＭＩＳＦＥＴのゲートスタック下部およびその周辺の素子分離領域表面部に、Nチャネル閾値調整元素外方拡散防止領域を設けたものである。
　本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
　すなわち、半導体集積回路装置において、ｎ－ＭＩＳＦＥＴのゲートスタック下部およびその周辺の素子分離領域表面部に、Ｎチャネル閾値調整元素外方拡散防止領域を設けたので、ｎ－ＭＩＳＦＥＴのＨｉｇｈ－ｋゲート絶縁膜に導入されたランタン等が、その後の熱処理によって、ＳＴＩ領域（素子分離領域）等に移動することを防止することができる。
本願の一実施の形態の半導体集積回路装置のデバイス構造（Ｎチャネル閾値調整元素ドープＳＴＩ構造）等を説明するためのデバイス要部上面図である。 図１のＸ－Ｘ’断面に対応するデバイス断面図である。 図１のＹ－Ｙ’断面に対応するデバイス断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ＳＴＩ領域形成途中）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素イオン注入工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ウエル領域形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク膜加工工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整膜等除去工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク膜除去工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（メタルゲート電極膜およびポリシリコンゲート電極膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ゲートパターニング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜パターニング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜パターニング後熱処理工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜除去工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜サイドウォール形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜サイドウォール除去工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネルデバイス領域被覆用ハードマスク膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネルデバイス領域被覆用ハードマスク膜パターニング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜後熱処理工程）である。 本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）等を説明するためのデバイス要部上面図（図１に対応）である。 図２７のＸ－Ｘ’断面に対応するデバイス断面図である。 図２７のＹ－Ｙ’断面に対応するデバイス断面図である。 本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）に対応する製造方法（窒素イオン注入方式）における要部プロセスを説明するための図２７のＸ－Ｘ’断面に対応するデバイス断面図（窒素イオン注入工程）である。 本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）に対応する製造方法（窒素イオン注入方式）における要部プロセスを説明するための図２７のＸ－Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。
　　〔実施の形態の概要〕
　先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
　１．以下を含む半導体集積回路装置：
（ａ）半導体基板の第１の主面の表面に設けられた素子分離領域；
（ｂ）前記半導体基板の前記第１の主面の前記表面に設けられ、前記素子分離領域によって相互に分離されたＮチャネルアクティブ領域およびＰチャネルアクティブ領域；
（ｃ）前記半導体基板の前記第１の主面上に設けられ、前記Ｎチャネルアクティブ領域を横断し、Ｎチャネル型ＭＩＳＦＥＴを構成するＮチャネルゲートスタック；
（ｄ）前記半導体基板の前記第１の主面上に設けられ、前記Ｐチャネルアクティブ領域を横断し、Ｐチャネル型ＭＩＳＦＥＴを構成するＰチャネルゲートスタック；
（ｅ）前記Ｎチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域に設けられたＮチャネル閾値調整元素外方拡散防止領域。
　２．前記１項の半導体集積回路装置において、前記Nチャネル閾値調整元素外方拡散防止領域には、Ｎチャネル閾値調整元素がドープされている。
　３．前記２項の半導体集積回路装置において、前記Nチャネル閾値調整元素は、Ｌａ，Ｙ，ＭｇまたはＳｃである。
　４．前記１から３項のいずれか一つの半導体集積回路装置において、前記Ｎチャネル閾値調整元素外方拡散防止領域には、窒素がドープされている。
　５．前記１から４項のいずれか一つの半導体集積回路装置において、前記Ｐチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域には、前記Ｎチャネル閾値調整元素外方拡散防止領域は設けられていない。
　６．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面の表面に素子分離領域を形成することにより、前記半導体基板の前記第１の主面の前記表面に、Ｎチャネルアクティブ領域およびＰチャネルアクティブ領域を区画する工程；
（ｂ）前記半導体基板の前記第１の主面上に、前記Ｎチャネルアクティブ領域を横断し、Ｎチャネル型ＭＩＳＦＥＴを構成するＮチャネルゲートスタック（真性ゲートスタックおよびダミーゲートスタックを含む）を形成する工程；
（ｃ）前記半導体基板の前記第１の主面上に、前記Ｐチャネルアクティブ領域を横断し、Ｐチャネル型ＭＩＳＦＥＴを構成するＰチャネルゲートスタックを形成する工程；
（ｄ）前記工程（ｂ）および（ｃ）の前であって、前記工程（ａ）の後に、前記Ｎチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域に、Ｎチャネル閾値調整元素外方拡散防止領域を形成する工程。
　７．前記６項の半導体集積回路装置の製造方法において、前記Ｎチャネル閾値調整元素外方拡散防止領域の形成は、Ｎチャネル閾値調整元素をイオン注入することによって行われる。
　８．前記６または７項の半導体集積回路装置の製造方法において、前記Ｎチャネル閾値調整元素外方拡散防止領域の形成は、窒素をイオン注入することによって行われる。
　９．前記６項の半導体集積回路装置の製造方法において、前記Ｎチャネル閾値調整元素外方拡散防止領域の形成は、前記Ｎチャネル閾値調整元素外方拡散防止領域となるべき部分の前記素子分離領域の表面に、Ｎチャネル閾値調整元素または、その酸化物を成膜し、熱処理することによって行われる。
　１０．前記６から９項のいずれか一つの半導体集積回路装置の製造方法において、前記Ｎチャネル閾値調整元素外方拡散防止領域の形成は、前記Ｐチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域には、前記Ｎチャネル閾値調整元素外方拡散防止領域が形成されないように行われる。
　１１．前記６，９または１０項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素は、Ｌａ，Ｙ，ＭｇまたはＳｃである。
　　〔本願における記載形式、基本的用語、用法の説明〕
　１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
　更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ　Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
　今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ　Ｅｎｄ　ｏｆ　Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ　Ｅｎｄ　ｏｆ　Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
　２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Undoped Silicon Dioxide）だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン（TEOS－based silicon oxide）、SiOC（Silicon Oxicarbide）またはカーボンドープ酸化シリコン（Carbon－doped Silicon oxide）またはOSG（Organosilicate glass）、PSG（Phosphorus Silicate Glass）、BPSG（Borophosphosilicate Glass）等の熱酸化膜、CVD酸化膜、SOG（Spin ON Glass）、ナノクラスタリングシリカ（Nano－Clustering Silica：NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low－k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
　また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
　なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
　窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ　Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜またはＣＥＳＬ（Ｃｏｎｔａｃｔ　Ｅｔｃｈ　Ｓｔｏｐ　Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ　Ｍｅｍｏｒｉｚａｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ）における応力付与膜（ストレッサまたはストレッサ膜）としても使用される。
　同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ－Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ－Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ－Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ－Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ－Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
　３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
　４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
　５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
　６．本願において、「ゲート」というときは、「実ゲート」すなわち、実際にゲートとなるものとともに、後に除去するいわゆる「ダミーゲート」、「リプレースメントゲート」を含む。「ゲートスタック」とは、主にゲート絶縁膜およびゲート電極から構成された積層体を言う（「ダミーゲートスタック」と特に区別する必要があるときは、「実ゲートスタック」という）。「Ｈｉｇｈ－ｋゲートスタック」というときは、ゲート絶縁膜中にＨｉｇｈ－ｋゲート絶縁層を有するものをいう。
　また、「ゲート側面構造体」とは、ゲートスタックの側壁に作られたオフセットスペーサ、サイドウォールスペーサ等のゲート周辺構造を言う。更に、ゲートスタックとゲート側面構造体を含むゲート周辺構造を「ゲート構造体」という。
　また、本願において、「ゲートファースト方式」とは、ＭＩＳＦＥＴを集積した集積回路装置の製造方法において、実ゲートスタックの形成をソースドレインの活性化熱処理よりも前に実行する方式を言う。一方、「ゲートラスト方式」とは、実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式を言う。ゲートラスト方式のうち、界面ゲート絶縁膜（界面実ゲート絶縁膜）およびＨｉｇｈ－ｋゲート絶縁膜（実ゲート絶縁膜）をソースドレインの活性化熱処理よりも前に実行し、それよりも上層の実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式を「Ｈｉｇｈ－ｋファースト－メタルゲートラスト方式」言う。
　なお、Ｈｉｇｈ－ｋファースト－メタルゲートラスト方式においては、界面ゲート絶縁膜（いわゆるＩＬ）やＨｉｇｈ－ｋゲート絶縁膜は、ダミーゲートスタックを構成する要素であるが、実ゲートスタックを構成する要素でもあるので、プロセスの説明等に於いては、その時点の呼称を用いることがある。
　７．本願に於いて、「アクティブ領域」とは、半導体基板のデバイス面の素子分離領域に囲まれた領域であって、ＭＩＳＦＥＴ等のチャネル領域やソースドレイン領域となるべき部分を言う。
　更に、「Ｎチャネル閾値調整元素外方拡散防止領域」とは、Ｈｉｇｈ－ｋゲート絶縁膜を有するＮチャネル型ＭＩＳＦＥＴの閾値電圧を調整するためのＬａ、Ｙ、Ｍｇ、Ｓｃ等のＮチャネル閾値調整元素が、ゲート絶縁膜から素子分離領域（たとえばＳＴＩ領域）等へ外方拡散することを防止するための領域を言う。具体的には、Ｎチャネル閾値調整元素導入領域、窒素導入領域等である。
　　〔実施の形態の詳細〕
　実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
　また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
　　１．本願の一実施の形態の半導体集積回路装置のデバイス構造（Ｎチャネル閾値調整元素ドープＳＴＩ構造）等の説明（主に図１から図３）
　以下の例では、３２ｎｍテクノロジノードのＣＭＩＳ半導体集積回路装置を例に取り具体的に説明するが、
これよりも微細な製品およびこれよりも寸法の大きな製品にも適用できることは言うまでもない。
　以下では、説明の便宜上、主にゲートファースト方式について説明するが、Ｈｉｇｈ－ｋファースト－メタルゲートラスト方式等の中間形態を含むゲートラスト方式にも適用できることはいうまでもない。
　図１は本願の一実施の形態の半導体集積回路装置のデバイス構造（Ｎチャネル閾値調整元素ドープＳＴＩ構造）等を説明するためのデバイス要部上面図である。図２は図１のＸ－Ｘ’断面に対応するデバイス断面図である。図３は図１のＹ－Ｙ’断面に対応するデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置のデバイス構造（Ｎチャネル閾値調整元素ドープＳＴＩ構造）等を説明する。
　図１に示すように、半導体チップ２のデバイス面１ａ上において、ＣＭＩＳを構成するＮチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥＴ（Ｑｐ）のアクティブ領域、すなわち、Ｎチャネルアクティブ領域４ｎおよびＰチャネルアクティブ領域４ｐは、それぞれＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）領域３（素子分離領域）によって囲まれている。この素子分離領域３の表面領域は、Ｎチャネルアクティブ領域４ｎの周辺のＮチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）とＰチャネルアクティブ領域４ｐの周辺のＮチャネル閾値調整元素等非導入領域３ｕに分かれている。Ｎチャネルアクティブ領域４ｎとＰチャネルアクティブ領域４ｐの中央部をＮチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐがそれぞれ縦断又は横断している。
　次に、図２に示すように、半導体チップ２は、基板部１ｓ（Ｐ型単結晶シリコン基板部）と、その上のウエル部に分かれており、ウエル部はＮチャネルデバイス領域Ｒｎに対応するＮ型ウエル領域６ｎと、Ｐチャネルデバイス領域Ｒｐに対応するＰ型ウエル領域６ｐに分かれている。Ｎチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐの表面領域には、それぞれＮ型ソースドレイン領域２０ｎおよびＰ型ソースドレイン領域２０ｐが設けられている。Ｎチャネルゲートスタック５ｎは、下からＩＬ（Ｉｎｔｅｒｆａｃｉａｌ　Ｌａｙｅｒ）すなわち、界面酸化シリコン系絶縁膜７、ＮチャネルＨｉｇｈ－ｋゲート絶縁膜８ｎ（Ｈｉｇｈ－ｋゲート絶縁膜８）、メタルゲート電極膜９ｍ、ポリシリコンゲート電極膜９ｓ等から構成されている。一方、Ｐチャネルゲートスタック５ｐは、下からＩＬすなわち、界面酸化シリコン系絶縁膜７、ＰチャネルＨｉｇｈ－ｋゲート絶縁膜８ｐ（Ｈｉｇｈ－ｋゲート絶縁膜８）、メタルゲート電極膜９ｍ、ポリシリコンゲート電極膜９ｓ等から構成されている。
　次に、図３に示すように、Ｎチャネルゲートスタック５ｎ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面には、Ｎチャネル閾値調整元素導入領域３ｄが設けられている。一方、Ｐチャネルゲートスタック５ｐ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面には、Ｎチャネル閾値調整元素導入領域３ｄが設けられていない。これは、Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値電圧制御に悪影響を与えるからである。
　なお、図１に示すように、Ｎチャネル閾値調整元素導入領域３ｄは、通常、製造のしやすさから、Ｎチャネルデバイス領域Ｒｎに対応するＳＴＩ領域３（素子分離領域）の表面領域のほぼ全体に形成するが、Ｎチャネルゲートスタック５ｎ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面領域のみに形成するようにしてもよい。
　Ｎチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）には、基本的に、ＮチャネルＨｉｇｈ－ｋゲート絶縁膜８ｎにドープされたＮチャネル閾値調整元素と同一のＮチャネル閾値調整元素がドープするのが、プロセス的に元も好適である。なお、異なるＮチャネル閾値調整元素をドープしても良い。Ｎチャネル閾値調整元素としては、たとえば、Ｌａ、Ｙ、Ｓｃ（以上、希土類元素）、Ｍｇ（周期表２族）等を好適なものとして例示することができる。
　　２．本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスの説明（主に図４から図１５）
　このセクションでは、セクション１で説明したデバイス構造を実現するための要部プロセスを説明する。以下の説明では、主に、ゲートスタックのパターニングまでを説明する。これは、ゲートスタックのパターニング後のゲート側面構造体等を含むゲート構造体の形成およびソースドレイン領域の導入等は、ゲートファースト方式またはゲートラスト方式の選択も含めて、採用するプロセス方式によって、必要に応じて種々選択できるからである。
　図４は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ＳＴＩ領域形成途中）である。図５は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素イオン注入工程）である。図６は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ウエル領域形成工程）である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜形成工程）である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク膜加工工程）である。図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工工程）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整膜成膜工程）である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整膜等除去工程）である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク膜除去工程）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（メタルゲート電極膜およびポリシリコンゲート電極膜成膜工程）である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ゲートパターニング工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明する。
　先ず、図４を参照しながら、図４に至るＳＴＩプロセスを簡単に説明する。ウエハ１（基板部１ｓ）として、たとえばＰ型単結晶シリコンウエハ（たとえば比抵抗が１から１０Ωｃｍ程度）を準備し、そのデバイス面（第１の主面）１ａ側（裏面１bの反対側）のほぼ全面に、たとえば、熱酸化により、パッド酸化シリコン膜１２（たとえば厚さ１０ｎｍ程度）を形成する。続いて、パッド酸化シリコン膜１２上のほぼ全面に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により、ＳＴＩ形成用窒化シリコン膜１１（たとえば厚さ２０ｎｍ程度）を成膜する。次に、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、ＳＴＩ形成用窒化シリコン膜１１およびパッド酸化シリコン膜１２をパターニングして、トレンチ形成用開口（たとえば、幅７０ｎｍ程度）を形成する。次に、このパターニングされたＳＴＩ形成用窒化シリコン膜１１等をマスクとして、たとえばハロゲン系エッチングガスを用いた異方性ドライエッチングにより、トレンチ（たとえば深さ３００ｎｍ程度）を形成する。次に、例えば、熱酸化により、トレンチ内にライナ酸化シリコン膜（たとえば厚さ３ｎｍ程度）を成膜する。続いて、ウエハ１のデバイス面１ａ側のほぼ全面およびトレンチ内に、例えば、ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）－ＣＶＤにより、埋め込み用酸化シリコン系膜を成膜する。次に、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により、表面を平坦化して、ＳＴＩ形成用窒化シリコン膜１１の上で止める。続いて、たとえば弗酸系エッチング液を用いて、トレンチ上の埋め込み用酸化シリコン系膜を除去すると、図４に示すように、トレンチ内にＳＴＩ領域３（素子分離領域）が残る。
　次に、図５に示すように、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、Ｎチャネル閾値調整元素導入用レジスト膜１４（例えば、厚さ３００ｎｍ程度）をパターニングする。パターニングされたＮチャネル閾値調整元素導入用レジスト膜１４をイオン注入マスクとして、Ｎチャネルデバイス領域Ｒｎに対応するＳＴＩ領域３の表面に、たとえば、ランタンをイオン注入することにより、Ｎチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ランタン、打ち込みエネルギー：１５０ＫｅＶ程度、ドーズ量：５ｘ１０１４／ｃｍ２等（範囲としては、たとえば打ち込みエネルギー：５０から３００ＫｅＶ程度、ドーズ量：５ｘ１０１３／ｃｍ２から５ｘ１０１５／ｃｍ２等）を好適なものとして例示することができる。このように、ＳＴＩ形成用窒化シリコン膜１１およびパッド酸化シリコン膜１２がある状態で、ランタン等のイオン注入を実行するので、Ｎチャネルアクティブ領域４ｎへの不所望なランタン等の導入を防止することができるメリットがある。
　その後、不要になったＮチャネル閾値調整元素導入用レジスト膜１４をたとえばアッシング等により除去する。続いて、例えば、熱燐酸等により、ＳＴＩ形成用窒化シリコン膜１１を除去し、たとえば、弗酸系エッチング液を用いて、ウエハ１のデバイス面１ａをエッチバックすることにより、パッド酸化シリコン膜１２等を除去すると、図６のようになる。
　次に、図７に示すように、ウエハ１のデバイス面１ａ側からイオン注入することにより、半導体基板部１ｓのデバイス面１ａ側のＮチャネルデバイス領域Ｒｎに対応する部分およびＰチャネルデバイス領域Ｒｐに対応する部分に、それぞれＮ型ウエル領域６ｎおよびＰ型ウエル領域６ｐを形成する。
　次に、図８に示すように、ウエハ１のデバイス面１ａの半導体表面のほぼ全面に、たとえば、熱酸化により、ＩＬ（界面酸化シリコン系絶縁膜）として酸化シリコン系絶縁膜７（たとえば厚さ１ｎｍ程度の酸窒化シリコン膜）を成膜する。続いて、界面酸化シリコン系絶縁膜７上のほぼ全面に、たとえば、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ）により、ノンドープＨｉｇｈ－ｋゲート絶縁膜８（たとえば厚さ２ｎｍ程度の酸化ハフニウム系Ｈｉｇｈ－ｋゲート絶縁膜）を成膜する。続いて、ノンドープＨｉｇｈ－ｋゲート絶縁膜８上のほぼ全面に、たとえば、スパッタリング成膜により、Ｐチャネル閾値調整膜１０ｐ（たとえば厚さ１ｎｍ程度のアルミナ膜）を成膜する。次に、Ｐチャネル閾値調整膜１０ｐ上のほぼ全面に、たとえば、反応性スパッタリング成膜により、メタルキャップ膜またはＰチャネル閾値調整膜加工用ハードマスク膜１５（たとえば厚さ１０ｎｍ程度のＴｉＮ膜）を成膜する。続いて、Ｐチャネル閾値調整膜加工用ハードマスク膜１５に、Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜１６（例えば、厚さ３００ｎｍ程度）を形成し、それを通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、パターニングする。
　次に、図９に示すように、Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜１６をマスクとして、たとえば、ウエットエッチング等により、Ｐチャネル閾値調整膜加工用ハードマスク膜１５をパターニングする。その後、不要になったＰチャネル閾値調整膜加工用ハードマスク用レジスト膜１６を除去する。
　次に、図１０に示すように、Ｐチャネル閾値調整膜加工用ハードマスク膜１５をマスクとして、たとえば、ウエットエッチング等により、Ｎチャネルデバイス領域Ｒｎ側のＰチャネル閾値調整膜１０ｐを除去する。ここで、ウエットエッチング液としては、たとえば、ＳＰＭ（Ｓｕｌｆｕｒｉｃ　Ａｃｉｄ　Ｈｙｄｒｏｇｅｎ　Ｐｅｒｏｘｉｄｅ　Ｍｉｘｔｕｒｅ）等を好適なものとして例示することができる。
　次に、図１１に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、スパッタリング成膜等により、Ｎチャネル閾値調整膜１０ｎ（たとえば厚さ１ｎｍ程度の酸化ランタン膜）を成膜する。その後、熱処理（たとえば、摂氏８５０度程度のＲＴＡ処理等）を施すことにより、図１２に示すように、Ｎチャネルデバイス領域ＲｎのノンドープＨｉｇｈ－ｋゲート絶縁膜８は、ＮチャネルＨｉｇｈ－ｋゲート絶縁膜８ｎ（ランタン添加酸化ハフニウム系Ｈｉｇｈ－ｋゲート絶縁膜）となる。一方、Ｐチャネルデバイス領域ＲｐのノンドープＨｉｇｈ－ｋゲート絶縁膜８は、ＰチャネルＨｉｇｈ－ｋゲート絶縁膜８ｐ（アルミニウム添加酸化ハフニウム系Ｈｉｇｈ－ｋゲート絶縁膜）となる。次に、不要になったＰチャネル閾値調整膜加工用ハードマスク膜１５を、たとえば、ウエットエッチング等により、除去すると図１３のようになる。ここで、ウエットエッチング液としては、たとえば、ＳＰＭ等を好適なものとして例示することができる。
　次に、図１４に示すように、ウエハ１のデバイス面１ａ側のほぼ全面のＮチャネルＨｉｇｈ－ｋゲート絶縁膜８ｎおよびＰチャネルＨｉｇｈ－ｋゲート絶縁膜８ｐ上に、たとえば、反応性スパッタリング成膜等により、メタルゲート電極膜９ｍ（たとえば厚さ１０ｎｍ程度のＴｉＮ膜）を成膜する。続いて、メタルゲート電極膜９ｍ上のほぼ全面に、たとえば、ＣＶＤにより、ポリシリコンゲート電極膜９ｓ（たとえば厚さ１０ｎｍ程度のポリシリコン膜又はアモルファスシリコン膜）を成膜する。
　次に、図１５に示すように、たとえば、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）と異方性ドライエッチングの組み合わせにより、Ｎチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐをパターニングする。ここで、ポリシリコンゲート電極膜９ｓのエッチングガスとしては、たとえばＨＢｒ等のハロゲン系エッチングガスを、メタルゲート電極膜９ｍのエッチングガスとしては、たとえばＣｌ２／ＨＢｒ等のハロゲン系エッチングガスを、Ｈｉｇｈ－ｋゲート絶縁膜８（８ｎ、８ｐ）のエッチングガスとしては、たとえばＢＣｌ３／Ｃｌ２等のハロゲン系エッチングガスを好適なものとして例示することができる。
　この後、ゲート側面構造体等を含むゲート構造体の形成およびソースドレイン領域の導入等を経て、ゲートファースト方式であれば、プリメタル（Ｐｒｅ－ｍｅｔａｌ）絶縁膜の形成、コンタクトホール形成、タングステンプラグ等の埋め込みの後、たとえば、ダマシン方式等の銅系埋め込み配線工程等に移行する。
　　３．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例１（Ｎチャネル閾値調整元素含有膜成膜基本方式）の説明（主に図１６から図１９）
　セクション２では、セクション１のデバイス構造を実現するデバイスの製法として、ランタン等のＮチャネル閾値調整元素をイオン注入する方法を説明したが、このセクションでは、その変形例として、Ｎチャネル閾値調整元素含有膜からＮチャネル閾値調整元素を導入する方法を説明する。いうまでもないことであるが、セクション２の方法を併用することを排除するものではない。
　図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜工程）である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜パターニング工程）である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜パターニング後熱処理工程）である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜除去工程）である。
　図４の状態から、図１６に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえばスパッタリング成膜等により、Ｎチャネル閾値調整元素含有膜１７（たとえば厚さ１ｎｍ程度の酸化ランタン膜）を成膜する。
　次に、図１７に示すように、たとえば、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、Ｎチャネル閾値調整元素含有膜加工用レジスト膜１７（例えば、厚さ３００ｎｍ程度）をパターニングする。このパターニングされたＮチャネル閾値調整元素含有膜加工用レジスト膜１７をマスクとして、たとえば、ウエットエッチング等により、Ｐチャネルデバイス領域Ｒｐ上のＮチャネル閾値調整元素含有膜１７を除去する。ここで、ウエットエッチング液としては、たとえば、ＳＰＭ等を好適なものとして例示することができる。その後、不要になったＮチャネル閾値調整元素含有膜加工用レジスト膜１７を、たとえばアッシング等により除去すると、図１８のようになる。
　更に、この状態で熱処理（たとえば、摂氏８５０度程度のＲＴＡ処理等）を施すと、図１９に示すように、ＳＴＩ領域３（素子分離領域）の表面領域にＮチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）が形成され、素子分離領域３は、この領域と、もともとのＮチャネル閾値調整元素等非導入領域３ｕに分かれる。この後、先と同様に、図６の工程に移行する。
　このようにＮチャネル閾値調整元素含有膜からＮチャネル閾値調整元素を導入する方法（Ｎチャネル閾値調整元素含有膜成膜基本方式）においては、イオン注入による方式（Ｎチャネル閾値調整元素イオン注入方式）と比較して、比較的容易に高濃度のＮチャネル閾値調整元素含有領域３ｄを形成することができるメリットがある。
　　４．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例２（Ｎチャネル閾値調整元素含有膜成膜＆サイドウォール方式）の説明（主に図２０から図２２）
　このセクションに於いては、セクション３と同様に、Ｎチャネル閾値調整元素含有膜成膜方式ではあるが、Ｎチャネル閾値調整元素導入領域３ｄを、Ｎチャネルデバイス領域Ｒｎに対応する素子分離領域３の表面の内、Ｎチャネルアクティブ領域４ｎに近接した領域のみに限定することができるＮチャネル閾値調整元素含有膜成膜＆サイドウォール方式を説明する。
　図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜サイドウォール形成工程）である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜サイドウォール除去工程）である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例２（Ｎチャネル閾値調整元素含有膜成膜＆サイドウォール方式）を説明する。
　図１８の状態から、図２０に示すように、Ｎチャネル閾値調整元素含有膜１７（酸化ランタン膜）に対して、異方性ドライエッチングを施すことにより、Ｎチャネル閾値調整元素含有膜サイドウォール１７ｓを形成する。
　次に、図２１に示すように、熱処理（たとえば、摂氏８５０度程度のＲＴＡ処理等）を施すことにより、ＳＴＩ領域３（素子分離領域）の表面領域にＮチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）が形成され、素子分離領域３は、先と同様に、この領域と、もともとのＮチャネル閾値調整元素等非導入領域３ｕに分かれる。
　次に、図２２に示すように、例えば、熱燐酸等により、ＳＴＩ形成用窒化シリコン膜１１を除去し、たとえば、弗酸系エッチング液を用いて、ウエハ１のデバイス面１ａをエッチバックすることにより、パッド酸化シリコン膜１２等を除去する。
　このような構造とすることによって、Ｎチャネル閾値調整元素導入領域３ｄを、Ｎチャネルデバイス領域Ｒｎに対応する素子分離領域３の表面の内、Ｎチャネルアクティブ領域４ｎに近接した領域のみに限定することができるので、Ｎチャネル閾値調整元素のＰチャネルデバイス領域Ｒｐへの悪影響を低減することができる。
　　５．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）の説明（主に図２３から図２６）
　このセクションで説明する例は、セクション３で説明した製法の変形例で、ランタン等の選択的導入のために、ハードマスクを利用するところが特徴となっている。このは、たとえば、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等のように段差の激しい製品の加工に有利である。
　図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネルデバイス領域被覆用ハードマスク膜成膜工程）である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｐチャネルデバイス領域被覆用ハードマスク膜パターニング工程）である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜工程）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ－Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜後熱処理工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明する。
　図４の状態から、図２３に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、反応性スパッタリング成膜により、キャップ膜又はＰチャネルデバイス領域被覆用ハードマスク膜２５（例えば、厚さ１０ｎｍ程度のＴｉＮ膜）を成膜する。なお、Ｐチャネルデバイス領域被覆用ハードマスク膜２５としては、ＴｉＮ膜のほか、ＴａＮを好適なものとして例示することができる。
　次に、図２４に示すように、たとえば、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、Ｐチャネルデバイス領域被覆ハードマスク加工用レジスト膜２６（例えば、厚さ３００ｎｍ程度）をパターニングする。続いて、このパターニングされたＰチャネルデバイス領域被覆ハードマスク加工用レジスト膜２６をマスクとして、たとえば、ウエットエッチング等により、Ｎチャネルデバイス領域ＲｎのＰチャネルデバイス領域被覆用ハードマスク膜２５を除去する。ここで、ウエットエッチング液としては、たとえば、ＳＰＭ等を好適なものとして例示することができる。その後、不要になったＰチャネルデバイス領域被覆ハードマスク加工用レジスト膜２６を、たとえばアッシング等により除去する。
　次に、図２５に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、Ｎチャネル閾値調整元素含有膜１７（たとえば厚さ１ｎｍ程度の酸化ランタン膜）を成膜する。
　次に、図２６に示すように、熱処理（たとえば、摂氏８５０度程度のＲＴＡ処理等）を施すことにより、ＳＴＩ領域３（素子分離領域）の表面領域にＮチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）が形成され、素子分離領域３は、先と同様に、この領域と、もともとのＮチャネル閾値調整元素等非導入領域３ｕに分かれる。
　続いて、先と同様に、たとえばＳＰＭによるウエットエッチング等により、Ｎチャネル閾値調整元素含有膜１７およびＰチャネルデバイス領域被覆用ハードマスク膜２５を除去する。その後、図６のプロセスに移行する。
　このようなプロセスによれば、レジスト膜で直接、Ｎチャネル閾値調整元素含有膜１７をパターニングするのと比較して、パターン精度を改善することができる。
　　６．本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）の説明（主に図２７から図２９）
　このセクションでは、セクション１で説明したデバイス構造の変形例を説明する。セクション１の例では、Ｎチャネル閾値調整元素外方拡散防止領域として、Ｎチャネル閾値調整元素導入領域３ｄ（図１から図３）を使用しているが、このセクションの例では、その代わりに、窒素導入領域３ｎ（図２７から図２９）を使用している。
　図２７は本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）等を説明するためのデバイス要部上面図（図１に対応）である。図２８は図２７のＸ－Ｘ’断面に対応するデバイス断面図である。図２９は図２７のＹ－Ｙ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）を説明する。
　図２７に示すように、半導体チップ２のデバイス面１ａ上において、ＣＭＩＳを構成するＮチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥＴ（Ｑｐ）のアクティブ領域、すなわち、Ｎチャネルアクティブ領域４ｎおよびＰチャネルアクティブ領域４ｐは、それぞれＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）領域３（素子分離領域）によって囲まれている。この素子分離領域３の表面領域は、Ｎチャネルアクティブ領域４ｎの周辺の窒素導入領域３ｎ（Ｎチャネル閾値調整元素外方拡散防止領域）とＰチャネルアクティブ領域４ｐの周辺のＮチャネル閾値調整元素等非導入領域３ｕに分かれている。Ｎチャネルアクティブ領域４ｎとＰチャネルアクティブ領域４ｐの中央部をＮチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐがそれぞれ縦断又は横断している。
　次に、図２８に示すように、半導体チップ２は、基板部１ｓ（Ｐ型単結晶シリコン基板部）と、その上のウエル部に分かれており、ウエル部はＮチャネルデバイス領域Ｒｎに対応するＮ型ウエル領域６ｎと、Ｐチャネルデバイス領域Ｒｐに対応するＰ型ウエル領域６ｐに分かれている。Ｎチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐの表面領域には、それぞれＮ型ソースドレイン領域２０ｎおよびＰ型ソースドレイン領域２０ｐが設けられている。Ｎチャネルゲートスタック５ｎは、下からＩＬ（Ｉｎｔｅｒｆａｃｉａｌ　Ｌａｙｅｒ）すなわち、界面酸化シリコン系絶縁膜７、ＮチャネルＨｉｇｈ－ｋゲート絶縁膜８ｎ（Ｈｉｇｈ－ｋゲート絶縁膜８）、メタルゲート電極膜９ｍ、ポリシリコンゲート電極膜９ｓ等から構成されている。一方、Ｐチャネルゲートスタック５ｐは、下からＩＬすなわち、界面酸化シリコン系絶縁膜７、ＰチャネルＨｉｇｈ－ｋゲート絶縁膜８ｐ（Ｈｉｇｈ－ｋゲート絶縁膜８）、メタルゲート電極膜９ｍ、ポリシリコンゲート電極膜９ｓ等から構成されている。
　次に、図２９に示すように、Ｎチャネルゲートスタック５ｎ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面には、窒素導入領域３ｎが設けられている。一方、Ｐチャネルゲートスタック５ｐ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面には、窒素導入領域３ｎが設けられていない。これは、Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値電圧制御に悪影響を与えるおそれがあるからである。
　なお、図２７に示すように、窒素導入領域３ｎは、通常、製造のしやすさから、Ｎチャネルデバイス領域Ｒｎに対応するＳＴＩ領域３（素子分離領域）の表面領域のほぼ全体に形成するが、Ｎチャネルゲートスタック５ｎ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面領域のみに形成するようにしてもよい。
　このように、Ｎチャネル閾値調整元素外方拡散防止領域として、窒素導入領域３ｎを用いるメリットは、Ｎチャネル閾値調整元素導入領域３ｄと比較して、ＳＴＩのエッチング特性に対する影響が小さい外、Ｐチャネルデバイス領域Ｒｐへの影響が小さい等がある。一方、熱処理等で抜けやすいので、Ｎチャネル閾値調整元素導入領域３ｄの方が効果が大きい。
　　７．本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例に対応する半導体集積回路装置の製造方法における要部プロセスの説明（主に図３０および図３１）
　このセクションでは、セクション６で説明したデバイス構造を実現するための製造方法の一例を説明する。
　図３０は本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）に対応する製造方法（窒素イオン注入方式）における要部プロセスを説明するための図２７のＸ－Ｘ’断面に対応するデバイス断面図（窒素イオン注入工程）である。図３１は本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）に対応する製造方法（窒素イオン注入方式）における要部プロセスを説明するための図２７のＸ－Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例に対応する半導体集積回路装置の製造方法における要部プロセスを説明する。
　図４の状態から、図３０に示すように、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、窒素導入用レジスト膜１９（例えば、厚さ３００ｎｍ程度）をパターニングする。パターニングされた窒素導入用レジスト膜１９をイオン注入マスクとして、Ｎチャネルデバイス領域Ｒｎに対応するＳＴＩ領域３の表面に、窒素をイオン注入することにより、窒素導入領域３ｎ（Ｎチャネル閾値調整元素外方拡散防止領域）を形成する。ここで、イオン注入条件としては、たとえば、イオン種：窒素、打ち込みエネルギー：１５ＫｅＶ程度、ドーズ量：５ｘ１０１４／ｃｍ２等（範囲としては、たとえば打ち込みエネルギー：５から３０ＫｅＶ程度、ドーズ量：５ｘ１０１３／ｃｍ２から５ｘ１０１５／ｃｍ２等）を好適なものとして例示することができる。このように、ＳＴＩ形成用窒化シリコン膜１１およびパッド酸化シリコン膜１２がある状態で、窒素等のイオン注入を実行するので、Ｎチャネルアクティブ領域４ｎへの不所望な窒素等の導入を防止することができるメリットがある。
　その後、不要になった窒素導入用レジスト膜１９をたとえばアッシング等により除去する。続いて、例えば、熱燐酸等により、ＳＴＩ形成用窒化シリコン膜１１を除去し、たとえば、弗酸系エッチング液を用いて、ウエハ１のデバイス面１ａをエッチバックすることにより、パッド酸化シリコン膜１２等を除去すると、図３１のようになる。
　　８．サマリ
　以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば、前記実施の形態では、前記実施の形態では、主にゲートファースト（Ｇａｔｅ　Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ　Ｌａｓｔ）方式にも適用できることは言うまでもない。
　本発明は、半導体集積回路装置および半導体集積回路装置（または半導体装置）の製造方法における閾値電圧制御技術に広く適用することができる。
　１　半導体ウエハ
　１ａ　（ウエハ又はチップの）表側主面（デバイス面）
　１ｂ　（ウエハ又はチップの）裏側主面
　１ｓ　（ウエハ又はチップの）基板部（Ｐ型単結晶シリコン基板部）
　２　半導体チップ
　３　ＳＴＩ領域（素子分離領域）
　３ｄ　Ｎチャネル閾値調整元素導入領域（Ｎチャネル閾値調整元素外方拡散防止領域）
　３ｎ　窒素導入領域（Ｎチャネル閾値調整元素外方拡散防止領域）
　３ｕ　Ｎチャネル閾値調整元素等非導入領域
　４ｎ　Ｎチャネルアクティブ領域
　４ｐ　Ｐチャネルアクティブ領域
　５ｎ　Ｎチャネルゲートスタック
　５ｐ　Ｐチャネルゲートスタック
　６ｎ　Ｎ型ウエル領域
　６ｐ　Ｐ型ウエル領域
　７　ＩＬ（界面酸化シリコン系絶縁膜）
　８　Ｈｉｇｈ－ｋゲート絶縁膜（酸化ハフニウム系Ｈｉｇｈ－ｋゲート絶縁膜）
　８ｎ　ＮチャネルＨｉｇｈ－ｋゲート絶縁膜（ランタン添加酸化ハフニウム系Ｈｉｇｈ－ｋゲート絶縁膜）
　８ｐ　ＰチャネルＨｉｇｈ－ｋゲート絶縁膜（アルミニウム添加酸化ハフニウム系Ｈｉｇｈ－ｋゲート絶縁膜）
　９ｍ　メタルゲート電極膜（ＴｉＮ膜）
　９ｓ　ポリシリコンゲート電極膜
　１０ｎ　Ｎチャネル閾値調整膜（酸化ランタン膜）
　１０ｐ　Ｐチャネル閾値調整膜（アルミナ膜）
　１１　ＳＴＩ形成用窒化シリコン膜
　１２　パッド酸化シリコン膜
　１４　Ｎチャネル閾値調整元素導入用レジスト膜
　１５　Ｐチャネル閾値調整膜加工用ハードマスク膜（ＴｉＮ膜）
　１６　Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜
　１７　Ｎチャネル閾値調整元素含有膜（酸化ランタン膜）
　１７ｓ　Ｎチャネル閾値調整元素含有膜サイドウォール
　１８　Ｎチャネル閾値調整元素含有膜加工用レジスト膜
　１９　窒素導入用レジスト膜
　２０ｎ　Ｎ型ソースドレイン領域
　２０ｐ　Ｐ型ソースドレイン領域
　２５　Ｐチャネルデバイス領域被覆用ハードマスク膜（ＴｉＮ膜）
　２６　Ｐチャネルデバイス領域被覆ハードマスク加工用レジスト膜
　Ｑｎ　Ｎチャネル型ＭＩＳＦＥＴ
　Ｑｐ　Ｐチャネル型ＭＩＳＦＥＴ
　Ｒｎ　Ｎチャネルデバイス領域
　Ｒｐ　Ｐチャネルデバイス領域

Claims (11)

  1. 　　以下を含む半導体集積回路装置：
    （ａ）半導体基板の第１の主面の表面に設けられた素子分離領域；
    （ｂ）前記半導体基板の前記第１の主面の前記表面に設けられ、前記素子分離領域によって相互に分離されたＮチャネルアクティブ領域およびＰチャネルアクティブ領域；
    （ｃ）前記半導体基板の前記第１の主面上に設けられ、前記Ｎチャネルアクティブ領域を横断し、Ｎチャネル型ＭＩＳＦＥＴを構成するＮチャネルゲートスタック；
    （ｄ）前記半導体基板の前記第１の主面上に設けられ、前記Ｐチャネルアクティブ領域を横断し、Ｐチャネル型ＭＩＳＦＥＴを構成するＰチャネルゲートスタック；
    （ｅ）前記Ｎチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域に設けられたNチャネル閾値調整元素外方拡散防止領域。
  2. 　　前記１項の半導体集積回路装置において、前記Nチャネル閾値調整元素外方拡散防止領域には、Nチャネル閾値調整元素がドープされている。
  3. 　　前記２項の半導体集積回路装置において、前記Nチャネル閾値調整元素は、Ｌａ，Ｙ，ＭｇまたはＳｃである。
  4. 　　前記１項の半導体集積回路装置において、前記Nチャネル閾値調整元素外方拡散防止領域には、窒素がドープされている。
  5. 　　前記３項の半導体集積回路装置において、前記Ｐチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域には、前記Nチャネル閾値調整元素外方拡散防止領域は設けられていない。
  6. 　　以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）半導体ウエハの第１の主面の表面に素子分離領域を形成することにより、前記半導体基板の前記第１の主面の前記表面に、Ｎチャネルアクティブ領域およびＰチャネルアクティブ領域を区画する工程；
    （ｂ）前記半導体基板の前記第１の主面上に、前記Ｎチャネルアクティブ領域を横断し、Ｎチャネル型ＭＩＳＦＥＴを構成するＮチャネルゲートスタックを形成する工程；
    （ｃ）前記半導体基板の前記第１の主面上に、前記Ｐチャネルアクティブ領域を横断し、Ｐチャネル型ＭＩＳＦＥＴを構成するＰチャネルゲートスタックを形成する工程；
    （ｄ）前記工程（ｂ）および（ｃ）の前であって、前記工程（ａ）の後に、前記Ｎチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域に、Nチャネル閾値調整元素外方拡散防止領域を形成する工程。
  7. 　　前記６項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素外方拡散防止領域の形成は、Nチャネル閾値調整元素をイオン注入することによって行われる。
  8. 　　前記６項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素外方拡散防止領域の形成は、窒素をイオン注入することによって行われる。
  9. 　　前記６項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素外方拡散防止領域の形成は、前記Nチャネル閾値調整元素外方拡散防止領域となるべき部分の前記素子分離領域の表面に、Nチャネル閾値調整元素または、その酸化物を成膜し、熱処理することによって行われる。
  10. 　　前記７項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素外方拡散防止領域の形成は、前記Ｐチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域には、前記Nチャネル閾値調整元素外方拡散防止領域が形成されないように行われる。
  11. 　　前記１０項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素は、Ｌａ，Ｙ，ＭｇまたはＳｃである。
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