WO2012120674A1 - メモリアクセス装置 - Google Patents

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WO2012120674A1
WO2012120674A1 PCT/JP2011/055605 JP2011055605W WO2012120674A1 WO 2012120674 A1 WO2012120674 A1 WO 2012120674A1 JP 2011055605 W JP2011055605 W JP 2011055605W WO 2012120674 A1 WO2012120674 A1 WO 2012120674A1
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cell
pixel
address
pixels
memory
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PCT/JP2011/055605
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English (en)
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山田　恭裕
律彦 永井
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Ｎｔｔエレクトロニクス株式会社
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Priority to US13/992,996 priority patent/US9430992B2/en
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    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06T1/00—General purpose image data processing
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
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    • H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
    • H04N19/51—Motion estimation or motion compensation
    • H04N19/523—Motion estimation or motion compensation with sub-pixel accuracy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus

Definitions

  • the present invention relates to a memory access device that can increase the memory use efficiency and the access efficiency even when the number of bits per pixel is not a power of two.
  • a memory access device is provided in the image processing device.
  • the memory access apparatus reads data from an SDRAM (Synchronous Dynamic Random Access Memory) in which an image frame is stored.
  • SDRAM Serial Dynamic Random Access Memory
  • a rectangular area is generally accessed. The rectangular area is set by the start point coordinates and the end point coordinates, or by the start point coordinates and the size (number of pixels) in the horizontal and vertical directions of the rectangular area.
  • a conventional method of accessing the SDRAM by the memory access device will be described below.
  • image processing of 8 bits / pixel has been mainstream.
  • the number of pixels per burst access is 32 pixels according to the following calculation.
  • a rectangular area accessed in one burst is defined as a cell.
  • the cell is a rectangular area having 32 pixels.
  • 240 cells horizontally and 270 cells vertically are arranged in a 1920 ⁇ 1080 pixel image frame of a general HD (High Definition) image.
  • FIG. 23 is a diagram showing a pixel address and a cell address in an HD image in the background art in the case of 8 bits / pixel.
  • FIG. 24 is a diagram showing pixel addresses in each cell in the background art in the case of 8 bits / pixel.
  • x and y of Pix (x, y) are expressed in binary notation and expressed in the order of LSB (Least Significant Bit) to MSB (Most Significant Bit), it is as follows.
  • x (X0, X1,..., X10)
  • y (Y0, Y1,..., Y10)
  • x and y of Cell (x, y) are expressed as follows.
  • x (XC0, XC1,..., XC7)
  • y (YC0, YC1,..., YC8)
  • x and y of PixC (x, y) are expressed as follows.
  • x (XP0, XP1, XP2)
  • y (YP0, YP1)
  • x and y of Pix (x, y) are expressed using Cell (x, y) and PixC (x, y), they are as follows.
  • x and y of Pix (15, 9) are expressed in binary notation and expressed in the order of LSB to MSB as follows.
  • x (1,1,1,1,0,0,0,0,0,0)
  • y (1,0,0,1,0,0,0,0,0,0)
  • (XP0, XP1, XP2) (1,1,1)
  • (XCO, XC1,..., XC7) (1, 0, 0, 0, 0, 0, 0)
  • YP0, YP1) (1, 0)
  • YC0, YC1,..., YC8) (0, 1, 0, 0, 0, 0, 0, 0) Therefore
  • Cell (x, y) and PixC (x, y) are as follows.
  • Cell (x, y) Cell (1, 2)
  • PixC (x, y) PixC (7,1)
  • the number of horizontal pixels and the number of vertical pixels in one cell is a power of 2
  • the upper bits (from MSB in order) of the pixel address Pix (x, y) are extracted.
  • the SDRAM cell address Cell (x, y) can be obtained with only some bits. Therefore, SDRAM access control can be easily performed.
  • CA (CA0, CA1,..., CA9)
  • RA (RA0, RA1,..., RA12)
  • BA (BA0, BA1, BA2)
  • FIG. 25 is a diagram showing allocation of SDRAM addresses to cell addresses in the background art in the case of 8 bits / pixel.
  • a 2-bit bank address is assigned to the lower 2 bits of the XC address of the cell, and a 1-bit bank address is assigned to the lower 1 bit of the YC address of the cell.
  • the cell in the continuous burst access of the rectangular area, the cell is first continuously burst-accessed in the horizontal direction, and then the cell position is changed in the vertical direction to continuously access the cells. If continuous burst access of cells is first performed in the vertical direction, a 1-bit bank address is assigned to the LSB of XC, and a 2-bit bank address is assigned to the lower 2 bits of YC.
  • x and y of Pix (x, y) are expressed using an in-cell pixel address, a Bank address, a Column address, and a Row address, the following is obtained.
  • burst access is 8 words / burst and two 16-bit / word SDRAMs are used
  • the number of horizontal pixels and the number of vertical pixels in one cell can be raised to a power of 2 (horizontal 4 pixels ⁇ vertical 4 pixels).
  • an image frame of a general HD image is composed of 4 ⁇ 4 pixel cells, 480 cells are arranged horizontally and 270 cells are arranged vertically.
  • FIG. 26 is a diagram showing a pixel address and a cell address in an HD image in the background art in the case of 10 bits / pixel.
  • FIG. 27 is a diagram showing pixel addresses in each cell in the background art in the case of 10 bits / pixel.
  • x and y of Pix (x, y) are expressed using a cell address Cell (x, y) and an in-cell pixel address PixC (x, y), the following is obtained.
  • x and y of Pix (15, 9) are expressed in binary notation and expressed in the order of LSB to MSB as follows.
  • x (1,1,1,1,0,0,0,0,0,0)
  • y (1,0,0,1,0,0,0,0,0,0)
  • (XP0, XP1) (1,1)
  • (XCO, XC1,..., XC8) (1,1,0,0,0,0,0,0,0)
  • YP0, YP1) (1, 0)
  • YC0, YC1,..., YC8) (0, 1, 0, 0, 0, 0, 0, 0) Therefore
  • Cell (x, y) and PixC (x, y) are as follows.
  • Cell (x, y) Cell (3, 2)
  • PixC (x, y) PixC (3,1)
  • FIG. 28 is a diagram showing allocation of SDRAM addresses to cell addresses in the background art in the case of 10 bits / pixel.
  • continuous burst access can be performed by assigning a cell address to a Bank address, a Column address, and a Row address. That is, x and y of Pix (x, y) are expressed as follows using an in-cell pixel address, a Bank address, a Column address, and a Row address.
  • the present invention has been made to solve the above-described problems, and its purpose is to provide memory access that can increase the memory use efficiency and the access efficiency even when the number of bits per pixel is not a power of two. Get the device.
  • the memory access device obtains the number of pixels per one burst access by rounding down and dividing the number of bits obtained by one burst access to the memory storing the image frame by the number of bits per pixel.
  • a memory access device that arranges a rectangular area having a number of pixels equal to or less than a number as a cell in the image frame, accesses the memory using the cell, and reads data of a part of the block of the image frame.
  • a first lookup table that outputs a result of dividing the horizontal component of the pixel address of the block by the number of pixels of the horizontal component of the cell; and the vertical component of the pixel address of the block is the number of pixels of the vertical component of the cell
  • a second look-up table for outputting the result of division by the horizontal component of the pixel address of the block
  • a third look-up table that outputs a remainder when dividing by the number of pixels of the horizontal component of the cell, and a remainder when the vertical component of the pixel address of the block is divided by the number of pixels of the vertical component of the cell
  • a fourth look-up table wherein the output value of the first look-up table and the output value of the second look-up table are addresses of the cells for burst access to the memory,
  • the output value of the third look-up table and the output value of the fourth look-up table are used as pixel addresses in the cell.
  • the memory use efficiency and the access efficiency can be increased.
  • FIG. 1 is a diagram illustrating a memory access device according to an embodiment of the present invention. It is a figure for demonstrating the read operation
  • Lookup table (first lookup table) 12 Lookup table (second lookup table) 14 Look-up table (third look-up table) 16 Lookup table (fourth lookup table)
  • the maximum access is performed to image data accessed in one burst regardless of the number of pixels in a power of 2 cells.
  • the number of pixels per burst access is 25 pixels.
  • This rectangular area having 25 pixels is defined as a cell.
  • An example of a 25 pixel cell is a 5 ⁇ 5 pixel (horizontal 5 ⁇ vertical 5 pixel) cell.
  • 384 cells are arranged horizontally and 216 cells are arranged vertically. The memory access device uses this cell to access the SDRAM and read data.
  • FIG. 1 is a diagram showing pixel addresses and cell addresses in an HD image according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing pixel addresses in each cell in the embodiment of the present invention.
  • x and y of Cell (x, y) are calculated by the following equations.
  • “/” means division and rounding down.
  • the result obtained by dividing by 5 is a numerical value obtained by rounding down.
  • x 9 bits
  • y 8 bits.
  • X and y of the Cell are expressed in binary notation as follows.
  • x and y of PixC (x, y) are expressed as follows.
  • Modulo means the remainder of the division result. In this embodiment, the remainder is obtained by dividing by 5. Since the remainder divided by 5 is 0 to 4, it is represented by 3 bits.
  • x and y of the pixel address Pix (x, y) are expressed as follows using the cell address and the pixel address in the cell.
  • FIG. 3 is a diagram showing allocation of SDRAM addresses to cell addresses in the embodiment of the present invention. As shown in FIG. 3, continuous burst access can be performed by assigning (XD0, XD1,..., XD8) and (YD0, YD1,..., YD7) to the Bank address, Column address, and Row address.
  • FIG. 4 is a diagram illustrating a memory access device according to an embodiment of the present invention.
  • This memory access device has lookup tables 10, 12, 14, 16 and an address arrangement conversion circuit 18.
  • the memory access device is provided in the image processing device.
  • the image processing apparatus performs image processing on a part of the blocks of the image frame
  • the memory access apparatus reads the block data from the SDRAM using the above access method.
  • a cell address for one burst access is obtained from the look-up tables 10 and 12, and the SDRAM is burst accessed.
  • the SDRAM burst access memory temporarily stores one burst access corresponding to one SDRAM cell and transfers it to an adjacent cell memory.
  • the pixel address in the cell subjected to burst access is obtained by the look-up tables 14 and 16, the pixel address for image processing is specified by the cell address and the pixel address in the cell, and the pixel data of the target block area is read from the cell memory by the image processing apparatus. Forward to.
  • the look-up table 10 outputs a result (XD0 to XD8) obtained by dividing the horizontal component (X0 to X10) of the pixel address of the block by the number of pixels (5) of the horizontal component of the cell.
  • the look-up table 12 outputs a result (YD0 to YD7) obtained by dividing the vertical component (Y0 to Y10) of the pixel address of the block by the number of pixels (5) of the vertical component of the cell.
  • the address arrangement conversion circuit 18 assigns the output values of the lookup tables 10 and 12 to the Bank address, the Column address, and the Row address.
  • the lookup table 14 outputs a remainder (XM0 to XM2) obtained by dividing the horizontal component (X0 to X10) of the pixel address of the block by the number of pixels (5) of the horizontal component of the cell.
  • the lookup table 16 outputs a remainder (YM0 to YM2) obtained by dividing the vertical component (Y0 to Y10) of the pixel address of the block by the number of pixels (5) of the vertical component of the cell.
  • the output values of the lookup tables 14 and 16 are set as pixel addresses in the cell.
  • the memory access device accesses the SDRAM by using the output values of the lookup tables 10 and 12 as cell addresses and assigning the cell addresses to the SDRAM burst access addresses by the address arrangement conversion circuit 18. Further, by using the output values of the lookup tables 14 and 16 as the pixel address in the cell that has been burst-accessed, the pixel in the cell is accessed.
  • FIG. 5 is a diagram for explaining a read operation from the SDRAM by the memory access device according to the embodiment of the present invention.
  • a rectangular area of an 8 ⁇ 8 pixel block is accessed. If the upper left pixel coordinate of the rectangular area is Pix (x, y), the lower right pixel coordinate is Pix (x + 7, y + 7). Accordingly, pixels in a region having Pix (x, y) as the upper left start point coordinate and Pix (x + 7, y + 7) as the lower right end point coordinate are read from the SDRAM.
  • the cell address of the start point coordinates Pix (x, y) is Cell (x / 5, y / 5), and the in-cell pixel address is PixC (Modulo (x, 5), Modulo (y, 5)).
  • the cell address of the end point coordinate Pix (x + 7, y + 7) is Cell ((x + 7) / 5, (y + 7) / 5), and the pixel address in the cell is PixC (Modulo (x + 7, 5), Modulo (y + 7), 5)).
  • the block to be accessed (8 ⁇ 8 pixel rectangular area) has an in-cell pixel address PixC (Modulo (x, 5), where the start point coordinate Pix (x, y) is the cell address Cell (x / 5, y / 5). Modulo (y, 5)) and the end point coordinates of the cell address Cell ((x + 7) / 5, (y + 7) / 5) are the in-cell pixel addresses PixC (Modulo (x + 7, 5), Modulo (y + 7, 5)). It becomes an area. SDRAM burst access is performed in the range from Cell (x / 5, y / 5) to Cell ((x + 7) / 5, (y + 7) / 5).
  • the pixel area to be actually accessed is from PixC (Modulo (x, 5), Modulo (y, 5)) to Cell ((x + 7) / 5, (y + 7) / 5 of Cell (x / 5, y / 5). ) PixC (Modulo (x + 7, 5), Modulo (y + 7, 5)).
  • the cell address is obtained from the look-up tables 10 and 12
  • the in-cell pixel address is obtained from the look-up tables 14 and 16. That is, the memory access device obtains a cell address corresponding to the start point coordinate and a cell address corresponding to the end point coordinate in the division lookup tables 10 and 12, and sequentially accesses each cell from the start point cell to the end point cell.
  • FIG. 6 is a diagram illustrating an example of a block to be accessed.
  • the start point cell address is (5, 10) and the end point cell address is (7, 11).
  • the cells are accessed in the order of (5, 10), (6, 10), (7, 10), (5, 11), (6, 11), (7, 11).
  • each cell is accessed in the order of (5, 10), (5, 11), (6, 10), (6, 11), (7, 10), (7, 11).
  • In-cell pixel data (pixel data corresponding to 25 pixels subjected to burst access) of the cell address Cell (x, y) subjected to burst access passes through the SDRAM burst access memory storing image data for one burst access. Transferred to memory. Thereafter, by combining with the in-cell pixel address PixC (x, y) in the cell memory, the pixel of the pixel address Pix (x, y) for performing image processing is specified. The pixel data at the pixel address Pix (x, y) is transferred to the block memory of the data processing unit.
  • FIG. 7 is a diagram showing an example of a rectangular area composed of a plurality of cells read-accessed from the SDRAM.
  • the rectangular area is 4 ⁇ 3 cells.
  • An area necessary for processing by the image processing apparatus is cut out from the image data of the rectangular area and used.
  • the image data of the rectangular area is temporarily stored in cell units once in a cell memory provided in the memory access device.
  • the number of cells in the x direction and the number of cells in the y direction which are known by calculating the cell addresses of the start point and the end point, are stored in the order of the accessed cells.
  • cell numbers arranged in the order of access and pixel addresses in each cell are used for accessing the cell memory.
  • Cell numbers (0, 0) to (2, 3) in FIG. 7 are not cell addresses calculated from pixel addresses, but are addresses given for convenience in the cell memory.
  • This cell memory is generally a larger area than the required rectangular area (the area indicated by the broken line in FIG. 7) from the start point coordinates to the end point coordinates.
  • the storage in the cell memory can be sequentially performed in units of cells, and the reading can be performed with a normal binary address.
  • Such a cell memory can be realized by a known technique such as generating a memory address by a counter or an adder at the time of storage if the shape of the cell is determined.
  • the cell (0, 0) in FIG. 7 includes the coordinates of the start point that was first read-accessed from the SDRAM. This is because the in-cell pixel address (0, 0) is stored at the address (0, 0) of the cell memory.
  • an area of a predetermined size (XS, YS) is read from the image data (4 ⁇ 3 cells) stored in the cell memory.
  • XS and YS can be calculated from the start point coordinates and end point coordinates of the image.
  • Such reading of the predetermined rectangular area can be realized by a known technique such as setting the calculated XS and YS values in a register.
  • the block memory in the image processing apparatus is a memory for performing image processing on pixel data of a predetermined block transferred from the memory access apparatus.
  • 8 ⁇ 8 pixel data is stored.
  • the cell address Cell (x, y) and the in-cell pixel address PixC (x, y) can be obtained from the pixel address Pix (x, y). Therefore, it is possible to easily determine which cell should be accessed when reading the block data from the memory. Note that the Write operation is a different operation and will be described later.
  • the cell has 5 ⁇ 5 pixels
  • a division table of 5 and a modulo calculation table of 5 are used, but the numerical value may be changed depending on the scale of the memory.
  • 12 pixels may be 3 ⁇ 4 pixels
  • 3 division tables, 3 modulo operation tables, 4 division tables, and 4 modulo operation tables may be used.
  • bit arrangement conversion may be performed as in the background art. Specifically, y / 4 is obtained by shifting y by 2 bits, and Modulo (y, 4) may be obtained by extracting the lower 2 bits of y.
  • the area may be 5 ⁇ 4 (efficiency is 78%) or 6 ⁇ 4 (efficiency is 94%) instead of 5 ⁇ 5.
  • how to set 256 bits of cell access to pixel data, and by setting the cell shape according to the convenience of the image processing device, it is possible to make optimal settings including other conditions for application purposes. is there.
  • 8 and 9 are diagrams for explaining an access method when image processing is performed on a block.
  • solid lines represent cells and broken lines represent blocks.
  • the start point (upper left pixel address Pix (xa, ya)), end point (lower right pixel address Pix (xb, yb)), horizontal pixel number m and vertical pixel number n are used.
  • the cell address of the start point is Cell (xa / m, ya / n)
  • the cell address of the end point is Cell (xb / m, yb / n)
  • cells corresponding to this range (cells represented by bold frames in the figure) Burst access to the SDRAM address.
  • the block start point Pix (xa, ya), the block horizontal pixel count XS, the vertical pixel count YS, the cell horizontal pixel count m, and the vertical pixel count n uses the block start point Pix (xa, ya), the block horizontal pixel count XS, the vertical pixel count YS, the cell horizontal pixel count m, and the vertical pixel count n.
  • the cell address of the start point is Cell (xa / m, ya / n)
  • the cell address of the end point is Cell (xa + XS-1) / m, (ya + YS-1) / n)
  • Burst access is made to the SDRAM address of the cell indicated by the thick frame.
  • FIG. 10 is a diagram showing a modification of the memory access device according to the embodiment of the present invention.
  • This device is provided with switching control between integer coordinates and non-integer coordinates. If the pixels in the horizontal direction or the vertical direction have non-integer pixel accuracy, interpolation processing corresponding to the predetermined number of pixels in the direction of non-integer pixel accuracy is performed on the rectangular area represented by the start point coordinates and end point coordinates of the block. Do. For example, in the case of 1/2 pixel accuracy or 1/4 pixel accuracy used for MPEG image encoding, the decimal point portions of the start point coordinates (xas, yas) and end point coordinates (xbs, ybs) of a block including a decimal part are rounded down.
  • start point coordinates (xa, ya) and end point coordinates (xb, yb) of the block area access including the periphery of the non-integer coordinates is performed by interpolation processing using 3 pixels in each of the peripheral directions. Therefore, it is sufficient to perform burst access to the SDRAM address of the cell corresponding to the range of the start point coordinates (xa-2, ya-2) and the end point coordinates (xb + 3, yb + 3).
  • FIG. 11 is a diagram showing an image processing apparatus with integer pixel accuracy.
  • FIG. 12 is a diagram illustrating an image processing apparatus including an interpolation processing apparatus with non-integer pixel accuracy.
  • the image data is transferred as it is from the memory access device to the block memory of the image processing device.
  • the image data is interpolated by the interpolation processing device and then transferred to the block memory of the image processing device.
  • FIG. 13 is a diagram for explaining image access with non-integer pixel accuracy.
  • a 13 ⁇ 13 rectangular area including 3 pixels each in the horizontal and horizontal directions around the non-integer position and the vertical direction is accessed.
  • the rectangular area is interpolated to generate an 8 ⁇ 8 block image accessed with non-integer pixel precision.
  • this block image is subjected to block image processing.
  • interpolation processing is generally performed using the principle of a FIR (Finite Impulse Response) filter.
  • Interpolation processing is also defined in the MPEG image coding international standard. In the MPEG-2 video coding standard, non-integer pixel accuracy is 1 ⁇ 2 pixel accuracy, and interpolation processing is linear interpolation processing (a simple FIR filter called Bilinear interpolation) using one pixel on the left, right, and upper and lower sides. It has been established.
  • the luminance is a combination of a 6-TAP (referred to as a sixth-order filter in FIR processing) FIR filter using 2-pixels on the left and right and top and bottom and 2-TAP linear interpolation processing.
  • a 6-TAP referred to as a sixth-order filter in FIR processing
  • the apparatus of FIG. 14 performs interpolation processing of a 1/2 pixel position by a common 6-TAP FIR filter in the horizontal direction and the vertical direction.
  • the apparatus in FIG. 15 performs an interpolation process for a 1 ⁇ 4 pixel position by 2-TAP linear interpolation.
  • FIG. 11 In FIG. 11, FIG. 12, FIG. 14 and FIG. 15, only one-dimensional horizontal direction or only vertical direction is described in order to avoid complicated description. Actually, two-dimensional processing is necessary. When both the horizontal direction and the vertical direction are non-integer pixel address values, interpolation processing is performed in both the horizontal direction and the vertical direction.
  • FIG. 16 is a diagram for explaining the interpolation processing of the apparatus of FIG. When calculating the upper left pixel (black circle in FIG. 16) of 8 ⁇ 8 pixels, a total of 36 pixels (black squares in FIG. 16) of 13 ⁇ 13 pixels in the horizontal direction and 6 pixels in the vertical direction are used. .
  • a pixel Pix (n + 0.25) at a 0.25 pixel fractional position is calculated. Pixels necessary at this time are Pix (n) and Pix (n + 1).
  • pixel coordinates xa, ya, xb, and yb are integers or non-integers determines the necessity of three pixels in each peripheral direction, and determines the area of pixel data to be accessed. For example, if the target pixel block is an 8 ⁇ 8 integer pixel block, xb is an integer if xa is an integer, and xb is a non-integer having the same decimal part as xa if xa is a non-integer.
  • ya is an integer
  • yb is an integer
  • ya is a non-integer
  • yb is a non-integer having the same decimal part as ya.
  • xa, xb, ya, yb are values of 0 or more and are not negative numbers.
  • the peripheral three pixels are not accessed.
  • the peripheral three pixels are not accessed.
  • the start point Pix (xa, ya) to the end point Pix (xb, yb) when the pixel value of the non-integer coordinate is obtained by 6-TAPFIR interpolation processing, it is necessary when both the x coordinate and the y coordinate are non-integer.
  • the region is from the start point Pix (xa-2, ya-2) to the end point Pix (xb + 3, yb + 3).
  • xa is a non-integer and ya is an integer
  • x is accessed for three pixels on the left and right and 13 pixels are accessed.
  • the upper and lower peripheral three pixels are not accessed, but the eight pixels are accessed. That is, when the non-integer pixel is only the x coordinate, the starting point coordinate of the area to be accessed is (xa-2, ya) and the end point coordinate is (xb + 3, yb), thereby minimizing the number of cells to be accessed. be able to.
  • the number of cells to be accessed can be minimized by setting the start point coordinate of the area to be accessed as (xa, ya-2) and the end point coordinate as (xb, yb + 3). can do.
  • switching control between the integer coordinate and the non-integer coordinate may be provided in each lookup table in the x direction and the y direction.
  • the apparatus shown in FIG. 10 has such switching control.
  • the memory access device obtains a cell address corresponding to the start point coordinate and a cell address corresponding to the end point coordinate in the division lookup table, and sequentially accesses each cell from the start point cell to the end point cell.
  • FIG. 17 is a diagram illustrating an example where x and y are non-integer coordinates.
  • the cell size is 5 ⁇ 5 pixels
  • the block size is 8 ⁇ 8
  • the start point coordinates are (27.5, 52.5)
  • the end point coordinates are (34.5, 59.5).
  • the start cell address is (5, 10) and the end cell address is (7, 12), (5, 10), (6, 10), (7, 10), (5, 11), ( (6,11), (7,11), (5,12), (6,12), (7,12), a total of nine cells are accessed. Access at this time is (5, 10), (6, 10), (7, 10), (5, 11), (6, 11), (7, 11), (5, 12), (6 , 12), (7, 12), or (5, 10), (5, 11), (5, 12), (6, 10), (6, 11), (6, 12). , (7, 10), (7, 11), (7, 12).
  • the modulo calculation lookup tables 14 and 16 correspond to the cell addresses corrected in accordance with the non-integer coordinates corresponding to these values, and the modulo calculation is performed on the cells including the correction start point pixel and the correction end point pixel. I do.
  • (0, 0) is output as the result of the modulo operation for the integer part (25, 50) of the correction start point coordinate, and (2, 2) as the result of the modulo operation for the correction end point coordinate integer part (37, 62). ) Is output.
  • 00 is used when the fractional part of the non-integer coordinate is 0
  • 01 is applied when the value is 0.25
  • 10 is applied when the value is 0.5
  • 11 is applied when the value is 0.75.
  • the correction device performs pixel access from the cell and interpolation processing according to these values.
  • FIG. 18 is a diagram illustrating an example where x is a non-integer coordinate and y is an integer coordinate.
  • the cell size is 5 ⁇ 5 pixels, the start point coordinates are (27.5, 52), and the end point coordinates are (34.5, 59).
  • the division look-up tables 10 and 12 of 5 have the start points set to (25, 50) by the non-integer control signal in response to the input of the start point coordinate integer part (27, 52) and the end point coordinate integer part (34, 59).
  • (5, 10) of the division result for () is output
  • (7, 11) of the division result for (37, 59) is output as the end point. Since the start cell address is (5, 10) and the end cell address is (7, 11), (5, 10), (6, 10), (7, 10), (5, 11), (6, 11) Access a total of six cells (7, 11).
  • the number of cell accesses is reduced from nine cell accesses to six cell accesses.
  • FIG. 19 is a diagram illustrating an example in which x and y are integer coordinates.
  • the start point is (27, 52) and the end point is (34, 59).
  • the start point cell address is (5, 10)
  • the end point cell address is (6, 11)
  • (5, 10) Only one cell access is required.
  • interpolation processing is performed on the surrounding three pixels. This is an interpolation process when the H.264 luminance component is a non-integer pixel. Necessary when the pixel value of non-integer coordinates is obtained by 2-TAP FIR interpolation processing in the image access from the start point Pix (xa, ya) to the end point Pix (xb, yb), when both x and y coordinates are non-integer The region is from the start point Pix (xa, ya) to the end point Pix (xb + 1, yb + 1).
  • interpolation processing may be performed with one peripheral pixel.
  • interpolation processing may be performed with one peripheral pixel.
  • the periphery of the non-integer coordinates is included by interpolation processing using one pixel in each of the surrounding directions for the rectangular area represented by the start point coordinates (xa, ya) and end point coordinates (xb, yb) of the block. Perform area access. Accordingly, it is sufficient to perform burst access to the SDRAM address of the cell corresponding to the range of the start point coordinates (xa, ya) and the end point coordinates (xb + 1, yb + 1).
  • the cell size is 5 ⁇ 5 pixels
  • the block size is 8 ⁇ 8
  • the pixel start point coordinates are (27.5, 52.5)
  • the end point coordinates are (34. 5, 59.5)
  • the modulo calculation lookup tables 14 and 16 correspond to the cell addresses corrected in accordance with the non-integer coordinates corresponding to these values, and the modulo calculation is performed on the cells including the correction start point pixel and the correction end point pixel. I do.
  • (2, 2) is output as the result of the modulo operation on the corrected start point coordinate integer part (27, 52), and (0, 0) is output as the result of the modulo operation on the corrected end point coordinate integer part (35, 60). Is output.
  • the number of non-integer pixels When the number of non-integer pixels is only xa, the number of cells to be accessed can be minimized if the start point coordinates of the area to be accessed are (xa, ya) and the end point coordinates are (xb + 1, yb). If the only non-integer pixel is ya, the starting point coordinates of the area to be accessed are (xa, ya) and the end point coordinates are (xb, yb + 1). The number of cells to be accessed can be minimized. Also. For correction of the start point coordinate and end point coordinate and modulo calculation in the case of non-integer pixel coordinates, switching control between integer coordinates and non-integer coordinates may be provided in each lookup table in the x direction and y direction. As described above, the interpolation processing to the peripheral pixels may be performed on the predetermined pixels.
  • the SDRAM Read (transfer of SDRAM image data to the image processing apparatus) operation in the image processing has been described.
  • a write operation transfer of image data processed by the image processing apparatus to the SDRAM
  • the image memory sets the upper left pixel coordinates as (0, 0), and the lower right pixel coordinates become the maximum pixel coordinates.
  • a frame means one image, and its size is 1920 ⁇ 1080.
  • FIG. 20 is a diagram showing an HD image. This image is handled as 240 ⁇ 135 8 ⁇ 8 blocks.
  • the size is assumed to be 1920 ⁇ 1088 for convenience, and 120 ⁇ 68 blocks of 16 ⁇ 16 blocks are arranged, and image display is performed by cutting out 1920 ⁇ 1080.
  • the pixel coordinates are expressed by integer values.
  • FIG. 21 is a diagram for explaining a case where the write operation to the SDRAM is performed as the reverse operation of the read operation.
  • the image processing is performed from the upper left block to the lower right block. Therefore, when the processed image block is written to the SDRAM, if it is performed as the reverse operation of the Read operation, the write operation is performed even for pixels (outside pixels of the block) that do not belong to the processing target block, as shown in FIG.
  • the pixel of the 5 ⁇ 5 cell (2) in FIG. 21 is written to the SDRAM, the shaded pixel in the cell does not belong to the 8 ⁇ 8 block on which image processing is performed.
  • the operation of rewriting pixels that do not belong to a block is image data different from the processing content if the image data has already been processed. Further, if the image data is to be processed from now on, it will be rewritten to unintended image data.
  • Method (1) is a write operation in an area larger than the block size in the write operation, and the write access efficiency decreases.
  • the method (2) a large internal memory of 40 ⁇ 40 is required, but the efficiency of the write operation is high.
  • the block to be written is an 8 ⁇ 8 rectangular area, but the write operation is 5 ⁇ .
  • the rectangular area of the five cells is a rectangular area consisting of a plurality. For this reason, generally, an area larger than the area to be written is written, and unintended data is written up to an area that should not be written.
  • a write operation to an unintended area reduces the efficiency of the write operation.
  • a condition is set that the blocks to be written are aligned. For example, it is set that the blocks to be written are arranged in order from the upper left side.
  • the cell size is 5 ⁇ 5 pixels and the block size is 8 ⁇ 8
  • the 40 ⁇ 40 pixel area is collectively written using the least common multiple 40 of 5 and 8. Thereby, 5 ⁇ 5 blocks coincide with 8 ⁇ 8 cells, and unintended writing of pixel data can be avoided.
  • FIG. 22 is a diagram showing an apparatus according to the method (2).
  • the pixel address from the image processing apparatus is the start point coordinate Pix (xa, ya) and the end point coordinate Pix (xb, yb) in the above-described Read operation, but in this method, the start point coordinate is always an integer value that is a multiple of 8. Yes, the end point coordinate is always a value obtained by adding 39 to the start point coordinate. For example, if the start point coordinate is Pix (40, 80), the end point coordinate is Pix (79, 119).
  • the 40 ⁇ 40 image memory of FIG. 22 can be realized by using the cell memory of FIG. That is, the write operation can be performed by setting the size of the cell memory to a 40 ⁇ 40 image (8 ⁇ 8 cell) memory and changing the data transfer direction from the read operation.
  • the memory to which the memory access device performs burst access is SDRAM, but it is not limited to SDRAM and may be other memory.

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Abstract

　ルックアップテーブル１０は、ブロックの画素アドレスの水平成分をセルの水平成分の画素数で除算した結果を出力する。ルックアップテーブル１２は、ブロックの画素アドレスの垂直成分をセルの垂直成分の画素数で除算した結果を出力する。ルックアップテーブル１４は、ブロックの画素アドレスの水平成分をセルの水平成分の画素数で除算した際の剰余を出力する。ルックアップテーブル１６は、ブロックの画素アドレスの垂直成分をセルの垂直成分の画素数で除算した際の剰余を出力する。ルックアップテーブル１０，１２の出力値を、メモリにバーストアクセスするためのセルのアドレスとして用いる。ルックアップテーブル１４，１６の出力値を、セル内の画素アドレスとして用いる。

Description

メモリアクセス装置
　本発明は、１画素あたりのｂｉｔ数が２のべき乗でない場合でもメモリの使用効率とアクセス効率を上げることができるメモリアクセス装置に関する。
　画像処理装置内にメモリアクセス装置が設けられている。画像処理装置が画像処理する際に、メモリアクセス装置は、画像フレームが格納されたＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)からデータを読み出す。画像処理装置においてＳＤＲＡＭの画像データにアクセスする場合、一般的には矩形領域にアクセスする。矩形領域は、始点座標と終点座標によって設定されるか、又は、始点座標と矩形領域の水平方向と垂直方向のサイズ（画素数）によって設定される。
　メモリアクセス装置によるＳＤＲＡＭへの従来のアクセス方法について以下に説明する。従来は８ｂｉｔ／画素の画像処理が主流であった。この画像処理時に、ＳＤＲＡＭへのバーストアクセスが８ｗｏｒｄ／バーストであって、１６ｂｉｔ／ｗｏｒｄのＳＤＲＡＭを２個用いる場合、１バーストアクセスあたりの画素数は、下記の計算により３２画素である。
１６ｂｉｔ／ｗｏｒｄ×８ｗｏｒｄ／バースト×２個＝２５６ｂｉｔ／バースト
２５６ｂｉｔ／バースト÷８ｂｉｔ／画素＝３２画素／バースト
この１バーストでアクセスする矩形領域をセルとする。ここではセルは３２画素を持つ矩形領域である。３２画素のセルの一例として、８×４画素（水平８画素×垂直４画素）のセルがある。
　８×４画素のセルを用いた場合、一般的なＨＤ（High Definition）画像の１９２０×ｌ０８０画素の画像フレーム内に、水平に２４０個、垂直に２７０個のセルが配置される。
　ＨＤ画像の画素アドレスをＰｉｘ（ｘ，ｙ）とした場合、ｘは０～１９１９、ｙは０～１０７９の範囲となり、それぞれ１１ｂｉｔで表わすことができる。また、ＨＤ画像に配置されたセルのアドレスをＣｅｌｌ（ｘ，ｙ）とした場合、ｘは０～２３９、ｙは０～２６９の範囲となり、ｘは８ｂｉｔ、ｙは９ｂｉｔで表わすことができる。図２３は、８ｂｉｔ／画素の場合の背景技術におけるＨＤ画像内の画素アドレスとセルアドレスを示す図である。
　各セル内の画素のアドレスＰｉｘＣ（ｘ，ｙ）は、ｘ＝０～７、ｙ＝０～３となり、ｘは３ｂｉｔ、ｙは２ｂｉｔで表わすことができる。図２４は、８ｂｉｔ／画素の場合の背景技術における各セル内の画素アドレスを示す図である。
　Ｐｉｘ（ｘ，ｙ）のｘ，ｙを２進法表記し、ＬＳＢ（Least Significant Bit）からＭＳＢ（Most Significant Bit）の順に表わすと以下のようになる。
ｘ＝（Ｘ０，Ｘ１，…，Ｘ１０）
ｙ＝（Ｙ０，Ｙ１，…，Ｙ１０）
Ｃｅｌｌ（ｘ，ｙ）のｘ，ｙを同様に表わすと以下のようになる。
ｘ＝（ＸＣ０，ＸＣ１，…，ＸＣ７）
ｙ＝（ＹＣ０，ＹＣ１，…，ＹＣ８）
ＰｉｘＣ（ｘ，ｙ）のｘ，ｙを同様に表わすと以下のようになる。
ｘ＝（ＸＰ０，ＸＰ１，ＸＰ２）
ｙ＝（ＹＰ０，ＹＰ１）
　Ｐｉｘ（ｘ，ｙ）のｘ，ｙをＣｅｌｌ（ｘ，ｙ）とＰｉｘＣ（ｘ，ｙ）を用いて表わすと以下のようになる。
ｘ＝（Ｘ０，Ｘ１，…，Ｘ１０）
　＝（ＸＰ０，ＸＰ１，ＸＰ２，ＸＣ０，ＸＣ１，…，ＸＣ７）
ｙ＝（Ｙ０，Ｙ１，…，Ｙ１０）
　＝（ＹＰ０，ＹＰ１，ＹＣ０，ＹＣ１，…，ＹＣ８）
　例えば、Ｐｉｘ（１５，９）のｘ，ｙを２進法表記し、ＬＳＢからＭＳＢの順に表わすと以下のようになる。
ｘ＝（１，１，１，１，０，０，０，０，０，０，０）
ｙ＝（１，０，０，１，０，０，０，０，０，０，０）
これを上記の数式に当てはめると以下のようになる。
（ＸＰ０，ＸＰ１，ＸＰ２）＝（１，１，１）
（ＸＣＯ，ＸＣ１，…，ＸＣ７）＝（１，０，０，０，０，０，０，０）
（ＹＰ０，ＹＰ１）＝（１，０）
（ＹＣ０，ＹＣ１，…，ＹＣ８）＝（０，１，０，０，０，０，０，０，０）
よって、Ｃｅｌｌ（ｘ，ｙ）とＰｉｘＣ（ｘ，ｙ）は以下のようになる。
Ｃｅｌｌ（ｘ，ｙ）＝Ｃｅｌｌ（１，２）
ＰｉｘＣ（ｘ，ｙ）＝ＰｉｘＣ（７，１）
　このように１セル内の水平画素数と垂直画素数が２のべき乗個であるため、８ｂｉｔ／画素の画像処理の場合は、画素アドレスＰｉｘ（ｘ，ｙ）の上位ｂｉｔ（ＭＳＢから順に取り出した一部のｂｉｔ）のみでＳＤＲＡＭのセルアドレスＣｅｌｌ（ｘ，ｙ）を得ることができる。従って、ＳＤＲＡＭのアクセス制御を簡単に行うことができる。
　ところで、隣り合うセルのＢａｎｋアドレスが同じ場合、連続バーストアクセス中にＲｏｗアドレスの変化があると、一旦アクセスを停止してＲｏｗアドレスを切替えなければならない。このため、連続バーストアクセスができず、Ｒｏｗアドレス切替に追加の時間が必要となる。一方、隣り合うセルのＢａｎｋアドレスが異なる場合、１つのＢａｎｋのセルにアクセスするのと並行して次のＢａｎｋのＲｏｗアドレスのセットアップを行うことができるため、連続バーストアクセスが可能である。従って、ＳＤＲＡＭで矩形領域を連続バーストアクセスするには、水平方向と垂直方向の両方向とも隣り合うセルを異なるＢａｎｋにすることが必要である。
　１６ｂｉｔ幅、１ＧｂｉｔのＤＤＲ３（Double-Data-Rate3）タイプのＳＤＲＡＭの場合、ＣｏｌｕｍｎアドレスＣＡ、ＲｏｗアドレスＲＡ、及びＢａｎｋアドレスＢＡは以下のようになる。
ＣＡ＝（ＣＡ０，ＣＡ１，…，ＣＡ９）
ＲＡ＝（ＲＡ０，ＲＡ１，…，ＲＡ１２）
ＢＡ＝（ＢＡ０，ＢＡ１，ＢＡ２）
　このうち、Ｃｏｌｕｍｎアドレスの下位３ｂｉｔのＣＡ０～ＣＡ２はバーストアクセスの８ｗｏｒｄの識別アドレスであるため、バーストアクセスにおいては無意味（０００に設定する）であり、アドレス割り当てしない。そこで、ＣＡ０～ＣＡ２を除く２３ｂｉｔを図２５に示すようにセルアドレスに割り当てることで、連続バーストアクセスを行うことができる。図２５は、８ｂｉｔ／画素の場合の背景技術におけるセルアドレスに対するＳＤＲＡＭのアドレスの割り当てを示す図である。
　図２５において、セルのＸＣアドレス下位２ｂｉｔにＢａｎｋアドレスを２ｂｉｔ割り当て、セルのＹＣアドレスの下位１ｂｉｔにＢａｎｋアドレスを１ｂｉｔ割り当てている。この割り当てでは、矩形領域の連続バーストアクセスにおいて、最初に水平方向にセルを連続バーストアクセスし、続いて垂直方向にセルの位置を変えてセルを連続アクセスする。もし最初に垂直方向にセルの連続バーストアクセスをする場合、ＸＣのＬＳＢにＢａｎｋアドレスを１ｂｉｔ割り当て、ＹＣの下位２ｂｉｔにＢａｎｋアドレスを２ｂｉｔ割り当てる。
　Ｐｉｘ（ｘ，ｙ）のｘ，ｙをセル内画素アドレス、Ｂａｎｋアドレス、Ｃｏｌｕｍｎアドレス、Ｒｏｗアドレスを用いて表わすと、以下のようになる。
ｘ＝（Ｘ０，Ｘ１，…，Ｘ１０）
　＝（ＸＰ０，ＸＰ１，ＸＰ２，ＸＣ０，ＸＣ１，…，ＸＣ７）
　＝（ＸＰ０，ＸＰ１，ＸＰ２，ＢＡ０，ＢＡ１，ＣＡ３，ＣＡ４，…，ＣＡ８）
ｙ＝（Ｙ０，Ｙ１，…，Ｙ１０）
　＝（ＹＰ０，ＹＰ１，ＹＣ０，ＹＣ１，…，ＹＣ８）
　＝（ＹＰ０，ＹＰ１，ＢＡ２，ＲＡ０，ＲＡ１，…，ＲＡ７）
　上記アクセス方法を用いることで、画像フレームの一部の１６×１６画素又は８×８画素の矩形領域（ブロック）を画像処理するためにそのデータをメモリから読み出す際に、どのセルにアクセスすれば良いかを画素アドレスの上位ｂｉｔから簡単に求めることができる。また、セルアドレスを用いて、Ｂａｎｋアドレス、Ｃｏｌｕｍｎアドレス、Ｒｏｗアドレスのアドレス割り当てを行うことで、連続バーストアクセスが可能になる。
　近年、従来の８ｂｉｔ／画素の画像処理よりも高品質な１０ｂｉｔ／画素の画像処理のニーズが高まっている。さらには、１２ｂｉｔ／画素の画像処理も検討されている。例えば１０ｂｉｔ／画素のデータを８ｂｉｔ／画素に圧縮してメモリに保存し、画像処理時に１０ｂｉｔ／画素に伸張する技術が提案されている（例えば、特許文献１参照）。この技術を用いることで、１０ｂｉｔ／画素など、１画素あたりのｂｉｔ数が２のべき乗でない画素データに対しても、８ｂｉｔ／画素の画像処理と同じ装置を用いることができる。
日本特開２０１０－１８３４０１号公報
　しかし、特許文献１のように１０ｂｉｔ／画素のデータを８ｂｉｔ／画素に圧縮して画像処理を行うと、画像が劣化する。画像劣化を防ぐためには、１０ｂｉｔ／画素のままでメモリアクセスを行う必要がある。このとき、セル内の水平画素数と垂直画素数を２のべき乗個にすることで、８ｂｉｔ／画素と同様に、簡単にアクセス制御を行うことができる。
　しかし、１０ｂｉｔ／画素の画像処理の場合に、１セル内の水平画素数と垂直画素数を２のべき乗個にすると、ＳＤＲＡＭの使用効率とアクセス効率が悪くなる。以下でその理由を説明する。
　バーストアクセスが８ｗｏｒｄ／バーストであって、１６ｂｉｔ／ｗｏｒｄのＳＤＲＡＭを２個用いる場合、１バーストでアクセスするデータは、下記の計算により２５６ｂｉｔである。
１６ｂｉｔ／ｗｏｒｄ×８ｗｏｒｄ／バースト×２個＝２５６ｂｉｔ／バースト
　この１回のバーストでアクセスした２５６ｂｉｔのうち、１６０ｂｉｔのみを使用すると、１０ｂｉｔ／画素が１６個含まれることになり、１６画素のセルになる。従って、１セル内の水平画素数と垂直画素数を２のべき乗個にすることができる（水平４画素×垂直４画素）。一般的なＨＤ画像の画像フレームを４×４画素のセルで構成した場合、水平に４８０個、垂直に２７０個のセルが配置される。
　ＨＤ画像の画素アドレスをＰｉｘ（ｘ，ｙ）とした場合、ｘは０～１９１９、ｙは０～１０７９の範囲となり、それぞれ１１ｂｉｔで表わすことができる。また、ＨＤ画像に配置されたセルのアドレスをＣｅｌｌ（ｘ，ｙ）とした場合、ｘは０～４７９、ｙは０～２６９の範囲となり、それぞれ９ｂｉｔで表わすことができる。図２６は、１０ｂｉｔ／画素の場合の背景技術におけるにおけるＨＤ画像内の画素アドレスとセルアドレスを示す図である。
　各セル内の画素のアドレスＰｉｘＣ（ｘ，ｙ）は、ｘ＝０～３、ｙ＝０～３となり、それぞれ２ｂｉｔで表わすことができる。図２７は、１０ｂｉｔ／画素の場合の背景技術におけるにおける各セル内の画素アドレスを示す図である。
　Ｐｉｘ（ｘ，ｙ）のｘ，ｙを２進法表記し、ＬＳＢからＭＳＢの順に表わすと以下のようになる。
ｘ＝（Ｘ０，Ｘ１，…，Ｘ１０）
ｙ＝（Ｙ０，Ｙ１，…，Ｙ１０）
Ｃｅｌｌ（ｘ，ｙ）のｘ，ｙを同様に表わすと以下のようになる。
ｘ＝（ＸＣ０，ＸＣ１，…，ＸＣ８）
ｙ＝（ＹＣ０，ＹＣ１，…，ＹＣ８）
ＰｉｘＣ（ｘ，ｙ）のｘ，ｙを同様に表わすと以下のようになる。
ｘ＝（ＸＰ０，ＸＰ１）
ｙ＝（ＹＰ０，ＹＰ１）
　Ｐｉｘ（ｘ，ｙ）のｘ，ｙをセルアドレスＣｅｌｌ（ｘ，ｙ）とセル内画素アドレスＰｉｘＣ（ｘ，ｙ）を用いて表わすと以下のようになる。
ｘ＝（Ｘ０，Ｘ１，…，Ｘ１０）
　＝（ＸＰ０，ＸＰ１，ＸＣ０，ＸＣ１，…，ＸＣ８）
ｙ＝（Ｙ０，Ｙ１，…，Ｙ１０）
　＝（ＹＰ０，ＹＰ１，ＹＣ０，ＹＣ１，…，ＹＣ８）
　例えば、Ｐｉｘ（１５，９）のｘ，ｙを２進法表記し、ＬＳＢからＭＳＢの順に表わすと以下のようになる。
ｘ＝（１，１，１，１，０，０，０，０，０，０，０）
ｙ＝（１，０，０，１，０，０，０，０，０，０，０）
これを上記の数式に当てはめると以下のようになる。
（ＸＰ０，ＸＰ１）＝（１，１）
（ＸＣＯ，ＸＣ１，…，ＸＣ８）＝（１，１，０，０，０，０，０，０，０）
（ＹＰ０，ＹＰ１）＝（１，０）
（ＹＣ０，ＹＣ１，…，ＹＣ８）＝（０，１，０，０，０，０，０，０，０）
よって、Ｃｅｌｌ（ｘ，ｙ）とＰｉｘＣ（ｘ，ｙ）は以下のようになる。
Ｃｅｌｌ（ｘ，ｙ）＝Ｃｅｌｌ（３，２）
ＰｉｘＣ（ｘ，ｙ）＝ＰｉｘＣ（３，１）
　このように、１０ｂｉｔ／画素の場合でも、１セル内の水平画素数と垂直画素数を２のべき乗個にすることで、画素アドレスの上位ｂｉｔのみでＳＤＲＡＭのセルアドレスを得ることができる。従って、ＳＤＲＡＭのアクセス制御を簡単に行うことができる。
　また、図２８は、１０ｂｉｔ／画素の場合の背景技術におけるにおけるセルアドレスに対するＳＤＲＡＭのアドレスの割り当てを示す図である。セルアドレスを図２８に示すようにＢａｎｋアドレス、Ｃｏｌｕｍｎアドレス、Ｒｏｗアドレスに割り当てることで、連続バーストアクセスを行うことができる。即ち、Ｐｉｘ（ｘ，ｙ）のｘ，ｙをセル内画素アドレス、Ｂａｎｋアドレス、Ｃｏｌｕｍｎアドレス、Ｒｏｗアドレスを用いて表わすと、以下のようになる。
ｘ＝（Ｘ０，Ｘ１，…，Ｘ１０）
　＝（ＸＰ０，ＸＰ１，ＸＣ０，ＸＣ１，…，ＸＣ８）
　＝（ＸＰ０，ＸＰ１，ＢＡ０，ＢＡ１，ＣＡ３，ＣＡ４，…，ＣＡ９）
ｙ＝（Ｙ０，Ｙ１，…，Ｙ１０）
　＝（ＹＰ０，ＹＰ１，ＹＣ０，ＹＣ１，…，ＹＣ８）
　＝（ＹＰ０，ＹＰ１，ＢＡ２，ＲＡ０，ＲＡ１，…，ＲＡ７）
　以上より、８ｂｉｔ／画素と同様に、画像フレームの一部の１６×１６画素又は８×８画素の矩形領域（ブロック）を画像処理するためにそのデータをメモリから読み出す際に、どのセルにアクセスすれば良いかを簡単に求めることができる。また、セルアドレスを用いて、Ｂａｎｋアドレス、Ｃｏｌｕｍｎアドレス、Ｒｏｗアドレスのアドレス割り当てを行うことで、連続バーストアクセスが可能になる。
　ここで、８ｂｉｔ／画素の場合、１回のバーストでアクセスした２５６ｂｉｔ全てを使用している。これに対し、１０ｂｉｔ／画素の場合、１回のバーストでアクセスした２５６ｂｉｔのうち、１６０ｂｉｔのみを使用し、使用しない９６ｂｉｔについては廃棄することとなる。このときのＳＤＲＡＭ使用効率は、８ｂｉｔ／画素の場合は２５６／２５６＝１００％であるのに対して、１０ｂｉｔ／画素の場合は１６０／２５６＝６２．５％となる。
　同様にアクセス効率も悪化する。１ｗｏｒｄが１６ｂｉｔなので、８ｂｉｔ／画素の場合、２５６ｂｉｔに対して２５６÷１６＝１６ｗｏｒｄとなる。通常、高速にデータをやり取りするためには８ｗｏｒｄの倍数単位である必要があるため、８ｂｉｔ／画素の場合は高速アクセスを実現できる。これに対し、１０ｂｉｔ／画素の場合、使用する１６０ｂｉｔに必要なｗｏｒｄ数は１６０÷１６＝１０ｗｏｒｄとなる。従って、１０ｗｏｒｄのアクセスのために、８の倍数単位である１６ｗｏｒｄのアクセスが必要となる。このときのアクセス効率は、８ｂｉｔ／画素の場合は１６ｗｏｒｄ／１６ｗｏｒｄ＝１００％であるのに対して、１０ｂｉｔ／画素の場合は１０ｗｏｒｄ／１６ｗｏｒｄ＝６２．５％となる。
　また、ＨＤ画像１画像フレーム分のセル個数は、８ｂｉｔ／画素の場合は２４０×２７０＝６４，８００個であるのに対して、１０ｂｉｔ／画素の場合では４８０×２７０＝１２９，６００個となる。従って、１０ｂｉｔ／画素の場合はＳＤＲＡＭへのアクセス回数が２倍に増加する。
　以上説明したように、１０ｂｉｔ／画素の場合など、１画素あたりのｂｉｔ数が２のべき乗でない場合に、背景技術ではメモリの使用効率とアクセス効率が低いという問題があった。
　本発明は、上述のような課題を解決するためになされたもので、その目的は、１画素あたりのｂｉｔ数が２のべき乗でない場合でもメモリの使用効率とアクセス効率を上げることができるメモリアクセス装置を得るものである。
　本発明に係るメモリアクセス装置は、画像フレームが格納されたメモリに対する１バーストアクセスで得られるｂｉｔ数を１画素あたりのｂｉｔ数で切り捨て除算することで１バーストアクセスあたりの画素数を求め、この画素数以下の画素数を持つ矩形領域をセルとして前記画像フレーム内に配置し、前記セルを用いて前記メモリにアクセスして、前記画像フレームの一部のブロックのデータを読み出すメモリアクセス装置であって、前記ブロックの画素アドレスの水平成分を前記セルの水平成分の画素数で除算した結果を出力する第１のルックアップテーブルと、前記ブロックの画素アドレスの垂直成分を前記セルの垂直成分の画素数で除算した結果を出力する第２のルックアップテーブルと、前記ブロックの画素アドレスの水平成分を前記セルの水平成分の画素数で除算した際の剰余を出力する第３のルックアップテーブルと、前記ブロックの画素アドレスの垂直成分を前記セルの垂直成分の画素数で除算した際の剰余を出力する第４のルックアップテーブルとを備え、前記第１のルックアップテーブルの出力値と前記第２のルックアップテーブルの出力値を、前記メモリにバーストアクセスするための前記セルのアドレスとし、前記第３のルックアップテーブルの出力値と前記第４のルックアップテーブルの出力値を、前記セル内の画素アドレスとして用いることを特徴とする。
　本発明により、１画素あたりのｂｉｔ数が２のべき乗でない場合でもメモリの使用効率とアクセス効率を上げることができる。
本発明の実施例におけるＨＤ画像内の画素アドレスとセルアドレスを示す図である。 本発明の実施例における各セル内の画素アドレスを示す図である。 本発明の実施例におけるセルアドレスに対するＳＤＲＡＭのアドレスの割り当てを示す図である。 本発明の実施例に係るメモリアクセス装置を示す図である。 本発明の実施例に係るメモリアクセス装置によるＳＤＲＡＭからのＲｅａｄ動作を説明するための図である。 アクセスするブロックの一例を示す図である。 ＳＤＲＡＭからＲｅａｄアクセスした複数個のセルからなる矩形領域の一例を示す図である。 ブロックを画像処理する際のアクセス方法を説明するための図である。 ブロックを画像処理する際のアクセス方法を説明するための図である。 本発明の実施例に係るメモリアクセス装置の変形例を示す図である。 整数画素精度の画像処理装置を示す図である。 非整数画素精度の補間処理装置を含む画像処理装置を示す図である。 非整数画素精度の画像アクセスを説明するための図である。 補間処理装置を示す図である。 補間処理装置を示す図である。 図１４の装置の補間処理を説明するための図である。 ｘとｙが非整数座標の例を示す図である。 ｘが非整数座標でｙが整数座標の例を示す図である。 ｘとｙが整数座標の例を示す図である。 ＨＤ画像を示す図である。 ＳＤＲＡＭへのＷｒｉｔｅ動作をＲｅａｄ動作の逆動作として行う場合を説明するための図である。 方法（２）による装置を示す図である。 ８ｂｉｔ／画素の場合の背景技術におけるＨＤ画像内の画素アドレスとセルアドレスを示す図である。 ８ｂｉｔ／画素の場合の背景技術における各セル内の画素アドレスを示す図である。 ８ｂｉｔ／画素の場合の背景技術におけるセルアドレスに対するＳＤＲＡＭのアドレスの割り当てを示す図である。 １０ｂｉｔ／画素の場合の背景技術におけるにおけるＨＤ画像内の画素アドレスとセルアドレスを示す図である。 １０ｂｉｔ／画素の場合の背景技術におけるにおける各セル内の画素アドレスを示す図である。 １０ｂｉｔ／画素の場合の背景技術におけるにおけるセルアドレスに対するＳＤＲＡＭのアドレスの割り当てを示す図である。
１０　ルックアップテーブル（第１のルックアップテーブル）
１２　ルックアップテーブル（第２のルックアップテーブル）
１４　ルックアップテーブル（第３のルックアップテーブル）
１６　ルックアップテーブル（第４のルックアップテーブル）
　本発明の実施例に係るメモリアクセス装置では、１回のバーストでアクセスする画像データに対し、２のべき乗個のセル内画素数にこだわらずに、最大のアクセスを行う。一例として、１０ｂｉｔ／画素の場合、２５６ｂｉｔ／バースト÷１０ｂｉｔ／画素＝２５画素／バーストである。従って、１バーストアクセスあたりの画素数は２５画素である。この２５画素を持つ矩形領域をセルとする。２５画素のセルの一例として、５×５画素（水平５画素×垂直５画素）のセルがある。一般的なＨＤ画像の画像フレーム内に、水平に３８４個、垂直に２１６個のセルが配置される。メモリアクセス装置は、このセルを用いてＳＤＲＡＭにアクセスしてデータを読み出す。
　ＨＤ画像の画素アドレスＰｉｘ（ｘ，ｙ）のｘ，ｙは、ｘ＝０～１９１９、ｙ＝０～１０７９の範囲となり、それぞれ１１ｂｉｔで表わすことができる。また、ＨＤ画像に配置されたセルのアドレスＣｅｌｌ（ｘ，ｙ）のｘ，ｙは、ｘ＝０～３８３、ｙ＝０～２１５の範囲となり、ｘは９ｂｉｔ、ｙは８ｂｉｔで表わすことができる。図１は、本発明の実施例におけるＨＤ画像内の画素アドレスとセルアドレスを示す図である。
　各セル内の画素のアドレスＰｉｘＣ（ｘ，ｙ）のｘ，ｙは、ｘ＝０～４、ｙ＝０～４となり、それぞれ３ｂｉｔで表わすことができる。図２は、本発明の実施例における各セル内の画素アドレスを示す図である。
　Ｐｉｘ（ｘ，ｙ）のｘ，ｙを２進法表記し、ＬＳＢからＭＳＢの順に表わすと以下のようになる。
ｘ＝（Ｘ０，Ｘ１，…，Ｘ１０）
ｙ＝（Ｙ０，Ｙ１，…，Ｙ１０）
Ｃｅｌｌ（ｘ，ｙ）のｘ，ｙを同様に表わすと以下のようになる。
ｘ＝（ＸＣ０，ＸＣ１，…，ＸＣ８）
ｙ＝（ＹＣ０，ＹＣ１，…，ＹＣ７）
ＰｉｘＣ（ｘ，ｙ）のｘ，ｙを同様に表わすと以下のようになる。
ｘ＝（ＸＰ０，ＸＰ１，ＸＰ２）
ｙ＝（ＹＰ０，ＹＰ１，ＹＰ２）
　ＳＤＲＡＭのアクセスのためには、画素アドレスＰｉｘ（ｘ，ｙ）のｘ，ｙを、２進法表記したセルアドレスとセル内画素アドレスに変換する必要がある。しかし、１セル内の水平画素数と垂直画素数が２のべき乗個ではないため、画素アドレスの上位ビットから簡単に求めることができない。そのため、Ｃｅｌｌ（ｘ，ｙ）のｘ，ｙを以下の式で算出する。
ｘ＝（ＸＣ０，ＸＣ１，…，ＸＣ８）
　＝（Ｘ０，Ｘ１，…，Ｘ１０）／５
ｙ＝（ＹＣ０，ＹＣ１，…，ＹＣ７）
　＝（Ｙ０，Ｙ１，…，Ｙ１０）／５
ここで、「／」は除算して端数切捨てを意味する。本実施例では５で除算した結果を端数切捨てした数値である。ＨＤ画像ではＰｉｘ（ｘ，ｙ）はｘ＝０～１９１９、ｙ＝０～１０７９なので、Ｃｅｌｌ（ｘ，ｙ）はｘ＝０～３８３、ｙ＝０～２１５となり、ｘは９ビット、ｙは８ビットとなる。
　このＣｅｌｌ（ｘ，ｙ）のｘ，ｙを以下のように２進法表記する。
ｘ＝（Ｘ０，Ｘ１，…，Ｘ１０）／５
　＝（ＸＤ０，ＸＤ１，…，ＸＤ８）
ｙ＝（Ｙ０，Ｙ１，…，Ｙ１０）／５
　＝（ＹＤ０，ＹＤ１，…，ＹＤ７）
　ＰｉｘＣ（ｘ，ｙ）のｘ，ｙを同様に表わすと以下のようになる。
ｘ＝（ＸＰ０，ＸＰ１，ＸＰ２）
　＝Ｍｏｄｕｌｏ｛（Ｘ０，Ｘ１，…，Ｘ１０），５｝
ｙ＝（ＹＰ０，ＹＰ１，ＹＰ２）
　＝Ｍｏｄｕｌｏ｛（Ｙ０，Ｙ１，…，Ｙ１０），５｝
ここで、「Ｍｏｄｕｌｏ」は除算結果の剰余を意味する。本実施例では、５で除算した際の剰余である。５で除算した剰余は０～４となるため、３ビット表現となる。
　このＰｉｘＣ（ｘ，ｙ）のｘ，ｙを以下のように２進法表記する。これが画素単位アクセスに用いられる。
ｘ＝Ｍｏｄｕｌｏ｛（Ｘ０，Ｘ１，…，Ｘ１０），５｝
　＝（ＸＭ０，ＸＭ１，ＸＭ２）
ｙ＝Ｍｏｄｕｌｏ｛（Ｙ０，Ｙ１，…，Ｙ１０），５｝
　＝（ＹＭ０，ＹＭ１，ＹＭ２）
　以上より、画素アドレスＰｉｘ（ｘ，ｙ）のｘ，ｙをセルアドレス、セル内画素アドレスを用いて表すと以下のようになる。
ｘ＝（Ｘ０，Ｘ１，…，Ｘ１０）
　＝［Ｍｏｄｕｌｏ｛（Ｘ０，Ｘ１，…，Ｘ１０），５｝，（Ｘ０，Ｘ１，…，Ｘ１０）／５］
　＝（ＸＭ０，ＸＭ１，ＸＭ２, ＸＤ０，ＸＤ１，…，ＸＤ８）
ｙ＝（Ｙ０，Ｙ１，…，Ｙ１０）
　＝［Ｍｏｄｕｌｏ｛（Ｙ０，Ｙ１，…，Ｙ１０），５｝，（Ｙ０，Ｙ１，…，Ｙ１０）／５］
　＝（ＹＭ０，ＹＭ１，ＹＭ２，ＹＤ０，ＹＤ１，…，ＹＤ７）
　図３は、本発明の実施例におけるセルアドレスに対するＳＤＲＡＭのアドレスの割り当てを示す図である。図３に示すように（ＸＤ０，ＸＤ１，…，ＸＤ８）と（ＹＤ０，ＹＤ１，…，ＹＤ７）をＢａｎｋアドレス、Ｃｏｌｕｍｎアドレス、Ｒｏｗアドレスに割り当てることで連続バーストアクセスを行うことができる。
　図４は、本発明の実施例に係るメモリアクセス装置を示す図である。このメモリアクセス装置は、ルックアップテーブル１０，１２，１４，１６、アドレス配置変換回路１８を有する。メモリアクセス装置は、画像処理装置内に設けられている。画像処理装置が画像フレームの一部のブロックを画像処理する際に、メモリアクセス装置は上記アクセス方法を用いてブロックのデータをＳＤＲＡＭから読み出す。
　具体的には、１バーストアクセスするセルアドレスをルックアップテーブル１０，１２で求め、ＳＤＲＡＭにバーストアクセスする。ＳＤＲＡＭバーストアクセスメモリはＳＤＲＡＭのセル１個に対応したバーストアクセス１回分を一時保存し、隣接するセルメモリに転送する。バーストアクセスしたセル内の画素アドレスはルックアップテーブル１４，１６で求め、セルアドレスとセル内画素アドレスによって画像処理を行う画素アドレスを特定し、セルメモリから目的のブロック領域の画素データを画像処理装置に転送する。
　ルックアップテーブル１０は、ブロックの画素アドレスの水平成分（Ｘ０～Ｘ１０）をセルの水平成分の画素数（５）で除算した結果（ＸＤ０～ＸＤ８）を出力する。ルックアップテーブル１２は、ブロックの画素アドレスの垂直成分（Ｙ０～Ｙ１０）をセルの垂直成分の画素数（５）で除算した結果（ＹＤ０～ＹＤ７）を出力する。アドレス配置変換回路１８は、ルックアップテーブル１０，１２の出力値をＢａｎｋアドレス、Ｃｏｌｕｍｎアドレス、Ｒｏｗアドレスに割り当てる。
　ルックアップテーブル１４は、ブロックの画素アドレスの水平成分（Ｘ０～Ｘ１０）をセルの水平成分の画素数（５）で除算した際の剰余（ＸＭ０～ＸＭ２）を出力する。ルックアップテーブル１６は、ブロックの画素アドレスの垂直成分（Ｙ０～Ｙ１０）をセルの垂直成分の画素数（５）で除算した際の剰余（ＹＭ０～ＹＭ２）を出力する。ルックアップテーブル１４，１６の出力値をセル内の画素アドレスとする。
　メモリアクセス装置は、ルックアップテーブル１０，１２の出力値をセルのアドレスとし、このセルのアドレスをアドレス配置変換回路１８によってＳＤＲＡＭのバーストアクセスのアドレスに割り当てることで、ＳＤＲＡＭにアクセスする。さらに、ルックアップテーブル１４，１６の出力値をバーストアクセスしたセル内の画素アドレスとして用いることで、セル内の画素アクセスを行う。
　図５は、本発明の実施例に係るメモリアクセス装置によるＳＤＲＡＭからのＲｅａｄ動作を説明するための図である。ここでは一例として８×８画素のブロックの矩形領域にアクセスする。矩形領域の左上画素座標をＰｉｘ（ｘ，ｙ）とすると、右下画素座標はＰｉｘ（ｘ＋７，ｙ＋７）となる。従って、Ｐｉｘ（ｘ，ｙ）を左上始点座標とし、Ｐｉｘ（ｘ＋７，ｙ＋７）を右下終点座標とする領域の画素をＳＤＲＡＭからＲｅａｄする。
　ここで始点座標Ｐｉｘ（ｘ，ｙ）のセルアドレスはＣｅｌｌ（ｘ／５，ｙ／５）、セル内画素アドレスはＰｉｘＣ（Ｍｏｄｕｌｏ（ｘ，５），Ｍｏｄｕｌｏ（ｙ，５））となる。終点座標Ｐｉｘ（ｘ＋７，ｙ＋７）のセルアドレスはＣｅｌｌ（（ｘ＋７）／５，（ｙ＋７）／５）、セル内画素アドレスはＰｉｘＣ（Ｍｏｄｕｌｏ（ｘ＋７，５），Ｍｏｄｕｌｏ（ｙ＋７），５））となる。
　従って、アクセスするブロック（８×８画素矩形領域）は、始点座標Ｐｉｘ（ｘ，ｙ）がセルアドレスＣｅｌｌ（ｘ／５，ｙ／５）のセル内画素アドレスＰｉｘＣ（Ｍｏｄｕｌｏ（ｘ，５），Ｍｏｄｕｌｏ（ｙ，５））で、終点座標がセルアドレスＣｅｌｌ（（ｘ＋７）／５，（ｙ＋７）／５）のセル内画素アドレスＰｉｘＣ（Ｍｏｄｕｌｏ（ｘ＋７，５），Ｍｏｄｕｌｏ（ｙ＋７，５））の領域となる。ＳＤＲＡＭのバーストアクセスをＣｅｌｌ（ｘ／５，ｙ／５）からＣｅｌｌ（（ｘ＋７）／５，（ｙ＋７）／５）の範囲で行う。そして、実際にアクセスする画素領域はＣｅｌｌ（ｘ／５，ｙ／５）のＰｉｘＣ（Ｍｏｄｕｌｏ（ｘ，５），Ｍｏｄｕｌｏ（ｙ，５））からＣｅｌｌ（（ｘ＋７）／５，（ｙ＋７）／５）のＰｉｘＣ（Ｍｏｄｕｌｏ（ｘ＋７，５），Ｍｏｄｕｌｏ（ｙ＋７，５））の画素領域となる。
　これらのアクセスにおいて、セルアドレスはルックアップテーブル１０，１２により得られ、セル内画素アドレスはルックアップテーブル１４，１６により得られる。即ち、メモリアクセス装置は、除算ルックアップテーブル１０，１２で始点座標に対応したセルアドレスと終点座標に対応したセルアドレスを求め、始点セルから終点セルまでの各セルを順にアクセスする。
　図６は、アクセスするブロックの一例を示す図である。始点座標が（２８，５２）で終点座標が（３５，５９）の場合、始点セルアドレスが、（５，１０）で終点セルアドレスが（７，１１）となる。そして、（５，１０）、（６，１０）、（７，１０）、（５，１１）、（６，１１）、（７，１１）、と順に各セルにアクセスして行く。または、（５，１０）、（５，１１）、（６，１０）、（６，１１）、（７，１０）、（７，１１）と順に各セルにアクセスして行く。
　バーストアクセスされたセルアドレスＣｅｌｌ（ｘ，ｙ）のセル内画素データ（バーストアクセスされた２５画素分の画素データ）は、バーストアクセス１回分の画像データを格納するＳＤＲＡＭバーストアクセスメモリを経由してセルメモリに転送される。その後、セルメモリ内のセル内画素アドレスＰｉｘＣ（ｘ，ｙ）と組み合わすことで、画像処理を行う画素アドレスＰｉｘ（ｘ，ｙ）の画素が特定される。この画素アドレスＰｉｘ（ｘ，ｙ）の画素データがデータ処埋部のブロックメモリに転送される。
　図７は、ＳＤＲＡＭからＲｅａｄアクセスした複数個のセルからなる矩形領域の一例を示す図である。ここでは矩形領域は４×３セルである。この矩形領域の画像データから、画像処理装置で処理するのに必要な領域を切り出して利用する。矩形領域の画像データは、一旦メモリアクセス装置内に備えられたセルメモリにセル単位で順次保存される。例えば、図７に示すように、アクセスしたセルの順に、始点と終点のセルアドレスの算出で判明しているｘ方向のセル個数とｙ方向のセル個数が矩形に並んで保存される。このセルメモリのアクセスには、アクセス順に並んだセル番号と、各セル内の画素アドレスを用いる。図７のセル番号（０，０）から（２，３）は、画素アドレスから算出したセルアドレスではなく、セルメモリ内で便宜的に付与されたアドレスである。
　このセルメモリは、始点座標から終点座標までの必要な矩形領域（図７で破線で示す領域）より一般的には大きい領域となっている。このセルメモリへの保存はセル単位で順次行え、読み出しは通常の２進アドレスで行える。このようなセルメモリは、セルの形状が定められていれば、保存時にカウンタや加算器でメモリアドレス発生するなどの公知技術で実現可能である。
　前述したＭｏｄｕｌｏ演算用ルックアップテーブル１４，１６で求めた始点アドレス（セル内画素アドレス）が、図７のセルメモリの画素アドレスになる。図７のセル（０，０）は最初にＳＤＲＡＭからＲｅａｄアクセスした始点座標を含む。これは、セルメモリのアドレス（０，０）にセル内画素アドレス（０，０）が保存されるからである。このようにセルメモリに保存された画像データ（４×３セル）から所定のサイズ（ＸＳ，ＹＳ）の領域を読み出す。ＸＳとＹＳは、画像の始点座標と終点座標から算出できる。このような所定の矩形領域の読み出しは、算出したＸＳとＹＳの値をレジスタにセットするなどの公知技術で実現可能である。
　画像処理装置内のブロックメモリは、メモリアクセス装置から転送されてきた所定ブロックの画素データを画像処理するためのメモリである。本実施形態では、８×８画素データを格納する。
　本実施例により、画素アドレスＰｉｘ（ｘ，ｙ）からセルアドレスＣｅｌｌ（ｘ，ｙ）とセル内画素アドレスＰｉｘＣ（ｘ，ｙ）を求めることができる。このため、ブロックのデータをメモリから読み出す際に、どのセルにアクセスすればよいかを簡単に求めることができる。なお、Ｗｒｉｔｅ動作は異なる動作となるため、後述する。
　さらに、ＳＤＲＡＭにアクセスした２５６ｂｉｔのうち、２５０ｂｉｔを使用しているため、ＳＤＲＡＭ使用効率は２５０／２５６＝９７．７％となる。同様にアクセス効率の面でも、使用する２５０ｂｉｔに必要なｗｏｒｄ数は１５．６２５ｗｏｒｄとなり、アクセス効率は１５．６２５ｗｏｒｄ／１６ｗｏｒｄ＝９７．７％となる。よって、本実施例により、１画素あたりのｂｉｔ数が２のべき乗でない場合でも、セル内の水平画素数と垂直画素数を２のべき乗個にする背景技術に比べて、メモリの使用効率とアクセス効率を上げることができる。
　なお、本実施例ではセルを５×５画素としていたため、５の除算テーブル、５のＭｏｄｕｌｏ演算テーブルを用いているが、メモリの規模によって数値は変化させればよい。例えばＤＤＲ３－ＳＤＲＡＭを１個のみ使用した場合は、１バーストでアクセスする画素が１２８ｂｉｔとなるため、１セルは１２８÷１０＝１２画素となる。この場合、１２画素を３×４画素とし、３の除算テーブル、３のＭｏｄｕｌｏ演算テーブル、４の除算テーブル、４のＭｏｄｕｌｏ演算テーブルを用いればよい。このとき、垂直方向の４は２のべき乗であるため、背景技術のようにｂｉｔ配置変換を行ってもよい。具体的には、ｙ／４はｙを２ｂｉｔシフトして得られ、Ｍｏｄｕｌｏ（ｙ，４）はｙの下位２ｂｉｔを取り出せばよい。
　また、セル内画素数を最大限利用する必要はなく、本実施例において５×５ではなく、５×４（効率は７８％）や６×４（効率は９４％）といった領域としてもよい。即ち、セルアクセスの２５６ビットをどのように画素データに設定するか、画像処理装置の都合に合わせたセル形状を設定することで、応用目的の他の条件なども含めた最適な設定が可能である。
　本実施例により、ブロックを画像処理する際に、どの範囲のセルにアクセスすればよいかを求めることもできる。図８及び図９は、ブロックを画像処理する際のアクセス方法を説明するための図である。図中で、実線はセル、破線はブロックを表わしている。
　図８の方法では、ブロックの始点（左上の画素アドレスＰｉｘ（ｘａ，ｙａ））、終点（右下の画素アドレスＰｉｘ（ｘｂ，ｙｂ））、セルの水平画素数ｍ、垂直画素数ｎを用いる。始点のセルアドレスはＣｅｌｌ（ｘａ／ｍ，ｙａ／ｎ）、終点のセルアドレスはＣｅｌｌ（ｘｂ／ｍ，ｙｂ／ｎ）となり、この範囲に該当するセル（図中の太枠で表わしたセル）のＳＤＲＡＭのアドレスにバーストアクセスする。
　図９の方法では、ブロックの始点Ｐｉｘ（ｘａ，ｙａ）、ブロックの水平画素数ＸＳ、垂直画素数ＹＳ、セルの水平画素数ｍ、垂直画素数ｎを用いる。始点のセルアドレスはＣｅｌｌ（ｘａ／ｍ，ｙａ／ｎ）、終点のセルアドレスはＣｅｌｌ（ｘａ＋ＸＳ－１）／ｍ，（ｙａ＋ＹＳ－１）／ｎ）となり、この範囲に該当するセル（図中の太枠で表示したセル）のＳＤＲＡＭのアドレスにバーストアクセスする。
　図１０は、本発明の実施例に係るメモリアクセス装置の変形例を示す図である。この装置は、整数座標と非整数座標の切替制御を設けている。そして、水平方向又は垂直方向の画素が非整数画素精度である場合は、ブロックの始点座標及び終点座標で表わされる矩形領域に対し、非整数画素精度の方向の所定画素数に見合った補間処理を行う。例えばＭＰＥＧ画像符号化などに用いられる１／２画素精度や１／４画素精度の場合、小数部分を含むブロックの始点座標（ｘａｓ，ｙａｓ）及び終点座標（ｘｂｓ，ｙｂｓ）の各少数部分を切り捨てたブロックの始点座標（ｘａ，ｙａ）及び終点座標（ｘｂ，ｙｂ）に対して、周辺各方向３画素ずつ用いた補間処理により、非整数座標の周辺を含めた領域アクセスを行う。従って、始点座標（ｘａ－２，ｙａ－２）、終点座標（ｘｂ＋３，ｙｂ＋３）の範囲に該当するセルのＳＤＲＡＭのアドレスにバーストアクセスすればよい。
　図１１は、整数画素精度の画像処理装置を示す図である。図１２は、非整数画素精度の補間処理装置を含む画像処理装置を示す図である。整数画素精度の場合、メモリアクセス装置から画像データがそのまま画像処理装置のブロックメモリに転送される。これに対して、非整数画素精度の場合、画像データが補間処理装置で補間処理されてから画像処埋装置のブロックメモリに転送される。
　図１３は、非整数画素精度の画像アクセスを説明するための図である。例えば８×８のブロック画像アクセスにおいて、非整数位置の周辺水平方向左右と垂直方向上下の各３画素を含めて、１３×１３の矩形領域にアクセスする。次に、この矩形領域を補間処理して非整数画素精度アクセスした８×８ブロック画像を生成する。次に、このブロック画像をブロック画像処理する。
　図１４及び図１５は補間処理装置を示す図である。補間処理は、一般的にはＦＩＲ（Finite Impulse Response）フィルタの原理を用いて行われる。ＭＰＥＧ画像符号化国際標準規格において補間処理も定められている。ＭＰＥＧ－２ビデオ符号化規格では、非整数画素精度は１／２画素精度で、補間処理は左右や上下の周辺１画素を用いた線形補間処理（Bilinear補間と呼ばれる簡易なＦＩＲフィルタである）が定められている。ＭＰＥＧ－４　ＡＶＣ（Ｈ．２６４）符号化規格では、輝度は左右や上下の周辺３画素を用いた６－ＴＡＰ（ＦＩＲ処理では６次フィルタと呼ぶ）ＦＩＲフィルタと２－ＴＡＰ線形補間処理の組合せ処理が定められている。図１４の装置は、水平方向と垂直方向で共通の６－ＴＡＰ　ＦＩＲフィルタによる１／２画素位置の補間処理を行う。図１５の装置は、２－ＴＡＰ線形補間による１／４画素位置の補間処理を行う。
　なお、図１１、図１２、図１４及び図１５では、説明の煩雑さを避けるために、１次元の水平方向のみ又は垂直方向のみを説明している。実際には２次元の処理が必要で、水平方向と垂直方向の双方が非整数画素アドレス値の場合は水平方向と垂直方向の両方向に補間処理を行う。
　図１４の装置では、６－ＴＡＰ　ＦＩＲ処理で０．５画素端数位置の画素Ｐｉｘ（ｎ＋０．５）を算出する。このときに必要な画素は、Ｐｉｘ（ｎ－２）からＰｉｘ（ｎ＋３）である。図１６は、図１４の装置の補間処理を説明するための図である。８×８画素の左上の画素（図１６中の黒丸）を算出する場合、１３×１３画素の水平方向６画素及び垂直方向６画素の計３６画素（図１６中の黒塗りの四角）を用いる。
　図１５の装置では、０．２５画素端数位置の画素Ｐｉｘ（ｎ＋０．２５）を算出する。このときに必要な画素は、Ｐｉｘ（ｎ）とＰｉｘ（ｎ＋１）である。
　２次元矩形領域の始点Ｐｉｘ（ｘａ，ｙａ）から終点Ｐｉｘ（ｘｂ，ｙｂ）について６－ＴＡＰＦＩＲ補間処理に必要な画素を説明する。画素座標ｘａ、ｙａ、ｘｂ、ｙｂが整数か非整数かによって周辺各方向３画素の必要性が定まり、アクセスすべき画素データの領域が定まる。例えば目的とする画素ブロックが８×８の整数画素数ブロックとすると、ｘａが整数ならｘｂも整数であり、ｘａが非整数ならｘｂもｘａと同じ小数部を持つ非整数である。同様に、ｙａが整数ならｙｂも整数であり、ｙａが非整数ならｙｂもｙａと同じ小数部を持つ非整数である。ただし、ｘａ、ｘｂ、ｙａ、ｙｂは０以上の値で、負数ではない。
　アクセスする画像デ－タの座標が整数画素座標なら、周辺画素のアクセスは不要であり、アクセス量を少なくすることができる。必要最小限の画像データにアクセスして効率を良くするには、整数画素座標の場合は周辺３画素にアクセスしないようにする。例えば始点Ｐｉｘ（ｘａ，ｙａ）から終点Ｐｉｘ（ｘｂ，ｙｂ）の画像アクセスにおいて、非整数座標の画素値を６－ＴＡＰＦＩＲ補間処理で求める場合、ｘ座標とｙ座標とも非整数の場合に必要な領域は、始点Ｐｉｘ（ｘａ－２，ｙａ－２）から終点Ｐｉｘ（ｘｂ＋３，ｙｂ＋３）となる。ｘａが非整数でｙａが整数の場合には、ｘに対しては左右周辺３画素のアクセスを行ない、１３画素のアクセスを行う。ただし、ｙに対しては上下周辺３画素のアクセスを行なわず、８画素のアクセスを行う。即ち、非整数画素がｘ座標だけの場合は、アクセスする領域の始点座標を（ｘａ－２，ｙａ）、終点座標を（ｘｂ＋３，ｙｂ）とすることで、アクセスするセル個数を最小限にすることができる。同様に、非整数画素がｙ座標だけの場合は、アクセスする領域の始点座標を（ｘａ，ｙａ－２）、終点座標を（ｘｂ，ｙｂ＋３）とすることで、アクセスするセル個数を最小限にすることができる。
　また、非整数画素座標の場合の始点座標と終点座標の修正とＭｏｄｕｌｏ演算に対して、ｘ方向とｙ方向の各ルックアップテーブルにおいて、整数座標と非整数座標の切替制御を設けてもよい。図１０の装置はこのような切替制御を備えている。メモリアクセス装置は、除算ルックアップテーブルで始点座標に対応したセルアドレスと終点座標に対応したセルアドレスを求め、始点セルから終点セルまでの各セルを順にアクセスする。
　図１７は、ｘとｙが非整数座標の例を示す図である。セルサイズが５×５画素、ブロックサイズが８×８、始点座標が（２７．５，５２．５）、終点座標が（３４．５，５９．５）である。この場合、始点のアクセスすべきセルアドレスは（（２７．５－２）／５，（５２．５－２）／５）＝（２５．５／５，５０．５／５）＝（５，１０）である。終点のアクセスすべきセルアドレスは（（３４．５＋３）／５，（５９．５＋３）／５）＝（３７．５１５，６２．５／５）＝（７，１２）である。即ち、始点セルアドレスが（５，１０）、終点セルアドレスが（７，１２）であるため、（５，１０）、（６，１０）、（７，１０）、（５，１１）、（６，１１）、（７，１１）、（５，１２）、（６，１２）、（７，１２）の計９個のセルにアクセスする。この時のアクセスは、（５，１０）、（６，１０）、（７，１０）、（５，１１）、（６，１１）、（７，１１）、（５，１２）、（６，１２）、（７，１２）の順でも良いし、（５，１０）、（５，１１）、（５，１２）、（６，１０）、（６，１１）、（６，１２）、（７，１０）、（７，１１）、（７，１２）の順でも良い。
　また、Ｍｏｄｕｌｏ演算のルックアップテーブル１４，１６は、これらの値に応じた非整数座標に対応して修正したセルアドレスに対応して、修正始点画素と修正終点画素を含むセルに対してＭｏｄｕｌｏ演算を行う。この例では、修正始点座標の整数部（２５，５０）に対するＭｏｄｕｌｏ演算の結果として（０，０）を出力し、修正終点座標整数部（３７，６２）に対するＭｏｄｕｌｏ演算の結果として（２，２）を出力する。
　そして、ｘ座標とｙ座標それぞれに関して、非整数座標の小数部が０の場合は００を、０．２５の場合は０１を、０．５の場合は１０を、０．７５の場合は１１を補間装置に制御信号として入力する。補正装置は、これらの値に応じたセルからの画素アクセスと補間処理を行う。
　図１８は、ｘが非整数座標でｙが整数座標の例を示す図である。セルサイズが５×５画素、始点座標が（２７．５，５２）、終点座標が（３４．５，５９）である。この場合、始点のアクセスすべきセルアドレスは（（２７．５－２）／５，５２／５）＝（２５．５／５，５２／５）＝（５，１０）である。終点のアクセスすべきセルアドレスは（（３４．５＋３）／５，５９／５）＝（３７．５／５，５９／５）＝（７，１１）である。即ち、（５，１０）から（７，１１）の計６個のセルにアクセスする。この時、５の除算ルックアップテーブル１０，１２は、始点座標整数部（２７，５２）と終点座標整数部（３４，５９）の入力に対し、非整数制御信号により、始点は（２５，５０）に対する除算結果の（５，１０）を出力し、終点は（３７，５９）に対する除算結果の（７，１１）を出力する。始点セルアドレスが（５，１０）、終点セルアドレスが（７，１１）であるため、（５，１０）、（６，１０）、（７，１０）、（５，１１）、（６，１１）、（７、１１）の計６個のセルにアクセスする。ｘとｙが非整数座標の場合に比べて、ｘが整数座標でｙが非整数座標の場合では、９個のセルアクセスから６個のセルアクセスに減少する。
　ｘとｙが整数座標の場合は更にセルアクセスが減少する。図１９は、ｘとｙが整数座標の例を示す図である。始点が（２７，５２）、終点が（３４，５９）である。この場合、始点セルアドレスは（５，１０）、終点のセルアドレスは（６，１１）となり、（５，１０）、（５，１１）、（６，１０）、（６，１１）の４個のセルのアクセスで済む。
　本実施例では、周辺３画素に対して補間処理を行なっているが、これは国際標準Ｈ．２６４の輝度成分が非整数画素の場合の補間処理である。始点Ｐｉｘ（ｘａ，ｙａ）から終点Ｐｉｘ（ｘｂ，ｙｂ）の画像アクセスにおいて、非整数座標の画素値を２－ＴＡＰ　ＦＩＲ補間処理で求める場合、ｘ座標とｙ座標とも非整数の場合に必要な領域は、始点Ｐｉｘ（ｘａ，ｙａ）から終点Ｐｉｘ（ｘｂ＋１，ｙｂ＋１）となる。
　色差成分が非整数画素である場合は、周辺１画素によって補間処理を行なえばよい。同様に、ＭＰＥＧ－２の場合も、周辺１画素によって補間処理を行なえばよい。この場合は、ブロックの始点座標（ｘａ，ｙａ）及び終点座標（ｘｂ，ｙｂ）で表わされる矩形領域に対して、周辺各方向１画素ずつ用いた補間処理により、非整数座標の周辺を含めた領域アクセスを行う。従って、始点座標（ｘａ，ｙａ）、終点座標（ｘｂ＋１，ｙｂ＋１）の範囲に該当するセルのＳＤＲＡＭのアドレスにバーストアクセスすればよい。
　周辺各方向１画素を用いて補間処理を行う場合は、セルサイズが５×５画素でブロックサイズが８×８、画素始点座標が（２７．５，５２．５）、終点座標が（３４．５，５９．５）とすると、始点のアクセスすべきセルアドレスは（２７．５／５，５２．５／５）＝（２５／５，５０／５）＝（５，１０）である。終点のアクセスすべきセルアドレスは（（３４．５＋１）／５，（５９．５＋１）／５）＝（３５．５／５，６０．５／５）＝（７，１２）である。即ち、セルアドレスが（５，１０）から（７，１２）の計９個のセルにアクセスする。
　また、Ｍｏｄｕｌｏ演算のルックアップテーブル１４，１６は、これらの値に応じた非整数座標に対応して修正したセルアドレスに対応して、修正始点画素と修正終点画素を含むセルに対してＭｏｄｕｌｏ演算を行う。この例では、修正始点座標整数部（２７，５２）に対するＭｏｄｕｌｏ演算の結果として（２，２）を出力し、修正終点座標整数部（３５，６０）に対するＭｏｄｕｌｏ演算の結果として（０，０）を出力する。
　なお、非整数画素がｘａだけの場合は、アクセスする領域の始点座標を（ｘａ，ｙａ）、終点座標を（ｘｂ＋１，ｙｂ）とすれば、アクセスするセル個数を最小限にすることができる。また、非整数画素がｙａだけの場合は、アクセスする領域の始点座標を（ｘａ，ｙａ）、終点座標を（ｘｂ，ｙｂ＋１）とすれば．アクセスするセル個数を最小限にすることができる。また．非整数画素座標の場合の始点座標と終点座標の修正とＭｏｄｕｌｏ演算に対して、ｘ方向とｙ方向の各ルックアップテーブルに整数座標と非整数座標の切替制御を設けてもよい。このように、周辺画素への補間処理は、所定の画素に対して行なえばよい。
　以上、画像処理におけるＳＤＲＡＭのＲｅａｄ（ＳＤＲＡＭの画像データを画像処理装置へ転送）動作について説明した。一方、画像処理をした後にＳＤＲＡＭにＷｒｉｔｅ（画像処理装置で処理した画像データをＳＤＲＡＭへ転送）動作する場合は、異なる動作となる。前述のＭＰＥＧ画像符号化や他の一般的な画像処理において、画像メモリは左上端画素座標を（０，０）として、右下端画素座標が最大画素座標となる。例えばＨＤ（High Definition）画像において、フレームは画像１枚を意味し、そのサイズは１９２０×１０８０である。図２０は、ＨＤ画像を示す図である。この画像は、８×８ブロックが２４０×１３５個配置されたものとして扱う。または、サイズを便宜上１９２０×１０８８として、１６×１６ブロックが１２０×６８個配置されたものとし、画像表示は１９２０×１０８０を切り出して行う。そして、当然のことであるが、画素座標は整数値で表現される。
　図２１は、ＳＤＲＡＭへのＷｒｉｔｅ動作をＲｅａｄ動作の逆動作として行う場合を説明するための図である。一般的に、画像処理は、左上瑞ブロックから右下端ブロックに向かって行われる。従って、処理した画像ブロックをＳＤＲＡＭにＷｒｉｔｅするとき、Ｒｅａｄ動作の逆動作として行うと、図２１に示すように、処理対象ブロックに属さない画素（ブロックの外側画素）までＷｒｉｔｅ動作してしまう。図２１の５×５セル（２）の画素をＳＤＲＡＭにＷｒｉｔｅする際、網掛けしたセル内画素は、画像処理を行う８×８ブロックに属さないことになる。ブロックに属さない画素を書き換える動作は、既に処理された画像データなら、処理内容と異なる画像データになってしまう。また、これから処理しようとする画像データなら、意図しない画像データに書換えられてしまう。
　このようなＷｒｉｔｅ動作における不都合を解決する方法として次の２つがある。
（１）ＳＤＲＡＭアクセスのためのブロックメモリより大きいサイズの内部メモリを設ける。そして、処理前のアクセス時に、ＳＤＲＡＭにＲｅａｄアクセスした画像データにおいて、処理対象外の画素データをメモリに保持しておき、Ｗｒｉｔｅ動作において、処理対象の画素データだけ書き換えて、Ｒｅａｄアクセスとは逆動作で同じサイズのＷｒｉｔｅ動作を行う。
（２）上記のようにブロックはＳＤＲＡＭで左上瑞から整列されているので、整数個のセルと整数個のブロックが一致する矩形領域を定め、この矩形領域を一括してＳＤＲＡＭにＷｒｉｔｅする。例えば、前述の例ではセルサイズは５×５であり、ブロックサイズは８×８であるから、４０×４０の領域にはセルが８×８個で一致し、ブロックは５×５個で一致する。
　方法（１）はＷｒｉｔｅ動作において、ブロックサイズより多い領域のＷｒｉｔｅ動作となり、Ｗｒｉｔｅアクセス効率が低下する。一方、方法（２）では、４０×４０という大きな内部メモリが必要となるが、Ｗｒｉｔｅ動作の効率が高い。
　ＳＤＲＡＭにＷｒｉｔｅする任意のブロックの始点座標を含むセルから終点座標を含むセルの領域にＷｒｉｔｅすると、１つのブロックだけの場合、Ｗｒｉｔｅすべきブロックは８×８の矩形領域だが、Ｗｒｉｔｅ動作は５×５のセルの矩形領域が複数からなる矩形領域となる。このため、一般にはＷｒｉｔｅすべき領域より大きい領域をＷｒｉｔｅすることになり、Ｗｒｉｔｅすべきでない領域まで意図しないデータをＷｒｉｔｅしてしまうことになる。
　同時に、意図しない領域へのＷｒｉｔｅ動作はＷｒｉｔｅ動作の効率を低下させる。この問題を避けるため、Ｗｒｉｔｅすべきブロックが整列しているとの条件を設定する。例えばＷｒｉｔｅすべきブロックが左上瑞から順に整列していると設定する。セルサイズが５×５画素、ブロックサイズが８×８の場合、５と８の最小公倍数４０を用いて、４０×４０画素領域を一括Ｗｒｉｔｅする。これにより、５×５個のブロックが８×８個のセルと一致し、意図しない画素データのＷｒｉｔｅを避けることができる。
　図２２は、方法（２）による装置を示す図である。画像処理装置からの画素アドレスは、前述のＲｅａｄ動作では始点座標Ｐｉｘ（ｘａ，ｙａ）と終点座標Ｐｉｘ（ｘｂ，ｙｂ）であったが、この方法では始点座標は常に８の倍数の整数値であり、終点座標は常に始点座標に３９を加算した値である。例えば、始点座標がＰｉｘ（４０，８０）なら終点座標はＰｉｘ（７９，１１９）となる。図２２の４０×４０画像メモリは、図４のセルメモリを用いることで実現できる。即ち、セルメモリのサイズを４０×４０画像（８×８セル）のメモリとし、デ－タ転送方向をＲｅａｄ動作から変えることで、Ｗｒｉｔｅ動作を行うことができる。
　なお、本実施例では、メモリアクセス装置がバーストアクセスを行うメモリはＳＤＲＡＭであるが、ＳＤＲＡＭに限らず他のメモリでもよい。

Claims (3)

  1. 　画像フレームが格納されたメモリに対する１バーストアクセスで得られるｂｉｔ数を１画素あたりのｂｉｔ数で切り捨て除算することで１バーストアクセスあたりの画素数を求め、この画素数以下の画素数を持つ矩形領域をセルとして前記画像フレーム内に配置し、前記セルを用いて前記メモリにアクセスして、前記画像フレームの一部のブロックのデータを読み出すメモリアクセス装置であって、
    　前記ブロックの画素アドレスの水平成分を前記セルの水平成分の画素数で除算した結果を出力する第１のルックアップテーブルと、
    　前記ブロックの画素アドレスの垂直成分を前記セルの垂直成分の画素数で除算した結果を出力する第２のルックアップテーブルと、
    　前記ブロックの画素アドレスの水平成分を前記セルの水平成分の画素数で除算した際の剰余を出力する第３のルックアップテーブルと、
    　前記ブロックの画素アドレスの垂直成分を前記セルの垂直成分の画素数で除算した際の剰余を出力する第４のルックアップテーブルとを備え、
    　前記第１のルックアップテーブルの出力値と前記第２のルックアップテーブルの出力値を、前記メモリにバーストアクセスするための前記セルのアドレスとし、
    　前記第３のルックアップテーブルの出力値と前記第４のルックアップテーブルの出力値を、前記セル内の画素アドレスとして用いることを特徴とするメモリアクセス装置。
  2. 　アクセスする水平方向又は垂直方向の画素座標が非整数画素精度である場合は、前記ブロックの始点座標及び終点座標で表される矩形領域に対し、前記非整数画素精度の方向の所定画素数に見合ったアクセスと補間処理を行うことを特徴とする請求項１記載のメモリアクセス装置。
  3. 　画像処理された画像フレームを前記メモリにバーストアクセスで保存するＷｒｉｔｅ動作において、画像処理された前記画像フレームの整数個のセルと整数個のブロックが一致する矩形領域を定め、この矩形領域を一括して前記メモリにＷｒｉｔｅすることを特徴とする請求項１又は２に記載のメモリアクセス装置。
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