WO2012073800A1

WO2012073800A1 - 駆動制御回路、表示装置、および信号伝送方法

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Publication number: WO2012073800A1
Application number: PCT/JP2011/077130
Authority: WO
Inventors: 貴志荻野
Original assignee: シャープ株式会社
Priority date: 2010-12-02
Filing date: 2011-11-25
Publication date: 2012-06-07

Abstract

　ＥＭＩおよび消費電力が低減された駆動制御回路を提供することを目的とする。　表示制御回路（２５０）は、表示信号（ＤＡＴ）と前ライン表示信号（ＰＤ）とを比較した比較結果信号（ＣＲ）を生成し画像信号（ＤＶ）として出力する。データ信号線駆動回路（２１０＿１）は、画像信号（ＤＶ）および前ライン画像信号（ＰＳ）に基づき、現ライン画像信号（ＣＳ）を生成する。画像信号（ＤＶ）のビット値は、表示信号（ＤＡＴ）のビット値が前ライン表示信号（ＰＤ）のビット値から変化しない場合には当該ビットの位置でＬレベルになり、前ライン表示信号（ＰＤ）のビット値から変化する場合には当該ビットの位置でＨレベルになる。現ライン画像信号（ＣＳ）のビット値は、画像信号（ＤＶ）のビット値がＨレベルの場合には前ライン画像信号（ＰＳ）のビット値を反転させたものになり、Ｌレベルの場合には前ライン画像信号（ＰＳ）のビット値と同じになる。

Description

駆動制御回路、表示装置、および信号伝送方法

　本発明は、駆動制御回路、表示装置、および信号伝送方法に関し、特に、電磁障害および消費電力が低減された駆動制御回路、それを備えた表示装置、および駆動制御回路における信号伝送方法に関する。

　表示装置は、一般に、画像を表示するための表示部、表示部を駆動するための駆動回路、および駆動回路を制御するための表示制御回路（「タイミングコントローラ」ともいう）により構成される。

　近年、液晶表示装置等に代表される薄型ディスプレイの需要が急速に拡大しており、その使用用途・場所も拡大している。これに伴い、表示装置中の駆動回路や表示制御回路から発生する電磁波による電磁障害（Ｅｌｅｃｔｒｏ　Ｍａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＥＭＩ）の低減が求められている。さらに、表示装置の高性能化・小型化等に伴い、その消費電力の低減が求められている。

　特許文献１には、１ライン分の記憶容量のメモリを２つ含むと共に、メモリを制御するメモリ制御手段、および入力表示データと前ラインの表示データとを比較する比較手段を含むドライバ制御手段（表示制御回路に相当する）と、信号駆動ドライバの表示データの取り込み動作を停止する制御手段とを備える液晶表示装置が開示されている。特許文献１に記載の液晶表示装置は、前ラインの表示データと現ラインの表示データとを信号駆動回路内の比較手段（比較器）で比較する。この比較結果に基づき、表示データに変化のない場合にはマスク信号を出して、表示データの取り込みを停止させる。この場合、表示データを順次ラッチするためのシフト回路に保持されている現ライン表示データと同じ前ライン表示データが液晶パネルに印加される。一方、表示データに変化のある場合は、現ライン表示データが液晶パネルに印加される。したがって、表示データに変化がない場合には、信号駆動ドライバの表示データ取り込み動作を停止することができる。これにより、信号駆動ドライバの消費電力を低減することができる。

日本の特開平５－２９７８２７号公報

　しかし、特許文献１に記載の液晶表示装置では、信号駆動ドライバの消費電力を低減することはできても、ドライバ制御手段から信号駆動ドライバへの表示データの伝送により生じるＥＭＩ、ドライバ制御手段の消費電力を低減することはできない。

　そこで、本発明は、ＥＭＩおよび消費電力が低減された駆動制御回路、表示装置、および信号伝送方法を提供することを目的とする。

　本発明の第１の局面は、水平および垂直走査に基づき表示すべき画像を表す、１つまたは複数のビット列からなる第１入力信号を外部から受け取り、１つまたは複数のビット列からなる第２入力信号を出力する表示制御回路と、前記第２入力信号を受け取り、表示部に含まれる複数のデータ信号線を駆動するためのｎ個（ｎは自然数）の駆動回路とを備える駆動制御回路であって、
　前記表示制御回路は、
　　前記第１入力信号を受け取り、前記第１入力信号を１水平期間遅延させた信号を前ライン表示信号として出力する前ライン表示信号生成部と、
　　前記第１入力信号と前記前ライン表示信号とを比較し、前記第１入力信号と前記前ライン表示信号との間でビット値が一致するビット位置に対応するビットを第１レベル、それぞれのビット値が異なるビット位置に対応するビットを第２レベルとした信号を得て、前記第２入力信号として出力する表示信号比較部とを含み、
　前記ｎ個の駆動回路のそれぞれは、前ライン画像信号を出力する前ライン画像信号生成部、現ライン画像信号を出力する現ライン画像信号生成部、および前記現ライン画像信号に基づき前記複数のデータ信号線に印加すべきデータ信号を生成し出力する出力部を含み、
　前記前ライン画像信号生成部は、前記現ライン画像信号を１水平期間遅延させた信号を前記前ライン画像信号として出力し、
　前記現ライン画像信号生成部は、前記第２入力信号の第１レベルのビットに対応するビット位置にある前記前ライン画像信号のビットのビット値を保持し、前記第２入力信号の第２レベルのビットに対応するビット位置にある前記前ライン画像信号のビットのビット値を反転した信号を得て、前記現ライン画像信号として出力することを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記前ライン表示信号生成部は、
　　互いに１水平期間ずれた１水平期間分の前記第１入力信号をそれぞれ受け取り記憶する第１表示信号記憶部および第２表示信号記憶部を有し、
　　前記第１表示信号記憶部に記憶された１水平期間分の前記第１入力信号または前記第２表示信号記憶部に記憶された１水平期間分の前記第１入力信号のいずれか一方を、１水平期間毎に交互に前記前ライン表示信号として出力することを特徴とする。

　本発明の第３の局面は、本発明の第１の局面において、
　前記前ライン画像信号生成部は、
　　互いに１水平期間ずれた１／ｎ水平期間分の前記現ライン画像信号をそれぞれ受け取り記憶する第１画像信号記憶部および第２画像信号記憶部を有し、
　　前記第１画像信号記憶部に記憶された１／ｎ水平期間分の前記現ライン画像信号または前記第２画像信号記憶部に記憶された１／ｎ水平期間分の前記現ライン画像信号のいずれか一方を、１水平期間毎に交互に前記前ライン画像信号として出力することを特徴とする。

　本発明の第４の局面は、本発明の第１の局面において、
　前記表示制御回路と前記ｎ個の駆動回路とは、主伝送路と前記主伝送路から分岐したｎ本の副伝送路からなる伝送路によって接続されていることを特徴とする。

　本発明の第５の局面は、本発明の第１の局面において、
　前記表示制御回路と前記ｎ個の駆動回路のぞれぞれとは、１対１で接続されていることを特徴とする。

　本発明の第６の局面は、表示装置であって、
　本発明の第１の局面から第５の局面までのいずれかに係る駆動制御回路を備えることを特徴とする。

　本発明の第７の局面は、水平および垂直走査に基づき表示すべき画像を表す、１または複数のビット列からなる第１入力信号を外部から受け取り、１または複数のビット列からなる第２入力信号を出力する表示制御回路と、前記第２入力信号を受け取り、表示部が含む複数のデータ信号線を駆動するためのｎ個（ｎは自然数）の駆動回路とを含む駆動制御回路における信号伝送方法であって、
　前記表示制御回路において、前記第１入力信号を受け取り、前記第２入力信号を生成し出力する送信側ステップと、
　前記ｎ個の駆動回路において、前記第２入力信号を受け取り、前記複数のデータ信号線に印加すべきデータ信号を生成し出力する受信側ステップとを備え、
　前記送信側ステップは、
　　前記第１入力信号を受け取り、前記第１入力信号を１水平期間遅延させた信号を前ライン表示信号として出力する前ライン表示信号生成ステップと、
　　前記第１入力信号と前記前ライン表示信号とを比較し、前記第１入力信号と前記前ライン表示信号との間でビット値が一致するビット位置に対応するビットを第１レベル、それぞれのビット値が異なるビット位置に対応するビットを第２レベルとした信号を得て、前記第２入力信号として出力する表示信号比較ステップとを含み、
　前記受信側ステップは、
　　前ライン画像信号を出力する前ライン画像信号生成ステップと、
　　現ライン画像信号を出力する現ライン画像信号生成ステップと、
　　前記現ライン画像信号に基づき前記複数のデータ信号線に印加すべきデータ信号を生成し出力するステップとを含み、
　前記前ライン画像信号生成ステップでは、前記現ライン画像信号を１水平期間遅延させた信号が前記前ライン画像信号として出力され、
　前記現ライン画像信号生成ステップでは、前記第２入力信号の第１レベルのビットに対応するビット位置にある前記前ライン画像信号のビットのビット値が保持され、前記第２入力信号の第２レベルのビットに対応するビット位置にある前記前ライン画像信号のビットのビット値が反転された信号が得られ、前記現ライン画像信号として出力されることを特徴とする。

　本発明の第１の局面によれば、表示制御回路から駆動回路へ伝送する第２入力信号のレベル変化の頻度（周波数）が低減される。これにより、表示制御回路および駆動回路での消費電力を低減すると共に、表示制御回路と駆動回路との間で生じるＥＭＩを低減することができる。

　本発明の第２の局面または第３の局面によれば、互いに１水平期間ずれた信号同士を、簡易な構成で比較することができる。

　本発明の第４の局面によれば、表示制御回路とｎ個の駆動回路とがマルチドロップ方式で接続される。これにより、簡易な配線で本発明の第１の局面と同様の効果を奏することができる。

　本発明の第５の局面によれば、表示制御回路とｎ個の駆動回路とがＰ－ｔｏ－Ｐ方式で接続される。これにより、高い信号伝送速度を得つつ、本発明の第１の局面と同様の効果を奏することができる。

　本発明の第６の局面によれば、本発明の第１の局面から第５の局面までのいずれかと同様の効果を、表示装置において奏することができる。

本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。上記第１の実施形態における駆動制御回路の構成を示すブロック図である。上記第１の実施形態における比較回路の回路図である。上記第１の実施形態における制御反転回路の回路図である。上記第１の実施形態における１Ｈ遅延回路を第１の実現例により実現した駆動制御回路の構成を示すブロック図である。上記第１の実施形態における１Ｈ遅延回路を第２の実現例により実現した駆動制御回路の構成を示すブロック図である。上記第１の実施形態における信号伝送を説明するための信号波形図である。上記第１の実施形態におけるラッチ動作を説明するための信号波形図である。本発明の第２の実施形態に係る液晶表示装置の全体構成を示すブロック図である。上記第２の実施形態における駆動制御回路の構成を示すブロック図である。

　以下、添付図面を参照しながら、本発明の実施形態について説明する。
　＜１．第１の実施形態＞
　＜１．１　液晶表示装置の構成＞
　図１は、本発明の第１の実施形態に係る液晶表示装置１００の全体構成を示すブロック図である。図１に示すように、液晶表示装置１００は、駆動制御回路２００および表示部３００を備えている。

　表示部３００は、典型的には、互いに平行な複数（ｎ×ｖ本）のデータ信号線、およびこれらに交差する互いに平行な複数（ｍ×ｕ本）の走査信号線、複数のデータ信号線と複数の走査信号線との交差点に対応して設けられた薄膜トランジスタ（ＴＦＴ）、およびＴＦＴを介してデータ信号線に接続された画素電極を含んでいる（図示しない）。ここで、ｍ、ｎ、ｕ、およびｖは自然数である。複数の画素電極とこれらに対向する対向電極との間に液晶が充填されることで（ｍ×ｕ）行×（ｎ×ｖ）列の画素部が形成されている。ＴＦＴを介してデータ信号線から画素電極に後述のデータ信号が供給されることにより、画素値に対応する電圧が印加され、画素電極および対向電極により形成される液晶容量が充電される。この充電電圧に応じて液晶層に対する光の透過率が変化することにより、表示部３００に画像が表示される。

　駆動制御回路２００は、データ信号線駆動回路群２１０、走査信号線駆動回路２４０、および表示制御回路２５０を含んでいる。駆動制御回路２００は、表示部３００とは別部品であるＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）として実現されている。なお、駆動制御回路２００の一部または全部が表示部３００と一体的に形成されていてもよい。

　図１に示すように、データ信号線駆動回路群２１０は、ｎ個の駆動回路としてのデータ信号線駆動回路２１０＿１～２１０＿ｎにより構成されている。データ信号線駆動回路２１０＿１～２１０＿ｎのそれぞれは、ｖ本のデータ信号線に接続されている。また、走査信号線駆動回路２４０は、ｕ本の走査信号線に接続されている。さらに、表示制御回路２５０とデータ信号線駆動回路２１０＿１～２１０＿ｎとは、主伝送路と当該主伝送路から分岐したｎ本の副伝送路からなる伝送路によって接続されている。すなわち、表示制御回路２５０とデータ信号線駆動回路２１０＿１～２１０＿ｎとは、マルチドロップ方式（「バス伝送方式」ともいう）により接続されている。

　表示制御回路２５０は、水平および垂直走査に基づき表示すべき画像を表す、１または複数のビット列からなる第１入力信号としての表示信号ＤＡＴおよびタイミング制御信号ＴＳを受け取り、１または複数のビット列からなる第２入力信号としての画像信号ＤＶ、データスタートパルスＳＰ、データクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫ等を生成する。これらのデータスタートパルスＳＰ、データクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫ等は、表示部３００に画像を表示するタイミングを制御するためのタイミング信号である。画像信号ＤＶ、データスタートパルスＳＰ、データクロック信号ＳＣＫおよびラッチストローブ信号ＬＳはデータ信号線駆動回路群２１０（データ信号線駆動回路２１０＿１～２１０＿ｎ）に与えられ、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫは走査信号線駆動回路２４０に与えられる。

　このように、表示制御回路２５０においては、表示信号ＤＡＴを受け取り、画像信号ＤＶを生成し出力する、駆動制御回路２００の送信側の動作が行われる。また、データ信号線駆動回路２１０＿１～２１０＿ｎにおいては、画像信号ＤＶを受け取り、ｎ×ｖ本のデータ信号線に印加すべきデータ信号ＤＳ１～ＤＳｎを生成し出力する、駆動制御回路２００の受信側の動作が行われる。

　＜１．２　駆動制御回路の構成＞
　図２は、駆動制御回路２００の構成を示すブロック図である。なお、図２においては、走査信号線駆動回路２４０、データスタートパルスＳＳＰ、データクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫの記載を省略している。駆動制御回路２００は、上述のように、表示制御回路２５０およびデータ信号線駆動回路群２１０を含んでいる。

　表示制御回路２５０は、入力端子ＴＡｉ、出力端子ＴＡｏ、前ライン信号生成部としての１Ｈ遅延回路２６０、および表示信号比較部２７０を有している。表示信号比較部２７０は、比較回路２７１およびバッファ２７２を有している。

　１Ｈ遅延回路２６０は、入力端子ＴＡｉに接続されている。外部から入力端子ＴＡｉに入力された表示信号ＤＡＴは、１Ｈ遅延回路２６０に与えられると共に、比較回路２７１に与えられる。１Ｈ遅延回路２６０は、受け取った表示信号ＤＡＴを、１Ｈ期間（表示信号ＤＡＴの１水平期間）遅延させ、前ライン表示信号ＰＤとして比較回路２７１に与える。

　図３は、比較回路２７１の回路図である。図３に示すように、比較回路２７１はＸＯＲ（Ｅｘｃｌｕｓｉｖｅ　ＯＲ）回路である。なお、便宜上、比較回路２７１は１つのＸＯＲ回路からなるものとして説明するが、表示信号ＤＡＴおよび前ライン表示信号ＰＤが複数ビット（例えば８ビット）の信号である場合、実際には、比較回路２７１は複数（例えば８個）のＸＯＲ回路からなる。比較回路２７１は、入力端子ＴＡｉおよび１Ｈ遅延回路２６０に接続され、外部から入力端子ＴＡｉに入力された表示信号ＤＡＴおよび１Ｈ遅延回路２６０から出力された前ライン表示信号ＰＤを受け取り、表示信号ＤＡＴと前ライン表示信号ＰＤとを比較することにより比較結果信号ＣＲを生成する。比較結果信号ＣＲは、バッファ２７２により波形を整形され、画像信号ＤＶとして出力端子ＴＡｏを介して出力される。なお、バッファ２７２は比較結果信号ＣＲを整形するためのものであり、必須の構成ではない。すなわち、比較結果信号ＣＲをそのまま画像信号ＤＶとして出力端子ＴＡｏを介して出力してもよい。

　データ信号線駆動回路群２１０は、上述のようにデータ信号線駆動回路２１０＿１～２１０＿ｎによって構成されている。データ信号線駆動回路２１０＿１～２１０＿ｎのそれぞれは同様の構成であるので、ここではデータ信号線駆動回路２１０＿１の構成についてのみ説明し、他のデータ信号線駆動回路の構成の説明を省略する。データ信号線駆動回路２１０＿１は、入力端子ＴＢｉ１、出力端子群ＴＢＳｏ１（出力端子ＴＢｏ１～ＴＢｏｖ）、前ライン画像信号生成部としての１Ｈ遅延回路２２０、現ライン画像信号生成部としての制御反転回路２３０、および出力部２３５を含んでいる。入力端子ＴＢｉ１は、表示制御回路２５０の出力端子ＴＡｏに接続されている。入力端子ＴＢｉ１には、表示制御回路２５０の出力端子ＴＡｏから出力された画像信号ＤＶが入力される。

　１Ｈ遅延回路２２０は、後述の現ライン画像信号生成部としての制御反転回路２３０に接続されている。１Ｈ遅延回路２２０は、後述の現ライン画像信号ＣＳを受け取り、この現ライン画像信号ＣＳを１水平期間（現ライン画像信号ＣＳの１水平期間）遅延させ、前ライン画像信号ＰＳとして制御反転回路２３０に与える。

　図４は、制御反転回路２３０の回路図である。図４に示すように、制御反転回路２３０は、入力側に並列に接続されたＡＮＤ回路２３１および２３２と、出力側に接続されたＯＲ回路２３３により構成されている。制御反転回路２３０は入力端子ＴＢｉ１および１Ｈ遅延回路２２０に接続されている。より詳細には、ＡＮＤ回路２３１および２３２が入力端子ＴＢｉ１および１Ｈ遅延回路２２０に接続されている。ＡＮＤ回路２３１は、入力端子ＴＢｉ１に入力された画像信号ＤＶおよび１Ｈ遅延回路２２０から出力された前ライン画像信号ＰＳを反転した信号を受け取り、出力信号Ａ１をＯＲ回路２３３に与える。ＡＮＤ回路２３２は、入力端子ＴＢｉ１に入力された画像信号ＤＶを反転した信号および１Ｈ遅延回路２２０から出力された前ライン画像信号ＰＳを受け取り、出力信号Ａ２をＯＲ回路２３３に与える。ＯＲ回路２３３は、出力信号Ａ１およびＡ２を受け取り、現ライン画像信号ＣＳを生成する。現ライン画像信号ＣＳは、出力部２３５に与えられると共に、１Ｈ遅延回路２２０に与えられる。

　出力部２３５は、ラッチ回路２３６および出力回路２３７を有し、典型的には、シフトレジスタ、レベルシフタおよびＤ／Ａコンバータをさらに有している（図示しない）。典型的には、ラッチ回路２３６は、第１のラッチ回路および第２のラッチ回路からなる（図示しない）。第１のラッチ回路は、データスタートパルスＳＳＰおよびデータクロック信号ＳＣＫに基づき動作するシフトレジスタから出力されるパルスに応じて、制御反転回路２３０から出力された現ライン画像信号ＣＳを順次に保持する。第２のラッチ回路は、ラッチストローブ信号ＬＳのパルスのタイミングに応じて、第１のラッチ回路に保持された（１／ｎ）水平期間分の現ライン画像信号ＣＳを受け取り、保持する。その後、保持された現ライン画像信号ＣＳはレベルシフタに与られる。レベルシフタは、ラッチ回路から受け取った信号について電圧変換を行い、電圧変換後の信号（例えば８ビットのデータ）をＤ／Ａコンバータに与える。Ｄ／Ａコンバータは、レベルシフタから受け取った電圧変換後の信号を、外部から与えられる基準電圧Ｖｒｅｆ（図示しない）に基づいてアナログ信号に変換し、このアナログ信号を出力回路２３７に与える。例えば、Ｄ／Ａコンバータにおいて液晶表示装置１００のガンマ特性に応じたガンマ補正が同時に行われる。出力回路２３７は、受け取ったアナログ信号を、ｖ本のデータ信号線に供給すべきデータ信号群ＤＳ１（データ信号Ｄ１～Ｄｖ）として、出力端子群ＴＢＳｏ１（出力端子ＴＢｏ１～ＴＢｏｖ）から出力する。

　図５は、１Ｈ遅延回路２６０および２２０を第１の実現例により実現した駆動制御回路２００の構成を示すブロック図である。ここでは、データ信号線駆動回路２１０＿１における１Ｈ遅延回路２６０および２２０についてのみ説明し、他の構成要素についての説明は省略する。

　１Ｈ遅延回路２６０は、第１表示信号記憶部としてのラインメモリ２６１、第２表示信号記憶部としてのラインメモリ２６２、およびマルチプレクサ２６３を有している。ラインメモリ２６１およびラインメモリ２６２は入力端子ＴＡｉに接続され、マルチプレクサ２６３はラインメモリ２６１およびラインメモリ２６２に接続されている。外部から入力端子ＴＡｉに入力された表示信号ＤＡＴは、比較回路２７１に与えられると共に、１水平期間毎に交互にラインメモリ２６１およびラインメモリ２６２に与えられる。ラインメモリ２６１およびラインメモリ２６２は、互いに１水平期間ずれた１水平期間分の表示信号ＤＡＴをそれぞれ記憶する。ラインメモリ２６１に記憶された１水平期間分の表示信号ＤＡＴおよびラインメモリ２６２に記憶された１水平期間分の表示信号ＤＡＴにいずれか一方が、マルチプレクサ２６３を介して前ライン表示信号ＰＤとして比較回路２７１に与えられる。ここで、前ライン表示信号ＰＤは、表示信号ＤＡＴより１水平期間遅れた信号となる。より詳細には、ラインメモリ２６１に表示信号ＤＡＴが書き込まれている１水平期間では、ラインメモリ２６２に記憶された１水平期間分の表示信号ＤＡＴが読み出されて、マルチプレクサ２６３を介して前ライン表示信号ＰＤとして比較回路２７１に与えられる。一方、ラインメモリ２６２に表示信号ＤＡＴが書き込まれている１水平期間では、ラインメモリ２６１に記憶された１水平期間分の表示信号ＤＡＴが読み出されて、マルチプレクサ２６３を介して前ライン表示信号ＰＤとして比較回路２７１に与えられる。

　なお、１Ｈ遅延回路２６０は図示しない制御部を有し、この制御部では制御信号が生成される。この制御信号は、ラインメモリ２６１、２６２、およびマルチプレクサ２６３に与えられる。この制御信号により、ラインメモリ２６１および２６２が１水平期間毎に表示信号ＤＡＴを記憶しまたは出力するように制御され、また、表示信号ＤＡＴの受け取り元となるラインメモリをマルチプレクサ２６３が１水平期間毎に切り替えるように制御されている。

　１Ｈ遅延回路２２０は、第１画像信号記憶部としてのラインメモリ２２１、第２画像信号記憶部としてのラインメモリ２２２、およびマルチプレクサ２２３を有している。ラインメモリ２２１および２２２は制御反転回路２３０に接続され、マルチプレクサ２２３はラインメモリ２２１および２２２に接続されている。ラインメモリ２２１および２２２は、１水平期間毎に交互に現ライン画像信号ＣＳを１／ｎ水平期間分受け取り、記憶する。ここで、ラインメモリ２２１および２２２に記憶される１／ｎ水平期間分の現ライン画像信号ＣＳは、互いに１水平期間ずれたものとなる。ラインメモリ２２１に記憶された１／ｎ水平期間分の現ライン画像信号ＣＳおよびラインメモリ２２２に記憶された１／ｎ水平期間分の現ライン画像信号ＣＳのいずれか一方が、マルチプレクサ２２３を介して前ライン画像信号ＰＳとして制御反転回路２３０に与えられる。ここで、前ライン画像信号ＰＳは、現ライン画像信号ＣＳより１水平期間遅れた信号となっている。より詳細には、ラインメモリ２２１に現ライン画像信号ＣＳが書き込まれている１水平期間では、ラインメモリ２２２に記憶された１／ｎ水平期間分の現ライン画像信号が出力されて、マルチプレクサ２２３を介して前ライン画像信号ＰＳとして出力部２３５に与えられる。一方、ラインメモリ２２２に現ライン画像信号ＣＳが書き込まれている１水平期間では、ラインメモリ２２１に記憶された１／ｎ水平期間分の現ライン画像信号ＣＳが出力されて、マルチプレクサ２２３を介して前ライン画像信号ＰＳとして出力部２３５に与えられる。

　なお、１Ｈ遅延回路２２０は図示しない制御部を有し、この制御部では制御信号が生成される。この制御信号は、ラインメモリ２２１、２２２、およびマルチプレクサ２２３に与えられる。この制御信号により、ラインメモリ２２１および２２２が１水平期間毎に現ライン画像信号ＣＳを記憶しまたは出力するように制御され、また、現ライン画像信号ＣＳの受け取り元となるラインメモリをマルチプレクサ２２３が１水平期間毎に切り替えるように制御されている。

　このような実現例によれば、互いに１水平期間ずれた信号同士を、簡易な構成で比較することができる。

　図６は、１Ｈ遅延回路２６０および２２０を第２の実現例により実現した駆動制御回路２００の構成を示すブロック図である。ここでは、データ信号線駆動回路２１０＿１における１Ｈ遅延回路２６０および２２０についてのみ説明し、他の構成要素についての説明は省略する。

　１Ｈ遅延回路２６０は、複数のクロックドインバータ回路からなるインバータ群２６５を有している。インバータ群２６５は入力端子ＴＡｉに接続されている。各クロックドインバータ回路には、非反転クロック信号φおよび反転クロック信号φが与えられる。非反転クロック信号φおよび反転クロック信号φにより、各クロックドインバータ回路において、インバータとして機能する状態と高インピーダンス状態とが切り替えられる。外部から入力端子ＴＡｉに入力された表示信号ＤＡＴは、比較回路２７１に与えられると共に、インバータ群２６５に与えられる。インバータ群２６５は、受け取った表示信号ＤＡＴを複数のクロックドインバータ回路により１水平期間遅延させ、前ライン表示信号ＰＤとして出力する。この前ライン表示信号ＰＤは、比較回路２７１に与えられる。

　１Ｈ遅延回路２２０は、複数のクロックドインバータ回路からなるインバータ群２２５を有している。制御反転回路２３０に接続されている。各クロックドインバータ回路には、非反転クロック信号φおよび反転クロック信号φが与えられる。非反転クロック信号φおよび反転クロック信号φにより、各クロックドインバータ回路において、インバータとして機能する状態と高インピーダンス状態とが切り替えられる。制御反転回路２３０から出力された現ライン画像信号ＣＳは、ラッチ回路２３６に与えられると共に、インバータ群２２５に与えられる。インバータ群２２５は、受け取った現ライン画像信号ＣＳを複数のクロックドインバータ回路により１水平期間遅延させ、前ライン画像信号ＰＳとして出力する。この前ライン画像信号ＰＳは、制御反転回路２３０に与えられる。

　このような実現例によれば、互いに１水平期間ずれた信号同士を、より簡易な構成で比較することができる。

　＜１．３　動作＞
　図７は、本実施形態における信号伝送を説明するための信号波形図である。図７では、上から順に、前ライン表示信号ＰＤ、表示信号ＤＡＴ、画像信号ＤＶ、前ライン画像信号ＰＳ、および現ライン画像信号ＣＳを示している。上述のように、前ライン表示信号ＰＤおよび前ライン画像信号ＰＳは、それぞれ表示信号ＤＡＴおよび現ライン画像信号ＣＳより１水平期間遅れた信号である。ここで、前ライン表示信号ＰＤおよび前ライン画像信号ＰＳはｋ－１行目（ｋは自然数）の画素部における液晶容量を充電するためのデータ信号に対応し、表示信号ＤＡＴおよび現ライン画像信号ＣＳはｋ行目の画素部における液晶容量を充電するためのデータ信号に対応する。なお、図７の説明では、画像信号ＤＶと比較結果信号ＣＲとを同様のものとして扱う。

　画像信号ＤＶは、前ライン表示信号ＰＤおよび表示信号ＤＡＴに基づき生成される。より詳細には、図７に示すように、表示信号ＤＡＴのビット値が前ライン表示信号ＰＤのビット値から変化しない場合（前ライン表示信号ＰＤのビット値および表示信号ＤＡＴのビット値が同一レベルの場合）には、このビット位置に対応する画像信号ＤＶのビットのビット値が第１レベルとしてのＬレベルとなる。また、表示信号ＤＡＴのビット値が前ライン表示信号ＰＤのビット値から変化する場合（前ライン表示信号ＰＤのビット値および表示信号ＤＡＴのビット値が互いに異なるレベルの場合）には、このビット位置に対応する画像信号ＤＶのビット値が第２レベルとしてのＨレベルとなる。一般に、隣接する画素同士はその輝度値が近いので、ｋ行目の画素部における液晶容量を充電するためのデータ信号に対応する表示信号ＤＡＴのビット列は、ｋ－１行目の画素部における液晶容量を充電するためのデータ信号に対応する前ライン表示信号ＰＤのビット列と共通する部分が多い。したがって、画像信号がＬレベルとなる頻度が高くなる。その結果、画像信号ＤＶのレベル変化の頻度（周波数）は表示信号ＤＡＴのレベル変化の頻度（周波数）に比べて低くなる。

　現ライン画像信号ＣＳは、画像信号ＤＶおよび前ライン画像信号ＰＳに基づき生成される。より詳細には、図７に示すように、画像信号ＤＶのビット値がＨレベルの場合には、現ライン画像信号ＣＳのビット値が前ライン画像信号ＰＳのビット値を反転させたものとなる。また、画像信号ＤＶのビット値がＬレベルの場合には、現ライン画像信号ＣＳのビット値のレベルが前ライン画像信号ＰＳのビット値のレベルと同じとなる。なお、電源投入直後においては、例えば、前ライン表示信号ＰＤをリセット信号（全ビットのビット値がＬレベル）に、またはオン信号（全ビットのビット値がＨレベル）になるように設定すればよい。

　このようにして、現ライン画像信号ＣＳが得られる。この現ライン画像信号ＣＳは、表示信号ＤＡＴと同一の波形となる。従来であれば、表示制御回路２５０からデータ信号線駆動回路群２１０（データ信号線駆動回路２１０＿１～２１０＿ｎ）に伝送される信号は、表示信号ＤＡＴであった。しかし、本発明では、表示制御回路２５０からデータ信号線駆動回路群２１０（データ信号線駆動回路２１０＿１～２１０＿ｎ）に伝送される画像信号ＤＶは、表示信号ＤＡＴに比べてレベル変化の頻度（周波数）が低減されている。すなわち、表示制御回路２５０からデータ信号線駆動回路群２１０（データ信号線駆動回路２１０＿１～２１０＿ｎ）に伝送すべき画像信号ＤＶのレベル変化の頻度（周波数）を低減しつつ、表示信号ＤＡＴと同一の波形をデータ信号線駆動回路群２１０（データ信号線駆動回路２１０＿１～２１０＿ｎ）で得ることができる。

　図８は、本実施形態におけるラッチ動作を説明するための信号波形図である。第１のラッチ回路に保持された現ライン画像信号ＣＳは、ラッチストローブ信号ＬＳのパルスのタイミングに応じて、より詳細にはラッチストローブ信号ＬＳによりラッチされる。その後、ラッチされた現ライン画像信号ＣＳは上述のように電圧変換・Ｄ／Ａ変換され、データ信号群ＤＳ１～ＤＳｎとしてｎ×ｖ本のデータ信号線に印加される。

　＜１．４　効果＞
　本実施形態によれば、表示制御回路２５０からデータ信号線駆動回路２１０＿１～２１０＿ｎへ伝送する画像信号ＤＶのレベル変化の頻度（周波数）が低減される。これにより、表示制御回路２５０およびデータ信号線駆動回路２１０＿１～２１０＿ｎでの消費電力を低減すると共に、表示制御回路２５０とデータ信号線駆動回路２１０＿１～２１０＿ｎとの間で生じるＥＭＩを低減することができる。

　また、本実施形態によれば、表示制御回路２５０とデータ信号線駆動回路２１０＿１～２１０＿ｎとがマルチドロップ方式で接続される。これにより、簡易な配線で上記の効果を奏することができる。

　＜２．第２の実施形態＞
　＜２．１　液晶表示装置の構成＞

　図９は、本発明の第２の実施形態に係る液晶表示装置１０５の全体構成を示すブロック図である。なお、本実施形態の構成要素のうち第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。図９に示すように、液晶表示装置１０５は、駆動制御回路２０５および表示部３００を備えている。

　駆動制御回路２０５は、データ信号線駆動回路群２１０、走査信号線駆動回路２４０、および表示制御回路２５５を含んでいる。駆動制御回路２０５は、表示部３００とは別部品であるＩＣとして実現されている。なお、駆動制御回路２０５の一部または全部が表示部３００と一体的に形成されていてもよい。

　図９に示すように、表示制御回路２５５とデータ信号線駆動回路２１０＿１～２１０＿ｎのそれぞれとは、１対１で接続されている。すなわち、表示制御回路２５０とデータ信号線駆動回路２１０＿１～２１０＿ｎとは、ポイントトゥポイント（Ｐ－ｔｏ－Ｐ）方式（「シリアル伝送方式」ともいう）により接続されている。

　表示制御回路２５５は、複数のビットからなる第１入力信号としての表示信号ＤＡＴおよびタイミング制御信号ＴＳを受け取り、複数のビットからなる第２入力信号としての画像信号ＤＶ１～ＤＶｎ、データスタートパルスＳＰ、データクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫ等を生成する。これらのデータスタートパルスＳＰ、データクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫ等は、表示部３００に画像を表示するタイミングを制御するためのタイミング信号である。画像信号ＤＶ１～ＤＶｎ、データスタートパルスＳＰ、データクロック信号ＳＣＫおよびラッチストローブ信号ＬＳはデータ信号線駆動回路群２１０（データ信号線駆動回路２１０＿１～２１０＿ｎ）に与えられ、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫは走査信号線駆動回路２４０に与えられる。

　＜２．２　駆動制御回路の構成＞
　図１０は、駆動制御回路２０５の構成を示すブロック図である。なお、図１０においては、走査信号線駆動回路２４０、データスタートパルスＳＰ、データクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫの記載を省略している。駆動制御回路２０５は、上述のように、表示制御回路２５５およびデータ信号線駆動回路群２１０を含んでいる。

　表示制御回路２５５は、入力端子ＴＡｉと、出力端子ＴＡｏ１～ＴＡｏｎと、前ライン表示信号生成部としての１Ｈ遅延回路２６０および表示信号比較部２７０をそれぞれが有する遅延比較部ＤＣ１～ＤＣｎ、および分配器２７３を有している。本変形例における表示制御回路２５５の構成要素のうち、第１の実施形態における表示制御回路２５０と異なるものは、出力端子ＴＡｏ１～ＴＡｏｎ、遅延比較部ＤＣ１～ＤＣｎ、および分配器２７３である。

　入力端子ＴＡｉから入力された表示信号ＤＡＴは、分配器２７３に与えられる。分配器２７３は、表示信号ＤＡＴを順次に受け取り、受け取った表示信号ＤＡＴを１／ｎ水平期間単位でｎ個のセグメントに分配し、分配された表示信号ＤＡＴ１～ＤＡＴｎをそれぞれ遅延比較部ＤＣ１～ＤＣｎに与える。

　遅延比較部ＤＣ１～ＤＣｎの構成は同様なので、ここでは、遅延回路部ＤＣ１についてのみ説明する。表示信号ＤＡＴ１は、１Ｈ遅延回路２６０に与えられると共に、比較回路２７１に与えられる。１Ｈ遅延回路２６０は、受け取った表示信号ＤＡＴ１を、１Ｈ期間（表示信号ＤＡＴの１水平期間）遅延させ、前ライン表示信号ＰＤとして比較回路２７１に与える。比較回路２７１は、分配された表示信号ＤＡＴおよび１Ｈ遅延回路２６０から出力された前ライン表示信号ＰＤを受け取り、表示信号ＤＡＴと前ライン表示信号ＰＤとを比較することにより比較結果信号ＣＲを生成する。比較結果信号ＣＲは、バッファ２７２により波形を整形され、画像信号ＤＶ１として出力端子ＴＡｏ１を介して出力される。同様に、画像信号ＤＶ２は出力端子ＴＡｏ２を介して、画像信号ＤＶｎは出力端子ＴＡｏｎを介して出力される。

　出力端子ＴＡｏ１～ＴＡｏｎから出力された画像信号ＤＶ１～ＤＶｎは、それぞれデータ信号線駆動回路２１０＿１～２１０＿ｎの入力端子ＴＢｉ１～ＴＢｉｎに入力される。この後の動作は、第１の実施形態と同様であるため説明を省略する。

　第１の実施形態と同様に、本実施形態においても、１Ｈ遅延回路２６０および２２０を上記第１の実現例または上記第２の実現例により実現してもよい。

　＜２．３　効果＞
　本実施形態によれば、第１の実施形態と同様に、表示制御回路２５５からデータ信号線駆動回路２１０＿１～２１０＿ｎへ伝送する画像信号ＤＶのレベル変化の頻度（周波数）が低減される。これにより、表示制御回路２５５およびデータ信号線駆動回路２１０＿１～２１０＿ｎでの消費電力を低減すると共に、表示制御回路２５５とデータ信号線駆動回路２１０＿１～２１０＿ｎとの間で生じるＥＭＩを低減することができる。

　また、本実施形態によれば、表示制御回路２５５とデータ信号線駆動回路２１０＿１～２１０＿ｎとがＰ－ｔｏ－Ｐ方式で接続される。これにより、高い信号伝送速度を得つつ、上記の効果を奏することができる。

　＜３．その他＞
　本発明は、液晶表示装置に限らず、有機ＥＬ表示装置などにも適用できる。また、本発明に用いる比較回路および制御反転回路は図３および図４にそれぞれ示される比較回路２７１および制御反転回路２３０に限られず、他の構成の回路を用いてもよい。その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。

　以上により、本発明によれば、ＥＭＩおよび消費電力が低減された駆動制御回路、表示装置、および信号伝送方法を得ることができる。

　本発明は、表示装置内の駆動制御回路に適用することができる。

１００、１０５…液晶表示装置
２００、２０５…駆動制御回路
２１０…データ信号線駆動回路群
２１０＿１～２１０＿ｎ…データ信号線駆動回路
２２０、２６０…１Ｈ遅延回路
２３０…制御反転回路
２２１、２２２、２６１、２６２…ラインメモリ
２３１、２３２…ＡＮＤ回路
２３３…ＯＲ回路
２３５…出力部
２５０、２５５…表示制御回路
２６５…インバータ群
２７０…表示信号比較部
２７１…比較回路
３００…表示部
ＣＲ…比較結果信号
ＣＳ…現ライン画像信号
ＤＡＴ…表示信号
ＤＶ、ＤＶ１～ＤＶｎ…画像信号
ＤＳ１～ＤＳｎ…データ信号

Claims

　水平および垂直走査に基づき表示すべき画像を表す、１つまたは複数のビット列からなる第１入力信号を外部から受け取り、１つまたは複数のビット列からなる第２入力信号を出力する表示制御回路と、前記第２入力信号を受け取り、表示部に含まれる複数のデータ信号線を駆動するためのｎ個（ｎは自然数）の駆動回路とを備える駆動制御回路であって、
　前記表示制御回路は、
　　前記第１入力信号を受け取り、前記第１入力信号を１水平期間遅延させた信号を前ライン表示信号として出力する前ライン表示信号生成部と、
　　前記第１入力信号と前記前ライン表示信号とを比較し、前記第１入力信号と前記前ライン表示信号との間でビット値が一致するビット位置に対応するビットを第１レベル、それぞれのビット値が異なるビット位置に対応するビットを第２レベルとした信号を得て、前記第２入力信号として出力する表示信号比較部とを含み、
　前記ｎ個の駆動回路のそれぞれは、前ライン画像信号を出力する前ライン画像信号生成部、現ライン画像信号を出力する現ライン画像信号生成部、および前記現ライン画像信号に基づき前記複数のデータ信号線に印加すべきデータ信号を生成し出力する出力部を含み、
　前記前ライン画像信号生成部は、前記現ライン画像信号を１水平期間遅延させた信号を前記前ライン画像信号として出力し、
　前記現ライン画像信号生成部は、前記第２入力信号の第１レベルのビットに対応するビット位置にある前記前ライン画像信号のビットのビット値を保持し、前記第２入力信号の第２レベルのビットに対応するビット位置にある前記前ライン画像信号のビットのビット値を反転した信号を得て、前記現ライン画像信号として出力することを特徴とする、駆動制御回路。
　前記前ライン表示信号生成部は、
　　互いに１水平期間ずれた１水平期間分の前記第１入力信号をそれぞれ受け取り記憶する第１表示信号記憶部および第２表示信号記憶部を有し、
　　前記第１表示信号記憶部に記憶された１水平期間分の前記第１入力信号または前記第２表示信号記憶部に記憶された１水平期間分の前記第１入力信号のいずれか一方を、１水平期間毎に交互に前記前ライン表示信号として出力することを特徴とする、請求項１に記載の駆動制御回路。
　前記前ライン画像信号生成部は、
　　互いに１水平期間ずれた１／ｎ水平期間分の前記現ライン画像信号をそれぞれ受け取り記憶する第１画像信号記憶部および第２画像信号記憶部を有し、
　　前記第１画像信号記憶部に記憶された１／ｎ水平期間分の前記現ライン画像信号または前記第２画像信号記憶部に記憶された１／ｎ水平期間分の前記現ライン画像信号のいずれか一方を、１水平期間毎に交互に前記前ライン画像信号として出力することを特徴とする、請求項１に記載の駆動制御回路。
　前記表示制御回路と前記ｎ個の駆動回路とは、主伝送路と前記主伝送路から分岐したｎ本の副伝送路からなる伝送路によって接続されていることを特徴とする、請求項１に記載の駆動制御回路。
　前記表示制御回路と前記ｎ個の駆動回路のぞれぞれとは、１対１で接続されていることを特徴とする、請求項１に記載の駆動制御回路。
　請求項１から５までのいずれか一項に記載の駆動制御回路を備えることを特徴とする、表示装置。
　水平および垂直走査に基づき表示すべき画像を表す、１または複数のビット列からなる第１入力信号を外部から受け取り、１または複数のビット列からなる第２入力信号を出力する表示制御回路と、前記第２入力信号を受け取り、表示部が含む複数のデータ信号線を駆動するためのｎ個（ｎは自然数）の駆動回路とを含む駆動制御回路における信号伝送方法であって、
　前記表示制御回路において、前記第１入力信号を受け取り、前記第２入力信号を生成し出力する送信側ステップと、
　前記ｎ個の駆動回路において、前記第２入力信号を受け取り、前記複数のデータ信号線に印加すべきデータ信号を生成し出力する受信側ステップとを備え、
　前記送信側ステップは、
　　前記第１入力信号を受け取り、前記第１入力信号を１水平期間遅延させた信号を前ライン表示信号として出力する前ライン表示信号生成ステップと、
　　前記第１入力信号と前記前ライン表示信号とを比較し、前記第１入力信号と前記前ライン表示信号との間でビット値が一致するビット位置に対応するビットを第１レベル、それぞれのビット値が異なるビット位置に対応するビットを第２レベルとした信号を得て、前記第２入力信号として出力する表示信号比較ステップとを含み、
　前記受信側ステップは、
　　前ライン画像信号を出力する前ライン画像信号生成ステップと、
　　現ライン画像信号を出力する現ライン画像信号生成ステップと、
　　前記現ライン画像信号に基づき前記複数のデータ信号線に印加すべきデータ信号を生成し出力するステップとを含み、
　前記前ライン画像信号生成ステップでは、前記現ライン画像信号を１水平期間遅延させた信号が前記前ライン画像信号として出力され、
　前記現ライン画像信号生成ステップでは、前記第２入力信号の第１レベルのビットに対応するビット位置にある前記前ライン画像信号のビットのビット値が保持され、前記第２入力信号の第２レベルのビットに対応するビット位置にある前記前ライン画像信号のビットのビット値が反転された信号が得られ、前記現ライン画像信号として出力されることを特徴とする、信号伝送方法。