WO2012065760A1 - Verfahren und schaltungsanordnung zur datenübertragung zwischen prozessorbausteinen - Google Patents

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WO2012065760A1
WO2012065760A1 PCT/EP2011/063574 EP2011063574W WO2012065760A1 WO 2012065760 A1 WO2012065760 A1 WO 2012065760A1 EP 2011063574 W EP2011063574 W EP 2011063574W WO 2012065760 A1 WO2012065760 A1 WO 2012065760A1
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WO
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data
interface
microprocessor
circuit arrangement
bus
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PCT/EP2011/063574
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Bastian Wegener
Lukusa Didier Kabulepa
Ralf Hartmann
Christian Bitsch
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Continental Teves Ag & Co. Ohg
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    • G—PHYSICS
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    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus

Definitions

  • the present invention relates to a method and a circuit arrangement for data transmission between processor modules.
  • ECUs electronice control units
  • ICs electronice control units
  • COM electronice control units
  • COM Integrated Circuit
  • non-safety-critical applications such as convenience features, including air conditioning, heated seats, etc.
  • ASIL levels safety control devices with different classified safety requirements (ASIL levels) usually by realized separate, independent electronic control units, which can communicate with each other via known per se digital Anlagen Schemetiken.
  • Known vehicle data bus systems for ECU communication are, for example, CAN or FlexRay®.
  • One of the aims of the invention is to reduce the hardware complexity in motor vehicles by requiring fewer control devices to be installed in the vehicle.
  • the present invention is concerned with the idea of providing an interface for electronic components, which is less expensive than interfaces known per se and moreover flexible in use, and in particular is even expanded and improved.
  • a circuit arrangement comprising a flexible, reconfigurable, and relatively simple construction and reliable paralle ⁇ le bidirectional digital interface. This interface allows communication between microcontrollers independent of bus systems for connection to peripheral units.
  • the interface according to the invention extends the concept of an EDP interface, as described in WO 2004/049159.
  • a special feature of this interface is that a FIFO memory (First In - First Out) is used as a buffer for holding data that is transmitted over the bus. This achieves, inter alia, that a communication between binuclear, in particular multi-core microprocessor systems is possible.
  • FIFO memory First In - First Out
  • the advantage is achieved that an integration of external controller functions in an electronic control unit is easier and cheaper possible.
  • two microcontrollers for control ⁇ Soft ware different high security level can be integrated in a Steuerge ⁇ advises the two microcontrollers JE because a circuit arrangement for forming the digital parallel interface described here, via which the two microcontrollers are directly connected.
  • This architecture allows applications of different security levels to be integrated without, for example, the application with the low security level influencing the application with the high security level.
  • the microcontroller with the lower security level does not directly access the bus system of the microcontroller with the high security level.
  • the present invention relates according to one embodiment ⁇ form a circuit arrangement for forming a digital interface.
  • the interface of the invention is to ⁇ following ( "Inter Pro ⁇ cessor Link"), also known as IPL interface. It comprises a digital data bus which exchanges in connection of microprocessor systems data, said data exchange may take place bidirectionally (sending and receiving and writing and reading) and the circuitry generates a bus clock when sending data as a bus master and receiving data as Bus slave in accordance with a received clock signal processing ⁇ tet, which comprises at least one FIFO memory for transmitting data and / or at least one FIFO memory for receiving data.
  • each IPL interface can comprise at least a 2-pole Steuersignalan- circuit, wherein one pole is used as an input and the other pole as the starting, the ⁇ put crosswise to the counter section are connected.
  • these parallel complete bus interfaces are also to be simplified in such a way that a high data throughput as well as more flexibility in the configuration is ensured.
  • the usable width of the bus can be adjusted. Examples are 4, 8 or 16 bit data width.
  • the transmission speed can preferably be adjusted to the ternal in ⁇ clock frequencies of the communicating devices.
  • the polarity of the clock signal for shift operations is preferably arbitrary. Furthermore, this clock signal may preferably be masked out if required, for example if the receiver can emulate the clocking.
  • the transmitted data can be protected with a CRC (Cyclic Redundancy Check) checksum.
  • CRC Cyclic Redundancy Check
  • a DMA module is understood as meaning a controller for a "direct memory access", ie a circuit module which permits direct memory access without the involvement of the microprocessor.
  • a module may preferably request a DMA request for a module by means of a control signal so that the other block makes data available and can be read by the first block.
  • the microprocessor system (s) is preferably a microcontroller (s).
  • a circuit arrangement for bidirectional data exchange between microprocessor systems or microcontrollers comprises a parallel bidirectional digita ⁇ le interface with a parallel bi-directional circuitan-, an at least two-pole control signal terminal for the data flow controller, and at least one bidirectional timing signal terminal.
  • the circuit arrangement is configured to switch in response to a applied to the control signal terminal signal between a transmit mode and ei ⁇ nem receive mode, wherein the circuit arrangement generated in the transmission mode as a bus master a bus clock and outputs to the clock signal terminal, and when receiving Data operates as a bus slave in accordance with a clock signal received from the clock signal terminal.
  • the parallel DIRECT BI ⁇ dimensional digital interface on any address line connections.
  • the circuit arrangement further comprises a bus interface, for example, since ⁇ TEN and address connections may comprise. Via the bus interface ⁇ the circuit arrangement can be connected to the micropro cessor ⁇ . The circuit arrangement thus provides a connection to the bus system of the microprocessor be ⁇ riding.
  • the circuit arrangement comprises a FIFO memory for transmitting data and a FIFO memory for receiving data.
  • the FIFO memories are used for buffering the data.
  • the circuit arrangement comprises a conflict prevention mechanism that is adapted to a data transmission only after verification of the control signal terminal to a control signal from the opposite side free ⁇ release.
  • the conflict prevention mechanism serves to avoid conflicts that can arise while the two communicating interfaces are ready to send simultaneously.
  • it may be provided for this purpose that upon detection of a conflict, each interface waits for a waiting time predetermined for this interface before a renewed attempt to send is undertaken. This can ensure that the retransmission attempts to different Times are repeated and thus only one of the two interfaces is active as a bus master.
  • the circuit arrangement can be switched over into at least one slave transmission mode in which the circuit arrangement operates as a bus slave in accordance with a clock signal received by the clock signal connection and transmits data at the request of the mating interface.
  • Slave send mode sets a compatibility mode for
  • a microprocessor system (microcontroller) is provided.
  • the microprocessor system includes at least one microprocessor with a bus system, a circuit arrangement with IPL interface and bus ⁇ interface, which is connected to the bus system of the microprocessor, a memory, and a DMA module for an access to the memory, wherein the DMA module can be controlled by the scarf ⁇ tion arrangement independently of the microprocessor.
  • the memory as well as the DMA module can be connected to the bus system of the microprocessor.
  • the circuit arrangement thus provides a parallel bidirek ⁇ tional interface for connection of a further micropro ⁇ zessors prepared independently from the bus system of the microprocessor.
  • the microprocessors may be interconnected via the parallel bidiretechnischa ⁇ le interface without having direct access to the respective bus system of the respective other Pro ⁇ zessors. This is particularly favorable in the coupling of microprocessors with different security level. Further preferred embodiments of the invention will become apparent from the dependent claims and the following description of an embodiment with reference to figures.
  • Fig. La is a schematic representation of a parallel
  • Fig. Lb is a schematic representation of an example egg ⁇ ner according to the invention simplified Bus couponstel ⁇ le,
  • FIG. 5 shows a further illustration of time diagrams for the data transmission between two data transmission module blocks according to the invention for illustrating a bus conflict during transmission
  • FIG. 6 is a further illustration of time diagrams for the data transmission between two data transmission module blocks according to the invention for illustrating the handling of a bus conflict in the case of the and
  • Fig. 7 is a further illustration of timing diagrams for the data transfer between two data transmission according to the invention building blocks illustrating the triggering of a DMA (Direct Memory Ac cess ⁇ ).
  • DMA Direct Memory Ac cess ⁇
  • microcontroller ( ⁇ ) 1 is always operated in the master mode and thus determines the address ⁇ sen for read and write access in the microcontroller 2.
  • the microcontroller 2 is always operated in slave mode. Address lines 30 are laid unidirectionally from the master to the slave. Data lines 20 are bidirectional.
  • the master microcontroller 1 sends control signals 10 to the slave microcontroller 2 in order to determine the meaning of the data signals.
  • the slave microcontroller 2 sends response signals 11 to the microcontroller 1. Synchronization signals 12 are also required for synchronous data transmission.
  • Fig. Lb is an example of an inventive club ⁇ fanned design of a parallel bus interface, which is also referred to as a digital bi-directional parallel interface, or IPL-interface, is shown.
  • Address lines 30 ( Figure la) are not present.
  • Each microcontroller ( ⁇ ) 1 or 2 has the four pins 120 to 123, which are also shown in Fig. 3.
  • Pin 121 of ⁇ 1 is known from ⁇ connected via output line 50 to pin 120 of ⁇ .
  • Pin 120 of ⁇ 1 is connected via input line 51 to pin 121 of the ⁇ 2.
  • the control lines are thus connected crosswise to the other ⁇ . Only three control signals are needed: a control signal 50, 51 for each direction and a synchronization signal 52, which transmits the bus clock.
  • the transfer between the microcontrollers via the respective IPL interface is limited, in addition to the signals on the control lines described above and the bus clock, to the data transmitted via data lines 20. So there are no address lines available.
  • For the data lines 20 is parallel data lines, ⁇ example, 4, 8 or 16 data lines. Correspondingly many pins 123 are present.
  • Each microcontroller 1 or 2 can be configured as master or slave of a data transmission (bidirectional data exchange).
  • the switching of a microcontroller in master or slave mode is largely automatic.
  • microcontroller 1 starts to send data, it forces an automatic transition of the other microcontroller 2 into slave mode and vice versa.
  • the switching can be done, for example, the following dimensions. First, both interfaces are in an idle state
  • Fig. Lb also a diagnostic module 60 is illustrating wel ⁇ ches can be connected via the above-described lines for debugging operations microprocessor module 1 or 2 (in Fig. Lb is the compound having the IPL interface of the microprocessor system 2 by dashed Lines indicated).
  • Fig. 2 shows schematically the structure of a microcontroller 1 according to the invention with a IPL interface 5.
  • the IPL interface is connected via the common bus with the Mik ⁇ roreaor unit 3, which secured in the illustrated example, two according to the principle of the core redundancy cores 3A , 3B contains.
  • the bus system has to ⁇ particular via data lines D and address lines A.
  • the microcontroller also includes a DMA module 4, which autonomously exchanges of data, for example, Zvi ⁇ rule the memories of the storage area 6 and the memories of the IPL module 5 can perform.
  • the circuit arrangement shown in Fig. 3 is the actual IPL interface 5 and handles the data transfer.
  • the IPL interface 5 is arranged in a microcontroller 1 or 2.
  • a FIFO memory each a set of registers 101 and 104 used to ermögli ⁇ chen continuous data streams.
  • the IPL interface has the four electrical connections 120 to 123 for connection to another ⁇ or diagnostic device for debugging, wherein the electrical connection 123 is a parallel data connection with, for example, 4, 8, 16 or 32 lines.
  • the connections are assigned as follows:
  • terminals in particular terminal 123, may / may include a plurality of pins routed outward on the chip.
  • the FIFO controller 103 disposed between the FIFO memories 101 and 104 serves to detect and control the status of the two FIFO memories. This determines whether the FIFO memories are full or empty or whether specific fill thresholds ("watermarks", "overrun states") are exceeded or undershot. Depending on the state of the memory, the FIFO controller calls up suitable actions, such as "transfer data” or "abort". If, for example, the transmit FIFO
  • the master transmission ⁇ mode is initiated if the IPL interface is in the idle state, ie there is no data sent or received.
  • FSMs shift controller 105 is a state machine that generates actions such as interrupts over the IRQ lines depending on the state lines shown by the dashed lines.
  • Denoted at 100 is a peripheral bus interface with IPL registers, which is connected to the peripheral bus (address and data bus in Fig. 2) of the microcontroller 1.
  • Multiplexer 106 mixes the data to be output with the checksum information (CRC check bits).
  • Demultiplexer 107 removes the payload data from the check data upon receiving.
  • the test data is processed in CRC logic 108 where an error check is also performed.
  • the interface further comprises a configuration register with which properties of the interface can be suitably configured (for example, the width of the data port 123).
  • the timing diagrams in FIG. 4 show the data transmission between the IPL (Inter Processor Link) circuit arrangement in the master output mode and a further IPL circuit arrangement in the slave mode (receiving data).
  • the master output mode is initiated when the transmit FIFO 101 is filled with new data.
  • both IPL interfaces are idle, i. neither of the two interfaces outputs a signal (High) on its control output IPLRDY_1, IPLRDY_2. Accordingly, the control inputs IPLLST_1 and IPLLST_2 are low.
  • IPLRDY_1 is connected to IPLLST_2 and IPLRDY_2 is connected to IPLLST_1.
  • FIGS. 5 and 6 show the conflict avoidance mechanism according to an embodiment.
  • Conflict may occur when both IPL interfaces indicate their transmit readiness at the same time or in short succession by issuing a control signal (High) on their control outputs IPLRDY_1 and IPLRDY_2.
  • the critical time window is indicated in FIG. After elapse of this time window, the other IPL interface has safely entered the slave mode. There is therefore a conflict-free time ⁇ window as long as the one IPL interface in Mastermo ⁇ dus remains. Conflicts occurring in this "conflict-free" time window can only result from hardware errors.
  • Fig. 6 shows that the IPL interface of microcontroller 2 has indicated its clear to send shortly after the IPL interface of microcontroller 1 without the IPL cut ⁇ place of microcontrollers 2 already on the Ready to send ⁇ company of the IPL-interface microcontroller 1 has responded. Since both control inputs IPLLST_1 and IPLLST_2 now are each control signal, recognize both IPL cut ⁇ make the conflict and stop the further initiation of data transmission. Both IPL interfaces go into hibernation for a given time (Wartezeit_l, Wartezeit_2). The respective waiting times are different for each interface and IPL ge ⁇ is suitable can be determined, for example before.
  • Wartezeit_l since starting ⁇ from that Wartezeit_l is smaller than Wartezeit_2 so that the IPL interface of microcontroller 1 earlier than the IPL interface of microcontroller 2 leaves the idle state and displaying again their ready for transmission by outputting a control signal on control output IPLRDY_1. Since the IPL interface of microcontroller 2 is still in idle state, no control signal is output to IPLRDY_2. A renewed conflict is thereby avoided.
  • the timing diagram in FIG. 7 shows the signal curve for an arrangement in which an EDP diagnostic module 60 (debugging by means of an enhanced data port), illustrated in FIG. 1, is connected to a microprocessor system 2 which has an IPL interface.
  • the IPL interface is used to Ver ⁇ connection with the EDP diagnostic module 60th
  • the EDP diagnostic module 60 is in a master input mode ⁇ .
  • the associated inventive microprocessor ⁇ system 2 with IPL interface is in a slave output mode (slave send mode).
  • the slave transmission mode represents a compatibility mode for interfaces that can only be operated in the Mas ⁇ termodus. Such interfaces always give the bus clock regardless of whether they are sending or receiving.
  • the IPL interface is to softwareze ⁇ SSIG set in the slave end mode.
  • the timing diagram shows how the EDP diagnostic module 60 generates a request that triggers a DMA. After this request, a DMA transfer is started in the microcontroller 2 according to the invention in order to supply the EDP diagnostic module 60 with the requested data.
  • the EDP interface indicates that it is requesting new data by setting EDPRDY (Control Output) to Low. Accordingly, goes IPLLST the IPL cut ⁇ put also from high to low, resulting in the above-described ⁇ nen triggering the DMA transfer or interrupt.
  • the transmit FIFO 101 of the IPL interface is filled with data accordingly. Which data is loaded into the transmit FIFO 101 will be specified by the software. Provided that all the data is loaded, showing the IPL interface her to Send ⁇ economy prevail by IPLRDY on high.
  • the IPL interface can also be in one
  • Slave receive mode to receive data from an EDP interface.
  • a ⁇ which has the above-described IPL interface on ⁇ , can of course moreover also one or more other interfaces, such as have CAN.

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Abstract

Schaltungsanordnung (5) zur Bildung einer digitalen Schnittstelle (120, 121, 122, 123) umfassend einen digitalen Datenbus (123), welcher bei Verbindung von Mikroprozessorsystemen Daten austauscht, wobei dieser Datenaustausch bidirektional erfolgen kann. Die Schaltungsanordnung erzeugt beim Senden von Daten als Busmastereinen Bustakt arbeitet beim Empfangen von Daten als Busslave nach Maßgabe eines empfangenen Taktsignals. Die Schaltungsanordnung umfasst mindestens einen FIFO-Speicher (101) zum Senden von Daten und/oder mindestens einen FIFO-Speicher (104) zum Empfangen von Daten.

Description

Verfahren und Schaltungsanordnung zur Datenübertragung zwischen Prozessorbausteinen
Die vorliegende Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Datenübertragung zwischen Prozessorbausteinen .
In Kraftfahrzeugen werden vielfach elektronische Steuergeräte (ECUs) für unterschiedlichste Fahrzeugfunktionen einge¬ setzt. Dabei gibt es Steuergeräte (ECUs) für sicherheitskri¬ tische Anwendungen, z.B. für die Bremsen, sowie für nicht- sicherheitskritische Anwendungen, z.B. Komfortfunktionen wie Klimaanlage, Sitzheizung etc. Aus Sicherheitsgründen werden Steuergeräte mit unterschiedlich klassifizierten Sicherheitsanforderungen (ASIL-Level) in der Regel durch getrennte, eigenständige elektronische Steuergeräte realisiert, welche über an sich bekannte digitale Fahrzeugdatenbusverbindungen miteinander kommunizieren können. Bekannte Fahrzeugdatenbussysteme für ECU-Kommunikation sind zum Beispiel CAN oder FlexRay®.
Die Erfindung setzt sich unter anderem zum Ziel, den Hardware-Aufwand in Kraftfahrzeugen dadurch zu verringern, dass weniger Steuergeräte im Fahrzeug verbaut werden müssen.
Diese Aufgabe wird erfindungsgemäß durch das im unabhängigen Kraftfahrzeugsteuergeräteanspruch definierte Steuergerät gelöst.
Aus den Dokumenten US 5 251 304 und US 5 812 881 ist es bekannt, für die Datenübertragung zwischen integrierten mikroelektronischen Bausteinen (z.B. Prozessorbausteinen) mehrere parallele an sich bekannte komplexe Busschnittstellen zu verwenden. Diese sind typischerweise für die Übertragung von Adressen, Steuersignalen und Daten vorgesehen. Dies führt dazu, dass diese an sich bekannten komplexen Bussysteme (vollständige parallele Bussschnittstellen) eine vergleichs¬ weise kostenintensive Lösung für den Datenaustausch zwischen integrierten elektronischen Bausteinen darstellen.
Die vorliegende Erfindung beschäftigt sich mit dem Gedanken, eine Schnittstelle für elektronische Bausteine bereitzustel¬ len, welche weniger kostenintensiv ist als an sich bekannte Schnittstellen und zudem flexibler einsetzbar ist, und insbesondere sogar erweitert und verbessert wird.
Gemäß einer Aus führungs form wird eine Schaltungsanordnung bereitgestellt, die eine flexible, umkonfigurierbare und vergleichsweise einfach aufgebaute und zuverlässige paralle¬ le bidirektionale digitale Schnittstelle umfasst. Diese Schnittstelle erlaubt die Kommunikation zwischen Mikrocon- trollern unabhängig von Bussystemen für die Anbindung an periphere Einheiten.
Gemäß einer Aus führungs form erweitert die erfindungsgemäße Schnittstelle das Konzept einer EDP-Schnittstelle, wie es in der WO 2004/049159 beschrieben ist. Eine Besonderheit dieser Schnittstelle ist es, dass als Puffer zum Bereithalten von Daten, welche über den Bus übertragen werden, ein FIFO- Speicher (First In - First Out) eingesetzt wird. Hierdurch wird unter anderem erreicht, dass eine Kommunikation zwischen zweikernigen, insbesondere mehrkernigen Mikroprozessorsystemen möglich ist.
Hierdurch wird unter anderem der Vorteil erzielt, dass eine Integration von externen Reglerfunktionen in ein elektronisches Steuergerät einfacher und kostengünstiger möglich ist. Beispielsweise können zwei Mikrocontroller für Steuersoft¬ ware unterschiedlich hoher Sicherheitsstufe in ein Steuerge¬ rät integriert werden, wobei die beiden Mikrocontroller je- weils eine Schaltungsanordnung zur Bildung der hier beschriebenen digitalen parallelen Schnittstelle aufweisen, über welche die beiden Mikrocontroller direkt miteinander verbunden sind. Diese Architektur gestattet es, Anwendungen unterschiedlicher Sicherheitsstufen zu integrieren, ohne dass beispielsweise die Anwendung mit der niedrigen Sicherheitsstufe die Anwendung mit der hohen Sicherheitsstufe be- einflusst. Insbesondere greift der Mikrocontroller mit der niedrigeren Sicherheitsstufe nicht direkt auf das Bussystem des Mikrocontrollers mit der hohen Sicherheitsstufe zu.
Es ist weiterhin nun möglich, hierdurch komplexe OEM-Soft- ware, die aufgrund von Speicherlimitation (und sonstiger Limitierungen) in herkömmlichen mehrkernigen Mikroprozessoren für sicherheitskritische Anwendungen nicht implementierbar war, in einem Steuergerät gemeinsam mit den Software-Funktionen für die sicherheitskritischen Anwendungen zu implementieren. Es existiert dabei aber immer noch eine Trennung der Software mit unterschiedlichem Sicherheitslevel auf Mik- rocontroller-Ebene, damit die nicht mit dem hohen Sicher¬ heitsstandard, wie beispielsweise eine Software für Bremsen, geprüfte OEM-Software die Software für die Bremsen im Feh¬ lerfall nicht stört.
Die vorliegende Erfindung betrifft gemäß einer Ausführungs¬ form eine Schaltungsanordnung zur Bildung einer digitalen Schnittstelle. Die erfindungsgemäße Schnittstelle wird nach¬ folgend auch als IPL-Schnittstelle bezeichnet („Inter Pro¬ zessor Link") . Diese umfasst einen digitalen Datenbus, welcher bei Verbindung von Mikroprozessorsystemen Daten austauscht, wobei dieser Datenaustausch bidirektional erfolgen kann (Senden und Empfangen bzw. Schreiben und Lesen) und die Schaltungsanordnung beim Senden von Daten als Busmaster einen Bustakt erzeugt und beim Empfangen von Daten als Busslave nach Maßgabe eines empfangenen Taktsignals arbei¬ tet, wobei diese mindestens einen FIFO-Speicher zum Senden von Daten und/oder mindestens einen FIFO-Speicher zum Empfangen von Daten umfasst.
Gemäß einer Aus führungs form ist die Schnittstelle zwischen einem Sendemodus und einem Empfangsmodus umkonfigurierbar, wobei die Umkonfigurierung automatisch in Abhängigkeit von Steuersignalen erfolgt, die zwischen miteinander kommunizierenden IPL-Schnittstellen ausgetauscht werden. So kann jede IPL-Schnittstelle wenigsten einen 2-poligen Steuersignalan- schluss aufweisen, wobei ein Pol als Eingang und der andere Pol als Ausgang dient, die kreuzweise mit der Gegenschnitt¬ stelle verbunden sind.
Es gibt in der Schaltungsanordnung vorzugsweise Übertra¬ gungsparameter, die für eine parallele Busschnittstelle konfigurierbar sind.
Gemäß der Erfindung sollen diese parallelen vollständigen Busschnittstellen auch so vereinfacht werden, dass ein hoher Datendurchsatz sowie mehr Flexibilität in der Konfiguration gewährleistet ist.
Je nach Verfügbarkeit von Pins der Bausteine kann vorzugs¬ weise die nutzbare Breite des Busses angepasst werden. Bei¬ spiele sind 4, 8 oder 16 Bit-Datenbreite.
Die Übertragungsgeschwindigkeit kann vorzugsweise an die in¬ ternen Taktfrequenzen der kommunizierenden Bausteine angepasst werden.
Die Polarität des Taktsignals für Schiebeoperationen ist vorzugsweise frei wählbar. Weiterhin kann vorzugsweise dieses Taktsignal bei Bedarf ausmaskiert werden, wenn der Empfänger beispielsweise die Taktung emulieren kann.
Per Konfiguration können vorzugsweise die übertragenen Daten mit einer CRC (Cyclic Redundancy Check) Prüfsumme geschützt werden .
Unter DMA-Modul wird ein Kontroller für einen „Direct Memory Access" verstanden, also ein Schaltungsmodul, welches einen direkten Speicherzugriff ohne Mitwirkung des Mikroprozessors erlaubt. In einer vorgegebenen Konfiguration kann ein Baustein vorzugsweise eine DMA-Anfrage für einen Baustein mit¬ tels eines Steuersignals auslösen, damit der andere Baustein Daten zur Verfügung stellt und vom ersten Baustein auslesen lässt .
Bei dem bzw. den erfindungsgemäßen Mikroprozessorsystem ( en) handelt es sich bevorzugt um (einen) Mikrocontroller .
Gemäß einer Aus führungs form wird eine Schaltungsanordnung für den bidirektionalen Datenaustausch zwischen Mikroprozessorsystemen oder MikroControllern bereitgestellt. Die Schaltungsanordnung umfasst eine parallele bidirektionale digita¬ le Schnittstelle mit einem parallelen bidirektional Datenan- schluss, einen wenigstens 2-poligen Steuersignalanschluss für die Datenflusssteuerung, und wenigstens einen bidirektionalen Taktsignalanschluss . Die Schaltungsanordnung ist eingerichtet, in Abhängigkeit von einem am Steuersignalanschluss anliegenden Signal zwischen einem Sendemodus und ei¬ nem Empfangsmodus umzuschalten, wobei die Schaltungsanord¬ nung im Sendemodus als Busmaster einen Bustakt erzeugt und auf dem Taktsignalanschluss ausgibt und beim Empfangen von Daten als Busslave nach Maßgabe eines vom Taktsignalan- schluss empfangenen Taktsignals arbeitet.
Gemäß einer Aus führungs form weist die parallele bidirektio¬ nale digitale Schnittstelle keine Adressleitungsanschlüsse auf .
Gemäß einer Aus führungs form weist die Schaltungsanordnung weiterhin eine Busschnittstelle auf, die beispielsweise Da¬ ten- und Adressanschlüsse umfassen kann. Über die Bus¬ schnittstelle kann die Schaltungsanordnung mit dem Mikropro¬ zessor verbunden werden. Die Schaltungsanordnung stellt somit eine Verbindung zum Bussystem des Mikroprozessors be¬ reit.
Gemäß einer Aus führungs form umfasst die Schaltungsanordnung einen FIFO-Speicher zum Senden von Daten und einen FIFO- Speicher zum Empfangen von Daten. Die FIFO-Speicher dienen dem Zwischenpuffern der Daten.
Gemäß einer Aus führungs form umfasst die Schaltungsanordnung einen Konfliktvermeidungsmechanismus, der eingerichtet ist, eine Datenübermittlung erst nach Überprüfung des Steuersignalanschlusses auf ein Steuersignal von der Gegenseite frei¬ zugeben. Der Konfliktvermeidungsmechanismus dient dem Ver¬ meiden von Konflikten, die bei gleichzeitiger Sendebereitschaft der beiden miteinander kommunizierenden Schnittstellen entstehen können. Insbesondere kann dazu gemäß einer Aus führungs form vorgesehen sein, dass bei Erkennen eines Konflikts jede Schnittstelle eine für diese Schnittstelle vorher festgelegte Wartezeit abwartet, bevor ein erneuter Sendeversuch unternommen wird. Dadurch kann sichergestellt werden, dass die erneuten Sendeversuche zu unterschiedlichen Zeiten wiederholt werden und dadurch nur eine der beiden Schnittstellen als Busmaster aktiv ist.
Gemäß einer Aus führungs form ist die Schaltungsanordnung in wenigstens einen Slavesendemodus umschaltbar, in welchem die Schaltungsanordnung als Busslave nach Maßgabe eines vom Taktsignalanschluss empfangenen Taktsignals arbeitet und auf Anforderung der Gegenschnittstelle Daten sendet. Der
Slavesendemodus stellt einen Kompatibilitätsmodus für
Schnittstellen dar, die über keinen eigenen Slavemodus verfügen .
Gemäß einer Aus führungs form wird ein Mikroprozessorsystem (Mikrocontroller) bereitgestellt. Das Mikroprozessorsystem umfasst wenigstens einen Mikroprozessor mit einem Bussystem, eine Schaltungsanordnung mit IPL-Schnittstelle und Bus¬ schnittstelle, welche mit dem Bussystem des Mikroprozessors verbunden ist, einen Speicher, und ein DMA-Modul für einen Zugriff auf den Speicher, wobei das DMA-Modul von der Schal¬ tungsanordnung unabhängig vom Mikroprozessor angesteuert werden kann. Der Speicher sowie das DMA-Modul können mit dem Bussystem des Mikroprozessors verbunden sein.
Die Schaltungsanordnung stellt somit eine parallele bidirek¬ tionale Schnittstelle zur Anbindung eines weiteren Mikropro¬ zessors unabhängig vom Bussystem des Mikroprozessors bereit. Die Mikroprozessoren können über die parallele bidirektiona¬ le Schnittstelle miteinander verbunden werden, ohne dass sie direkt auf das jeweilige Bussystem des jeweils anderen Pro¬ zessors zugreifen. Dies ist insbesondere bei der Kopplung von Mikroprozessoren mit unterschiedlicher Sicherheitsstufe günstig . Weitere bevorzugte Aus führungs formen ergeben sich aus den Unteransprüchen und der nachfolgenden Beschreibung eines Ausführungsbeispiels an Hand von Figuren.
Es zeigen
Fig. la eine schematische Darstellung einer parallelen
Busschnittstelle nach dem Stand der Technik,
Fig. lb eine schematische Darstellung eines Beispiels ei¬ ner erfindungsgemäß vereinfachten Busschnittstel¬ le,
Fig. 2 eine stark schematisierte Darstellung der Funktio¬ nen eines MikroControllers mit einer erfindungsge¬ mäßen IPL-Schnittstelle,
Fig. 3 den beispielhaften Aufbau einer IPL-
Schaltungsanordnung zur Abwicklung des Datentransfers,
Fig. 4 eine Darstellung von Zeitdiagrammen für die Datenübertragung zwischen zwei erfindungsgemäßen IPL- Datenübertragungsbausteinen,
Fig. 5 eine weitere Darstellung von Zeitdiagrammen für die Datenübertragung zwischen zwei erfindungsgemäßen Datenübertragungsbaussteinen zur Veranschaulichung eines Buskonflikts beim Senden,
Fig. 6 eine weitere Darstellung von Zeitdiagrammen für die Datenübertragung zwischen zwei erfindungsgemäßen Datenübertragungsbaussteinen zur Veranschaulichung der Behandlung eines Buskonflikts beim Sen- den und
Fig. 7 eine weitere Darstellung von Zeitdiagrammen für die Datenübertragung zwischen zwei erfindungsgemäßen Datenübertragungsbaussteinen zur Veranschaulichung des Auslösens eines DMA (Direct Memory Ac¬ cess) .
In Fig. la (Stand der Technik) wird MikroController (μθ) 1 immer im Master-Mode betrieben und bestimmt somit die Adres¬ sen für Schreib- und Lesezugriffe im MikroController 2. Der MikroController 2 wird immer im Slave-Mode betrieben. Adressleitungen 30 sind unidirektional vom Master zum Slave gelegt. Datenleitungen 20 sind bidirektional. Der Master- Mikrocontroller 1 sendet Steuersignale 10 zum Slave-Mikro- controller 2, um die Bedeutung der Datensignale festzulegen. Der Slave-Mikrocontroller 2 schickt Antwortsignale 11 an den MikroController 1. Für eine synchrone Datenübertragung werden auch Synchronisationssignale 12 benötigt.
In Fig. lb ist ein Beispiel für eine erfindungsgemäß verein¬ fachte Auslegung einer parallelen Busschnittstelle, die auch als digitale bidirektionale parallele Schnittstelle oder IPL-Schnittstelle bezeichnet wird, gezeigt. Adressleitungen 30 (Fig. la) sind nicht vorhanden. Jeder MikroController (μθ) 1 bzw. 2 besitzt die vier Pins 120 bis 123, welche auch in Fig. 3 dargestellt sind. Pin 121 von μθ 1 ist über Aus¬ gangsleitung 50 mit Pin 120 des μθ 2 verbunden. Pin 120 von μθ 1 ist über Eingangsleitung 51 mit Pin 121 des μθ 2 verbunden. Die Steuerleitungen sind somit über Kreuz mit dem jeweils anderen μθ verbunden. Es werden lediglich drei Steuersignale benötigt: ein Steuersignal 50, 51 jeweils für jede Richtung und ein Synchronisationssignal 52, welches den Bustakt überträgt. Der Transfer zwischen den MikroControllern über die jeweilige IPL-Schnittstelle beschränkt sich neben den Signalen auf den vorstehend beschriebenen Steuerleitungen und dem Bustakt auf die über Datenleitungen 20 übertragenen Daten. Es sind also keine Adressleitungen vorhanden. Bei den Datenleitungen 20 handelt es sich um parallele Datenleitungen, beispiels¬ weise 4, 8 oder 16 Datenleitungen. Entsprechend viele Pins 123 sind jeweils vorhanden.
Jeder MikroController 1 oder 2 kann als Master oder Slave einer Datenübertragung konfiguriert sein (bidirektionaler Datenaustausch) . Die Umschaltung eines MikroControllers in Master oder Slave Mode erfolgt größtenteils automatisch. Wenn MikroController 1 mit dem Senden von Daten anfängt, erzwingt dieser einen automatischen Übergang des anderen Mik- rocontrollers 2 in den Slave-Modus und umgekehrt.
Das Umschalten kann beispielsweise folgender Maßen erfolgen. Zunächst sind beide Schnittstellen in einem Ruhezustand
(idle), da keine Daten zu übertragen sind. Werden nun vom MikroController 1 Daten zur Übertragung bereitgestellt, signalisiert die ihm zugeordnete IPL-Schnittstelle ihre Sende¬ bereitschaft durch Ausgabe eines Steuersignals 50 auf Pin
(Anschluss) 121, das mit Pin (Anschluss) 120 der IPL- Schnittstelle von MikroController 2 verbunden ist. Die IPL- Schnittstelle von MikroController 2 geht dadurch in einen Slavemodus über und erwartet den Bustakt (Synchronisations¬ signal 52), der auf Pin 122 von der Sendeschnittstelle aus¬ gegeben wird. Die IPL-Schnittstelle des MikroControllers 2 geht damit in den Slaveempfangsmodus über und arbeitet nach Maßgabe des empfangenen Bustaktes. Nach Übertragung der Daten gehen beide IPL-Schnittstellen wieder in einen Ruhezustand über. In Fig. lb ist außerdem ein Diagnosemodul 60 darstellt, wel¬ ches über die oben beschriebenen Leitungen für Debugging- Operationen mit Mikroprozessormodul 1 oder 2 verbunden werden kann (in Fig. lb ist nur die Verbindung mit der IPL- Schnittstelle von Mikroprozessorsystem 2 durch gestrichelte Linien angedeutet) .
Fig. 2 zeigt schematisch den Aufbau eines erfindungsgemäßen MikroControllers 1 mit einer IPL-Schnittstelle 5. Die IPL- Schnittstelle ist über die üblichen Bussysteme mit der Mik¬ roprozessor-Einheit 3 verbunden, welche im dargestellten Beispiel zwei nach dem Prinzip der Kernredundanz abgesicherte Prozessorkerne 3A, 3B enthält. Das Bussystem verfügt ins¬ besondere über Datenleitungen D und Adressleitungen A. Neben einem Speicherbereich 6, beispielsweise ein ROM oder RAM, umfasst der MikroController außerdem ein DMA-Modul 4, welches selbstständig Datenaustauschvorgänge zum Beispiel zwi¬ schen den Speichern des Speicherbereichs 6 und den Speichern des IPL-Moduls 5 durchführen kann.
Die in Fig. 3 dargestellte Schaltungsanordnung ist die eigentliche IPL-Schnittstelle 5 und wickelt den Datentransfer ab. Die IPL-Schnittstelle 5 ist in einem MikroController 1 bzw. 2 angeordnet. Für den Sendepfad sowie für den Empfangs¬ pfad werden FIFO-Speicher (jeweils ein Registersatz) 101 und 104 verwendet, um kontinuierliche Datenströme zu ermögli¬ chen .
Die IPL-Schnittstelle weist die vier elektrischen Anschlüsse 120 bis 123 für die Verbindung mit einem anderen μθ oder einem Diagnosegerät für Debugging, wobei der elektrische An- schluss 123 ein paralleler Datenanschluss mit beispielsweise 4, 8, 16 oder 32 Leitungen ist. Die Anschlüsse sind folgendermaßen belegt:
120 Steuereingang ( Steuersignaleingang)
121 Steuerausgang ( Steuersignalausgang)
122 Ausgang für Bustakt in beide Richtung
123 Data paralleler Datenbus
Die oben beschriebenen Anschlüsse, insbesondere Anschluss 123, können/kann mehrere am Chip nach außen geführte Pins umfassen .
Der zwischen den FIFO-Speichern 101 und 104 angeordnete FIFO-Controller 103 dient zur Ermittlung und Kontrolle des Status der beiden FIFO-Speicher . So lässt sich feststellen, ob die FIFO-Speicher voll oder leer sind bzw. ob spezifische Füllschwellen („watermarks" , „overrun states") über- bzw. unterschritten werden. Der FIFO-Controller ruft je nach Zustand der Speicher geeignete Aktionen ab, wie „Daten übertragen" oder „Abort". Sofern beispielsweise der Sende-FIFO
101 (TX FIFO) mit Daten gefüllt wird, wird der Mastersende¬ modus initiiert, sofern die IPL-Schnittstelle im Ruhezustand ist, d.h. es werden keine Daten gesendet oder empfangen.
FSMs-Schiebecontroller 105 ist ein Zustandsautomat , der in Abhängigkeit der über die gestrichelten Linien dargestellten Zustandsleitungen Aktionen, wie Interrupts über die IRQ- Leitungen hervorruft.
Mit 100 ist ein Peripherie-Bus-Interface mit IPL-Registern bezeichnet, welches mit dem Peripherie-Bus (Adress- und Datenbus in Fig. 2) des MikroControllers 1 verbunden ist.
102 bezeichnet ein 32-Bit-IPL-Schieberegister zum Ausgeben der Daten an dem parallelen Datenanschluss 123. Multiplexer 106 mischt die auszugebenden Daten mit den Prüfsummeninformationen (CRC-Checkbits) . Demultiplexer 107 entfernt die Nutzdaten von den Prüfdaten beim Empfangen. Die Prüfdaten werden in CRC-Logik 108 verarbeitet, wo auch eine Fehlerprüfung durchgeführt wird.
Die Schnittstelle umfasst des Weiteren ein Konfigurationsre- gister, mit dem Eigenschaften der Schnittstelle geeignet konfiguriert werden können (z B. die Breite des Datenports 123) .
Die Zeitdiagramme in Fig. 4 zeigen die Datenübertragung zwischen der IPL (Inter Processor Link) -Schaltungsanordnung im Master-Ausgangsmode und einer weiteren IPL-Schaltungs- anordnung im Slave-Mode (Empfangen von Daten) . Der Masterausgangsmodus wird initiiert, wenn der Sende-FIFO 101 mit neuen Daten gefüllt wird. In Fig. 4 wird weiterhin davon ausgegangen, dass beide IPL-Schnittstellen im Ruhezustand sind, d.h. keine der beiden Schnittstellen gibt ein Signal (High) auf ihrem Steuerausgang IPLRDY_1, IPLRDY_2 aus. Entsprechend sind die Steuereingänge IPLLST_1 und IPLLST_2 auf Low. Zu beachten ist, dass IPLRDY_1 mit IPLLST_2 verbunden ist und IPLRDY_2 mit IPLLST_1 verbunden ist.
Ist nun der Sende-FIFO 101 der einen IPL-Schnittstelle mit Daten gefüllt, gibt diese auf IPLRDY_1 ein Signal (High) aus, das von IPLLST_2 empfangen wird. Dadurch geht die zweite IPL-Schnittstelle (IPL im Slaveeingangsmodus ) in den Slaveempfangsmodus über und synchronisiert sich mit dem von der ersten IPL-Schnittstelle (IPL im Masterausgangsmodus) ausgegebenen Synchronisationssignal. Nach erfolgter Datenübertragung gehen beide IPL-Schnittstellen wieder in den Ruhezustand über, d.h. auf beiden Steuerausgängen IPLRDY 1, IPLRDY_2 liegt Low an.
Fig. 5 und 6 zeigen den Konfliktvermeidungsmechanismus gemäß einer Aus führungs form. Ein Konflikt kann dann auftreten, wenn beide IPL-Schnittstellen zu gleicher zeit oder kurz nacheinander ihre Sendebereitschaft durch Ausgabe eines Steuersignals (High) auf ihren Steuerausgängen IPLRDY_1 und IPLRDY_2 anzeigen. Das dafür kritische Zeitfenster ist in Fig. 5 angedeutet. Nach Verstreichen dieses Zeitfensters ist die jeweils andere IPL-Schnittstelle sicher in den Slave- modus übergegangen. Es liegt also ein Konflikt-freies Zeit¬ fenster vor, solange die eine IPL-Schnittstelle im Mastermo¬ dus bleibt. In diesem "Konflikt-freien" Zeitfenster auftretende Konflikte können nur von Hardwarefehler herrühren.
Fig. 6 zeigt, dass die IPL-Schnittstelle von MikroController 2 kurz nach der IPL-Schnittstelle von MikroController 1 ihre Sendebereitschaft angezeigt hat, ohne dass die IPL-Schnitt¬ stelle von Mikrocontroller 2 bereits auf die Sendebereit¬ schaft der IPL-Schnittstelle von Mikrocontroller 1 reagiert hat. Da auf beiden Steuereingängen IPLLST_1 und IPLLST_2 nun jeweils Steuersignal liegen, erkennen beide IPL-Schnitt¬ stellen den Konflikt und stoppen die weitere Initiierung der Datensendung. Beide IPL-Schnittstellen gehen in den Ruhezustand für eine gegebene Zeit (Wartezeit_l , Wartezeit_2) über. Die jeweiligen Wartezeiten sind für jede IPL-Schnittstelle unterschiedlich und können beispielsweise zuvor ge¬ eignet festgelegt werden. Im vorliegenden Beispiel wird da¬ von ausgegangen, dass Wartezeit_l kleiner als Wartezeit_2 ist, so dass die IPL-Schnittstelle von Mikrocontroller 1 früher als die IPL-Schnittstelle von Mikrocontroller 2 den Ruhezustand verlässt und erneut ihre Sendebereitschaft durch Ausgeben eines Steuersignals auf Steuerausgang IPLRDY_1 anzeigt. Da sich die IPL-Schnittstelle von Mikrocontroller 2 immer noch im Ruhezustand befindet, wird an IPLRDY_2 kein Steuersignal ausgegeben. Ein erneuter Konflikt wird dadurch vermieden .
Das Zeitdiagramm in Fig. 7 zeigt den Signalverlauf für eine Anordnung, bei der ein EDP-Diagnosemodul 60 (Debugging mittels eines Enhanced Data Port), dargestellt in Fig. 1, mit einem Mikroprozessorsystem 2 verbunden ist, das eine IPL- Schnittstelle aufweist. Die IPL-Schnittstelle wird zur Ver¬ bindung mit dem EDP-Diagnosemodul 60 genutzt.
Das EDP-Diagnosemodul 60 ist dabei in einem Master Eingangs¬ modus. Das damit verbundene erfindungsgemäße Mikroprozessor¬ system 2 mit IPL-Schnittstelle ist in einem Slave-Ausgangs- modus ( Slavesendemodus ) . Der Slavesendemodus stellt einen Kompatibilitätsmodus für Schnittstellen dar, die nur im Mas¬ termodus betrieben werden können. Solche Schnittstellen geben immer den Bustakt unabhängig davon, ob sie senden oder empfangen, vor. Die IPL-Schnittstelle wird dazu softwaremä¬ ßig in den Slavesendemodus gesetzt.
Das Zeitdiagramm zeigt, wie das EDP-Diagnosemodul 60 eine Anfrage erzeugt, die einen DMA auslöst. Nach dieser Anfrage wird ein DMA-Transfer im erfindungsgemäßen MikroController 2 gestartet, um das EDP-Diagnosemodul 60 mit den angeforderten Daten zu versorgen.
Zu beachten ist, dass die EDP-Schnittstelle durch Setzten von EDPRDY (Steuerausgang) auf Low anzeigt, dass sie neue Daten anfordert. Entsprechend geht IPLLST der IPL-Schnitt¬ stelle ebenfalls von High auf Low, was zur oben beschriebe¬ nen Auslösung des DMA-Transfers oder Interrupts führt. Der Sende-FIFO 101 der IPL-Schnittstelle wird entsprechend mit Daten gefüllt. Welche Daten in den Sende-FIFO 101 geladen werden, wird von der Software vorgegeben. Sofern alle Daten geladen sind, zeigt die IPL-Schnittstelle ihre Sendebereit¬ schaft durch setzen von IPLRDY auf High an.
Entsprechend kann die IPL-Schnittstelle auch in einen
Slaveempfangsmodus umgeschaltet werden, um Daten von einer EDP-Schnittstelle zu empfangen.
Eine μθ, der die oben beschriebene IPL-Schnittstelle auf¬ weist, kann selbstverständlich darüber hinaus auch noch eine oder mehrere weitere Schnittstellen, wie CAN aufweisen.

Claims

Patentansprüche
1. Schaltungsanordnung (IPL) zur Bildung einer digitalen
Schnittstelle (102, 121, 122, 123) umfassend einen digi¬ talen Datenbus (123), welcher bei Verbindung von Mikroprozessorsystemen Daten austauscht, wobei dieser Datenaustausch bidirektional erfolgen kann und die Schal¬ tungsanordnung beim Senden von Daten als Busmaster einen Bustakt erzeugt und beim Empfangen von Daten als
Busslave nach Maßgabe eines empfangenen Taktsignals ar¬ beitet, dadurch gekennzeichnet, dass diese mindestens einen FIFO-Speicher (101) zum Senden von Daten und/oder mindestens einen FIFO-Speicher (104) zum Empfangen von Daten umfasst.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass diese in ein einen Mikroprozessor (3) umfassendes Mikroprozessormodul (1, 2) integriert ist, welches zumindest ein DMA-Modul (4) umfasst, wobei das DMA-Modul den oder die FIFO-Speicher (101, 104) unabhängig von Schreib- oder Leseoperationen des Mikroprozessors lesen und beschreiben kann.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass der Mikroprozessor ein Mehrkernprozessor (3) ist, welcher zwei- oder drei- oder vierkernig oder mehr als vierkernig aufgebaut ist und vorzugsweise takt¬ synchron arbeitet.
4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der Festwertspeicher teilredundant und der Schreib-/Lesespeicher im wesentlichen vollredundant aufgebaut ist.
5. Schaltungsanordnung nach mindestens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Schnittstelle einen Schiebe-Kontroll-Zustandsautomat (105) umfasst, welcher den Austausch der Daten zwischen dem/den FIFO- Speicher/n (101, 104) und dem Datenbus steuert.
6. Schaltungsanordnung nach mindestens einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Schnittstelle ein Datenabsicherungsmodul (108) umfasst, welches beim Senden den Daten eine PrüfInformation beifügt und beim Empfangen die empfangenen Daten mittels der mit den Daten verknüpften empfangene PrüfInformation auf deren Richtigkeit hin überprüft und insbesondere dabei die PrüfInformation von den Daten entfernt.
7. Schaltungsanordnung nach mindestens einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Schnittstelle keine Adressleitungen umfasst.
8. Schaltungsanordnung nach mindestens einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Schnittstelle für die Datenübertragung die Daten über mehrere parallele Datenleitungen überträgt, wobei die Anzahl der ge¬ nutzten Datenleitungen insbesondere konfigurierbar ist.
9. Schaltungsanordnung nach mindestens einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Schnittstelle so eingerichtet ist, dass das Mikroprozessorsystem darü¬ ber an ein Diagnosemodul (60) angeschlossen werden kann und damit Debugging-Operationen erlaubt.
10. Kraftfahrzeugsteuergerät mit einem ersten Mikroprozes¬ sorsystem für sicherheitskritische Anwendungen, dadurch gekennzeichnet, dass in das Kraftfahrzeugsteuergerät ein weiteres mit dem ersten Mikroprozessorsystem kommunizierendes Mikroprozessorsystem integriert ist, welches ei¬ nen niedrigeren Sicherheitslevel als das erste Mikropro¬ zessorsystem erfüllt.
11. Kraft fahrzeugsteuergerät mit einem ersten Mikroprozes¬ sorsystem für sicherheitskritische Anwendungen, wobei in das Kraft fahrzeugsteuergerät ein weiteres mit dem ersten Mikroprozessorsystem kommunizierendes Mikroprozessorsys¬ tem integriert ist, welches einen niedrigeren Sicherheitslevel als das erste Mikroprozessorsystem erfüllt, dadurch gekennzeichnet, dass das erste Mikroprozessor¬ system mit dem weiteren Mikroprozessorsystem über Schaltungsanordnungen mit IPL-Schnittstellen gemäß mindestens einem der Ansprüche 1 bis 9 verbunden ist.
12. Verfahren zum Übertragen von Daten in ein Mikroprozessorsystem (1) hinein bzw. aus diesem heraus, dadurch gekennzeichnet, dass mit einer Schaltungsanordnung mit ei¬ ner IPL-Schnittstelle gemäß mindestens einem der Ansprü¬ che 1 bis 9 Daten für den Datenaustausch von Mikroprozessorsystemen (1, 2) ausgetauscht werden und mittels der IPL-Schnittstelle Debugging-Operationen durchgeführt werden .
13. Verfahren nach Anspruch 12, wobei die IPL-Schnittstelle in einen Empfangsmodus umschaltet, wenn sie auf einem Steuersignaleingang ein Steuersignal erhält, wobei sie einen Bustakt an einem Taktsignalanschluss empfängt und nach Maßgabe dieses Bustaktes arbeitet.
14. Verfahren nach Anspruch 12 oder 13, wobei die IPL- Schnittstelle zur Ausgabe von Daten in einem Sendemodus ein Steuersignal ausgibt und einen Bustakt erzeugt, der am Taktsignalanschluss ausgegeben wird.
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