WO2012050157A1 - ダイヤモンド電子素子及びその製造方法 - Google Patents

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仁 梅澤
有香子 加藤
成範 永瀬
真一 鹿田
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Definitions

  • the present invention relates to a high-power diamond electronic device such as a vertical structure diode, transistor, FET, thyristor and the like and a method for manufacturing the same.
  • diamond electronic devices have been expected as devices capable of practical operation under large band gaps, high avalanche breakdown electric fields, high saturated carrier mobility, high thermal conductivity, high temperatures and radiation exposure environments.
  • Development of high-power diamond semiconductor elements such as diamond Schottky barrier diodes, diamond field effect transistors, diamond pn diodes, diamond thyristors, and diamond transistors has been promoted as semiconductor elements utilizing these characteristics.
  • FIG. 11 shows a conventional high-power diamond semiconductor element having a pseudo vertical structure.
  • a p + contact layer 82 is grown on a semi-insulating diamond substrate 81, and a p ⁇ drift layer 83 is grown thereon to produce a laminated structure.
  • an ohmic electrode 84 is provided on the p + contact layer 82 and a Schottky electrode 85 is provided on the p ⁇ drift layer 83 to produce an element.
  • FIG. 12 shows a conventional high-power diamond semiconductor device having a vertical structure using an HPHT / p + laminated substrate in which a p + layer is homoepitaxially grown on a high temperature / high pressure single crystal diamond.
  • a p + contact layer 92 is used as the p + layer of the HPHT / p + laminated substrate, and a p ⁇ drift layer 93 is formed on the substrate to produce a laminated structure.
  • the ohmic electrode 94 is formed on the surface of the p + contact layer 92 where the p ⁇ drift layer 93 is not formed, and the Schottky electrode 95 is formed on the p ⁇ drift layer 93.
  • an element was manufactured.
  • the present inventors have conducted research and development on a high-quality diamond laminated structure and manufacturing method by CVD (see Patent Documents 3 to 5).
  • the inventors of the present invention performed ion implantation on the diamond substrate to form a layer having a modified crystal structure in the vicinity of the surface, and then performed diamond crystal growth on the substrate by a vapor phase synthesis method, and then the grown crystal layer
  • a method for obtaining a self-supporting diamond CVD growth layer by separating the substrate and the substrate by electrochemical etching has been researched and developed (see Patent Documents 6, 7, and 8).
  • Such a method for separating the crystal layer and the substrate is generally referred to as a smart cut method or a lift-off method.
  • a structure in which a drift layer and a contact layer are stacked as an operating semiconductor layer is an essential structure.
  • the contact layer is doped with a very high concentration of impurities in order to reduce parasitic resistance. For this reason, the contact layer has a problem in that the crystal quality is poor due to lattice distortion and dislocation.
  • the drift layer it is necessary to extend the depletion layer when a reverse bias is applied and to maintain the voltage with a low leakage current even in a high electric field, so it is necessary to suppress the incorporation of defects in the element. Therefore, in order to perform a large current and high withstand voltage operation, the drift layer is required to have high crystallinity with low defect density and low distortion.
  • a p + contact layer is grown on a semi-insulating diamond substrate with a thickness of 1 to 50 ⁇ m, and a p ⁇ drift layer is grown thereon with 1 to 20 ⁇ m ( (See FIG. 11).
  • the drift layer is laminated on the contact layer by the CVD epitaxial growth method.
  • FIG. 11 shows how defects (black thick lines) in the semi-insulating substrate 81 are taken over by the p + contact layer 82 and defects in the p + contact layer 82 are taken over by the p ⁇ drift layer 83.
  • FIG. 12 shows how defects (black thick lines) in the p + contact layer 92 are taken over by the p ⁇ drift layer 93. For this reason, it is necessary to reduce the defect density in the drift layer. For this purpose, it is necessary to reduce the defect density of the p + contact layer, but it is difficult to reduce the defect density.
  • the defect density in the drift layer is required to be 10 3 / cm 2 or less for a 1A class element and 10 2 / cm 2 or less for a 10 A class element.
  • the drift layer is grown on the contact layer with many defects by high quality CVD.
  • the dislocation there is a problem that it is difficult to take over the dislocation.
  • FIG. 13 shows the relationship between the critical thickness of the p + contact layer and the boron concentration. Lines A and B indicate lines calculated using different models. As shown in FIG.
  • the present invention is intended to solve these problems, and an object thereof is to provide a diamond electronic device having a drift layer with a reduced defect density. It is another object of the present invention to provide a method for manufacturing a diamond electronic device having a drift layer with reduced defect density.
  • the present invention it is possible to form a high-quality drift layer by CVD epitaxial growth on ultra-high-quality single crystal diamond, and then grow a contact layer by high-concentration doping. As a result, a diamond electronic device with a reduced defect density of the drift layer was realized.
  • the single crystal diamond substrate on which the drift layer is epitaxially grown is separated from the element portion by the smart cut method, thereby realizing a laminated structure.
  • the present invention has the following features.
  • a diamond electronic device has a laminated structure in which a structure holding material comprising semi-insulating single crystal diamond, a drift layer made of a diamond semiconductor, and a contact layer made of a diamond semiconductor are laminated in this order. And in addition, a cathode electrode is provided in the drift layer and an anode electrode is provided in the contact layer of the opening provided in the structure holding material.
  • the drift layer is a p - diamond layer having a boron concentration of 10 15 / cm 3 or more and 10 17 / cm 3 or less, and the contact layer has a boron concentration of 10 19 / cm 3 or more. It is a p + diamond layer of 10 22 / cm 3 or less.
  • a cathode electrode can be provided in an exposed portion where the drift layer is exposed.
  • the cathode electrode may be formed of a laminated structure of an ohmic metal and an n + diamond layer
  • the drift layer may be a p ⁇ diamond layer
  • the contact layer may be a p + diamond layer.
  • the drift layer has a thickness of 1 ⁇ m to 50 ⁇ m and the contact layer has a thickness of 1 ⁇ m to 100 ⁇ m.
  • the semi-insulating single crystal diamond preferably has a dislocation density of 0 piece / cm 3 or more and 10 3 piece / cm 3 or less, and irregularities on the front and back surfaces are preferably Ra ⁇ 1 nm.
  • the laminated structure preferably has a radius of curvature of 5 m or more and 500 m or less.
  • the semi-insulating single crystal diamond is a nitrogen-containing single crystal diamond.
  • the drift layer is formed by CVD synthesis on the semi-insulating single crystal diamond.
  • the diamond electronic element of the first invention is a Schottky diode, a pn junction diode, or a pin junction diode.
  • a drift layer made of a diamond semiconductor is formed on one surface of a semi-insulating single crystal diamond substrate, and the diamond semiconductor is made on the drift layer.
  • Forming a contact layer; and forming an opening on the other surface of the semi-insulating single crystal diamond substrate by etching, and using the semi-insulating single crystal diamond substrate as a structure holding material, a part of the drift layer is formed A step of forming an exposed exposed portion; and a step of providing a cathode electrode on the exposed portion and an anode electrode on the contact layer.
  • a method for manufacturing a diamond electronic device comprising: forming a drift layer made of a diamond semiconductor by providing an n + diamond layer on one surface of a semi-insulating single crystal diamond substrate; Forming a contact layer made of a diamond semiconductor on the surface, and forming an opening on the other surface of the semi-insulating single crystal diamond substrate by etching, and using the semi-insulating single crystal diamond substrate as a structure holding material; + A step of forming an exposed portion where a part of the diamond layer is exposed; and a step of forming an ohmic metal in the exposed portion to form a cathode electrode and providing an anode electrode in the contact layer.
  • a diamond electronic device is a diamond electronic device comprising a drift layer made of a diamond semiconductor, a structure holding material having a semi-insulating diamond layer, and a contact layer made of a diamond semiconductor,
  • the structure holding material has an opening and is laminated on one surface of the drift layer, and the contact layer is laminated directly on the drift layer in the opening.
  • the electrode is characterized in that an anode electrode is provided on the contact layer in the opening and a cathode electrode is provided on the other surface of the drift layer.
  • the contact layer and the anode electrode may be disposed only in the opening, or may be laminated on a structure holding material other than the opening.
  • the drift layer is a p ⁇ diamond layer and the contact layer is a p + diamond layer.
  • the drift layer is a p - diamond layer having a boron concentration of 10 15 / cm 3 or more and 10 17 / cm 3 or less, and the contact layer has a boron concentration of 10 19 / cm 3 or more and 10 22 / cm 3. It is below, and it is preferable that it is a p + diamond layer.
  • the electronic element of the second invention of the present invention preferably has a curvature radius of 5 m or more and 500 m or less.
  • the cathode electrode is formed of a laminated structure of an ohmic metal and an n + diamond layer, the drift layer is a p ⁇ diamond layer, and the contact layer is a p + diamond layer. Is preferred.
  • the drift layer has a thickness of 1 ⁇ m to 50 ⁇ m and the contact layer has a thickness of 1 ⁇ m to 100 ⁇ m.
  • the semi-insulating diamond layer of the second invention of the present invention is preferably nitrogen-containing homoepitaxial single crystal diamond or nitrogen-containing polycrystalline diamond.
  • the diamond electronic device of the second invention of the present invention is, for example, a Schottky diode, a pin junction diode, or a pn junction diode.
  • a method for manufacturing a diamond electronic device comprising: forming a drift layer on a substrate surface after forming a defect layer on one substrate surface of a single crystal diamond substrate; Forming a structure holding material having an opening by selectively growing the semi-insulating diamond layer on the layer; separating the single crystal diamond substrate and the drift layer by the defect layer; and Etching the layer to separate the drift layer, exposing the drift layer, and forming the contact layer on the drift layer in the opening.
  • the method for manufacturing a diamond electronic device of the second invention includes a step of providing a cathode electrode in the drift layer and providing an anode electrode in the contact layer of the opening.
  • the single crystal diamond substrate preferably has a dislocation density of 10 3 pieces / cm 2 or less, and irregularities on the front surface and the back surface satisfy Ra ⁇ 1 nm.
  • the drift layer is preferably formed on the single crystal diamond substrate by CVD synthesis.
  • Defects in the diamond epitaxial film are caused by inheritance from the base substrate and generation by lattice strain relaxation during the epitaxial process.
  • the defect density of the drift layer is increased by using a substrate or contact layer having a high-density defect as a base. Even when a single crystal substrate with low defects was used as the substrate, the defect density of the drift layer was high due to defects generated by lattice relaxation in the contact layer.
  • high-quality semi-insulating single crystal diamond is used as a structure holding material, and a drift layer made of a diamond semiconductor and a contact layer made of a diamond semiconductor are laminated on the structure holding material in this order by epitaxial growth.
  • a drift layer in which defects inherited from the base substrate and defects generated in the film are reduced can be realized. That is, directly in the high-quality semi-insulating single-crystal diamond substrate p - drift layer is epitaxially grown, to grow then p + contact layer, p - / p + have a stacked structure p - defect density of the drift layer Can be greatly reduced. According to the laminated structure of the first aspect of the present invention, a high voltage operation with a high-quality drift layer can be realized at the same time with an element capable of high current operation with low parasitic resistance.
  • the laminated structure of the second invention of the present invention makes it possible to grow and form a drift layer made of a diamond semiconductor directly on a single crystal diamond substrate to be removed in the manufacturing process. Can be formed.
  • a defect layer is introduced by ion implantation. However, dislocation does not occur even when the defect layer is introduced, and the p ⁇ drift layer maintains a low defect.
  • a semi-insulating diamond is used as the structure holding material, a diamond semiconductor contact layer can be formed.
  • the structure holding material having an opening is selectively grown on the drift layer using a lithography technique, the curvature of the wafer due to the lamination of different impurity concentration layers can be reduced.
  • a thin p ⁇ drift layer / p + contact layer stacked structure can be sufficiently maintained without damaging the diamond substrate.
  • the p ⁇ drift layer is directly epitaxially grown on the high quality semi-insulating single crystal diamond substrate which is later removed by the smart cut method, and then the p + contact layer is grown. since it was possible that, p - / p + have a stacked structure p - the defect density of the drift layer can be reduced significantly.
  • a high voltage operation by a high-quality drift layer can be realized simultaneously with an element capable of high current operation with low parasitic resistance.
  • the figure which shows the laminated structure of the diamond electronic element of 1st invention The figure explaining the laminated structure and defect of the diamond electronic element of Example 1.
  • Characteristics of the diamond electronic device having the high-quality p ⁇ drift layer of Example 1 The figure which shows the laminated structure of the diamond electronic element of Example 1
  • the figure which shows the laminated structure of the diamond electronic element of Example 3 The figure which shows the manufacturing method of the diamond electronic element of Example 3.
  • FIG. 1 shows a typical example of the laminated structure of the diamond electronic element of the first invention.
  • the substrate 1 having an opening for electrode arrangement is used as a structure holding material.
  • a diamond electronic device according to a first aspect of the present invention has a structure in which a structure holding material made of a substrate 1, a drift layer (p ⁇ layer 2), and a contact layer (p + layer 3) are sequentially stacked.
  • An electrode Schottky electrode 5
  • An electrode is provided in contact with the exposed drift layer (p ⁇ layer 2) in the opening provided on the surface of the holding material where the drift layer and the contact layer are not formed.
  • An electrode (ohmic electrode 4) is provided on (p + layer 3).
  • a high-quality single crystal diamond substrate having a controlled low off-angle and off-direction and having a low surface defect density is used as the substrate used as the structure holding material.
  • the substrate off-angle control is preferably such that the ⁇ 001> vector has an off-angle of 1 ° or more with respect to the surface normal vector in the ⁇ 110> ⁇ 5 ° direction (see Patent Document 2).
  • a substrate whose both surfaces are polished with high precision and whose surface and back surface have an unevenness of Ra ⁇ 1 nm is used. This is to reduce the defects in the diamond layer formed by CVD synthesis on it and suppress the generation of etch pits during etching.
  • Ra represents arithmetic average roughness and is defined by JIS B0601: '01 standard.
  • a p ⁇ drift layer is epitaxially grown by CVD on a substrate used as a structure holding material.
  • the p ⁇ drift layer is 1 ⁇ m or more and 50 ⁇ m or less.
  • the boron concentration in the film is preferably 10 15 / cm 3 or more and 10 17 / cm 3 or less.
  • a p + contact layer is epitaxially grown on the epitaxially grown p ⁇ drift layer by a CVD method to produce a stacked structure.
  • p + In forming the contact layer, suppressing the crystal defects formed by distortion of the substrate, and in order to lower resistance, p + contact layer with a thickness of 100 ⁇ m or more 1 ⁇ m 5 ⁇ 10 19 / cm 3 or more 10 22 A boron concentration of / cm 3 or less is preferable.
  • the curvature radius of the wafer is preferably 5 m or more and 500 m or less.
  • the opening of the structure holding material is formed by forming an etching mask pattern on the high-quality single crystal diamond substrate surface side using lithography and performing etching.
  • Etching mask SiO 2, Al, Al 2 O 3, etc. Mo are preferable.
  • etching is performed using O 2 gas to which a small amount of CF 4 , CHF 3 , SF 6 or the like is added. Is preferred.
  • Ar and Xe as etching gases. Etching is performed until the p ⁇ drift layer is exposed.
  • annealing and a hot mixed acid cleaning treatment are performed to remove a defective layer by etching. Further, an ohmic electrode is formed on the p + contact layer, and a Schottky electrode is formed on the p ⁇ drift layer to form an element. An n-type layer is formed on the Schottky edge to form an electric field relaxation structure.
  • the drift layer is epitaxially grown on the high-quality substrate and then the contact layer is grown, the defect density of the drift layer can be greatly reduced.
  • a p ⁇ drift layer and a p + contact layer with few defects can be epitaxially grown sequentially on a high-quality substrate, and the thickness of the contact layer is less than the film thickness limit where dislocation occurs. Can be thinned.
  • Embodiment 2 of the present invention will be described below.
  • FIG. 7 shows the basic structure of the laminated structure of the diamond electronic element of the second invention.
  • a semi-insulating diamond layer having an opening for electrode arrangement is used as a structure holding material (also called a structure holding layer).
  • a diamond electronic device includes a drift layer (p ⁇ layer (also referred to as a p ⁇ drift layer) 62) made of a diamond semiconductor, a structure holding layer 61 having a semi-insulating diamond layer, a contact layer made of a diamond semiconductor ( It has a stacked structure in which p + layers (also referred to as p + contact layers) 63) are stacked in this order.
  • the structure retaining layer 61 has an opening, and the drift layer (p ⁇ layer 62) and the contact layer (p + layer 63) are directly stacked in the opening.
  • the electrodes are arranged so that a cathode electrode (Schottky electrode) is provided on the drift layer (p ⁇ layer 62) and an anode electrode (ohmic electrode) is provided on the contact layer (p + layer 63) in the opening. .
  • a layer (defect layer) having a modified crystal structure is formed in the vicinity of the surface by ion implantation on a high-quality single crystal diamond (001) substrate having low surface defects and controlled in off angle and off direction. After that, crystal growth is performed on the substrate by a vapor phase synthesis method, and then the grown crystal layer and the substrate are separated.
  • a method for forming a defect layer by ion implantation and a method for separating the crystal layer and the substrate known methods such as the methods disclosed in Patent Documents 6 and 7 can be used.
  • ions used for ion implantation hydrogen, carbon, or the like can be used.
  • the substrate has an off angle of 2 ° in the ⁇ 110> direction in order to perform flat epitaxial growth, but the variation is within ⁇ 5 ° in the ⁇ 110> direction, and the ⁇ 001> vector becomes the normal vector of the surface. In contrast, those having an off angle of 1 ° or more are preferable.
  • Ra represents arithmetic average roughness and is defined by JIS B0601: '01 standard.
  • a p ⁇ diamond layer (drift layer) is epitaxially grown on the substrate by CVD.
  • the p ⁇ drift layer is 1 ⁇ m or more and 50 ⁇ m or less.
  • the boron concentration in the film is preferably 10 15 / cm 3 or more and 10 17 / cm 3 or less.
  • the curvature radius of the wafer is preferably 5 m or more and 500 m or less.
  • the CVD method is performed using microwave plasma, using a gas of any one of H 2 , CO 2 , and CH 4 and, in some cases, a mixed gas of trimethyl boron (TMB).
  • the second invention is characterized by a laminated structure including a structure holding material and a manufacturing method.
  • a mask is formed on the p ⁇ drift layer formed on the substrate using a lithography technique, and a diamond film as a structure holding material is selectively formed by a CVD method.
  • the material used for the mask is preferably SiO 2 or Ti / Au.
  • the diamond film serving as the structure holding material is preferably semi-insulating and is a nitrogen-containing homoepitaxial single crystal film or a nitrogen-containing polycrystalline film.
  • the crystal layer and the substrate were separated using the method described in Patent Document 8.
  • the above-mentioned laminated diamond was put in ultrapure water, a voltage of 5.6 kV was applied between platinum electrodes that were also put in ultrapure water, and left for 15 hours, whereby the defect layer was separated by electric field etching.
  • the mask is removed by acid cleaning, and a p + contact layer is epitaxially grown on the peeling surface side (side from which the mask of the structure holding layer is peeled) by the CVD method.
  • p + In forming the contact layer, suppressing the crystal defects formed by distortion of the substrate, and in order to lower resistance, p + contact layer with a thickness of 100 ⁇ m or more 1 ⁇ m 5 ⁇ 10 19 / cm 3 or more 10 22 A boron concentration of / cm 3 or less is preferable.
  • the curvature radius of the wafer is preferably 5 m or more and 500 m or less.
  • the drift layer is epitaxially grown on the high-quality substrate, and then the contact layer is grown via the structure holding layer, so that the defect density of the drift layer can be greatly reduced.
  • a p ⁇ drift layer and a p + contact layer with few defects can be epitaxially grown on a high-quality substrate, and the thickness of the contact layer is reduced below the film thickness limit where dislocation occurs. be able to.
  • Example 1 A diamond electronic device of Example 1 relating to the first invention of the present invention will be described below with reference to FIGS.
  • FIG. 2 is a view showing a laminated structure and defects of the diamond electronic device of this example
  • FIG. 3 is a view showing a manufacturing process. With reference to FIG. 3, the manufacturing process of the diamond electronic element of a present Example is demonstrated.
  • a 3 ⁇ 3 mm high quality semi-insulating single crystal diamond (001) Ib substrate with controlled low off-angle and off-direction and low surface defect density was adjusted to a thickness of 100 ⁇ m.
  • the ⁇ 001> vector has an off-angle of 2.5 ° with respect to the surface normal vector in the ⁇ 110> direction.
  • the dislocation density is about 10 4 / cm 2 and the half width of the XRD (004) rocking curve is 7 arcsec or less.
  • a p ⁇ drift layer 2 is epitaxially grown on the substrate by CVD (see FIG. 3A).
  • the drift layer was epitaxially grown by CVD using a 2.45 GHz microwave in an environment of 120 Torr and 3900 W.
  • the CH 4 flow rate was 16 sccm with respect to the H 2 flow rate 384 sccm, and the total flow rate was 400 sccm.
  • the synthesis time is 10 hours and the film thickness is 25 ⁇ m.
  • the boron concentration in the film was about 10 16 / cm 3 due to boron incorporation from the chamber environment.
  • the p + contact layer 3 is epitaxially grown by microwave plasma CVD (see FIG. 3B).
  • the H 2 flow rate was 390 sccm
  • the CH 4 flow rate was 4 sccm
  • trimethylboron (TMB) hydrogen 1% dilution
  • the plasma output was 1500 W.
  • the p + contact layer is 30 ⁇ m thick and has a boron concentration of 2 ⁇ 10 20 / cm 3 .
  • a mask was formed on the back side of the substrate using a photolithography technique, and the p ⁇ drift layer was selectively exposed by an etching method (see FIG. 3C).
  • SiO 2 is formed to a thickness of 0.8 ⁇ m on the entire surface of the substrate by tetraethoxysilane (TEOS) / CVD.
  • TEOS tetraethoxysilane
  • a resist is opened by photolithography.
  • the openings have a rounded structure of 500 ⁇ m and are arranged in a lattice pattern at a pitch of 750 ⁇ m, but this region finally becomes a Schottky electrode region and is designed according to the required device current.
  • As the resist AZ5214E made by Clariant Co.
  • a high-quality semi-insulating single crystal diamond (001) Ib substrate is formed by selectively etching SiO 2 in the resist opening using CF 4 gas by ICP (reactive ion etching using capacitively coupled plasma). Expose the surface.
  • the plasma conditions were as follows: a bias of 20 W was applied at a plasma output of 200 W, and CF 4 gas was 20 sccm and a pressure of 2 Pa.
  • the resist used for the mask is removed by acetone treatment and O 2 plasma ashing.
  • the diamond in the opening was etched using the selectively formed SiO 2 as a mask. Etching was also performed using the ICP method and O 2 gas plasma.
  • the plasma conditions were 700 W plasma output, 250 W bias applied, and O 2 gas 100 sccm at 2 Pa pressure.
  • the etching process was performed until the drift layer was exposed, and the current characteristics were evaluated on the front and back of each etching to confirm the exposure of the drift layer.
  • the element diamond substrate is subjected to mixed acid cleaning to perform oxygen termination and remove non-diamond components.
  • a Ti / Pt / Au ohmic electrode 4 is formed on the p + contact layer, and annealing treatment is performed at 420 ° C. for 1 hour in an Ar atmosphere to reduce the contact resistance (see FIG. 3D).
  • FIG. 4 shows the withstand voltage characteristics of the manufactured Schottky barrier diode element.
  • the horizontal axis in FIG. 4 represents the withstand voltage (V), and the vertical axis represents the leakage current (A).
  • the leakage current is a current at the time of withstand voltage measurement, and is a leakage current of the entire element.
  • FIG. 4 shows the leakage current characteristics with respect to the reverse voltage of the element of this example.
  • the leakage current of the device of this example is less than the measurement limit value (10 ⁇ 13 A) in the region up to 2200 V, which is the measurement range, and is excellent in the withstand voltage characteristics.
  • the drift layer is epitaxially grown, growing then p + contact layer, p - - in the structure of the first aspect of the invention, directly to the high-quality substrate p / p + be a laminate structure, p - defect of the drift layer
  • the density can be greatly reduced. It was an element capable of high current operation with a low parasitic resistance due to the laminated structure, and was able to simultaneously realize high voltage operation with a high-quality drift layer.
  • FIG. 5 shows and describes the laminated structure of the diamond electronic device of this example.
  • the diamond electronic device of this example has a structure in which a structure holding layer 11, a p ⁇ diamond layer 12, and a p + diamond layer 13 are sequentially laminated.
  • a cathode (Schottky electrode) 15 is provided, and an anode (ohmic electrode) 14 is provided on the p + diamond layer 13.
  • the p ⁇ diamond layer 12 needs to control the doping concentration and film thickness of the drift layer in order to operate the diode at a high voltage and low leakage, and to operate at a low on-resistance, and the boron concentration is 10 15 / It is preferable that it is cm 3 or more and 10 17 / cm 3 or less.
  • the thickness of the p ⁇ drift layer is preferably 1 ⁇ m or more and 50 ⁇ m or less.
  • the p + diamond layer 13 has a boron concentration of 10 19 / cm 3 or more and 10 22 / cm 3 in order to suppress the formation of crystal defects due to the distortion of the substrate and reduce the resistance when forming the p + contact layer.
  • the film thickness is 1 ⁇ m or more and 100 ⁇ m or less, and the curvature radius of the wafer is preferably 5 m or more and 500 m or less in order to prevent a significant increase in cracks and defects of the wafer.
  • a self-standing single crystal diamond substrate synthesized by CVD can be used as the structure holding material.
  • the semi-insulating single crystal diamond is, for example, nitrogen-containing single crystal diamond.
  • the semi-insulating single crystal diamond substrate suitable for the structure holding material preferably has a dislocation density of 0 / cm 3 or more and 10 3 / cm 3 or less.
  • Example 2 The laminated structure of the diamond electronic element of Example 2 relating to the first invention of the present invention will be described in detail below with reference to FIG.
  • the diamond electronic device of Example 2 has a structure in which a structure holding layer 21, an n + diamond layer (also referred to as an n + layer) 22, a p ⁇ diamond layer 23, and a p + diamond layer 24 are sequentially stacked.
  • An ohmic metal 25 is provided in the opening of the structure holding layer, and an n + diamond layer and an ohmic metal layer have a cathode electrode function.
  • the p + diamond layer 24 is provided with an anode (ohmic electrode) 26.
  • the structure holding layer 21 uses the same substrate as in the first embodiment.
  • the n + diamond layer 22 preferably has a doping impurity concentration of 10 15 / cm 3 or more and 10 17 / cm 3 or less in order to reduce on-resistance and ohmic resistance.
  • the doping impurity used for the n + diamond layer 22 is phosphorus, but may be sulfur or lithium.
  • the p ⁇ diamond layer 23 preferably has a boron concentration of 10 15 / cm 3 or more and 10 17 / cm 3 or less in order to operate the diode with a high voltage and low leakage and further to operate with a low on-resistance.
  • the p + diamond layer 24 preferably has a boron concentration of 10 19 / cm 3 or more and 10 22 / cm 3 or less in order to achieve a low on-resistance. Further, in order to prevent the wafer from cracking and a significant increase in defects, the wafer having the above laminated structure preferably has a curvature radius of 5 m or more and 500 m or less.
  • the ohmic metal 25 of the cathode electrode is formed of Au (100 nm) / Pt (30 nm) / Ti (30 nm), and the anode (ohmic electrode) 26 is formed of Au (100 nm) / Pt (30 nm) / Ti (30 nm). In the diamond electronic device shown in FIG.
  • Example 6 after forming the layers in the order of structure-retaining layer (substrate) / n + diamond layer / p ⁇ diamond layer / p + diamond layer, the processing steps and exposure are the same as in Example 1. A part forming step and an oxygen termination treatment step were performed, and then an electrode was formed. In the electrode forming step, a Ti / Pt / Au ohmic electrode was formed on the p + contact layer in the same manner as in Example 1 to reduce the contact resistance. The ohmic metal was formed on the n + diamond layer exposed at the opening to form a cathode electrode. In addition to the structure shown in FIG.
  • the cathode electrode layered structure is formed on the drift layer exposed to the opening by forming a layered structure similar to that in Example 1 and then forming an opening in the structure holding material.
  • an n + diamond layer and an ohmic metal may be formed.
  • an n + diamond layer and an ohmic metal may be provided not only on the opening but also on the structure holding material.
  • the element of Example 2 can be used as a power device for a rectifying diode semiconductor element.
  • Example 3 A diamond electronic device of Example 3 relating to the second invention of the present invention will be described below with reference to FIGS.
  • FIG. 7 is a diagram showing a laminated structure of diamond electronic elements of this example
  • FIG. 8 is a diagram showing a manufacturing process. With reference to FIG. 8, the manufacturing process of the diamond electronic element of a present Example is demonstrated.
  • the single crystal diamond substrate is a chemical vapor deposition (CVD) diamond by microwave of 12 mm size formed by a smart cut method, and has a dislocation density of about 5 ⁇ 10 2 / cm 2 and an XRD (004) rocking curve.
  • the half width is 10 arcsec or less.
  • ap ⁇ drift layer 62 was epitaxially grown on the substrate 66 by the CVD method.
  • the drift layer was epitaxially grown in an environment of 120 Torr and 3900 W by CVD using 2.45 GHz microwave.
  • the CH 4 flow rate was 16 sccm with respect to the H 2 flow rate of 384 sccm, and the total flow rate was 400 sccm.
  • the synthesis time was 18 hours and the film thickness was 45 ⁇ m.
  • the boron concentration in the film was about 1 ⁇ 10 16 / cm 3 due to boron incorporation from the chamber environment.
  • the light emission region is about 7 ⁇ 10 2 / cm 2 , and hardly increases. From this, it can be seen that there is no dislocation or defect in the second invention.
  • SiO 2 having a thickness of 0.8 ⁇ m was formed on the entire surface of the substrate by tetraethoxysilane (TEOS) / CVD. Further, the resist in the selective growth portion was opened by photolithography. As the resist, AZ5214E made by Clariant Co. having a thickness of 3 ⁇ m was used. The SiO 2 in the opening portion of the resist was selectively etched using CF 4 gas by ICP method (reactive ion etching using capacitively coupled plasma) to expose the diamond surface. As for the plasma conditions, a bias of 20 W is applied at a plasma output of 200 W, and a pressure of 2 Pa is obtained with 20 sccm of CF 4 gas.
  • ICP method reactive ion etching using capacitively coupled plasma
  • the resist was removed by acetone treatment and O 2 plasma ashing.
  • the resist portion has a rounded structure of 250 ⁇ m and is arranged in a lattice pattern at a pitch of 750 ⁇ m. This region is a portion that finally becomes an opening of the structure holding material, and a portion that becomes an ohmic electrode region. Design according to the required device current.
  • diamond was selectively grown using SiO 2 selectively formed by etching as a mask.
  • the selective growth of diamond was performed using a microwave CVD method with a CH 4 flow rate of 16 sccm with respect to an H 2 flow rate of 384 sccm.
  • hydrogen to which N 2 gas was added was used, and the added nitrogen was 100 ppm in N / C.
  • the film thickness of the structure holding material was 30 ⁇ m, and the nitrogen concentration in the film was 2 ⁇ 10 17 / cm 3 .
  • the selective growth mask and dust are removed by washing with HF and sulfuric acid / hydrogen peroxide, and the seed substrate 66 and element diamond (p - drift layer 62 and structure retaining layer) are separated by defect layers by the smart cut method (FIG. 8).
  • C Separation was performed in pure water, and a voltage of 5.6 kV was applied to the opposed platinum electrodes and left for 15 hours to separate the electrodes.
  • the defect layer 67 was removed by performing an ICP etching process using Ar gas on the entire surface of the element diamond separation surface at a depth of 2 ⁇ m.
  • a p + contact layer is epitaxially grown on the structure holding layer of the device diamond by the microwave plasma CVD method (FIG. 8D).
  • the H 2 flow rate was 390 sccm
  • the CH 4 flow rate was 4 sccm
  • TMB 1% hydrogen dilution
  • the plasma output was 1500 W.
  • the p + contact layer had a thickness of 10 ⁇ m and a boron concentration of 2 ⁇ 10 20 / cm 3 .
  • the element diamond substrate is subjected to mixed acid cleaning and oxygen termination, and non-diamond components adhering to the diamond surface during synthesis are removed.
  • FIG. 8E shows an electrode forming process.
  • FIG. 8E is a diagram in which the top and bottom of FIG. 8D are displayed upside down.
  • An ohmic electrode 64 of Ti / Pt / Au is formed on the p + contact layer 63 and annealed at 420 ° C. for 1 hour in an Ar atmosphere to reduce the contact resistance (see FIG. 8E).
  • a Ru Schottky electrode 65 having a round shape of 300 ⁇ m and a thickness of 100 nm was formed on the p ⁇ drift layer 62 side to form a Schottky barrier diode element (see FIG. 8E).
  • FIG. 7 shows a modification of the diamond electronic element of Example 3 below with reference to FIG. 7 in the structure holding layer 61 excluding the opening.
  • a drift layer p ⁇ drift layer 62
  • a structure holding layer 61 having a semi-insulating diamond layer a contact layer (p + contact made of a diamond semiconductor).
  • a contact layer and the anode electrode positioned other than the opening are not essential and can be appropriately arranged according to the electrode structure and the like.
  • FIG. 9 shows a modification in which a contact layer (p + contact layer 63) and an anode electrode (ohmic electrode) 64 are provided only in the opening.
  • the diamond electronic device of Example 4 includes an n + layer (also referred to as an n + diamond layer) 71 made of a diamond semiconductor, and a p ⁇ layer (also called a p ⁇ drift layer or a p ⁇ diamond layer) 72 made of a diamond semiconductor.
  • the structure holding layer 61 and a p + layer (also referred to as a p + contact layer, also referred to as p + diamond layer) 73 made of a diamond semiconductor are sequentially stacked.
  • n + layer 71 On the p + layer 73 at the opening of the structure holding layer, An anode (ohmic electrode) 74 is provided, and an ohmic metal 75 is provided on the n + layer 71 to form a cathode.
  • a film similar to that in Example 3 is used.
  • the n + layer 71 preferably has a doping impurity concentration of 10 17 / cm 3 or more from the viewpoint of reducing on-resistance and ohmic resistance. Further, in order to reduce the introduction of defects into the crystal due to strain, it is preferably 10 22 / cm 3 or less.
  • the curvature radius of the wafer is preferably 5 m or more and 500 m or less.
  • the p ⁇ drift layer 72 preferably has a boron concentration of 10 15 / cm 3 or more and 10 17 / cm 3 or less in order to maintain a high reverse withstand voltage and to reduce the on-resistance as much as possible.
  • the p + contact layer 73 preferably has a doping impurity concentration of 10 17 / cm 3 or more in order to reduce on-resistance and ohmic resistance.
  • the anode (ohmic electrode) 74 is formed of Au (100 nm) / Pt (30 nm) / Ti (30 nm), and the cathode ohmic metal 75 is formed of Au (100 nm) / Pt (30 nm) / Ti (30 nm).
  • Example 4 The laminated structure of Example 4 is manufactured by the same process as that shown in Example 3. However, in addition to the step of forming the p + contact layer (p + contact layer 63) of Example 3, the n + diamond layer 71 is formed on the opposite side of the p + contact layer from the substrate.
  • the element of Example 4 can be used as a power device for a rectifying diode semiconductor element.
  • the drift layer is a p ⁇ diamond layer
  • the contact layer is a p + diamond layer (Examples 1 and 3)
  • the cathode electrode is formed of a laminated structure of an ohmic metal and an n + diamond layer.
  • the drift layer is a p ⁇ diamond layer and the contact layer is a p + diamond layer.
  • the interface between the p ⁇ drift layer and the n + diamond layer is shown.
  • a pin structure in which an i layer having an impurity concentration of 10 12 / cm 3 or less is sandwiched can be formed.
  • the drift layer refers to a layer in which a depletion layer expands when a reverse voltage is applied and maintains a withstand voltage
  • the contact layer refers to a forward voltage that does not expand even when a reverse voltage is applied due to a high impurity concentration.
  • the diamond electronic device of the present invention can be used as semiconductor devices such as various diodes such as Schottky diodes, pn junction diodes, and pin junction diodes, thyristors, and FETs.

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Abstract

ドリフト層をダイヤモンド基板上に直接成膜することにより、欠陥密度が低減したドリフト層を有する高出力ダイヤモンド電子素子を提供する。半絶縁性単結晶ダイヤモンドを備える構造保持材、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順に積層された積層構造を有するダイヤモンド電子素子であり、構造保持材に設けた開口部においてドリフト層にカソード電極を設ける構造とする。又は、ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であり、構造保持材は、開口部を有し、ドリフト層の一方の面に積層されており、コンタクト層は、開口部内において、ドリフト層に直接積層されており、アノード電極は、開口部内のコンタクト層に設け、カソード電極はドリフト層の他方の面に設けた構造とする。

Description

ダイヤモンド電子素子及びその製造方法
　本発明は、縦型構造のダイオード、トランジスタ、ＦＥＴ、サイリスタ等の高出力のダイヤモンド電子素子及びその製造方法に関する。
　近年、ダイヤモンド電子素子は、大きなバンドギャップ、高いアバランシェ破壊電界、高い飽和キャリア移動度、高い熱伝導率、高温度や放射線曝露環境下で実用動作可能な素子として期待されている。これらの特徴を生かした半導体素子として、ダイヤモンドショットキーバリアダイオード、ダイヤモンド電界効果トランジスタ、ダイヤモンドｐｎダイオード、ダイヤモンドサイリスタ、ダイヤモンドトランジスタなどの高出力ダイヤモンド半導体素子の開発が進められている。
　従来、高出力ダイヤモンド半導体素子の積層構造のうち擬似縦型構造（特許文献１、２、非特許文献１～３参照）や縦型構造（非特許文献４～７参照）について、本発明者等を含め研究開発がなされてきた。
　従来の擬似縦型構造の高出力ダイヤモンド半導体素子を図１１に示す。図１１のように、半絶縁性ダイヤモンド基板８１にｐ＋コンタクト層８２を成長させ、その上にｐ－ドリフト層８３を成長させて積層構造を作製していた。該積層構造に、オーミック電極８４をｐ＋コンタクト層８２上に設け、ショットキー電極８５をｐ－ドリフト層８３上に設けて素子を作製していた。
　従来の、高温高圧単結晶ダイヤモンド上にｐ＋層をホモエピタキシャル成長させたＨＰＨＴ／ｐ＋積層基板を用いた縦型構造の高出力ダイヤモンド半導体素子を、図１２に示す。図１２のように、ＨＰＨＴ／ｐ＋積層基板のｐ＋層をｐ＋コンタクト層９２とし、該基板の上にｐ－ドリフト層９３を成膜して積層構造を作製していた。該積層構造において、ｐ－ドリフト層９３が成膜されていない方のｐ＋コンタクト層９２面に、オーミック電極９４を形成し、一方、ｐ－ドリフト層９３の上に、ショットキー電極９５を形成して、素子を作製していた。
　また、本発明者等は、ＣＶＤによる高品質ダイヤモンド積層構造及び製法について研究開発を行ってきた（特許文献３～５参照）。また、本発明者等は、ダイヤモンド基板にイオン注入を行って表面近傍に結晶構造の変質した層を形成した後、気相合成法により基板上にダイヤモンド結晶成長を行い、次いで、成長した結晶層と基板とを電気化学的なエッチングにより分離させることにより、自立したダイヤモンドＣＶＤ成長層を得る方法を研究開発した（特許文献６、７、８参照）。このような結晶層と基板との分離方法は一般にスマートカット法もしくはリフトオフ法と称される。
特開２００９－２５２７７６号公報 特開２００９－５９７９８号公報 特開２００９－２００３４３号公報 特開２００７－１９４２３１号公報 特開２００９－５９７３９号公報 特開２００８－３１５０３号公報 国際公開２００８／０２９７３６ 特開２０１０－１３３２２号公報
Ｈ．Ｕｍｅｚａｗａ　ｅｔ　ａｌ．ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔ．３０（２００９）９６０． Ｓ．Ｓｈｉｋａｔａ　ｅｔ　ａｌ．Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ，６１５－６１７（２００９）９９９． Ｋ．Ｉｋｅｄａ　ｅｔ　ａｌ．Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ，２（２００９）０１１２０２． Ａ．　Ｖｅｓｃａｎ　ｅｔ　ａｌ．　Ｄｉａｍ．　Ｒｅｌａｔ．　Ｍａｔｅｒ．　７　（１９９８）　５８１． Ｗ．Ｅｂｅｒｔ　ｅｔ　ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．６（１９９７）３２９． Ｓ．Ｊ．Ｒａｓｈｉｄ，Ｐｒｏｃ．ＩＳＰＳＤ’０８（２００８）２４９． Ｍ．Ｉｍｕｒａ　ｅｔ　ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．１７（２００８）１９１６．
　高出力半導体素子を作製するためには、動作半導体層としてドリフト層、コンタクト層を積層させる構造が必須の構造である。コンタクト層は寄生抵抗を減らすために、非常に高濃度の不純物ドーピングがなされる。そのため、コンタクト層には、格子ひずみや転位が発生し結晶品質が悪いという問題があった。一方、ドリフト層については、逆バイアス印加時に空乏層を伸張させて高電界でも低リーク電流で電圧維持する必要があるので、素子中の欠陥混入を抑える必要がある。そのため、大電流かつ高耐電圧動作を行うために、ドリフト層には、低欠陥密度で歪が少ない高い結晶性が求められる。
　従来の擬似縦型構造を用いた場合では、半絶縁性ダイヤモンド基板上にｐ＋コンタクト層を１～５０μｍの厚さで成長させ、その上にｐ－ドリフト層を１～２０μｍ成長させている（図１１参照）。ここで、ドリフト層をコンタクト層上へＣＶＤエピタキシャル成長法によって積層させているが、高品質が求められるドリフト層を、欠陥が多く品質が悪いコンタクト層上へ成長させた場合には、コンタクト層内に存在する欠陥がドリフト層中にも引き継がれるために、ドリフト層の品質が悪くなる。図１１に、半絶縁性基板８１の欠陥（黒太線）がｐ＋コンタクト層８２に引き継がれ、ｐ＋コンタクト層８２の欠陥がｐ－ドリフト層８３に引き継がれる様子を示した。
　また、従来のＨＰＨＴ／ｐ＋基板を用いた場合では、ＩＩｂ型ＨＰＨＴダイヤモンドなどの低抵抗単結晶基板も存在するが、基板自体の転位も多く基板サイズも小さいため、素子の大型化は不可能である。基板の転位はデバイス特性に影響を与えると考えられ、実際に素子サイズを大きくすると、素子特性が劣化する現象が見られる。図１２に、ｐ＋コンタクト層９２の欠陥（黒太線）がｐ－ドリフト層９３に引き継がれる様子を示した。このことから、ドリフト層中の欠陥密度の低減が必要である。そのためにはｐ＋コンタクト層の欠陥密度低減が必要であるが、欠陥密度低減は困難であった。なお、ダイヤモンドでは１Ａ級の素子にはドリフト層中の欠陥密度を１０３個／ｃｍ２以下、１０Ａ級の素子には１０２個／ｃｍ２以下とする必要がある。
　このように、素子特性の改善や高出力化にはドリフト層中に存在する転位などの欠陥密度を下げる必要があるのに、欠陥の多いコンタクト層上にドリフト層を高品質でＣＶＤ成長させるのは、転位の引継ぎのため難しいという問題がある。
　また、オン抵抗を低く保つためには、ｐ＋コンタクト層のドーピング濃度を高くし、ｐ＋コンタクト層の寄生抵抗成分を低くすることが必要であるが、ドーピング濃度を高くすることによって、ｐ＋コンタクト層とｐ－ドリフト層の格子定数に差が発生し、これにより基板に反りが生じる。反りが発生している状態でｐ－ドリフト層を積層させると欠陥が発生する。コンタクト層濃度に対して、欠陥のひとつである転位が導入される膜厚限界が存在する。図１３に、ｐ＋コンタクト層の臨界厚さとホウ素濃度との関係を示す。線ＡとＢは異なるモデルで計算した線を示す。図１３に示すとおり、金属的伝導が得られる高濃度ドーピング（＞１０２０／ｃｍ３）レベルで１０μｍ以下にする必要がある。しかし、この厚さのコンタクト層を擬似縦型構造に用いた場合には横方向に電流を流すために寄生抵抗が高くなり、一方、縦型構造に用いた場合では薄すぎて構造維持ができない。また、ウェハや素子の品質は、歪みを指標にすることが可能であり、その反りは曲率半径で示され、曲率半径の大きいものほど反りが小さく品質が良い。
　本発明は、これらの問題を解決しようとするものであり、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を提供することを目的とする。また、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を製造するための方法を提供することを目的とする。
　本発明の第１及び第２の発明では、高品質のドリフト層を超高品質単結晶ダイヤモンド上にＣＶＤエピタキシャル成長させ、その後に高濃度ドーピングによりコンタクト層を成長させて形成することを可能とした構造により、ドリフト層の欠陥密度が低減したダイヤモンド電子素子を実現した。また、第２の発明では、ドリフト層をエピタキシャル成長させた単結晶ダイヤモンド基板を、スマートカット法により素子部より分離することにより、積層構造を実現した。本発明は、前記目的を達成するために、以下の特徴を有する。
　本発明の第１の発明のダイヤモンド電子素子は、半絶縁性単結晶ダイヤモンドを備える構造保持材、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順に積層された積層構造を有することを特徴とする。また、前記構造保持材に設けた開口部の、前記ドリフト層にカソード電極を設け、前記コンタクト層にアノード電極を設けたことを特徴とする。具体的な構造の例として、前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ－ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下のｐ＋ダイヤモンド層である。具体的な構造の例として、前記ドリフト層が露出している露出部にカソード電極を設けることができる。また具体的構造の例として、前記カソード電極がオーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、ドリフト層がｐ－ダイヤモンド層、コンタクト層がｐ＋ダイヤモンド層とすることができる。基板上に、ｎ＋ダイヤモンド層、ｐ－ダイヤモンド層、ｐ＋ダイヤモンド層の順で形成することにより、前記構造保持材と前記ドリフト層との間にｎ＋ダイヤモンド層を設けるようにすることができる。第１の発明において、前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であることが好ましい。第１の発明において、前記半絶縁性単結晶ダイヤモンドは、転位密度が０個／ｃｍ３以上１０３個／ｃｍ３以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることが好ましい。また、上記積層構造は曲率半径が５ｍ以上５００ｍ以下となることが好ましい。代表的には、前記半絶縁性単結晶ダイヤモンドは、窒素入り単結晶ダイヤモンドである。前記ドリフト層は、前記半絶縁性単結晶ダイヤモンド上にＣＶＤ合成により形成されたものである。第１の発明のダイヤモンド電子素子は具体的にはショットキーダイオード、ｐｎ接合ダイオード、又はｐｉｎ接合ダイオードである。
　本発明の第１の発明のダイヤモンド電子素子の製造方法は、半絶縁性単結晶ダイヤモンド基板の一方の面に、ダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程とを備えることを特徴とする。また、第１の発明のダイヤモンド電子素子の製造方法は、半絶縁性単結晶ダイヤモンド基板の一方の面に、ｎ＋ダイヤモンド層を設けてダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材としてｎ＋ダイヤモンド層の一部が露出した露出部を形成する工程と、前記露出部にオーミック金属を設けてカソード電極を形成し、前記コンタクト層にアノード電極を設ける工程とを備えることを特徴とする。
　本発明の第２の発明のダイヤモンド電子素子は、ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されていることを特徴とする。電極については、前記開口部内の前記コンタクト層にアノード電極を設け、前記ドリフト層の他方の面にカソード電極を設けたことを特徴とする。コンタクト層やアノード電極は、開口部のみに配置してもよいし、開口部以外の構造保持材上に積層されている構造でもよい。具体的構造の例として、前記ドリフト層がｐ－ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることが好ましい。この際、前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ－ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下であり、ｐ＋ダイヤモンド層であることが好ましい。ここで、本発明の第２の発明の電子素子は、曲率半径が５ｍ以上５００ｍ以下となることが好ましい。具体的構造の他の例として、前記カソード電極が、オーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、前記ドリフト層がｐ－ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることが好ましい。
　本発明の第２の発明のダイヤモンド電子素子において、前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であることが好ましい。本発明の第２の発明の半絶縁性ダイヤモンド層は、窒素入りホモエピタキシャル単結晶ダイヤモンド又は窒素入り多結晶ダイヤモンドであることが好ましい。
　本発明の第２の発明のダイヤモンド電子素子は、例えばショットキーダイオード、ｐｉｎ接合ダイオード又はｐｎ接合ダイオードである。
　本発明の第２の発明のダイヤモンド電子素子の製造方法は、単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜する工程と、前記ドリフト層の上に、前記半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成する工程と、前記単結晶ダイヤモンド基板と前記ドリフト層を前記欠陥層で分離し、前記欠陥層をエッチングして前記ドリフト層を分離して取り出す工程と、前記ドリフト層を露出させる工程と、前記開口部において、前記ドリフト層の上に前記コンタクト層を形成する工程を、備えることを特徴とする。また、第２の発明のダイヤモンド電子素子の製造方法は、前記ドリフト層にカソード電極を設け、前記開口部のコンタクト層にアノード電極を設ける工程を備える。ここで、前記単結晶ダイヤモンド基板は、転位密度が１０３個／ｃｍ２以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることが好ましい。また、前記ドリフト層は、前記単結晶ダイヤモンド基板上にＣＶＤ合成により形成することが好ましい。
　ダイヤモンドエピタキシャル膜中の欠陥は、下地基板からの引継ぎと、エピタキシャル中の格子歪み緩和による発生が原因である。従来技術では、下地に高密度欠陥の基板やコンタクト層を用いることによってドリフト層の欠陥密度が高くなっていた。基板に低欠陥な単結晶基板を用いた場合でも、コンタクト層中に格子緩和により発生した欠陥によりドリフト層の欠陥密度は高かった。
　本発明の第１の発明によれば、高品質半絶縁性単結晶ダイヤモンドを構造保持材として、該構造保持材に、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順でエピタキシャル成長により積層構造を形成するので、下地基板からの引き継がれる欠陥や膜中で発生する欠陥が低減したドリフト層を実現できる。即ち、高品質半絶縁性単結晶ダイヤモンド基板上に直接ｐ－ドリフト層をエピタキシャル成長させ、その後ｐ＋コンタクト層を成長させるため、ｐ－／ｐ＋積層構造であってもｐ－ドリフト層の欠陥密度を大幅に減らすことができる。本発明の第１の発明の積層構造によれば、低寄生抵抗で高電流動作が可能な素子で、高品質なドリフト層による高電圧動作を同時に実現することができる。
　本発明の第２の発明の積層構造によって、製造工程中で除去する単結晶ダイヤモンド基板上に、直接ダイヤモンド半導体からなるドリフト層を成長形成することが可能となったので、欠陥の少ないドリフト層を形成することができる。また、スマートカット法ではイオン注入により欠陥層を導入するが、欠陥層導入においても転位は発生せず、ｐ－ドリフト層は低欠陥が保たれる。
　本発明の第２の発明では、構造保持材として、半絶縁性ダイヤモンドを用いるので、ダイヤモンド半導体コンタクト層の形成が可能となる。また、本発明の第２の発明では、前記ドリフト層上に、開口部を有する前記構造保持材をリソグラフィー技術を用いて選択的に成長させるので、異なる不純物濃度層の積層によるウェハの曲率が小さければ、ダイヤモンド基板を破損することなく薄いｐ－ドリフト層／ｐ＋コンタクト層の積層構造を保持することが十分に可能である。
　このように、本発明の第２の発明では、後でスマートカット法で除去する高品質半絶縁性単結晶ダイヤモンド基板上に、直接ｐ－ドリフト層をエピタキシャル成長させ、その後ｐ＋コンタクト層を成長させるということが可能となったため、ｐ－／ｐ＋積層構造であってもｐ－ドリフト層の欠陥密度を大幅に減らすことができる。本発明の第２の発明の積層構造によれば、低寄生抵抗で高電流動作が可能な素子で、高品質なドリフト層による高電圧動作を同時に実現することができる。
第１の発明のダイヤモンド電子素子の積層構造を示す図 実施例１のダイヤモンド電子素子の積層構造及び欠陥を説明する図 実施例１のダイヤモンド電子素子の製造方法を示す図 実施例１の高品質ｐ－ドリフト層を有するダイヤモンド電子素子の特性 実施例１のダイヤモンド電子素子の積層構造を示す図 実施例２のダイヤモンド電子素子の積層構造を示す図 実施例３のダイヤモンド電子素子の積層構造を示す図 実施例３のダイヤモンド電子素子の製造方法を示す図 実施例３の変形例を示す図 実施例４のダイヤモンド電子素子の積層構造を示す図 従来の擬似縦型のダイヤモンド電子素子の積層構造を示す図 従来の縦型のダイヤモンド電子素子の積層構造を示す図 ｐ＋コンタクト層臨界厚さのホウ素濃度依存性を示す図
　本発明の第１の発明の実施の形態について、以下説明する。
　図１に、第１の発明のダイヤモンド電子素子の積層構造の代表例を示す。第１の発明のダイヤモンド電子素子の積層構造は、電極配置のための開口部を形成した基板１を、構造保持材として用いる。第１の発明のダイヤモンド電子素子は、基板１からなる構造保持材と、ドリフト層（ｐ－層２）と、コンタクト層（ｐ＋層３）とを順次積層したダイヤモンドの積層構造からなり、構造保持材の、ドリフト層とコンタクト層の形成されていない側の面に、設けた開口部に、露出したドリフト層（ｐ－層２）に接して電極（ショットキー電極５）を設け、コンタクト層（ｐ＋層３）に電極（オーミック電極４）を設けたものである。
　構造保持材として用いる基板として、オフ角・オフ方向制御された、低表面欠陥密度の高品質単結晶ダイヤモンド基板を用いる。基板のオフ角制御は、＜１１０＞±５°方向に、＜００１＞ベクトルが表面の法線ベクトルに対して１°以上のオフ角度を持つものが好ましい（特許文献２参照）。また、基板はその両面が高精度研磨されており、表面および裏面の凹凸がＲａ＜１ｎｍであるものを用いる。その上にＣＶＤ合成で形成するダイヤモンド層の欠陥を減少させ、エッチング時のエッチピット発生を抑制するためである。Ｒａは、算術平均粗さを表し、JIS　B0601:’01規格により定義されている。
　構造保持材として用いる基板上に、ＣＶＤ法によってｐ－ドリフト層をエピタキシャル成長させる。ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ドリフト層のドーピング濃度および膜厚を制御することが必要であり、このため、ｐ－ドリフト層は１μｍ以上５０μｍ以下であり、膜中のホウ素濃度が１０１５／ｃｍ３以上で１０１７／ｃｍ３以下であることが好ましい。
　エピタキシャル成長させたｐ－ドリフト層上に、ＣＶＤ法によりｐ＋コンタクト層をエピタキシャル成長させて積層構造を作製する。ｐ＋コンタクト層を形成するにあたり、基板の歪みによる結晶欠陥形成を抑え、かつ抵抗を低くするために、ｐ＋コンタクト層は１μｍ以上１００μｍ以下の厚さで５×１０１９／ｃｍ３以上１０２２／ｃｍ３以下のホウ素濃度であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。
　構造保持材の開口部は、高品質単結晶ダイヤモンド基板面側にリソグラフィーを用いてエッチングマスクパターンを形成し、エッチングを行って形成する。エッチングマスクは、ＳｉＯ２、Ａｌ、Ａｌ２Ｏ３、Ｍｏなどが好ましい。エッチングは、反応性イオンエッチング（ＩＣＰ（容量結合型プラズマ）やＣＣＰ（誘導結合型プラズマ）等）を用いる場合、ＣＦ４やＣＨＦ３、ＳＦ６などを微量添加したＯ２ガスを用いて行うことが好ましい。またイオンビームエッチングを用いる場合には、Ａｒ、Ｘｅをエッチングガスに用いることが好ましい。エッチングは、ｐ－ドリフト層が露出するまで行い、露出後にアニールおよび熱混酸洗浄処理を行ってエッチングによる欠陥層を剥ぐ。さらにｐ＋コンタクト層へオーミック電極を、ｐ－ドリフト層にショットキー電極を形成して素子化を行う。ショットキー縁辺にはｎ型層を形成し、電界緩和構造とする。
　本発明の第１の発明のダイヤモンド電子素子は、高品質基板上にドリフト層をエピタキシャル成長させ、その後コンタクト層を成長させるため、ドリフト層の欠陥密度を大幅に減らすことができる。本発明の第１の発明では、高品質基板上に、欠陥の少ないｐ－ドリフト層とｐ＋コンタクト層を順次エピタキシャル成長させることができ、コンタクト層の厚さを転位が発生する膜厚限界以下に薄くすることができる。
　本発明の第２の発明の実施の形態について、以下説明する。
　図７に、第２の発明のダイヤモンド電子素子の積層構造の基本構造を示す。第２の発明のダイヤモンド電子素子の積層構造は、電極配置のための開口部を形成した半絶縁性ダイヤモンド層を構造保持材（構造保持層とも呼ぶ）として用いる。第２の発明のダイヤモンド電子素子は、ダイヤモンド半導体からなるドリフト層（ｐ－層（ｐ－ドリフト層とも呼ぶ）６２）、半絶縁性ダイヤモンド層を備える構造保持層６１、ダイヤモンド半導体からなるコンタクト層（ｐ＋層（ｐ＋コンタクト層とも呼ぶ）６３）の順に積層された積層構造を有する。前記構造保持層６１は開口部を有し、該開口部において、前記ドリフト層（ｐ－層６２）と前記コンタクト層（ｐ＋層６３）とが直接積層されている。電極は、前記開口部において前記ドリフト層（ｐ－層６２）にカソード電極（ショットキー電極）を設け、前記コンタクト層（ｐ＋層６３）にアノード電極（オーミック電極）を設けるように配置される。
　第２の発明では、オフ角・オフ方向制御された、低表面欠陥な高品質単結晶ダイヤモンド（００１）基板に、イオン注入を行って表面近傍に結晶構造の変質した層（欠陥層）を形成した後に、気相合成法により基板上に結晶成長を行い、次いで、成長した結晶層と基板とを分離する。ここでイオン注入により欠陥層を形成する方法や、結晶層と基板とを分離させる方法は、特許文献６や７に開示した方法等公知の方法を用いることができる。また、イオン注入に用いるイオンは、水素、炭素などを用いることができる。
　前記基板は、平坦なエピタキシャル成長を行うために、＜１１０＞方向に２°のオフ角を持つが、ばらつきは＜１１０＞方向±５°以内であり、＜００１＞ベクトルが表面の法線ベクトルに対して１°以上のオフ角度を持つものが好ましい。
　前記基板は、平坦なエピタキシャル成長を行うためにその表面が高精度研磨されており、Ｒａ＜１ｎｍである。なお、Ｒａは、算術平均粗さを表し、ＪＩＳ　Ｂ０６０１：’０１規格により定義されている。
　前記基板にＣＶＤ法によってｐ－ダイヤモンド層（ドリフト層）をエピタキシャル成長させる。ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ドリフト層のドーピング濃度および膜厚を制御することが必要であり、このため、ｐ－ドリフト層は１μｍ以上５０μｍ以下であり、膜中のホウ素濃度が１０１５／ｃｍ３以上で１０１７／ｃｍ３以下であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。ＣＶＤ法は、マイクロ波プラズマを用い、Ｈ２、ＣＯ２、ＣＨ４のいずれかのガスと、場合によってトリメチルボロン（ＴＭＢ）の混合ガスを用いて行う。
　第２の発明では、構造保持材を含む積層構造及び製造方法に特徴を有している。基板上に形成したｐ－ドリフト層の上に、リソグラフィー手法を用いてマスクを形成し、ＣＶＤ法により構造保持材となるダイヤモンド膜を選択的に形成する。ここで、マスクに用いる材料はＳｉＯ２もしくはＴｉ／Ａｕが望ましい。構造保持材となるダイヤモンド膜は、半絶縁性で、窒素入りホモエピタキシャル単結晶膜、もしくは窒素入り多結晶膜であることが望ましい。
　前記特許文献８に記載の手法を用いて結晶層と基板を分離した。超純水中に上述の積層ダイヤモンドを入れ、同じく超純水中に入れた白金電極間に５．６ｋＶの電圧を印加し、１５時間放置することによって、欠陥層を電界エッチングさせて分離した。
　構造保持層形成後、酸洗浄により前記マスクを除去し、剥離面側（構造保持層のマスクを剥離した側）にＣＶＤ法によりｐ＋コンタクト層をエピタキシャル成長させる。ｐ＋コンタクト層を形成するにあたり、基板の歪みによる結晶欠陥形成を抑え、かつ抵抗を低くするために、ｐ＋コンタクト層は１μｍ以上１００μｍ以下の厚さで５×１０１９／ｃｍ３以上１０２２／ｃｍ３以下のホウ素濃度であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。
　第２の発明のダイヤモンド電子素子は、高品質基板上にドリフト層をエピタキシャル成長させ、その後構造保持層を介してコンタクト層を成長させるため、ドリフト層の欠陥密度を大幅に減らすことができる。また、第２の発明では、高品質基板上に、欠陥の少ないｐ－ドリフト層とｐ＋コンタクト層をエピタキシャル成長させることができ、コンタクト層の厚さを転位が発生する膜厚限界以下に薄くすることができる。
（実施例１）
　本発明の第１の発明に関する実施例１のダイヤモンド電子素子について図２～５を参照して以下説明する。図２は、本実施例のダイヤモンド電子素子の積層構造と欠陥の様子を示す図であり、図３は製造工程を示す図である。図３を参照して、本実施例のダイヤモンド電子素子の製造工程について説明する。
　（基板の準備工程）
　オフ角・オフ方向制御された、低表面欠陥密度の３×３ｍｍ高品質半絶縁性単結晶ダイヤモンド（００１）Ｉｂ基板を１００μｍの厚さに調整した。ここで、基板のオフ角制御は、＜１１０＞方向に、＜００１＞ベクトルが表面の法線ベクトルに対して２．５°のオフ角度を持っている。また、転位密度は１０４／ｃｍ２程度で、ＸＲＤ（００４）ロッキングカーブの半値幅は７ａｒｃｓｅｃ以下である。
　（ｐ－ドリフト層形成工程）
　基板にＣＶＤ法によってｐ－ドリフト層２をエピタキシャル成長させる（図３（ａ）参照）。ドリフト層のエピタキシャル成長は、２．４５ＧＨｚマイクロ波を用いたＣＶＤにて行い、１２０Ｔｏｒｒ、３９００Ｗの環境で行った。Ｈ２流量３８４ｓｃｃｍに対してＣＨ４流量は１６ｓｃｃｍで、総流量を４００ｓｃｃｍとした。合成時間は１０時間で２５μｍの膜厚である。チャンバ内環境からのホウ素取り込みにより、膜中のホウ素濃度は１０１６／ｃｍ３程度であった。
　（ｐ＋コンタクト層形成工程）
　次に、マイクロ波プラズマＣＶＤ法によりｐ＋コンタクト層３をエピタキシャル成長させる（図３（ｂ）参照）。Ｈ２流量３９０ｓｃｃｍに対して、ＣＨ４流量４ｓｃｃｍ、トリメチルボロン（ＴＭＢ）（水素１％希釈）６ｓｃｃｍであり、プラズマ出力を１５００Ｗとした。ここで、ｐ＋コンタクト層は、３０μｍの厚さで、２×１０２０／ｃｍ３のホウ素濃度である。
　（処理工程）
　次に、混酸処理（硝酸２０ｃｃと硫酸２０ｃｃ）を行い、ＣＶＤ処理時に付着する非ダイヤモンド成分の除去と表面の酸素化による高抵抗化を行った。
　（露出部形成工程）
　次の手順で、裏面の基板側にフォトリソグラフィー手法を用いてマスクを形成し、エッチング法によりｐ－ドリフト層を選択的に露出させた（図３（ｃ）参照）。まず、テトラエトキシシラン（ＴＥＯＳ）／ＣＶＤ法によりＳｉＯ２を０．８μｍの厚さで基板全面に形成する。次に、フォトリソグラフィー法によりレジストを開口する。開口部は５００μｍの角丸構造であり、７５０μｍピッチで格子状に配列されたが、この領域は最終的にショットキー電極領域となり、必要となる素子電流に応じて設計する。レジストには３μｍ厚のクラリアント社製ＡＺ５２１４Ｅを用いた。続いてＩＣＰ法（容量結合型プラズマによる反応性イオンエッチング）により、ＣＦ４ガスを用い、レジスト開口部のＳｉＯ２を選択的にエッチングして、高品質半絶縁性単結晶ダイヤモンド（００１）Ｉｂ基板表面を露出させる。プラズマ条件は、２００Ｗのプラズマ出力で２０Ｗのバイアスを印加して、ＣＦ４ガス２０ｓｃｃｍで２Ｐａの圧力で行った。マスクに用いたレジストは、アセトン処理とＯ２プラズマアッシングにより除去する。続いて、選択形成されたＳｉＯ２をマスクとして開口部のダイヤモンドをエッチングした。エッチングは同じくＩＣＰ法を用い、Ｏ２ガスプラズマによって行った。プラズマ条件は、７００Ｗのプラズマ出力で、２５０Ｗのバイアスを印加して、Ｏ２ガス１００ｓｃｃｍで２Ｐａの圧力で行った。エッチング処理はドリフト層が露出するまで行い、エッチングの都度表裏で電流特性を評価してドリフト層の露出を確認した。
　（酸素終端化処理工程）
　続いて、素子用ダイヤモンド基板を混酸洗浄し酸素終端化を行うとともに非ダイヤモンド成分を除去する。
　（電極形成工程）
　次にｐ＋コンタクト層へＴｉ／Ｐｔ／Ａｕのオーミック電極４を形成し、４２０℃でＡｒ雰囲気１時間のアニール処理を行って低接触抵抗化する（図３（ｄ）参照）。ｐ－ドリフト層側に３００μｍの角丸型で厚さ１００ｎｍのＲｕショットキー電極５を形成し、ショットキーバリアダイオード素子とした（図３（ｄ）参照）。
　図４に、作製したショットキーバリアダイオード素子の耐電圧特性を示す。図４の横軸は耐電圧（Ｖ）、縦軸はリーク電流（Ａ）を示す。ここで、リーク電流は、耐圧測定時の電流であり、素子の全体のリーク電流である。図４は、本実施例の素子の逆電圧に対するリーク電流特性を示している。図４によれば、本実施例の素子のリーク電流が、測定範囲である２２００Ｖまでの領域で測定限界値（１０－１３Ａ）以下であり、耐電圧特性に優れていることがわかる。
　本実施例のダイヤモンド電子素子の欠陥の様子について図２を参照して説明する。第１の発明の構造では、高品質基板上に直接ｐ－ドリフト層をエピタキシャル成長させ、その後ｐ＋コンタクト層を成長させるため、ｐ－／ｐ＋積層構造であっても、ｐ－ドリフト層の欠陥密度を大幅に減らすことができる。積層構造による低寄生抵抗で高電流動作が可能な素子で、高品質なドリフト層による高電圧動作を同時に実現することができた。
　第１の発明のダイヤモンド電子素子の積層構造は、開口部を形成した基板を、構造保持材として用いている。図５に、本実施例のダイヤモンド電子素子の積層構造を示して説明する。図５のように、本実施例のダイヤモンド電子素子は、構造保持層１１と、ｐ－ダイヤモンド層１２と、ｐ＋ダイヤモンド層１３とを順次積層した構造からなり、構造保持層の開口部に、カソード（ショットキー電極）１５を設け、ｐ＋ダイヤモンド層１３にアノード（オーミック電極）１４を設けたものである。ｐ－ダイヤモンド層１２は、ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ドリフト層のドーピング濃度および膜厚を制御することが必要であり、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。またｐ－ドリフト層の膜厚は１μｍ以上５０μｍ以下であることが好ましい。また、ｐ＋ダイヤモンド層１３は、ｐ＋コンタクト層を形成するにあたり、基板の歪みによる結晶欠陥形成を抑え、かつ抵抗を低くするために、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下であることが好ましい。また、膜厚は１μｍ以上１００μｍ以下の厚さであり、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。
　構造保持材として、例示した高品質半絶縁性単結晶ダイヤモンド（００１）Ｉｂ基板の他に、ＣＶＤにより合成した自立単結晶ダイヤモンド基板を用いることができる。前記半絶縁性単結晶ダイヤモンドは、例えば窒素入り単結晶ダイヤモンドである。構造保持材に適する前記半絶縁性単結晶ダイヤモンド基板は、転位密度が０個／ｃｍ３以上１０３個／ｃｍ３以下であることが好ましい。
（実施例２）
　本発明の第１の発明に関する実施例２のダイヤモンド電子素子の積層構造について、図６を参照して以下詳しく説明する。
　本実施例２のダイヤモンド電子素子は、構造保持層２１と、ｎ＋ダイヤモンド層（ｎ＋層とも呼ぶ）２２と、ｐ－ダイヤモンド層２３と、ｐ＋ダイヤモンド層２４を順次積層した構造からなり、構造保持層の開口部に、オーミック金属２５を設けて、ｎ＋ダイヤモンド層とオーミック金属層とでカソード電極機能をもたせたものである。また実施例１と同様に、前記ｐ＋ダイヤモンド層２４にアノード（オーミック電極）２６を設けたものである。構造保持層２１は、実施例１と同様の基板を用いる。ｎ＋ダイヤモンド層２２は、オン抵抗およびオーミック抵抗を低減させるため、ドーピング不純物濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。ｎ＋ダイヤモンド層２２に用いるドーピング不純物はりんを用いるが、硫黄、リチウムでも良い。また、ｐ－ダイヤモンド層２３は、ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。ｐ＋ダイヤモンド層２４は、低オン抵抗を実現するため、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下であることが望ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、上記積層構造のウェハは曲率半径が５ｍ以上５００ｍ以下であることが好ましい。カソード電極のオーミック金属２５は、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）、アノード（オーミック電極）２６は、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）で形成する。図６で示したダイヤモンド電子素子では、構造保持層（基板）／ｎ＋ダイヤモンド層／ｐ－ダイヤモンド層／ｐ＋ダイヤモンド層の順序で積層形成した後、実施例１と同様に、処理工程、露出部形成工程、酸素終端化処理工程を行い、次いで電極形成を行った。電極形成工程では、ｐ＋コンタクト層へＴｉ／Ｐｔ／Ａｕのオーミック電極を実施例１と同様に形成して低接触抵抗化した。また開口部に露出しているｎ＋ダイヤモンド層に前記オーミック金属を形成し、カソード電極とした。なお、カソード電極の積層構造は、図６に示した他に、実施例１と同様の積層構造を形成した後、構造保持材に開口部を形成し、開口部に露出しているドリフト層上に、ｎ＋ダイヤモンド層とオーミック金属を形成してもよい。また、その際、開口部のみならず構造保持材の上にもｎ＋ダイヤモンド層とオーミック金属を設けるようにしてもよい。
　実施例２の素子は、パワーデバイスとして、整流用ダイオード半導体素子に用いることができる。
（実施例３）
　本発明の第２の発明に関する実施例３のダイヤモンド電子素子について図７～８を参照して以下説明する。図７は、本実施例のダイヤモンド電子素子の積層構造を示す図であり、図８は製造工程を示す図である。図８を参照して、本実施例のダイヤモンド電子素子の製造工程について説明する。
　（基板の準備工程）
　オフ角・オフ方向制御され表面を精密研磨（Ｒａ＜１ｎｍ）された、低表面欠陥な高品質単結晶ダイヤモンド基板を準備した。基板のオフ角制御は、＜１１０＞方向に、＜００１＞ベクトルが表面の法線ベクトルに対して２．５°のオフ角度を持っている。前記単結晶ダイヤモンド基板は、スマートカット法によって形成した１２ｍｍサイズのマイクロ波による化学気相合成（ＣＶＤ）ダイヤモンドであり、転位密度は５×１０２／ｃｍ２程度で、ＸＲＤ（００４）ロッキングカーブの半値幅は１０ａｒｃｓｅｃ以下である。
　（欠陥導入工程）
　図８（ａ）に示すように、高品質単結晶ダイヤモンド基板６６（００１）にイオン注入を行って、表面近傍に結晶構造の変質した層（欠陥層６７）を形成した。イオン注入に用いるイオンは、炭素を用いた。
　（ｐ－ドリフト層形成工程）
　図８（ａ）に示すように、前記基板６６にＣＶＤ法によってｐ－ドリフト層６２をエピタキシャル成長させた。２．４５ＧＨｚマイクロ波を用いたＣＶＤにて、１２０Ｔｏｒｒ、３９００Ｗの環境でドリフト層をエピタキシャル成長させた。その際、Ｈ２流量３８４ｓｃｃｍに対してＣＨ４流量は１６ｓｃｃｍで、総流量を４００ｓｃｃｍとした。また、合成時間は１８時間で膜厚は４５μｍであった。チャンバ内環境からのホウ素取り込みにより、膜中のホウ素濃度は１×１０１６／ｃｍ３程度であった。また、ＣＬ法Ｂａｎｄ　Ａ発光（転位起因の発光で発光波長４２０ｎｍ）の基板内マッピング評価では７×１０２／ｃｍ２程度の発光領域であり、殆ど増加していない。このことから、第２の発明では、転位や欠陥がないことがわかる。
　（構造保持層の形成工程）
　混酸処理（硝酸２０ｃｃと硫酸２０ｃｃ）を行い、非ダイヤモンド成分の除去と表面の酸素化による高抵抗化を行った。次に、フォトリソグラフィー手法を用いてマスクを形成し、ＣＶＤ法により構造保持層６１となるダイヤモンド膜を選択的に形成した（図８（ｂ）参照）。
　より詳細に説明すると、テトラエトキシシラン（ＴＥＯＳ）／ＣＶＤ法によりＳｉＯ２を０．８μｍの厚さで基板全面に形成した。さらに、フォトリソグラフィー法により選択成長部のレジストを開口した。レジストには３μｍ厚のクラリアント社製ＡＺ５２１４Ｅを用いた。レジストの開口された部分のＳｉＯ２を、ＩＣＰ法（容量結合型プラズマによる反応性イオンエッチング）により、ＣＦ４ガスを用いて選択的にエッチングしてダイヤモンド表面を露出させた。プラズマ条件は２００Ｗのプラズマ出力で２０Ｗのバイアスを印加しており、ＣＦ４ガス２０ｓｃｃｍで２Ｐａの圧力である。レジストはアセトン処理とＯ２プラズマアッシングにより除去した。レジスト部分は、２５０μｍの角丸構造であり、７５０μｍピッチで格子状に配列されたが、この領域は最終的に構造保持材の開口部となる部分であって、オーミック電極領域となる部分であり、必要となる素子電流に応じて設計する。
　続いて、エッチングにより選択形成されたＳｉＯ２をマスクとして、ダイヤモンドを選択成長させた。ダイヤモンドの選択成長は、マイクロ波ＣＶＤ法を用い、Ｈ２流量３８４ｓｃｃｍに対してＣＨ４流量は１６ｓｃｃｍで行った。ここで水素にはＮ２ガスが添加されているものを用い、添加された窒素はＮ／Ｃで１００ｐｐｍであった。構造保持材の膜厚は３０μｍであり、膜中の窒素濃度は２×１０１７／ｃｍ３であった。
　（基板分離工程）
　続いてＨＦおよび硫酸過水洗浄により選択成長マスクとごみを除去し、スマートカット法により、種基板６６と素子用ダイヤモンド（ｐ－ドリフト層６２と構造保持層）を欠陥層で分離した（図８（ｃ））。分離は純水中で行い、対向させた白金電極中に５．６ｋVの電圧をかけ、１５時間放置する事で分離させた。素子用ダイヤモンドの分離面側へ、Ａｒガスを用いたＩＣＰエッチング処理を２μｍの深さで全面に行うことにより欠陥層６７を除去した。
　（ｐ＋コンタクト層形成工程）
　素子用ダイヤモンドの構造保持層の上にマイクロ波プラズマＣＶＤ法によりｐ＋コンタクト層をエピタキシャル成長させる（図８（ｄ））。Ｈ２流量３９０ｓｃｃｍに対して、ＣＨ４流量４ｓｃｃｍ、ＴＭＢ（水素１％希釈）６ｓｃｃｍであり、プラズマ出力を１５００Ｗとした。ここで、ｐ＋コンタクト層は１０μｍの厚さで２×１０２０／ｃｍ３のホウ素濃度であった。
　（酸素終端化処理工程）
　続いて、素子用ダイヤモンド基板を混酸洗浄し酸素終端化を行うとともに、合成時にダイヤモンド表面に付着している非ダイヤモンド成分を除去する。
　（電極形成工程）
　図８（ｅ）に電極形成工程を示す。図８（ｅ）は、図８（ｄ）の上下を逆に表示した図となっている。ｐ＋コンタクト層６３の上へＴｉ／Ｐｔ／Ａｕのオーミック電極６４を形成し、４２０℃でＡｒ雰囲気１時間のアニール処理を行って低接触抵抗化する（図８（ｅ）参照）。ｐ－ドリフト層６２側に３００μｍの角丸型で厚さ１００ｎｍのＲｕショットキー電極６５を形成し、ショットキーバリアダイオード素子とした（図８（ｅ）参照）。
（変形例）
　実施例３のダイヤモンド電子素子の変形例を図９を参照して以下説明する。図７では、開口部を除く構造保持層６１において、ダイヤモンド半導体からなるドリフト層（ｐ－ドリフト層６２）、半絶縁性ダイヤモンド層を備える構造保持層６１、ダイヤモンド半導体からなるコンタクト層（ｐ＋コンタクト層６３）の順に積層された積層構造を有する構造を説明した。しかしながら、開口部以外に位置するコンタクト層やアノード電極は、必須ではなく、電極構造等に応じて、適宜配置することができるものである。図９に、変形例として、開口部内にのみ、コンタクト層（ｐ＋コンタクト層６３）及びアノード電極（オーミック電極）６４を設ける構造を示した。
（実施例４）
　本発明の第２の発明に関する実施例４のダイヤモンド電子素子の積層構造について、図１０を参照して以下説明する。本実施例４のダイヤモンド電子素子は、ダイヤモンド半導体からなるｎ＋層（ｎ＋ダイヤモンド層とも呼ぶ）７１と、ダイヤモンド半導体からなるｐ－層（ｐ－ドリフト層、ｐ－ダイヤモンド層とも呼ぶ）７２と、構造保持層６１と、ダイヤモンド半導体からなるｐ＋層（ｐ＋コンタクト層、ｐ＋ダイヤモンド層とも呼ぶ）７３を順次積層した構造からなり、構造保持層の開口部のｐ＋層７３上に、アノード（オーミック電極）７４を設け、ｎ＋層７１の上にオーミック金属７５を設けてカソードとしたものである。構造保持層６１は、実施例３と同様の膜を用いる。ｎ＋層７１は、オン抵抗およびオーミック抵抗低減の点から、ドーピング不純物濃度が１０１７／ｃｍ３以上であることが好ましい。また、歪による結晶への欠陥導入を小さくするために、１０２２／ｃｍ３以下であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。また、ｐ－ドリフト層７２は、高い逆方向耐電圧を保持し、かつオン抵抗をできるだけ小さくするためには、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。ｐ＋コンタクト層７３は、オン抵抗およびオーミック抵抗低減であるためには、ドーピング不純物濃度が１０１７／ｃｍ３以上であることが好ましい。また歪による結晶への欠陥導入を小さくするために、１０２２／ｃｍ３以下であり、また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。アノード（オーミック電極）７４は、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）、カソードのオーミック金属７５はＡｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）で形成する。
　本実施例４の積層構造は、実施例３で示した工程と同様の工程で製造する。ただし、実施例３のｐ＋コンタクト層（ｐ＋コンタクト層６３）の形成工程に加えて、ｐ＋コンタクト層の基板反対側に、ｎ＋ダイヤモンド層７１を形成する。
　実施例４の素子は、パワーデバイスとして、整流用ダイオード半導体素子に用いることができる。
　上記実施例では、ドリフト層がｐ－ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例１、３）、及びカソード電極がオーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、ドリフト層がｐ－ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例２、４）を示したが、その他の積層構造として、ｐ－ドリフト層とｎ＋ダイヤモンド層の界面に不純物濃度が１０１２／ｃｍ３以下であるｉ層を挟んだｐｉｎ構造とすることができる。
　本発明において、ドリフト層とは、逆電圧印加時に空乏層が伸張し耐電圧を保持する層をいい、コンタクト層とは、高い不純物濃度により逆電圧印加時にも空乏層が伸張せず、順電圧印加時には高い伝導によりオン抵抗を下げる層をいう。
　上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
　本発明のダイヤモンド電子素子は、ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオードなど各種ダイオード、サイリスタ、ＦＥＴなどの半導体素子として用いることができる。
　１　　　基板
　２　　　ｐ－層
　３　　　ｐ＋層
　４　　　オーミック電極
　５　　　ショットキー電極
　１１、２１　　構造保持層
　１２、２３　　ｐ－ダイヤモンド層
　１３、２４　　ｐ＋ダイヤモンド層
　１４、２６　　アノード（オーミック）電極
　１５　　カソード（ショットキー）電極
　２２　　ｎ＋ダイヤモンド層
　２３　　ｐ－ダイヤモンド層
　２５　　オーミック金属
　６１　　構造保持層
　６２　　ｐ－ドリフト層
　６３　　ｐ＋コンタクト層
　６４　　アノード（オーミック）電極
　６５　　カソード（ショットキー）電極
　６６　　基板
　６７　　欠陥層
　７１　　ｎ＋ダイヤモンド層
　７２　　ｐ－ドリフト層
　７３　　ｐ＋コンタクト層
　７４　　アノード（オーミック）電極
　７５　　オーミック金属
　８１　　半絶縁性基板
　８２、９２　　ｐ＋コンタクト層
　８３、９３　　ｐ－ドリフト層
　８４、９４　　オーミック電極
　８５、９５　　ショットキー電極
 
 
 
 
 
 
 

Claims (24)

  1. 　半絶縁性単結晶ダイヤモンドを備える構造保持材、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順に積層された積層構造を有することを特徴とするダイヤモンド電子素子。
  2. 　前記構造保持材に設けた開口部の、前記ドリフト層にカソード電極を設け、前記コンタクト層にアノード電極を設けたことを特徴とする請求項１記載のダイヤモンド電子素子。
  3. 　前記ドリフト層がｐ－ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることを特徴とする請求項１又は２記載のダイヤモンド電子素子。
  4. 　前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ－ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下のｐ＋ダイヤモンド層であることを特徴とする請求項１乃至３のいずれか１項記載のダイヤモンド電子素子。
  5. 　前記カソード電極は、ｎ＋ダイヤモンド層とオーミック金属の積層構造からなることを特徴とする請求項１乃至４のいずれか１項記載のダイヤモンド電子素子。
  6. 　前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であり、さらに前記積層構造の曲率半径が５ｍ以上５００ｍ以下であることを特徴とする請求項１乃至５のいずれか１項記載のダイヤモンド電子素子。
  7. 　前記半絶縁性単結晶ダイヤモンドは、転位密度が０個／ｃｍ３以上１０３個／ｃｍ３以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることを特徴とする請求項１乃至６のいずれか１項記載のダイヤモンド電子素子。
  8. 　前記半絶縁性単結晶ダイヤモンドは、窒素入り単結晶ダイヤモンドであることを特徴とする請求項１乃至７のいずれか１項記載のダイヤモンド電子素子。
  9. 　前記ドリフト層は、前記半絶縁性単結晶ダイヤモンド上にＣＶＤ合成により形成されたことを特徴とする請求項１乃至８のいずれか１項記載のダイヤモンド電子素子。
  10. 　ダイヤモンド電子素子の製造方法であって、
    　半絶縁性単結晶ダイヤモンド基板の一方の面に、ダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、
    　前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、
    　前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程と、
    を備えることを特徴とするダイヤモンド電子素子の製造方法。
  11. 　ダイヤモンド電子素子の製造方法であって、
    　半絶縁性単結晶ダイヤモンド基板の一方の面に、ｎ＋ダイヤモンド層を設けてダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、
    　前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材としてｎ＋ダイヤモンド層の一部が露出した露出部を形成する工程と、
    　前記露出部にオーミック金属を設けてカソード電極を形成し、前記コンタクト層にアノード電極を設ける工程と、
    を備えることを特徴とするダイヤモンド電子素子の製造方法。
  12. 　ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、
    　前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、
    　前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されていることを特徴とするダイヤモンド電子素子。
  13. 　前記開口部内の前記コンタクト層にアノード電極を設け、前記ドリフト層の他方の面にカソード電極を設けたことを特徴とする請求項１２記載のダイヤモンド電子素子。
  14. 　前記コンタクト層が構造保持材上にも積層されていることを特徴とする請求項１２又は１３記載のダイヤモンド電子素子。
  15. 　前記コンタクト層及びアノード電極が構造保持材上にも積層されていることを特徴とする請求項１２乃至１４のいずれか１項記載のダイヤモンド電子素子。
  16. 　前記ドリフト層がｐ－ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることを特徴とする請求項１２乃至１５のいずれか１項記載のダイヤモンド電子素子。
  17. 　前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ－ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下のｐ＋ダイヤモンド層であり、電子素子の曲率半径が５ｍ以上５００ｍ以下であることを特徴とする請求項１２乃至１６のいずれか１項記載のダイヤモンド電子素子。
  18. 　前記カソード電極が、オーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、前記ドリフト層がｐ－ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることを特徴とする請求項１２乃至１７のいずれか１項記載のダイヤモンド電子素子。
  19. 　前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であることを特徴とする請求項１２乃至１８のいずれか１項記載のダイヤモンド電子素子。
  20. 　前記半絶縁性ダイヤモンド層は、窒素入りホモエピタキシャル単結晶ダイヤモンド又は窒素入り多結晶ダイヤモンドであることを特徴とする請求項１２乃至１９のいずれか１項記載のダイヤモンド電子素子。
  21. 　前記ダイヤモンド電子素子がショットキーダイオード、ｐｎ接合ダイオード又はｐｉｎ接合ダイオードであることを特徴とする前記請求項１乃至９、１２乃至２０のいずれか１項記載のダイヤモンド電子素子。
  22. 　請求項１２に記載のダイヤモンド電子素子の製造方法であって、
    　単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜する工程と、
    　前記ドリフト層の上に、前記半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成する工程と、
    　前記単結晶ダイヤモンド基板と前記ドリフト層を前記欠陥層で分離し、前記欠陥層をエッチングして前記ドリフト層を分離して取り出す工程と、
    　前記開口部において、前記ドリフト層の上に前記コンタクト層を形成する工程を、
    備えることを特徴とするダイヤモンド電子素子の製造方法。
  23. 　前記ドリフト層にカソード電極を設け、前記開口部のコンタクト層にアノード電極を設ける工程を備えることを特徴とする請求項２２記載のダイヤモンド電子素子の製造方法。
  24. 　前記単結晶ダイヤモンド基板は、転位密度が０個／ｃｍ２以上、１０３個／ｃｍ２以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることを特徴とする請求項２２又は２３記載のダイヤモンド電子素子の製造方法。
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