WO2012014464A1 - 離散時間アナログ回路及びそれを用いた受信機 - Google Patents

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WO2012014464A1
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discrete
charge
time analog
holding means
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泰翔 塩崎
純道 荒木
陽平 森下
正樹 金丸
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Panasonic Corp
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Panasonic Corp
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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H15/00—Transversal filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval

Definitions

  • the present invention relates to a discrete-time analog circuit and a receiver using the same, and more particularly to a technique for performing reception signal processing such as frequency conversion and filter processing by discrete-time analog processing.
  • Patent Document 1 In order to achieve downsizing, low power consumption, and integration of analog signal processing units and digital signal processing units, wireless receivers are known to receive and process high-frequency signals directly in discrete time.
  • Patent Document 1 For example, Patent Document 1 and Non-Patent Document 1).
  • FIG. 1 is a diagram showing an overall configuration of a direct sampling circuit disclosed in Patent Document 1.
  • FIG. 2 is a timing chart showing control signals input to the circuit of FIG.
  • the direct sampling circuit in FIG. 1 converts the frequency of a received analog RF (Radio Frequency) signal into a discrete-time analog signal.
  • the frequency conversion at this time uses a multi-tap direct sampling mixer (Multi-Tap Direct Sampling Mixer). More specifically, a filter characteristic that is a product of an FIR (Finite Impulse Response) filter and an IIR (Infinite Impulse Response) filter is realized by charge transfer between a plurality of capacitors included in the circuit of FIG.
  • the characteristics near the passband are determined by the secondary IIR filter characteristics.
  • FIG. 3A shows a wideband frequency characteristic
  • FIG. 3B shows an example of a narrowband frequency characteristic near the passband.
  • FIG. 4 is a diagram showing an overall configuration of the direct sampling circuit disclosed in Non-Patent Document 2.
  • FIG. 5 is a timing chart showing control signals input to the circuit of FIG.
  • the direct sampling circuit having the configuration as shown in FIG. 4 can realize a filter characteristic with a complex pole on the transfer function and a flat passband.
  • this configuration as shown in the equation (1), only a value smaller than 1 can be selected as a filter coefficient, so that the range of poles that can be realized is narrowed, and the frequency characteristics can be raised by the poles at a low frequency. difficult.
  • Decimation is required to achieve wideband filter characteristics. However, since a filter using decimation causes aliasing at a frequency corresponding to the decimation ratio, it is difficult to easily use a filter having the filter characteristics.
  • the coefficient realization range is limited, so that the flattest characteristics and Chebyshev characteristics that are generally used in analog and digital filter design can be realized at any sampling frequency. There wasn't.
  • the present invention has been made in view of such points, and an object of the present invention is to provide a discrete time analog circuit and a receiver having a wide band and steep filter characteristics with a high degree of freedom in setting positions of the zeros and poles of the filter.
  • One aspect of the discrete-time analog circuit of the present invention includes a rotating capacitor circuit, a potential holding unit that is connected to an input line of the rotating capacitor circuit and amplifies an input potential or an input charge, and is arranged in series with the potential holding unit And at least one coefficient circuit having n charge holding units arranged in parallel to each other, and of the n charge holding units, the first charge holding unit connected to the potential holding unit and charged. And a pair of second charge holding means connected to the input line without passing through the potential holding means and sharing the charge of the rotate capacitor circuit or holding the potential in the rotate capacitor circuit. Circuit connection switching means.
  • One aspect of the discrete-time analog circuit of the present invention includes a rotating capacitor circuit, a potential holding unit that is connected to an output line of the rotating capacitor circuit and amplifies an output potential or output charge, and is arranged in series with the potential holding unit And at least one coefficient circuit having n charge holding units arranged in parallel to each other, and of the n charge holding units, the first charge holding unit connected to the potential holding unit and charged. And a pair of second charge holding means connected to the output line without going through the potential holding means and sharing the charge of the rotating capacitor circuit or holding the potential in the rotating capacitor circuit. Circuit connection switching means.
  • One aspect of the receiver of the present invention includes a discrete-time analog circuit described above, an antenna that receives an input signal, a signal received by the antenna, and outputs the amplified signal to the discrete-time analog circuit.
  • Characteristic diagram showing an example of filter characteristics realized by the direct sampling circuit of the conventional configuration 2 1 is a block diagram showing a configuration of a direct sampling receiver according to Embodiment 1 of the present invention.
  • FIG. 1 The figure which shows the clock (control signal) provided from a clock generation circuit Another configuration diagram of the discrete-time analog circuit according to the first embodiment The figure which shows the clock (control signal) provided from a clock generation circuit Another configuration diagram of the discrete-time analog circuit according to the first embodiment The figure for demonstrating operation
  • FIG. 1 The figure which shows the common structure of the coefficient circuit which concerns on Embodiment 1.
  • FIG. 10 is a characteristic diagram illustrating an example of filter characteristics realized by the discrete-time analog circuit according to the fifth embodiment.
  • Configuration diagram of nth-order discrete-time analog circuit according to Embodiment 6 Another configuration diagram of the nth-order discrete-time analog circuit according to the sixth embodiment
  • Configuration diagram of discrete-time analog circuit according to Embodiment 7 Another configuration diagram of the discrete-time analog circuit according to the seventh embodiment
  • FIG. 10 is a characteristic diagram illustrating an example of filter characteristics realized by a discrete-time analog circuit according to the seventh embodiment.
  • Configuration diagram of coefficient circuit according to Embodiment 8 Another configuration diagram of circuit connection according to the eighth embodiment Still another configuration diagram of circuit connection according to the eighth embodiment Still another configuration diagram of the coefficient circuit according to the ninth embodiment Configuration diagram of kth-order coefficient circuit according to Embodiment 9
  • FIG. 7 is a block diagram showing a configuration of the direct sampling receiver according to the present embodiment.
  • a direct sampling receiver 10 includes an antenna 11, a low noise amplifier (LNA) 12, a discrete time analog circuit 13, a reference frequency oscillating unit 14, and an A / D (Analog to Digital).
  • a conversion processing unit 15 and a digital reception processing unit 16 are included.
  • the direct sampling receiver 10 receives the electromagnetic wave 21 transmitted at the carrier frequency fRF , and performs frequency conversion and filter processing on the received signal in discrete time to extract a desired signal component.
  • the direct sampling receiver 10 converts the extracted desired signal component into a digital signal, performs digital reception processing, and outputs the obtained reception data 27.
  • the antenna 11 receives an electromagnetic wave 21 transmitted at a carrier frequency f RF from a transmission station (not shown), and converts it into an analog RF signal 22.
  • the low noise amplifier 12 amplifies and outputs the analog RF signal 22.
  • Discrete time analog circuit 13 receives amplified analog RF signal 23 and reference frequency signal 24 as inputs. Then, the discrete-time analog circuit 13 performs a filter process by performing frequency conversion on the analog RF signal 23 in a discrete time manner, thereby obtaining a baseband signal (or intermediate frequency (IF) signal) 25 from which only a desired signal component is extracted. Output.
  • IF intermediate frequency
  • the reference frequency oscillator 14 generates and outputs a reference frequency signal 24 used for sampling processing and frequency conversion processing to the discrete-time analog circuit 13.
  • the A / D conversion processing unit 15 quantizes the input baseband signal 25 into a digital value at a predetermined sampling frequency, and outputs a converted digital baseband signal 26.
  • the digital reception processing unit 16 performs predetermined digital reception processing such as demodulation processing and decoding processing on the input digital baseband signal 26, and outputs the received data 27 obtained thereby.
  • FIG. 8 is a block diagram showing an example of a main configuration of the discrete time analog circuit 13 according to the present embodiment.
  • a discrete-time analog circuit 100 corresponds to the discrete-time analog circuit 13 of FIG. 7, and constitutes a sampling mixer.
  • a discrete-time analog circuit 100 includes a clock generation circuit 110, a TA (Transconductance Amplifier: voltage-current conversion circuit (transconductance value: gm)) 120, a sampling switch 130, a coefficient circuit 140, a rotate capacitor circuit 150, and a reset switch. 160 and a dump switch 170.
  • TA Transconductance Amplifier: voltage-current conversion circuit (transconductance value: gm)
  • the discrete-time analog circuit 100 shown in FIG. 8 shows a configuration having a coefficient circuit 140 in the previous stage of the rotate capacitor circuit 150, and is hereinafter referred to as a pre-stage discrete-time analog circuit.
  • the coefficient circuit 140 is connected to the input line of the rotate capacitor circuit 150.
  • the coefficient circuit 140 includes CH (history capacitors) 143-1, 143-2 (a1, a2), an amplifier 141 (b), connection changeover switches (hereinafter referred to as switches) 142-1 to 142-4 (c1-c4).
  • CH history capacitors
  • 143-2 a1, a2
  • amplifier 141 b
  • connection changeover switches hereinafter referred to as switches
  • the coefficient circuit 140 realizes a coefficient having an arbitrary first-order value of the denominator of the transfer function of the discrete-time analog circuit 100 by sharing the charge with the rotate capacitor circuit 150 (internal charge holding circuit). To do.
  • the coefficient circuit 140 receives control signals S 1 and S 2 from the clock generation circuit 110.
  • the amplifier 141 (b) is connected to the input line of the rotate capacitor circuit 150 and functions as a potential holding means for amplifying the input potential or the input charge.
  • the CHs 143-1 and 143-2 are connected in series with the amplifier 141 (b) and arranged in parallel with each other. CH143-1 and 143-2 function as charge holding means.
  • the rotate capacitor circuit 150 includes switches 151-1 to 151-4 and CR (rotate capacitors) 152-1 and 152-2 (a3, a4).
  • the clock generation circuit 110 provides a clock (control signal) to the sampling switch 130, the coefficient circuit 140, the switches 151-1 to 151-4, the reset switch 160, and the dump switch 170.
  • FIG. 9 is a diagram illustrating a clock (control signal) provided from the clock generation circuit 110. Specifically, the clock generation circuit 110 generates LO, S1, S2, RES, and DUMP control signals from the reference frequency signal 24 generated by the reference frequency oscillating unit 14, and supplies the control signals to each switch.
  • N represents a decimation ratio due to charge accumulation during charge sampling, and is 1/2 of the ratio between the LO period and the S-system clock (S1, S2) period.
  • 2NTLO the ratio of the period of TSCLK, LO and the period of RES or DUMP.
  • DUMP and RES are signals that are shifted by a half cycle.
  • the clock generation circuit 110 generates LO, S1, S2, RES, and DUMP control signals from the reference frequency signal 24 generated by the reference frequency oscillating unit 14 and supplies the control signals to each switch.
  • TA 120 converts analog RF signal 23 amplified by low noise amplifier 12 into an electric current (gm ⁇ Vin) as an input voltage signal.
  • the sampling switch 130 is connected to the output stage of the TA 120 and is turned on only when the LO supplied from the clock generation circuit is high.
  • the amplifier 141 monitors the output potential Vout, amplifies the output potential Vout A times, and charges the CH 143-1 (a1).
  • the output potential Vout of CR 152-1 (a3) is output (Vout) as a baseband signal or an intermediate frequency (IF) signal 25. That is, the output potential Vout is subjected to filter processing by performing frequency conversion on the analog RF signal 23 in discrete time, and is output as a baseband signal (or IF signal) 25 from which only a desired signal component is extracted.
  • the amplifier 141 (b) monitors the output potential Vout, amplifies the output potential Vout A times, and charges the CH 143-2 (a2).
  • the output potential Vout of CR 152-1 (a3) is output as a baseband signal or IF signal 25. That is, the output potential Vout is subjected to filter processing by performing frequency conversion on the analog RF signal 23 in discrete time, and is output as a baseband signal (or IF signal) 25 from which only a desired signal component is extracted.
  • the clock generation circuit 110 and each switch as circuit connection switching means sequentially change the pair of the first capacitor and the second capacitor.
  • the first capacitor is a capacitor connected to the amplifier 141 (b) and charged.
  • the second capacitor is a capacitor that is connected to the input line of the rotate capacitor circuit 150 without passing through the amplifier 141 (b) and shares the charge with the charge of the rotate capacitor circuit 150.
  • Equation (2) q in (n) in the first term on the left side corresponds to the input charge, and the second term on the left side is the charge held in CH by multiplying the output potential one timing before by A. N indicates the timing time.
  • Equation (3) is obtained by z-transforming Equation (2).
  • the transfer function is as shown in the following equation (5).
  • the discrete-time analog circuit according to the present embodiment can set an arbitrary coefficient value by applying the weighting amount A to the denominator z- N coefficient.
  • FIG. 10 is a diagram showing another main configuration of the discrete-time analog circuit 13 according to the present embodiment.
  • a discrete-time analog circuit 200 corresponds to the discrete-time analog circuit 13 of FIG. 7, and constitutes a sampling mixer.
  • the discrete-time analog circuit 200 in FIG. 10 has a configuration in which a coefficient circuit 220 is provided instead of the coefficient circuit 140 and CH 210 (a5) is added to the discrete-time analog circuit 100 in FIG.
  • the 10 has a configuration having a coefficient circuit 220 in the subsequent stage of the rotate capacitor circuit 150, and is hereinafter referred to as a post-stage discrete-time analog circuit.
  • the coefficient circuit 140 is connected to the output line of the rotate capacitor circuit 150.
  • the coefficient circuit 220 includes CB (buffer capacitors) 223-1, 223-2 (a1, a2), an amplifier 221 (b), and switches 222-1 to 222-4 (c1-c4).
  • the CBs 223-1, 223-2 (a 1, a 2) in the coefficient circuit 220 share charges with CR 152-1 and 152-2 (a 3, a 4), thereby denominating the transfer function of the discrete-time analog circuit 200.
  • the coefficient circuit 220 receives control signals S 1 and S 2 from the clock generation circuit 110.
  • FIG. 11 is a diagram illustrating a clock (control signal) provided from the clock generation circuit 110.
  • the amplifier 221 (b) is connected to the output line of the rotate capacitor circuit 150 and functions as a potential holding means for amplifying the output potential or the output charge.
  • the CBs 223-1, 223-2 (a1, a2) are connected in series with the amplifier 221 (b) and arranged in parallel with each other.
  • the CBs 223-1 and 223-2 (a1, a2) function as charge holding means.
  • the clock generation circuit 110 generates LO, S1, S2, RES, and DUMP control signals from the reference frequency signal 24 generated by the reference frequency oscillating unit 14 and supplies the control signals to each switch.
  • TA 120 converts analog RF signal 23 amplified by low noise amplifier 12 into an electric current (gm ⁇ Vin) as an input voltage signal.
  • CR152-2 (a4) and CB223-2 (a2) are connected in the section where DUMP is high.
  • the charge held in CR 152-2 (a4) and the charge held in CB 223-2 (a2) (charge multiplied by A) are shared.
  • the shared charge is held in CR 152-2 (a4) and CB 223-2 (a2), and the output potential Vout is determined.
  • the amplifier 221 (b) monitors the output potential Vout, amplifies the output potential Vout A times, and charges the CB 223-1 (a1).
  • the output potential Vout is output as a BB signal or IF signal 25 obtained by frequency-converting the analog RF signal 23 and performing a filter process. Further, in a section where RES is high, DUMP is low, and the charge of CR 152-2 (a4) is grounded and reset.
  • CR152-1 (a3) and CB223-1 (a1) are connected in the section where DUMP is high.
  • the charge held in CR 152-1 (a3) and the charge held in CB 223-1 (a1) charges accumulated by multiplying by A) are shared.
  • the shared charge is held in CR 152-1 (a3) and CB 223-1 (a1), and the output potential Vout is determined.
  • the amplifier 221 (b) monitors the output potential Vout, amplifies the output potential VoutA times, and charges the CB 223-2 (a2).
  • the output potential Vout is output as a BB signal or IF signal 25 obtained by subjecting the analog RF signal 23 to frequency conversion and filtering. Further, during the period when RES is high, the charge of CR 152-1 (a3) is reset to ground.
  • the clock generation circuit 110 and each switch as circuit connection switching means sequentially change the pair of the first capacitor and the second capacitor.
  • the first capacitor is a capacitor connected to the amplifier 221 (b) and charged.
  • the second capacitor is a capacitor that is connected to the output line of the rotate capacitor circuit 150 without going through the amplifier 221 (b) and shares the charge with the charge of the rotate capacitor circuit 150.
  • the first term on the left side is the charge held in CR
  • the second term on the left side is the charge held in CB by multiplying the potential determined by charge sharing one timing before by A. .
  • the discrete-time analog circuit according to the present embodiment can set an arbitrary coefficient value by applying the weighting amount A to the denominator z- N coefficient.
  • the discrete-time analog circuit 200 described above is an example in which a buffer capacitor constituting a sampling mixer is used as a component of a coefficient circuit.
  • the sampling filter described below is an example in which a buffer capacitor is used as a component of a coefficient circuit.
  • FIG. 12 is a diagram showing still another main configuration of the discrete-time analog circuit 13 according to the present embodiment.
  • the discrete-time analog circuit 300 constitutes a sampling filter.
  • the discrete time analog circuit 300 of FIG. 12 adopts a configuration in which the TA 120, the sampling switch 130, the CH 210, the reset switch 160, and the dump switch 170 are deleted from the discrete time analog circuit 200 of FIG.
  • the discrete-time analog circuit 300 is a latter-stage discrete-time analog circuit having a coefficient circuit 220 at the subsequent stage of the rotate capacitor circuit 150.
  • the clock generation circuit 110 generates S1 and S2 control signals from the reference frequency signal 24 generated by the reference frequency oscillating unit 14, and supplies the control signals to each circuit.
  • the charge accumulated in CR 152-2 (a4) and the charge accumulated in CB 223-2 (a2) are shared.
  • the shared charge is held in CR 152-2 (a4) and CB 223-2 (a2), and the output potential Vout is determined.
  • the amplifier 221 (b) monitors the output potential Vout, amplifies the output potential Vout A times, and charges the CB 223-1 (a1).
  • the charge accumulated in CR 152-1 (a3) and the charge accumulated in CB 223-1 (a1) are shared.
  • the shared charge is held in CR 152-1 (a3) and CB 223-1 (a1), and the output potential Vout is determined.
  • the amplifier 221 (b) monitors the output potential Vout, amplifies the output potential Vout A times, and charges the CB 223-2 (a2).
  • the transfer function is as follows when formula (9) is rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can set an arbitrary coefficient value by applying the weighting amount A to the denominator z- N coefficient.
  • the coefficient circuit 220 in FIG. 12, be connected to the V in can be configured as a front-type sampling filter having a transfer function similar to the equation (10).
  • FIG. 13 is a diagram for explaining the operation of the coefficient circuits 140 and 220.
  • FIG. 13B shows a usage example of the former-stage type coefficient circuit 140
  • FIG. 13C shows a usage example of the latter-stage type coefficient circuit 220
  • FIG. 13A is a diagram illustrating a common operation of the front-stage type coefficient circuit 140 and the rear-stage type coefficient circuit 220.
  • the input charge and the charge held in CH 143-2 perform charge sharing, and the shared charge is multiplied by A to charge CH 143-1.
  • the operation is repeated alternately.
  • the coefficient circuit according to the present embodiment can form an arbitrary coefficient value in the denominator of the transfer function as shown in Expression (5), Expression (8), and Expression (10).
  • FIG. 14 is a diagram showing a common configuration of the coefficient circuits 140 and 220.
  • the coefficient circuit 400 includes capacitors 430-1 and 430-2 (a1, a2), an amplifier 410 (b), and switches 420-1 to 420-4 (c1-c4).
  • the coefficient circuit 400 receives S1 and S2 from the clock generation circuit 110.
  • the amplifier 410 (b) amplifies the potential of the node Cin A times.
  • the switch 420-4 (c4) and the switch 420-1 (c1) are turned on.
  • the capacitor 430-2 (a2) is connected to the external circuit at the node Cin via the switch 420-4 (c4).
  • the electric charge corresponding to the potential amplified by A times by the amplifier 410 (b) is accumulated in the capacitor 430-1 (a1) via the switch 420-1 (c1).
  • the switch 420-2 (c2) and the switch 420-3 (c3) are turned on.
  • the capacitor 430-1 (a1) is connected to the external circuit at the node Cin via the switch 420-2 (c2).
  • the electric charge corresponding to the potential amplified by A times by the amplifier 410 (b) is accumulated in the capacitor 430-2 (a2) via the switch 420-3 (c3).
  • the node Cin is alternately connected to the CR 152-1 and 152-2 having an initial charge of 0 in the discrete-time analog circuit 100 shown in FIG.
  • the discrete-time analog circuit 200 shown in FIG. 10 is an example in which the node Cin is alternately connected to the CR 152-1 and 152-2 of the initial charge CrVin (n ⁇ 1).
  • 12 is an example in which the node Cin is connected to the CR 152-1 and 152-2 of the initial charge CrVin (n ⁇ 1).
  • the initial charges of the CR 152-1 and 152-2 to which the node Cin is connected differ between the former type and the latter type.
  • the capacitor 430-1 (a1) functions as charge holding means.
  • the capacitors 430-1 and 430-1 (a1, a2) are CH143-1 and 143-2.
  • the capacitors 430-1 and 430-1 (a1, a2) are CB 223-1, 223-2.
  • the amplifier 410 (b) functions as a potential holding unit.
  • Each switch and clock generation circuit 110 functions as a circuit connection switching unit, and switches connection between the rotate capacitor and the capacitors 430-1 and 430-1 (a1, a2) at timing 1 and timing 2.
  • 8 and 10 can perform filter processing represented by a transfer function having a first-order term having an arbitrary coefficient in the denominator as well as frequency conversion by charge sampling. Both differ in whether or not a denominator coefficient circuit is connected or not at the time of charge sampling for frequency conversion, and are considered to affect noise and linearity.
  • the coefficient circuit 220 shown in FIG. 12 is a circuit that can perform a filter process represented by a transfer function having a first-order term having an arbitrary coefficient in the denominator.
  • the configuration of FIG. 12 can be used as a filter circuit because there is no voltage-current conversion circuit that performs charge sampling and a sampling switch.
  • the design freedom of the discrete-time analog circuit is improved, and a broadband and steep filter characteristic is realized. Is possible.
  • Patent Document 1 and Non-Patent Document 1 FIR filter characteristics are obtained by preparing a plurality of rotate capacitors, holding sample values with different timings, and simultaneously outputting them.
  • the above configuration is omitted, but the same configuration can be used.
  • Patent Document 1 and Non-Patent Document 1 the rotation capacitor is precharged by a feedback system.
  • the above configuration is omitted, but the same configuration can be used.
  • FIG. 15 is a block diagram showing an example of a main configuration of the discrete time analog circuit 13 according to the present embodiment.
  • a discrete time analog circuit 500 corresponds to the discrete time analog circuit 13 of FIG. 7, and constitutes a sampling mixer having a second-order coefficient in the denominator of the transfer function.
  • the discrete time analog circuit 500 of FIG. 15 employs a configuration in which a coefficient circuit 510 and a buffer capacitor 520 are added to the discrete time analog circuit 100 of FIG.
  • the discrete-time analog circuit 500 employs a configuration having the coefficient circuit 140 and the coefficient circuit 510 in the previous stage of the rotate capacitor circuit 150.
  • the discrete-time analog circuit 500 realizes a second-order polynomial in the denominator of the transfer function by using two coefficient circuits 140 and 510.
  • the coefficient circuit 510 includes an amplifier 511 (b2), switches 512-1 to 512-6, and CH (history capacitors) 513-1 to 513-3 (a3-a5).
  • the clock generation circuit 110 generates the control signals LO, SA, SB, DUMP, RES, S1, S2, and S3 shown in FIG. 16 from the reference frequency signal 24 generated by the reference frequency oscillating unit 14, and supplies the control signals to each switch. To do.
  • TA 120 converts analog RF signal 23 amplified by low noise amplifier 12 into an electric current (gm ⁇ Vin) as an input voltage signal.
  • the coefficient circuit 140 operates in the same manner as in the first embodiment, the description thereof is omitted, and the following description will focus on the operation of the coefficient circuit 510.
  • the input current (gm ⁇ Vin) is CH143-1 (a1) or CH143-2 (a2) and CR152-1 (a6) or CR152- 2 (a7) and CH513-2 (a4) are accumulated as charges (input charges).
  • the shared charge is held in CH143-1 (a1) or CH143-2 (a2), CH513-2 (a4), and CR152-1 (a6) or CR152-2 (a7).
  • the potential V1 is determined.
  • the discrete-time analog circuit 500 performs frequency conversion simultaneously, and the RF signal is converted into an IF signal or a BB signal.
  • the amplifier 141 (b1) amplifies the potential V1 by A1 and charges a capacitor that does not share charge with CH513-2 (a4) of CH143-1 (a1) or CH143-2 (a2).
  • the amplifier 511 (b2) monitors the potential V1, amplifies the potential V1 to A2 times, and charges CH513-1 (a3).
  • CB520 (a8) holds the charge held by the capacitor that does not share charge with CH513-2 (a4) of CR152-1 (a6) or CR152-2 (a7).
  • Charges are shared. The shared charge is held in CH513-2 (a4) and the capacitor that does not share charge and CB520 (a8) of CR152-1 (a6) or CR152-2 (a7), and the output potential Vout is Determined.
  • the output potential Vout is output as the baseband signal 25.
  • DUMP is low, and the charge of the capacitor that does not share charge with CH513-2a4 in CR 152-1 (a6) or CR 152-2 (a7) is grounded and reset.
  • the input current is CH143-1 (a1) or CH143-2 (a2), CR152-1 (a6) or CR152-2 (a7), Accumulated as charge (input charge) in CH513-3 (a5).
  • the shared charge is held in CH143-1 (a1) or CH143-2 (a2), CH513-3 (a5), CR152-1 (a6) or CR152-2 (a7), and the potential is V1 is determined.
  • the amplifier 141 (b1) monitors the potential V1, amplifies the potential V1 by A1, and does not share charge with CH513-3 (a5) of CH143-1 (a1) or CH143-2 (a2). Charge the capacitor. Then, the amplifier 511 (b2) monitors the potential V1, amplifies the potential V1 to A2 times, and charges CH513-2 (a4).
  • CB520 (a8) holds the charge held by the capacitor that does not share charge with CH513-3 (a5) of CR152-1 (a6) or CR152-2 (a7). Charges are shared. The shared charge is held in CB520 (a8) and the capacitor that does not share charge with CH513-3 (a5) of CR152-1 (a6) or CR152-2 (a7), and the output potential Vout is determined. .
  • DUMP is low, and the charge of the capacitor of CR 152-1 (a6) or CR 152-2 (a7) that does not share charge with CH 513-3 (a5) is grounded and reset.
  • the input current is CH143-1 (a1) or CH143-2 (a2), CR152-1 (a6) or CR152-2 (a7), Accumulated as charge (input charge) in CH513-1 (a3).
  • the charge held in CH143-1 (a1) or CH143-2 (a2), the charge held in CH513-1 (a3), and the input charge share charges.
  • the shared charge is held in CH143-1 (a1) or CH143-2 (a2), CH513-1 (a3), and CR152-1 (a6) or CR152-2 (a7), and the potential V1 is Determined.
  • the amplifier 141 (b1) monitors the potential V1, amplifies the potential V1 to A1 times, and does not share charge with CH513-1 (a3) of CH143-1 (a1) or CH143-2 (a2). Charge the capacitor. Then, the amplifier 511 (b2) monitors the potential V1, amplifies the potential V1 to A2 times, and charges CH513-3 (a5).
  • CB520 (a8) holds the charge held by the capacitor that does not share charge with CH513-1 (a3) of CR152-1 (a6) or CR152-2 (a7). Charges are shared. Then, the shared charge is held in CH 513-1 (a3) and the capacitor not sharing charge with CB 520 (a8) of CR 152-1 (a6) or CR 152-2 (a7), and the output potential Vout is Determined.
  • the charge of the capacitor that does not share charge with CH 513-1 (a3) is grounded and reset.
  • the discrete-time analog circuit provides a transfer function by providing a timing of waiting for one timing before the charge weighted and held by the amplifier 511 (b2) performs charge sharing.
  • a quadratic term is realized in the denominator.
  • the first term on the left side corresponds to the input charge
  • the second term is the charge held in CH1 by multiplying the potential determined by charge sharing one timing before by A1.
  • the third term on the left side is the charge held in CH2 by multiplying the potential determined by charge sharing two timings before by A2.
  • the transfer function is expressed by the following equation (13) when the equations (11) and (12) are rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can realize a second-order polynomial having an arbitrary coefficient in the denominator of the transfer function, as shown in Expression (13) and Expression (14).
  • the discrete-time analog circuit 500 described above is an example of a pre-stage type using a history capacitor as a component of a coefficient circuit.
  • the latter-stage discrete-time analog circuit 200 using the buffer capacitor as a component of the coefficient circuit can realize a second-order term in the denominator of the transfer function.
  • FIG. 17 is a block diagram showing an example of another main configuration of the discrete-time analog circuit 13 according to the present embodiment.
  • a discrete time analog circuit 600 corresponds to the discrete time analog circuit 13 of FIG. 7, and constitutes a sampling mixer having a second-order coefficient in the denominator of the transfer function.
  • the discrete time analog circuit 600 of FIG. 17 employs a configuration in which a coefficient circuit 610 is added to the discrete time analog circuit 200 of FIG.
  • the discrete-time analog circuit 600 has a configuration having a coefficient circuit 220 and a coefficient circuit 610 in the subsequent stage of the rotate capacitor circuit 150.
  • the discrete-time analog circuit 600 realizes a second-order polynomial in the denominator of the transfer function.
  • the coefficient circuit 610 includes an amplifier 611 (b2), switches 612-1 to 612-6, and CB (buffer capacitors) 613-1 to 613-3 (a3-a5).
  • the clock generation circuit 110 generates LO, SA, SB, S1, S2, S3, RES, and DUMP control signals from the reference frequency signal 24 generated by the reference frequency oscillating unit 14, and supplies the control signals to each circuit.
  • TA 120 converts analog RF signal 23 amplified by low noise amplifier 12 into an electric current (gm ⁇ Vin) as an input voltage signal.
  • the coefficient circuit 220 operates in the same manner as in the first embodiment, the description thereof will be omitted, and the following description will focus on the operation of the coefficient circuit 610.
  • the discrete-time analog circuit 600 performs frequency conversion simultaneously, and the RF signal is converted into an IF signal or a BB signal.
  • CB buffer capacitor
  • Capacitors that do not share charge are the charge held by itself, the charge held by CB223-1 (a1) or CB223-2 (a2) (multiplied by A1), and the charge held by CB613-2a4 (A2 times).
  • the shared charge includes CR152-1 (a6) or CR152-2 (a7), a capacitor that does not share charge with CH210 (a8), CB613-2 (a4), CB223-1 (a1), or CB223-2. (a2). Thereby, the output potential Vout is determined.
  • the amplifier 221 (b1) monitors the output potential Vout, amplifies the output potential Vout by A1, and selects CB613-2 (a4) of CB223-1 (a1) or CB223-2 (a2). Charge a capacitor that does not share charge.
  • the amplifier 611 (b2) monitors the output potential Vout, charges the output potential Vout by A2, and charges the CB 613-1 (a3).
  • the output potential Vout is output as the baseband signal 25.
  • a capacitor that does not share charge with CH210 (a8) in CR152-1 (a6) or CR152-2 (a7) is shared with CB (buffer capacitor) shown below.
  • the capacitor that does not share the charge is held by the charge held by itself, the charge held by CB223-1 (a1) or CB223-2 (a2) (multiplied by A1), and CB613-3 (a5).
  • the shared charge includes CR152-1 (a6) or CR152-2 (a7), a capacitor that does not share charge with CH210 (a8), CB613-3 (a5), CB223-1 (a1), or CB223- 2 (a2).
  • the output potential Vout is determined.
  • the amplifier 221 (b1) monitors the output potential Vout, amplifies the output potential Vout by A1, and does not share the charge with CB613-3 (a5) at CB223-1 (a1) or CB223-2 (a2). Charge the capacitor.
  • the amplifier 611 (b2) monitors the output potential Vout, multiplies the output potential Vout by A2, and charges the CB 613-2 (a4).
  • a capacitor that does not share charge with CH210 (a8) in CR152-1 (a6) or CR152-2 (a7) is shared with CB (buffer capacitor) shown below.
  • the Capacitors that do not share charge are held by CB 613-1 (a3), CB 223-1 (a1), CB 233-1 (a2), and CB 613-1 (a3). Share the same charge (A2 times).
  • the shared charge includes CR152-1 (a6) or CR152-2 (a7), a capacitor that does not share charge with CH210 (a8), CB613-1 (a3), CB223-1 (a1), or CB223. -2 (a2). Thereby, the output potential Vout is determined.
  • the amplifier 221 (b1) monitors the output potential Vout, amplifies the output potential Vout by A1 times, and selects CB613-1 (a3) of CB223-1 (a1) or CB223-2 (a2). Charge a capacitor that does not share charge.
  • the amplifier 611 (b2) monitors the output potential Vout, charges the output potential Vout by A2, and charges the CB 613-3 (a5).
  • the discrete-time analog circuit provides a second-order denominator of the transfer function by providing a timing for waiting for one timing before the charge weighted and held by the amplifier 611 (b2) performs charge sharing. Is realized.
  • the transfer function is as follows when formula (16) is rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can realize a second-order polynomial having an arbitrary coefficient in the denominator of the transfer function T IIR as shown in equations (17) and (18).
  • the transconductance gm of the TA 120 is expressed as follows: The value of each capacitor is set as follows.
  • FIG. 18 shows a calculation result (denominator Cal) of a molecular constant (a DC gain is set to be 26 dB differentially) in the equation (19) having a coefficient of Chebyshev characteristics.
  • FIG. 18 shows a simulation result (denominator Sim) by SPICE (Simulation Program with Integrated Circuit Emphasis). The horizontal axis in FIG. 18 indicates the frequency after frequency conversion. DC (0 Hz) in FIG. 18 corresponds to the LO frequency. Calculations and simulations were performed with an LO frequency of 1.5 GHz. In the simulation, in the configuration of the discrete-time analog circuit 600 in FIG. 17, ideal TA120, each switch, and each capacitor were used. Further, the values of the history capacitor and the rotate capacitor are made equal so that the ripple due to the Chebyshev characteristic appears clearly.
  • the discrete-time analog circuit according to the present embodiment can realize a polynomial having an arbitrary second-order coefficient value in the denominator of the transfer function of the discrete-time analog circuit.
  • FIG. 15 and FIG. 17 can perform filter processing represented by a transfer function having a second-order polynomial having an arbitrary coefficient in the denominator, along with frequency conversion by charge sampling. Both differ in whether or not a denominator coefficient circuit is connected or not at the time of charge sampling for frequency conversion, and are considered to affect noise and linearity.
  • the discrete-time analog circuit can perform filter processing represented by a transfer function having a second-order polynomial having an arbitrary coefficient in the denominator together with frequency conversion.
  • the second embodiment has described the discrete-time analog circuit that can realize a polynomial having an arbitrary second-order coefficient value in the denominator of the transfer function.
  • a discrete-time analog circuit that extends the order to the nth order and realizes a polynomial having an arbitrary coefficient value of the nth order in the denominator of the transfer function will be described.
  • FIG. 19 is a diagram for explaining a procedure for increasing the order of the coefficient circuit.
  • FIG. 19A shows a primary configuration. In the first-order procedure, the timing of holding and multiplying by A and the timing of charge sharing are repeated alternately. In the difference equation expressing charge sharing, a term of v (n ⁇ 1) appears, so that a first order term can be realized.
  • FIG. 19B shows a secondary configuration.
  • a “waiting” timing is provided between the timing of holding and multiplying by A and the timing of charge sharing.
  • FIG. 19C shows a k-th order configuration.
  • k ⁇ 1 “waiting” timings are provided between the timing of preparing k + 1 capacitors in the coefficient circuit, holding and multiplying them by A, and the timing of charge sharing.
  • v (n ⁇ k) appears, so that a k-th order term can be realized.
  • FIG. 20 (a) is a diagram showing a circuit configuration of the coefficient circuit 700 expanded to the kth order.
  • the coefficient circuit 700 includes k + 1 capacitors and 2 ⁇ (k + 1) switches.
  • FIG. 20B is a diagram illustrating a timing diagram of Sk0 to Skk input to each switch of the coefficient circuit 700.
  • the coefficient circuit 700 inputs the clocks indicated by Sk0 to Skk, thereby setting the first capacitor at the i-th timing as the second capacitor at the i + n ⁇ 1 timing. In addition, the coefficient circuit 700 sets the second capacitor at the i-th timing as the first capacitor at the i + 1-th timing. As a result, the coefficient circuit 700 can realize a k-th order term. Furthermore, the coefficient circuit 700 can set the coefficient value to an arbitrary value by multiplying the potential by A when holding the potential.
  • the value of the capacitor is set to one Ck.
  • the degree of freedom in filter design can be improved by changing each Ck value to an appropriate value.
  • FIG. 21 is a diagram showing a configuration example in which the discrete-time analog circuit 500 of FIG.
  • the discrete-time analog circuit 800 in FIG. 21 has a system connected to the sampling switch 820 in addition to the system connected to the sampling switch 130, and has a differential configuration.
  • LO is input to the sampling switch 130 and LOB is input to the sampling switch 830.
  • LOB is a signal that is 180 degrees out of phase with LO
  • the system connected to the sampling switch 820 to which LOB is input operates as a differential anti-phase system.
  • FIG. 22 is a diagram illustrating a clock (control signal) input to the discrete-time analog circuit 800 of FIG.
  • the first term on the left side is the input charge.
  • the transfer function is as follows when the equation (21) is rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can realize a transfer function having an arbitrary order coefficient in the denominator, as shown in Expression (22) and Expression (23).
  • Expression (22) and Expression (23) As a result, the number and value of the poles of the transfer function can be arbitrarily set, and the degree of freedom in filter design can be improved.
  • FIG. 23 is a diagram illustrating a configuration example in which the discrete-time analog circuit 200 of FIG.
  • 23 has a system connected to the sampling switch 820 in addition to the system connected to the sampling switch 130.
  • the discrete-time analog circuit 900 shown in FIG. LO is input to the sampling switch 130 and LOB is input to the sampling switch 820.
  • LOB is a signal that is 180 degrees out of phase with LO
  • the system connected to the sampling switch 820 to which LOB is input operates as a differential anti-phase system.
  • the discrete time analog circuit 900 receives a clock (control signal) shown in FIG.
  • the transfer function is expressed by the following equation (26) when the equation (25) is rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can realize a transfer function having an arbitrary order coefficient in the denominator, as shown in equations (26) and (27).
  • equations (26) and (27) the number and value of the poles of the transfer function can be arbitrarily set, and the degree of freedom in filter design can be improved.
  • n 1 or more
  • FIG. 21 and FIG. 23 can perform filter processing represented by a transfer function having an n-th order polynomial having an arbitrary coefficient in the denominator as well as frequency conversion by charge sampling. Both differ in whether or not a denominator coefficient circuit is connected or not at the time of charge sampling for frequency conversion, and are considered to affect noise and linearity.
  • the discrete-time analog circuit according to the present embodiment is capable of arbitrarily setting the transfer function pole represented by a transfer function having an n-th order polynomial having an arbitrary coefficient in the denominator. It becomes possible to do.
  • FIG. 24 is a diagram showing the configuration of the coefficient circuit 1000 used in the molecular-type discrete-time analog circuit and the clock input to the coefficient circuit 1000.
  • the coefficient circuit 1000 includes CR (rotate capacitors) 1030-1, 1030-2 (a1, a2), an amplifier 1010 (b), and switches 1020-1 to 1020-4 (c1-c4).
  • the coefficient circuit 1000 receives S1 and S2 from a clock generation circuit (not shown).
  • FIG. 24A shows a charge sharing type coefficient circuit
  • FIG. 24B shows a potential holding type coefficient circuit.
  • the potential holding type coefficient circuit of FIG. 24B will be described.
  • the clock generation circuit 110 supplies control signals S1 and S2 to each switch.
  • the amplifier 1010 (b) monitors the potential of the node Cin, amplifies the potential of the node Cin B times, and transmits the CR 1030-1 via the switch 1020-1 (c1). Accumulate in (a1).
  • the CR 1030-2 (a2) is connected to an external circuit at the node Cout via the switch 1020-4 (c4).
  • the amplifier 1010 (b) monitors the potential of the node Cin, amplifies the potential of the node Cin by B times, and passes through the switch 1020-3 (c3) to CR1030-2. Accumulate in (a2). At the same time, the CR 1030-1 (a1) is connected to an external circuit at the node Cout via the switch 1020-2 (c2).
  • FIG. 25 is a diagram showing a main configuration of the discrete-time analog circuit 13 according to the present embodiment.
  • a discrete-time analog circuit 1100 corresponds to the discrete-time analog circuit 13 of FIG. 7 and constitutes a sampling mixer.
  • the same reference numerals as those in FIG. 8 are given to the same components as those in the discrete-time analog circuit 100 in FIG.
  • the discrete-time analog circuit 1100 of FIG. 25 has a coefficient circuit 1120 instead of the coefficient circuit 140, and adds CH (history capacitor) 1110 and CB (buffer capacitor) 1130 to the discrete-time analog circuit 100 of FIG. Adopted the configuration.
  • the coefficient circuit 1120 includes an amplifier 1121 (b), switches 1122-1 to 1122-6, and CR (rotate capacitors) 1123-1 to 1123-3 (a4, a5, a6).
  • the discrete-time analog circuit 1100 in FIG. 25 has a coefficient circuit 1120 in parallel with the rotate capacitor circuit 150 to increase the numerator of the transfer function.
  • the clock generation circuit 110 generates LO, SA, SB, S1, S2, S3, RES, and DUMP control signals shown in FIG. 26 from the reference frequency signal 24 generated by the reference frequency oscillating unit 14, and supplies the control signals to each switch. To do.
  • TA 120 converts analog RF signal 23 amplified by low noise amplifier 12 into an electric current (gm ⁇ Vin) as an input voltage signal.
  • the amplifier 1121 (b) monitors the potential V1, amplifies the potential V1 B times, and charges the CR 1123-1 (a4).
  • the discrete-time analog circuit 1100 performs frequency conversion at the same time, and the RF signal is converted into an IF signal or a BB signal.
  • CR152-1 (a2) or CR152-2 (a3), CR1123-2 (a5), and CB1130 share the charge held by each.
  • the output potential Vout is determined.
  • the output potential Vout is output as an IF signal or a BB signal 25.
  • the amplifier 1121 (b) monitors the potential V1, amplifies the potential V1 to B times, and charges the CR 1123-1 (a5).
  • CR152-1 (a2) or CR152-3 (a3), CR1123-3 (a6), and CB1130 buffer capacitor share the charge held by each. Thereby, the output potential Vout is determined.
  • the output potential Vout is output as an IF signal or a BB signal 25.
  • the amplifier 1121 (b) monitors the potential V1, amplifies the potential V1 B times, and charges the CR 1123-3 (a6).
  • CR152-1 (a2) or CR152-2 (a3), CR1123-1 (a4), and CB1130 share the charge held by each.
  • the output potential Vout is determined.
  • the output potential Vout is output as an IF signal or a BB signal 25.
  • the first term on the left side is the input charge.
  • the second term on the left side is a charge determined by charge sharing one timing before held in CH.
  • the first term on the left side is the charge held in CR0.
  • the second term on the left side is obtained by multiplying the potential determined by the charge sharing on the input side one timing before the charge sharing on the input side by B1 by the amount of charge held in CR0 by B1. Charge held in CR1.
  • the third term on the left is a charge determined by charge sharing on the output side held one timing before held in CB.
  • the transfer function is as follows when formula (29) is rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can realize a first-order polynomial having a constant term and an arbitrary coefficient in the numerator of the transfer function T IIR as shown in Expression (30) and Expression (31).
  • the coefficient circuit 1000 is configured to use both the charge sharing type and the potential holding type.
  • the coefficient circuit 1000 can be configured only by the charge sharing type or only by the potential holding type.
  • the amplifier 1121 When only the charge sharing type is used, the amplifier 1121 becomes a simple wiring. The difference in operation is that CR1 is also added to charge sharing between the input charge and CH and CR0, and CR1 is not multiplied by B1.
  • the transfer function is as follows.
  • the discrete-time analog circuit according to the present embodiment can realize a first-order polynomial having a constant term and an arbitrary coefficient in the numerator of the transfer function T IIR as shown in the equations (34) and (35).
  • FIG. 27 is a diagram showing a main configuration of the discrete time analog circuit 13 according to the present embodiment.
  • a discrete-time analog circuit 1200 corresponds to the discrete-time analog circuit 13 in FIG. 7 and constitutes a sampling mixer.
  • the same reference numerals as those in FIG. 25 are assigned to the same components as those of the discrete-time analog circuit 1100 of FIG.
  • the discrete-time analog circuit 1200 of FIG. 27 employs a configuration in which an amplifier 1210 is added between the CH 1110 and the rotate capacitor circuit 150 with respect to the discrete-time analog circuit 1100 of FIG.
  • the clock generation circuit 110 generates LO, SA, SB, S1, S2, S3, RES, and DUMP control signals shown in FIG. 28 from the reference frequency signal 24 generated by the reference frequency oscillating unit 14, and supplies the control signals to each switch. To do.
  • TA 120 converts analog RF signal 23 amplified by low noise amplifier 12 into an electric current (gm ⁇ Vin) as an input voltage signal.
  • the amplifier 1210 (b1) monitors the potential V1, amplifies the potential V1 to B0 times, and charges the CR 152-1 (a2) or CR 152-2 (a3).
  • the amplifier 1121 (b2) monitors the potential V1, amplifies the potential V1 to B1 times, and charges the CR 1123-1 (a4).
  • the discrete time analog circuit performs frequency conversion at the same time, and converts the RF signal into an IF signal or a BB signal.
  • CR152-1 (a2) or CR152-2 (a3), CR1123-2 (a5), and CB1130 share the charge held by each.
  • the output potential Vout is determined.
  • the output potential Vout is output as an IF signal or a BB signal 25.
  • the amplifier 1210 (b1) monitors the potential V1, amplifies the potential V1 to B0 times, and charges the CR 152-1 (a2) or CR 152-2 (a3).
  • the amplifier 1121 (b2) monitors the potential V1, amplifies the potential V1 to B1 times, and charges the CR 1123-2 (a5).
  • the output potential Vout is determined.
  • the output potential Vout is output as an IF signal or a BB signal 25.
  • the amplifier 1210 (b1) monitors the potential V1, amplifies the potential V1 to B0 times, and charges the CR 151-1 (a2) or CR 151-2 (a3).
  • the amplifier 1121 (b2) monitors the potential V1, amplifies the potential V1 to B1 times, and charges the CR 1123-3 (a6).
  • CR152-1 (a2) or CR152-2 (a3), CR1123-1 (a4), and CB1130 share the charge held by each.
  • the output potential Vout is determined.
  • the output potential Vout is output as an IF signal or a BB signal 25.
  • the transfer function is as follows when formula (37) is rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can realize a first-order polynomial having a constant term and an arbitrary coefficient in the numerator of the transfer function T IIR as shown in equations (38) and (39).
  • the DC gain is infinite, but in an actual circuit, the DC gain becomes a finite value due to the influence of the output resistance of the TA 120 and the parasitic capacitance.
  • n-th order coefficient value is realized in the numerator of the transfer function in the same manner as when a polynomial having an n-th order coefficient value is realized in the denominator of the transfer function. it can.
  • the order of the numerator terms of the transfer function is applied to the discrete-time analog circuit 1100 of FIG. 25 and the discrete-time analog circuit 1200 of FIG. Can be made higher.
  • FIG. 29 is a diagram illustrating a configuration of a coefficient circuit (bkz ⁇ k ) 1300 that realizes a k-th order term, and a clock that is input from the clock generation circuit 110 to the coefficient circuit 1300.
  • the discrete time analog circuit 1100 of FIG. 25 is obtained.
  • the discrete-time analog circuit 1200 in FIG. 27 is obtained. That is, the difference between the discrete-time analog circuit 1100 and the discrete-time analog circuit 1200 depends on whether the constant term is realized by charge sharing or potential holding / weighting.
  • the capacitor value is set to one CRk.
  • the degree of freedom in filter design is improved by setting each CRk value to an appropriate value.
  • FIG. 30 is a diagram showing a main configuration of a discrete-time analog circuit capable of realizing a polynomial having an arbitrary n-th order coefficient value of the numerator of the transfer function.
  • the discrete-time analog circuit 1400 in FIG. 30 has molecular type coefficient circuits 1420-0 to 1420-n and 1430-0 to 1430-n, each of which has a configuration of charge sharing type or potential holding type. You may choose.
  • the configuration of the coefficient circuits 1420-0 to 1420-n and 1430-0 to 1430-n is configured only by the charge sharing type, by combining the charge sharing type and the potential holding type, and This is a case where only a potential holding type is used.
  • the differential equation representing the n-th order molecular charge sharing type operation of each of the charge sharing type, potential holding type, and the combination thereof, and the transfer function derived by z conversion are as follows.
  • the transfer function is as follows when formula (41) is arranged by z conversion and arranged by z conversion.
  • the transfer function is as follows when the equations (44) and (45) are rearranged by z-transform.
  • the transfer function is as follows when the equations (48) and (49) are rearranged by z-transform.
  • the discrete time analog circuit according to the present embodiment can realize a transfer function having an arbitrary order coefficient in the numerator of the transfer function, as shown in Expression (50) and Expression (51).
  • 25 and 27 can perform a filter process represented by a transfer function having a second-order polynomial having an arbitrary coefficient in the numerator together with frequency conversion by charge sampling. Both differ in whether or not a numerator coefficient circuit is connected via an amplifier during charge sampling for frequency conversion, and makes a difference in the structure of the transfer function. Further, the difference is considered to affect noise and linearity.
  • the charge holding circuit in the numerator coefficient circuit is used for charge sharing.
  • the charge holding circuit in the numerator coefficient circuit charges the charge holding circuit in the molecular coefficient circuit with a charge corresponding to the amplified (held) potential.
  • the discrete-time analog circuit can perform filter processing represented by a transfer function having an n-th order polynomial having an arbitrary coefficient in the denominator together with frequency conversion.
  • FIG. 31 is a block diagram showing an example of a main configuration of the discrete time analog circuit according to the present embodiment.
  • a discrete time analog circuit 1500 corresponds to the discrete time analog circuit 13 of FIG. 7, and constitutes a sampling mixer having a second-order polynomial in the numerator denominator of the transfer function.
  • the same components as those in FIGS. 8, 17, and 27 are denoted by the same reference numerals and description thereof is omitted.
  • a discrete-time analog circuit 1500 in FIG. 31 has a configuration in which a numerator coefficient circuit 1510 and denominator coefficient circuits 220 and 610 are added to the discrete-time analog circuit 1100 in FIG.
  • the discrete-time analog circuit 1500 includes molecular coefficient circuits 150, 1120, and 1510 that are constituted by rotating capacitors, and coefficient circuits 220 and 610 that are constituted by buffer capacitors. As a result, the discrete-time analog circuit 1500 realizes quadratic polynomials for the numerator and denominator, respectively.
  • a clock (control signal) shown in FIG. 33 is input from the clock generation circuit 110 to each switch of the discrete-time analog circuit 1500.
  • V1 is determined by charge sharing between CH210 (a1) and CR0 together with the charge (CHv (n-N)) one timing before the input charge held in CH210 (a1).
  • CR0 is CR152-1 (a2) or CR152-1 (a3).
  • This V1 is held in CR1 at a potential B1 times by the amplifier 1121 (b1).
  • CR1 is CR1123-1 (a5), CR1123-2 (a5), or CR1123-3 (a6).
  • the potential is multiplied by B2 by the amplifier 1511 (b2), and is held in CR2 with the potential multiplied by B2.
  • the output potential Vout is determined by charge sharing between the charge held in CB1 (A1CB1vout (nN)) and the charge held in CB2 (A2CB1vout (n-2N)).
  • CB1 is CB223-1 (a11) or CB223-2 (a12).
  • CB2 is CB613-1 (a13), CB613-2 (a14), or CB613-3 (a15).
  • the Vout is held at CB1 at a potential A1 times by the amplifier 221 (b3) and held at CB2 at a potential A2 times by the amplifier 611 (b4).
  • the transfer function is as follows when formula (53) is transformed by z conversion.
  • the discrete-time analog circuit according to the present embodiment can realize a quadratic polynomial having arbitrary coefficients in the numerator and denominator of the transfer function TIIR . That is, the discrete-time analog circuit can realize a transfer function obtained by converting a secondary filter function in the s region into the z region by bilinear transformation using a sampling mixer.
  • the difference in transfer function will be described in the explanation of the n-th order transfer function.
  • FIG. 32 is a block diagram showing an example of another main configuration of the discrete-time analog circuit according to the present embodiment.
  • a discrete-time analog circuit 1600 constitutes a sampling filter having a second-order coefficient in the denominator of the transfer function.
  • the same reference numerals as those in FIG. 31 are attached to the same components as those in the discrete-time analog circuit 1500 in FIG.
  • the discrete time analog circuit 1600 of FIG. 32 adopts a configuration in which TA 120 and CH 1110 are deleted from the discrete time analog circuit 1500 of FIG.
  • the discrete-time analog circuit 1600 of FIG. 32 has a configuration in which an amplifier 1610 is added in front of the switches 152-1 and 152-2 (corresponding to changing the molecular charge sharing type coefficient circuit 150 to a molecular potential holding type). Take.
  • the discrete-time analog circuit 1600 includes the molecular coefficient circuits 1120 and 1510 configured by rotating capacitors and the coefficient circuits 220 and 610 configured by buffer capacitors. As a result, the discrete-time analog circuit 1600 realizes quadratic polynomials for the denominator and the numerator, respectively.
  • clock (control signal) shown in FIG. 33 is input from the clock generation circuit 110 to each switch of the discrete-time analog circuit 1600.
  • the input potential Vin is held at CR0 at a potential B0 times by the amplifier 1610 (b0).
  • CR0 is CR152-1 (a2) or CR152-1 (a3).
  • the input potential Vin is held at CR1 at a potential B1 times by the amplifier 1121 (b1).
  • CR1 is CR1123-1 (a5), CR1123-2 (a5), or CR1123-3 (a6).
  • the potential is multiplied by B2 by the amplifier 1511 (b2), and the potential after B2 is held in CR2.
  • CR2 is CR1513-1 (a7), CR1513-2 (a8), CR1513-3 (a9), or CR1513-4 (a10).
  • the output potential Vout is determined by charge sharing between the charge held in CB1 (A1CB1vout (nN)) and the charge held in CB2 (A2CB1Vout (n ⁇ 2N)).
  • CB1 is CB223-1 (a11) or CB223-2 (a12).
  • CB2 is CB613-1 (a13), CB613-2 (a14), or CB613-3 (a15).
  • This Vout is held at CB1 at a potential A1 times by the amplifier 221 (b3) and held at CB2 at a potential A2 times by the amplifier 611 (b4).
  • the transfer function is as follows when formula (56) is rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can realize a quadratic polynomial having arbitrary coefficients in the numerator and denominator of the transfer function T IIR as shown in Expression (57). That is, the discrete time analog circuit according to the present embodiment can realize the transfer function obtained by converting the filter function in the s region into the z region by bilinear transformation with the sampling filter.
  • the difference in transfer function will be described in the explanation of the n-th order transfer function.
  • an arbitrary coefficient value can be realized in the numerator denominator. Therefore, in the present embodiment, by comparing the numerator and denominator coefficients of Expression (58) with Expression (57), for example, the transconductance gm of TA120 and the value of each capacitor are set as follows. To do.
  • 34 (a) and 34 (b) show a comparison between the calculation result of the second-order Chebyshev characteristic and the result of the SPICE simulation.
  • the horizontal axis in FIG. 34 shows the frequency after frequency conversion.
  • the solid line is the calculation result of the numerator denominator
  • the dotted line is the calculation result of the denominator shown for reference.
  • DC (0 Hz) in FIG. 34 corresponds to the LO frequency.
  • the LO frequency was 1.5 GHz.
  • an ideal TA 120, each switch, and each capacitor were used in the configuration of the discrete-time analog circuit 1600 of FIG.
  • the values of the history capacitor CH and the rotate capacitor CR are made equal so that ripples due to the Chebyshev characteristic appear clearly.
  • the calculation results and the simulation results agree well in a narrow band, and the discrete-time analog circuit 1600 performs the intended operation by adopting the configuration of FIG. I can confirm that.
  • the denominator type deviates from the Chebyshev transfer function obtained by bilinear transformation around the sampling frequency / 2.
  • the calculation result and the simulation result can be matched even in the broadband characteristics by increasing the numerator of the transfer function.
  • the discrete-time analog circuit according to the present embodiment can realize a polynomial having an arbitrary order coefficient in the numerator and denominator of the transfer function, and can obtain a wide band and steep characteristics.
  • polynomial coefficients having an arbitrary degree coefficient are realized not only in the denominator but also in the numerator, it is possible to arbitrarily set the number and values of poles of the transfer function, and the freedom of filter design The degree can be improved.
  • the method of constructing the second-order polynomial of the molecule may be either a charge sharing type, a potential holding type, or a hybrid of both.
  • the method of constructing the second-order polynomial of the denominator may be the former stage or the latter stage. The difference in transfer function will be described when the n-th order transfer function is described.
  • the configuration of FIG. 31 can perform filter processing represented by a transfer function having a second-order polynomial having arbitrary coefficients in both the numerator denominator and frequency conversion by charge sampling.
  • the discrete-time analog circuit can perform filter processing represented by a transfer function having a second-order term having arbitrary coefficients in both numerator denominators.
  • FIG. 35 is a block diagram illustrating an example of a main configuration of the discrete-time analog circuit according to the present embodiment.
  • a discrete-time analog circuit 1700 corresponds to the discrete-time analog circuit 13 of FIG. 7, and constitutes a sampling mixer having an nth-order coefficient in the denominator of the transfer function.
  • the same components as those in FIGS. 21 and 30 are denoted by the same reference numerals as those in FIGS.
  • the discrete-time analog circuit 1700 realizes n-order polynomials in the denominator and the numerator, respectively.
  • the charge sharing operation of the discrete-time analog circuit 1700 is a combination of the nth-order numerator type and the nth-order preceding denominator type.
  • the transfer function is as follows when formula (60) is rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can realize a polynomial having an arbitrary order coefficient in the numerator denominator of the transfer function, as shown in Expression (61) and Expression (62), and can freely design a filter. The degree can be improved.
  • FIG. 36 is a block diagram showing an example of another main configuration of the discrete-time analog circuit according to the present embodiment.
  • the discrete-time analog circuit 1800 corresponds to the discrete-time analog circuit 13 in FIG. 7, and constitutes a sampling mixer having an n-th order coefficient in the denominator of the transfer function. Note that in the discrete-time analog circuit 1800 in FIG. 36, the same reference numerals as those in FIG.
  • the charge sharing operation of the discrete-time analog circuit 1800 is a combination of the nth-order numerator type and the nth-order latter-stage denominator type.
  • the transfer function is as follows when the equation (64) is rearranged by z-transform.
  • the discrete-time analog circuit according to the present embodiment can realize a polynomial having an arbitrary order coefficient in the numerator denominator of the transfer function, as shown in Expression (65) and Expression (66). That is, in this embodiment, zero and pole can be set freely, so that the degree of freedom in designing the filter can be improved.
  • the discrete-time analog circuit according to the present embodiment can provide a transfer function such as a numerator m-th denominator n-order by preparing m numerator-type coefficient circuits and n denominator-type coefficient circuits.
  • n and m are integers of 0 or more.
  • N 0 in the denominator coefficient circuit corresponds to a single capacitor (CH or CB) having no potential holding circuit.
  • 35 and 36 can perform filter processing represented by a transfer function having an n-th order polynomial having arbitrary coefficients in both the numerator and the denominator, along with frequency conversion by charge sampling. Both differ in whether or not a denominator coefficient circuit is connected or not at the time of charge sampling for frequency conversion, and are considered to affect noise and linearity.
  • the discrete-time analog circuit arbitrarily sets zeros and poles of a transfer function expressed by a transfer function having an n-th order polynomial having arbitrary coefficients in both the numerator and the denominator. It is possible to perform filter processing that can be set to
  • n-order pre-stage sampling filter shown in FIG. 37 As basic components, there are an n-order pre-stage sampling filter shown in FIG. 37 and an n-order post-stage sampling filter shown in FIG.
  • FIG. 37 is a block diagram showing an example of another main configuration of the discrete-time analog circuit according to the present embodiment.
  • the discrete-time analog circuit 1900 constitutes a sampling filter having an nth-order coefficient in the denominator of the transfer function.
  • the same reference numerals as those in FIG. 35 are given to the same components as those in the discrete-time analog circuit 1700 in FIG.
  • the discrete-time analog circuit 1900 of FIG. 37 adopts a configuration in which TA 120 and CB 1460 are deleted from the discrete-time analog circuit 1700 of FIG.
  • the discrete-time analog circuit 1900 shown in FIG. 37 includes the numerator type coefficient circuits 1420-0 to 1420-n constituted by the rotate capacitors and the denominator type coefficient circuits 810-1 to 810-n. .
  • the discrete-time analog circuit 1900 realizes n-order polynomials for the denominator and the numerator, respectively.
  • FIG. 38 is a block diagram showing an example of another main configuration of the discrete-time analog circuit according to the present embodiment.
  • the discrete-time analog circuit 2000 constitutes a sampling filter having an n-th order coefficient in the denominator of the transfer function.
  • the same components as those of the discrete-time analog circuit 1800 of FIG. 36 are denoted by the same reference numerals as those in FIG.
  • the discrete-time analog circuit 2000 in FIG. 38 adopts a configuration in which TA 120 and CB 1460 are deleted from the discrete-time analog circuit 1800 in FIG.
  • the discrete-time analog circuit 2000 includes numerator coefficient circuits 1420-0 to 1420-n and denominator coefficient circuits 910-1 to 910-n each including a rotate capacitor.
  • the discrete-time analog circuit 1900 realizes n-order polynomials for the denominator and the numerator, respectively.
  • FIG. 39 is a block diagram illustrating an example of a main configuration of a discrete-time analog circuit according to the embodiment.
  • the discrete-time analog circuit 2100 adopts a configuration in which m discrete-time analog circuits 1900 (n-th order pre-stage sampling filters) in FIG. 37 are connected to the output of the TA 120 (2110-1 to 2110-m). Further, the discrete time analog circuit 2100 employs a configuration in which a buffer capacitor 520 is connected to the output thereof.
  • the system connected to the sampling switch 130-2 has a differential reverse phase.
  • the charge sharing operation of the discrete-time analog circuit 1900 is an operation in which a plurality of combinations of the n-order numerator type and the n-order preceding denominator type are connected.
  • the transfer function is as follows when formulas (68) and (69) are rearranged by z-transform.
  • FIG. 40 is a block diagram illustrating an example of a main configuration of the discrete-time analog circuit according to the embodiment.
  • the discrete-time analog circuit 2200 in FIG. 40 has m ⁇ 1 (2210-1 to 2210 ⁇ ) discrete-time analog circuits 2000 (n-th order subsequent sampling filters) in FIG. 38 at the output of the discrete-time analog circuit 1800 in FIG. m) Take a connected configuration.
  • the system connected to the sampling switch 130-2 has a differential reverse phase.
  • the charge sharing operation of the discrete-time analog circuit 1900 is an operation in which a plurality of combinations of the n-order numerator type and the n-order rear-stage denominator type are connected.
  • the transfer function is as follows when formulas (73) and (74) are arranged by z-transform and arranged.
  • the discrete-time analog circuit according to the present embodiment has an n-order numerator denominator transfer function cascaded in m stages, as shown in equations (75) and (76).
  • l numerator coefficient circuits and n denominator coefficient circuits are prepared, and a transfer function such as a numerator l-order denominator n-order is also possible.
  • l and n are integers of 0 or more.
  • N 0 in the denominator coefficient circuit corresponds to a single capacitor (CH or CB) having no potential holding circuit.
  • the overall transfer function can be described by the following equation when the equations (78) and (79) are combined by z-transform.
  • the transconductance gm of TA 120 and the value of each capacitor are set as follows.
  • gm 2.91889 ⁇ 10 ⁇ ( ⁇ 5)
  • CB11 19.6454 pF
  • CB12 9.665153 pF
  • CB21 1.98357 pF
  • CB22 9.84541 pF
  • FIG. 41 shows a comparison between the calculation result of the transfer function of the fourth-order Chebyshev characteristic and the simulation result of the present embodiment.
  • FIG. 41A shows the ripple characteristics
  • FIG. 41B shows the narrow band characteristics
  • FIG. 41C shows the wide band characteristics.
  • the horizontal axis in FIG. 41 shows the frequency after frequency conversion.
  • DC (0 Hz) in FIG. 41 corresponds to the LO frequency.
  • Calculations and simulations were performed with an LO frequency of 1.5 GHz.
  • TA 120, each switch, and each capacitor were ideal.
  • the values of the history capacitor CH and the rotate capacitor CR are made equal so that the ripple due to the Chebyshev characteristic appears clearly.
  • the discrete-time analog circuit 2200 can realize a high-order Chebyshev characteristic and a broadband and steep filter characteristic by adopting the configuration of FIG.
  • FIG. 41 exemplifies Chebyshev characteristics, but it is considered that a more advanced filter characteristic such as an elliptic function can be obtained by using the discrete-time analog circuit according to this embodiment.
  • 37 and 38 can perform filter processing represented by a transfer function having an nth-order polynomial having arbitrary coefficients in both the numerator and the denominator.
  • FIGS. 39 and 40 can perform frequency conversion and filter processing expressed by integrating m transfer functions having n-order polynomials having arbitrary coefficients in both the numerator and the denominator. it can. Both differ in whether or not a denominator coefficient circuit is connected or not at the time of charge sampling for frequency conversion, and are considered to affect noise and linearity.
  • the discrete-time analog circuit according to the present embodiment has m transfer functions having n-order polynomials having arbitrary coefficients in both the numerator and the denominator and capable of arbitrarily setting zero and poles of the transfer function. It is possible to perform a filtering process having an integrated transfer function. As a result, the discrete-time analog circuit according to the present embodiment can realize an arbitrary-order filter function (flatness characteristic, Chebyshev characteristic, etc.), and greatly increases the degree of freedom of filter design in the discrete-time analog circuit. It becomes possible to enlarge.
  • FIG. 42 shows an example of the internal configuration of the coefficient circuit 2300 in which the amplifier is a grounded source amplifier.
  • the coefficient circuit 2300 includes a common source amplifier 2310, a connection changeover switch, and a capacitor.
  • the common-source amplifier 2310 includes a transistor (M1), a load resistor (Rload), and bias setting elements (Rbias, Cbias1, Cbias2, Vbias).
  • Zload is a load formed of a bias setting capacitor (Cbias1) and a capacitor for holding a potential (Cbias2).
  • Capacitances (Cbias1, Cbias2) are given to the input and output for separation from the switch bias point, but these capacities are not necessarily required. As the value of the capacitance for bias setting, it is necessary to select a value that is sufficiently larger than the capacitance holding the potential.
  • the gain is ⁇ gmZload and becomes a negative coefficient, but a positive coefficient can be obtained by adopting the configuration shown in FIGS. 43 and 44.
  • the discrete-time analog circuits shown in FIGS. 43 and 44 realize a positive coefficient by using an antiphase signal.
  • the charge holding circuits in the capacitance units 2420-1 and 2420-2 in the primary denominator coefficient circuit are connected in the positive phase at the timing when they are connected to the potential holding circuit 2410-1.
  • the charge holding circuits in the capacitance units 2420-1 and 2420-2 in the primary denominator coefficient circuit are connected to the rotate capacitor circuit 2030-2 and the secondary denominator coefficient circuit 2440-2, Connected to the phase.
  • the charge holding circuits in 2420-3 and 2420-4 in the primary denominator coefficient circuit are connected in opposite phases at the timing when they are connected to the potential holding circuit 2410-2.
  • the charge holding circuits in the capacity units 2420-3 and 2420-4 in the primary denominator circuit are connected to the rotate capacitor circuit 2030-1 and the secondary denominator circuit 2440-1, Connected to the phase.
  • FIG. 43 and 44 differ in the method of generating the reverse phase.
  • a sample value system shifted by 180 degrees due to LOB is created, whereas in FIG. 44, a signal having a reverse phase exists at the input, and a differential TA is used.
  • the method of inverting the sign of the coefficient of the first-order denominator coefficient circuit has been described, but the sign of the coefficient is inverted even in the case of an n-order (n is a positive number of 2 or more) denominator coefficient circuit and a rotating capacitor circuit. It is possible to make it. Specifically, inversion of the sign of the coefficient is possible by switching the connection between the normal phase and the reverse phase at the next timing.
  • the next timing is a timing at which the charge holding circuit is connected (charge is input to the charge holding circuit) and a timing at which the charge holding circuit is connected (charge is output from the charge holding circuit).
  • the amplifier realizes the reverse sign on the transfer function even when it is not composed of a common-source transistor (such as capacitor serial / parallel conversion, which will be described later), by using a signal with a reverse phase. Is possible.
  • the amplifier can be configured not only with the nMOS source-grounded type shown here but also with the pMOS-type source-grounded type, and any of the amplifier-operating devices such as an inverter type or a cascode type configuration can be used. Is possible.
  • the switch can be constituted by an nMOS transistor, a pMOS transistor, or a complementary MOS switch in which both are combined.
  • a discrete-time analog circuit using this amplifier has an n-th order polynomial having arbitrary coefficients in both the numerator and the denominator, can be set arbitrarily with zero and pole of the transfer function, and is integrated with m transfer functions. Filtering with functions can be performed.
  • FIG. 45 is a diagram showing another configuration of the coefficient circuit according to the present embodiment.
  • the coefficient circuit 2500-i (i is the order of the denominator coefficient) has a voltage follower (amplifier having a gain of about 1) 2510 and capacitance units 2520-1 to 2520- (i + 1).
  • Each of the units 2520-1 to 2520- (i + 1) includes a plurality of connection changeover switches and a plurality of capacitors.
  • FIG. 46 is a diagram showing another configuration of the coefficient circuit according to the present embodiment.
  • the coefficient circuit 2600 of FIG. 46 can obtain a coefficient of M times in the kth order.
  • the capacitor unit 2620-i has M capacitors, the gain after parallel-to-serial conversion becomes M because each capacitor is multiplied by M.
  • a drain-grounded circuit can be considered.
  • the gain of the coefficient circuit 2600 is determined by the number of capacitors included in the unit 2620-i. Therefore, depending on the method of creating the coefficient circuit 2600, the gain can be set with high accuracy, which is advantageous compared to the coefficient circuit 2300 type that determines the gain with an amplifier.
  • a discrete-time analog circuit using this amplifier has an n-th order polynomial having arbitrary coefficients in both the numerator and the denominator, can be set arbitrarily with zero and pole of the transfer function, and is integrated with m transfer functions. Filtering with functions can be performed.
  • the discrete-time analog circuit and the receiver according to the present invention are useful for a high-frequency signal processing circuit of a receiving unit in a wireless communication device, and are suitable for application when performing signal frequency conversion and filter processing.

Landscapes

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Abstract

　フィルタの零点と極の設定位置の自由度が高い、広帯域かつ急峻なフィルタ特性を有する離散時間アナログ回路。この離散時間アナログ回路（１００）は、ローテートキャパシタ回路（１５０）と、ローテートキャパシタ回路（１５０）の入力ライン又は出力ラインに接続され、入力電位又は入力電荷を増幅する増幅器（１４１）と、増幅器（１４１）に直列に配置され、互いに並列に配置される２個のヒストリキャパシタ（１４３－１，１４３－２）とを有する係数回路（１４０）と、２個のヒストリキャパシタ（１４３－１，１４３－２）のうち、増幅器（１４１）と接続されチャージされる第１のアクティブキャパシタと、増幅器（１４１）を介さずに入力ライン又は出力ラインと接続され、ローテートキャパシタ回路（１５０）と電荷共有される第２のアクティブキャパシタとのペアを順次変更するクロック生成回路（１１０）と、を具備する。

Description

離散時間アナログ回路及びそれを用いた受信機
　本発明は、離散時間アナログ回路及びそれを用いた受信機に関し、特に離散時間アナログ処理により周波数変換やフィルタ処理等の受信信号処理を行う技術に関する。
　無線受信機は、小型化、低消費電力化、ならびに、アナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている（例えば特許文献１、非特許文献１）。
　図１は、特許文献１に開示されているダイレクトサンプリング回路の全体構成を示す図である。図２は、図１の回路に入力される制御信号を示すタイミングチャートである。図１のダイレクトサンプリング回路は、受信したアナログＲＦ（Radio Frequency）信号を、周波数変換し、離散時間アナログ信号へ変換している。このときの周波数変換は、マルチタップ・ダイレクト・サンプリング・ミキサ（Multi-Tap Direct Sampling Mixer）を用いる。より具体的には、図１の回路に含まれる複数のキャパシタ間での電荷移動により、ＦＩＲ（Finite Impulse Response）フィルタ、及びＩＩＲ（Infinite Impulse Response）フィルタの積となるフィルタ特性を実現する。通過域近傍の特性は、２次ＩＩＲフィルタ特性で決定される。図３（ａ）は、広帯域周波数特性を示し、図３（ｂ）は通過域近傍の狭帯域周波数特性の一例を示す。
　さらに、ダイレクトサンプリング回路は、上記構成を基本として、伝達関数に複素極を有する構成が知られている（非特許文献２）。図４は、非特許文献２に開示されているダイレクトサンプリング回路の全体構成を示す図である。図５は、図４の回路に入力される制御信号を示すタイミングチャートである。図６は、図４の回路によって得られる周波数特性の例（ローカル（ＬＯ）周波数fLO＝２．４ＧＨｚ）である。ダイレクトサンプリング回路は、伝達関数に複素極を有することによって通過域にリプルを得られていることが知られている。
米国特許出願公開第２００３／００３５４９９号明細書
　しかしながら、前記従来の技術では、以下に示すような課題を有する。
　図１に示すような従来のダイレクトサンプリング回路では、通過域近傍が２次のＩＩＲで決まるため、広帯域かつ急峻なフィルタ特性を実現することが困難である。
　また、図４に示すような構成を採るダイレクトサンプリング回路は、伝達関数上に複素極を実現し、通過域をフラットにしたフィルタ特性を実現することが可能となる。しかし、この構成では、式（１）に示すようにフィルタの係数として１より小さい値しか選択できず、実現できる極の範囲が狭くなり、低周波数で極による周波数特性の持ち上がりを実現することが難しい。
Figure JPOXMLDOC01-appb-M000001
　例えば、従来のダイレクトサンプリング回路では、サンプリング周波数の１/１０００の帯域幅をもつフィルタで広帯域化を達成することが困難となる。図６の実線では、リプルの位置が１０ＭＨｚ付近にあり、デシメーション後のサンプリング周波数は１２０ＭＨｚであるため、両者の比はたった１２でしかない。
　広帯域なフィルタ特性を実現するためには、デシメーション(Decimation)が必要となる。しかし、デシメーションを用いたフィルタは、デシメーション比に対応する周波数で折り返しが発生するため、当該フィルタ特性を有するフィルタを容易に使用することが難しくなる。
　つまり、従来の構成では、係数の実現範囲に制約があるため、アナログやデジタルのフィルタ設計において、一般的に用いられている最平坦特性やチェビシェフ特性を、任意のサンプリング周波数で実現することができなかった。
　本発明は、かかる点に鑑みてなされたものであり、フィルタの零点と極の設定位置の自由度が高い、広帯域かつ急峻なフィルタ特性を有する離散時間アナログ回路および受信機を提供することを目的とする。
　本発明の離散時間アナログ回路の一つの態様は、ローテートキャパシタ回路と、前記ローテートキャパシタ回路の入力ラインに接続され、入力電位又は入力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるｎ個の電荷保持手段とを有する、少なくとも一つの係数回路と、前記ｎ個の電荷保持手段のうち、前記電位保持手段と接続されチャージされる第１の電荷保持手段と、前記電位保持手段を介さずに前記入力ラインと接続され、前記ローテートキャパシタ回路の電荷と電荷共有または前記ローテートキャパシタ回路に電位保持される第２の電荷保持手段とのペアを順次変更する回路接続切り替え手段と、を具備する。
　本発明の離散時間アナログ回路の一つの態様は、ローテートキャパシタ回路と、前記ローテートキャパシタ回路の出力ラインに接続され、出力電位又は出力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるｎ個の電荷保持手段とを有する、少なくとも一つの係数回路と、前記ｎ個の電荷保持手段のうち、前記電位保持手段と接続されチャージされる第１の電荷保持手段と、前記電位保持手段を介さずに前記出力ラインと接続され、前記ローテートキャパシタ回路の電荷と電荷共有または前記ローテートキャパシタ回路に電位保持される第２の電荷保持手段とのペアを順次変更する回路接続切り替え手段と、を具備する。
　本発明の受信機の一つの態様は、上記記載の離散時間アナログ回路と、入力信号を受信するアンテナと、前記アンテナが受信した信号を増幅し、増幅された信号を前記離散時間アナログ回路に出力する低雑音増幅器と、前記離散時間アナログ回路から出力されるベースバンド信号をアナログデジタル変換して、デジタルベースバンド信号を出力するアナログデジタル変換部と、を具備する。
　本発明によれば、サンプリング回路の設計自由度を向上し、広帯域かつ急峻なフィルタ特性を実現することが可能となる。
従来構成１のダイレクトサンプリング回路の構成図 従来構成１のダイレクトサンプリング回路に入力する制御信号のタイミングチャート 従来構成１のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図 従来構成２のダイレクトサンプリング回路の構成図 従来構成２のダイレクトサンプリング回路に入力する制御信号のタイミングチャート 従来構成２のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態１に係るダイレクトサンプリング受信機の構成を示すブロック図 実施の形態１に係る離散時間アナログ回路の構成図 クロック生成回路から提供されるクロック（制御信号）を示す図 実施の形態１に係る離散時間アナログ回路の別の構成図 クロック生成回路から提供されるクロック（制御信号）を示す図 実施の形態１に係る離散時間アナログ回路の更に別の構成図 実施の形態１に係る係数回路の動作を説明するための図 実施の形態１に係る係数回路の共通構成を示す図 実施の形態２に係る離散時間アナログ回路の構成図 クロック生成回路から提供されるクロック（制御信号）を示す図 実施の形態２に係る離散時間アナログ回路の別の構成図 計算結果及びシミュレーション結果によるフィルタ特性の一例を示す特性図 実施の形態３に係る係数回路の動作原理を示す図 実施の形態３に係る係数回路の具体的構成を示す図 実施の形態３に係る離散時間アナログ回路の構成図 クロック生成回路から提供されるクロック（制御信号）を示す図 実施の形態３に係るｎ次の離散時間アナログ回路の別の構成図 実施の形態４に係る係数回路の構成図 実施の形態４に係る離散時間アナログ回路の構成図 クロック生成回路から提供されるクロック（制御信号）を示す図 実施の形態４に係る離散時間アナログ回路の別の構成図 クロック生成回路から提供されるクロック（制御信号）を示す図 実施の形態４に係るｋ次の係数回路の構成図 実施の形態４に係るｎ次の離散時間アナログ回路の構成図 実施の形態５に係る離散時間アナログ回路の構成図 実施の形態５に係る離散時間アナログ回路の別の構成図 クロック生成回路から提供されるクロック（制御信号）を示す図 実施の形態５の離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 実施の形態６に係るｎ次の離散時間アナログ回路の構成図 実施の形態６に係るｎ次の離散時間アナログ回路の別の構成図 実施の形態７に係る離散時間アナログ回路の構成図 実施の形態７に係る離散時間アナログ回路の別の構成図 実施の形態７に係る離散時間アナログ回路の更に別の構成図 実施の形態７に係る離散時間アナログ回路の更に別の構成図 実施の形態７に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 実施の形態８に係る係数回路の構成図 実施の形態８に係る回路接続の別の構成図 実施の形態８に係る回路接続の更に別の構成図 実施の形態９に係る係数回路の更に別の構成図 実施の形態９に係るｋ次の係数回路の構成図
　以下、本発明の実施の形態について図面を参照して詳細に説明する。
　（実施の形態１）
　［サンプリング受信機全体の説明］
　図７は、本実施の形態に係るダイレクトサンプリング受信機の構成を示すブロック図である。図７において、ダイレクトサンプリング受信機１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）１２と、離散時間アナログ回路１３と、参照周波数発振部１４と、Ａ／Ｄ（Analog to Digital）変換処理部１５と、デジタル受信処理部１６とを有する。
　このダイレクトサンプリング受信機１０は、搬送波周波数ｆＲＦで送信された電磁波２１を受信し、この受信信号に対して離散時間的に周波数変換とフィルタ処理を施して所望信号成分を抽出する。そして、ダイレクトサンプリング受信機１０は、抽出した所望信号成分をデジタル信号に変換してデジタル受信処理を行い、得られた受信データ２７を出力する。
　アンテナ１１は、図示していない送信局から搬送波周波数ｆＲＦで送信された電磁波２１を受信し、これをアナログＲＦ信号２２に変換する。低雑音増幅器１２は、アナログＲＦ信号２２を増幅して出力する。
　離散時間アナログ回路１３は、増幅されたアナログＲＦ信号２３と参照周波数信号２４とを入力とする。そして、離散時間アナログ回路１３は、アナログＲＦ信号２３を離散時間的に周波数変換してフィルタ処理を行うことで、所望信号成分のみを抽出したベースバンド信号(または中間周波数（ＩＦ)信号)２５を出力する。
　参照周波数発振部１４は、離散時間アナログ回路１３に対して、サンプリング処理及び周波数変換処理に用いる参照周波数信号２４を生成して出力する。
　Ａ／Ｄ変換処理部１５は、入力されるベースバンド信号２５を所定のサンプリング周波数でデジタル値に量子化し、変換したデジタルベースバンド信号２６を出力する。
　デジタル受信処理部１６は、入力されるデジタルベースバンド信号２６に対して、復調処理及び復号処理等の所定のデジタル受信処理を行い、これにより得た受信データ２７を出力する。
　図８は、本実施の形態に係る離散時間アナログ回路１３の要部構成の一例を示すブロック図である。なお、図８において、離散時間アナログ回路１００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサを構成する。
　［離散時間アナログ回路１００の構成］
　図８において、離散時間アナログ回路１００は、クロック生成回路１１０、ＴＡ（Transconductance Amplifier：電圧電流変換回路（トランスコンダクタンス値：ｇｍ））１２０、サンプリングスイッチ１３０、係数回路１４０、ローテートキャパシタ回路１５０、リセットスイッチ１６０、及び、ダンプスイッチ１７０を有する。
　図８に示す離散時間アナログ回路１００は、ローテートキャパシタ回路１５０の前段に係数回路１４０を有する構成を示すもので、以下では、前段型離散時間アナログ回路と呼ぶ。前段型離散時間アナログ回路は、係数回路１４０がローテートキャパシタ回路１５０の入力ラインに接続されている。
　係数回路１４０は、ＣＨ（ヒストリキャパシタ）１４３－１，１４３－２(a1,a2)、増幅器１４１(b)、接続切り替えスイッチ（以下、スイッチという）１４２－１～１４２－４(c1-c4)を有する。そして、係数回路１４０は、ローテートキャパシタ回路１５０(内の電荷保持回路)と電荷共有することにより、離散時間アナログ回路１００の伝達関数の分母（denominator）の１次の任意の値を有する係数を実現する。係数回路１４０には、クロック生成回路１１０から制御信号であるＳ１、Ｓ２が入力される。
　係数回路１４０において、増幅器１４１(b)は、ローテートキャパシタ回路１５０の入力ラインに接続され、入力電位又は入力電荷を増幅する電位保持手段として機能する。また、ＣＨ１４３－１，１４３－２は、増幅器１４１(b)とは直列に接続され、互いに並列に配置される。ＣＨ１４３－１，１４３－２は、電荷保持手段として機能する。
　ローテートキャパシタ回路１５０は、スイッチ１５１－１～１５１－４、ＣＲ（ローテートキャパシタ）１５２－１，１５２－２(a3,a4)を有する。
　クロック生成回路１１０は、サンプリングスイッチ１３０、係数回路１４０、スイッチ１５１－１～１５１－４、リセットスイッチ１６０、及び、ダンプスイッチ１７０に、クロック（制御信号）を提供する。図９は、クロック生成回路１１０から提供されるクロック（制御信号）を示す図である。具体的には、クロック生成回路１１０は、参照周波数発振部１４で生成された参照周波数信号２４から、ＬＯ，Ｓ１，Ｓ２，ＲＥＳ，ＤＵＭＰの制御信号を生成し、各スイッチに供給する。
　なお、図９において、Ｎは、電荷サンプリング時の電荷蓄積によるデシメーション比を表し、ＬＯの周期とＳ系のクロック（Ｓ１，Ｓ２）の周期との比の１/２である。具体的には、２ＮＴＬＯ＝ＴＳＣＬＫ，ＬＯの周期とＲＥＳ又はＤＵＭＰの周期との比である。また、ＤＵＭＰとＲＥＳとは、半周期だけずれた信号である。
　［離散時間アナログ回路１００の動作］
　クロック生成回路１１０は、参照周波数発振部１４で生成された参照周波数信号２４から、ＬＯ，Ｓ１，Ｓ２，ＲＥＳ，ＤＵＭＰの制御信号を生成し、各スイッチに供給する。
　ＴＡ１２０は、低雑音増幅器１２で増幅されたアナログＲＦ信号２３を入力電圧信号として電流(gm×Vin)に変換する。
　サンプリングスイッチ１３０は、ＴＡ１２０の出力段に接続され、クロック生成回路から供給されるＬＯがハイの時間だけオンする。ここで、ＬＯは、ダイレクトコンバージョンの場合、アナログＲＦ信号２３のｆＲＦと一致した周波数の信号(ｆＬＯ＝ｆＲＦ)である。また、ＬＯは、ＩＦ周波数を用いる場合、ｆＲＦからＩＦ周波数分だけずれた周波数の信号である(ｆＬＯ＝ｆＲＦ±ｆＩＦ)。
　［１］Ｓ１がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)が、ＣＨ１４３－２(a2)とＣＲ１５２－１(a3)とに電荷（入力電荷）として蓄積される。Ｓ１がハイとなる区間は、ＣＨ１４３－２(a2)に保持されている電荷(A×Voutで蓄積された電荷)と前記入力電荷とが電荷共有されて、出力電位Voutが定まる。
　同時に、増幅器１４１は、出力電位Voutをモニタし、出力電位VoutをＡ倍に増幅してＣＨ１４３－１(a1)に充電する。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a3)の出力電位Voutを、ベースバンド信号または中間周波数（Intermediate Frequency：ＩＦ)信号２５として、出力（Vout）する。つまり、出力電位Voutは、アナログＲＦ信号２３を離散時間的に周波数変換してフィルタ処理され、所望信号成分のみを抽出したベースバンド信号(またはＩＦ信号)２５として出力される。
　また、ＲＥＳがハイとなる区間は、ＤＵＭＰがローとなり、ＣＲ１５２－１(a3)の電位がリセットされる。
　［２］Ｓ２がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)が、ＣＨ１４３－１(a1)とＣＲ１５２－２(a4)に電荷（入力電荷）として蓄積される。Ｓ２がハイとなる区間は、ＣＨ１４３－１(a1)に保持されている電荷(A×Voutで蓄積された電荷)と前記入力電荷とが電荷共有されて、出力電位Voutが定まる。
　同時に、増幅器１４１(b)は、出力電位Voutをモニタし、出力電位VoutをＡ倍に増幅してＣＨ１４３－２(a2)に充電する。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a3)の出力電位Voutをベースバンド信号またはＩＦ信号２５として出力される。つまり、出力電位Voutは、アナログＲＦ信号２３を離散時間的に周波数変換してフィルタ処理され、所望信号成分のみを抽出したベースバンド信号(またはＩＦ信号)２５として出力される。
　また、ＲＥＳがハイとなる区間は、ＤＵＭＰがローとなり、ＣＲ１５２－１(a3)の電位がリセットされる。
　［３］以降は、［１］、［２］の動作が繰り返される。すなわち、回路接続切り替え手段としてのクロック生成回路１１０及び各スイッチは、第１のキャパシタと、第２のキャパシタとのペアを順次変更する。ここで、第１のキャパシタは、増幅器１４１(b)と接続されチャージされるキャパシタである。また、第２のキャパシタは、増幅器１４１(b)を介さずにローテートキャパシタ回路１５０の入力ラインと接続され、ローテートキャパシタ回路１５０の電荷と電荷共有されるキャパシタである。
　上記動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000002
　式（２）において、左辺第１項のｑｉｎ（ｎ）は、入力電荷に相当し、左辺第２項は１タイミング前の出力電位がＡ倍されてＣＨに保持された電荷である。また、ｎは、タイミング時刻を示す。
　式（２）をｚ変換することにより、式（３）は得られる。
Figure JPOXMLDOC01-appb-M000003
　式（３）において、第１項Ｑｉｎは、入力電荷ｑｉｎ（ｎ）のｚ変換に相当し、以下の式で記述できる。sinθは、π/2付近であまり値が変わらないので、f = fLOを代入すればf = fLO付近の近似式として、式（４）のように簡単に表すことができる。
Figure JPOXMLDOC01-appb-M000004
　伝達関数は、以下の式（５）のようになる。
Figure JPOXMLDOC01-appb-M000005
　本実施の形態に係る離散時間アナログ回路は、分母のz-Ｎの係数に重み付け量Ａがかかることによって、任意の係数値を設定することが可能になっていることがわかる。
　以上の説明は、サンプリングミクサを構成するヒストリキャパシタを係数回路の構成要素に用いた例である。次の説明は、サンプリングミクサを構成するバッファキャパシタを係数回路の構成要素に用いた例について説明する。
　図１０は、本実施の形態に係る離散時間アナログ回路１３の別の要部構成を示す図である。なお、図１０において、離散時間アナログ回路２００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサを構成する。なお、図１０の離散時間アナログ回路２００において、図８の離散時間アナログ回路１００と共通する構成部分には、図８と同一の符号を付して説明を省略する。図１０の離散時間アナログ回路２００は、図４の離散時間アナログ回路１００に対し、係数回路１４０に代えて係数回路２２０を有し、ＣＨ２１０(a5)を追加した構成を採る。図１０に示す離散時間アナログ回路２００は、ローテートキャパシタ回路１５０の後段に係数回路２２０を有する構成を示すもので、以下では、後段型離散時間アナログ回路と呼ぶ。後段型型離散時間アナログ回路は、係数回路１４０がローテートキャパシタ回路１５０の出力ラインに接続されている。
　係数回路２２０は、ＣＢ（バッファキャパシタ）２２３－１，２２３－２(a1,a2)、増幅器２２１(b)、スイッチ２２２－１～２２２－４(c1-c4)を有する。そして、係数回路２２０内のＣＢ２２３－１，２２３－２(a1,a2)は、ＣＲ１５２－１，１５２－２(a3,a4)と電荷共有することにより、離散時間アナログ回路２００の伝達関数の分母の高次の係数を実現する。係数回路２２０には、クロック生成回路１１０から制御信号であるＳ１、Ｓ２が入力される。図１１は、クロック生成回路１１０から提供されるクロック（制御信号）を示す図である。
　係数回路２２０において、増幅器２２１(b)は、ローテートキャパシタ回路１５０の出力ラインに接続され、出力電位又は出力電荷を増幅する電位保持手段として機能する。また、ＣＢ２２３－１，２２３－２(a1,a2)は、増幅器２２１(b)と直列に接続され、互いに並列に配置される。ＣＢ２２３－１，２２３－２(a1,a2)は、電荷保持手段として機能する。
　［離散時間アナログ回路２００の動作］
　クロック生成回路１１０は、参照周波数発振部１４で生成された参照周波数信号２４から、ＬＯ，Ｓ１，Ｓ２，ＲＥＳ，ＤＵＭＰの制御信号を生成し、各スイッチに供給する。
　ＴＡ１２０は、低雑音増幅器１２で増幅されたアナログＲＦ信号２３を入力電圧信号として電流(gm×Vin)に変換する。
　［１］Ｓ１がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)が、ＣＨ２１０(a5)とＣＲ１５２－１(a3)に電荷（入力電荷）として蓄積される。ＬＯがハイとなる区間では、ＣＨ２１０(a5)に保持されている電荷と前記入力電荷とが、電荷共有されて、ＣＨ２１０(a5)とＣＲ１５２－１(a3)の電位V1が定まる。この電荷サンプリングにより、周波数変換が同時に行なわれ、ＲＦ（Radio Frequency：高周波）信号は、ＩＦ（中間周波数）信号またはＢＢ（Baseband：ベースバンド）信号に変換される。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－２(a4)とＣＢ２２３－２(a2)が接続される。そして、Ｓ１がハイとなる区間は、ＣＲ１５２－２(a4)に保持されていた電荷と、ＣＢ２２３－２(a2)に保持されていた電荷(A倍して蓄積された電荷)とが共有される。共有された電荷は、ＣＲ１５２－２(a4)とＣＢ２２３－２(a2)とに保持されて、出力電位Voutが定まる。
　同時に、増幅器２２１(b)は、出力電位Voutをモニタし、出力電位VoutをＡ倍に増幅してＣＢ２２３－１(a1)に充電する。出力電位Voutは、アナログＲＦ信号２３を周波数変換してフィルタ処理したＢＢ信号またはＩＦ信号２５として出力される。また、ＲＥＳがハイとなる区間は、ＤＵＭＰがローとなり、ＣＲ１５２－２(a4)の電荷が接地されてリセットされる。
　［２］Ｓ２がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)が、ＣＨ２１０(a5)とＣＲ１５２－２(a4)に電荷（入力電荷）として蓄積される。ＣＨ２１０(a5)に保持されている電荷と前記入力電荷とは、電荷共有されて、ＣＨ２１０(a5)とＣＲ１５２－２(a4)の電位V1が定まる。この電荷サンプリングにより、周波数変換が同時に行なわれ、ＲＦ信号は、ＩＦ信号またはＢＢ信号に変換される。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a3)とＣＢ２２３－１(a1)が接続される。そして、Ｓ２がハイとなる区間は、ＣＲ１５２－１(a3)に保持されていた電荷と、ＣＢ２２３－１(a1)に保持されていた電荷(A倍して蓄積された電荷)とが共有される。共有された電荷は、ＣＲ１５２－１(a3)とＣＢ２２３－１(a1)に保持されて、出力電位Voutが定まる。同時に、増幅器２２１(b)は、出力電位Voutをモニタし、出力電位VoutＡ倍に増幅してＣＢ２２３－２(a2)に充電する。出力電位Voutは、アナログＲＦ信号２３を周波数変換してフィルタ処理したＢＢ信号またはＩＦ信号２５として出力される。また、ＲＥＳがハイとなる区間は、ＣＲ１５２－１(a3)の電荷が接地されてリセットされる。
　［３］以降は、［１］、［２］の動作が繰り返される。すなわち、回路接続切り替え手段としてのクロック生成回路１１０及び各スイッチは、第１のキャパシタと、第２のキャパシタとのペアを順次変更する。ここで、第１のキャパシタは、増幅器２２１(b)と接続されチャージされるキャパシタである。また、第２のキャパシタは、増幅器２２１(b)を介さずにローテートキャパシタ回路１５０の出力ラインと接続され、ローテートキャパシタ回路１５０の電荷と電荷共有されるキャパシタである。
　上記動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000006
　式（６）において、左辺第１項のｑｉｎ（ｎ）は、入力電荷に相当し、左辺第２はＣＨに保持されていた１タイミング前の電荷共有で定まった電荷である。
Figure JPOXMLDOC01-appb-M000007
　式（７）において、左辺第１項は、ＣＲに保持されていた電荷であり、左辺第２項は１タイミング前の電荷共有で定まった電位をＡ倍してＣＢに保持された電荷である。
　式（６）及び式（７）をｚ変換して整理すると、伝達関数は、以下の式（８）のようになる。
Figure JPOXMLDOC01-appb-M000008
　本実施の形態に係る離散時間アナログ回路は、分母のz-Ｎの係数に重み付け量Ａがかかることによって、任意の係数値を設定することが可能になっていることがわかる。
　以上のように説明した離散時間アナログ回路２００は、サンプリングミクサを構成するバッファキャパシタを係数回路の構成要素に用いた例である。次に説明するサンプリングフィルタは、バッファキャパシタを係数回路の構成要素に用いた例である。
　［離散時間アナログ回路３００の構成］
　図１２は、本実施の形態に係る離散時間アナログ回路１３の更に別の要部構成を示す図である。なお、図１２において、離散時間アナログ回路３００は、サンプリングフィルタを構成する。なお、図１２の離散時間アナログ回路３００において、図１０の離散時間アナログ回路２００と共通する構成部分には、図１０と同一の符号を付して説明を省略する。図１２の離散時間アナログ回路３００は、図１０の離散時間アナログ回路２００に対して、ＴＡ１２０、サンプリングスイッチ１３０、ＣＨ２１０、リセットスイッチ１６０、ダンプスイッチ１７０を削除した構成を採る。
　離散時間アナログ回路３００は、ローテートキャパシタ回路１５０の後段に係数回路２２０を有し、後段型離散時間アナログ回路である。
［離散時間アナログ回路３００の動作］
　クロック生成回路１１０は、参照周波数発振部１４で生成された参照周波数信号２４から、Ｓ１，Ｓ２の制御信号を生成し、各回路に供給する。
　［１］Ｓ１がハイとなる区間
　Ｓ１がハイとなる区間は、ＣＲ１５２－１(a3)に入力電位Vin(または外部の電荷保持部との電荷共有によって定まる電位)に応じた電荷が蓄積される。
　一方で、ＣＲ１５２－２(a4)に蓄積されていた電荷とＣＢ２２３－２(a2)に蓄積されていた電荷とは、電荷共有される。共有された電荷は、ＣＲ１５２－２(a4)とＣＢ２２３－２(a2)とに保持され、出力電位Voutが定まる。
　同時に、増幅器２２１(b)は、出力電位Voutをモニタし、出力電位VoutをＡ倍に増幅してＣＢ２２３－１(a1)に充電する。
　［２］Ｓ２がハイとなる区間
　Ｓ２がハイとなる区間は、ＣＲ１５２－２(a4)に入力電位Vin(または外部の電荷保持部との電荷共有によって定まる電位)に応じた電荷が蓄積される。
　一方で、ＣＲ１５２－１(a3)に蓄積されていた電荷とＣＢ２２３－１(a1)に蓄積されていた電荷とは、電荷共有される。共有された電荷は、ＣＲ１５２－１(a3)とＣＢ２２３－１(a1)に保持され、出力電位Voutが定まる。
　同時に、増幅器２２１(b)は、出力電位Voutをモニタし、出力電位VoutをＡ倍に増幅してＣＢ２２３－２(a2)に充電する。
　［３］以降は、［１］、［２］の動作が繰り返される。
　上記動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000009
 　伝達関数は、式（９）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000010
 　本実施の形態に係る離散時間アナログ回路は、分母のz-Ｎの係数に重み付け量Ａがかかることによって任意の係数値を設定することが可能になっていることがわかる。
　なお、図１２の係数回路２２０は、Ｖｉｎに接続しても式（１０）と同様の伝達関数をもつ前段型のサンプリングフィルタとして構成可能である。
　このように、本実施の形態では、サンプリングミクサを構成するヒストリキャパシタ又はバッファキャパシタを係数回路の構成要素に用いる場合、式（５）及び式（８）に示すように、伝達関数の分母の任意の係数値を実現することができる。また、本実施の形態では、サンプリングフィルタを構成するバッファキャパシタを係数回路の構成要素に用いる場合、式（１０）に示すように、伝達関数の分母の任意の係数値を実現することができる。
　次に、図１３及び図１４を用いて、図８及び図１０の係数回路１４０，２２０の内部構成及び動作について説明する。
　図１３は、係数回路１４０，２２０の動作を説明するための図である。
　図１３（ｂ）は、前段型の係数回路１４０の使用例を示し、図１３（ｃ）は、後段型の係数回路２２０の使用例を示す図である。図１３（ａ）は、前段型の係数回路１４０及び後段型の係数回路２２０の共通動作を示す図である。
　図１３（ｂ）に示すように前段型の場合は、入力電荷とＣＨ１４３－２に保持されていた電荷とが電荷共有を行なうと共に、共有された電荷をＡ倍してＣＨ１４３－１に充電する動作を交互に繰り返す。
　一方、図１３（ｃ）に示す後段型の場合は、ＣＲ１５２－１，１５２－２に保持されていた電荷とＣＢ２２３－２に保持されていた電荷とが電荷共有を行なうと共に、共有された電荷をＡ倍してＣＢ２２３－２に充電する動作を交互に繰り返す。
　このとき、ＣＨ１４３－１，１４３－２又はＣＢ２２３－１，２２３－２に保持されている電荷は、１タイミング前の電位をＡ倍にした電位で蓄積されることになる。
　これにより、本実施の形態の係数回路は、式（５）、式（８）及び式（１０）に示すように、伝達関数の分母に任意の係数値を形成することができる。
　図１４は、係数回路１４０，２２０の共通構成を示す図である。
　係数回路４００は、キャパシタ４３０－１，４３０－２(a1,a2)、増幅器４１０(b)、スイッチ４２０－１～４２０－４(c1-c4)を有する。係数回路４００には、クロック生成回路１１０からＳ１、Ｓ２が入力される。
　［係数回路４００の動作］
　増幅器４１０(b)は、ノードCinの電位をＡ倍に増幅する。
　Ｓ１がハイとなる区間では、スイッチ４２０－４(c4)及びスイッチ４２０－１(c1)がオンする。この結果、スイッチ４２０－４(c4)を介してキャパシタ４３０－２(a2)は、ノードCinで外部回路と接続される。同時に、増幅器４１０(b)でＡ倍に増幅された電位に応じた電荷は、スイッチ４２０－１(c1)を介して、キャパシタ４３０－１(a1)に蓄積される。
　Ｓ２がハイとなる区間では、スイッチ４２０－２(c2)及びスイッチ４２０－３(c3)がオンする。この結果、スイッチ４２０－２(c2)を介してキャパシタ４３０－１(a1)は、ノードCinで外部回路と接続される。同時に、増幅器４１０(b)でＡ倍に増幅された電位に応じた電荷は、スイッチ４２０－３(c3)を介して、キャパシタ４３０－２(a2)に蓄積される。
　上記動作が繰り返される。
　そして、図８に示す離散時間アナログ回路１００では、ノードCinが初期電荷０のＣＲ１５２－１，１５２－２に交互に接続された例である。また、図１０に示す離散時間アナログ回路２００は、ノードCinが初期電荷CrVin(n-1)のＣＲ１５２－１，１５２－２に交互に接続された例である。また、図１２に示す離散時間アナログ回路３００は、ノードCinが初期電荷CrVin(n-1)のＣＲ１５２－１，１５２－２に接続された例である。ノードCinの接続先のＣＲ１５２－１，１５２－２の初期電荷は、前段型と後段型とで異なる。
　このようにして、係数回路４００において、キャパシタ４３０－１(a1)は、電荷保持手段として機能する。係数回路４００が前段型の係数回路１４０として用いられる場合、キャパシタ４３０－１，４３０－１(a1，a2)は、ＣＨ１４３－１，１４３－２である。また、係数回路４００が後段型の係数回路２２０として用いられる場合、キャパシタ４３０－１，４３０－１(a1，a2)は、ＣＢ２２３－１，２２３－２である。
　また、係数回路４００において、増幅器４１０(b)は、電位保持手段として機能する。また、各スイッチ及びクロック生成回路１１０は、回路接続切り替え手段として機能し、タイミング１とタイミング２とで、ローテートキャパシタとキャパシタ４３０－１，４３０－１(a1，a2)との接続を切り替える。
　図８、図１０の構成は、電荷サンプリングによる周波数変換とともに、分母に任意の係数を有する１次の項をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
　図１２に示す係数回路２２０は、同様に、分母に任意の係数を有する１次の項をもつ伝達関数で表されるフィルタ処理を行うことができる回路である。図１２の構成では、電荷サンプリングを行う電圧電流変換回路とサンプリングスイッチがないため、フィルタ回路として使用することが可能である。
　以上説明したように、本実施の形態では、伝達関数の分母に任意の係数値Ａを形成することより、離散時間アナログ回路の設計自由度を向上し、広帯域かつ急峻なフィルタ特性を実現することが可能となる。
　なお、特許文献１と非特許文献１においては、ローテートキャパシタを複数用意して、タイミングの異なるサンプル値を保持し、同時に出力することでＦＩＲフィルタ特性を得ている。本実施の形態および以降の実施の形態では、上記の構成を省略しているが、同様の形態を使用することが可能である。
　また、特許文献１と非特許文献１においては、フィードバック系によるローテートキャパシタのプリチャージを行なっている。本実施の形態および以降の実施の形態では、上記の構成を省略しているが、同様の形態を使用することが可能である。
　（実施の形態２）
　実施の形態１では、離散時間アナログ回路の伝達関数の分母に、１次の任意の係数値を設定する場合について説明した。本実施の形態では、離散時間アナログ回路の伝達関数の分母に、２次の任意の係数値を設定する場合について説明する。
　［サンプリングミクサ（前段型２次）］
　図１５は、本実施の形態に係る離散時間アナログ回路１３の要部構成の一例を示すブロック図である。なお、図１５において、離散時間アナログ回路５００は、図７の離散時間アナログ回路１３に相当し、伝達関数の分母に２次の係数を有するサンプリングミクサを構成する。なお、図１５の離散時間アナログ回路５００において、図４の離散時間アナログ回路１００と共通する構成部分には、図４と同一の符号を付して説明を省略する。図１５の離散時間アナログ回路５００は、図４の離散時間アナログ回路１００に対して、係数回路５１０及びバッファキャパシタ５２０を追加した構成を採る。このように、離散時間アナログ回路５００は、ローテートキャパシタ回路１５０の前段に、係数回路１４０及び係数回路５１０を有する構成を採る。離散時間アナログ回路５００は、係数回路１４０，５１０を２個使用することで、伝達関数の分母に２次の多項式を実現する。
　係数回路５１０は、増幅器５１１(b2)、スイッチ５１２－１～５１２－６、ＣＨ（ヒストリキャパシタ）５１３－１～５１３－３(a3-a5)を有する。
　［離散時間アナログ回路５００の動作］
　クロック生成回路１１０は、参照周波数発振部１４で生成された参照周波数信号２４から図１６に示すＬＯ，ＳＡ，ＳＢ，ＤＵＭＰ，ＲＥＳ，Ｓ１，Ｓ２，Ｓ３の制御信号を生成し、各スイッチに供給する。
　ＴＡ１２０は、低雑音増幅器１２で増幅されたアナログＲＦ信号２３を入力電圧信号として電流(gm×Vin)に変換する。
　係数回路１４０は、実施の形態１と同様に動作するため、説明を省略し、以下では、係数回路５１０の動作を中心に説明する。
　［１］Ｓ１がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)が、ＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)と、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)と、ＣＨ５１３－２(a4)とに電荷（入力電荷）として蓄積される。Ｓ１がハイとなる区間は、ＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)に保持されている電荷と、ＣＨ５１３－２(a4)に保持されている電荷と前記入力電荷が電荷共有を行う。これにより、共有された電荷は、ＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)と、ＣＨ５１３－２(a4)と、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)とに保持され、電位V１が定まる。
　この電荷サンプリングにより、離散時間アナログ回路５００は、周波数変換が同時に行なわれ、ＲＦ信号はＩＦ信号またはＢＢ信号に変換される。
　同時に、増幅器１４１(b1)は、電位V１をＡ１倍に増幅してＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)のうち、ＣＨ５１３－２(a4)と電荷共有しないキャパシタに充電する。一方、増幅器５１１(b2)は、電位V１をモニタして、電位V１をＡ２倍に増幅してＣＨ５１３－１(a3)に充電する。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ５１３－２(a4)と電荷共有しないキャパシタが保持する電荷とＣＢ５２０(a8)が保持する電荷とが共有される。そして、共有された電荷は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ５１３－２(a4)と電荷共有にしないキャパシタとＣＢ５２０(a8)とに保持され、出力電位Voutが定まる。出力電位Voutは、ベースバンド信号２５として出力される。また、ＲＥＳがハイとなる区間では、ＤＵＭＰがローとなり、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ５１３－２a4と電荷共有しないキャパシタの電荷が接地されてリセットされる。
　［２］Ｓ２がハイとなる区間
　ＬＯがハイとなる区間は、入力電流がＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)と、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)と、ＣＨ５１３－３(a5)に電荷（入力電荷）として蓄積される。Ｓ２がハイとなる区間は、ＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)に保持されている電荷と、ＣＨ５１３－３(a5)に保持されている電荷と前記入力電荷とが電荷共有を行う。これにより、共有された電荷は、ＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)と、ＣＨ５１３－３(a5)と、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)に保持され、電位V１が定まる。
　同時に、増幅器１４１(b1)は、電位V１をモニタし、電位V１をＡ１倍に増幅してＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)のうち、ＣＨ５１３－３(a5)と電荷共有しないキャパシタに充電する。そして、増幅器５１１(b2)は、電位V１をモニタして、電位V１をＡ２倍に増幅してＣＨ５１３－２(a4)に充電する。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ５１３－３(a5)と電荷共有しないキャパシタが保持する電荷とＣＢ５２０(a8)が保持する電荷とが共有される。そして、共有された電荷は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ５１３－３(a5)と電荷共有しないキャパシタとＣＢ５２０(a8)とに保持され、出力電位Voutが定まる。ＲＥＳがハイとなる区間は、ＤＵＭＰがローとなり、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ５１３－３(a5)と電荷共有しないキャパシタの電荷が接地されてリセットされる。
　［３］Ｓ３がハイとなる区間
　ＬＯがハイとなる区間は、入力電流がＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)と、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)と、ＣＨ５１３－１(a3)とに電荷（入力電荷）として蓄積される。Ｓ３がハイとなる区間は、ＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)に保持されている電荷と、ＣＨ５１３－１(a3)に保持されている電荷と前記入力電荷とが電荷共有を行う。共有された電荷は、ＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)と、ＣＨ５１３－１(a3)と、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)とに保持され、電位V1が定まる。
　同時に、増幅器１４１(b1)は、電位V１をモニタし、電位V１をＡ１倍に増幅してＣＨ１４３－１(a1)またはＣＨ１４３－２(a2)のうち、ＣＨ５１３－１(a3)と電荷共有しないキャパシタに充電する。そして、増幅器５１１(b2)は、電位V１をモニタして、電位V１をＡ２倍に増幅してＣＨ５１３－３(a5)に充電する。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ５１３－１(a3)と電荷共有しないキャパシタが保持する電荷とＣＢ５２０(a8)が保持する電荷とが共有される。そして、共有された電荷は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ５１３－１(a3)と電荷共有にしないキャパシタとＣＢ５２０(a8)とに保持され、出力電位Voutが定まる。ＲＥＳがハイとなる区間は、ＤＵＭＰがローとなり、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ５１３－１(a3)と電荷共有しないキャパシタの電荷が接地されてリセットされる。
　［４］以降は、［１］、［２］、［３］の動作が繰り返される。
　以上のように、本実施の形態に係る離散時間アナログ回路は、増幅器５１１(b2)によって重み付けして保持された電荷が電荷共有を行う前に、１タイミング待ちのタイミングを設けることによって、伝達関数の分母に２次の項が実現される。
　上記動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000011
　式（１１）において、左辺第１項は入力電荷に相当し、第２項は１タイミング前の電荷共有で定まった電位をＡ１倍してＣＨ１に保持された電荷である。また、式（１１）において、左辺第３項は、２タイミング前の電荷共有で定まった電位をＡ２倍してＣＨ２に保持された電荷である。
Figure JPOXMLDOC01-appb-M000012
　伝達関数は、式（１１）、（１２）をz変換して整理すると、以下の式（１３）のようになる。
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
　本実施の形態に係る離散時間アナログ回路は、式（１３）及び式（１４）に示すように、伝達関数の分母に任意な係数を持つ２次の多項式が実現できる。
　なお、上記の説明の離散時間アナログ回路５００は、ヒストリキャパシタを係数回路の構成要素に用いた前段型の例である。バッファキャパシタを係数回路の構成要素に用いた後段型の離散時間アナログ回路２００は、離散時間アナログ回路５００と同様に、伝達関数の分母に２次の項を実現することができる。
　次に、後段型の離散時間アナログ回路の伝達関数の分母に２次の項を実現する構成について説明する。
　［サンプリングミクサでの後段使用例　2次への拡張(後段Ｃｂ分母型)］
　図１７は、本実施の形態に係る離散時間アナログ回路１３の別の要部構成の一例を示すブロック図である。なお、図１７において、離散時間アナログ回路６００は、図７の離散時間アナログ回路１３に相当し、伝達関数の分母に２次の係数を有するサンプリングミクサを構成する。なお、図１７の離散時間アナログ回路６００において、図１０の離散時間アナログ回路２００と共通する構成部分には、図１０と同一の符号を付して説明を省略する。図１７の離散時間アナログ回路６００は、図１０の離散時間アナログ回路２００に対して、係数回路６１０を追加した構成を採る。より具体的には、離散時間アナログ回路６００は、ローテートキャパシタ回路１５０の後段に、係数回路２２０及び係数回路６１０を有する構成を採る。このように、係数回路２２０，６１０を２個使用することで、離散時間アナログ回路６００は、伝達関数の分母に２次の多項式を実現する。
　係数回路６１０は、増幅器６１１(b2)、スイッチ６１２－１～６１２－６、ＣＢ（バッファキャパシタ）６１３－１～６１３－３(a3-a5)を有する。
　［離散時間アナログ回路６００の動作］
　クロック生成回路１１０は、参照周波数発振部１４で生成された参照周波数信号２４からＬＯ，ＳＡ，ＳＢ，Ｓ１，Ｓ２，Ｓ３，ＲＥＳ，ＤＵＭＰの制御信号を生成し、各回路に供給する。
　ＴＡ１２０は、低雑音増幅器１２で増幅されたアナログＲＦ信号２３を入力電圧信号として電流(gm×Vin)に変換する。
　係数回路２２０は、実施の形態１と同様に動作するため、説明を省略し、以下では、係数回路６１０の動作を中心に説明する。
　［１］Ｓ１がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)がＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)と、ＣＨ２１０(a8)とに電荷（入力電荷）として蓄積される。Ｓ１がハイとなる区間は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)に保持されている電荷と、ＣＨ２１０(a8)に保持されている電荷と前記入力電荷とが電荷共有を行う。共有された電荷は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)とＣＨ２１０(a8)に保持され、電位V１が定まる。
　この電荷サンプリングにより、離散時間アナログ回路６００は、周波数変換が同時に行なわれ、ＲＦ信号はＩＦ信号またはＢＢ信号に変換される。
　一方で、ＤＵＭＰがハイとなる区間では、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ２１０(a8)との電荷共有しないキャパシタが、次に示すＣＢ（バッファキャパシタ）と電荷共有される。電荷共有しないキャパシタは、自身の保持する電荷と、ＣＢ２２３－１(a1)またはＣＢ２２３－２(a2)が保持している電荷(A1倍されたもの)と、ＣＢ６１３－２a4に保持されている電荷(A2倍されたもの)とが共有される。共有された電荷は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ２１０(a8)と電荷共有しないキャパシタと、ＣＢ６１３－２(a4)とＣＢ２２３－１(a1)またはＣＢ２２３－２(a2)とに保持される。これにより、出力電位Voutが決まる。
　同時に、増幅器２２１(b1)は、出力電位Voutをモニタし、出力電位VoutをA1倍に増幅して、ＣＢ２２３－１(a1)またはＣＢ２２３－２(a2)のうち、ＣＢ６１３－２(a4)と電荷共有しないキャパシタに充電する。そして、増幅器６１１(b2)は、出力電位Voutをモニタし、出力電位VoutをA2倍してＣＢ６１３－１(a3)に充電する。なお、出力電位Voutは、ベースバンド信号２５として出力する。
　ＲＥＳがハイとなる区間は、ＤＵＭＰがローになり、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)で、ＣＨ２１０(a8)との電荷共有にしないキャパシタの電荷を、接地してリセットする。
　［２］Ｓ２がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)が、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)と、ＣＨ２１０(a8)とに電荷（入力電荷）として蓄積される。Ｓ２がハイとなる区間は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)に保持されている電荷と、ＣＨ２１０(a8)に保持されている電荷と前記入力電荷とが電荷共有を行う。そして、共有された電荷は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)とＣＨ２１０(a8)に保持され、電位V１が定まる。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ２１０(a8)と電荷共有しないキャパシタが、次に示すＣＢ（バッファキャパシタ）と電荷共有される。電荷共有しないキャパシタは、自身の保持する電荷と、ＣＢ２２３－１(a1)またはＣＢ２２３－２(a2)が保持している電荷(A1倍されたもの)と、ＣＢ６１３－３(a5)に保持されている電荷(A2倍されたもの)とを共有される。共有された電荷は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ２１０(a8)と電荷共有しないキャパシタと、ＣＢ６１３－３(a5)と、ＣＢ２２３－１(a1)またはＣＢ２２３－２(a2)とに保持される。これにより、出力電位Voutが決まる。同時に、増幅器２２１(b1)は、出力電位Voutをモニタ、出力電位VoutをA1倍に増幅して、ＣＢ２２３－１(a1)またはＣＢ２２３－２(a2)でＣＢ６１３－３(a5)と電荷共有しないキャパシタに充電する。そして、増幅器６１１(b2)は、出力電位Voutをモニタ、出力電位VoutをA2倍してＣＢ６１３－２(a4)に充電する。
　ＲＥＳがハイとなる区間では、ＤＵＭＰがローとなり、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)で、ＣＨ２１０(a8)との電荷共有にしないキャパシタの電荷を、接地してリセットする。
　［３］Ｓ３がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)がＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)と、ＣＨ２１０(a8)に電荷（入力電荷）として蓄積される。Ｓ３がハイとなる区間は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)に保持されている電荷と、ＣＨ２１０(a8)に保持されている電荷と前記入力電荷が電荷共有を行う。共有された電荷は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)とＣＨ２１０(a8)に保持され、電位V１が定まる。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ２１０(a8)と電荷共有しないキャパシタが、次に示すＣＢ（バッファキャパシタ）と電荷共有される。電荷共有しないキャパシタは、自身の保持する電荷とＣＢ２２３－１(a1)またはＣＢ２２３－２(a2)が保持している電荷(A1倍されたもの)と、ＣＢ６１３－１(a3)に保持されている電荷(A2倍されたもの)とを共有する。共有された電荷は、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)のうち、ＣＨ２１０(a8)との電荷共有しないキャパシタと、ＣＢ６１３－１(a3)と、ＣＢ２２３－１(a1)またはＣＢ２２３－２(a2)とに保持される。これにより、出力電位Voutが決まる。
　同時に、増幅器２２１(b1)は、出力電位Voutをモニタし、出力電位VoutをA1倍に増幅して、ＣＢ２２３－１(a1)またはＣＢ２２３－２(a2)のうち、ＣＢ６１３－１(a3)と電荷共有しないキャパシタに充電する。そして、増幅器６１１(b2)は、出力電位Voutをモニタし、出力電位VoutをA2倍してＣＢ６１３－３(a5)に充電する。
　ＲＥＳがハイとなる区間では、ＤＵＭＰがロートなり、ＣＲ１５２－１(a6)またはＣＲ１５２－２(a7)で、ＣＨ２１０(a8)との電荷共有にしないキャパシタの電荷を、接地してリセットする。
　［４］以降は、［１］、［２］、［３］の動作が繰り返される。
　本実施の形態に係る離散時間アナログ回路は、増幅器６１１(b2)によって重み付けして保持された電荷が電荷共有を行う前に、１タイミング待ちのタイミングを設けることによって、伝達関数の分母に２次の項が実現される。
　上記動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000015
Figure JPOXMLDOC01-appb-M000016
　伝達関数は、式（１６）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000017
Figure JPOXMLDOC01-appb-M000018
　本実施の形態に係る離散時間アナログ回路は、式（１７）及び式（１８）に示すように、伝達関数TIIRの分母に任意な係数を持つ２次の多項式が実現できる。
　次に、チェビシェフ特性の計算結果と本実施の形態に係る離散時間アナログ回路におけるシミュレーション結果との比較により、本実施の形態の有効性を説明する。
　［チェビシェフ特性を実現する設計手法］
　ｓ領域における分母に２次の多項式を有する伝達関数(最平坦特性やチェビシェフ特性を実現可能)は、双一次変換によって、ｚ領域に変換すると、以下のような伝達関数の形になる。
Figure JPOXMLDOC01-appb-M000019
　２次チェビシェフ特性を実現する係数の例の一例は、ａ１＝－１．９５４７，ａ２＝０．９５６２，Ｋ＝３．６５８×１０＾（－４）となる。
　本実施の形態では、任意の２次の分母多項式が実現できる。そこで、本実施の形態では、利得を１に正規化した分母のみの式（１９）の分母の係数と式（１８）とを比較することにより、例えば、以下のようにＴＡ１２０のトランスコンダクタンスｇｍと、各キャパシタの値を以下のように設定する。
　ｇｍ＝３．６５０６ｍＳ，ＣＲ＝１．１８４９４ｐＦ，ＣＢ１＝１９．３９５ｐＦ，ＣＢ２＝９．４２０４ｐＦ
　ここで、電位保持手段を構成する増幅器２２１，６１１ｂ２の利得は、それぞれＡ１＝３，Ａ２＝－３とした。
　図１８は、チェビシェフ特性の係数を有する式（１９）で、分子定数(ＤＣ利得が差動で２６ｄＢになるように設定)の計算結果（denominator Cal）を示す。また、図１８は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）で、シミュレーションした結果（denominator Sim）を示す。図１８の横軸は、周波数変換後の周波数で記載している。図１８のＤＣ（０Ｈｚ）は、ＬＯ周波数に対応する。計算及びシミュレーションは、ＬＯ周波数を１．５ＧＨｚとして行なった。なお、シミュレーションは、図１７の離散時間アナログ回路６００の構成において、ＴＡ１２０、各スイッチ、各キャパシタは理想のものを使用した。また、チェビシェフ特性によるリプルがはっきり現れるように、ヒストリキャパシタとローテートキャパシタの値は、等しくしている。
　図１８から分かるように、評価結果は、計算結果とシミュレーション結果とが良く一致しており、離散時間アナログ回路６００が図１７に示す構成を採ることにより、目的の動作をしていることが確認できる。
　以上説明したように、本実施の形態に係る離散時間アナログ回路は、離散時間アナログ回路の伝達関数の分母に２次の任意の係数値を有する多項式を実現することができる。本実施の形態では、その多項式の係数を最平坦特性やチェビシェフ特性に合わせることで、広帯域かつ急峻な特性を得ることが可能となる。
　図１５、図１７の構成は、電荷サンプリングによる周波数変換とともに、分母に任意の係数を有する２次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は、周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
　以上説明したように、本実施の形態に係る離散時間アナログ回路は、周波数変換とともに分母に任意の係数を有する２次の多項式をもつ伝達関数で表されるフィルタ処理を行うことが可能になる。
　（実施の形態３）
　実施の形態２は、伝達関数の分母に２次の任意の係数値を有する多項式を実現することができる離散時間アナログ回路について説明した。本実施の形態は、次数をｎ次に拡張し、伝達関数の分母にｎ次の任意の係数値を有する多項式を実現する離散時間アナログ回路について説明する。
　図１９は、係数回路を高次化する手順を説明するための図である。図１９（ａ）は、１次の構成である。１次の手順は、保持してＡ倍して重み付けするタイミングと、電荷共有するタイミングと、を交互にくり返す。電荷共有を表現する差分方程式は、ｖ（ｎ－１）の項が現れるので、１次の項を実現することができる。
　図１９（ｂ）は、２次の構成を示す。２次の手順は、保持してＡ倍して重み付けするタイミングと、電荷共有するタイミングの間に、「待ち」タイミングを設ける。これにより、電荷共有を表現する差分方程式は、ｖ（ｎ－２）の項が現れるので、２次の項を実現することができる。
　図１９（ｃ）は、ｋ次の構成を示す。ｋ次の手順は、係数回路にキャパシタをｋ＋１個用意して、保持してＡ倍して重み付けするタイミングと、電荷共有するタイミングの間に、ｋ－１回の「待ち」タイミングを設ける。これにより、電荷共有を表現する差分方程式は、ｖ（ｎ－ｋ）の項が現れるので、ｋ次の項を実現することができる。
　図２０（ａ）は、ｋ次に拡張した係数回路７００の回路構成を示す図である。係数回路７００は、ｋ＋１個のキャパシタ、及び、２×（ｋ＋１）個のスイッチを有する。また、図２０（ｂ）は、係数回路７００の各スイッチに入力されるＳｋ０～Ｓｋｋのタイミング図を示す図である。
　係数回路７００は、Ｓｋ０～Ｓｋｋで示すクロックを入力することによって、第ｉのタイミングにおける第１のキャパシタを、第ｉ＋ｎ－１のタイミングにおける第２のキャパシタとする。また、係数回路７００は、第ｉのタイミングにおける第２のキャパシタを、第ｉ＋１のタイミングにおける第１のキャパシタとする。これにより、係数回路７００は、ｋ次の項を実現することができる。さらに、係数回路７００は、電位を保持する際に電位をＡ倍することにより、係数値を任意の値に設定することが可能となる。
　なお、図２０（ａ）の係数回路７００では、キャパシタの値を一つのＣｋとしたが、Ｃｋ値のそれぞれのＣｋの値を適切な値に変更することでもフィルタ設計の自由度が向上する。
　次に、図１５の離散時間アナログ回路５００をｎ次に拡張した構成例について説明する。
　図２１は、図１５の離散時間アナログ回路５００をｎ次に拡張した構成例を示す図である。図２１において、係数回路８１０－ｋ及び係数回路８３０－ｋ（ｋ＝１～ｎ）は、離散時間アナログ回路８００の伝達関数の分母にｋ次の項を実現するための係数回路である。
　なお、図２１の離散時間アナログ回路８００は、サンプリングスイッチ１３０につながる系に加えて、サンプリングスイッチ８２０につながる系を有し、差動構成としている。サンプリングスイッチ１３０には、ＬＯが入力され、サンプリングスイッチ８３０には、ＬＯＢが入力される。ここで、ＬＯＢは、ＬＯと位相が１８０度ずれた信号であるため、ＬＯＢが入力されるサンプリングスイッチ８２０につながる系は、差動の逆相の系として動作する。
　図２２は、図２１の離散時間アナログ回路８００に入力されるクロック（制御信号）を示す図である。
　これまでの説明と同様に考えると、電荷共有は、以下の差分方程式で表すことができる。
Figure JPOXMLDOC01-appb-M000020
　式（２０）において、左辺第１項は、入力電荷である。また、式（２０）において、左辺第２項は、ｋタイミング前の電荷共有よって定まった電位をＡｋ倍して、ＣＨｋに保持した電荷(ｋ＝１～ｎの合計)である。
Figure JPOXMLDOC01-appb-M000021
　伝達関数は、式（２１）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000022
Figure JPOXMLDOC01-appb-M000023
　本実施の形態に係る離散時間アナログ回路は、式（２２）及び式（２３）に示すように、分母に任意の次数係数を有する伝達関数を実現できることがわかる。これにより、伝達関数の極の数、値は、任任意に設定することが可能となり、フィルタ設計の自由度を改善することが可能となる。
　次は、図１０の離散時間アナログ回路２００をｎ次に拡張した構成例について説明する。
　図２３は、図１０の離散時間アナログ回路２００をｎ次に拡張した構成例を示す図である。図２３において、係数回路９１０－ｋ及び係数回路９２０－ｋ（ｋ＝１～ｎ）は、離散時間アナログ回路９００の伝達関数の分母にｋ次の項を実現するための係数回路である。なお、図２３の離散時間アナログ回路９００は、サンプリングスイッチ１３０につながる系に加えて、サンプリングスイッチ８２０につながる系を有する。サンプリングスイッチ１３０には、ＬＯが入力され、サンプリングスイッチ８２０には、ＬＯＢが入力される。ここで、ＬＯＢは、ＬＯと位相が１８０度ずれた信号であるため、ＬＯＢが入力されるサンプリングスイッチ８２０につながる系は、差動の逆相の系として動作する。
　離散時間アナログ回路９００には、離散時間アナログ回路８００と同様に、図２２に示すクロック（制御信号）が入力される。
　これまでの説明と同様に考えると、電荷共有は、以下の差分方程式で表すことができる。
Figure JPOXMLDOC01-appb-M000024
Figure JPOXMLDOC01-appb-M000025
　伝達関数は、式（２５）をz変換して整理すると、以下の式（２６）のようになる。
Figure JPOXMLDOC01-appb-M000026
Figure JPOXMLDOC01-appb-M000027
　本実施の形態に係る離散時間アナログ回路は、式（２６）及び式（２７）に示すように、分母に任意の次数係数を有する伝達関数を実現できることがわかる。これにより、伝達関数の極の数、値は、任意に設定することが可能となり、フィルタ設計の自由度を改善することが可能となる。
　なお、これまでｎ＝１以上で考えてきたが、分母型係数回路のｎ＝０は、電位保持回路を持たない単一のキャパシタ（ＣＨまたはＣＢ）になると定義することも可能である。
　図２１、図２３の構成は、電荷サンプリングによる周波数変換とともに、分母に任意の係数を有するｎ次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は、周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
　以上説明したように、本実施形態に係る離散時間アナログ回路は、分母に任意の係数を有するｎ次の多項式をもつ伝達関数で表される、伝達関数の極を任意に設定可能な、フィルタ処理を行うことが可能になる。
　（実施の形態４）
　実施の形態１から実施の形態３では、伝達関数の分母に任意の次数係数を有する離散時間アナログ回路（分母型）について説明した。本実施の形態では、伝達関数の分子（Numerator）に任意の次数係数を有する離散時間アナログ回路（分子型）について説明する。
　図２４は、分子型の離散時間アナログ回路に用いられる係数回路１０００の構成及び当該係数回路１０００に入力されるクロックを示す図である。
　［係数回路１０００の構成］
　係数回路１０００は、ＣＲ（ローテートキャパシタ）１０３０－１，１０３０－２(a1,a2)、増幅器１０１０(b)、スイッチ１０２０－１～１０２０－４(c1-c4)を有する。係数回路１０００には、クロック生成回路（図示せぬ）からＳ１、Ｓ２が入力される。
　なお、図２４（ａ）は、電荷共有型の係数回路を示し、図２４（ｂ）は電位保持型の係数回路を示す。以下、図２４（ｂ）の電位保持型の係数回路について、説明する。
　［係数回路１０００の動作］
　クロック生成回路１１０は、制御信号であるＳ１，Ｓ２を各スイッチに供給する。
　Ｓ１がハイとなる区間において、増幅器１０１０(b)は、ノードCinの電位をモニタし、そのノードCinの電位をＢ倍に増幅して、スイッチ１０２０－１(c1)を介して、ＣＲ１０３０－１(a1)に蓄積する。同時に、ＣＲ１０３０－２(a2)は、スイッチ１０２０－４(c4)を介してノードCoutで外部回路と接続する。
　Ｓ２がハイとなる区間において、増幅器１０１０(b)は、ノードCinの電位をモニタし、そのノードCinの電位をＢ倍に増幅して、スイッチ１０２０－３(c3)を介して、ＣＲ１０３０－２(a2)に蓄積する。同時に、ＣＲ１０３０－１(a1)は、スイッチ１０２０－２(c2)を介してノードCoutで外部回路と接続する。
　上記動作が繰り返される。
　次に、上記のように構成された係数回路１０００を有する離散時間アナログ回路の構成及び動作について説明する。
　［分子電荷共有型のサンプリングミクサでの使用例］
　図２５は、本実施の形態に係る離散時間アナログ回路１３の要部構成を示す図である。なお、図２５において、離散時間アナログ回路１１００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサを構成する。なお、図２５の離散時間アナログ回路１１００において、図８の離散時間アナログ回路１００と共通する構成部分には、図８と同一の符号を付して説明を省略する。図２５の離散時間アナログ回路１１００は、図８の離散時間アナログ回路１００に対して、係数回路１４０に代えて係数回路１１２０を有し、ＣＨ（ヒストリキャパシタ）１１１０、ＣＢ（バッファキャパシタ）１１３０を追加した構成を採る。
　係数回路１１２０は、増幅器１１２１(b)、スイッチ１１２２－１～１１２２－６、ＣＲ（ローテートキャパシタ）１１２３－１～１１２３－３(a4,a5,a6)を有する。
　図２５の離散時間アナログ回路１１００は、係数回路１１２０をローテートキャパシタ回路１５０に並列に備えることにより、伝達関数の分子を高次化する。
　［離散時間アナログ回路１１００の動作］
　クロック生成回路１１０は、参照周波数発振部１４で生成された参照周波数信号２４から図２６に示すＬＯ，ＳＡ，ＳＢ，Ｓ１，Ｓ２，Ｓ３，ＲＥＳ，ＤＵＭＰの制御信号を生成し、各スイッチに供給する。
　ＴＡ１２０は、低雑音増幅器１２で増幅されたアナログＲＦ信号２３を入力電圧信号として電流(gm×Vin)に変換する。
　離散時間アナログ回路１１００の動作は、Ｓ１～Ｓ３がハイとなる区間を基準にして、以下の説明を行う。
　［１］Ｓ１がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)が、ＣＨ１１１０(a1)と、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)とに電荷（入力電荷）として蓄積される。Ｓ１がハイとなる区間は、前記入力電荷と、ＣＨ１１１０(a1)に保持されていた電荷が電荷共有を行い、ＣＨ１１１０(a1)と、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)とに保持され、電位V1が定まる。
　同時に、増幅器１１２１(b)は、電位V1をモニタし、その電位V1をＢ倍に増幅して、ＣＲ１１２３－１(a4)に充電する。
　この電荷サンプリングにより、本実施の形態にかかる離散時間アナログ回路１１００は、周波数変換が同時に行なわれ、ＲＦの信号はＩＦ信号またはＢＢ信号に変換される。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－２(a5)と、ＣＢ１１３０とが、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、ＩＦ信号またはＢＢ信号２５として出力する。
　ＲＥＳがハイとなる区間は、ＤＵＭＰがローとなり、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－２(a5)の電荷を接地してリセットする。
　［２］Ｓ２がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)がＣＨ１１１０(a1)と、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)とに電荷（入力電荷）として蓄積される。Ｓ２がハイとなる区間は、前記入力電荷と、ＣＨ１１１０((a1)に保持されていた電荷が電荷共有を行い、ＣＨ１１１０(a1)と、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)とに保持され、電位V1が定まる。
　同時に、増幅器１１２１(b)は、電位V1をモニタし、その電位V1をＢ倍に増幅して、ＣＲ１１２３－１(a5)に充電する。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a2)またはＣＲ１５２－３(a3)と、ＣＲ１１２３－３(a6)と、ＣＢ１１３０バッファキャパシタが、それぞれが保持していた電荷を共有する。これにより、出力電位Voutが決まる。出力電位Voutは、ＩＦ信号またはＢＢ信号２５として出力する。
　ＲＥＳがハイとなる区間は、ＤＵＭＰがローとなり、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－３(a6)の電荷を接地してリセットする。
　［３］Ｓ３がハイとなる区間
　ＬＯがハイとなる区間は、、入力電流(gm×Vin)が、ＣＨ１１１０(a1)と，ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)とに電荷（入力電荷）として蓄積される。Ｓ３がハイとなる区間は、前記入力電荷と、ＣＨ１１１０(a1)に保持されていた電荷が電荷共有を行い、ＣＨ１１１０(a1)と，ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)、に保持され、電位V1が定まる。
　同時に、増幅器１１２１(b)は、電位V1をモニタし、その電位V1をＢ倍に増幅して、ＣＲ１１２３－３(a6)に充電する。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－１(a4)と、ＣＢ１１３０とが、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、ＩＦ信号またはＢＢ信号２５として出力する。
　ＲＥＳがハイとなる区間は、ＤＵＭＰをローとなり、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－１(a4)の電荷を接地してリセットする。
　［４］以降は、［１］、［２］、［３］の動作が繰り返される。
　上記動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000028
　式（２８）において、左辺第１項は、入力電荷である。また、式（２８）において、左辺第２項は、ＣＨに保持された１タイミング前の電荷共有によって、定まった電荷である。
Figure JPOXMLDOC01-appb-M000029
　式（２９）において、左辺第１項は、ＣＲ０に保持されていた電荷である。また、式（２９）において、左辺第２項は、ＣＲ０に保持されていた電荷量が、定まった入力側の電荷共有の１タイミング前の入力側の電荷共有によって定まった電位を、Ｂ１倍してＣＲ１に保持されていた電荷である。また、式（２９）において、左第３項は、ＣＢに保持された１タイミング前の出力側の電荷共有によって定まった電荷である。
　伝達関数は、式（２９）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000030
Figure JPOXMLDOC01-appb-M000031
　本実施の形態に係る離散時間アナログ回路は、式（３０）及び式（３１）に示すように、伝達関数TIIRの分子に定数項と任意な係数を持つ１次の多項式を実現できる。
　なお、本実施の形態では、係数回路１０００において、電荷共有型、電位保持型の両方を使用した構成としたが、電荷共有型のみ、電位保持型のみでも構成できる。
　電荷共有型のみとした場合は、１１２１の増幅器が単なる配線となる。動作としての違いは、入力電荷とＣＨとＣＲ０の電荷共有にＣＲ１も追加され、ＣＲ１がＢ１倍されない。
　このとき、差分方程式は、以下のようになる。
Figure JPOXMLDOC01-appb-M000032
Figure JPOXMLDOC01-appb-M000033
　伝達関数は、以下のようになる。
Figure JPOXMLDOC01-appb-M000034
Figure JPOXMLDOC01-appb-M000035
　本実施の形態に係る離散時間アナログ回路は、式（３４）及び式（３５）に示すように、伝達関数TIIRの分子に定数項と任意な係数を持つ１次の多項式を実現できる。
　電位保持型のみとした場合は、ローテートキャパシタの電荷共有がなくなり、これまでとは、異なる構成となるので、以下で説明する。
　［分子電位保持型のサンプリングミクサ］
　図２７は、本実施の形態に係る離散時間アナログ回路１３の要部構成を示す図である。なお、図２７において、離散時間アナログ回路１２００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサを構成する。なお、図２７の離散時間アナログ回路１２００において、図２５の離散時間アナログ回路１１００と共通する構成部分には、図２５と同一の符号を付して説明を省略する。図２７の離散時間アナログ回路１２００は、図２５の離散時間アナログ回路１１００に対して、ＣＨ１１１０と、ローテートキャパシタ回路１５０との間に、増幅器１２１０を追加した構成を採る。
　図２７の離散時間アナログ回路１２００は、ＣＨ１１１０と、ローテートキャパシタ回路１５０との間に、増幅器１２１０を備えることにより、伝達関数の分子を高次化する。
　［離散時間アナログ回路１２００の動作］
　クロック生成回路１１０は、参照周波数発振部１４で生成された参照周波数信号２４から図２８に示すＬＯ，ＳＡ，ＳＢ，Ｓ１，Ｓ２，Ｓ３，ＲＥＳ，ＤＵＭＰの制御信号を生成し、各スイッチに供給する。
　ＴＡ１２０は、低雑音増幅器１２で増幅されたアナログＲＦ信号２３を入力電圧信号として電流(gm×Vin)に変換する。
　次に、離散時間アナログ回路１２００の動作は、Ｓ１～Ｓ３がハイとなる区間を基準にして、以下の説明を行う。
　［１］Ｓ１がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)がＣＨ１１１０(a1)に電荷（入力電荷）として蓄積される。Ｓ１がハイとなる区間は、前記入力電荷と、ＣＨ１１１０(a1)に保持されていた電荷とが電荷共有を行い、電位V1が定まる。
　同時に、増幅器１２１０(b1)は、電位V1をモニタし、その電位V1をＢ０倍に増幅して、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)に充電する。増幅器１１２１(b2)は、電位V1をモニタし、その電位V1をＢ１倍に増幅して、ＣＲ１１２３－１(a4)に充電する。
　この電荷サンプリングにより、本実施の形態に係る離散時間アナログ回路は、周波数変換が同時に行なわれ、ＲＦ信号はＩＦ信号またはＢＢ信号に変換される。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－２(a5)と、ＣＢ１１３０とが、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、ＩＦ信号またはＢＢ信号２５として出力する。
　ＲＥＳがハイとなる区間は、ＤＵＭＰがローとなり、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－２(a5)の電荷を接地してリセットする。
　［２］Ｓ２がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)がＣＨ１１１０(a1)に電荷（入力電荷）として蓄積される。Ｓ２がハイとなる区間は、前記入力電荷と、ＣＨ１１１０(a1)に保持されていた電荷とが電荷共有を行い、電位V1が定まる。
　同時に、増幅器１２１０(b1)は、電位V1をモニタし、その電位V1をＢ０倍に増幅して、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)に充電する。増幅器１１２１(b2)は、電位V1をモニタし、その電位V1をＢ１倍に増幅して、ＣＲ１１２３－２(a5)に充電する。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－３(a6)と、ＣＢ１１３０が、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、ＩＦ信号またはＢＢ信号２５として出力する。
　ＲＥＳがハイとなる区間は、ＤＵＭＰがロートなり、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－３(a6)の電荷を接地してリセットする。
　［３］Ｓ３がハイとなる区間
　ＬＯがハイとなる区間は、入力電流(gm×Vin)がＣＨ１１１０(a1)に電荷（入力電荷）として蓄積される。Ｓ３がハイとなる区間は、前記入力電荷と、ＣＨ１１１０(a1)に保持されていた電荷が電荷共有を行い、電位V1が定まる。
　同時に、増幅器１２１０(b1)は、電位V1をモニタし、その電位V1をＢ０倍に増幅して、ＣＲ１５１－１(a2)またはＣＲ１５１－２(a3)に充電する。増幅器１１２１(b2)は、電位V1をモニタし、その電位V1をＢ１倍に増幅して、ＣＲ１１２３－３(a6)に充電する。
　一方で、ＤＵＭＰがハイとなる区間は、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－１(a4)と、ＣＢ１１３０とが、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、ＩＦ信号またはＢＢ信号２５として出力する。
　ＲＥＳがハイとなる区間は、ＤＵＭＰがローとなり、ＣＲ１５２－１(a2)またはＣＲ１５２－２(a3)と、ＣＲ１１２３－１(a4)の電荷を接地してリセットする。
　［４］以降は、［１］、［２］、［３］の動作が繰り返される。
　上記動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000036
Figure JPOXMLDOC01-appb-M000037
　伝達関数は、式（３７）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000038
Figure JPOXMLDOC01-appb-M000039
　本実施の形態に係る離散時間アナログ回路は、式（３８）及び式（３９）に示すように、伝達関数TIIRの分子に定数項と任意な係数を持つ１次の多項式が実現できる。また、式（３８）では、ＤＣ利得が無限大となるが、実際の回路ではＴＡ１２０の出力抵抗や寄生容量の影響でＤＣ利得は有限な値となる。
　以上、伝達関数の分子に１次の任意の係数値を有する多項式を実現することができる離散時間アナログ回路について説明した。
　次は、次数をｎ次に拡張し、伝達関数の分子にｎ次の任意の係数値を有する多項式を実現する離散時間アナログ回路について説明する。
　［分子型（ｎ次）］
　本実施の形態では、伝達関数の分母にｎ次の任意の係数値を有する多項式を実現する場合と同様にして、伝達関数の分子にｎ次の任意の係数値を有する多項式を実現することができる。
　具体的には、図１９に示した高次化の原理と同様にして、図２５の離散時間アナログ回路１１００及び図２７の離散時間アナログ回路１２００に対しても、伝達関数の分子の項の次数を高次化することが可能である。
　図２９は、ｋ次の項を実現する係数回路（ｂｋｚ－ｋ）１３００の構成、及びクロック生成回路１１０から係数回路１３００に入力されるクロックを示す図である。
　０次（ｋ＝０）のときに、図２９（ｂ）の構成を採る場合は、図２５の離散時間アナログ回路１１００となる。一方、０次（ｋ＝０）のとき、図２９（ａ）のｋ＝０の構成を採る場合は、図２７の離散時間アナログ回路１２００となる。つまり、離散時間アナログ回路１１００と離散時間アナログ回路１２００との差は、定数項の実現を電荷共有で行なうか、電位の保持・重み付けで行なうかによる。
　なお、図２９の係数回路１３００では、キャパシタの値を一つのＣＲｋとしたが、ＣＲｋ値をそれぞれ適切な値に設定することでフィルタ設計の自由度が向上する。
　図３０は、伝達関数の分子のｎ次の任意の係数値を有する多項式を実現することができる離散時間アナログ回路の要部構成を示す図である。
　図３０の離散時間アナログ回路１４００は、クロック生成回路１１０、ＴＡ１２０、サンプリングスイッチ１４１０－１，１４１０－２、係数回路１４２０－ｋ（ｋ＝０～ｎ），１３４０－ｋ、リセットスイッチ１４４０－１，１４４０－２、ダンプスイッチ１４５０－１，１４５０－２、ＣＢ（バッファキャパシタ）１４６０－１，１４６０－２を有する。
　図３０の離散時間アナログ回路１４００は、１４２０－０～１４２０－ｎ、１４３０－０～１４３０－ｎに示す分子型の係数回路を有し、それぞれは電荷共有型、電位保持型、いずれの構成を選択しても良い。
　具体的には、係数回路１４２０－０～１４２０－ｎ、１４３０－０～１４３０－ｎの構成は、電荷共有型だけで構成した場合、電荷共有型と電位保持型を組み合わせて構成した場合、及び電位保持型だけで構成した場合である。電荷共有型、電位保持型、及びそれを組み合わせた構成それぞれのｎ次の分子電荷共有型の動作を表す差分方程式と、ｚ変換によって導かれる伝達関数は、以下のようになる。
　＜電荷共有型だけでn次を構成した場合＞
Figure JPOXMLDOC01-appb-M000040
Figure JPOXMLDOC01-appb-M000041
　伝達関数は、式（４１）をz変換して整理すると、z変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000042
Figure JPOXMLDOC01-appb-M000043
　＜電荷共有型と電位保持型を組み合わせてn次を構成した場合＞
　電荷共有型を選択した係数回路のkをkci(i＝１～ｌ)として、電位保持型を選択した係数回路のkをkhｊ(ｊ＝１～n＋１-ｌ)とすれば、電荷共有の動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000044
Figure JPOXMLDOC01-appb-M000045
　伝達関数は、式（４４）及び式（４５）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000046
Figure JPOXMLDOC01-appb-M000047
　＜電位保持型だけでn次を構成した場合＞
Figure JPOXMLDOC01-appb-M000048
Figure JPOXMLDOC01-appb-M000049
　伝達関数は、式（４８）及び式（４９）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000050
Figure JPOXMLDOC01-appb-M000051
　本実施の形態に係る離散時間アナログ回路は、式（５０）及び式（５１）に示すように、伝達関数の分子に任意の次数係数を有する伝達関数が実現できている。
　なお、分子型の係数回路を電位保持型にした場合は、ＲＥＳによる電位保持型係数回路内のローテートキャパシタの電荷を接地してリセットする動作は、必ずしも必要ではない。
　このように、本実施の形態では、任意の数及び任意の周波数で、伝達関数に零を実現することが可能となる。本実施の形態では、remezアルゴリズムを用いてＦＩＲフィルタの係数を求め、その値になるようにＣＲｋ、Ｂｋの値を設定すれば、ＦＩＲフィルタによって、広帯域なフィルタ特性を実現することが可能となる。
　図２５、図２７の構成は、電荷サンプリングによる周波数変換とともに、分子に任意の係数を有する２次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は、周波数変換を行う電荷サンプリング時に分子の係数回路が増幅器を介して接続されるか、されないかという点で異なり、伝達関数の構成に違いをもたらす。さらに、その差異は、雑音や線形性に影響するものと考えられる。
　図３０の構成は、電荷サンプリングによる周波数変換とともに、分子に任意の係数を有するｎ次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。
　分子の係数回路が増幅器を持たない場合は、分子係数回路内の電荷保持回路が電荷共有に使用される。分子の係数回路が増幅器を持つ場合は、分子係数回路内の電荷保持回路は増幅(保持された)電位に相当する電荷を分子係数回路内の電荷保持回路に充電する。
　増幅器を使用しない分子係数回路が多いほど、消費電力は、低減すると考えられるが、入力時に多くの電荷保持回路が使用されると、その分ＤＣ利得は低下することになる。
　以上説明したように、本実施の形態に係る離散時間アナログ回路は、周波数変換とともに分母に任意の係数を有するｎ次の多項式をもつ伝達関数で表されるフィルタ処理を行うことが可能になる。
　（実施の形態５）
　実施の形態３では、伝達関数の分母にｋ次の次数係数を有する離散時間アナログ回路について説明した。また、実施の形態４では、伝達関数の分子にｋ次の次数係数を有する離散時間アナログ回路について説明した。本実施の形態では、伝達関数の分子分母に２次の次数係数を有する離散時間アナログ回路について説明する。
　［分子分母型サンプリングミクサ］
　図３１は、本実施の形態に係る離散時間アナログ回路の要部構成の一例を示すブロック図である。なお、図３１において、離散時間アナログ回路１５００は、図７の離散時間アナログ回路１３に相当し、伝達関数の分子分母に２次の多項式を有するサンプリングミクサを構成する。なお、図３１の離散時間アナログ回路１５００において、図８、図１７、及び、図２７と共通する構成部分には、同一の符号を付して説明を省略する。図３１の離散時間アナログ回路１５００は、図２７の離散時間アナログ回路１１００に対して、分子型の係数回路１５１０、及び、分母型の係数回路２２０，６１０を追加した構成を採る。
　このように、離散時間アナログ回路１５００は、ローテートキャパシタにより構成される分子型の係数回路１５０，１１２０，１５１０、及び、バッファキャパシタにより構成される係数回路２２０，６１０を有する。これにより、離散時間アナログ回路１５００は、分子と分母とにそれぞれ２次多項式を実現する。
　なお、離散時間アナログ回路１５００の各スイッチには、クロック生成回路１１０から図３３に示すククロック（制御信号）が入力される。
　［離散時間アナログ回路１５００の動作］
　これまでの説明と同様に考える。
　まず、入力側の電荷共有では、入力電荷がＣＨ２１０(a1)に保持されている１タイミング前の電荷(CHv(n-N))とともに、ＣＨ２１０(a1)とＣＲ０で電荷共有されてV1が定まる。ここで、ＣＲ０は、ＣＲ１５２－１(a2)またはＣＲ１５２－１(a3)である。
　このV1は、増幅器１１２１(b1)でＢ１倍の電位でＣＲ１に保持される。ここで、ＣＲ１は、ＣＲ１１２３－１(a5)、ＣＲ１１２３－２(a5)またはＣＲ１１２３－３(a6)である。そして、増幅器１５１１(b2)により電位は、Ｂ２倍され、Ｂ２倍された電位でＣＲ２に保持される。
　同時に出力側では、ＣＲに保持されていた電荷(CRv1(n))と、ＣＲ１に保持されていた電荷(B1CR1v1(n-N))と、ＣＲ２に保持されていた電荷(B2CR2vout(n-2N))と、ＣＢ１に保持されていた電荷(A1CB1vout(n-N))と、ＣＢ２に保持されていた電荷(A2CB1vout(n-2N))との電荷共有によって、出力電位Voutが定まる。ここで、ＣＢ１は、ＣＢ２２３－１(a11)またはＣＢ２２３－２(a12)である。また、ＣＢ２は、ＣＢ６１３－１(a13)、ＣＢ６１３－２(a14)、または、ＣＢ６１３－３(a15)である。
　このVoutは、増幅器２２１(b3)でＡ１倍の電位でＣＢ１に保持され、増幅器６１１(b4)でＡ２倍の電位でＣＢ２に保持される。
　上記の動作が繰り返される。
　上記動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000052
Figure JPOXMLDOC01-appb-M000053
　伝達関数は、式（５３）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000054
Figure JPOXMLDOC01-appb-M000055
　本実施の形態に係る離散時間アナログ回路は、式（５４）及び式（５５）に示すように、伝達関数TIIRの分子と分母とに任意な係数を持つ２次多項式が実現できることがわかる。つまり、離散時間アナログ回路は、ｓ領域の２次のフィルタ関数を双一次変換によってｚ領域に変換した伝達関数をサンプリングミクサで実現することできる。
　なお、ここでは、分子型をｋ＝０で電荷共有型、ｋ＝１，２で電位保持型としたが、ｋ＝０，１，２で電荷共有型、電位保持型のいずれを選択することも可能である。伝達関数の違いは、ｎ次の伝達関数の説明で説明する。
　［分子分母型サンプリングフィルタ］
　図３２は、本実施の形態に係る離散時間アナログ回路の別の要部構成の一例を示すブロック図である。なお、図３２において、離散時間アナログ回路１６００は、伝達関数の分母分子に２次の係数を有するサンプリングフィルタを構成する。なお、図３２の離散時間アナログ回路１６００において、図３１の離散時間アナログ回路１５００と共通する構成部分には、図３１と同一の符号を付して説明を省略する。図３２の離散時間アナログ回路１６００は、図３１の離散時間アナログ回路１５００に対して、ＴＡ１２０及びＣＨ１１１０を削除した構成を採る。さらに、図３２の離散時間アナログ回路１６００は、スイッチ１５２－１，１５２－２の前段に増幅器１６１０を追加した構成（分子電荷共有型の係数回路１５０を分子電位保持型に変更したことに相当）を採る。
　このように、離散時間アナログ回路１６００は、ローテートキャパシタにより構成される分子型の係数回路１１２０，１５１０、及び、バッファキャパシタにより構成される係数回路２２０，６１０を有する。これにより、離散時間アナログ回路１６００は、分母と分子とにそれぞれ２次多項式を実現する。
　なお、離散時間アナログ回路１６００の各スイッチには、クロック生成回路１１０から図３３に示すククロック（制御信号）が入力される。
　［離散時間アナログ回路１６００動作］
　これまでの説明と同様に考える。
　まず、入力側では、入力電位Vinが、増幅器１６１０(b0)でＢ０倍の電位でＣＲ０に保持される。ここで、ＣＲ０は、ＣＲ１５２－１(a2)またはＣＲ１５２－１(a3)である。また、入力電位Vinは、増幅器１１２１(b1)でＢ１倍の電位でＣＲ１に保持される。ここで、ＣＲ１は、ＣＲ１１２３－１(a5)、ＣＲ１１２３－２(a5)またはＣＲ１１２３－３(a6)である。そして、増幅器１５１１(b2)により電位がでＢ２倍され、Ｂ２倍後の電位でＣＲ２に保持される。ここで、ＣＲ２は、ＣＲ１５１３－１(a7)、ＣＲ１５１３－２(a8)、ＣＲ１５１３－３(a9)、または、ＣＲ１５１３－４(a10)である。
　同時に出力側では、ＣＲ０に保持されていた電荷(CR0B0v1(n))と、ＣＲ１に保持されていた電荷(B1CR1v1(n-N))と、ＣＲ２に保持されていた電荷(B2CR2vout(n-2N))と、ＣＢ１に保持されていた電荷(A1CB1vout(n-N))と、ＣＢ２に保持されていた電荷（Ａ２ＣＢ１Vout（ｎ－２Ｎ））との電荷共有によって、出力電位Voutが定まる。ここで、ＣＢ１は、ＣＢ２２３－１(a11)またはＣＢ２２３－２(a12)である。また、ＣＢ２は、ＣＢ６１３－１(a13)、ＣＢ６１３－２(a14)、または、ＣＢ６１３－３(a15)である。
　このVoutは、増幅器２２１(b3)でＡ１倍の電位でＣＢ１に保持され、増幅器６１１(b4)でＡ２倍の電位でＣＢ２に保持さる。
　上記の動作が繰り返される。
　上記動作は、差分方程式により以下のように記述される。
Figure JPOXMLDOC01-appb-M000056
　伝達関数は、式（５６）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000057
　本実施の形態に係る離散時間アナログ回路は、式（５７）に示すように、伝達関数TIIRの分子と分母とに任意な係数を持つ２次多項式が実現できることがわかる。つまり、本実施の形態に係る離散時間アナログ回路は、ｓ領域のフィルタ関数を双一次変換によって、ｚ領域に変換した伝達関数をサンプリングフィルタで実現することができる。
　なお、ここでは、分子型をｋ＝０，１，２で電位保持型としたが、ｋ＝０，１，２で電荷共有型、電位保持型のいずれを選択することも可能である。伝達関数の違いは、ｎ次の伝達関数の説明で説明する。
　以上、伝達関数の分子分母に２次多項式を実現できる離散時間アナログ回路について説明した。次は、チェビシェフ特性の計算結果と本実施の形態に係る離散時間アナログ回路におけるシミュレーション結果との比較により、本実施の形態の有効性について説明する。
　［双一次変換のチェビシェフ特性の実現］
　ｓ領域における分母に２次の多項式を有する伝達関数(最平坦特性やチェビシェフ特性を実現可能)を双一次変換によって、ｚ領域に変換すると、伝達関数は、以下のような形になる。
Figure JPOXMLDOC01-appb-M000058
　２次チェビシェフ特性を実現する係数の例を挙げると、各係数は、ａ１＝－１．９５４７，ａ２＝０．９５６２，Ｋ＝３．６５８×１０＾（－４）となる。
　本実施の形態では、分子分母に任意の係数値が実現できる。そこで、本実施の形態では、式（５８）の分子及び分母の係数と、式（５７）とを比較することにより、例えば、以下のようにＴＡ１２０のトランスコンダクタンスｇｍと、各キャパシタの値を設定する。
　ｇｍ＝０．９１２６５ｍＳ，ＣＲ０＝ＣＲ１＝ＣＲ２＝０．３９４８０ｐＦ，ＣＢ１＝１９．３９５ｐＦ，ＣＢ２＝９．４２０４ｐＦ
　ここで、電荷供給電位重み付けユニットの重み付けアンプとしての増幅器ｂ１，ｂ２の利得は、それぞれＢ１＝２，Ｂ２＝１，Ａ１＝３，Ａ２＝－３とした。
　図３４（ａ）、（ｂ）は、２次のチェビシェフ特性の計算結果とＳＰＩＣＥシミュレーションの結果との比較を示す。図３４の横軸は、周波数変換後の周波数で記載している。また、図３４において、実線は、分子分母型の計算結果であり、点線は、参考のために示した分母型の計算結果である。
　また、図３４のＤＣ（０Ｈｚ）は、ＬＯ周波数に対応する。計算及びシミュレーションでは、ＬＯ周波数を１．５ＧＨｚとして行なった。なお、シミュレーションは、図３１の離散時間アナログ回路１６００の構成において、ＴＡ１２０、各スイッチ、各キャパシタは理想のものを使用した。また、２次のチェビシェフ特性の計算は、チェビシェフ特性によるリプルがはっきり現れるように、ヒストリキャパシタＣＨとローテートキャパシタＣＲの値を等しくしている。
　図３４（ａ）から分かるように、狭帯域において、計算結果とシミュレーション結果とが良く一致しており、離散時間アナログ回路１６００は、図３１の構成を採ることにより、目的の動作をしていることが確認できる。なお、図３４（ｂ）において、分母型では、サンプリング周波数／２あたりで双一次変換によって求めたチェビシェフの伝達関数からずれてくる。しかし、分子分母型を用いた場合では、伝達関数の分子も高次化することによって、広帯域特性においても、計算結果とシミュレーション結果とを一致させることができている。
　このように、本実施の形態に係る離散時間アナログ回路は、伝達関数の分子および分母に任意の次数係数を有する多項式を実現することができ、広帯域かつ急峻な特性を得ることが可能となる。本実施の形態では、分母のみならず分子にも任意の次数係数を有する多項式係数を実現しているため、伝達関数の極の数、値を任意に設定することが可能となり、フィルタ設計の自由度を改善することが可能となる。
　なお、分子の２次の多項式の構成方法は、電荷共有型でも電位保持型でも両者の混成のいずれでも良い。分母の２次多項式の構成方法は、前段であっても良いし、後段であっても良い。伝達関数の違いは、ｎ次の伝達関数の記載したところで説明する。
　図３１の構成は、電荷サンプリングによる周波数変換とともに、分子分母の両方に任意の係数を有する２次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。
　図３２の構成は、分子分母の両方に任意の係数を有する２次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。
　また、本実施の形態では、分子分母に任意の係数を有する２次の多項式をもつことによって、２次のフィルタ関数(最平坦特性やチェビシェフ特性など)を実現することが可能となり、広帯域なフィルタ特性が実現可能となる。
　以上説明したように、本実施の形態に係る離散時間アナログ回路は、分子分母の両方に任意の係数を有する２次の項をもつ伝達関数で表されるフィルタ処理を行うことが可能になる。
　（実施の形態６）
　実施の形態５では、２次の分子分母型の離散時間アナログ回路について説明した。本実施の形態では、ｎ次の分子分母型の離散時間アナログ回路について説明する。
　図３５は、本実施の形態に係る離散時間アナログ回路の要部構成の一例を示すブロック図である。なお、図３５において、離散時間アナログ回路１７００は、図７の離散時間アナログ回路１３に相当し、伝達関数の分母分子にｎ次の係数を有するサンプリングミクサを構成する。なお、図３５の離散時間アナログ回路１７００において、図２１、図３０と共通する構成部分には、図２１、図３０同一の符号を付して説明を省略する。
　図３５の離散時間アナログ回路１７００は、クロック生成回路１１０、ＴＡ１２０、サンプリングスイッチ１３０，８２０、分母型の係数回路８１０－ｋ，８３０－ｋ（ｋ＝１～ｎ）、分子型の係数回路１４２０－ｋ，１４３０－ｋ、リセットスイッチ１４４０－１，１４４０－２、ダンプスイッチ１４５０－１，１４５０－２、及び、ＣＢ（バッファキャパシタ）１４６０－１，１４６０－２を有する。
　このように、離散時間アナログ回路１７００は、ローテートキャパシタにより構成される分子型の係数回路１４２０－ｋ，１４３０－ｋ（ｋ＝０～ｎ）を有する。また、離散時間アナログ回路１７００は、ヒストリキャパシタにより構成される分母型の係数回路８１０－ｋ，８３０－ｋ（ｋ＝１～ｎ）を有する。これにより、離散時間アナログ回路１７００は、分母と分子とにそれぞれｎ次多項式を実現する。
　これまでの説明と同様に考えると、離散時間アナログ回路１７００の電荷共有の動作は、ｎ次分子型とｎ次前段分母型の組み合わせとなる。
　分子が電荷共有型と電位保持型の組み合わせ（電荷共有型と電位保持型を含む）では、例えば、電荷共有型を選択したkをkci(i＝１～ｌ)として、電位保持型を選択したkをkhｊ(ｊ＝１～n＋１-ｌ)とする。このようにすれば、分母が前段型の場合、動作を記述する差分方程式は、以下のような形になる。
Figure JPOXMLDOC01-appb-M000059
Figure JPOXMLDOC01-appb-M000060
　伝達関数は、式（６０）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000061
Figure JPOXMLDOC01-appb-M000062
　本実施の形態に係る離散時間アナログ回路は、式（６１）及び式（６２）に示すように、伝達関数の分子分母に任意の次数係数を有する多項式を実現することができ、フィルタの設計自由度を向上することが可能となる。
　また、図３６は、本実施の形態に係る離散時間アナログ回路の別の要部構成の一例を示すブロック図である。なお、図３６において、離散時間アナログ回路１８００は、図７の離散時間アナログ回路１３に相当し、伝達関数の分母分子にｎ次の係数を有するサンプリングミクサを構成する。なお、図３６の離散時間アナログ回路１８００において、図３５と共通する構成部分には、図３５と同一の符号を付して説明を省略する。
　このように、離散時間アナログ回路１８００は、ローテートキャパシタにより構成される分子型の係数回路１４２０－ｋ，１４３０－ｋ（ｋ＝０～ｎ）を有する。また、離散時間アナログ回路１８００は、バッファキャパシタにより構成される分子型の係数回路９１０－ｋ，９２０－ｋ（ｋ＝１～ｎ）を有することにより、分母と分子とにそれぞれｎ次多項式を実現する。
　これまでの説明と同様に考えると、離散時間アナログ回路１８００の電荷共有の動作は、動作はｎ次分子型とｎ次後段分母型の組み合わせとなる。
　分子が電荷共有型と電位保持型の組み合わせ（電荷共有型と電位保持型を含む）で、例えば、電荷共有型を選択したkをkci(i＝１～ｌ)として、電位保持型を選択したkをkhｊ(ｊ＝１～n＋１-ｌ)とする。このようにすれば、分母が後段型の場合、動作を記述する差分方程式は、以下のような形になる。
Figure JPOXMLDOC01-appb-M000063
Figure JPOXMLDOC01-appb-M000064
　伝達関数は、式（６４）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000065
Figure JPOXMLDOC01-appb-M000066
　本実施の形態に係る離散時間アナログ回路は、式（６５）及び式（６６）に示すように、伝達関数の分子分母に任意の次数係数を有する多項式を実現することが可能となる。すなわち、本実施の形態では、零と極を自由に設定することが可能であるため、フィルタの設計自由度を向上することが可能となる。
　なお、以上では、分子分母の次数が共にｎの場合について説明した。しかし、分子分母の次数の係数は、同数に限られない。本実施の形態に係る離散時間アナログ回路は、分子型の係数回路をｍ個、分母型の係数回路をｎ個用意して、分子ｍ次分母ｎ次のような伝達関数も可能である。ただし、ｎ，ｍは、０以上の整数とする。分母型係数回路のｎ＝０は、電位保持回路を持たない単一のキャパシタ（ＣＨまたはＣＢ）に相当する。
　図３５、図３６の構成は、電荷サンプリングによる周波数変換とともに、分子と分母の両方に任意の係数を有するｎ次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は、周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
　以上説明したように、本実施の形態に係る離散時間アナログ回路は、分子と分母の両方に任意の係数を有するｎ次の多項式をもつ伝達関数で表される、伝達関数の零と極を任意に設定可能な、フィルタ処理を行うことが可能になる。
　（実施の形態７）
　本実施の形態では、各実施の形態で説明した離散時間アナログ回路を縦続接続して、高次の任意係数を実現する離散時間アナログ回路について説明する。
　［縦続接続：ｎ次分子分母前段型サンプリングフィルタ、ｎ次分子分母後段型サンプリングフィルタ］
　まず、縦続させる場合の基本構成要素を説明する。
　基本構成要素としては、図３７に示すｎ次前段サンプリングフィルタと図３８に示すｎ次後段サンプリングフィルタが挙げられる。
　図３７は、本実施の形態に係る離散時間アナログ回路の別の要部構成の一例を示すブロック図である。なお、図３７において、離散時間アナログ回路１９００は、伝達関数の分母分子にｎ次の係数を有するサンプリングフィルタを構成する。なお、図３７の離散時間アナログ回路１９００において、図３５の離散時間アナログ回路１７００と共通する構成部分には、図３５と同一の符号を付して説明を省略する。図３７の離散時間アナログ回路１９００は、図３５の離散時間アナログ回路１７００に対して、ＴＡ１２０及びＣＢ１４６０を削除した構成を採る。
　このように、図３７に示す離散時間アナログ回路１９００は、ローテートキャパシタにより構成される分子型の係数回路１４２０－０～１４２０－ｎ、及び、分母型の係数回路８１０－１～８１０－ｎを有する。これにより、離散時間アナログ回路１９００は、分母と分子とにそれぞれｎ次多項式を実現する。
　図３８は、本実施の形態に係る離散時間アナログ回路の別の要部構成の一例を示すブロック図である。なお、図３８において、離散時間アナログ回路２０００は、伝達関数の分母分子にｎ次の係数を有するサンプリングフィルタを構成する。なお、図３８の離散時間アナログ回路２０００において、図３６の離散時間アナログ回路１８００と共通する構成部分には、図３６と同一の符号を付して説明を省略する。図３８の離散時間アナログ回路２０００は、図３６の離散時間アナログ回路１８００に対して、ＴＡ１２０及びＣＢ１４６０を削除した構成を採る。
　このように、離散時間アナログ回路２０００は、ローテートキャパシタにより構成される分子型の係数回路１４２０－０～１４２０－ｎ、及び、分母型の係数回路９１０－１～９１０－ｎを有する。これにより、離散時間アナログ回路１９００は、分母と分子とにそれぞれｎ次多項式を実現する。
　図３９は、実施の形態に係る離散時間アナログ回路の要部構成の一例を示すブロック図である。図３９において、離散時間アナログ回路２１００は、ＴＡ１２０の出力に図３７の離散時間アナログ回路１９００（ｎ次前段サンプリングフィルタ）が、ｍ個接続され（２１１０－１～２１１０－ｍ）構成を採る。さらに、離散時間アナログ回路２１００は、その出力にバッファキャパシタ５２０が接続された構成を採る。サンプリングスイッチ１３０－２に接続された系は、差動の逆相となる。
　［離散時間アナログ回路１９００の動作］
　これまでの説明と同様に考えると、離散時間アナログ回路１９００の電荷共有の動作は、動作はｎ次分子型とｎ次前段分母型の組み合わせを複数段つなげる動作になる。
　１～ｍの各段において、分子が電荷共有型と電位保持型の組み合わせでは、例えば、電荷共有型を選択したkをkci(i＝１～ｌ)として、電位保持型を選択したkをkhｊ(ｊ＝１～n＋１-ｌ)とする。これは、ｌ＝ｎ＋１がすべて電荷共有型の場合に相当し、ｌ＝０がすべて電位保持型に相当する。このようにすれば、分母が前段型の場合、動作を記述する差分方程式は、以下のような形になる。なお、各素子値の添え字には、段数のｍを追加（CRmk，CBmk）する。
Figure JPOXMLDOC01-appb-M000067
Figure JPOXMLDOC01-appb-M000068
Figure JPOXMLDOC01-appb-M000069
　伝達関数は、式（６８）及び式（６９）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000070
Figure JPOXMLDOC01-appb-M000071
　図４０は、実施の形態に係る離散時間アナログ回路の要部構成の一例を示すブロック図である。図４０の離散時間アナログ回路２２００は、図３６の離散時間アナログ回路１８００の出力に、図３８の離散時間アナログ回路２０００（ｎ次後段サンプリングフィルタ）が、ｍ－１個（２２１０－１～２２１０－ｍ）接続された構成を採る。サンプリングスイッチ１３０－２に接続された系は、差動の逆相となる。
　［離散時間アナログ回路２０００の動作］
　これまでの説明と同様に考えると、離散時間アナログ回路１９００の電荷共有の動作は、動作はｎ次分子型とｎ次後段分母型の組み合わせを複数段つなげる動作になる。
　１～ｍの各段において、分子が電荷共有型と電位保持型の組み合わせでは、例えば、電荷共有型を選択したkをkci(i＝１～ｌ)として、電位保持型を選択したkをkhｊ(ｊ＝１～n＋１-ｌ)とする。これは、ｌ＝ｎ＋１がすべて電荷共有型の場合に相当し、ｌ＝０がすべて電位保持型に相当する。このようにすれば、分母が前段型の場合、動作を記述する差分方程式は、以下のような形になる。
Figure JPOXMLDOC01-appb-M000072
Figure JPOXMLDOC01-appb-M000073
Figure JPOXMLDOC01-appb-M000074
　伝達関数は、式（７３）及び式（７４）をz変換して整理すると、以下のようになる。
Figure JPOXMLDOC01-appb-M000075
Figure JPOXMLDOC01-appb-M000076
　本実施の形態に係る離散時間アナログ回路は、式（７５）及び式（７６）に示すように、ｎ次分子分母型の伝達関数をｍ段縦続にできていることがわかる。
　なお、以上の説明では、分子分母の次数が共にｎの場合について説明した。しかし、分子分母の次数は、同数に限られない。本実施の形態では、分子型の係数回路をｌ個、分母型の係数回路をｎ個用意して、分子ｌ次分母ｎ次のような伝達関数も可能である。ただし、ｌ，ｎは、０以上の整数とする。分母型係数回路のｎ＝０は、電位保持回路を持たない単一のキャパシタ（ＣＨまたはＣＢ）に相当する。
　［高次のチェビシェフ特性の実現例］
　ここでの説明は、高次のチェビシェフ特性を実現する手法を考える。一例として、４次のチェビシェフ特性を実現する例を示す。
　まず、回路としては、図４０の構成において、縦続段数ｍ＝２、各段は２次の分子分母型で、分子は「ｋ＝０:電荷共有型、ｋ＝１，２:電位保持型)とする。
　動作を記述する差分方程式は、以下のようになる。
Figure JPOXMLDOC01-appb-M000077
Figure JPOXMLDOC01-appb-M000078
Figure JPOXMLDOC01-appb-M000079
　全体の伝達関数は、式（７８）及び式（７９）をz変換してまとめると、次式で記述できる。
Figure JPOXMLDOC01-appb-M000080
Figure JPOXMLDOC01-appb-M000081
　ここでの説明は、本実施の形態に係る離散時間アナログ回路を用いて、４次のチェビシェフ特性を実現することを考える。
Figure JPOXMLDOC01-appb-M000082
　４次のチェビシェフを実現する係数値は、例えば以下のような値となる。
　Ｋ＝７．１１３８４×１０＾（－８），ａ１＝１．９６４５４，ａ２＝０．９６５１５３，ａ３＝１．９８３５７０，ａ４＝０．９８５４２１
　本実施の形態では、式（６７）の係数と式（６５）とを比較することによって、以下のようにＴＡ１２０のトランスコンダクタンスｇｍと、各キャパシタの値を以下のように設定する。
　ｇｍ＝２．９１８８９×１０＾（－５）
　ＣＲ１＝ＣＲ１１＝ＣＲ１２＝０．２３４３６４ｐＦ，ＣＢ１１＝１９.６４５４ｐＦ，ＣＢ１２＝９．６５１５３ｐＦ，ＣＲ２＝ＣＲ２１＝ＣＲ２２＝０．１０３３６４ｐＦ　ＣＢ２１＝１．９８３５７ｐＦ，ＣＢ２２＝９．８５４２１ｐＦ
　ここで、各係数回路内の増幅器の利得は、それぞれＢ１１＝Ｂ２１＝２，Ｂ１２＝Ｂ２２＝１，Ａ１１＝Ａ２１＝３，Ａ１２＝Ａ２２＝－３とした。
　図４１は、４次チェビシェフ特性の伝達関数の計算結果と本実施の形態のシミュレーション結果との比較を示す。図４１（ａ）は、リプル特性を示し、図４１（ｂ）は、狭帯域特性を示し、図４１（ｃ）は、広帯域特性を示す。図４１の横軸は、周波数変換後の周波数で記載している。図４１のＤＣ（０Ｈｚ）は、ＬＯ周波数に対応する。計算及びシミュレーションは、ＬＯ周波数を１．５ＧＨｚとして行なった。なお、シミュレーションは、図３７の離散時間アナログ回路１９００の構成において、ＴＡ１２０、各スイッチ、各キャパシタは理想のものを使用した。また、４次チェビシェフ特性の伝達関数の計算では、チェビシェフ特性によるリプルがはっきり現れるように、ヒストリキャパシタＣＨとローテートキャパシタＣＲの値を等しくしている。
　図４１から分かるように、計算結果とシミュレーション結果とは、良く一致している。つまり、離散時間アナログ回路２２００は、図４０の構成を採ることにより、高次のチェビシェフ特性を実現し、広帯域かつ急峻なフィルタ特性を実現できることがわかる。
　図４１は、チェビシェフの特性を例示したが、本実施の形態に係る離散時間アナログ回路を用いることにより、楕円関数のようなさらに高度なフィルタ特性を得ることが可能になると考えられる。
　図３７、図３８の構成は、分子と分母の両方に任意の係数を有するｎ次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。
　また、図３９、図４０の構成は、周波数変換とともに、分子と分母の両方に任意の係数を有するｎ次の多項式をもつ伝達関数をｍ個積算した形で表されるフィルタ処理を行うことができる。両者は、周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
　以上、本実施の形態に係る離散時間アナログ回路は、分子と分母の両方に任意の係数を有するｎ次の多項式をもつ、伝達関数の零と極を任意に設定可能な、伝達関数をｍ個積算した伝達関数をもつ、フィルタ処理を行うことが可能になる。これにより、本実施の形態に係る離散時間アナログ回路は、任意の次数のフィルタ関数(最平坦特性、チェビシェフ特性など)を実現することができ、離散時間アナログ回路におけるフィルタ設計の自由度を大幅に拡大することが可能となる。
　（実施の形態８）
　本実施の形態では、上記係数回路の増幅器の構成について説明する。
　［ソース接地型アンプ］
　図４２は、増幅器をソース接地型アンプで構成する係数回路２３００の内部構成の一例を示す。
　［構成］
　係数回路２３００は、ソース接地型アンプ２３１０と、接続切り替えスイッチと、キャパシタ、とから構成される。
　ソース接地型アンプ２３１０は、トランジスタ（Ｍ１）と、負荷抵抗（Ｒｌｏａｄ）と、バイアス設定素子（Ｒｂｉａｓ，Ｃｂｉａｓ１，Ｃｂｉａｓ２，Ｖｂｉａｓ）を有する。
　［係数回路２３００の動作］
　トランジスタ（Ｍ１）が飽和領域動作するようにバイアス設定すると、ソース接地型のアンプは、－ｇｍＺｌｏａｄの利得を得ることができる。Ｚｌｏａｄは、バイアス設定用の容量（Ｃｂｉａｓ１）と、電位を保持する容量（Ｃｂｉａｓ２）とから形成される負荷である。
　図４２に示す増幅器（ソース接地型アンプ２３１０）は、ＤＣ電源（Ｖｂｉａｓ）に大きめの抵抗（Ｒｂｉａｓ）を介してトランジスタ（Ｍ１）のゲートにバイアス電位を与えている。スイッチのバイアス点との分離のために、入出力に容量（Ｃｂｉａｓ１，Ｃｂｉａｓ２）を与えているが、これら容量は、必ずしも必要というものではない。バイアス設定用の容量の値としては、電位を保持する容量に対して十分に大きいものを選択する必要がある。
　一般的にソース接地型では、利得が－ｇｍＺｌｏａｄとなり、負の係数となってしまうが、図４３，図４４に示すような構成を採ることにより、正の係数を得ることができる。図４３、図４４に示す離散時間アナログ回路は、逆相の信号を用いることで、正の係数を実現する。
　図４３において、１次の分母係数回路内の容量ユニット２４２０－１、２４２０－２内の電荷保持回路が、電位保持回路２４１０－１に接続されるタイミングでは、正相に接続される。一方、１次の分母係数回路内の容量ユニット２４２０－１、２４２０－２内の電荷保持回路が、ローテートキャパシタ回路２０３０－２と２次の分母係数回路２４４０－２に接続されるタイミングでは、逆相に接続される。逆に、１次の分母係数回路内の２４２０－３、２４２０－４内の電荷保持回路が、電位保持回路２４１０－２に接続されるタイミングでは、逆相に接続される。一方、１次の分母係数回路内の容量ユニット２４２０－３、２４２０－４内の電荷保持回路が、ローテートキャパシタ回路２０３０－１と２次の分母係数回路２４４０－１に接続されるタイミングでは、正相に接続される。
　図４３と図４４では、逆相の生成方法が異なる。図４３では、ＬＯＢによって１８０度ずれたサンプル値系をつくっているのに対して、図４４では、入力に逆相の信号が存在し、差動のＴＡを用いている。
　ここでは、１次の分母係数回路の係数の符号を反転させる手法を説明したが、ｎ次(ｎは２以上の正数)の分母係数回路ならびにローテートキャパシタ回路の場合でも、係数の符号を反転させることが可能である。具体的には、係数の符号の反転は、次のタイミングにおいて、正相と逆相の接続を入れ替えることで、可能である。次のタイミングとは、電位保持回路に接続される(電荷保持回路に電荷が入力される)タイミングと、ローテートキャパシタ回路とに接続される(電荷保持回路の電荷が出力される)タイミングである。
　なお、増幅器は、ソース接地型のトランジスタから構成される場合以外（後に説明するキャパシタの直並列変換など）においても、逆相の系の信号を利用することで、伝達関数上に逆符号を実現することが可能である。
　また、アンプの構成としては、ここに示すｎＭＯＳのソース接地型だけでなくｐＭＯＳ型のソース接地型でも構成可能であり、インバータ型やカスコード型の構成など、増幅器の動作をするものはいずれも使用することが可能である。
　なお、これまで説明してきた全ての回路において、スイッチとしては、ｎＭＯＳトランジスタで構成されるもの、ｐＭＯＳトランジスタで構成されるもの、両者を組み合わせた相補型のＭＯＳスイッチで構成することが可能である。
　以上説明したように、本実施の形態では、係数回路をソース接地型アンプで構成する増幅器の例を説明した。この増幅器を用いた離散時間アナログ回路は、分子と分母の両方に任意の係数を有するｎ次の多項式をもつ、伝達関数の零と極を任意に設定可能な、伝達関数をｍ個積算した伝達関数をもつ、フィルタ処理を行うことが可能になる。
　（実施の形態９）
　本実施の形態では、係数回路の電位保持回路と電荷保持回路の構成について説明する。
　［ボルテージフォロワとキャパシタの直並列接続］
　図４５は、本実施の形態に係る係数回路の別の構成を示す図である。
　［構成］
　係数回路２５００－ｉ（ｉは、分母係数の次数）は、ボルテージフォロワ（利得が約１の増幅器）２５１０、容量ユニット２５２０－１～２５２０－（ｉ＋１）を有する。
　ユニット２５２０－１～２５２０－（ｉ＋１）のそれぞれは、複数の接続切り替えスイッチ、及び、複数のキャパシタを有する。
　［係数回路２５００－ｉの動作］
　制御信号Ａがハイとなる区間において、３個のキャパシタは、並列に接続される。次に、制御信号Ｂがハイとなる区間において、３個のキャパシタは、直列に接続される。
　並列に接続されたタイミングでの容量値は９Ｃｋ、このとき保持された電位をＶＡとすると、蓄えられたエネルギーは、９ＣｋＶＡ＾２/２となる。直列接続に切り替えると、容量値はＣｋとなるが、エネルギーは、保持されるので、直列切り替え後の電位をＶＢとすると、以下の式が成り立つ。
Figure JPOXMLDOC01-appb-M000083
Figure JPOXMLDOC01-appb-M000084
　つまり、ボルテージフォロワとキャパシタの直並列接続は、並列から直列への変換によって電位が３倍される。これによって、伝達関数の係数は、３倍することが可能となる。
　図４６は、本実施の形態に係る係数回路の別の構成を示す図である。図４６の係数回路２６００は、ｋ次でＭ倍の係数を得ることができる。係数回路２６００は、ボルテージフォロワ（利得が約１の増幅器）２６１０、及び、キャパシタの直並列変換を行うｋ＋１個のユニット２６２０－ｉ（ｉ＝０～ｋ）を有し、ｋ＋１回に一回出力側接続されることによって、ｋ次の項を実現する。容量ユニット２６２０－ｉは、Ｍ個のキャパシタを有する場合、それぞれのキャパシタがＭ倍されていることによって、並列直列変換後の利得がＭとなる。
　ボルテージフォロワの一例としては、ドレイン接地型の回路が考えられる。係数回路２６００は、ユニット２６２０－ｉが有するキャパシタの数で利得が決められる。そのため、係数回路２６００の作成の方法によっては、利得を精度良く設定できるので、アンプで利得を決める係数回路２３００形に比べ、有利である。
　以上説明したように、本実施の形態では、係数回路をボルテージフォロワと直列並列の変換を行う複数のキャパシタで構成する増幅器の例を説明した。この増幅器を用いた離散時間アナログ回路は、分子と分母の両方に任意の係数を有するｎ次の多項式をもつ、伝達関数の零と極を任意に設定可能な、伝達関数をｍ個積算した伝達関数をもつ、フィルタ処理を行うことが可能になる。
　２０１０年７月２８日出願の特願２０１０－１６９６２８の日本出願に含まれる明細書、図面および要約書の開示内容は、すべて本願に援用される。
　本発明に係る離散時間アナログ回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換とフィルタ処理を行う場合に適用して好適である。
　１０　ダイレクトサンプリング受信機
　１１　アンテナ
　１２　低雑音増幅器
　１３，１００，２００，３００，５００，６００，８００，９００，１１００，１２００，１４００，１５００，１６００，１７００，１８００，１９００，２０００，２１１０－１～２１１０－ｍ　離散時間アナログ回路
　１４　参照周波数発振部
　１５　Ａ／Ｄ変換処理部
　１６　デジタル受信処理部
　１１０　クロック生成回路
　１２０　ＴＡ
　１３０，８２０，１４１０－１，１４１０－２　サンプリングスイッチ
　１４０，２２０，４００，５１０，６１０，７００，８１０－ｋ，８３０－ｋ，９１０－ｋ，９２０－ｋ，１０００，１１２０，１３００，１４２０－ｋ，１４３０－ｋ，１４４０－ｋ，１５１０，２３００，２３４０－１～２３４０－２，２５００－ｉ，２６００　係数回路
　１５０　ローテートキャパシタ回路
　１６０，１４４０－１，１４４０－２　リセットスイッチ
　１７０，１４５０－１，１４５０－２　ダンプスイッチ
　１４１，２２１，４１０，５１１，６１１，１０１０，１１２１，１２１０，１５１１，１６１０　増幅器
　１４３－１，１４３－２，５１３－１～５１３－３，１１１０　ヒストリキャパシタ
　１４２－１～１４２－４，１５１－１～１５１－４，２２２－１～２２２－４，４２０－１～４２０－４，５１２－１～５１２－６，６１２－１～６１２－６，１０２０－１～１０２０－４，１１２２－１～１１２１－６　スイッチ
　１５２－１，１５２－２，１０３０－１，１０３０－２，１１２３－１～１１２３－３　ローテートキャパシタ
　２２３－１，２２３－２，６１３－１～６１３－３，１１３０，１４６０－１，１４６０－２　バッファキャパシタ
　４３０－１，４３０－２　キャパシタ
　２４２０－１～２４２０－４，２５２０－１～２５２０－（ｉ＋１），２６２０－０～２６２０－ｋ　容量ユニット
　２３１０　ソース接地型アンプ
　２４１０－１～２４１０－２　電荷保持回路
　２４３０－１～２４３０－２　ローテートキャパシタユニット
　２５１０，２６１０　ボルテージフォロワ

Claims (18)

  1. 　ローテートキャパシタ回路と、
    　前記ローテートキャパシタ回路の入力ラインに接続され、入力電位又は入力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるｎ個の電荷保持手段とを有する、少なくとも一つの係数回路と、
    　前記ｎ個の電荷保持手段のうち、前記電位保持手段と接続されチャージされる第１の電荷保持手段と、前記電位保持手段を介さずに前記入力ラインと接続され、前記ローテートキャパシタ回路の電荷と電荷共有または前記ローテートキャパシタ回路に電位保持される第２の電荷保持手段とのペアを順次変更する回路接続切り替え手段と、
    　を具備する離散時間アナログ回路。
  2. 　前記回路接続切り替え手段は、
    　第ｉのタイミングにおける前記第１の電荷保持手段を、前記第ｉ＋ｎ－１のタイミングにおける前記第２の電荷保持手段とし、
    　第ｉのタイミングにおける前記第２の電荷保持手段を、前記第ｉ＋１のタイミングにおける前記第１の電荷保持手段とする、
    　請求項１に記載の離散時間アナログ回路。
  3. 　ローテートキャパシタ回路と、
    　前記ローテートキャパシタ回路の出力ラインに接続され、出力電位又は出力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるｎ個の電荷保持手段とを有する、少なくとも一つの係数回路と、
    　前記ｎ個の電荷保持手段のうち、前記電位保持手段と接続されチャージされる第１の電荷保持手段と、前記電位保持手段を介さずに前記出力ラインと接続され、前記ローテートキャパシタ回路の電荷と電荷共有または前記ローテートキャパシタ回路に電位保持される第２の電荷保持手段とのペアを順次変更する回路接続切り替え手段と、
    　を具備する離散時間アナログ回路。
  4. 　前記回路接続切り替え手段は、
    　第ｉのタイミングにおける前記第１の電荷保持手段を、前記第ｉ＋ｎ－１のタイミングにおける前記第２の電荷保持手段とし、
    　第ｉのタイミングにおける前記第２の電荷保持手段を、前記第ｉ＋１のタイミングにおける前記第１の電荷保持手段とする、
    　請求項３に記載の離散時間アナログ回路。
  5. 　前記ローテートキャパシタ回路の入力ラインに、入力信号を電圧から電流に変換する電圧電流変換回路と、
    　前記電流をサンプリングするサンプリングスイッチと、
    　前記ローテートキャパシタ回路の出力ラインに、バッファキャパシタと、
    　を更に具備した請求項２に記載の離散時間アナログ回路。
  6. 　前記ローテートキャパシタ回路の入力ラインに、入力信号を電圧から電流に変換する電圧電流変換回路と、
    　前記電流をサンプリングするサンプリングスイッチと、ヒストリキャパシタと、を更に具備した請求項４に記載の離散時間アナログ回路。
  7. 　第１～ｋ個の請求項２に記載の離散時間アナログ回路を有し、
    　第１のローテートキャパシタ回路の入力ラインに、入力信号を電圧から電流に変換する電圧電流変換回路と、
    　前記電流をサンプリングするサンプリングスイッチと、を有し、
    　第ｊ（ｊ＝１～ｋ－１）のローテートキャパシタ回路の出力ラインに、第ｊ＋１のローテートキャパシタ回路の入力ラインが接続され、
    　第ｋのローテートキャパシタ回路の出力ラインに、バッファキャパシタが接続される、離散時間アナログ回路。
  8. 　第１～ｋ個の請求項４に記載の離散時間アナログ回路を有し、
    　第１のローテートキャパシタ回路の入力ラインに、入力信号を電圧から電流に変換する電圧電流変換回路と、
    　前記電流をサンプリングするサンプリングスイッチと、ヒストリキャパシタと、を有し、
    　第ｊ（ｊ＝１～ｋ－１）のローテートキャパシタ回路の出力ラインに、第ｊ＋１のローテートキャパシタ回路の入力ラインが接続される
    　離散時間アナログ回路。
  9. 　前記ローテートキャパシタ回路は、２個のローテートキャパシタと、回路接続切り替え手段を有し、
    　前記回路接続切り替え手段は、
    　前記２個のローテートキャパシタのうち、前記入力ラインに接続される入力ローテートキャパシタと、前記出力ラインに接続される出力ローテートキャパシタとを交互に切り替える、
    　請求項１に記載の離散時間アナログ回路。
  10. 　前記ローテートキャパシタ回路は、
    　入力ラインに接続され入力電位又は入力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるｍ個の電荷保持手段と、
    　前記ｍ個の電荷保持手段のうち、前記電位保持手段を介して入力ラインに接続されチャージされる第１の電荷保持手段と、出力ラインと接続される第２の電荷保持手段とのペアを順次変更する回路接続切り替え手段とを有する
    　請求項１に記載の離散時間アナログ回路。
  11. 　前記回路接続切り替え手段は、
    　第ｉのタイミングにおける前記第１の電荷保持手段を、前記第ｉ＋ｍ－１のタイミングにおける前記第２の電荷保持手段とし、
    　第ｉのタイミングにおける前記第２の電荷保持手段を、前記第ｉ＋１のタイミングにおける前記第１の電荷保持手段とする、
    　請求項１０に記載の離散時間アナログ回路。
  12. 　前記ローテートキャパシタ回路は、
    　前記入力ラインに直接接続され、互いに並列に配置されるｍ個の電荷保持手段と、
    　前記ｍ個の電荷保持手段のうち、入力ラインに接続されチャージされる第１の電荷保持手段と、出力ラインと接続される第２の電荷保持手段とのペアを順次変更する回路接続切り替え手段とを有する
    　請求項１に記載の離散時間アナログ回路。
  13. 　前記回路接続切り替え手段は、
    　第ｉのタイミングにおける前記第１の電荷保持手段を、前記第ｉ＋ｍ－１のタイミングにおける前記第２の電荷保持手段とし、
    　第ｉのタイミングにおける前記第２の電荷保持手段を、前記第ｉ＋１のタイミングにおける前記第１の電荷保持手段とする、
    　請求項１２に記載の離散時間アナログ回路。
  14. 　前記電位保持手段は、トランジスタと、トランジスタに適切なバイアスを与えるバイアス回路と、負荷抵抗と、からなるソース接地型のアンプであり、
    　請求項１に記載の離散時間アナログ回路。
  15. 　前記係数回路または前記ローテートキャパシタ回路は、
    　前記電位保持手段が、ボルテージフォロワであり、
    　前記電荷保持手段が、Ｍ個のキャパシタであり、
    　前記回路接続切り替え手段は、
    　前記Ｍ個のキャパシタがボルテージフォロワに接続されるタイミングでは、Ｍ個のキャパシタを並列に接続し、
    　前記Ｍ個のキャパシタがボルテージフォロワを介さずに前記入力ラインと接続されるタイミングでは、Ｍ個のキャパシタを直列に接続する
    　請求項１に記載の離散時間アナログ回路。
  16. 　前記離散時間アナログ回路は正相と逆相の系を有し、
    　少なくとも一つの、前記係数回路または前記ローテートキャパシタ回路は、
    　電位保持回路に接続されるタイミングで正相に接続された電荷保持回路が、前記ローテートキャパシタ回路の入力ラインまたは出力ラインに接続されるタイミングでは逆相に接続され、
    　電位保持回路に接続されるタイミングで逆相に接続された電荷保持回路が、前記ローテートキャパシタ回路の入力ラインまたは出力ラインに接続されるタイミングでは正相に接続される
    　請求項１に記載の離散時間アナログ回路。
  17. 　請求項１に記載の離散時間アナログ回路と、
    　入力信号を受信するアンテナと、
    　前記アンテナが受信した信号を増幅し、増幅された信号を前記離散時間アナログ回路に出力する低雑音増幅器と、
    　前記離散時間アナログ回路から出力されるベースバンド信号をアナログデジタル変換して、デジタルベースバンド信号を出力するアナログデジタル変換部と、
    　を具備する受信機。
  18. 　請求項３に記載の離散時間アナログ回路と、
    　入力信号を受信するアンテナと、
    　前記アンテナが受信した信号を増幅し、増幅された信号を前記離散時間アナログ回路に出力する低雑音増幅器と、
    　前記離散時間アナログ回路から出力されるベースバンド信号をアナログデジタル変換して、デジタルベースバンド信号を出力するアナログデジタル変換部と、
    　を具備する受信機。
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