WO2012014361A1 - 表示パネル駆動装置 - Google Patents

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大治郎 有澤
健一 石橋
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    • G09G3/3674—Details of drivers for scan electrodes

Definitions

  • the present invention relates to a display panel driving device, and more particularly to generation of a scanning line driving signal for a display panel.
  • display panels such as plasma display panels, liquid crystal display panels, and electroluminescence panels have been used in many electronic devices.
  • a high-definition display panel having 1000 or more scanning lines is used for a digital television apparatus.
  • a frame is displayed on the display panel by sequentially driving the scanning lines.
  • the sequential driving of the scanning lines can be realized using a shift register including flip-flops corresponding to the number of scanning lines.
  • the shift register having such a configuration is applied to a digital television apparatus, 1000 or more flip-flops are required, which increases the circuit scale and cost of the display panel driving apparatus. Therefore, the total number of necessary flip-flops is halved by driving two scanning lines with one flip-flop (see, for example, Patent Document 1).
  • the total number of flip-flops can be halved, but still 500 or more are necessary. Furthermore, as display panels become more sophisticated in the future, the required number of flip-flops will continue to increase, and the circuit scale will become larger.
  • an object of the present invention is to provide a display panel driving device having a small circuit area.
  • the display panel driving device includes a plurality of flip-flops connected in cascade, and the first flip-flop is set with an initial signal and has a first ring counter that operates in synchronization with a first clock signal.
  • a ring counter circuit that outputs a signal using the outputs of a plurality of flip-flops and a plurality of flip-flops connected in cascade, and the first flip-flop is set as an initial signal and is lower than the first clock signal
  • a logical operation is performed on the shift register that operates in synchronization with the second clock signal of the frequency, the output of any one of the ring counter circuits, and the output of any one of the shift registers, and the scanning line drive signal of the display panel
  • an output unit for generating is performed on the shift register that operates in synchronization with the second clock signal of the frequency, the output of any one of the ring counter circuits, and the output of any one of the shift registers, and the scanning line drive signal of the display panel
  • a maximum number of scanning line drive signals corresponding to the product of the number of flip-flops of the ring counter and the shift register can be generated.
  • the total number of flip-flops is in the order of the square root of the number of scanning line drive signals.
  • Each of the ring counter circuit and the shift register may be configured such that the first flip-flop and the shift direction can be switched in accordance with a common control signal.
  • either one of the ring counter circuit and the shift register connects each output terminal of the plurality of flip-flops straightly or reversely connects each output terminal of the ring counter circuit or the shift register in accordance with a control signal.
  • each of the ring counter circuit and the shift register includes a connection switching unit that switches between straight connection or reverse connection of each output terminal of the plurality of flip-flops and each output terminal of the shift register according to a control signal. You may have.
  • the display panel driving device includes a reset circuit that resets the first ring counter. Thereby, the ring counter can be reset at an arbitrary timing.
  • the ring counter circuit has a plurality of cascade-connected flip-flops, the first flip-flop is set as an initial signal, and operates in synchronization with a third clock signal having a frequency lower than that of the first clock signal.
  • the second ring counter, any one output of the first ring counter, and any one output of the second ring counter are logically operated to output any one output of the ring counter circuit. You may have the output part to produce
  • the ring counter circuit includes a plurality of ring counters including a first ring counter that operates in synchronization with clock signals having different frequencies, and outputs any one of the plurality of ring counters.
  • the logical operation result may be used as the output of any one of the ring counter circuits.
  • the circuit area of the display panel driving device can be reduced.
  • FIG. 1 is a configuration diagram of a display panel driving apparatus according to the first embodiment.
  • FIG. 2 is a timing chart of the display panel driving device of FIG.
  • FIG. 3 is another configuration diagram of the display panel driving device of FIG.
  • FIG. 4 is another configuration diagram of the display panel driving device of FIG.
  • FIG. 5 is another configuration diagram of the display panel driving device of FIG.
  • FIG. 6 is a configuration diagram of a display panel driving apparatus according to the second embodiment.
  • FIG. 7 is a configuration diagram of a display panel driving apparatus according to the third embodiment.
  • FIG. 8 is a configuration diagram of a ring counter circuit according to the fourth embodiment.
  • FIG. 9 is a timing chart of the ring counter circuit of FIG.
  • FIG. 1 is a configuration diagram of a display panel driving apparatus according to the first embodiment.
  • the display panel driving device 10 outputs the scanning line driving signal OUT in order from the upper left to the lower right in the drawing.
  • OUT is about 100 lines, and 1000 or more scanning lines are sequentially driven by connecting a plurality of display panel driving devices 10 in cascade.
  • the SACT2 output from the display panel drive device 10 at the previous stage becomes the SACT1 of the display panel drive apparatus 10 at the next stage.
  • the display panel driving device 10 can be configured by a ring counter circuit 100, a shift register 150, and a plurality of output units 200 that generate OUT.
  • the ring counter circuit 100 includes, for example, one ring counter (first ring counter), and the ring counter can be configured by N stages of flip-flops 101_1 to 101_N connected in cascade.
  • the flip-flops 101_1 to 101_N operate in synchronization with the clock signal CLK1 and output signals C 1 to C N , respectively.
  • the signals C 1 to C N are output from the ring counter circuit 100 as they are.
  • the first-stage flip-flop 101_1, and an output C N of the flip-flop 101_N scan line active signal SACT1 and final stage of the initial signal logic combined signal is input. Note that in the case where the first-stage flip-flop 101_1 has a set terminal, the flip-flop 101_1 may be directly set by the SACT1.
  • the shift register 150 can be composed of M flip-flops 151_1 to 151_M connected in cascade.
  • the flip-flops 151_1 to 151_M operate in synchronization with the clock signal CLK2, and output signals R 1 to R M , respectively.
  • CLK2 is a signal having a frequency lower than that of CLK1, for example, a signal obtained by dividing CLK1 by N.
  • the frequency dividing circuit 104 may divide CLK1 by N to generate CLK2 (see FIG. 3).
  • the output of one of flip-flops for example, the output C 1 of the flip-flop 101_1 may be CLK2 (see FIG. 4).
  • SACT1 is input to the first flip-flop 151_1.
  • the output unit 200 can be composed of a logic circuit 201 and a level shifter 202.
  • Logic circuit 201 is one of the outputs of the ring counter circuit 100, an output C 1 of the flip flop 101_1, which is one of the outputs of the shift register 0.99, NAND performing a logical operation of the output R 1 of the flip-flop 151_1 Can be configured.
  • a through current prevention circuit may be connected between the logic circuit 201 and the level shifter 202.
  • FIG. OUT 1 and OUT MN in FIG. 2 correspond to the upper left OUT and the lower right OUT in FIG. 1, respectively.
  • the flip-flop 101_1 is set by SACT1, and C 1 to C N sequentially become H level in synchronization with CLK1.
  • the flip-flop 151_1 is set by SACT1, and R 1 to R M sequentially become H level in synchronization with CLK2.
  • C 1 to C N and R 1 to R M are logically operated, respectively, and OUT 1 to OUT MN sequentially become L level.
  • N ⁇ M scanning line driving signals can be generated by N + M flip-flops.
  • the ring counter in the ring counter circuit 100 may have one redundant flip-flop.
  • N ⁇ M scanning line driving signals can be generated by (N + 1) + M flip-flops.
  • the redundant number of flip-flops in the ring counter may be two or more.
  • FIG. 6 is a configuration diagram of a display panel driving apparatus according to the second embodiment. Hereinafter, differences from the first embodiment will be described.
  • the ring counter circuit 110 is a connection that switches between straight connection or reverse connection between the output terminals 111_1 to 111_N of the flip-flops 101_1 to 101_N and the output terminals 112_1 to 112_N of the ring counter circuit 110 according to the control signal FR.
  • a switching unit 113 is included.
  • the connection switching unit 113 can be composed of a plurality of selectors 113_1 to 113_N.
  • the selector 113_1 selectively connects either the output end 111_1 or the output end 111_N to the output end 112_1 according to the FR.
  • the selector 113_2 selectively connects either the output terminal 111_2 or the output terminal 111_N-1 to the output terminal 112_2 in accordance with the FR.
  • the selector 113_N-1 selectively connects one of the output end 111_2 and the output end 111_N-1 to the output end 112_N-1 in accordance with the FR.
  • the selector 113_N selectively connects either the output end 111_1 or the output end 111_N to the output end 112_N according to the FR.
  • the shift register 160 is configured to be able to switch the first stage flip-flop to one of the flip-flops 161_1 and 161_M according to the FR.
  • the shift register 160 is configured to be able to switch the shift direction according to the FR.
  • the shift register 160 performs a forward shift with a signal input to each D1 terminal of the flip-flops 161_1 to 161_M.
  • reverse shift is performed by signals input to the D2 terminals of the flip-flops 161_M to 161_1.
  • the selector 120 selects either the output of the logic circuit 201 in the output unit 200 that outputs OUT first or the output of the logic circuit 201 in the output unit 200 that outputs OUT last in accordance with FR, and outputs it as SACT2. To do.
  • the connection switching unit 113 connects the output terminals 111_1 to 111_N and the output terminals 112_1 to 112_N in a straight line.
  • the selector 111_1 connects the output terminal 111_1 and the output terminal 112_1.
  • the other selectors 113_2 to 113_N connect the output terminals 111_2 to 111_N and the output terminals 112_2 to 112_N, respectively.
  • connection switching unit 113 reversely connects the output terminals 111_1 to 111_N and the output terminals 112_1 to 112_N.
  • the selector 113_1 connects the output terminal 111_N and the output terminal 112_1.
  • the other selectors 113_2 to 113_N connect the output terminals 111_N-1 to 111_1 and the output terminals 112_2 to 112_N, respectively.
  • connection switching unit 113 of the ring counter circuit 110 may be omitted, and the flip-flops 101_1 and 101_N may be switched as the first-stage flip-flops and the shift direction may be switched according to the FR.
  • a connection switching unit similar to the connection switching unit 113 may be provided in the shift register 160.
  • the connection switching unit 113 of the ring counter circuit 110 is omitted, and the flip-flops 101_1 and 101_N are switched as the first-stage flip-flops and the shift direction is switched according to the FR, and the connection is switched to the shift register 160.
  • a connection switching unit similar to the unit 113 may be provided.
  • FIG. 7 is a configuration diagram of a display panel driving apparatus according to the third embodiment. Hereinafter, differences from the first embodiment will be described.
  • the reset circuit 140 resets the ring counter, the shift register 150, and the frequency divider circuit 104 in the ring counter circuit 100, for example, at the timing when OUT is finally output from the display panel driving device 12. Further, the reset circuit 140 may adjust the timing by inserting a flip-flop or the like. Note that the reset circuit 140 may output a reset signal at the timing when any one of OUT is output, or may output the reset signal after receiving an external signal given at an arbitrary timing. Further, the reset circuit 140 may reset only the ring counter.
  • the ring counter circuit may include two ring counters.
  • the ring counter circuit is configured by two ring counters.
  • FIG. 8 is a configuration diagram of a ring counter circuit according to the fourth embodiment.
  • the ring counter circuit 120 can be composed of a first ring counter 130, a second ring counter 170, and a plurality of output units 210 that generate an output signal C.
  • the first ring counter 130 can be composed of i-stage flip-flops 131_1 to 131_i connected in cascade.
  • the flip-flops 131_1 to 131_i operate in synchronization with the clock signal CLK1, and output Q 1 to Q i , respectively.
  • a signal obtained by logically synthesizing the scanning line active signal SACT1 as an initial signal and the output Q i of the final flip-flop 131_i is input to the first flip-flop 131_1. Note that in the case where the first-stage flip-flop 131_1 has a set terminal, the flip-flop 131_1 may be directly set by the SACT1.
  • the second ring counter 170 can be composed of j-stage flip-flops 171_1 to 171_j connected in cascade.
  • the flip-flops 171_1 to 171_j operate in synchronization with the clock signal CLK3, and output P 1 to P j , respectively.
  • CLK3 is a signal having a frequency lower than that of CLK1, and is, for example, a signal obtained by dividing CLK1 by i. 3 may be provided to generate CLK3 by dividing CLK1 by i (see FIG. 3).
  • the output Q 1 of the flip-flop 131_1 may be as CLK3. That is, the output of any one flip-flop in the first ring counter 130 can be CLK3.
  • the first-stage flip-flop 171_1 the output P j of the flip-flop 171_j scan line active signal SACT1 and final stage of the initial signal logic combined signal is input. Note that in the case where the first-stage flip-flop 171_1 has a set terminal, the flip-flop 171_1 may be directly set by the SACT1.
  • the output unit 210 may be configured to output P 1 of the output Q 1, flip-flop 171_1 of the flip-flop 131_1 an AND circuit for logical operations. That is, the ring counter circuit 120 performs a logical operation on the outputs Q 1 to Q i of the flip-flops 131_1 to 131_i and the outputs P 1 to P j of the flip-flops 171_1 to 171_j, and outputs the logical operation result as an output signal C. Output.
  • the flip-flop 131_1 is set by SACT1, and Q 1 to Q i sequentially become H level in synchronization with CLK1. Further, the flip-flop 171_1 is set at SACT1, and P 1 to P j are sequentially set to the H level in synchronization with CLK3. Then, Q 1 to Q i and P 1 to P j are logically calculated, and C 1 to C ji are sequentially set to the H level.
  • the ring counter in the ring counter circuit 100 may include redundant flip-flops. Therefore, in the present embodiment, the first ring counter 130 has 1 redundant flip-flop. You may have. In this case, since the total number of output units 210 does not change, one of the output units 210 arranged in the row direction in FIG. 8 may be omitted. As a result, the ring counter circuit 120 that outputs i ⁇ j signals by (i + 1) + j flip-flops can be configured. Note that the number of redundant flip-flops in the first ring counter 130 may be two or more.
  • the ring counter circuit 120 of the present embodiment is applied to the ring counter circuit 110 shown in FIG. 6, the output order of the output C of the ring counter circuit 120 is reversed according to the control signal FR. That's fine.
  • both the first and second ring counters 130 and 170 may be reset by the reset circuit 140.
  • the ring counter circuit 120 is composed of the two ring counters 130 and 170.
  • the ring counter circuit 120 is composed of three or more ring counters (for example, first to third ring counters). It's easy to do.
  • the first to third ring counters operate in synchronization with clock signals having different frequencies.
  • the output unit 210 may perform a logical operation on each output of the first to third ring counters. In this case, the result of the logical operation becomes one output of the ring counter circuit 120.
  • the number of flip-flops used in the ring counter circuit is on the order of a power root of the number of outputs of the ring counter circuit.
  • each component may operate with a signal having a logic opposite to that of the signal described above.
  • the display panel driving device can reduce the circuit area, and thus is useful for television devices equipped with various flat panel displays.

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Abstract

表示パネル駆動装置（１０）は、縦列接続された複数のフリップフロップ（１０１＿１～１０１＿Ｎ）を有し、初段のフリップフロップ（１０１＿１）が初期信号（ＳＡＣＴ１）でセットされ、第１のクロック信号（ＣＬＫ１）に同期して動作するリングカウンタ回路（１００）と、縦列接続された複数のフリップフロップ（１５１＿１～１５１＿Ｍ）を有し、初段のフリップフロップ（１５１＿１）が前記初期信号（ＳＡＣＴ１）でセットされ、前記第１のクロック信号（ＣＬＫ１）よりも低い周波数の第２のクロック信号（ＣＬＫ２）に同期して動作するシフトレジスタ（１５０）と、前記リングカウンタ回路（１００）のいずれか１つの出力と前記シフトレジスタ（１５０）のいずれか１つの出力とを論理演算して、表示パネルの走査線駆動信号（ＯＵＴ）を生成する出力部（２００）とを備えている。

Description

表示パネル駆動装置
　本発明は、表示パネル駆動装置に関し、特に、表示パネルの走査線駆動信号の生成に関する。
　近年、プラズマディスプレイパネル、液晶表示パネル、エレクトロルミネッセンスパネル等の表示パネルが多くの電子機器に用いられている。特に、デジタルテレビ装置には、１０００本以上の走査線を有する高精細の表示パネルが用いられる。
　一般に、表示パネルでは走査線を順次駆動することでフレームが表示される。走査線の順次駆動は、走査線の本数分のフリップフロップで構成されたシフトレジスタを用いて実現することができる。しかし、かかる構成のシフトレジスタをデジタルテレビ装置に適用すると、１０００個以上のフリップフロップが必要となって表示パネル駆動装置の回路規模およびコストが増大してしまう。そこで、１個のフリップフロップで２本の走査線を駆動するようにして、必要なフリップフロップの総数を半減している（例えば、特許文献１参照）。
特開２００２－１３２２０３号公報
　上記の従来技術によると、フリップフロップの総数を半減させることができるが、それでもなお５００個以上必要である。さらに、今後、表示パネルの高精細化が進むと、フリップフロップの必要個数が増え続け、回路規模はますます大きくなってしまう。
　かかる点に鑑みて、本発明は、回路面積の小さな表示パネル駆動装置を提供することを課題とする。
　上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、表示パネル駆動装置は、縦列接続された複数のフリップフロップを有し、初段のフリップフロップが初期信号でセットされ、第１のクロック信号に同期して動作する第１のリングカウンタを有し、複数のフリップフロップの出力を用いた信号を出力するリングカウンタ回路と、縦列接続された複数のフリップフロップを有し、初段のフリップフロップが初期信号でセットされ、第１のクロック信号よりも低い周波数の第２のクロック信号に同期して動作するシフトレジスタと、リングカウンタ回路のいずれか１つの出力とシフトレジスタのいずれか１つの出力とを論理演算して、表示パネルの走査線駆動信号を生成する出力部とを備えている。
　これによると、最大でリングカウンタおよびシフトレジスタのそれぞれのフリップフロップの個数の積に相当する本数の走査線駆動信号を生成することができる。換言すると、フリップフロップの総数は、走査線駆動信号の本数の平方根オーダーで済む。
　リングカウンタ回路およびシフトレジスタはそれぞれ、共通の制御信号に応じて初段のフリップフロップおよびシフト方向が切り替え可能に構成されていてもよい。あるいは、リングカウンタ回路およびシフトレジスタのいずれか一方は、制御信号に応じて、複数のフリップフロップの各出力端と当該リングカウンタ回路または当該シフトレジスタの各出力端とをストレート接続するかリバース接続するかを切り替える接続切替部を有していてもよく、他方は、制御信号に応じて初段のフリップフロップおよびシフト方向が切り替え可能に構成されていてもよい。あるいは、リングカウンタ回路およびシフトレジスタのいずれも、制御信号に応じて、複数のフリップフロップの各出力端と当該シフトレジスタの各出力端とをストレート接続するかリバース接続するかを切り替える接続切替部を有していてもよい。
　表示パネル駆動装置は、第１のリングカウンタをリセットするリセット回路を備えている。これにより、任意のタイミングでリングカウンタをリセットすることができる。
　例えば、リングカウンタ回路は、縦列接続された複数のフリップフロップを有し、初段のフリップフロップが初期信号でセットされ、第１のクロック信号よりも低い周波数の第３のクロック信号に同期して動作する第２のリングカウンタと、第１のリングカウンタのいずれか１つの出力と、第２のリングカウンタのいずれか１つの出力とを論理演算して、当該リングカウンタ回路のいずれか１つの出力を生成する出力部とを有していてもよい。
　また、リングカウンタ回路は、それぞれ異なる周波数のクロック信号に同期して動作する、第１のリングカウンタを含む、複数のリングカウンタを有するものであり、複数のリングカウンタのそれぞれのいずれか１つの出力を論理演算し、その論理演算結果を、当該リングカウンタ回路のいずれか１つの出力としてもよい。
　本発明によると、表示パネル駆動装置の回路面積を小さくすることができる。
図１は、第１の実施形態に係る表示パネル駆動装置の構成図である。 図２は、図１の表示パネル駆動装置のタイミングチャートである。 図３は、図１の表示パネル駆動装置の別の構成図である。 図４は、図１の表示パネル駆動装置の別の構成図である。 図５は、図１の表示パネル駆動装置の別の構成図である。 図６は、第２の実施形態に係る表示パネル駆動装置の構成図である。 図７は、第３の実施形態に係る表示パネル駆動装置の構成図である。 図８は、第４の実施形態に係るリングカウンタ回路の構成図である。 図９は、図８のリングカウンタ回路のタイミングチャートである。
　＜第１の実施形態＞
　図１は、第１の実施形態に係る表示パネル駆動装置の構成図である。表示パネル駆動装置１０は、図中の左上から右下の順に走査線駆動信号ＯＵＴを出力する。例えば、ＯＵＴは１００本程度であり、表示パネル駆動装置１０を複数個縦列接続することで１０００本以上の走査線が順次駆動される。前段の表示パネル駆動装置１０から出力されたＳＡＣＴ２は次段の表示パネル駆動装置１０のＳＡＣＴ１となる。
　表示パネル駆動装置１０は、リングカウンタ回路１００と、シフトレジスタ１５０と、ＯＵＴを生成する複数の出力部２００とで構成することができる。リングカウンタ回路１００は、例えば１つのリングカウンタ（第１のリングカウンタ）を有するものであり、そのリングカウンタは、縦列接続されたＮ段のフリップフロップ１０１＿１～１０１＿Ｎで構成することができる。フリップフロップ１０１＿１～１０１＿Ｎは、クロック信号ＣＬＫ１に同期して動作し、それぞれ信号Ｃ１～ＣＮを出力する。信号Ｃ１～ＣＮは、リングカウンタ回路１００からそのまま出力される。初段のフリップフロップ１０１＿１には、初期信号としての走査線アクティブ信号ＳＡＣＴ１と最終段のフリップフロップ１０１＿Ｎの出力ＣＮとを論理合成した信号が入力される。なお、初段のフリップフロップ１０１＿１がセット端子を有する場合には、ＳＡＣＴ１でフリップフロップ１０１＿１を直接セットしてもよい。
　シフトレジスタ１５０は、縦列接続されたＭ段のフリップフロップ１５１＿１～１５１＿Ｍで構成することができる。フリップフロップ１５１＿１～１５１＿Ｍは、クロック信号ＣＬＫ２に同期して動作し、それぞれ信号Ｒ１～ＲＭを出力する。ＣＬＫ２は、ＣＬＫ１よりも低い周波数の信号であり、例えばＣＬＫ１をＮ分周した信号である。また、図３に示すように、分周回路１０４でＣＬＫ１をＮ分周してＣＬＫ２を生成してもよい（図３参照）。あるいは、図４に示すように、リングカウンタを構成するフリップフロップ１０１＿１～１０１＿Ｎのうち、いずれか１つのフリップフロップの出力、例えばフリップフロップ１０１＿１の出力Ｃ１をＣＬＫ２としてもよい（図４参照）。図１に戻り、初段のフリップフロップ１５１＿１には、ＳＡＣＴ１が入力される。
　出力部２００はそれぞれ同様の構成であるため、図中の左上の出力部２００の構成について説明する。出力部２００は、論理回路２０１とレベルシフタ２０２とで構成することができる。論理回路２０１は、リングカウンタ回路１００の出力の１つである、フリップフロップ１０１＿１の出力Ｃ１と、シフトレジスタ１５０の出力の１つである、フリップフロップ１５１＿１の出力Ｒ１とを論理演算するＮＡＮＤで構成することができる。右下の出力部２００における論理回路２０１は、ＣＮとＲＭとを論理演算した結果をＳＡＣＴ２として出力する。また、ＣＮとＲＭとを論理演算した結果とＳＡＣＴ２間にフリップフロップを挿入し、ＳＡＣＴ２の出力タイミングを調整してもよい。論理回路２０１とレベルシフタ２０２との間には貫通電流防止回路を接続してもよい。
　次に、本実施形態に係る表示パネル駆動装置１０の動作について、図２を参照して説明する。図２におけるＯＵＴ１およびＯＵＴＭＮは、図１における左上のＯＵＴおよび右下のＯＵＴにそれぞれ対応している。フリップフロップ１０１＿１がＳＡＣＴ１でセットされ、ＣＬＫ１に同期してＣ１～ＣＮが順次Ｈレベルとなる。また、フリップフロップ１５１＿１がＳＡＣＴ１でセットされ、ＣＬＫ２に同期して、Ｒ１～ＲＭが順次Ｈレベルとなる。そして、Ｃ１～ＣＮとＲ１～ＲＭとがそれぞれ論理演算されてＯＵＴ１～ＯＵＴＭＮが順次Ｌレベルとなる。
　以上、本実施形態によると、Ｎ＋Ｍ個のフリップフロップでＮ×Ｍ本の走査線駆動信号を生成することができる。
　なお、図５に示すように、リングカウンタ回路１００内のリングカウンタは、冗長なフリップフロップを１個有していてもよい。この場合、出力部２００の総数は変わらないため、図５における行方向に配置された出力部２００のうちの１個を省略すればよい。これにより、（Ｎ＋１）＋Ｍ個のフリップフロップでＮ×Ｍ本の走査線駆動信号を生成することができる。なお、リングカウンタにおけるフリップフロップの冗長数を２個以上にしてもよい。
　＜第２の実施形態＞
　図６は、第２の実施形態に係る表示パネル駆動装置の構成図である。以下、第１の実施形態との相違点を説明する。
　リングカウンタ回路１１０は、制御信号ＦＲに応じて、フリップフロップ１０１＿１～１０１＿Ｎの各出力端１１１＿１～１１１＿Ｎとリングカウンタ回路１１０の各出力端１１２＿１～１１２＿Ｎとをストレート接続するかリバース接続するかを切り替える接続切替部１１３を有する。接続切替部１１３は、複数のセレクタ１１３＿１～１１３＿Ｎで構成することができる。
　セレクタ１１３＿１は、ＦＲに応じて、出力端１１１＿１および出力端１１１＿Ｎのいずれか一方を出力端１１２＿１に選択的に接続する。セレクタ１１３＿２は、ＦＲに応じて、出力端１１１＿２および出力端１１１＿Ｎ－１のいずれか一方を出力端１１２＿２に選択的に接続する。セレクタ１１３＿Ｎ－１は、ＦＲに応じて、出力端１１１＿２および出力端１１１＿Ｎ－１のいずれか一方を出力端１１２＿Ｎ－１に選択的に接続する。セレクタ１１３＿Ｎは、ＦＲに応じて、出力端１１１＿１および出力端１１１＿Ｎのいずれか一方を出力端１１２＿Ｎに選択的に接続する。
　シフトレジスタ１６０は、ＦＲに応じて、初段のフリップフロップをフリップフロップ１６１＿１および１６１＿Ｍのいずれかに切り替え可能に構成されている。また、シフトレジスタ１６０は、ＦＲに応じてシフト方向が切り替え可能に構成されている。シフトレジスタ１６０は、フリップフロップ１６１＿１～１６１＿ＭのそれぞれのＤ１端子に入力される信号で順方向シフトを行う。一方、フリップフロップ１６１＿Ｍ～１６１＿１のそれぞれのＤ２端子に入力される信号で逆方向シフトを行う。
　セレクタ１２０は、ＦＲに応じて、ＯＵＴを最初に出力する出力部２００における論理回路２０１の出力およびＯＵＴを最後に出力する出力部２００における論理回路２０１の出力のいずれかを選択してＳＡＣＴ２として出力する。
　次に、本実施形態に係る表示パネル駆動装置１１の動作について説明する。順方向シフトの場合、接続切替部１１３は、出力端１１１＿１～１１１＿Ｎと出力端１１２＿１～１１２＿Ｎとをストレート接続する。具体的に、セレクタ１１１＿１は、出力端１１１＿１と出力端１１２＿１とを接続する。他のセレクタ１１３＿２～１１３＿Ｎは、出力端１１１＿２～１１１＿Ｎと出力端１１２＿２～１１２＿Ｎとをそれぞれ接続する。
　逆方向シフトの場合、接続切替部１１３は、出力端１１１＿１～１１１＿Ｎと出力端１１２＿１～１１２＿Ｎとをリバース接続する。具体的に、セレクタ１１３＿１は、出力端１１１＿Ｎと出力端１１２＿１とを接続する。他のセレクタ１１３＿２～１１３＿Ｎは、出力端１１１＿Ｎ－１～１１１＿１と出力端１１２＿２～１１２＿Ｎとをそれぞれ接続する。
　以上、本実施形態によると、ＯＵＴの出力順を反転することができる。なお、リングカウンタ回路１１０の接続切替部１１３を省略して、ＦＲに応じて、初段のフリップフロップとしてフリップフロップ１０１＿１および１０１＿Ｎを切り替え、かつシフト方向を切り替えるようにしてもよい。あるいは、シフトレジスタ１６０に接続切替部１１３と同様の接続切替部を設けてもよい。あるいは、リングカウンタ回路１１０の接続切替部１１３を省略して、ＦＲに応じて、初段のフリップフロップとしてフリップフロップ１０１＿１および１０１＿Ｎを切り替え、かつシフト方向を切り替えるようにするとともに、シフトレジスタ１６０に接続切替部１１３と同様の接続切替部を設けてもよい。
　＜第３の実施形態＞
　図７は、第３の実施形態に係る表示パネル駆動装置の構成図である。以下、第１の実施形態との相違点を説明する。
　リセット回路１４０は、例えば、表示パネル駆動装置１２からＯＵＴが最終的に出力されるタイミングでリングカウンタ回路１００内のリングカウンタ、シフトレジスタ１５０および分周回路１０４をリセットする。また、リセット回路１４０は、フリップフロップなどを挿入し、タイミングを調整してもよい。なお、リセット回路１４０は、いずれかのＯＵＴが出力されたタイミングでリセット信号を出力してもよく、任意のタイミングで与えられる外部信号を受けてからリセット信号を出力してもよい。また、リセット回路１４０は、リングカウンタのみをリセットしてもよい。
　なお、上記各実施形態において、リングカウンタ回路は、２つのリングカウンタを備えていてもよい。以下、リングカウンタ回路を、２つのリングカウンタで構成した例について説明する。
　＜第４の実施形態＞
　図８は、第４の実施形態に係るリングカウンタ回路の構成図である。図８に示すように、リングカウンタ回路１２０は、第１のリングカウンタ１３０と、第２のリングカウンタ１７０と、出力信号Ｃを生成する複数の出力部２１０とで構成することができる。
　第１のリングカウンタ１３０は、縦列接続されたｉ段のフリップフロップ１３１＿１～１３１＿ｉで構成することができる。フリップフロップ１３１＿１～１３１＿ｉは、クロック信号ＣＬＫ１に同期して動作し、それぞれＱ１～Ｑｉを出力する。初段のフリップフロップ１３１＿１には、初期信号としての走査線アクティブ信号ＳＡＣＴ１と最終段のフリップフロップ１３１＿ｉの出力Ｑｉとを論理合成した信号が入力される。なお、初段のフリップフロップ１３１＿１がセット端子を有する場合には、ＳＡＣＴ１でフリップフロップ１３１＿１を直接セットしてもよい。
　第２のリングカウンタ１７０は、縦列接続されたｊ段のフリップフロップ１７１＿１～１７１＿ｊで構成することができる。フリップフロップ１７１＿１～１７１＿ｊは、クロック信号ＣＬＫ３に同期して動作し、それぞれＰ１～Ｐｊを出力する。ＣＬＫ３は、ＣＬＫ１よりも低い周波数の信号であり、例えばＣＬＫ１をｉ分周した信号である。なお、図３に示す分周回路１０４を設けて、ＣＬＫ１をｉ分周してＣＬＫ３を生成してもよい（図３参照）。あるいは、フリップフロップ１３１＿１の出力Ｑ１をＣＬＫ３としてもよい。つまり、第１のリングカウンタ１３０におけるいずれか１つのフリップフロップの出力を、ＣＬＫ３とすることができる。
　図８に戻り、初段のフリップフロップ１７１＿１には、初期信号としての走査線アクティブ信号ＳＡＣＴ１と最終段のフリップフロップ１７１＿ｊの出力Ｐｊとを論理合成した信号が入力される。なお、初段のフリップフロップ１７１＿１がセット端子を有する場合には、ＳＡＣＴ１でフリップフロップ１７１＿１を直接セットしてもよい。
　出力部２１０はそれぞれ同様の構成であるため、図中の左上の出力部２１０の構成について説明する。出力部２１０は、フリップフロップ１３１＿１の出力Ｑ１とフリップフロップ１７１＿１の出力Ｐ１とを論理演算するＡＮＤ回路で構成することができる。つまり、リングカウンタ回路１２０は、フリップフロップ１３１＿１～１３１＿ｉの出力Ｑ１～Ｑｉおよびフリップフロップ１７１＿１～１７１＿ｊの出力Ｐ１～Ｐｊを論理演算して、その論理演算した結果を、出力信号Ｃとして出力する。
　次に、本実施形態に係るリングカウンタ回路１２０の動作について、図９を参照して説明する。図９におけるＣ１およびＣｊｉは、図８における左上のＣおよび右下のＣにそれぞれ対応している。フリップフロップ１３１＿１がＳＡＣＴ１でセットされ、ＣＬＫ１に同期してＱ１～Ｑｉが順次Ｈレベルとなる。また、フリップフロップ１７１＿１がＳＡＣＴ１でセットされ、ＣＬＫ３に同期して、Ｐ１～Ｐｊが順次Ｈレベルとなる。そして、Ｑ１～ＱｉとＰ１～Ｐｊとがそれぞれ論理演算されてＣ１～Ｃｊｉが順次Ｈレベルとなる。
　以上、本実施形態によると、２つのリングカウンタ１３０，１７０に含まれる、ｉ＋ｊ個のフリップフロップで、ｉ×ｊの個数の信号を出力するリングカウンタ回路１２０を構成することができる。したがって、本実施形態のように２次元で構成されたリングカウンタ回路１２０を、図１のリングカウンタ回路１００に適用することで、Ｍ＋ｉ＋ｊ個のフリップフロップで、Ｎ（Ｎ＝ｉ×ｊ）×Ｍ本の走査線駆動信号を生成することができる。
　なお、図５に示すように、リングカウンタ回路１００内のリングカウンタには冗長なフリップフリップが含まれていてもよいため、本実施形態において、第１のリングカウンタ１３０は冗長なフリップフロップを１個有していてもよい。この場合、出力部２１０の総数は変わらないため、図８における行方向に配置された出力部２１０のうちの１個を省略すればよい。これにより、（ｉ＋１）＋ｊ個のフリップフロップでｉ×ｊの個数の信号を出力するリングカウンタ回路１２０を構成することができる。なお、第１のリングカウンタ１３０におけるフリップフロップの冗長数を２個以上にしてもよい。
　また、本実施形態のリングカウンタ回路１２０を、図６に示すリングカウンタ回路１１０に適用した場合、制御信号ＦＲに応じて、リングカウンタ回路１２０の出力Ｃの出力順を反転させるような構成とすればよい。
　また、本実施形態のリングカウンタ回路１２０を、図７に示すリングカウンタ回路１００に適用した場合、リセット回路１４０によって、第１および第２のリングカウンタ１３０，１７０の両方をリセットすればよい。
　また、本実施形態では、リングカウンタ回路１２０を２つのリングカウンタ１３０，１７０で構成したが、リングカウンタ回路１２０を、３つ以上のリングカウンタ（例えば、第１～第３のリングカウンタ）で構成することは容易である。この場合、第１～第３のリングカウンタはそれぞれ、異なる周波数のクロック信号に同期して動作する。そして、出力部２１０において、第１～第３のリングカウンタのそれぞれの１つの出力を論理演算すればよい。この場合、その論理演算の結果が、リングカウンタ回路１２０の１つの出力となる。これによると、リングカウンタ回路に使用されるフリップフロップの個数は、リングカウンタ回路の出力数の累乗根のオーダーとなる。
　また、上記各実施形態において、各構成要素は上述した信号と逆論理の信号で動作してもよい。
　本発明に係る表示パネル駆動装置は、回路面積の縮小化が可能であるため、各種フラットパネルディスプレイ搭載のテレビ装置に有用である。
　１０，１１，１２　　　　　　表示パネル駆動装置
　１００，１１０，１２０　　　リングカウンタ回路
　１３０　　　　　　　　　　　第１のリングカウンタ
　１７０　　　　　　　　　　　第２のリングカウンタ
　１０４　　　　　　　　　　　分周回路
　１１１＿１～１１１＿Ｎ　　　出力端
　１１２＿１～１１２＿Ｎ　　　出力端
　１１３　　　　　　　　　　　接続切替部
　１４０　　　　　　　　　　　リセット回路
　１５０，１６０　　　　　　　シフトレジスタ
　２００，２１０　　　　　　　出力部

Claims (10)

  1. 　縦列接続された複数のフリップフロップを有し、初段のフリップフロップが初期信号でセットされ、第１のクロック信号に同期して動作する第１のリングカウンタを有し、前記複数のフリップフロップの出力を用いた信号を出力するリングカウンタ回路と、
    　縦列接続された複数のフリップフロップを有し、初段のフリップフロップが前記初期信号でセットされ、前記第１のクロック信号よりも低い周波数の第２のクロック信号に同期して動作するシフトレジスタと、
    　前記リングカウンタ回路のいずれか１つの出力と前記シフトレジスタのいずれか１つの出力とを論理演算して、表示パネルの走査線駆動信号を生成する出力部とを備えている
    ことを特徴とする表示パネル駆動装置。
  2. 　請求項１の表示パネル駆動装置において、
    　前記第１のクロック信号を分周して前記第２のクロック信号を生成する分周回路を備えている
    ことを特徴とする表示パネル駆動装置。
  3. 　請求項１の表示パネル駆動装置において、
    　前記第２のクロック信号は、前記第１のリングカウンタにおけるいずれか１つのフリップフロップの出力である
    ことを特徴とする表示パネル駆動装置。
  4. 　請求項１の表示パネル駆動装置において、
    　前記第１のリングカウンタおよび前記シフトレジスタはそれぞれ、共通の制御信号に応じて初段のフリップフロップおよびシフト方向が切り替え可能に構成されている
    ことを特徴とする表示パネル駆動装置。
  5. 　請求項１の表示パネル駆動装置において、
    　前記リングカウンタ回路は、制御信号に応じて、前記複数のフリップフロップの各出力端と当該リングカウンタ回路の各出力端とをストレート接続するかリバース接続するかを切り替える接続切替部を有するものであり、
    　前記シフトレジスタは、前記制御信号に応じて初段のフリップフロップおよびシフト方向が切り替え可能に構成されている
    ことを特徴とする表示パネル駆動装置。
  6. 　請求項１の表示パネル駆動装置において、
    　前記シフトレジスタは、制御信号に応じて、前記複数のフリップフロップの各出力端と当該シフトレジスタの各出力端とをストレート接続するかリバース接続するかを切り替える接続切替部を有するものであり、
    　前記第１のリングカウンタは、前記制御信号に応じて初段のフリップフロップおよびシフト方向が切り替え可能に構成されている
    ことを特徴とする表示パネル駆動装置。
  7. 　請求項１の表示パネル駆動装置において、
    　前記リングカウンタ回路は、制御信号に応じて、前記複数のフリップフロップの各出力端と当該リングカウンタ回路の各出力端とをストレート接続するかリバース接続するかを切り替える接続切替部を有するものであり、
    　前記シフトレジスタは、前記制御信号に応じて、前記複数のフリップフロップの各出力端と当該シフトレジスタの各出力端とをストレート接続するかリバース接続するかを切り替える接続切替部を有するものである
    ことを特徴とする表示パネル駆動装置。
  8. 　請求項１の表示パネル駆動装置において、
    　前記第１のリングカウンタをリセットするリセット回路を備えている
    ことを特徴とする表示パネル駆動装置。
  9. 　請求項１乃至８のうちいずれか１つの表示パネル駆動装置において、
    　前記リングカウンタ回路は、
    　　縦列接続された複数のフリップフロップを有し、初段のフリップフロップが前記初期信号でセットされ、前記第１のクロック信号よりも低い周波数の第３のクロック信号に同期して動作する第２のリングカウンタと、
    　　前記第１のリングカウンタのいずれか１つの出力と、前記第２のリングカウンタのいずれか１つの出力とを論理演算して、当該リングカウンタ回路の出力を生成する出力部とを有している
    ことを特徴とする表示パネル駆動装置。
  10. 　請求項１乃至８のうちいずれか１つの表示パネル駆動装置において、
    　前記リングカウンタ回路は、それぞれ異なる周波数のクロック信号に同期して動作する、前記第１のリングカウンタを含む、複数のリングカウンタを有するものであり、前記複数のリングカウンタのそれぞれのいずれか１つの出力を論理演算し、その論理演算結果を、当該リングカウンタ回路のいずれか１つの出力とする
    ことを特徴とする表示パネル駆動装置。
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