WO2012014351A1 - 固体撮像装置 - Google Patents

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WO2012014351A1
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solid
state imaging
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浩久 大槻
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/57—Control of the dynamic range
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a MOS solid-state imaging device.
  • Solid-state imaging devices used as imaging devices such as digital still cameras and surveillance cameras are roughly classified into two types: CCD (Charge Coupled Device) type solid-state imaging devices and MOS (Metal Oxide Semiconductor) type solid-state imaging devices.
  • CCD Charge Coupled Device
  • MOS Metal Oxide Semiconductor
  • MOS type solid-state imaging devices are expanding their applications such as digital still cameras and surveillance cameras because of their high speed and low power consumption. In these fields, finer images are demanded, and in order to realize them, it is necessary to increase the number of pixels of the solid-state imaging device.
  • each pixel cell in the solid-state imaging device receives light, generates and accumulates photocharges, a transfer transistor 902 that transfers photocharges from the photodiodes 901, and a transfer transistor 902.
  • a floating diffusion 903 to which photo charges are transferred a storage capacitor element 908 that stores photo charges overflowing from the photodiode 901 during the storage operation, a storage transistor 907 that couples or divides the potential of the floating diffusion 903 and the storage capacitor element 908, and a floating diffusion 903
  • the reset transistor 906 for discharging the photoelectric charge in the floating diffusion 903 and the photoelectric charge in the floating diffusion 903 are connected to the voltage signal.
  • Amplifying transistor 904 that amplifies converted to (pixel signal), and is formed by connecting the amplifier transistor 904, and a selection transistor 905 for selecting a pixel cell.
  • the operation of the solid-state imaging device shown in FIG. 12 is executed as follows.
  • the potential change ⁇ V is amplified by the amplification transistor 904, and is output through the signal line 95 when the selection transistor 905 is turned on by applying the selection control signal Xx.
  • the solid-state imaging device according to the above-described prior art needs to have a configuration in which the storage capacitor element 908 and the storage transistor 907 are added to each pixel cell, the area of the photodiode 901 has to be reduced accordingly. Absent. For this reason, the solid-state imaging device according to the related art has a problem that the amount of charge that can be generated and accumulated by the photodiode 901 is reduced, and the dynamic range is deteriorated.
  • the present invention has been made to solve such a problem, and provides a solid-state imaging device capable of suppressing a reduction in the area of a photodiode and achieving both a high S / N ratio and a high dynamic range.
  • the purpose is to provide.
  • the solid-state imaging device according to the present invention adopts the following configuration.
  • the solid-state imaging device is a device that has a plurality of two-dimensionally arranged pixel cells and outputs pixel signals generated by the plurality of pixel cells.
  • Each of the plurality of pixel cells includes one or more photodiodes, a transfer transistor, a reset transistor, and an amplification transistor.
  • the photodiode generates a signal charge by photoelectric conversion.
  • the transfer transistor is provided corresponding to the photodiode, and transfers the signal charge generated by the photodiode to the charge conversion unit in accordance with the transfer control signal.
  • the reset transistor controls the potential state of the charge conversion unit according to the reset control signal.
  • the amplification transistor amplifies and converts the signal charge into a pixel signal according to the signal charge transferred to the charge conversion unit, and outputs it to the signal line.
  • a wiring for forming a parasitic capacitance with each charge conversion unit is attached to at least a part of the plurality of pixel cells.
  • a switching portion that selectively switches the potential state of the wiring between a fixed potential and a potential that follows the potential of the signal line is connected.
  • wiring is attached to at least some pixel cells, and a switching unit is connected to the wiring. For this reason, in the pixel cell provided with the wiring, a parasitic capacitance is formed between the charge conversion portion (floating diffusion) and the wiring. Since the potential state of the wiring can be selectively switched between a fixed potential and a potential following the potential of the signal line by switching the switching unit, the charge conversion unit and the wiring can be switched by switching the potential. The parasitic capacitance between and changes.
  • the switching unit can be switched to a fixed potential, the parasitic capacitance of the charge conversion unit can be increased to reduce the potential change of the charge conversion unit, and a high dynamic range can be realized. it can.
  • the switching unit is switched to a potential that follows the potential of the signal line, the parasitic capacitance of the charge conversion unit is reduced, and the potential change of the charge conversion unit is increased.
  • An S / N ratio can be realized.
  • the solid-state imaging device in order to achieve both a high S / N ratio and a high dynamic range, only the wiring is attached to the pixel cell. Compared with the solid-state imaging device, the area of the photodiode can be maintained larger by the amount of the transistor and the capacitor. Therefore, the solid-state imaging device according to the present invention can achieve a high dynamic range.
  • the gain can be changed by the charge conversion unit (floating diffusion) closer to the signal source, the influence of noise can be reduced and a high S / N ratio can be realized.
  • the solid-state imaging device it is possible to suppress a reduction in the area of the photodiode and achieve both a high S / N ratio and a high dynamic range.
  • FIG. 1 is a schematic block diagram showing an overall configuration of a solid-state imaging device 1 according to Embodiment 1.
  • FIG. 2 is a schematic circuit diagram showing a configuration of a pixel cell 100 and its peripheral configuration in the solid-state imaging device 1;
  • FIG. 6 is a potential diagram when signal charges are output in the solid-state imaging device 1, where (a) and (b) show the case where the wiring 16 is set to a fixed potential (ground), and (c) and (d) are A case where the wiring 16 is connected to the signal line 15 is shown.
  • (A), (b) is a schematic top view which shows the layout of the pixel cell 100 and the wiring 16 in the solid-state imaging device 1 in order of lamination
  • (A), (b) is a schematic top view which shows the layout of the pixel cell 100 and the wiring 16 in the solid-state imaging device 1 in order of lamination
  • (A), (b) is a schematic top view which shows the layout of the pixel cell and wiring in the solid-state imaging device concerning Embodiment 2 in order of lamination.
  • (A), (b) is a schematic plan view which shows the layout of the pixel cell and wiring in the solid-state imaging device concerning Embodiment 2 in order of lamination
  • 6 is a schematic circuit diagram showing a partial configuration of a solid-state imaging device 3 according to Embodiment 3.
  • FIG. 6D is a schematic circuit diagram illustrating a switching unit 43 according to Modification 4; 6 is a schematic circuit diagram showing a partial configuration of a solid-state imaging device 5 according to Embodiment 4.
  • FIG. (A), (b) is a schematic top view which shows the layout of the pixel cell in the solid-state imaging device concerning Embodiment 5 in order of lamination
  • a plurality of pixel cells 100 are arranged in a matrix (matrix), and a pixel array 10 is configured therefrom.
  • a vertical shift register 11, a horizontal shift register 12, and a pulse generation circuit 13 are connected to the pixel array 10.
  • a switching unit 14 is connected to the pixel array 10 for each column.
  • the vertical shift register 11 and the horizontal shift register 12 are both dynamic circuit units, for example, and sequentially output drive pulses to each pixel cell 10 in response to the application of timing pulses from the pulse generation circuit 13. To do.
  • Each pixel cell 100 outputs a pixel signal in accordance with the drive pulse.
  • the pixel cell 100 includes one photodiode 101 and three transistors 102, 104, and 105. One end of the photodiode 101 is grounded, and the other end is connected to the source of the transfer transistor 102.
  • the drain of the transfer transistor 102 is connected to the gate of the amplification transistor 104 and the source of the reset transistor 105 via the floating diffusion (charge conversion unit) 103.
  • the drain of the amplification transistor 104 is connected to the power supply voltage VDD, and the source is connected to the signal line 15.
  • the photodiode 101 is an element unit having a photoelectric conversion function for generating a signal charge according to the intensity of light incident on each pixel cell 100.
  • the transfer transistor 102 is an element unit for transferring signal charges from the photodiode 101 to the floating diffusion 103 in accordance with a transfer control signal Tx to the gate.
  • the amplification transistor 104 is an element unit that outputs the signal charge transferred to the floating diffusion 103 to the signal line 15.
  • the reset transistor 105 is an element unit that resets the signal charge accumulated in the drain of the transfer transistor 102 and the floating diffusion 103 in accordance with the reset control signal Rx to the gate.
  • the amplification transistor 104 has a function of performing amplification conversion into a pixel signal corresponding to the signal charge, and the remaining transfer transistor 102 and reset transistor 105 have a switching function. is there.
  • the pixel cell 100 is provided with a wiring 16 extending in the Y-axis direction.
  • a switching unit 14 is connected to one end of the wiring 16.
  • One terminal of the switching unit 14 is connected to the signal line 15 via the connection wiring 17.
  • the potential state of the wiring 16 can be selectively switched to a potential following the ground potential and the potential of the signal line 15 by the switching unit 14. Note that the switching unit 14 is arranged outside the pixel array 10 (see FIG. 1).
  • a parasitic capacitance 107 is formed between the wiring 16 and the wiring.
  • the switching unit 14 selectively switches the connection destination of the wiring 16 between the ground and the signal line 15 according to the amount of charge Q accumulated in the photodiode 101, thereby the potential state of the wiring 16. Can be selectively switched between the ground potential and the potential following the potential of the signal line 15. Therefore, the gain can be selectively changed, and a large output can be obtained.
  • a wiring 16 is attached to the pixel cell 100, and the switching unit 14 is connected to the wiring 16.
  • a parasitic capacitance 107 (capacitance Cgs) is formed between the floating diffusion 103 and the wiring 16.
  • the potential state of the wiring 16 can be selectively switched between a fixed potential (ground potential) and a potential that follows the potential of the signal line 15 by switching the switching unit 14.
  • the value Cgs of the parasitic capacitance 107 between the floating diffusion 103 and the wiring 16 changes.
  • two types of potential states can be obtained in the floating diffusion 103 by selectively switching the switching unit 14. For example, when the charge Q accumulated in the photodiode 101 is large, the switching unit 14 is switched to the ground potential, and the parasitic capacitance of the floating diffusion 103 is increased (parasitic capacitance 106 (capacitance Cfd) and parasitic capacitance 107 (capacitance Cgs). )), The potential change ⁇ V of the floating diffusion 103 can be reduced, and a high dynamic range can be realized.
  • the switching unit 14 is switched to a potential that follows the potential of the signal line 15, and the parasitic capacitance of the charge conversion unit is reduced to make a floating diffusion (charge conversion unit).
  • the potential change at 103 can be increased and a high S / N ratio can be realized.
  • the solid-state imaging device 1 only the wiring 16 is attached to the pixel cell 100 in order to achieve both a high S / N ratio and a high dynamic range as described above. Compared with the imaging device, the area of the photodiode can be maintained larger by the amount of the transistor and the capacitor. Therefore, in the solid-state imaging device 1 according to the present embodiment, a high dynamic range can be realized.
  • the gain can be changed by the floating diffusion 103 closer to the signal source, the influence of noise can be reduced and a high S / N ratio can be realized.
  • the solid-state imaging device 1 according to the present embodiment, a reduction in the area of the photodiode 101 can be suppressed, and both a high S / N ratio and a high dynamic range can be achieved.
  • the gate 102g of the transfer transistor 102 is provided on the lower left side in the XY direction with respect to the photodiode 101 provided for each pixel cell 100.
  • the drain of the transfer transistor 102 is a diffusion layer portion 1031 that is an element of the floating diffusion 103.
  • the diffusion layer portion 1031 of the floating diffusion 103 is connected to the gate 104g of the amplification transistor 104 via the wiring portion 1032 of the floating diffusion 103 shown in FIG. 4B (see FIG. 4A).
  • the gate 105g of the reset transistor 105 is provided on the lower side in the Y-axis direction with respect to the diffusion layer portion 1031 of the floating diffusion 103.
  • the drain of the amplification transistor 104 is connected to the power supply line VDD-L, and the source is connected to the wiring portion 151 of the signal line 15.
  • the wiring 16 is provided in parallel with the wiring portion 1032 of the floating diffusion 103.
  • the wiring 16 is extended in the Y-axis direction.
  • each pixel cell 100 is provided with control lines 18 and 19 extending in the X-axis direction.
  • the control line 18 is connected to the gate 102g of the transfer transistor 102, and the control line 19 is connected to the gate 105g of the reset transistor 105.
  • the wiring part 152 is formed so as to cover a part of the wiring part 151 and the wiring part 1032 of the floating diffusion 103 and is connected to the wiring part 151.
  • a wiring part 153 formed on the upper layer and covering the part of the wiring part 152 and connected to the wiring part 152 is provided.
  • the wiring part 153 extends in the Y-axis direction.
  • the wiring portion 1032 and the wiring 16 of the floating diffusion 103 can be run in parallel (see FIG. 4B), and between the floating diffusion 103 and the wiring 16 can be obtained.
  • the parasitic capacitance 107 (capacitance Cgc) can be increased, and as described above, a high S / N ratio and a high dynamic range can be realized.
  • the wiring width is 100 [nm]
  • the wiring interval is 100 [nm]
  • the wiring interval in the stacking direction is 100 [nm].
  • the thickness (thickness) is 200 [nm].
  • FIGS. 4 and 5 a layout as shown in FIGS. 4 and 5 is adopted.
  • FIGS. 6 and 7 are layout diagrams for each layer showing the layout of pixel cells and wirings, and correspond to FIGS. 4 and 5 used in the first embodiment.
  • a transfer transistor gate 202g is provided on the lower left side in the XY direction with respect to the photodiode 201 provided for each pixel cell.
  • the drain of the transfer transistor is a diffusion layer portion 2031 that is an element of floating diffusion.
  • the diffusion layer portion 2031 of the floating diffusion is connected to the gate 204g of the amplification transistor via the wiring portion 2032 of the floating diffusion shown in FIG. 6B (see FIG. 6A).
  • a reset transistor gate 205g is provided on the lower side in the Y-axis direction with respect to the diffusion layer 2031 of the floating diffusion.
  • the source of the amplification transistor is connected to the signal line 25.
  • the wiring part 261 of the wiring is provided in parallel with the wiring part 2032 connected to the diffusion layer part 2031 of the floating diffusion.
  • the wiring part 261 of the wiring is extended in the Y-axis direction.
  • each pixel cell is provided with control lines 28 and 29 extending in the X-axis direction, as in the first embodiment.
  • the control line 28 is connected to the gate 202g of the transfer transistor, and the control line 29 is connected to the gate 205g of the reset transistor.
  • a wiring part 262 connected to the wiring part 261 is provided on the wiring part 2032 of the floating diffusion.
  • the wiring portion 262 covers the floating diffusion wiring portion 2032 and is in a relationship facing the same.
  • a power supply line VDD-L extending in the Y-axis direction is formed on the wiring portion 2032 of the floating diffusion.
  • the power supply line VDD-L is connected to the drain of the amplification transistor 104.
  • the wiring portion 262 of the wiring is also provided on the wiring portion 2032 of the floating diffusion as compared with the solid-state imaging device 1 according to the first embodiment. Is provided.
  • the parasitic capacitance Cgs between the floating diffusion and the wiring can be further increased, so that both a high S / N ratio and a high dynamic range can be achieved. It is effective.
  • the wiring layer 261 of the wiring is also disposed on the gate of the amplification transistor, it is possible to further increase the parasitic capacitance Cgs (see FIG. 6 (b)). Further, since the wiring portion 261 of the wiring is also disposed on the diffusion layer portion 2031 of the floating diffusion, the parasitic capacitance Cgs can be further increased, and both a high S / N ratio and a high dynamic range are achieved. It is effective.
  • the layout in which the wiring portion 2032 of the floating diffusion is the first layer and the wiring portion 262 of the wiring is the second layer is used as an example.
  • the capacity Cgs can be increased, and both a high S / N ratio and a high dynamic range can be achieved.
  • Embodiment 3 The configuration of the solid-state imaging device 3 according to Embodiment 3 will be described with reference to FIG.
  • a plurality of pixel cells 300 are provided in a matrix to form a pixel array 30.
  • the pixel array 30 is provided with signal lines 35 1 to 35 n and wirings 36 1 to 36 n for each column.
  • the wiring 36 1 ⁇ 36 n are outside the pixel array 30, the switching unit 34u 1 ⁇ 34u n, it is 34l 1 ⁇ 34l n are connected to the Y-axis direction and low extremes.
  • Switching unit 34u 1 ⁇ 34u n are connected to the connection line 37u 1 ⁇ 37u n having one end connected to the signal lines 35 1 ⁇ 35 n.
  • Switching unit 34l 1 ⁇ 34l n are connected to the connection line 37l 1 ⁇ 37l n having one end connected to the signal lines 35 1 ⁇ 35 n.
  • the solid-state imaging device 3 in each outer upper and lower Y-axis direction with respect to the pixel array 30, and the switching unit 34u 1 ⁇ 34u n, it is 34l 1 ⁇ 34l n provided, thereby the signal line
  • the opening / closing operation for 35 1 to 35 n can be executed. Therefore, in the solid-state imaging device 3 according to the present embodiment, the potential states of the wirings 36 1 to 36 n are selectively compared with the solid-state imaging device 1 according to the first embodiment while minimizing the time delay. You can switch to
  • Modification 1 A modification example of the switching unit that selectively switches the wiring state between a fixed potential and a potential that follows the potential of the signal line will be described with reference to FIG.
  • the switching unit 41 according to the modification 1 is inserted between the nMOS element 411 interposed between the wiring 46 and the ground, and between the wiring 46 and the connection line 47.
  • the connection line 47 is connected to the signal line 45.
  • control signal Gx is “L level”
  • the pMOS element 412 between the wiring 46 and the connection line 47 is turned on, and the wiring 46 has a potential that follows the potential of the signal line 45.
  • the switching unit 41 can be configured with a minimum element configuration.
  • the switching unit 42 according to the present modification is similar to the switching unit 41 according to the first modification, in addition to the nMOS element unit 421 and the pMOS element unit 422, and the control signal Gx
  • An inverter 423 connected to the signal line, and an nMOS element portion 424 inserted between the wiring 46 and the connection line 47 are added.
  • the potential of the signal line 45 when the potential of the signal line 45 is lowered, the potential may not be the same before and after the nMOS element 424 in the signal line 45.
  • the switching unit 42 since the nMOS element 424 is connected in parallel to the pMOS element 422, even when the potential of the signal line 45 decreases, the nMOS in the signal line 45 There is a possibility that the potential is not the same before and after the element 424, but this can be eliminated.
  • the switching unit 43 according to the present modification is similar to the switching unit 42 according to the second modification in that the nMOS element 431 and the inverter 433 are included.
  • a difference is that source followers of nMOS elements 432 and 434 are provided instead of the pMOS element 422 and the nMOS element 424 connected in parallel in the second modification.
  • the wiring 46 is driven by the source follower configured by the nMOS elements 432 and 434, so that the operation speed can be improved.
  • the switching unit 44 according to the present modification is similar to the switching unit 43 according to the third modification, except that the nMOS elements 441 and 444 and the inverter 443 are included. Then, it is different in that an operational amplifier 442 is provided instead of the nMOS element 432 constituting the source follower in the switching unit 43 according to the third modification.
  • the switching unit 44 according to the present modification it is possible to improve the operation speed in the same manner as the switching unit 43 according to the third modification. At this time, if the gain of the operational amplifier 442 is selectively changed, the amount of change in potential of the wiring 46 following the potential of the signal line 45 can be varied. Therefore, the switching unit 44 according to the present modification can realize several types of conversion efficiency in the floating diffusion.
  • the switching unit 44 according to the present modification is employed, the conversion efficiency in the floating diffusion with the customized charge Q can be selected, and the operation with a higher S / N ratio becomes possible.
  • the ground potential is applied as an example of the fixed potential.
  • a potential used for driving a pixel cell such as a power supply potential of an amplification transistor or a reset transistor can be applied. Since these potential wirings are arranged around the pixel arrays 10 and 30, there is no problem of occupation of the area for this purpose.
  • the nMOS element 411 can be changed to a pMOS element, and there is no need for well separation. A simple configuration can be obtained.
  • each pixel cell 500 includes a photodiode 501, a transfer transistor 502, an amplification transistor 504, and a reset transistor 505.
  • the drain of the transfer transistor 502 is a floating diffusion 503.
  • the drain of the amplification transistor 504 is connected to the power supply voltage VDD, and the source is connected to the signal line 55.
  • the gate of the transfer transistor 502 is connected to the control line 58 and receives an input of the transfer control signal Tx.
  • the gate of the reset transistor 505 is connected to the control line 59 and receives the input of the reset control signal Rx.
  • two wirings 56 and 60 are attached to the pixel cell 500.
  • the switching portions 54 and 61 are connected to the two wirings 56 and 60 at one end, respectively.
  • Each of the switching units 54 and 61 can selectively switch between grounding and the connection line 57.
  • the connection line 57 is connected to the signal line 55.
  • a parasitic capacitance 506 between the parasitic capacitance 506 and the wiring 56 and a parasitic capacitance 508 between the wiring 60 are formed in the floating diffusion 503. .
  • the potential change in the floating diffusion 503 is as follows.
  • the two wirings 56 and 60 are attached to the pixel cell 500.
  • the number of attached wirings and the selection destination as a fixed potential are limited to this. Not receive.
  • three or more wirings may be attached to the pixel cell 500, and the configuration of the third embodiment shown in FIG. 8 may be used in combination.
  • Embodiment 5 The configuration of the solid-state imaging device according to Embodiment 5 will be described with reference to FIG.
  • the solid-state imaging device includes two photodiodes 701u and 701l in one pixel cell.
  • a transfer transistor is connected to each of the photodiodes 701u and 701l, and gates 702ug and 702lg of the transfer transistor are provided correspondingly.
  • the drain of the transfer transistor is connected to the diffusion layer portion 7031 of the floating diffusion.
  • one amplification transistor and one reset transistor are provided for each of the two photodiodes 701u and 701l.
  • an amplification transistor gate 704g is provided on the upper side in the Y-axis direction with respect to the diffusion layer portion 7031 of the floating diffusion, and a reset transistor gate 705g is provided on the lower side.
  • a floating diffusion wiring portion 7032 connected to the floating diffusion diffusion portion 7031 is provided above the floating diffusion diffusion layer portion 7031.
  • the floating diffusion wiring part 7032 extends in the Y-axis direction.
  • a signal line 75 is connected to the source of the amplification transistor.
  • the wiring 76 is provided in a state of running parallel to the wiring portion 7032 of the floating diffusion.
  • the wiring 76 extends in the Y-axis direction and is connected to the switching unit outside the pixel array (not shown).
  • the wiring 76 is provided in a state of running parallel to the wiring portion 7032 of the floating diffusion, and the potential state of the wiring 76 is caused by the switching operation of the switching unit not shown. Can be selectively switched between a fixed potential and a potential following the potential of the signal line 75, so that a high S / N ratio and a high dynamic range can be obtained as described above. .
  • a solid-state imaging device having a so-called two-pixel one-cell configuration is taken as an example.
  • the present invention is not limited thereto, and the solid-state imaging device having a multi-pixel one-cell configuration is not limited thereto. Similar effects can be obtained. For example, it can be applied to a 4-pixel 1-cell.
  • the pixel arrays 10 and 30 in which a plurality of pixel cells 100, 300, and 500 are arranged in a matrix are employed as an example. It is not limited.
  • the present invention can be applied to a solid-state imaging device having a honeycomb-like arrangement form.
  • the present invention is not limited to this.
  • a potential used for driving a pixel cell such as a power supply potential of an amplification transistor or a reset transistor can be applied. Since these potential wirings are arranged around the pixel array, there is no problem of occupation of the area for this purpose.
  • the configuration in which the opening is provided above the photodiode is premised on receiving light from the front surface of the chip.
  • the present invention is not limited to this.
  • the present invention can achieve both a high S / N ratio and a high dynamic range, and is useful for realizing a solid-state imaging device suitable as an imaging device.
  • Solid-state imaging device 1030 Pixel array 11. Vertical shift register 12. Horizontal shift register 13. Pulse generating circuits 14,34u 1 ⁇ 34u n, 34l 1 ⁇ 34l n, 41 ⁇ 44,54,61. Switching unit 15, 25, 35 1 to 35 n , 45, 55, 75. Signal lines 16, 36 1 to 36 n , 46, 56, 60, 76. Wiring 17,37u 1 ⁇ 37u n, 37l 1 ⁇ 37l n, 47,57. Connection line 18, 19, 28, 29, 58, 59. Control line 100, 300, 500. Pixel cells 101, 201, 501, 701u, 701l. Photodiode 102,502. Transfer transistor 103,503. Charge converter 104, 504.
  • Inverter unit 442. OPAMP sections 1031, 1032, 2031, 2032, 7031, 7032. Charge conversion unit constituting layer VDD-L. Power line

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Abstract

　画素セルは、フォトダイオード、転送トランジスタ、電荷変換部、リセットトランジスタ、増幅トランジスタを備える。画素セルには配線が付設されており、配線にはスイッチング部が接続されている。配線の付設により、電荷変換部と配線との間に寄生容量が形成される。スイッチング部は、配線の電位状態を、接地電位と信号線の電位に追随する電位とを選択的に切り替える機能を有し、フォトダイオードの蓄積電荷Ｑが多いときには、スイッチング部を接地側に切り替え、フォトダイオードの蓄積電荷Ｑが少ないときには、スイッチング部を信号線側に切り替える。

Description

固体撮像装置
　本発明は、固体撮像装置に関し、特に、ＭＯＳ型固体撮像装置に関する。
　ディジタルスチルカメラや監視カメラなどの撮像デバイスとして用いられている固体撮像装置は、大きくＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）型固体撮像装置とＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像装置の２種類に分けられる。　このうち、ＭＯＳ型固体撮像装置は、高速・低消費電力という特徴から、ディジタルスチルカメラや監視カメラなど用途が拡大している。これらの分野では、よりきめ細やかな画像が要望されており、実現するには固体撮像装置の高画素化が必要である。
　ところで、固体撮像装置には、高画素化が求められているが、これを実現するには個々の画素セルのセルサイズを縮小してゆく必要があり、信号量の減少に起因してＳ／Ｎ比の悪化を招くという問題が生ずる。このような問題に対して、画素セルのセルサイズの縮小に対しても、高ダイナミックレンジで、且つ、高Ｓ／Ｎ比を実現するための種々の提案がなされている。中でも、信号源に近い画素セルにおいて、ゲインを上げることにより高ダイナミックレンジと高Ｓ／Ｎ比とを両立させようとする提案が多くなされている（例えば、特許文献１を参照）。特許文献１で提案されている固体撮像装置の構成について、図１２を用い説明する。
　図１２に示すように、固体撮像装置における各画素セルは、光を受光して光電荷を生成および蓄積するフォトダイオード９０１、フォトダイオード９０１からの光電荷を転送する転送トランジスタ９０２、転送トランジスタ９０２を通じて光電荷が転送されるフローティングディフュージョン９０３、蓄積動作時にフォトダイオード９０１から溢れる光電荷を蓄積する蓄積容量素子９０８、フローティングディフュージョン９０３と蓄積容量素子９０８のポテンシャルを結合または分割する蓄積トランジスタ９０７、フローティングディフュージョン９０３に接続して形成され、フローティングディフュージョン９０３内の光電荷を排出するためのリセットトランジスタ９０６、フローティングディフュージョン９０３内の光電荷を電圧信号（画素信号）に増幅変換する増幅トランジスタ９０４、および、増幅トランジスタ９０４に接続して形成され、画素セルを選択するための選択トランジスタ９０５から構成されている。
　図１２に示す固体撮像装置の動作は、次のように実行される。
　１）リセット制御信号Ｒｘを与えてリセットトランジスタ９０６のゲートをオンにし、蓄積制御信号Ｇｘを与えて蓄積トランジスタ９０７のゲートをオンにすると、フローティングディフュージョン９０３および蓄積容量素子９０８の電位が“Ｈレベル”にチャージされる。
　２－１）リセットトランジスタ９０６をオフにし、蓄積トランジスタ９０７をオフにする。
　３－１）フォトダイオード９０１に光が入射され、光電変換がおこなわれると、フォトダイオード９０１に電荷Ｑが蓄積される。
　４－１）ゲートに対し転送制御信号Ｔｘを与えて転送トランジスタ９０２をオンにすることにより、フォトダイオード９０１に蓄積された電荷Ｑがフローティングディフュージョン９０３に転送される。このとき、フローティングディフュージョン９０３での電位変化を△Ｖとし、フローティングディフュージョン９０３の寄生容量をＣｆｄとすれば、
（数１）　△Ｖ＝Ｑ／Ｃｆｄ
となる。
　５－１）上記電位変化△Ｖは、増幅トランジスタ９０４で増幅され、選択制御信号Ｘｘを与えることにより選択トランジスタ９０５がオンとなることで、信号線９５を通じて出力される。
　一方、上記１）の後に蓄積トランジスタ９０７がオンされた状態を維持する場合には、次のようになる。
　２－２）リセットトランジスタ９０６をオフにし、蓄積トランジスタ９０７をオンの状態で維持する。
　３－２）フォトダイオード９０１に光が入射され、光電変換がおこなわれると、フォトダイオード９０１に電荷Ｑが蓄積される。
　４－２）ゲートに対し転送制御信号Ｔｘを与えて転送トランジスタ９０２をオンにすることにより、フォトダイオード９０１に蓄積された電荷Ｑがフローティングディフュージョン９０３に転送される。このとき、フローティングディフュージョン９０３での電位変化を△Ｖ′とし、蓄積容量素子９０８の容量をＣｓとすれば、
（数２）　△Ｖ′＝Ｑ／（Ｃｆｄ＋Ｃｓ）
となる。
　以上のように、蓄積トランジスタ９０８をオン／オフで切り替えることにより、上記（数１）および上記（数２）で示すように、２種類の電位変化△Ｖ、△Ｖ′を得ることができ、高Ｓ／Ｎ比と高ダイナミックレンジを実現可能である。即ち、フォトダイオード９０１に蓄積された電荷Ｑが少ないときには、蓄積トランジスタ９０７をオフにすることにより、△Ｖを大きくして高Ｓ／Ｎ比を実現でき、フォトダイオード９０１に蓄積された電荷Ｑが多いときには、蓄積トランジスタ９０７をオンの状態を維持してフローティングディフュージョン９０３の容量を増加させることで、△Ｖ′を抑えることができ高ダイナミックレンジを実現することができる。
特開２００５－３２８４９３号公報
　しかしながら、上記従来技術に係る固体撮像装置では、画素セル毎に蓄積容量素子９０８と蓄積トランジスタ９０７とを付加した構成とする必要があるため、その分だけフォトダイオード９０１の面積を小さくせざるを得ない。このため、上記従来技術に係る固体撮像装置では、フォトダイオード９０１で生成および蓄積することができる電荷量が減少し、ダイナミックレンジが悪化するという問題を有する。
　本発明は、このような問題の解決を図るべくなされたものであって、フォトダイオードの面積の減少を抑え、高Ｓ／Ｎ比と高ダイナミックレンジとの両立を図ることができる固体撮像装置を提供することを目的とする。
　そこで、本発明に係る固体撮像装置は、次の構成を採用することとする。
　本発明に係る固体撮像装置は、二次元配列された複数の画素セルを有し、当該複数の画素セルで生成された画素信号を出力する装置である。複数の画素セルの各々は、一または複数のフォトダイオードと、転送トランジスタと、リセットトランジスタと、増幅トランジスタとを含む。
　フォトダイオードは、光電変換により信号電荷を生成する。
　転送トランジスタは、フォトダイオードに対応して設けられ、転送制御信号に従ってフォトダイオードで生成された信号電荷を電荷変換部に転送する。
　リセットトランジスタは、リセット制御信号に従って電荷変換部の電位状態を制御する。
　増幅トランジスタは、電荷変換部に転送された信号電荷に応じ、これを画素信号に増幅変換して信号線に出力する。
　また、本発明に係る固体撮像装置は、複数の画素セルの少なくとも一部の画素セルに対して、各電荷変換部との間で寄生容量を形成する配線が付設されており、配線には、当該配線の電位状態を、固定電位と信号線の電位に追随する電位との間で、選択的に切り替えるスイッチング部が接続されている、ことを特徴とする。
　本発明に係る固体撮像装置では、少なくとも一部の画素セルに対して配線が付設され、配線にはスイッチング部が接続されている。このため、配線が付設された画素セルにおいては、電荷変換部（フローティングディフュージョン）と配線との間で寄生容量が形成される。そして、配線の電位状態が、スイッチング部の切り替えにより、固定電位と、信号線の電位に追随する電位との間で選択的に切り替えることができるので、当該電位の切り替えにより、電荷変換部と配線との間の寄生容量が変化することになる。
　よって、本発明に係る固体撮像装置では、スイッチング部の選択的な切り替えにより、電荷変換部において２種類の電位変化を得ることができる。例えば、フォトダイオードに蓄積された電荷が多いときには、スイッチング部を固定電位へと切り替え、電荷変換部の寄生容量を大きくして電荷変換部の電位変化を小さくし、高ダイナミックレンジを実現することができる。逆に、フォトダイオードに蓄積された電荷が少ないときには、スイッチング部を信号線の電位に追随する電位へと切り替え、電荷変換部の寄生容量を小さくして電荷変換部の電位変化を大きくし、高Ｓ／Ｎ比を実現することができる。
　また、本発明に係る固体撮像装置では、上記のように高Ｓ／Ｎ比と高ダイナミックレンジの両立のために、画素セルに対して配線を付設しているだけであり、上記従来技術に係る固体撮像装置に比べて、トランジスタおよび容量素子の分だけフォトダイオードの面積を大きく維持することができる。よって、本発明に係る固体撮像装置では、高ダイナミックレンジを実現できる。
　さらに、本発明に係る固体撮像装置では、信号源により近い電荷変換部（フローティングディフュージョン）でゲインの変更ができるので、ノイズの影響を軽減することができ、高Ｓ／Ｎ比が実現される。
　従って、本発明に係る固体撮像装置では、フォトダイオードの面積の減少を抑え、高Ｓ／Ｎ比と高ダイナミックレンジとの両立を図ることができる。
実施の形態１に係る固体撮像装置１の全体構成を示す模式ブロック図である。 固体撮像装置１における画素セル１００の構成およびその周辺構成を示す模式回路図である。 固体撮像装置１での信号電荷の出力時におけるポテンシャル図であって、（ａ）、（ｂ）は、配線１６を固定電位（接地）とした場合を示し、（ｃ）、（ｄ）は、配線１６を信号線１５に接続した場合を示す。 （ａ）、（ｂ）は、固体撮像装置１における画素セル１００および配線１６のレイアウトを、積層順に示す模式平面図である。 （ａ）、（ｂ）は、固体撮像装置１における画素セル１００および配線１６のレイアウトを、積層順に示す模式平面図である。 （ａ）、（ｂ）は、実施の形態２に係る固体撮像装置における画素セおよび配線ルのレイアウトを、積層順に示す模式平面図である。 （ａ）、（ｂ）は、実施の形態２に係る固体撮像装置における画素セルおよび配線のレイアウトを、積層順に示す模式平面図である。 実施の形態３に係る固体撮像装置３の一部構成を示す模式回路図である。 （ａ）は、変形例１に係るスイッチング部４１を示す模式回路図であり、（ｂ）は、変形例２に係るスイッチング部４２を示す模式回路図であり、（ｃ）は、変形例３に係るスイッチング部４３を示す模式回路図であり、（ｄ）は、変形例４に係るスイッチング部４４を示す模式回路図である。 実施の形態４に係る固体撮像装置５の一部構成を示す模式回路図である。 （ａ）、（ｂ）は、実施の形態５に係る固体撮像装置における画素セルのレイアウトを、積層順に示す模式平面図である。 従来技術に係る固体撮像装置の画素セルの構成を示す模式回路図である。
　以下では、本発明を実施するための形態について、図面を参酌しながら説明する。なお、以下の各実施の形態は、本発明の構成およびそこから奏される作用・効果を分かり易く説明するために用いる一例であって、本発明は、本質的な特徴部分以外に何ら以下の形態に限定を受けるものではない。
　［実施の形態１］
　１．固体撮像装置１の全体構成
　実施の形態１に係る固体撮像装置１の全体構成について、図１を用い説明する。
　図１に示すように、ＭＯＳ型の固体撮像装置１では、複数の画素セル１００がマトリクス状（行列状）に配列され、これより画素アレイ１０が構成されている。画素アレイ１０に対しては、垂直シフトレジスタ１１、水平シフトレジスタ１２、パルス発生回路１３が接続されている。
　また、画素アレイ１０に対しては、列毎にスイッチング部１４が接続されている。
　垂直シフトレジスタ１１および水平シフトレジスタ１２は、例えば、ともにダイナミック回路部であって、パルス発生回路１３からのタイミングパルスの印加に呼応して、各画素セル１０に対して、順次、駆動パルスを出力する。各画素セル１００からは、駆動パルスに応じて画素信号を出力する。
　２．画素セル１００の構成およびその周辺構成
　図２に示すように、画素セル１００は、１つのフォトダイオード１０１と３つのトランジスタ１０２，１０４，１０５を有する。フォトダイオード１０１の一端は、接地されており、他端は、転送トランジスタ１０２のソースに接続されている。転送トランジスタ１０２のドレインは、フローティングディフュージョン（電荷変換部）１０３を経て、増幅トランジスタ１０４のゲートおよびリセットトランジスタ１０５のソースに接続されている。増幅トランジスタ１０４のドレインは、電源電圧ＶＤＤに接続されており、ソースは、信号線１５に接続されている。
　フォトダイオード１０１は、各画素セル１００に入射された光の強度に応じて、信号電荷を生成する光電変換機能を有する素子部である。転送トランジスタ１０２は、ゲートへの転送制御信号Ｔｘに従って、信号電荷をフォトダイオード１０１からフローティングディフュージョン１０３に転送するための素子部である。
　増幅トランジスタ１０４は、フローティングディフュージョン１０３に転送された信号電荷を、信号線１５に出力する素子部である。リセットトランジスタ１０５は、転送トランジスタ１０２のドレイン、およびフローティングディフュージョン１０３に蓄積された信号電荷を、ゲートへのリセット制御信号Ｒｘに従って、リセットする素子部である。
　３つのトランジスタ１０２，１０４，１０５の内、増幅トランジスタ１０４が信号電荷に応じた画素信号に増幅変換する機能を有するものであり、残りの転送トランジスタ１０２およびリセットトランジスタ１０５が、スイッチング機能を有するものである。
　画素セル１００には、Ｙ軸方向に延伸する配線１６が付設されている。配線１６の一端には、スイッチング部１４が接続されている。スイッチング部１４の一方の端子は、接続配線１７を介して信号線１５に接続されている。配線１６の電位状態は、スイッチング部１４により、接地電位と信号線１５の電位に追随する電位に選択的に切り替えることができるようになっている。なお、スイッチング部１４は、画素アレイ１０の外側に配されている（図１を参照）。
　ここで、フローティングディフュージョン１０３には、寄生容量１０６の他に、配線１６との間で寄生容量１０７が形成される。
　３．固体撮像装置１の動作の概略
　固体撮像装置１の動作の概略について、図３に示すポテンシャル図を用い説明する。
　（１）配線１６を接地電位とした場合
　先ず、リセットトランジスタ１０５のゲートに対してリセット制御信号Ｒｘが与えられると、フローティングディフュージョン１０３の電位は、“Ｈレベル”にチャージされる。
　次に、リセットトランジスタ１０５のゲートに対するリセット制御信号Ｒｘの入力を停止し、リセットトランジスタ１０５をオフにする。
　フォトダイオード１０１に光が入射され、入射された光の強度に応じて光電変換によりフォトダイオード１０１に電荷Ｑが蓄積される（図３（ａ）を参照）。転送トランジスタ１０２のゲートに対し転送制御信号Ｔｘが与えられると、フォトダイオード１０１に蓄積された電荷Ｑは、フローティングディフュージョン１０３に転送される（図３（ｂ）を参照）。
　ここで、フローティングディフュージョン１０３の電位変化を△Ｖ、フローティングディフュージョン１０３の寄生容量１０６をＣｆｄ、フローティングディフュージョン１０３と配線１６との間の寄生容量１０７をＣｇｓとするとき、次の関係が成立する。
（数３）　Ｑ＝△Ｖ＊Ｃｆｄ＋△Ｖ＊Ｃｇｓ
（数４）　△Ｖ＝Ｑ／（Ｃｆｄ＋Ｃｇｓ）
　上記電位変化△Ｖは、増幅トランジスタ１０４で増幅され、信号線１５を通じて出力される。
　（２）配線１６を信号線１５に接続した場合
　リセットトランジスタ１０５のゲートに対してリセット制御信号Ｒｘが与えられることにより、フローティングディフュージョン１０３の電位は、“Ｈレベル”にチャージされ、その後、リセットトランジスタ１０５のゲートに対するリセット制御信号Ｒｘの入力を停止し、リセットトランジスタ１０５をオフにする。そして、フォトダイオード１０１に光が入射され、光電変換により入射された光の強度に応じた電荷Ｑがフォトダイオード１０１に蓄積される（図３（ｃ）を参照）。
　次に、上記同様に、転送トランジスタ１０２のゲートに対し転送制御信号Ｔｘが与えられると、フォトダイオード１０１に蓄積された電荷Ｑは、フローティングディフュージョン１０３に転送される（図３（ｄ）を参照）。
　ここで、増幅トランジスタ１０４のゲインＡを“１”とすると、配線１６の電位は、フローティングディフュージョン１０３の電位変化に追随して動作する。フローティングディフュージョン１０３の電位変化を△Ｖ′については、次に示す関係が成立する。
（数５）　Ｑ＝△Ｖ′＊Ｃｆｄ＋（△Ｖ′－△Ｖ′＊Ａ）＊Ｃｇｓ
（数６）　△Ｖ′＝Ｑ／Ｃｆｄ
　上記（数６）のように、フローティングディフュージョン１０３と配線１６との間の寄生容量１０７（容量Ｃｇｓ）の影響が無くなっていることが分かる。
　４．一例としての電位変化△Ｖ、△Ｖ′の計算
　（１）配線１６を接地電位とした場合
　Ｑ＝１００００［ｅｌｅ］
　Ｃｆｄ＝２０［ｆＦ］
　Ｃｇｓ＝２．０［ｆＦ］
　素電荷；１．６ｅ－１９
　とするとき、電位変化△Ｖは次のようになる。
（数７）　△Ｖ＝Ｑ／（Ｃｆｄ＋Ｃｇｓ）
　　　　　　　　＝１００００*１．６ｅ－１９／（２ｅ－１５＋２ｅ－１５）
　　　　　　　　＝０．４［Ｖ］
　（２）配線１６を信号線１５に接続した場合
　電荷Ｑが半減した場合（Ｑ＝５０００［ｅｌｅ］）、配線１６を信号線１５に接続する。この場合、電位変化△Ｖ′は次のようになる。
（数８）　△Ｖ′＝Ｑ／Ｃｆｄ
　　　　　　　　　＝５０００＊１．６ｅ－１９／２ｅ－１５
　　　　　　　　　＝０．４［Ｖ］
　以上のように、フォトダイオード１０１に蓄積される電荷量Ｑに応じて、スイッチング部１４により、配線１６の接続先を接地と信号線１５とで選択的に切り替え、これにより、配線１６の電位状態を接地電位と信号線１５の電位に追随する電位との間で選択的に切り替えることができる。よって、選択的にゲインの変更を実行することができ、ともに大きな出力を得ることが可能となる。
　また、本実施の形態では、信号源により近いフローティングディフュージョン１０３でゲインの調整を行っているので、ノイズの影響の軽減を図ることができ、高Ｓ／Ｎ比を実現可能である。
　５．効果
　本実施の形態に係る固体撮像装置１では、画素セル１００に対して配線１６が付設され、配線１６にはスイッチング部１４が接続されている。このため、配線１６が付設された画素セル１００においては、フローティングディフュージョン１０３と配線１６との間で寄生容量１０７（容量Ｃｇｓ）が形成される。そして、配線１６の電位状態が、スイッチング部１４の切り替えにより、固定電位（接地電位）と、信号線１５の電位に追随する電位との間で選択的に切り替えることができるので、当該電位の切り替えにより、フローティングディフュージョン１０３と配線１６との間の寄生容量１０７の値Ｃｇｓが変化することになる。
　よって、固体撮像装置１では、スイッチング部１４の選択的な切り替えにより、フローティングディフュージョン１０３において２種類の電位状態を得ることができる。例えば、フォトダイオード１０１に蓄積された電荷Ｑが多いときには、スイッチング部１４を接地電位へと切り替え、フローティングディフュージョン１０３の寄生容量を大きくして（寄生容量１０６（容量Ｃｆｄ）と寄生容量１０７（容量Ｃｇｓ））、フローティングディフュージョン１０３の電位変化△Ｖを小さくし、高ダイナミックレンジを実現することができる。
　逆に、フォトダイオード１０１に蓄積された電荷Ｑが少ないときには、スイッチング部１４を信号線１５の電位に追随する電位へと切り替え、電荷変換部の寄生容量を小さくしてフローティングディフュージョン（電荷変換部）１０３の電位変化を大きくし、高Ｓ／Ｎ比を実現することができる。
　また、固体撮像装置１では、上記のように高Ｓ／Ｎ比と高ダイナミックレンジの両立のために、画素セル１００に対して配線１６を付設しているだけであり、上記従来技術に係る固体撮像装置に比べて、トランジスタおよび容量素子の分だけフォトダイオードの面積を大きく維持することができる。よって、本実施の形態に係る固体撮像装置１では、高ダイナミックレンジを実現できる。
　さらに、固体撮像装置１では、信号源により近いフローティングディフュージョン１０３でゲインの変更ができるので、ノイズの影響を軽減することができ、高Ｓ／Ｎ比が実現される。
　従って、本実施の形態に係る固体撮像装置１では、フォトダイオード１０１の面積の減少を抑え、高Ｓ／Ｎ比と高ダイナミックレンジとの両立を図ることができる。
　６．画素セル１００に対する配線１６のレイアウト
　本実施の形態に係る固体撮像装置１での、画素セル１００に対する配線１６のレイアウトについて、図４および図５を用い説明する。
　図４（ａ）に示すように、画素セル１００毎に設けられたフォトダイオード１０１に対し、Ｘ－Ｙ方向の左下側に転送トランジスタ１０２のゲート１０２ｇを設ける。そして、転送トランジスタ１０２のドレインがフローティングディフュージョン１０３の要素である拡散層部１０３１である。フローティングディフュージョン１０３の拡散層部１０３１は、図４（ｂ）に示すフローティングディフュージョン１０３の配線部１０３２を介して、増幅トランジスタ１０４のゲート１０４ｇと接続されている（図４（ａ）を参照）。
　また、図４（ａ）に示すように、フローティングディフュージョン１０３の拡散層部１０３１に対しては、Ｙ軸方向下側にリセットトランジスタ１０５のゲート１０５ｇが設けられている。
　図４（ｂ）に示すように、増幅トランジスタ１０４のドレインは、電源線ＶＤＤ－Ｌに接続され、ソースは、信号線１５の配線部１５１に接続されている。そして、フローティングディフュージョン１０３の配線部１０３２に対しては、配線１６が並走した状態で設けられている。配線１６は、Ｙ軸方向に延伸されている。
　図５（ａ）に示すように、各画素セル１００には、それぞれＸ軸方向に延伸する制御線１８，１９が設けられている。制御線１８は、転送トランジスタ１０２のゲート１０２ｇと接続されており、制御線１９は、リセットトランジスタ１０５のゲート１０５ｇと接続されている。
　また、配線部１５２が、配線部１５１およびフローティングディフュージョン１０３の配線部１０３２の一部を覆うように形成され、配線部１５１と接続されている。
　図５（ｂ）に示すように、配線部１５２の一部を覆う上に上層に形成され、配線部１５２と接続された配線部１５３が設けられている。配線部１５３は、Ｙ軸方向に延伸されている。
　以上のようなレイアウトを採用することにより、フローティングディフュージョン１０３の配線部１０３２と配線１６とを並走させることができ（図４（ｂ）を参照）、フローティングディフュージョン１０３と配線１６との間での寄生容量１０７（容量Ｃｇｃ）を大きくすることができ、上記のように、高Ｓ／Ｎ比と高ダイナミックレンジを実現することができる。
　７．配線１６のレイアウトに関する考察
　ここで、高Ｓ／Ｎ比と高ダイナミックレンジとの両立を図るためには、電荷Ｑが小さいときには高Ｓ／Ｎ比を実現するためにフローティングディフュージョン１０３での変換効率を向上させ、逆に、電荷Ｑが大きいときには高ダイナミックレンジを実現するためにフローティングディフュージョン１０３での変換効率を低減させることが必要となる。
　上記の実現のためには、配線１６の接続先を接地として、配線１６の電位状態を固定電位（接地電位）とした場合と、信号線１５に接続して、配線１６の電位状態を信号線１５の電位に追随する電位とした場合との、変換効率の差異を大きくする必要がある。このため、上記（数４）、（数６）における寄生容量１０７の容量Ｃｇｓを大きくすることが必要であることが分かる。
　ところで、例えば、６５［ｎｍ］プロセル世代においては、配線幅：１００［ｎｍ］、配線間隔：１００［ｎｍ］、積層方向での配線間隔：１００［ｎｍ］であるのに対して、配線の高さ（厚み）は２００［ｎｍ］となっている。このため、寄生容量１０７の容量Ｃｇｓを大きくするためには、フローティングディフュージョン１０３の配線部１０３２と配線１６とを同じ階層で並走させることが効果的となる。
　よって、本実施の形態では、図４および図５に示すようなレイアウトを採用する。
　［実施の形態２］
　実施の形態２に係る固体撮像装置の構成について、図６および図７を用い説明する。図６および図７は、画素セルと配線のレイアウトを示す階層毎のレイアウト図であり、上記実施の形態１で用いた図４および図５に相当する。
　図６（ａ）に示すように、画素セル毎に設けられたフォトダイオード２０１に対し、Ｘ－Ｙ方向の左下側に転送トランジスタのゲート２０２ｇを設ける。そして、転送トランジスタのドレインがフローティングディフュージョンの要素である拡散層部２０３１である。フローティングディフュージョンの拡散層部２０３１は、図６（ｂ）に示すフローティングディフュージョンの配線部２０３２を介して、増幅トランジスタのゲート２０４ｇと接続されている（図６（ａ）を参照）。
　また、図４（ａ）に示すように、フローティングディフュージョンの拡散層部２０３１に対しては、Ｙ軸方向下側にリセットトランジスタのゲート２０５ｇが設けられている。
　図６（ｂ）に示すように、増幅トランジスタのソースは、信号線２５に接続されている。そして、フローティングディフュージョンの拡散層部２０３１に接続された配線部２０３２に対しては、配線の配線部２６１が並走した状態で設けられている。配線の配線部２６１は、Ｙ軸方向に延伸されている。
　図７（ａ）に示すように、各画素セルには、上記実施の形態１と同様に、それぞれＸ軸方向に延伸する制御線２８，２９が設けられている。制御線２８は、転送トランジスタのゲート２０２ｇと接続されており、制御線２９は、リセットトランジスタのゲート２０５ｇと接続されている。
　また、フローティングディフュージョンの配線部２０３２の上には、配線部２６１と接続された配線部２６２が設けられている。配線部２６２は、フローティングディフュージョンの配線部２０３２の上を覆い、これと対向する関係にある。
　図７（ｂ）に示すように、フローティングディフュージョンの配線部２０３２の上には、Ｙ軸方向に延伸する電源線ＶＤＤ－Ｌが形成されている。電源線ＶＤＤ－Ｌは、増幅トランジスタ１０４のドレインと接続されている。
　以上のようなレイアウトを採用する本実施の形態に係る固体撮像装置では、上記実施の形態１に係る固体撮像装置１に比べて、フローティングディフュージョンの配線部２０３２の上にも、配線の配線部２６２を設けている。この構成により、本実施の形態に係る固体撮像装置では、フローティングディフュージョンと配線との間での寄生容量Ｃｇｓを更に大きくすることができ、高Ｓ／Ｎ比と高ダイナミックレンジとの両立を図る上で効果的である。
　また、本実施の形態に係る固体撮像装置では、増幅トランジスタのゲートの上にも配線の配線層２６１を配置しているので、寄生容量Ｃｇｓを更に大きくするのに効果を奏することができる（図６（ｂ）を参照）。また、フローティングディフュージョンの拡散層部２０３１の上にも配線の配線部２６１を配置しているので、より寄生容量Ｃｇｓを大きくすることができ、高Ｓ／Ｎ比と高ダイナミックレンジとの両立を図るのに効果的である。
　なお、本実施の形態では、フローティングディフュージョンの配線部２０３２が第一層目、配線の配線部２６２を第二層目とするレイアウトを一例として採用したが、逆の積層順とすることでも、寄生容量Ｃｇｓを大きくすることができ、高Ｓ／Ｎ比と高ダイナミックレンジとの両立を図ることができる。
　［実施の形態３］
　実施の形態３に係る固体撮像装置３の構成について、図８を用い説明する。
　図８に示すように、本実施の形態に係る固体撮像装置３においても、複数の画素セル３００が行列状に設けられて画素アレイ３０を構成している。画素アレイ３０に対しては、列毎に信号線３５１～３５ｎと、配線３６１～３６ｎが付設されている。
　配線３６１～３６ｎには、画素アレイ３０の外側において、Ｙ軸方向上下の両端にスイッチング部３４ｕ１～３４ｕｎ，３４ｌ１～３４ｌｎが接続されている。スイッチング部３４ｕ１～３４ｕｎは、一端が信号線３５１～３５ｎにそれぞれ繋がる接続線３７ｕ１～３７ｕｎに接続されている。スイッチング部３４ｌ１～３４ｌｎは、一端が信号線３５１～３５ｎにそれぞれ繋がる接続線３７ｌ１～３７ｌｎに接続されている。
　本実施の形態に係る固体撮像装置３では、画素アレイ３０に対しＹ軸方向の上下のそれぞれ外側において、スイッチング部３４ｕ１～３４ｕｎ，３４ｌ１～３４ｌｎが設けられており、これにより信号線３５１～３５ｎに対する開閉動作を実行することができるようになっている。よって、本実施の形態に係る固体撮像装置３では、上記実施の形態１に係る固体撮像装置１に対して、時間遅延を最小限に抑えながら、配線３６１～３６ｎの電位状態を選択的に切り替えることができる。
　［変形例１］
　配線の状態を、固定電位と信号線の電位に追随する電位とで選択的に切り替えるスイッチング部の変形例について、図９（ａ）を用い説明する。
　図９（ａ）に示すように、変形例１に係るスイッチング部４１は、配線４６と接地との間に介挿されたｎＭＯＳ素子４１１と、配線４６と接続線４７との間に介挿されたｐＭＯＳ素子４１２とを有する。接続線４７は、信号線４５に接続されている。
　スイッチング部４１は、制御信号Ｇｘが“Ｈレベル”の場合には、接地に接続されたｎＭＯＳ素子４１１がオンとなり、配線４６が接地電位（固定電位）となる。
　一方、制御信号Ｇｘが“Ｌレベル”の場合には、配線４６と接続線４７との間のｐＭＯＳ素子４１２がオンとなり、配線４６が信号線４５の電位に追随した電位となる。
　本変形例に係るスイッチング部４１を採用すれば、最小限の素子構成でスイッチング部を構成することができる。
　［変形例２］
　変形例２に係るスイッチング部４２の構成について、図９（ｂ）を用い説明する。
　図９（ｂ）に示すように、本変形例に係るスイッチング部４２は、上記変形例１に係るスイッチング部４１と同様の、ｎＭＯＳ素子部４２１、ｐＭＯＳ素子部４２２に加えて、制御信号Ｇｘの信号線に接続されたインバータ４２３と、配線４６と接続線４７との間に介挿されたｎＭＯＳ素子部４２４が追加された構成を有する。
　上記変形例１に係るスイッチング部４１では、信号線４５の電位が低下した場合に、信号線４５におけるｎＭＯＳ素子４２４の前後において、同電位にならないおそれがある。
　これに対して、本変形例に係るスイッチング部４２では、ｐＭＯＳ素子４２２に対してｎＭＯＳ素子４２４が並列に接続されているので、信号線４５の電位が低下した場合にも、信号線４５におけるｎＭＯＳ素子４２４の前後において、同電位にならないおそれがあるが、これを排除することができる。
　［変形例３］
　変形例３に係るスイッチング部４３の構成について、図９（ｃ）を用い説明する。
　図９（ｃ）に示すように、本変形例に係るスイッチング部４３では、ｎＭＯＳ素子４３１、インバータ４３３を有する点は上記変形例２に係るスイッチング部４２と同様であるが、本変形例では、上記変形例２で並列接続されていたｐＭＯＳ素子４２２およびｎＭＯＳ素子４２４の代わりに、ｎＭＯＳ素子４３２，４３４のソースフォロアを設けた点が相違する。
　本変形例に係るスイッチング部４３では、配線４６がｎＭＯＳ素子４３２，４３４で構成されるソースフォロアにより駆動されるため、動作速度の向上を図ることができる。
　［変形例４］
　変形例４に係るスイッチング部４４の構成について、図９（ｄ）を用い説明する。
　図９（ｄ）に示すように、本変形例に係るスイッチング部４４では、ｎＭＯＳ素子４４１，４４４、インバータ４４３を有する点は上記変形例３に係るスイッチング部４３と同様であるが、本変形例では、上記変形例３に係るスイッチング部４３でソースフォロアを構成していたｎＭＯＳ素子４３２の代わりに、オペアンプ４４２を有する点で相違する。
　本変形例に係るスイッチング部４４でも、上記変形例３に係るスイッチング部４３と同様に、動作速度の向上を図ることができる。また、このときオペアンプ４４２のゲインを選択的に変更すれば、配線４６が信号線４５の電位に追随する電位の変化量を可変することができる。よって、本変形例に係るスイッチング部４４では、フローティングディフュージョンでの変換効率を数種類実現することができる。
　従って、本変形例に係るスイッチング部４４を採用すれば、電荷Ｑをカスタマイズしたフローティングディフュージョンでの変換効率を選択することができ、より高いＳ／Ｎ比での動作が可能となる。
　なお、上記実施の形態１～３および上記変形例１～４では、固定電位の一例として接地電位を適用したが、本発明では、これに限定を受けるものではない。例えば、増幅トランジスタやリセットトランジスタの電源電位など画素セルを駆動するのに用いられる電位を適用することも可能である。これらの電位配線は、画素アレイ１０，３０の周辺に配置されているので、このための面積の占有という問題を招くことがない。
　また、増幅トランジスタやリセットトランジスタの電源電位を適用した場合には、上記変形例１に係るスイッチング部４１においては、ｎＭＯＳ素子４１１をｐＭＯＳ素子に変更することができ、ウェル分離の必要のない、より簡易な構成とすることができる。
　［実施の形態４］
　実施の形態４に係る固体撮像装置５の構成について、図１０を用い説明する。
　図１０に示すように、本実施の形態に係る固体撮像装置５において、各画素セル５００は、フォトダイオード５０１と、転送トランジスタ５０２、増幅トランジスタ５０４およびリセットトランジスタ５０５を備える。転送トランジスタ５０２のドレインは、フローティングディフュージョン５０３となっている。増幅トランジスタ５０４のドレインは、電源電圧ＶＤＤに接続され、ソースは、信号線５５に接続されている。
　転送トランジスタ５０２のゲートは、制御線５８に接続されており、転送制御信号Ｔｘの入力を受ける。リセットトランジスタ５０５のゲートは、制御線５９に接続されており、リセット制御信号Ｒｘの入力を受ける。
　固体撮像装置５では、画素セル５００に対して、２本の配線５６，６０が付設されている。そして、２本の配線５６，６０の各々には、スイッチング部５４，６１が各一端で接続されている。スイッチング部５４，６１は、各々接地と接続線５７とを選択的に切り替えることができるようになっている。そして、接続線５７は、信号線５５に接続されている。
　図１０に示すように、画素セル５００では、フローティングディフュージョン５０３には、寄生容量５０６と、配線５６との間の寄生容量５０７、さらには、配線６０との間での寄生容量５０８が形成される。
　寄生容量５０６の容量をＣｆｄ、寄生容量５０７の容量をＣｇｓ１、寄生容量５０８の容量をＣｇｓ２とするとき、フローティングディフュージョン５０３での電位変化は、次のようになる。
　（１）スイッチング部５４，６１をともに接地側にした場合
（数９）　△Ｖ１＝Ｑ／（Ｃｆｄ＋Ｃｇｓ１＋Ｃｇｓ２）
　（２）スイッチング部５４を接続線５７（信号線５５）側にし、スイッチング部６１を接地側にした場合
（数１０）　△Ｖ２＝Ｑ／（Ｃｆｄ＋Ｃｇｓ２）
　（３）スイッチング部５４を接地側にし、スイッチング部６１を接続線５７（信号線５５）側にした場合
（数１１）　△Ｖ３＝Ｑ／（Ｃｆｄ＋Ｃｇｓ１）
　（４）スイッチング部５４，６１をともに接続線５７（信号線５５）側にした場合
（数１２）　△Ｖ４＝Ｑ／Ｃｆｄ
　以上のように、本実施の形態に係る固体撮像装置５では、スイッチング部５４，６１の選択的な切り替えにより、４種類のゲイン設定が可能となり、これらを電荷Ｑの大きさに応じて選択することでより高いＳ／Ｎ比を実現することができる。
　なお、本実施の形態では、画素セル５００に対して２本の配線５６，６０を付設することとしたが、本発明では、付設する配線の数や固定電位としての選択先について、これに限定を受けるものではない。例えば、画素セル５００に対して、３本以上の配線を付設することとしてもよく、図８に示す実施の形態３の構成を併用することもできる。
　上記のようにすれば、例えば、ベイヤ配列のイメージセンサの場合において、それぞれのフィルタ色に適したゲインを設定することも可能となる。
　［実施の形態５］
　実施の形態５に係る固体撮像装置の構成について、図１１を用い説明する。
　図１１（ａ）に示すように、本実施の形態に係る固体撮像装置では、一つの画素セルに２つのフォトダイオード７０１ｕ，７０１ｌを有する。各フォトダイオード７０１ｕ，７０１ｌの各々に対しては、転送トランジスタが接続され、転送トランジスタのゲート７０２ｕｇ，７０２ｌｇが対応して設けられている。そして、転送トランジスタのドレインは、フローティングディフュージョンの拡散層部７０３１に接続されている。
　画素セルにおいては、２つのフォトダイオード７０１ｕ，７０１ｌに対して、各一つの増幅トランジスタおよびリセットトランジスタが設けられている。図１１（ａ）では、フローティングディフュージョンの拡散層部７０３１に対してＹ軸方向上側に増幅トランジスタのゲート７０４ｇが設けられ、下側にリセットトランジスタのゲート７０５ｇが設けられている。
　図１１（ｂ）に示すように、フローティングディフュージョンの拡散層部７０３１の上方には、これと接続されたフローティングディフュージョンの配線部７０３２が設けられている。フローティングディフュージョンの配線部７０３２は、Ｙ軸方向に延伸している。
　増幅トランジスタのソースには、信号線７５が接続されている。
　また、フローティングディフュージョンの配線部７０３２に対して並走する状態で、配線７６が設けられている。配線７６は、Ｙ軸方向に延伸しており、画素アレイの外部にてスイッチング部に接続されている（図示を省略）。
　本実施の形態に係る固体撮像装置においても、フローティングディフュージョンの配線部７０３２に対して並走する状態で配線７６が設けられ、図示を省略しているスイッチング部の切り替え動作により、配線７６の電位状態を固定電位と信号線７５の電位に追随する電位との間で選択的に切り替えを実行できるようになっているので、上記同様に、高Ｓ／Ｎ比と高ダイナミックレンジとを得ることができる。
　なお、本実施の形態では、所謂、２画素１セルの形態を有する固体撮像装置を一例としたが、本発明は、これに限らず、多画素１セルの形態を有する固体撮像装置において、上記同様の効果を得ることができる。例えば、４画素１セルなどに適用することもできる。
　［その他の事項］
　上記実施の形態１～５では、複数の画素セル１００，３００，５００が行列状に配列されてなる画素アレイ１０，３０を一例として採用したが、本発明では、画素セルの配列形態はこれに限定されるものではない。例えば、ハニカム状の配列形態を有する固体撮像装置に適用することも可能である。
　また、上述のように、実施の形態１～５および変形例１～４では、スイッチング部１４，３４ｕ１～３４ｕｎ，３４ｌ１～３４ｌｎ，４１～４４，５４，６１の一方の端子の接続先を接地としたが、本発明は、これに限定されるものではない。例えば、増幅トランジスタやリセットトランジスタの電源電位など画素セルを駆動するのに用いられる電位を適用することも可能である。これらの電位配線は、画素アレイの周辺に配置されているので、このための面積の占有という問題を招くことがない。
　また、上記実施の形態１～５では、チップのオモテ面から光を受けることを前提としてフォトダイオードの上方に開口を設けた構成を採用したが、本発明は、これに限定を受けるものではない。例えば、チップの裏面から光を受ける、所謂、裏面照射型の固体撮像装置に採用することも可能である。
　本発明は、高Ｓ／Ｎ比と高ダイナミックレンジとの両立を図ることができ、撮像デバイスとして好適な固体撮像装置を実現するのに有用である。
　　　１，３，５．固体撮像装置
　　１０，３０．画素アレイ
　　１１．垂直シフトレジスタ
　　１２．水平シフトレジスタ
　　１３．パルス発生回路
　　１４，３４ｕ１～３４ｕｎ，３４ｌ１～３４ｌｎ，４１～４４，５４，６１．スイッチング部
　　１５，２５，３５１～３５ｎ，４５，５５，７５．信号線
　　１６，３６１～３６ｎ，４６，５６，６０，７６．配線
　　１７，３７ｕ１～３７ｕｎ，３７ｌ１～３７ｌｎ，４７，５７．接続線
　　１８，１９，２８，２９，５８，５９．制御線
　１００，３００，５００．画素セル
　１０１，２０１，５０１，７０１ｕ，７０１ｌ．フォトダイオード
　１０２，５０２．転送トランジスタ
　１０３，５０３．電荷変換部
　１０４，５０４．増幅トランジスタ
　１０５，５０５．リセットトランジスタ
　１０６，１０７，５０６，５０７，５０８．寄生容量
　１５１～１５３．出力線構成層
　２６１，２６２．配線構成層
　４１１，４２１，４２４，４３１，４３２，４３４，４４１，４４４．ｎＭＯＳ素子部
　４１２，４２２．ｐＭＯＳ素子部
　４２３，４３３，４４３．インバータ部
　４４２．ＯＰＡＭＰ部
１０３１，１０３２，２０３１，２０３２，７０３１，７０３２．電荷変換部構成層
ＶＤＤ－Ｌ．電源線

Claims (12)

  1. 　二次元配列された複数の画素セルを有し、当該複数の画素セルで生成された画素信号を出力する固体撮像装置であって、
    　前記複数の画素セルの各々は、
    　光電変換により信号電荷を生成する一または複数のフォトダイオードと、
    　前記フォトダイオードに対応して設けられ、転送制御信号に従って前記フォトダイオードで生成された前記信号電荷を電荷変換部に転送する転送トランジスタと、
    　リセット制御信号に従って前記電荷変換部の電位状態を制御するリセットトランジスタと、
    　前記電荷変換部の電位に応じた画素信号を増幅変換して信号線に出力する増幅トランジスタと、
    　を含み、
    　前記複数の画素セルの少なくとも一部の画素セルに対しては、各電荷変換部との間で寄生容量を形成する配線が付設されており、
    　前記配線には、当該配線の電位状態を、固定電位と前記信号線の電位に追随する電位との間で、選択的に切り替えるスイッチング部が接続されている
    　ことを特徴とする固体撮像装置。
  2. 　前記配線は、前記一部の画素セルの各電荷変換部における構成層の少なくとも一部に対して、間に誘電体層を介挿した状態で並設するように設けられている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　前記配線は、前記一部の画素セルの各電荷変換部における前記構成層に対して、間に誘電体層を介挿した状態で、積層方向の上層または下層となるように設けられている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  4. 　前記配線は、前記一部の画素セルの各増幅トランジスタのゲートに対して、間に誘電体層を介挿した状態で、積層方向の上層となるように設けられている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  5. 　前記配線は、前記一部の画素セルの各転送トランジスタのドレイン、またはリセットトランジスタのソースに対して、間に誘電体層を介挿した状態で、積層方向の上層となるように設けられている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  6. 　前記スイッチング部は、前記複数の画素セルで構成される撮像領域に対して、その外側に配されている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  7. 　前記配線は、前記複数の画素セルの配列における一の方向に延伸形成されており、
    　前記スイッチング部は、一の前記配線に対して２つ設けられており、前記延伸方向における両端に設けられている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  8. 　前記スイッチング部は、ｐＭＯＳ素子を用い、あるいはｐＭＯＳ素子とｎＭＯＳ素子とを用い構成されている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  9. 　前記スイッチング部は、ソースフォロアあるいはオペアンプを用い構成されている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  10. 　前記固定電位は、前記増幅トランジスタまたは前記リセットトランジスタの電源電位、あるいは前記画素セル内における前記転送トランジスタおよび前記増幅トランジスタおよび前記リセットトランジスタのウェル電位と等しい
    　ことを特徴とする請求項１に記載の固体撮像装置。
  11. 　前記複数の画素セルの少なくとも一部の画素セルに対しては、第２の配線がさらに付設されており、
    　前記第２の配線には、当該第２の配線の電位状態を、固定電位と前記信号線の電位に追随する電位との間で、選択的に切り替える第２のスイッチング部が接続されている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  12. 　前記複数の画素セルは、行列状に配列されており、
    　前記信号線および前記配線は、各々が列毎に設けられており、
    　前記スイッチング部は、列毎に対応する前記配線と前記信号線とを選択的に接続するように設けられている
    　ことを特徴とする請求項１に記載の固体撮像装置。
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