WO2012014303A1 - 半導体集積回路装置、その制御方法及び情報処理装置 - Google Patents

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    • G01R31/318555—Control logic

Definitions

  • the present invention relates to a semiconductor integrated circuit device, a control method thereof, and an information processing device.
  • semiconductor integrated circuits semiconductor integrated circuits
  • semiconductor integrated circuits are equipped with a large number of circuit elements.
  • large scale integrated circuits LSIs: Large Scale Integrated Circuits
  • LSI A function test of a large-scale integrated circuit (hereinafter referred to as LSI) is effective for investigating, analyzing, and confirming internal circuits.
  • Boundary scan test (Boundary Scan Test) is used as an operation test for LSI internal circuits and as a board test after LSI is mounted on a printed circuit board.
  • the test method by JTAG (Joint Test Action Group) planned by IEEE 1149.1 (IEEE: The Institute of Electrical and Electrical Engineers, Inc.) is a representative example of a boundary scan test.
  • FIG. 14 is a configuration diagram of a scan test by JTAG.
  • FIG. 15 is a time chart of the control signal of FIG.
  • the test target logic circuit 200 includes a plurality of flip-flop circuits (Flip Flop Circuits) 200-1 to 200-M. These flip-flop circuits (hereinafter referred to as FF) 200-1 to 200-M are connected in series (referred to as a scan chain).
  • the FF is a kind of cell and generally includes a shift register and a latch circuit.
  • the JTAG scan method provides a test-dedicated path for the test logic circuit 200.
  • Signal lines from the external device are TDI (Test Data In), TDO (Test Data Out), TCK (Test Clock), TMS (Test Mode Select), and TRST (Test Reset).
  • TDI is a signal for serially inputting commands and data to the test logic circuit 200 (200-1 to 200-M).
  • TDO is a signal for serially outputting data from the test logic circuit 200 (200-1 to 200-M).
  • TCK supplies a clock to the test logic circuit 200 (200-1 to 200-M).
  • TMS is a signal for controlling the test operation.
  • TRST is a signal for asynchronously initializing a TAP (Test Access Port) controller 210 (described later).
  • the TAP controller 210 is a state machine whose main operations are capture (capture), shift (shift), and update (update).
  • the TAP controller 210 receives mode designation activation via the signal line TMS. Then, the TAP controller 210 sets a mode command from the TDI in a command register (not shown).
  • the TAP controller 210 supplies shift clocks dack and dbck as shown in FIG. 15 to the FFs 200-1 to 200-M.
  • each of the FFs 200-1 to 200-M fetches data into the shift register, outputs the contents of the shift register, and fixes it to the latch circuit.
  • the TAP controller 210 supplies the shift clocks dack and dbck to the FFs 200-1 to 200-M, sequentially shifts the data to the next stage FFs 200-2 to 200-M, outputs them from the signal line TDO, and performs a scan test. .
  • test device inputs a serial test pattern into a logic circuit composed of multi-stage FFs, captures the output of the logic circuit, and determines whether the input serial test pattern can be obtained. It was.
  • This method is effective as a method for testing whether the operation of each FF in the logic circuit itself is normal before shipping the semiconductor integrated circuit.
  • Boundary scan test (Boundary Scan Test) is effective for LSI internal circuit operation tests and board tests after LSI is mounted on a printed circuit board, and is used for debugging, which is an LSI functional test. In debugging, after executing a certain function test, the internal circuit is investigated, analyzed and confirmed. Therefore, it is effective to take out the data held in the FFs 200-1 to 200-M.
  • the method of inputting the serial test pattern from the test apparatus to the logic circuit ignores the data held in the FFs 200-1 to 200-M, and therefore it is difficult to determine whether the LSI data is correct or incorrect.
  • a disclosed semiconductor integrated circuit device is provided between a scan storage element group in which a plurality of stages of scan storage elements are connected in series, an input terminal and an input side of the scan storage element group, An end code register that holds an end code; a start code register that is provided between an output terminal and an output side of the scan storage element group; and that holds a start code; the scan storage element group, the end code register, and the start code And a scan control circuit that shifts the code register and outputs scan data to the output terminal.
  • a scan storage element group in which a plurality of stages of scan storage elements are connected in series is shifted to collect data of the scan storage elements.
  • An end code register provided between the input side of the scan storage element group and holding an end code; and a start code register provided between the output terminal and the output side of the scan storage element group and holding a start code;
  • the disclosed information processing apparatus includes a processing device having a semiconductor integrated circuit that performs information processing, and a system control device that monitors the processing device, and the semiconductor integrated circuit is a functional circuit that executes the information processing And a scan storage element group in which a plurality of stages of scan storage elements are connected in series, and an input end connected to the system controller and an input side of the scan storage element group, and holds an end code
  • a scan storage element group in which a plurality of stages of scan storage elements are connected in series, and an input end connected to the system controller and an input side of the scan storage element group, and holds an end code
  • An end code register a start code register that is provided between an output terminal connected to the system control device and an output side of the scan storage element group, holds a start code, the scan storage element group, and the end code register
  • a scan control circuit that shifts the start code register and outputs scan data to the output terminal.
  • An end code register is provided at the input stage of the scan storage element group, and a start code register is provided at the output stage. In order to scan, it is determined whether the scanned data includes a start code and an end code. Can be easily determined.
  • FIG. 2 is a block diagram of the semiconductor integrated circuit device having the configuration of FIG. 1. It is explanatory drawing of the collection data of FIG. It is explanatory drawing of the other collection data of FIG. It is explanatory drawing of the collection data analysis of a comparative example. It is explanatory drawing of the point analysis of the collection data of a comparative example. It is explanatory drawing of the example of analysis by the collection data of FIG. It is explanatory drawing of the other example of analysis by the collection data of FIG.
  • FIG. 3 is a block diagram of a chain control circuit and a scan storage element group described in FIG. 2. It is explanatory drawing of the selection ethics of the selection circuit of FIG.
  • FIG. 3 is a block diagram of an embodiment of an information processing apparatus to which the debug system of FIGS. 1 and 2 is applied. It is explanatory drawing of the conventional scan test. It is explanatory drawing of the shift clock of the conventional scan test.
  • FIG. 1 is a configuration diagram of a debug system according to an embodiment.
  • FIG. 2 is a block diagram of the semiconductor integrated circuit device of FIG.
  • the debug system will be described using an example of a JTAG standard system.
  • a semiconductor integrated circuit device (hereinafter referred to as LSI) 10 to be debugged and a JTAG connector 12 are mounted on a circuit board (hereinafter referred to as board) 1.
  • the JTAG connector 12 of the board 1 is connected to a JTAG controller board 30 provided in the host computer 3 via a dedicated cable (signal line) 34.
  • the LSI 10 includes an internal logic circuit 5, a scan storage element group 6, and a TAP controller 4.
  • the scan storage element group 6 includes a large number of scan storage elements 60 connected in a chain.
  • the internal logic circuit 5 is composed of logic circuits that execute various functions, and is, for example, an arithmetic processing unit or a memory controller.
  • the scan storage element 60 is constituted by a storage element that holds data of each part of the internal logic circuit 5, and is constituted by, for example, a flip-flop circuit having a shift register and a latch circuit.
  • the dedicated cable 34 has signal lines of TDI (Test Data Out), TDO (Test Data Out), TCK (Test Clock), TMS (Test Mode Select), and TRST (Test Reset).
  • TDI is an input signal line for serially inputting commands and data to a scan storage element (hereinafter referred to as FF) 60.
  • TDO is an output signal line for serially outputting data from the FF 60.
  • the TCK signal line supplies a clock to the TAP controller 4.
  • the TMS signal line is a signal line that controls the TAP controller 4 to perform a test operation.
  • the TRST signal line is a signal line that initializes the TAP controller 4 asynchronously.
  • the TAP controller 4 is a state machine whose main operations are capture (capture), shift (shift), and update (update).
  • the host computer 3 has an arithmetic processing unit (not shown), a JTAG controller board 30, and a memory 32.
  • the JTAG controller board 30 is equipped with a JTAG controller.
  • the JTAG controller controls input / output of serial data with the connector 12 via the dedicated cable 34, and controls the TMS signal and the TCK signal.
  • the host computer 3 performs a function test of the LSI 10 with the LSI 10 mounted on the board 1.
  • the FF 60 inside the LSI 10 is scanned and data of the FF 60 is collected.
  • the collected data is stored in the memory 32 of the host computer 3.
  • the collected data in the memory 32 is output, and is used for the correctness / incorrectness determination of the collected data and the discovery of the failure location from the output.
  • FIG. 2 is a block diagram of the TAP controller 4, the scan storage element group 6, and the control circuit of FIG.
  • an instruction register (Instruction Register) 70 a data scan chain selection circuit (Data Scan Chain Select Block) 72, a chain control circuit (Chain Control Block) 74, and a data setting circuit 76 are connected to the TAP controller (in the figure).
  • (Scan Cntl Block) 4 and the scan storage element group 6 are provided.
  • the instruction register 70 is composed of a shift register and stores an instruction (for example, a mode instruction) from the TDI signal line.
  • the data scan chain selection circuit 72 instructs the chain control circuit 74 to use the uni chain or the user chain by the signal uni_chain_sel and the signal AE_chain_sel.
  • the scan storage element group 6 is divided into a plurality of blocks 6A, 6B, 6C, 6D, and 6E.
  • Each block 6A, 6B, 6C, 6D, 6E has a number of FFs 60 connected in a chain.
  • Each block 6A, 6B, 6C, 6D, 6E is connected to the chain control circuit 74, receives inputs Asi, Bsi, Csi, Dsi, Esi from the chain control circuit 74, and chains outputs Aso, Bso, Cso, Dso, Eso. Output to the control circuit 74.
  • the chain selection circuit 74 When uni-chain is instructed from the data scan chain selection circuit (Data Scan Chain Select Block) 72, the chain selection circuit 74 connects all the blocks 6A, 6B, 6C, 6D, and 6E. The data of the FF 60 of the block is shifted. When a user chain is instructed, the chain selection circuit 74 shifts the data of each FF 60 for each block 6A, 6B, 6C, 6D, 6E. Unichain is a chain that connects all user chains (each block).
  • the data setting circuit 76 includes a start code register 80, an end code register 82, a bypass setting register 88, a data register 86, an address register 84, and an address decoder 90.
  • the start code register 80, the end code register 82, the bypass setting register 88, the data register 86, and the address register 84 are each composed of a shift register.
  • a start code register 80 for holding a start code is provided between the chain control circuit 74 and the output signal line TDO.
  • An end code register 82 for holding an end code is provided between the chain control circuit 74 and the input signal line TDI.
  • the bypass setting register 88 holds data specifying a block (chain) to be bypassed and is connected to the chain control circuit 74.
  • the data register 86 holds data (start code, end code, bypass setting data) from the input signal line TD 1 and writes it in each of the start code register 80, end code register 82, and bypass setting register 88.
  • the address register 84 holds an address (start code register address, end code register address, bypass setting data register address) from the input signal line TD1.
  • the address decoder 90 decodes the address of the address register 84 and outputs an instruction to write to each of the start code register 80, end code register 82, and bypass setting register 88.
  • the start code of the start code register 80 is first output to the output signal line TDO (referred to as shift-out) during scanning.
  • the end code of the end code register 82 is finally shifted out to the signal line TDO.
  • the chain control circuit 74 bypasses the chain (block) set to “1” by the bypass setting data in the bypass setting register 88.
  • the data register 86 and the address register 84 are accessible only during scanning.
  • the TAP controller 4 sets an address register selection code in the instruction register 70. That is, the TAP controller 4 receives the mode instruction from the signal line TMS and supplies the shift clocks iack and ibck to the instruction register 70.
  • the instruction register 70 takes in (scans in) input data (address register selection code) of the input signal line TDI by the supplied clocks iack and ibck.
  • the TAP controller 4 sets the write address of the start code register 80, end code register 82, and bypass setting register 88 in the address register 84. That is, the TAP controller 4 supplies the shift clocks dack and dbck to the data scan chain selection circuit 72.
  • the data scan chain selection circuit 72 supplies shift clocks jir_ack and jir_bck to the address register 84 according to the instruction code ir of the instruction register 70.
  • the address register 84 takes in (scans in) input data (address data of each register) of the input signal line TDI by the supplied shift clocks jir_ack and jir_bck.
  • the TAP controller 4 sets a data register selection code in the instruction register 70. That is, the TAP controller 4 receives the mode instruction from the signal line TMS and supplies the shift clocks iack and ibck to the instruction register 70.
  • the instruction register 70 takes in (scans in) the input data (data register selection code) of the input signal line TDI by the supplied shift clocks iack and ibck.
  • the TAP controller 4 sets the write data of the start code register 80, the end code register 82, and the bypass setting register 88 in the data register 86. That is, the TAP controller 4 supplies the shift clocks dack and dbck to the data scan chain selection circuit 72.
  • the data scan chain selection circuit 72 supplies the shift clocks jdr_ack and jdr_bck to the data register 86 according to the instruction code ir of the instruction register 70.
  • the data register 86 takes in (scans in) input data (write data of each register) of the input signal line TDI by the supplied shift clocks jdr_ack and jdr_bck.
  • the TAP controller 4 issues an update signal (update) to each of the start code register 80, the end code register 82, and the bypass setting register 88 after the shift to the data register 86 is completed. Since the address decoder 90 decodes the register address held in the address register 84 and supplies a selection signal to each of the start code register 80, the end code register 82, and the bypass setting register 88, the start code register 80, The corresponding write data held in the data register 86 is written in the end code register 82 and the bypass setting register 88.
  • the TAP controller 4 receives a mode instruction from the signal line TMS and supplies shift clocks iack and ibck to the instruction register 70.
  • the instruction register 70 takes in (scans in) the input data (uni-chain mode selection code) of the input signal line TDI by the supplied shift clocks iack and ibck.
  • the TAP controller 4 supplies shift clocks dack and dbck to the data scan chain selection circuit 72.
  • the data scan chain selection circuit 72 recognizes the unichain instruction by the instruction code ir of the instruction register 70, supplies the shift clocks A-E_ack and A-E_bck to the scan storage element group 6, and the start code register 80 and the end code register 82. Shift clocks ack and bck are supplied.
  • the data scan chain selection circuit 72 issues a unichain selection signal (here, the signal AE_chain_sel is off “0”) to the chain control circuit 74.
  • Each FF 60 in the scan storage element group 6 performs a shift operation by the supplied shift clocks AE_ack and AE_bck, and scans data in and out to the output signal line TDO via the chain control circuit 74.
  • a start code is added to the head of the scanned data.
  • the end code of the end code register 82 is input to the first FF 60 of the scan storage element group 6 via the chain control circuit 74, the end code is added to the end of the scanned data.
  • the scan data to which the start code and end code are added is sent from the output signal line TDO to the JTAG control board 30 of the host computer 3 via the dedicated cable 34 and stored in the memory 32 (see FIG. 1).
  • FIG. 3 is an explanatory diagram of the collected data of FIG.
  • FIG. 4 is an explanatory diagram of other collected data of FIG.
  • FIG. 5 is an explanatory diagram of the collected data analysis of the comparative example.
  • FIG. 6 is another explanatory diagram of the collected data analysis of the comparative example.
  • FIG. 7 is an explanatory diagram of an analysis example based on the collected data of FIG.
  • FIG. 8 is an explanatory diagram of another analysis example based on the collected data of FIG.
  • the scan data in the memory 32 has a start code at the beginning and an end code at the end.
  • the scan data on the memory 32 is output.
  • the person in charge of debugging looks at the output result and can determine that the scan data between them is correct if the preset start code and end code are included.
  • the start code and end code can be set to arbitrary values. As shown in FIG. 4, since the scan data is arbitrary, in the scan data, values (“00010010”) (“001110100”) similar to those before and after the start code (“00010010”) and the end code (“001110100”) are included. ) Makes it difficult to judge. In such a case, if it is difficult to read after scanning once, a start code (“00010110”) and an end code (“001110100”) having different values from the similar values before and after the start code and the end code. To obtain scan data again. Thus, regardless of the data value held in the scan storage element group 6, the person in charge of debugging looks at the output result, and if the preset start code and end code are included, the scan data between them Can be judged to be correct.
  • FIG. 6 shows an example of correct / incorrect determination based on the points in the comparative example.
  • a part of the scan data (“101...”) Stored in the memory MEM is expanded on a scan page ((1) in FIG. 6). That is, the analysis tool (program) is executed to develop the data (8 bits in the figure) at the point of the scan data on the scan page in register units (A-REG, B-REG, C-REG).
  • FF data on the LSI in register units A-REG, B-REG, C-REG
  • the read value is compared with the value on the scan page ((2) in FIG. 6).
  • the scan address of the comparison point such as a register is examined to find the scan data from the memory MEM ((3) in FIG. 6).
  • the FF data on the LSI is read from another interface. The read value is compared with the value of the searched data ((2) in FIG. 6).
  • the expected value (set value) of the start code and end code can be used not only for correct / incorrect determination but also as information on the result considered to be incorrect.
  • the start code in the scan data of the memory 32 may match the expected value (set value), and the end code may not match the expected value (set value).
  • the start code since the start code does not pass through the scan storage element group 6, there is a low possibility of mismatch.
  • the end code passes through the scan storage element group 6, it can be determined that there is a possibility that there is a problem in some scan chain (hardware) in the scan storage element group 6 when they do not match.
  • the number of shifts set in the JTAG program is different from the number of shifts required for the target LSI. If the scan data is considered to be invalid, first, it is investigated whether it is a problem of the program that controls the JTAG or a scan chain (hardware) problem in the LSI. In this embodiment, a criterion for investigation can be given.
  • FIG. 9 is a block diagram of the chain control circuit 74 and the scan storage element group 6 described in FIG.
  • FIG. 10 is an explanatory diagram of selection ethics of the selection circuit of FIG.
  • FIG. 11 is an explanatory diagram of selection conditions of the selection circuit of FIG.
  • FIG. 12 is an explanatory diagram of a method for identifying a fault location according to the configuration of FIG.
  • the scan storage element group 6 includes five blocks (chains) 6A, 6B, 6C, 6D, and 6E. Each block 6A, 6B, 6C, 6D, 6E has a FF 60 connected in a chain (series). Blocks 6A, 6B, 6C, 6D, and 6E receive input data Asi, Bsi, Csi, Dsi, and Esi from the chain control circuit 74, and output data Aso, Bso, Cso, Dso, and Eso to the chain control circuit 74.
  • the chain control circuit 74 receives the end code of the end code register 82.
  • the chain control circuit 74 receives the bypass data AE_BYP in the bypass setting register 88 and the chain selection signal AE_chain_sel from the data scan chain selection circuit 72 as chain selection conditions.
  • the chain control circuit 74 includes one driver circuit 78A, five chain selection circuits 78B, 78C, 78D, 78E, and 78F, and a selection signal generation circuit 76.
  • the driver circuit 78A and the four chain selection circuits 78B, 78C, 78D, and 78E send input data Asi, Bsi, Csi, Dsi, and Esi to the blocks 6A, 6B, 6C, 6D, and 6E, respectively.
  • the chain selection circuit 78F sends the scan output so to the output signal line TDO via the start code register (shift register) 86.
  • the selection signal generation circuit 76 generates chain selection circuits 78B, 78C from the bypass data AE_BYP in the bypass setting register 88 and the chain selection signal AE_chain_sel from the data scan chain selection circuit 72 according to the selection logic shown in FIGS. Output selection signals 78D, 78E, and 78F are generated.
  • the chain selection signal AE_chain_sel has a selection bit for each block A to E for selecting the output of each block A to E. As for the selection bit, “1” (ON) indicates selection, and “0” (OFF) indicates non-selection.
  • the bypass data AE_BYP has a selection bit for each block A to E that bypasses each block A to E. In the selection bit, “1” (on) indicates bypass, and “0” (off) indicates non-bypass.
  • the driver circuit 78A receives the input si from the input signal line TDI via the end code register (shift register) 82, and outputs the input data Asi to the block 6A.
  • the first chain selection circuit 78B receives the above-described input si and the output data Aso of the block 6A, selects one by a selection signal, and outputs the input data Bsi to the block 6B.
  • the second chain selection circuit 78C receives the aforementioned input si, the output data Aso of the block 6A, and the output data Bso of the block 6B, selects one by a selection signal, and outputs the input data Csi to the block 6C.
  • the third chain selection circuit 78D receives the input si, the output data Aso of the block 6A, the output data Bso of the block 6B, and the output data Cso of the block 6C, selects one of them by a selection signal, and inputs it to the block 6D. Data Dsi is output.
  • the fourth chain selection circuit 78E receives the input si, the output data Aso of the block 6A, the output data Bso of the block 6B, the output data Cso of the block 6C, and the output data Dso of the block 6D, and selects one of them according to the selection signal. The selected data is output to the block 6E.
  • the fifth chain selection circuit 78F receives the input si, the output data Aso of the block 6A, the output data Bso of the block 6B, the output data Cso of the block 6C, the output data Dso of the block 6D, and the data Eso of the block 6E. Any one is selected by the selection signal, and the scan data so is output to the start code register 80.
  • the vertical axis indicates the outputs Asi, Bsi, Csi, Dsi, Esi, and so of the driver circuit 78A and the chain selection circuits 78B to 78F
  • the horizontal axis indicates the inputs si and Aso of the driver circuit 78A and the chain selection circuits 78B to 78F.
  • Bso, Cso, Dso, and Eso The connection between the driver circuit 78A and the chain selection circuits 78B to 78F described above is a connection for selecting the input on the horizontal axis with a circle in the output line on the vertical axis in FIG.
  • the selection signal generation circuit 76 generates selection signals for the driver circuit 78A and the chain selection circuits 78B to 78F with the logic of FIG.
  • the vertical axis represents the outputs Asi, Bsi, Csi, Dsi, Esi, and so of the driver circuit 78A and the chain selection circuits 78B to 78F
  • the horizontal axis represents the inputs si and Aso of the driver circuit 78A and the chain selection circuits 78B to 78F.
  • Bso, Cso, Dso, and Eso The selection signal generation conditions of the selection signal generation circuit 76 are shown at the intersection of the vertical axis and the horizontal axis.
  • the selection signal generation condition N in FIG. 11 means Normal in which all bits of the chain selection signal A_E_chain_sel are in an off state and all bits of the bypass data AE_BYP are in an off state and the unichain selection signal uni_chain_sel is on.
  • the selection signal generation conditions A, B, C, D, and E mean that the bits of the blocks A to E of the chain selection signal A_E_chain_sel are on.
  • the selection signal generation conditions a, b, c, d, and e mean that the bits of the blocks A to E of the bypass data A_E_BYP are on.
  • the uni-chain selection signal uni_chain_sel is on to designate a uni-chain. Further, the “+” mark in FIG. 11 indicates the OR condition.
  • the selection signal generation circuit 76 receives the bypass data AE_BYP and the chain selection signal AE_chain_sel, and generates the following selection signals for the chain selection circuits 78B to 78F.
  • the chain selection circuits 78B to 78E select the previous output Aso, Bso, Cso, Dso, and the chain selection circuit 78F generates a selection signal for selecting the input si.
  • each of the chain selection circuits 78B to 78E generates a selection signal for selecting the input si.
  • the chain selection circuit 78F generates a selection signal for selecting the outputs Aso, Bso, Cso, Dso, and Eso corresponding to each case. As a result, the user chain is selected.
  • each of the chain selection circuits 78C to 78E generates a selection signal for selecting the output Aso.
  • the chain selection circuits 78D to 78E generate selection signals for selecting the output Bso corresponding to each case.
  • the chain selection circuit generates a selection signal for selecting the output Cso.
  • the chain control circuit 74 selects the configuration of the uni chain, the specified user chain, and the bypass chain. For example, in the case of N (in the case of Normal), the chain selection circuits 78B to 78F select the outputs Aso, Bso, Cso, Dso, Eso of the preceding blocks A, B, C, D, E, Form a unichain.
  • chain selection circuit 78B selects input si, and chain selection circuit 78F outputs block B output Bso. Select. That is, a user chain including only the block 6B is formed.
  • a user chain of only block 6C is formed.
  • D + a + b + c and D + e in the case of selecting block D or instructing bypass of blocks A, B, C, and E
  • a user chain of only block 6D is formed.
  • E + a + b + c + d and N + E in the case of selection of block E or bypass instruction of blocks A, B, C, and D
  • a user chain of only block 6E is formed.
  • bypass block B only block B is bypassed.
  • c bypass of block C
  • d bypass of block C
  • each chain of the scan storage element group 6 is investigated. That is, each chain A, B, C, D is scanned individually. That is, as described above, the user chain is designated to the TAP controller 4 and the chain selection signal AE_chain_sel is issued from the data scan chain selection circuit 72. At the same time, the data scan chain selection circuit 72 supplies the shift clocks AE_ack and AE_bck to the scan storage element group 6, and supplies the shift clocks ack and bck to the start code register 80 and the end code register 82 (FIG. 12). P2).
  • This scans in user chain units collects scan data with start codes and end codes added in user chain units, and stores them in the memory (S2 in FIG. 12).
  • the data surrounded by a dotted line is a start code and an end code.
  • the user chain bypass data shown in FIG. 11 is written to the chain bypass register 88, and the data scan chain selection circuit 72 supplies the shift clocks AE_ack and AE_bck to the scan storage element group 6, and the start code register 80 and end Shift clocks ack and bck are supplied to the code register 82.
  • the uni-chain scan data of the chains A, B, and D excluding the bypassed chain C is collected in the memory (S3 in FIG. 12).
  • S3 of FIG. 12 since the start code and the end code (data surrounded by a dotted line in FIG. 12) appear at the beginning of the uni-chain scan data of the chains A, B, and D, the chains A, B, D can be determined to be normal.
  • a bit that can be controlled in user chain units is provided in the bypass register, and scanning is performed in the unichain mode after setting the bypass. This allows scanning by bypassing the problem chain set by the circuits forming the unichain.
  • debugging efficiency is improved.
  • debug quality is improved.
  • debugging efficiency is improved because information can be provided at the time of investigation.
  • FIG. 13 is a block diagram of an embodiment of an information processing apparatus to which the debug system of FIGS. 1 and 2 is applied.
  • the information processing apparatus in FIG. 13 represents a server system.
  • the server system includes a plurality of system boards (SB: System Board) 1A to 1D as processing devices, a management board (MMB: Management Ment Board) 3 as a system control device (SVP), and a crossbar.
  • SB System Board
  • MMB Management Ment Board
  • SVP system control device
  • IOUs input output units
  • the system boards 1A to 1D correspond to the board 1 in FIG. 1, and the management board 3 corresponds to the host computer 3 in FIG.
  • Each of the system boards 1A to 1D is provided on a circuit board with a CPU (Central Processing Unit) 5A as an arithmetic processing unit, a memory controller 5B, a memory 14 as a main storage device, a bridge circuit 18, and a network interface circuit (NIC: (Network Interface Card) 16.
  • NIC Network Interface Card
  • the NICs 16 of the system boards 1A to 1D are connected to the management board 3 via an internal bus 8A such as a LAN (Local Area Network).
  • the management board 3 performs status monitoring, start / stop control, etc. of the system boards 1A to 1D via the internal bus 8A.
  • the system boards 1A to 1D are connected to the IOUs 9A to 9N by crossbar switches (or switches) 8B.
  • the IOUs 9A to 9N are equipped with IO devices such as LAN devices and storage controllers.
  • IO devices such as LAN devices and storage controllers.
  • the crossbar switch 8B By appropriately setting the crossbar switch 8B, the system can be logically divided into a plurality of systems, and system board resources and IOU resources can be freely assigned according to the scale of the operating system.
  • the CPU 5A In each of the system boards 1A to 1D, the CPU 5A, the memory controller 5B, the TAP controller 4 described with reference to FIGS. Although omitted in FIG. 13, the instruction register 70, the data scan chain selection circuit 72, the chain control circuit 74, the data setting circuit 76, and the scan storage element group 6 described in FIG.
  • CPU 5A connects to memory 14 via memory controller 5B.
  • the memory controller 5B and the NIC 16 are connected to the bridge circuit 18.
  • the CPU 5A executes a desired application program and performs business processing based on the operation of the OS. Further, the CPU 5A communicates commands and data with the IOUs 9A to 9N through the bridge circuit 18 and through the crossbar switch 8B.
  • the bridge circuit 18 is connected to the NIC 16 and the crossbar switch 8B. That is, the bridge circuit 18 performs a bridge function for connecting the CPU 5A, the crossbar switch 8B, and the NIC 16.
  • the terminal device 8C is constituted by, for example, a personal computer (PC: Personal Computer), is connected to the MMB 5, instructs various settings by selecting items on the screen of the personal computer, and displays the acquired data of the MMB 5.
  • PC Personal Computer
  • the MMB 3 is connected to the connectors 12 of the system boards 1A to 1D by the dedicated cable 34 via the JTAG controller 30.
  • the connector 12 is connected to the TAP controller 4 of the LSI 10. That is, the debug system described with reference to FIGS. 1 and 2 is provided in the server system. Therefore, the function test of the LSI 10 described with reference to FIGS. 1 to 12 can be executed in a state where the LSI 10 is mounted on the boards 1A to 1D.
  • the person in charge of debugging operates the terminal device 8C, collects the state (scan data) of the FF in the LSI 10 from the JTAG controller 30, and stores it in the memory 32.
  • the person in charge of debugging displays or prints the collected data in the memory 32 on the screen of the terminal device 8C or an associated printer. By looking at the output result, the person in charge makes a correct / incorrect determination as to whether the scan has been executed normally and whether the collected data is correct.
  • an LSI function test can be performed to contribute to the search for the cause of the failure.
  • hundreds of thousands of scan data are collected by a scan test. Therefore, it is easy and correct / error determination with less man-hours can make debugging work more efficient.
  • the scan storage element has been described using the flip-flop as an example, but other shiftable storage elements can be applied.
  • the scan test method has been described by the method of the JTAG standard, a scan method using another dedicated path can be applied.
  • the example in which the bypass function is provided has been described, one without the bypass function can also be applied.
  • An end code register is provided at the input stage of the scan storage element group, and a start code register is provided at the output stage. In order to scan, it is determined whether the scanned data includes a start code and an end code. Can be easily determined.
  • Circuit board 3 Host computer (system controller) 4 TAP controller 5 Internal circuit 6 Scan storage element group 10 LSI 12 Connector 30 JTAG controller 32 Memory 6A to 6E Block 60 Scan element 70 Instruction register 72 Data scan chain selection circuit 74 Chain selection circuit 80 Start register 82 End register 88 Bypass register 38 Internal bus

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Abstract

複数のスキャン記憶素子を直列接続したスキャン記憶素子群をスキャンしてデータ収集する際に、収集データの正誤判定を容易とする。複数段のスキャン記憶素子を直列に接続したスキャン記憶素子群（６）と、入力端とスキャン記憶素子群（６）の入力側との間に設けられ、エンドコードを保持するエンドコードレジスタ（８２）と、出力端とスキャン記憶素子群（６）の出力側の間に設けられ、スタートコードを保持するスタートコードレジスタ（８０）と、スキャン記憶素子群（６）とエンドコードレジスタ（８２）とスタートコードレジスタ（８０）とをシフト動作させ、出力端にスキャンデータを出力する。

Description

半導体集積回路装置、その制御方法及び情報処理装置
　本発明は、半導体集積回路装置、その制御方法及び情報処理装置に関する。
　半導体集積回路（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）の集積度の向上に伴い、半導体集積回路は多数の回路素子を搭載している。特に、大規模集積回路（ＬＳＩ：Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）は数十万、数百万の回路素子を搭載している。大規模集積回路（以下、ＬＳＩという）の機能試験は、内部回路の調査、解析及び確認を行うために有効である。
　バウンダリスキャンテスト（Ｂｏｕｎｄａｒｙ　Ｓｃａｎ　Ｔｅｓｔ）はＬＳＩの内部回路の動作テストやプリント基板にＬＳＩを実装した後のボードテストとして利用されている。ＩＥＥＥ１１４９．１（ＩＥＥＥ：Ｔｈｅ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｌｅｃｔｒｉｃａｌ　ａｎｄ　Ｅｌｅｃｔｒｏｎｉｃ　Ｅｎｇｉｎｅｅｒｓ，　Ｉｎｃ．）で企画されたＪＴＡＧ（Ｊｏｉｎｔ　Ｔｅｓｔ　Ａｃｔｉｏｎ　Ｇｒｏｕｐ）によるテスト方法はバウンダリスキャンテストの代表例である。
　図１４はＪＴＡＧによるスキャンテストの構成図である。図１５は図１４の制御信号のタイムチャート図である。図１４に示すように、テスト対象ロジック回路２００は複数のフリップフロップ回路（Ｆｌｉｐ　Ｆｌｏｐ　Ｃｉｒｃｕｉｔ）２００－１～２００－Ｍにより構成されている。これらのフリップフロップ回路（以下、ＦＦという）２００－１～２００－Ｍは直列接続される（スキャンチェーンという）。このＦＦはセル（Ｃｅｌｌ）の一種であり、一般に、シフトレジスタとラッチ回路とを有する。
　ＪＴＡＧスキャン方法はテストロジック回路２００に対しテスト専用のパスを設ける。外部装置からの信号線はＴＤＩ（Ｔｅｓｔ　Ｄａｔａ　Ｉｎ）、ＴＤＯ（Ｔｅｓｔ　Ｄａｔａ　Ｏｕｔ）、ＴＣＫ（Ｔｅｓｔ　Ｃｌｏｃｋ）、ＴＭＳ（Ｔｅｓｔ　Ｍｏｄｅ　Ｓｅｌｅｃｔ）、ＴＲＳＴ（Ｔｅｓｔ　Ｒｅｓｅｔ）である。ＴＤＩはテストロジック回路２００（２００－１～２００－Ｍ）に対して命令やデータをシリアル入力する信号である。ＴＤＯはテストロジック回路２００（２００－１～２００－Ｍ）からのデータをシリアル出力する信号である。
　ＴＣＫはテストロジック回路２００（２００－１～２００－Ｍ）にクロックを供給する。ＴＭＳはテスト動作を制御する信号である。ＴＲＳＴはＴＡＰ（Ｔｅｓｔ　Ａｃｃｅｓｓ　Ｐｏｒｔ）コントローラ２１０（後述する）を非同期に初期化する信号である。
　ＴＡＰコントローラ２１０は取り込み（キャプチャ（Ｃａｐｔｕｒｅ））、シフト（Ｓｈｉｆｔ）、更新（アップデート（Ｕｐｄａｔｅ））を主要動作とするステートマシンである。ＴＡＰコントローラ２１０は信号線ＴＭＳを介するモード指定起動を受ける。そして、ＴＡＰコントローラ２１０は、図示しない命令レジスタにＴＤＩからのモード命令をセットする。
　ＴＡＰコントローラ２１０は図１５に示すようなシフトクロックｄａｃｋ，ｄｂｃｋを各ＦＦ２００－１～２００－Ｍに供給する。このシフトクロックｄａｃｋ、ｄｂｃｋにより、各ＦＦ２００－１～２００－Ｍはデータのシフトレジスタへの取り込み、シフトレジスタの内容の出力、ラッチ回路への固定を行う。
　ＴＡＰコントローラ２１０はＦＦ２００－１～２００－Ｍにシフトクロックｄａｃｋ、ｄｂｃｋを供給し、データを順次次段のＦＦ２００－２～２００－Ｍにシフトし、信号線ＴＤＯから出力し、スキャンテストしていた。
　一方、半導体集積回路自体のテスト方法として、テスト装置がシリアルテストパターンを多段のＦＦで構成されたロジック回路に入力し、ロジック回路の出力を取り込み、入力したシリアルテストパターンが得られるかを判定していた。この方法は半導体集積回路の出荷前にロジック回路内の各ＦＦの動作自体が正常であるかを試験する方法として有効である。
日本特許公開２００６－１７０９６３号公報 日本特許公開２００７－２２５５１４号公報
　バウンダリスキャンテスト（Ｂｏｕｎｄａｒｙ　Ｓｃａｎ　Ｔｅｓｔ）はＬＳＩの内部回路の動作テストやプリント基板にＬＳＩを実装した後のボードテストに有効であり、ＬＳＩの機能試験であるデバッグ（ｄｅｂｕｇ）に利用されている。デバッグはある機能試験を実行した後に内部回路の調査、解析及び確認を行う。このため、ＦＦ２００－１～２００－Ｍの保持しているデータを取り出すことが有効である。
　スキャンテストは単にＦＦ２００－１～２００－Ｍの保持しているデータを取り出していたため、数十万もの回路素子の保持データを解析するのは難しい。例えば、ＬＳＩ機能試験の初期段階においては、スキャンが正常に実行されたか否か、又、取得したデータが正しいか否かの正誤判断が必要である。この正誤判断は長時間の工数を必要とする。例えば、１か所でもＦＦ間の断線やＦＦの動作の不良があると、取得したデータから故障個所を判断するために長時間の解析が必要である。
　又、テスト装置からシリアルテストパターンをロジック回路へ入力する方法はＦＦ２００－１～２００－Ｍの保持しているデータを無視するため、ＬＳＩのデータの正誤判断が困難である。
　本発明の目的は、チェーン接続されたスキャン記憶素子からのスキャンデータの正誤を容易に判断できる半導体集積回路装置、その制御方法及び情報処理装置を提供することにある。
　この目的の達成のため、開示の半導体集積回路装置は、複数段のスキャン記憶素子を直列に接続したスキャン記憶素子群と、入力端と前記スキャン記憶素子群の入力側との間に設けられ、エンドコードを保持するエンドコードレジスタと、出力端と前記スキャン記憶素子群の出力側の間に設けられ、スタートコードを保持するスタートコードレジスタと、前記スキャン記憶素子群と前記エンドコードレジスタと前記スタートコードレジスタとをシフト動作させ、前記出力端にスキャンデータを出力するスキャン制御回路とを有する。
　又、開示の半導体集積回路装置の制御方法は、複数段のスキャン記憶素子を直列に接続したスキャン記憶素子群をシフト動作させ、前記スキャン記憶素子のデータを収集する制御方法において、入力端と前記スキャン記憶素子群の入力側との間に設けられ、エンドコードを保持するエンドコードレジスタと、出力端と前記スキャン記憶素子群の出力側の間に設けられ、スタートコードを保持するスタートコードレジスタと、前記スキャン記憶素子群とをシフト動作する工程と、前記出力端にスキャンデータを出力する工程とを有する。
　更に、開示の情報処理装置は、情報処理を行う半導体集積回路を有する処理装置と、前記処理装置を監視するシステム制御装置とを有し、前記半導体集積回路は、前記情報処理を実行する機能回路と、複数段のスキャン記憶素子を直列に接続したスキャン記憶素子群と、前記システム制御装置と接続された入力端と前記スキャン記憶素子群の入力側との間に設けられ、エンドコードを保持するエンドコードレジスタと、前記システム制御装置に接続された出力端と前記スキャン記憶素子群の出力側の間に設けられ、スタートコードを保持するスタートコードレジスタと、前記スキャン記憶素子群と前記エンドコードレジスタと前記スタートコードレジスタとをシフト動作させ、前記出力端にスキャンデータを出力するスキャン制御回路とを有する。
　スキャン記憶素子群の入力段にエンドコードレジスタを、出力段にスタートコードレジスタを設け、スキャンするため、スキャンされたデータにスタートコードとエンドコードが含まれているかを判別して、スキャンデータの正誤を容易に判断できる。
実施の形態のデバッグシステムの構成図である。 図１の構成の半導体集積回路装置のブロック図である。 図２の収集データの説明図である。 図２の他の収集データの説明図である。 比較例の収集データ解析の説明図である。 比較例の収集データのポイント解析の説明図である。 図２の収集データによる解析例の説明図である。 図２の収集データによる他の解析例の説明図である。 図２で記載したチェーン制御回路及びスキャン記憶素子群のブロック図である。 図９の選択回路の選択倫理の説明図である。 図１０の選択回路の選択条件の説明図である。 図９の構成による障害個所の特定方法の説明図である。 図１及び図２のデバッグシステムを適用した情報処理装置の実施の形態のブロック図である。 従来のスキャンテストの説明図である。 従来のスキャンテストのシフトクロックの説明図である。
　以下、実施の形態の例を、デバッグシステム、半導体集積回路装置、半導体集積回路装置の制御方法、障害個所の特定方法、情報処理装置、他の実施の形態の順で説明するが、開示の半導体集積回路装置、情報処理装置は、この実施の形態に限られない。
　（デバッグシステム）
　図１は、実施の形態のデバッグシステムの構成図である。図２は、図１の半導体集積回路装置のブロック図である。以下、デバッグシステムをＪＴＡＧ規格のシステムの例で説明する。図１に示すように、デバッグ対象の半導体集積回路装置（以下、ＬＳＩという）１０とＪＴＡＧコネクタ１２とが回路基板（以下、ボードという）１に搭載されている。ボード１のＪＴＡＧコネクタ１２は専用ケーブル（信号線）３４を介しホストコンピュータ３に設けられたＪＴＡＧコントローラボード３０に接続する。
　ＬＳＩ１０は内部ロジック回路５とスキャン記憶素子群６とＴＡＰコントローラ４とを有する。スキャン記憶素子群６はチェーン接続された多数のスキャン記憶素子６０を有する。内部ロジック回路５は、種々の機能を実行する論理回路で構成され、例えば、演算処理装置やメモリコントローラである。スキャン記憶素子６０は、内部ロジック回路５の各部のデータを保持する記憶素子で構成され、例えば、シフトレジスタとラッチ回路とを有するフリップフロップ回路で構成される。
　専用ケーブル３４はＴＤＩ（Ｔｅｓｔ　Ｄａｔａ　Ｉｎ）、ＴＤＯ（Ｔｅｓｔ　Ｄａｔａ　Ｏｕｔ）、ＴＣＫ（Ｔｅｓｔ　Ｃｌｏｃｋ）、ＴＭＳ（Ｔｅｓｔ　Ｍｏｄｅ　Ｓｅｌｅｃｔ）、ＴＲＳＴ（Ｔｅｓｔ　Ｒｅｓｅｔ）の各信号線を有する。ＴＤＩはスキャン記憶素子（以下、ＦＦという）６０に対して命令やデータをシリアル入力する入力信号線である。ＴＤＯはＦＦ６０からのデータをシリアル出力する出力信号線である。
　ＴＣＫ信号線はＴＡＰコントローラ４にクロックを供給する。ＴＭＳ信号線はＴＡＰコントローラ４にテスト動作を制御する信号線である。ＴＲＳＴ信号線はＴＡＰコントローラ４を非同期に初期化する信号線である。ＴＡＰコントローラ４は取り込み（キャプチャ（Ｃａｐｔｕｒｅ））、シフト（Ｓｈｉｆｔ）、更新（アップデート（Ｕｐｄａｔｅ））を主要動作とするステートマシンである。
　ホストコンピュータ３は図示しない演算処理装置とＪＴＡＧコントローラボード３０とメモリ３２とを有する。ＪＴＡＧコントローラボード３０はＪＴＡＧコントローラを搭載する。ＪＴＡＧコントローラは専用ケーブル３４を介しコネクタ１２とシリアルデータの入出力の制御を行い、且つＴＭＳ信号、ＴＣＫ信号を制御する。
　このように、ＬＳＩ１０をボード１に搭載した状態で、ホストコンピュータ３がＬＳＩ１０の機能試験を行う。この機能試験の初期段階でＬＳＩ１０内部のＦＦ６０をスキャンし、ＦＦ６０のデータを収集する。収集データはホストコンピュータ３のメモリ３２に格納される。このメモリ３２の収集データを出力し、出力から収集データの正誤判定や故障個所の発見等に利用する。
　（半導体集積回路装置）
　図２は図１のＴＡＰコントローラ４、スキャン記憶素子群６及び制御回路のブロック図である。
　図２において、図１で示したものと同一のものは同一の記号で示してある。図２に示すように、インストラクションレジスタ（Ｉｎｓｔｒｕｃｔｉｏｎ　ｒｅｇｉｓｔｅｒ）７０とデータスキャンチェーン選択回路（Ｄａｔａ　Ｓｃａｎ　Ｃｈａｉｎ　Ｓｅｌｅｃｔ　Ｂｌｏｃｋ）７２とチェーン制御回路（Ｃｈａｉｎ　Ｃｏｎｔｒｏｌ　Ｂｌｏｃｋ）７４とデータ設定回路７６とがＴＡＰコントローラ（図ではＳｃａｎ　Ｃｎｔｌ　Ｂｌｏｃｋと記す）４とスキャン記憶素子群６との間に設けられる。
　インストラクションレジスタ７０はシフトレジスタで構成され、ＴＤＩ信号線からの命令（例えば、モード命令）を格納する。データスキャンチェーン選択回路７２はインストラクションレジスタ７０の命令に応じて、信号ｕｎｉ＿ｃｈａｉｎ＿ｓｅｌと信号Ａ－Ｅ＿ｃｈａｉｎ＿ｓｅｌによって、ユニチェーン又はユーザーチェーンをチェーン制御回路７４に指示する。
　スキャン記憶素子群６は複数のブロック６Ａ、６Ｂ、６Ｃ、６Ｄ，６Ｅに分割される。各ブロック６Ａ、６Ｂ、６Ｃ、６Ｄ，６Ｅはチェーン接続された多数のＦＦ６０を有する。各ブロック６Ａ、６Ｂ、６Ｃ、６Ｄ，６Ｅはチェーン制御回路７４に接続され、入力Ａｓｉ、Ｂｓｉ，Ｃｓｉ，Ｄｓｉ，Ｅｓｉをチェーン制御回路７４から受け、出力Ａｓｏ、Ｂｓｏ，Ｃｓｏ，Ｄｓｏ，Ｅｓｏをチェーン制御回路７４に出力する。
　データスキャンチェーン選択回路（Ｄａｔａ　Ｓｃａｎ　Ｃｈａｉｎ　Ｓｅｌｅｃｔ　Ｂｌｏｃｋ）７２からユニチェーン（ｕｎｉ－ｃｈａｉｎ）が指示された時は、チェーン選択回路７４は各ブロック６Ａ、６Ｂ、６Ｃ、６Ｄ，６Ｅを全て接続し、各ブロックのＦＦ６０のデータをシフトする。ユーザーチェーン（ｕｓｅｒ　Ｃｈａｉｎ）が指示された時は、チェーン選択回路７４はブロック６Ａ、６Ｂ、６Ｃ、６Ｄ，６Ｅ毎に各ＦＦ６０のデータをシフトする。ユニチェーンとはユーザーチェーン（各ブロック）を全て接続し、１本のチェーンにしたものである。
　又、データ設定回路７６は、スタートコードレジスタ８０とエンドコードレジスタ８２とバイパス設定レジスタ８８とデータレジスタ８６とアドレスレジスタ８４とアドレスデコーダ９０とを有する。スタートコードレジスタ８０とエンドコードレジスタ８２とバイパス設定レジスタ８８とデータレジスタ８６とアドレスレジスタ８４とが各々シフトレジスタで構成される。
　スタートコードを保持するスタートコードレジスタ８０がチェーン制御回路７４と出力信号線ＴＤＯとの間に設けられる。エンドコードを保持するエンドコードレジスタ８２がチェーン制御回路７４と入力信号線ＴＤＩとの間に設けられる。バイパス設定レジスタ８８はバイパスすべきブロック（チェーン）を指定するデータを保持し、チェーン制御回路７４に接続する。
　データレジスタ８６は入力信号線ＴＤ１からのデータ（スタートコード、エンドコード、バイパス設定データ）を保持し、スタートコードレジスタ８０，エンドコードレジスタ８２，及びバイパス設定レジスタ８８の各々に書き込む。アドレスレジスタ８４は入力信号線ＴＤ１からのアドレス（スタートコードレジスタアドレス、エンドコードレジスタアドレス、バイパス設定データレジスタアドレス）を保持する。アドレスデコーダ９０はアドレスレジスタ８４のアドレスをデコードし、スタートコードレジスタ８０，エンドコードレジスタ８２，及びバイパス設定レジスタ８８の各々に書き込む指示を出力する。
　この構成により、スキャン時にスタートコードレジスタ８０のスタートコードが最初に出力信号線ＴＤＯに出力（シフトアウトという）される。又、スキャン時にエンドコードレジスタ８２のエンドコードが最後に信号線ＴＤＯにシフトアウトされる。チェーン制御回路７４はバイパス設定レジスタ８８のバイパス設定データにより「１」を設定されたチェーン（ブロック）をバイパスする。尚、データレジスタ８６とアドレスレジスタ８４とはスキャン時のみアクセス可能なレジスタである。
　（半導体集積回路装置の制御方法）
　図２を用いて、スタートコードレジスタ８０，エンドコードレジスタ８２，及びバイパス設定レジスタ８８へのデータの設定動作を説明する。先ず、ＴＡＰコントローラ４は、インストラクションレジスタ７０にアドレスレジスタ選択のコードを設定する。即ち、ＴＡＰコントローラ４は信号線ＴＭＳからのモード指示を受け、インストラクションレジスタ７０にシフトクロックｉａｃｋ，ｉｂｃｋを供給する。インストラクションレジスタ７０は供給されたクロックｉａｃｋ，ｉｂｃｋにより入力信号線ＴＤＩの入力データ（アドレスレジスタ選択のコード）を取り込む（スキャンインする）。
　次に、ＴＡＰコントローラ４は、アドレスレジスタ８４にスタートコードレジスタ８０，エンドコードレジスタ８２，及びバイパス設定レジスタ８８のライトアドレスを設定する。即ち、ＴＡＰコントローラ４はデータスキャンチェーン選択回路７２にシフトクロックｄａｃｋ，ｄｂｃｋを供給する。データスキャンチェーン選択回路７２は、インストラクションレジスタ７０の命令コードｉｒにより、アドレスレジスタ８４にシフトクロックｊｉｒ＿ａｃｋとｊｉｒ＿ｂｃｋとを供給する。アドレスレジスタ８４は供給されたシフトクロックｊｉｒ＿ａｃｋとｊｉｒ＿ｂｃｋとにより入力信号線ＴＤＩの入力データ（各レジスタのアドレスデータ）を取り込む（スキャンインする）。
　更に、ＴＡＰコントローラ４はインストラクションレジスタ７０にデータレジスタ選択のコードを設定する。即ち、ＴＡＰコントローラ４は信号線ＴＭＳからのモード指示を受け、インストラクションレジスタ７０にシフトクロックｉａｃｋ，ｉｂｃｋを供給する。インストラクションレジスタ７０は供給されたシフトクロックｉａｃｋ，ｉｂｃｋにより入力信号線ＴＤＩの入力データ（データレジスタ選択のコード）を取り込む（スキャンインする）。
　次に、ＴＡＰコントローラ４は、データレジスタ８６にスタートコードレジスタ８０，エンドコードレジスタ８２，及びバイパス設定レジスタ８８のライトデータを設定する。即ち、ＴＡＰコントローラ４はデータスキャンチェーン選択回路７２にシフトクロックｄａｃｋ，ｄｂｃｋを供給する。データスキャンチェーン選択回路７２は、インストラクションレジスタ７０の命令コードｉｒにより、データレジスタ８６にシフトクロックｊｄｒ＿ａｃｋとｊｄｒ＿ｂｃｋとを供給する。データレジスタ８６は供給されたシフトクロックｊｄｒ＿ａｃｋとｊｄｒ＿ｂｃｋとにより入力信号線ＴＤＩの入力データ（各レジスタのライトデータ）を取り込む（スキャンインする）。
　ＴＡＰコントローラ４はデータレジスタ８６へのシフト終了後に更新信号（ｕｐｄａｔｅ）をスタートコードレジスタ８０，エンドコードレジスタ８２，及びバイパス設定レジスタ８８の各々に発行する。アドレスデコーダ９０はアドレスレジスタ８４に保持されたレジスタアドレスをデコードし、スタートコードレジスタ８０，エンドコードレジスタ８２，及びバイパス設定レジスタ８８の各々に選択信号を供給しているため、当該スタートコードレジスタ８０，エンドコードレジスタ８２，及びバイパス設定レジスタ８８にデータレジスタ８６に保持された対応するライトデータが書き込まれる。
　次に、スタートコードレジスタ８０，エンドコードレジスタ８２，及びバイパス設定レジスタ８８への設定後のスキャン動作を説明する。先ず、ユニチェーンモードによる全ＦＦのスキャンを行う場合を説明する。ＴＡＰコントローラ４は信号線ＴＭＳからのモード指示を受け、インストラクションレジスタ７０にシフトクロックｉａｃｋ，ｉｂｃｋを供給する。インストラクションレジスタ７０は供給されたシフトクロックｉａｃｋ，ｉｂｃｋにより入力信号線ＴＤＩの入力データ（ユニチェーンモード選択のコード）を取り込む（スキャンインする）。
　ＴＡＰコントローラ４はデータスキャンチェーン選択回路７２にシフトクロックｄａｃｋ，ｄｂｃｋを供給する。データスキャンチェーン選択回路７２はインストラクションレジスタ７０の命令コードｉｒによりユニチェーン指示を認識し、スキャン記憶素子群６にシフトクロックA-E_ackとA-E_bckを供給し、スタートコードレジスタ８０とエンドコードレジスタ８２にシフトクロックａｃｋとｂｃｋを供給する。データスキャンチェーン選択回路７２はチェーン制御回路７４にユニチェーン選択信号（ここでは、信号Ａ－Ｅ＿ｃｈａｉｎ＿ｓｅｌがオフ「０」）を発行する。
　スキャン記憶素子群６の各ＦＦ６０は供給されたシフトクロックＡ－Ｅ＿ａｃｋとＡ－Ｅ＿ｂｃｋによりシフト動作し、チェーン制御回路７４を介し出力信号線ＴＤＯへデータをスキャンイン、アウトする。この時、スキャンされたデータは前述のスタートコードレジスタ８０を介し出力信号線ＴＤＯに送出されるため、スキャンされたデータの先頭にスタートコードが付加される。又、エンドコードレジスタ８２のエンドコードがチェーン制御回路７４を介しスキャン記憶素子群６の先頭のＦＦ６０に入力されるため、スキャンされたデータの最後にエンドコードが付加される。
　スタートコードとエンドコードが付加されたスキャンデータは出力信号線ＴＤＯから専用ケーブル３４を介しホストコンピュータ３のＪＴＡＧコントロールボード３０に送られ、メモリ３２に格納される（図１参照）。
　図３は図２の収集データの説明図である。図４は図２の他の収集データの説明図である。図５は比較例の収集データ解析の説明図である。図６は比較例の収集データ解析の他の説明図である。図７は図２の収集データによる解析例の説明図である。図８は図２の収集データによる他の解析例の説明図である。
　図３に示すようにメモリ３２のスキャンデータは先頭にスタートコード、最後尾にエンドコードを備える。このメモリ３２上のスキャンデータを出力する。デバッグ担当者は、出力結果を見て、予め設定したスタートコードとエンドコードとが含まれていれば、その間のスキャンデータは正しいと判断できる。
　又、スタートコードとエンドコードは任意の値に設定できる。図４に示すように、スキャンデータは任意であるため、スキャンデータ中において、スタートコード（「０００１００１０」）とエンドコード（「００１１０１００」）の前後に似た値（「０００１００１０」）（「００１１０１００」）があると判断が困難となる。このような場合に、１度スキャンした後、判読困難である場合には、スタートコードとエンドコードの前後の似た値と異なる値のスタートコード（「０００１０１１０」）とエンドコード（「００１１０１００」）に設定し直し、再度スキャンデータを得る。これにより、スキャン記憶素子群６の保持しているデータ値に拘わらず、デバッグ担当者は、出力結果を見て、予め設定したスタートコードとエンドコードとが含まれていれば、その間のスキャンデータは正しいと判断できる。
　一方、図５の比較例で示すように、ＬＳＩ２００のスキャンは直列でデータがシフトするため、一か所でも故障（図の×印の断線）があると、故障個所以降のデータは不正なデータとなる。即ち、収集したデータを格納したメモリＭＥＭの内容を出力しても、図５の「Ｘ」印で示すように、故障個所以降のデータは不正なデータとなる。このため、全データ（例えば、数十万ビット）中のポイント個所のみの確認では、正誤判定に不十分である。また、多くのポイントを確認し、調査するには、数日かかる場合もあり効率が悪い。
　例えば、図６に比較例のポイント個所による正誤判定の例を示す。メモリＭＥＭに保存されたスキャンデータ（「１０１…」）の一部をスキャンページに展開する（図６の（１））。即ち、解析ツール（プログラム）を実行して、スキャンページ上にスキャンデータのポイント個所のデータ（図では８ビット）をレジスタ単位（Ａ－ＲＥＧ、Ｂ－ＲＥＧ、Ｃ－ＲＥＧ）で展開する。次に、レジスタ単位（Ａ－ＲＥＧ、Ｂ－ＲＥＧ、Ｃ－ＲＥＧ）のＬＳＩ上のＦＦのデータを他のインタフェースからリードする。そのリード値とスキャンページ上の値とを比較する（図６の（２））。
　又、メモリＭＥＭに保存されたスキャンデータ（「０１…」）をそのまま使用する場合には、レジスタなど比較ポイントのスキャンアドレスを調べて、メモリＭＥＭからスキャンデータを探し（図６の（３））、同様にＬＳＩ上のＦＦのデータを他のインタフェースからリードする。そのリード値と探したデータの値とを比較する（図６の（２））。
　このように、スキャンして収集したデータは膨大（数十万ビット）であるため、全部のＦＦを上記の方法で確認するのは不可能である。従って、比較確認個所が残る（図６の（４））。
　スタートコードとエンドコードの期待値（設定値）は正誤判定のみでなく、不正と思われる結果の情報としても使用できる。
　図７に示すように、メモリ３２のスキャンデータ中のスタートコードが期待値（設定値）と一致し、エンドコードが期待値（設定値）と不一致となる場合がある。図２の構成で説明したように、スタートコードは、スキャン記憶素子群６を通過しないため、不一致となる可能性は低い。一方、エンドコードはスキャン記憶素子群６を通過するため、不一致となった場合に、スキャン記憶素子群６のどこかのスキャンチェーン（ハード）に問題がある可能性があると判断できる。
　更に、図８に示すように、実測したスタートコード（「００００１００１」）とエンドコード（「０１１０１０」）が、スタートコードの期待値（「０００１０１０」＝０ｘ１２）とエンドコード（「００１１０１００」）の期待値と一致しないが、似た値が見える場合は、スキャン時の設定シフト数（プログラム）に問題がある可能性があると判断できる。図８では、シフト数が１ビット多い可能性がある。
　即ち、ＪＴＡＧプログラムで設定したシフト数が対象ＬＳＩに必要なシフト数と異なることを分析できる。スキャンデータが不正と思われる場合、最初にＪＴＡＧを制御するプログラムの問題なのか、ＬＳＩ内部のスキャンチェーン（ハード）の問題なのか調査する。この実施の形態では、調査の判断基準を与えることができる。
　（障害個所の特定方法）
　次に、図２のバイパス設定レジスタ８８及びユーザーチェーンを用いたスキャンデータの収集を説明する。図９は図２で記載したチェーン制御回路７４及びスキャン記憶素子群６のブロック図である。図１０は図９の選択回路の選択倫理の説明図である。図１１は図１０の選択回路の選択条件の説明図である。図１２は図９の構成による障害個所の特定方法の説明図である。
　図９において、図２で説明したものと同一のものは同一の記号で示してある。スキャン記憶素子群６は５つのブロック（チェーン）６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅを有する。各ブロック６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅはチェーン（直列）接続されたＦＦ６０を有する。ブロック６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅはチェーン制御回路７４から入力データＡｓｉ、Ｂｓｉ、Ｃｓｉ，Ｄｓｉ、Ｅｓｉを受け、チェーン制御回路７４にデータＡｓｏ、Ｂｓｏ、Ｃｓｏ，Ｄｓｏ、Ｅｓｏを出力する。
　チェーン制御回路７４はエンドコードレジスタ８２のエンドコードを受ける。又、チェーン制御回路７４はバイパス設定レジスタ８８のバイパスデータＡ－Ｅ_ＢＹＰとデータスキャンチェーン選択回路７２からのチェーン選択信号Ａ－Ｅ＿ｃｈａｉｎ＿ｓｅｌとをチェーン選択条件として受ける。
　チェーン制御回路７４は１つのドライバ回路７８Ａと５つのチェーン選択回路７８Ｂ、７８Ｃ、７８Ｄ、７８Ｅ、７８Ｆと選択信号生成回路７６とを有する。ドライバ回路７８Ａと４つのチェーン選択回路７８Ｂ、７８Ｃ、７８Ｄ、７８Ｅとは各々ブロック６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅに入力データＡｓｉ、Ｂｓｉ、Ｃｓｉ，Ｄｓｉ、Ｅｓｉを送出する。
　チェーン選択回路７８Ｆはスタートコードレジスタ（シフトレジスタ）８６を介し出力信号線ＴＤＯにスキャン出力ｓｏを送出する。選択信号生成回路７６はバイパス設定レジスタ８８のバイパスデータＡ－Ｅ_ＢＹＰとデータスキャンチェーン選択回路７２からのチェーン選択信号Ａ－Ｅ＿ｃｈａｉｎ＿ｓｅｌとから図１０及び図１１で示す選択論理によりチェーン選択回路７８Ｂ、７８Ｃ、７８Ｄ、７８Ｅ、７８Ｆの出力選択信号を生成する。
　チェーン選択信号Ａ－Ｅ＿ｃｈａｉｎ＿ｓｅｌは各ブロックＡ～Ｅの出力を選択する各ブロックＡ～Ｅの選択ビットを有する。選択ビットは「１」（オン）が選択を示し、「０」（オフ）が非選択を示す。バイパスデータＡ－Ｅ＿ＢＹＰは各ブロックＡ～Ｅをバイパスする各ブロックＡ～Ｅの選択ビットを有する。選択ビットは「１」（オン）がバイパスを示し、「０」（オフ）が非バイパスを示す。
　ドライバ回路７８Ａは入力信号線ＴＤＩからの入力ｓｉをエンドコードレジスタ（シフトレジスタ）８２を介し受け、ブロック６Ａに入力データＡｓｉを出力する。第１のチェーン選択回路７８Ｂは前述の入力ｓｉとブロック６Ａの出力データＡｓｏを受け、選択信号によりいずれかを選択し、ブロック６Ｂに入力データＢｓｉを出力する。
　第２のチェーン選択回路７８Ｃは前述の入力ｓｉとブロック６Ａの出力データＡｓｏとブロック６Ｂの出力データＢｓｏを受け、選択信号によりいずれかを選択し、ブロック６Ｃに入力データＣｓｉを出力する。第３のチェーン選択回路７８Ｄは前述の入力ｓｉとブロック６Ａの出力データＡｓｏとブロック６Ｂの出力データＢｓｏとブロック６Ｃの出力データＣｓｏとを受け、選択信号によりいずれかを選択し、ブロック６Ｄに入力データＤｓｉを出力する。
　第４のチェーン選択回路７８Ｅは前述の入力ｓｉとブロック６Ａの出力データＡｓｏとブロック６Ｂの出力データＢｓｏとブロック６Ｃの出力データＣｓｏとブロック６Ｄの出力データＤｓｏとを受け、選択信号によりいずれかを選択し、ブロック６Ｅに入力データＥｓｉを出力する。第５のチェーン選択回路７８Ｆは前述の入力ｓｉとブロック６Ａの出力データＡｓｏとブロック６Ｂの出力データＢｓｏとブロック６Ｃの出力データＣｓｏとブロック６Ｄの出力データＤｓｏとブロック６ＥのデータＥｓｏとを受け、選択信号によりいずれかを選択し、スタートコードレジスタ８０にスキャンデータｓｏを出力する。
　図１０において、縦軸にドライバ回路７８Ａ,チェーン選択回路７８Ｂ～７８Ｆの出力Ａｓｉ、Ｂｓｉ、Ｃｓｉ，Ｄｓｉ、Ｅｓｉ、ｓｏを、横軸にドライバ回路７８Ａ,チェーン選択回路７８Ｂ～７８Ｆの入力ｓｉ、Ａｓｏ、Ｂｓｏ、Ｃｓｏ，Ｄｓｏ、Ｅｓｏを表す。前述のドライバ回路７８Ａ,チェーン選択回路７８Ｂ～７８Ｆの接続は図１０の縦軸の出力の行に○印がある横軸の入力を選択する接続である。選択信号生成回路７６は、図１０の論理でドライバ回路７８Ａ,チェーン選択回路７８Ｂ～７８Ｆの選択信号を生成する。
　具体的に図１１で説明する。図１１も、縦軸にドライバ回路７８Ａ,チェーン選択回路７８Ｂ～７８Ｆの出力Ａｓｉ、Ｂｓｉ、Ｃｓｉ，Ｄｓｉ、Ｅｓｉ、ｓｏを、横軸にドライバ回路７８Ａ,チェーン選択回路７８Ｂ～７８Ｆの入力ｓｉ、Ａｓｏ、Ｂｓｏ、Ｃｓｏ，Ｄｓｏ、Ｅｓｏを表す。縦軸と横軸の交差ますに選択信号生成回路７６の選択信号生成条件を示す。
　図１１の選択信号生成条件Ｎは、チェーン選択信号Ａ＿Ｅ＿ｃｈａｉｎ＿ｓｅｌの全ビットがオフ状態で且つバイパスデータＡ－Ｅ＿ＢＹＰの全ビットがオフ状態で、ユニチェーン選択信号ｕｎｉ＿ｃｈａｉｎ＿ｓｅｌがオンのＮｏｒｍａｌを意味する。選択信号生成条件Ａ、Ｂ，Ｃ、Ｄ、Ｅはチェーン選択信号Ａ＿Ｅ＿ｃｈａｉｎ＿ｓｅｌのブロックＡ～Ｅのビットがオンであることを意味する。選択信号生成条件ａ、ｂ，ｃ、ｄ、ｅはバイパスデータＡ＿Ｅ＿ＢＹＰのブロックＡ～Ｅのビットがオンであることを意味する。ユニチェーン選択信号ｕｎｉ＿ｃｈａｉｎ＿ｓｅｌがオンで、ユニチェーンを指定する。又、図１１中の「＋」印は、オア条件を示す。
　図１１に従い、選択信号生成回路７６はバイパスデータＡ－Ｅ_ＢＹＰとチェーン選択信号Ａ－Ｅ＿ｃｈａｉｎ＿ｓｅｌを受け、以下のようなチェーン選択回路７８Ｂ～７８Ｆの選択信号を生成する。
　（１）Ｎのみの場合には、チェーン選択回路７８Ｂ～７８Ｅが前段の出力Ａｓｏ、Ｂｓｏ、Ｃｓｏ，Ｄｓｏを選択し、チェーン選択回路７８Ｆは入力ｓｉを選択する選択信号を生成する。
　（２）Ｂ＋ａ、Ｃ＋ａ＋ｂ、Ｄ＋ａ＋ｂ＋ｃ、Ｅ＋ａ＋ｂ＋ｃ＋ｄの場合は、各々チェーン選択回路７８Ｂ～７８Ｅは入力ｓｉを選択する選択信号を生成する。Ａ＋ｂ＋ｃ＋ｄ＋ｅ、Ｂ＋ｃ＋ｄ＋ｅ、Ｃ＋ｄ＋ｅ、Ｄ＋ｄ＋ｅ、Ｎ＋Ｅの場合は、チェーン選択回路７８Ｆは各々の場合に対応して出力Ａｓｏ、Ｂｓｏ、Ｃｓｏ，Ｄｓｏ、Ｅｓｏを選択する選択信号を生成する。これにより、ユーザーチェーンの選択が行われる。
　（３）次に、図１１の黒枠のバイパスデータのみを用いた選択を説明する。ｂ、ｂ＋ｃ、ｂ＋ｃ＋ｄの場合は、各々チェーン選択回路７８Ｃ～７８Ｅは各々出力Ａｓｏを選択する選択信号を生成する。ｃ、ｃ＋ｄの場合は、チェーン選択回路７８Ｄ～７８Ｅは各々の場合に対応し出力Ｂｓｏを選択する選択信号を生成する。ｄの場合は、チェーン選択回路が出力Ｃｓｏを選択する選択信号を生成する。
　これらの組み合わせにより、チェーン制御回路７４はユニチェーン、指定されたユーザーチェーン、バイパスチェーンの構成を選択する。例えば、Ｎである場合（Ｎｏｒｍａｌである場合）には、チェーン選択回路７８Ｂ～７８Ｆは前段のブロックＡ、Ｂ、Ｃ、Ｄ、Ｅの出力Ａｓｏ、Ｂｓｏ、Ｃｓｏ，Ｄｓｏ、Ｅｓｏを選択するため、ユニチェーンを形成する。
　又、Ｂ＋ａ且つＢ＋ｃ＋ｄ＋ｅの場合（ブロックＢの選択又はブロックＡ，Ｃ，Ｄ、Ｅのバイパス指示の場合）は、チェーン選択回路７８Ｂは入力ｓｉを選択し、チェーン選択回路７８ＦはブロックＢの出力Ｂｓｏを選択する。即ち、ブロック６Ｂのみのユーザーチェーンを形成する。
　同様に、Ｃ＋ａ＋ｂ且つＣ＋ｄ＋ｅの場合（ブロックＣの選択又はブロックＡ，Ｂ，Ｄ、Ｅのバイパス指示の場合）は、ブロック６Ｃのみのユーザーチェーンを形成する。Ｄ＋ａ＋ｂ＋ｃ且つＤ＋ｅの場合（ブロックＤの選択又はブロックＡ，Ｂ，Ｃ、Ｅのバイパス指示の場合）は、ブロック６Ｄのみのユーザーチェーンを形成する。Ｅ＋ａ＋ｂ＋ｃ＋ｄ且つＮ＋Ｅの場合（ブロックＥの選択又はブロックＡ，Ｂ，Ｃ、Ｄのバイパス指示の場合）は、ブロック６Ｅのみのユーザーチェーンを形成する。
　次に、図１１において黒枠で囲まれたバイパス動作を説明する。ｂ（ブロックＢをバイパス）の場合は、ブロックＢのみがバイパスされる。ｃ（ブロックＣのバイパス）の場合は、ブロックＣのみがバイパスされる。ｄ（ブロックＣのバイパス）の場合は、ブロックＤのみがバイパスされる。
　ｂ＋ｃ（ブロックＢ，Ｃのバイパス）の場合は、ブロックＢ，Ｃがバイパスされる。ｃ＋ｄ（ブロックＣ、Ｄのバイパス）の場合は、ブロックＣ、Ｄがバイパスされる。ｂ＋ｃ＋ｄ（ブロックＢ，Ｃ、Ｄのバイパス）の場合は、ブロックＢ，Ｃ、Ｄがバイパスされる。
　このように、チェーン記憶素子群６のブロック６Ａ～６Ｅのユニチェーン形成、単一のユーザーチェーン形成、特定のブロックをバイパスしたチェーン形成が可能となる。
　図１２により故障個所の特定方法を説明する。ここでは、ブロックが４つの例で説明する。ユーザーチェーン（小さいチェーン）６Ａ～６Ｄを全て接続し１本のチェーンにして、スキャンし、スキャンデータ（実測値）をメモリにログ収集する（図１２のＳ１）。ログ収集結果において、チェーンＡ（図９ではブロックＤ）、チェーンＢ（図９ではブロックＣ）、チェーンＣ（図９ではブロックＢ），チェーンＤ（図９ではブロックＡ）のスキャンデータのメモリアドレスは、それぞれ、「０ｘ００００―０ｘ０ＦＦＦ」、「０ｘ１０００－０ｘ１ＦＦＦ」、「０ｘ０００－０ｘ０ＦＦＦ」、「０ｘ１０００－０ｘ１ＦＦＦ」とする。又、スタートコード「０００１００１０」は正しいものとする。
　ここで、エンドコードがスキャンデータの最後に発見できない場合には、どこからデータが壊れているか不明である。又、スタートコードは正しいため、プログラムの問題ではないとは推測できる（図１２のＰ１）。
　このため、スキャン記憶素子群６の各チェーンを調査する。即ち、各チェーンＡ，Ｂ、Ｃ，Ｄを個別にスキャンする。即ち、前述のように、ＴＡＰコントローラ４にユーザーチェーンを指定し、データスキャンチェーン選択回路７２からチェーン選択信号Ａ－Ｅ＿ｃｈａｉｎ＿ｓｅｌを発行する。これとともに、データスキャンチェーン選択回路７２はスキャン記憶素子群６にシフトクロックＡ－Ｅ＿ａｃｋとＡ－Ｅ＿ｂｃｋを供給し、スタートコードレジスタ８０とエンドコードレジスタ８２にシフトクロックａｃｋとｂｃｋを供給する（図１２のＰ２）。
　これにより、ユーザーチェーン単位でスキャンを実施し、ユーザーチェーン単位にスタートコードとエンドコードを付加されたスキャンデータを収集し、メモリに格納する（図１２のＳ２）。図１２のＳ２では、点線で囲まれたデータがスタートコードとエンドコードの部分である。
　この収集データから各チェーンＡ，Ｂ，Ｃ，Ｄのスキャンデータに、期待値となるスタートコードとエンドコードが先頭及び最後に現れるか否かを確認する（図１２のＰ３）。図１２の例では、チェーンＣの最後にエンドコードが表れていないことが判る。即ち、故障のあるチェーンを特定する。ここでは、故障チェーンＣをバイパスし、チェーンＡ、Ｂ、Ｄを連結して、ログ解析する。
　チェーンバイパスレジスタ８８に図１１で示したユーザーチェーンのバイパスデータを書き込み、データスキャンチェーン選択回路７２はスキャン記憶素子群６にシフトクロックＡ－Ｅ＿ａｃｋとＡ－Ｅ＿ｂｃｋを供給し、スタートコードレジスタ８０とエンドコードレジスタ８２にシフトクロックａｃｋとｂｃｋを供給する。これにより、バイパスしたチェーンＣを除いたチェーンＡ，Ｂ、Ｄのユニチェーンのスキャンデータをメモリに収集する（図１２のＳ３）。図１２のＳ３では、チェーンＡ，Ｂ、Ｄのユニチェーンのスキャンデータの先頭にスタートコード、最後にエンドコード（図１２の点線で囲まれたデータ）が表れているため、チェーンＡ，Ｂ、Ｄは正常と判定できる。
　この実施の形態では、バイパスレジスタにユーザーチェーン単位で制御できるビットを設け、バイパス設定した後ユニチェーンモードでスキャンを行う。これにより、ユニチェーンを形成する回路が設定した問題チェーンをバイパスすることで、スキャンを可能にする。
　このように、スキャンデータの正誤判定が一瞬でできるため、デバッグ効率が向上する。又、全収集データの確認ができるため、デバッグ品質が向上する。更に、調査時の情報提供ができるため、デバッグ効率が向上する。
　（情報処理装置）
　図１３は図１、図２のデバッグシステムを適用した情報処理装置の一実施の形態のブロック図である。図１３の情報処理装置は、サーバシステムを示す。図１３において、図１及び図２で説明したものと同一のものは同一の記号で示してある。図１３において、サーバシステムは、処理装置としての複数のシステムボード（ＳＢ：Ｓｙｓｔｅｍ　Ｂｏａｒｄ）１Ａ～１Ｄと、システム制御装置（ＳＶＰ：ＳｅｒＶｉｃｅ　Ｐｒｏｃｅｓｓｏｒ）としての管理ボード（ＭＭＢ:ＭａｎａｇｅＭｅｎｔ　Ｂｏａｒｄ）３と、クロスバスイッチ（又はスイッチ）８Ｂと、複数の入出力ユニット（ＩＯＵ: Ｉｎｐｕｔ　Ｏｕｔｐｕｔ　Ｕｎｉｔ）９Ａ，９Ｂ，・・・９Ｎと、内部バス８Ａと、操作端末装置８Ｃとを有する。
　各システムボード１Ａ～１Ｄは図１のボード１に対応し、管理ボード３は図１のホストコンピュータ３に対応する。各システムボード１Ａ～１Ｄは回路基板に、演算処理装置としてのＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）５Ａと、メモリコントローラ５Ｂと、主記憶装置としてのメモリ１４と、ブリッジ回路１８と、ネットワークインターフェース回路（ＮＩＣ：Ｎｅｔｗｏｒｋ　Ｉｎｔｅｒｆａｃｅ　Ｃａｒｄ）１６とを有する。
　各システムボード１Ａ～１ＤのＮＩＣ１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等の内部バス８Ａを介し、管理ボード３に接続する。管理ボード３は、内部バス８Ａを介し、各システムボード１Ａ～１Ｄの状態監視、起動、停止制御等を行う。又、各システムボード１Ａ～１Ｄは、クロスバスイッチ（またはスイッチ）８Ｂにより、ＩＯＵ９Ａ～９Ｎと接続する。
　ＩＯＵ９Ａ～９Ｎは、ＬＡＮデバイス、ストレージコントローラ等のＩＯデバイスを搭載する。クロスバスイッチ８Ｂを、適切に設定することで、論理的に複数のシステムに分割が可能となり、稼動するシステムの規模に応じて、自由にシステムボードのリソースとＩＯＵのリソースを割り当てることが出来る。
　各システムボード１Ａ～１Ｄでは、ＣＰＵ５Ａとメモリコントローラ５Ｂと図１、図２で説明したＴＡＰコントローラ４等を１つのＬＳＩ１０に設ける。又、図１３では省略したが、図２で説明したインストラクションレジスタ７０とデータスキャンチェーン選択回路７２とチェーン制御回路７４とデータ設定回路７６とスキャン記憶素子群６とがＬＳＩ１０に設けられる。
　ＣＰＵ５Ａが、メモリコントローラ５Ｂを介しメモリ１４に接続する。メモリコントローラ５ＢとＮＩＣ１６とがブリッジ回路１８に接続する。ＣＰＵ５Ａは、ＯＳの動作の元に、所望のアプリケーションプログラムを実行し、業務処理を行う。又、ＣＰＵ５Ａは、ブリッジ回路１８を通し、クロスバスイッチ８Ｂを介し、ＩＯＵ９Ａ～９Ｎとコマンド、データの通信を行う。
　ブリッジ回路１８はＮＩＣ１６とクロスバスイッチ８Ｂとに接続する。即ち、ブリッジ回路１８は、ＣＰＵ５Ａと、クロスバスイッチ８ＢとＮＩＣ１６との接続を行うブリッジ機能を果たす。
　図１で説明したコネクタ１２が各システムボード１Ａ～１Ｄに設けられている。コネクタ１２はＬＳＩ１０のＴＡＰコントローラ４に接続する。ＪＴＡＧコントローラ３０は管理ボード３に設けられる。各システムボード１Ａ～１Ｄのコネクタ１２は図２で説明した専用ケーブル３４を介し管理ボード３のＪＴＡＧコントローラ３０に接続される。端末装置８Ｃは、例えば、パーソナルコンピュータ（ＰＣ：Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）で構成され、ＭＭＢ５に接続し、各種の設定等をパーソナルコンピュータの画面の項目選択等により指示し、且つＭＭＢ５の取得データを表示する。
　従って、ＭＭＢ３はＪＴＡＧコントローラ３０を介し、専用ケーブル３４により各システムボード１Ａ～１Ｄのコネクタ１２に接続する。コネクタ１２はＬＳＩ１０のＴＡＰコントローラ４に接続する。即ち、図１及び図２で説明したデバッグシステムがサーバシステム内に設けられる。このため、ＬＳＩ１０をボード１Ａ～１Ｄに搭載した状態で、図１乃至図１２で説明したＬＳＩ１０の機能試験を実行できる。
　このため、デバッグ担当者は、端末装置８Ｃを操作し、ＪＴＡＧコントローラ３０からＬＳＩ１０内部のＦＦの状態（スキャンデータ）を収集し、メモリ３２に格納する。デバッグ担当者は、端末装置８Ｃの画面又は付随するプリンタにメモリ３２の収集データを表示又は印刷する。この出力結果を見て、担当者は、スキャンが正常に実行されたか否か、収集データが正しいか否かの正誤判定を行う。
　ＬＳＩ機能試験の初期段階では、収集データに誤りがあると、ＪＴＡＧプログラムの誤りか、スキャンチェーンの誤りかを判別する必要がある。本実施の形態では、ＪＴＡＧプログラムの誤りか、スキャンチェーンの誤りかを判別することも容易である。又、スキャンチェーンの誤り個所を容易に判別できる。
　更に、サーバシステムの出荷後も、何らかの異常が生じた場合に、ＬＳＩ機能試験を行い、障害原因の探索に寄与できる。特に、ＬＳＩの複雑化に伴い、スキャンテストにより何十万のスキャンデータを収集するため、容易で工数の少ない正誤判定はデバッグ作業を効率化できる。
　（他の実施の形態）
　前述の実施の形態では、フリップフロップを例にスキャン記憶素子を説明したが、他のシフト可能な記憶素子を適用できる。又、スキャンテスト方法をＪＴＡＧ規格の方法で説明したが、他の専用パスを使用したスキャン方法を適用できる。更に、バイパス機能を設けた例で説明したが、バイパス機能を設けないものも適用できる。
　以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
　スキャン記憶素子群の入力段にエンドコードレジスタを、出力段にスタートコードレジスタを設け、スキャンするため、スキャンされたデータにスタートコードとエンドコードが含まれているかを判別して、スキャンデータの正誤を容易に判断できる。
１　回路基板（ボード）
３　ホストコンピュータ（システム制御装置）
４　ＴＡＰコントローラ
５　内部回路
６　スキャン記憶素子群
１０　ＬＳＩ
１２　コネクタ
３０　ＪＴＡＧコントローラ
３２　メモリ
６Ａ～６Ｅ　ブロック
６０　スキャン素子
７０　インストラクションレジスタ
７２　データスキャンチェーン選択回路
７４　チェーン選択回路
８０　スタートレジスタ
８２　エンドレジスタ
８８　バイパスレジスタ
３８　内部バス

Claims (20)

  1. 　複数段のスキャン記憶素子を直列に接続したスキャン記憶素子群と、
    　入力端と前記スキャン記憶素子群の入力側との間に設けられ、エンドコードを保持するエンドコードレジスタと、
    　出力端と前記スキャン記憶素子群の出力側の間に設けられ、スタートコードを保持するスタートコードレジスタと、
    　前記スキャン記憶素子群と前記エンドコードレジスタと前記スタートコードレジスタとをシフト動作させ、前記出力端にスキャンデータを出力するスキャン制御回路とを有する
    　ことを特徴とする半導体集積回路装置。
  2. 　前記スキャン制御回路は、前記入力端からの前記スタートコードを前記スタートコードレジスタに書き込み、前記入力端からの前記エンドコードを前記エンドコードレジスタに書き込む
    　ことを特徴とする請求項１の半導体集積回路装置。
  3. 　前記スキャン記憶素子群は複数段のスキャン記憶素子を直列接続した複数のブロックを有し、
    　前記スキャン制御回路は、単一チェーン指示に応じて、前記複数のブロックを直列接続し、個別チェーンの指示に応じて、指定されたブロックを前記エンドレジスタ及びスタートレジスタに接続する
    　ことを特徴とする請求項１の半導体集積回路装置。
  4. 　前記複数のブロックの内、バイパスすべきブロックを指定するバイパスデータを保持するバイパスレジスタを更に有し、
    　前記スキャン制御回路は、バイパスレジスタで指定されたブロックを除く前記単一チェーンを形成する
    　ことを特徴とする請求項３の半導体集積回路装置。
  5. 　前記スキャン制御回路は、前記入力端からの前記バイパスデータを前記バイパスレジスタに書き込む
    　ことを特徴とする請求項４の半導体集積回路装置。
  6. 　所望の機能を実行する機能回路を更に有し、
    　前記スキャン記憶素子群は前記機能回路の状態を保持する
    　ことを特徴とする請求項１の半導体集積回路装置。
  7. 　前記スキャン制御回路は、
    　単一チェーン指示に応じて、前記複数のブロックを直列接続し、個別チェーンの指示に応じて、指定されたブロックを前記エンドレジスタ及びスタートレジスタに接続するチェーン制御回路と、
    　前記入力端からの命令コードを解析し、前記チェーン制御回路に前記チェーン指示を与え、前記スキャン記憶素子群と前記エンドコードレジスタと前記スタートコードレジスタとをシフト動作させるクロックを供給するデータスキャン選択回路とを有する
    　ことを特徴とする請求項３の半導体集積回路装置。
  8. 　前記複数のブロックの内、バイパスすべきブロックを指定するバイパスデータを保持するバイパスレジスタを更に有し、
    　前記データスキャン選択回路は、バイパスレジスタで指定されたブロックを除く前記単一チェーンを形成する
    　ことを特徴とする請求項７の半導体集積回路装置。
  9. 　複数段のスキャン記憶素子を直列に接続したスキャン記憶素子群をシフト動作させ、前記スキャン記憶素子のデータを収集する制御方法において、
    　入力端と前記スキャン記憶素子群の入力側との間に設けられ、エンドコードを保持するエンドコードレジスタと、出力端と前記スキャン記憶素子群の出力側の間に設けられ、スタートコードを保持するスタートコードレジスタと、前記スキャン記憶素子群とをシフト動作する工程と、
    　前記出力端にスキャンデータを出力する工程とを有する
    　ことを特徴とする半導体集積回路装置の制御方法。
  10. 　前記入力端からの前記スタートコードを前記スタートコードレジスタに書き込み、前記入力端からの前記エンドコードを前記エンドコードレジスタに書き込む工程を更に有する
    　ことを特徴とする請求項９の半導体集積回路装置の制御方法。
  11. 　複数段のスキャン記憶素子を直列接続した複数のブロックを有する前記スキャン記憶素子群を、単一チェーン指示に応じて、前記複数のブロックを直列接続し、個別チェーンの指示に応じて、指定されたブロックを前記エンドレジスタ及びスタートレジスタに接続する工程を更に有する
    　ことを特徴とする請求項９の半導体集積回路装置の制御方法。
  12. 　前記複数のブロックの内、バイパスすべきブロックを指定するバイパスデータを保持するバイパスレジスタで指定されたブロックを除く前記単一チェーンを形成する工程を更に有する
    　ことを特徴とする請求項１１の半導体集積回路装置の制御方法。
  13. 　前記入力端からの前記バイパスデータを前記バイパスレジスタに書き込む工程を更に有する
    　ことを特徴とする請求項１２の半導体集積回路装置の制御方法。
  14. 　前記スキャン記憶素子群は所望の機能を実行する機能回路の状態を保持する
    　ことを特徴とする請求項９の半導体集積回路装置の制御方法。
  15. 　前記入力端からの命令コードを解析し、チェーン指示を与え、前記スキャン記憶素子群と前記エンドコードレジスタと前記スタートコードレジスタとをシフト動作させるクロックを供給する工程と、
    　前記チェーン指示の単一チェーン指示に応じて、前記複数のブロックを直列接続し、個別チェーンの指示に応じて、指定されたブロックを前記エンドレジスタ及びスタートレジスタに接続する工程とを更に有する、
    　ことを特徴とする請求項１２の半導体集積回路装置の制御方法。
  16. 　情報処理を行う半導体集積回路を有する処理装置と、
    　前記処理装置を監視するシステム制御装置とを有し、
    　前記半導体集積回路は、
    　前記情報処理を実行する機能回路と、
    　複数段のスキャン記憶素子を直列に接続したスキャン記憶素子群と、
    　前記システム制御装置と接続された入力端と前記スキャン記憶素子群の入力側との間に設けられ、エンドコードを保持するエンドコードレジスタと、
    　前記システム制御装置に接続された出力端と前記スキャン記憶素子群の出力側の間に設けられ、スタートコードを保持するスタートコードレジスタと、
    　前記スキャン記憶素子群と前記エンドコードレジスタと前記スタートコードレジスタとをシフト動作させ、前記出力端にスキャンデータを出力するスキャン制御回路とを有する
    　ことを特徴とする情報処理装置。
  17. 　前記スキャン制御回路は、前記入力端からの前記スタートコードを前記スタートコードレジスタに書き込み、前記入力端からの前記エンドコードを前記エンドコードレジスタに書き込む
    　ことを特徴とする請求項１６の情報処理装置。
  18. 　前記スキャン記憶素子群を複数段のスキャン記憶素子を直列接続した複数のブロックを有し、
    　前記スキャン制御回路は、単一チェーン指示に応じて、前記複数のブロックを直列接続し、個別チェーンの指示に応じて、指定されたブロックを前記エンドレジスタ及びスタートレジスタに接続する
    　ことを特徴とする請求項１６の情報処理装置。
  19. 　前記複数のブロックの内、バイパスすべきブロックを指定するバイパスデータを保持するバイパスレジスタを更に有し、
    　前記スキャン制御回路は、バイパスレジスタで指定されたブロックを除く前記単一チェーンを形成する
    　ことを特徴とする請求項１８の情報処理装置。
  20. 　前記スキャン制御回路は、前記入力端からの前記バイパスデータを前記バイパスレジスタに書き込む
    　ことを特徴とする請求項１９の情報処理装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689738B (zh) * 2019-02-21 2020-04-01 瑞昱半導體股份有限公司 測試系統

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10642951B1 (en) * 2018-03-07 2020-05-05 Xilinx, Inc. Register pull-out for sequential circuit blocks in circuit designs
DE102021122253B3 (de) * 2021-08-27 2023-02-16 Göpel electronic GmbH Instrument zur autarken ausführung von prüfsequenzen nach jtag-standard

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000193722A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd 半導体集積回路及び半導体試験装置
JP2005249736A (ja) * 2004-03-08 2005-09-15 Advantest Corp 試験装置及び制御方法
JP2009258857A (ja) * 2008-04-14 2009-11-05 Toshiba Corp デバッグ装置及びデバッグ方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2658903B2 (ja) * 1994-10-05 1997-09-30 日本電気株式会社 スキャンパス回路、その設計装置及びその設計方法
JP3917734B2 (ja) * 1997-11-07 2007-05-23 富士通株式会社 半導体記憶装置
US6341092B1 (en) * 2000-12-11 2002-01-22 Lsi Logic Corporation Designing memory for testability to support scan capability in an asic design
JP2006170963A (ja) 2004-12-20 2006-06-29 Fujitsu Ltd 半導体集積回路装置のテスト回路
JP5099869B2 (ja) * 2005-02-23 2012-12-19 ルネサスエレクトロニクス株式会社 半導体集積回路および半導体集積回路のテスト方法
JP4303719B2 (ja) * 2005-12-08 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体集積回路およびその制御方法
JP2007225514A (ja) 2006-02-24 2007-09-06 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその検査方法
JP5194890B2 (ja) * 2008-03-05 2013-05-08 富士通セミコンダクター株式会社 半導体集積回路
US7966535B2 (en) * 2009-02-23 2011-06-21 International Business Machines Corporation Secure scan design

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000193722A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd 半導体集積回路及び半導体試験装置
JP2005249736A (ja) * 2004-03-08 2005-09-15 Advantest Corp 試験装置及び制御方法
JP2009258857A (ja) * 2008-04-14 2009-11-05 Toshiba Corp デバッグ装置及びデバッグ方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689738B (zh) * 2019-02-21 2020-04-01 瑞昱半導體股份有限公司 測試系統

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